KR20060093294A - 과전류 검출장치 - Google Patents

Abstract

부하회로 내부에 흐르는 과전류를 검출하여 반도체 스위치를 사용하여 부하의 턴온/턴오프 동작을 제어하기 위한 과전류 검출장치는, 상기 반도체 스위치에 구동신호를 출력하는 구동회로; 기준전압을 발생시키는 기준전압 발생회로; 상기 반도체 스위치의 양단에 발생하는 전압에 해당하는 측정전압을 발생시키는 측정전압 발생회로; 상기 측정전압을 상기 기준전압과 비교하고, 상기 측정전압이 상기 기준전압보다 클 때 과전류 판정신호를 출력하는 제 1 비교기; 상기 반도체 스위치의 정극측에 인가될 전압과 상기 반도체 스위치의 제어전압간의 차동전압(VG-V1)이 소정 전압(δ)보다 큰지의 여부를 판정하는 포화 판정회로; 및 스위칭 동작을 수행하여 상기 포화 판정회로가 상기 차동전압이 상기 소정 전압보다 큰 것으로 판정하면 상기 과전류 판정신호가 상기 구동회로로 출력되도록 하는 과전류 신호 스위칭 회로를 포함한다.

과전류 검출장치, DC 전원, 부하, 비교기, 증폭기, 구동회로, 저항, 트랜지스터

Description

과전류 검출장치{OVERCURRENT DETECTING DEVICE}

도 1은 본 발명의 제 1 실시예에 따른 과전류 검출장치의 구성을 도시한 회로도.

도 2는 FET(T1)이 턴 온된 후에 얻어진 각 전압의 변화를 도시한 특성 그래프.

도 3은 완전 단락(dead short-circuit)이 초기에 발생될 때 FET(T1)이 턴온된 후에 얻어진 각 전압의 변화를 도시한 특성 그래프.

도 4는 본 발명의 제 2 실시예에 따른 과전류 검출장치의 구성을 도시한 회로도.

도 5는 종래의 과전류 검출장치의 구성을 도시한 회로도.

본 발명은 DC 회로로 흐르는 과전류를 검출하기 위한 과전류 검출장치에 관한 것으로서, 보다 구체적으로는 천이상태에 있는 과전류의 검출의 마스크 시간(mask time)을 짧게 설정하기 위한 기술에 관한 것이다.

예컨대, FET와 같은 반도체 스위치가 모터 또는 램프와 같은 부하(load)와 DC 전원간에 배치되어 턴 온/턴 오프되어 상기 부하의 구동동작을 제어하는 DC 회로에는, 단락 전류와 같은 과전류가 흐를 때 이 과전류를 검출하기 위한 과전류 검출장치가 설치된다.

도 5는 종래기술에 따른 과전류 검출장치가 설치된 부하 구동 회로(load driving circuit)의 구성을 도시한 회로도이다. 도 5에 도시된 DC 전원 VB는 예컨대, 차량에 장착되는 배터리이고, 부하(101)는 예컨대, 차량에 장착되는 파워 윈도우 또는 다양한 램프를 구동하기 위한 모터이다. 이 DC 전원 및 부하(101)는 MOS 타입의 FET(T101)를 통해 상호 연결된다.

더욱이, 상기 DC 전원 VB의 정극측 출력 단자는 전압 V1를 갖도록 설정되고 저항 R101 및 R102를 포함하는 직렬 연결 회로를 통해 접지된다. 따라서, 상기 저항 R101 및 R102의 노드의 전압 V4는 저항 R101 및 R102를 통해 전압 V1를 분압함으로써 얻어진다. 상기 전압 V4는 비교기(CMP101)의 부극측 입력 단자에 공급된다.

또한, 상기 DC 전원 VB의 정극측 출력단자는 저항 R103, FET(T102) 및 저항 R105, 저항 R103과 FET(T102)의 노드(전압 V3)를 포함하는 직렬 연결 회로를 통해 접지되고, 상기 FET(T102)는 증폭기(AMP101)의 정극측 입력단자에 연결되고, 상기 증폭기(AMP101)의 부극측 입력단자는 상기 FET(T101)의 소스(전압 V2)에 연결되며 상기 증폭기(AMP101)의 출력단자는 상기 FET(T102)의 게이트에 연결된다.

더욱이, 상기 FET(T102)의 소스(전압 V5)는 상기 비교기(CMP101)의 정극측 입력단자에 연결된다.

또한, 상기 FET(T101)를 구동하기 위한 구동회로(102)가 제공된다. 이 구동회로(102)는 저항 R112을 통해 FET(T101)의 게이트에 연결된다. 각각의 부품아래에 기재된 수치값, 예컨대 저항 R101 아래에 기재된 "20K"은 저항 R01의 저항값의 예가 20㏀이라는 것을 나타낸다.

상기 FET(T101)이 턴 온되면, 상기 FET(T101)의 드레인과 소스간의 전압 VDS는 하기와 같은 방정식으로 표현될 수 있는데, 여기서 FET(T101)의 온(ON)-상태 저항은 Ron으로 표현되고 드레인 전류는 ID로 표현된다.

VDS = V1 - V2 = Ron * ID ...(1)

상기 증폭기(AMP101)는 전압 VDS와 저항 R103상에서 발생한 전압간의 차에 해당하는 제어신호를 FET(T102)으로 출력하고, 저항 R103, FET(T102), 저항 R105에 의해 구성되는 직렬회로로 흐르는 전류 I1를 제어한다. 결과적으로, 저항 R103의 양단부에서 발생된 전압은 상기 FET(T101)의 드레인과 소스간의 전압 VDS와 동일하도록 제어된다.

더욱이, 예컨대, 저항 R105의 저항값이 저항 R103의 저항값(예컨대, R103=100Ω이고, R105=10㏀)의 100배 큰 크기를 갖도록 설정된다면, 전압 V5는 전압 VDS를 100배 크게 증폭함으로써 얻어진다. 이것은 하기 방정식(2)으로 표현될수 있다.

V5 = (R105/R103)*VDS

= (R105/R103)*Ron*ID ...(2)

전압 V5는 상기 비교기(CMP101)의 정극측 입력단자에 공급되고 저항 R101 및 R102를 통해 상기 DC 전원 VB의 전압을 분압하여 얻어진 전압(기준전압) V4는 상기 비교기(CMP101)의 부극측 입력단자에 공급된다. 따라서, 전압 V5가 전압 V4보다 높으면, 상기 비교기(CMP101)의 출력신호는 반전된다. 이를 더욱 상세히 설명하면, 과전류가 상기 부하(101)로 흘러 전류 ID가 증가하면, 상기 방정식(2)에 의해 전압 V5가 증가하고 전압 V4보다 높아짐으로써 상기 비교기(CMP101)의 출력신호가 반전된다. 따라서, 동일한 신호를 검출하여 상기 FET(T101)를 차단함으로써 상기 부하(101) 및 이 부하에 연결된 회로를 보호할 수 있다.

상기 회로에 있어서, 부하회로가 정상이더라도 온-상태 저항 Ron은 증가하고, 상기 방정식(2)에 의해 전압 V5가 증가하여 V5 > V4가 얻어지고 상기 비교기(CMP101)의 출력은 오프 상태에서 온 상태로의 천이기간 동안 L레벨에서 H레벨로 반전된다. 따라서, 과전류 검출기능을 달성할 수 없다.

이러한 이유로 인해, 상기 구동회로(102)의 출력신호와 동기하여 시동하는 스타트 타이머(start timer)(103)가 설치되고, L레벨 신호는 FET(T101)의 천이기간이 종료될 때까지 비교기(CMP101)의 출력에 상관없이 상기 스타트 타이머(103)로부터 출력되며, L레벨 출력은 과전류를 판정하는데 사용된다. 따라서, 상기 천이기간에 대한 오판정이 방지된다.

그러나, 종래의 과전류 검출장치는 다음과 같은 문제점 (1) 및 (2)을 갖는다.

(1) 스타트 타이머(103)의 타이머 지속시간(time duration)은 상기 FET(T101)의 천이기간을 미리 평가함으로 설정된다. 이 천이기간은 항상 같지는 않지만, 동일한 기준을 갖는 장치가 사용되더라도 변화를 갖게 된다. 이러한 이유로 인해, 상기 타이머 지속시간은 최대 변화를 갖는 천이기간 보다 길게 설정되어야 한다. 이 경우, 상기 설정된 천이기간 보다 짧은 천이기간을 갖는 상기 FET(T101)이 사용된다면, 과전류 검출기능의 달성과 상관없이 상기 스타트 타이머(103)에 의해 마스킹(masking)동작이 수행된다. 그 결과, 중요한 과전류 검출기능을 사용할 수 없는 기간이 발생한다.

(2) 반도체 스위치로 사용하게 될 FET(T101)의 타입이 변경되면, 이 FET(T101)의 게이트 용량이 변함으로써 천이기간이 변한다. 따라서, 상기 천이기간은 상기 FET의 게이트 특성 또는 게이트 회로의 구조에 따라 변경된다. 그에 따라, 스타트 타이머(103)의 지속시간이 설정된다. 과전류 검출장치가 IC에 설치되는 구조를 통해, IC의 외부에서의 타이머 지속시간을 조정하기 위한 조정 타이머를 IC 패키지에 부가 설치하고 조정회로를 상기 IC의 외부에 부가 설치하는 것이 필요하게 되고, 이로 인해 비용의 상승이 초래된다.

본 발명은 전술한 문제점을 해결하기 위해 창안되었고, 본 발명의 목적은 반도체 스위치의 천이기간이 변경될 경우에도 이 천이기간에 대한 적절한 마스크 지속시간(mask duration)을 설정할 수 있고 이 천이기간이 종료될 때 과전류 검출기능이 즉시 작동될 수 있는 과전류 검출장치를 제공하는 데 있다.

상기 목적을 달성하기 위해, 본원의 제 1 발명은 부하회로 내부에 흐르는 과전류를 검출하여 반도체 스위치를 사용하여 부하의 턴온/턴오프 동작을 제어하기 위한 과전류 검출장치에 관한 것으로서, 이 과전류 검출장치는,

상기 반도체 스위치에 구동신호를 출력하는 구동회로;

기준전압을 발생시키는 기준전압 발생회로;

상기 반도체 스위치의 양단에 발생하는 전압(VDS)에 해당하는 측정전압(V5)을 발생시키는 측정전압 발생회로;

상기 측정전압을 상기 기준전압과 비교하고, 상기 측정전압이 상기 기준전압보다 클 때 과전류 판정신호를 출력하는 제 1 비교기;

상기 반도체 스위치의 정극측에 인가될 전압(V1)과 상기 반도체 스위치의 제어전압(VG)간의 차동전압(VG-V1)이 소정 전압(δ)보다 큰지의 여부를 판정하는 포화 판정회로; 및

스위칭 동작을 수행하여 상기 포화 판정회로가 상기 차동전압(VG-V1)이 상기 소정 전압(δ)보다 큰 것으로 판정하면 상기 과전류 판정신호가 상기 구동회로로 출력되도록 하는 과전류 신호 스위칭 회로(AND1)를 포함하여 구성된다.

도 1의 회로의 천이기간, 즉, 과전류 검출기능을 자유롭게 사용하기 위해 반도체 스위치(T1)을 턴온시키는데 필요한 기간은 상기 반도체 스위치(T1)의 드레인과 소스간의 전압 VDS를 포화시키는데 필요한 기간 및 상기 측정전압 발생회로가 정상적으로 작동할 때 까지 지연시간을 가산하는데 필요한 기간을 포함한다. 상기 전압 VDS를 포화시키는데 필요한 지속시간은 상기 반도체 스위치(T1)의 게이트 전압을 사용하여 검출되고, 상기 측정전압 발생회로의 지연시간은 증폭기 AMP1의 특성과 동일한 특성을 갖는 비교기(CMP2)를 사용함으로써 근사화된다. 따라서, 상기 반도체 스위치(T1)의 천이기간이 결정된다.

더욱이, 과전류 검출기능은 상기 천이기간의 종료를 판정한 직후에 작동된다.

상기한 구성에 따르면, 반도체 스위치가 오프 상태에서 온 상태로 변경되는 천이기간에 대한 각각의 변화가 존재하고, 더욱이 게이트 회로의 구조 및 게이트 특성이 변하는 경우에도, 동일하고 적절한 천이기간의 검출 및 판정동작이 항상 수행된다. 또한, 반도체 스위치의 정상 동작시 천이기간은 수 초 정도로 짧다. 따라서, 우수한 응답성(responsiveness)을 갖는 연산 증폭기(operational amplifier)와의 조합에 의해, 과전류가 검출됨으로써, 시동 전에 완전 단락과 같은 배선 이상(wiring abnormality)이 발생하는 경우에도 천이기간 종료 직후에 회로가 차단된다. 그 결과, 배선 및 반도체 스위치 자체를 신뢰성있게 보호할 수 있다.

더욱이, 상기한 구성에 따르면, 상기 천이기간은 오작동 없이 매우 정확하게 검출되고, 반도체 스위치의 온(ON) 상태 작동에서 부터 과전류 검출기능의 달성까지의 천이기간은 최소가 되도록 설정된다. 반도체 스위치의 단자들간의 전압을 검출하는 방법만으로도, 과전류 보호기능을 구현하고 회로의 구조를 단순화함은 물론, 별도의 장치를 사용하지 않고 비용을 줄일 수 있다.

상기 소정전압은 상기 반도체 스위치의 임계전압(Vth1)과 같거나 이보다 큰 값이 되도록 설정되는 것이 바람직하다.

상기한 구성에 따르면, 상기 반도체 스위치의 제어전압(VG)과 이 반도체 스위치의 정극측에 인가될 전압(V1)간의 차동전압을 판정하는데 사용될 상기 소정전 압은 반도체 스위치의 임계전압(Vth1)과 같거나 이보다 큰 값을 갖도록 설정된다. 따라서, 반도체 스위치가 신뢰성있게 포화상태가 된 후 과전류 검출기능을 작동시킬 수 있다. 따라서, 돌입전류(rush current)에 의해 야기되는 오작동을 신뢰성있게 방지할 수 있고 더욱이 마스크 시간을 짧게 설정할 수 있다.

상기 측정전압 발생회로는 제 1 저항(R3), 전자 스위치(T2), 제2 저항(R5) 및 증폭기(AMP1)를 포함하는 것이 바람직하다. 상기 증폭기(AMP1)는 상기 전자 스위치의 제어입력 단자에 공급될 신호를 제어함으로써 상기 제 1 저항 상에서 발생하는 전압은 상기 반도체 스위치 양단에서 발생하는 전압(VDS)과 동일하다. 상기 제 2 저항 상에서 발생하는 전압은 상기 측정전압(V5)이 되도록 설정된다. 상기 포화판정 회로는 상기 반도체 스위치의 제어전압(VG)과 상기 반도체 스위치의 정극측에 인가될 전압(V1)간의 차동전압(VG-V1)이 상기 소정전압(δ)보다 큰지의 여부를 판정하는 제 2 비교기(CMP2)를 포함한다. 상기 제 2 비교기는 응답특성 면에서 증폭기와 같거나 이보다 크다. 상기 제 2 비교기가 상기 차동전압(VG-V1)이 상기 소정전압(δ)보다 크다고 판정할 경우 상기 과전류 신호 스위칭 회로에 스위칭 신호가 출력된다.

상기한 구성에 따르면, 비교기(CMP2)에 의해 전압(VG)과 전압(V1)간의 차동전압(VG-V1)이 상기 소정전압보다 큰 것으로 판정된다. 따라서, 상기 반도체 스위치의 포화상태를 신뢰성있게 판정할 수 있다.

더욱이, 동일한 특성을 갖는 연산 증폭기들이 증폭회로(AMP1)와 비교기(CMP2)용으로 사용되는 경우, 이들의 지연시간은 동일하게 설정될 수 있고, 상기 과전류 검출기능은 반도체 스위치가 포화된 후에 신뢰성있게 작동될 수 있고, 이와 동시에 천이기간의 검출동작이 가장 짧은 시간 내에 수행될 수 있다.

상기 반도체 스위치의 양단에서 발생하는 전압(VDS)은 상기 측정전압으로 설정되는 것이 바람직하다. 상기 포화판정 회로는 상기 반도체 스위치의 제어전압(VG)과 상기 반도체 스위치의 정극측에 인가될 전압(V1)간의 차동전압(VG-V1)이 상기 소정전압(δ)보다 큰지의 여부를 판정하는 제 2 비교기(CMP2)를 포함한다. 상기 제 2 비교기(CMP2)는 응답특성 면에서 상기 제 1 비교기와 같거나 이보다 크다 . 상기 제 2 비교기가 상기 차동전압(VG-V1)이 상기 소정전압(δ)보다 크다고 판정할 경우 상기 과전류 신호 스위칭 회로에 스위칭 신호가 출력된다.

상기한 구성에 따르면, 상기 반도체 스위치의 양단에서 발생하는 전압(VDS)이 상기 제 1 비교기에 측정전압으로서 공급되는 구조가 이용된다. 따라서, 본원의 제 1 발명에서 설명된 과전류 보호장치의 장점과 동일한 장점을 제공할 수 있고 더욱이 상기 회로의 구조를 단순화시킬 수 있다.

첨부도면을 참조하여 본 발명의 실시예가 이하에서 설명될 것이다. 도 1은 본 발명의 제 1 실시예에 따른 과전류 검출장치가 이용된 부하회로의 구성을 도시한 회로도이다. 도 1을 참조하면, 상기 부하회로는 DC 전원 VB, MOS 타입의 FET(T:반도체 스위치) 및 부하(1)를 포함한 직렬 연결 회로를 구비하며, 상기 FET(T1)를 턴 온/턴 오프시켜 상기 부하(1)의 구동동작을 제어한다.

상기 DC 전원 VB는 예컨대, 차량에 장착되는 배터리이고, 상기 부하(1)는 차 량에 장착되는 파워 윈도우 또는 다양한 램프를 구동하기 위한 모터이다.

상기 FET(T1)의 게이트는 저항 R10을 통해 구동회로(2)에 연결되고, 상기 FET(T1)은 상기 구동회로(2)의 구동 출력신호에 응답하여 턴 온/턴 오프된다. 상기 FET(T1)의 게이트 전압(반도체 스위치의 제어전압)은 VG로 표현된다.

상기 DC 전원 VB의 정극측 출력단자가 될 지점 P1(전압 V1)은 저항 R1 및 R2를 포함한 직렬 연결 회로를 통해 접지되고, 상기 저항 R1 및 R2의 노드 P4(전압 V4: 기준전압)는 비교기(CMP1: 비교회로)의 부극측 입력단자에 연결된다.

더욱이, 지점 P1은 저항 R(제 1 저항), FET(T2:전자 스위치) 및 저항 R5(제 2 저항)를 포함하는 직렬 연결 회로를 통해 접지되고, 상기 저항 R3와 FET(T2)의 노드 P3(전압 V3)는 증폭기(AMP1: 증폭회로)의 정극측 입력단자에 연결된다.

더욱이, 상기 증폭기(AMP1)의 부극측 입력단자는 FET(T1)의 소스가 되는 지점 P2(전압 V)에 연결되고, 상기 증폭기(AMP1)의 출력단자는 상기 FET(T2)의 게이트에 연결된다. 상기 FET(T2)의 소스가 되는 지점 P5(전압 V5)는 상기 비교기(CMP1)의 정극측 입력단자에 연결된다. 상기 비교기(CMP1)의 출력단자는 AND 회로(AND1: 과전류 신호 스위칭 회로)의 입력단자들 하나에 연결된다.

또한, 상기 지점 P1은 저항 R8 및 R9과 제너 다이오드 ZD를 포함하는 직렬 연결 회로를 통해 접지된다. 상기 FET(T1)의 게이트는 저항 R6 및 R7를 포함하는 직렬 연결 회로를 통해 접지된다.

상기 저항 R8 및 R9의 연결지점 P7(전압 V7)은 비교기(CMP2)의 정극측 입력단자에 연결되고, 상기 저항 R6 및 R7의 노드 P6(전압 V6)은 상기 비교기(CMP2)의 부극측 입력단자에 연결된다. 상기 비교기(CMP2)는 더 느린 응답특성을 갖는 장치 또는 증폭기(AMP1)의 특성과 동일한 특성을 갖는 연산 증폭기에 의해 구성된다.

상기 비교기(CMP2)의 출력단자가 되는 지점 P8(전압 V8)은 저항 R11 및 R12를 포함하는 직렬 연결 회로를 통해 접지되고, 상기 저항 R11 및 R12의 노드는 트랜지스터(T6)의 베이스에 연결되며, 상기 트랜지스터(T6)는 접지된 에미터 및 저항 (13)를 통해 5V 전원에 연결된 콜렉터를 구비한다. 더욱이, 상기 트랜지스터(T6)의 콜렉터가 되는 지점 P9(전압 V9)은 상기 AND 회로(AND1)의 다른 입력단자에 연결된다.

상기 회로에서 각각의 부품 아래에 기재된 수치값, 예컨대, 저항 R1아래에 기재된 "20K"는 저항 R의 저항값의 예가 20Ω이라는 것을 나타낸다.

더욱이, 기준 전압 발생 회로는 도 1에 도시된 저항 R1 및 R2에 의해 구성되고, 측정 전압 발생 회로는 저항 R3, FET(T2), 저항 R5 및 증폭기(AMP1)에 의해 구성되며, 포화 판정 회로는 비교기(CMP2), 트랜지스터(T) 및 상기 트랜지스터에 연결되는 각각의 저항에 의해 구성된다.

다음으로, 전술한 구성을 갖는 실시예에 따른 과전류 검출장치의 동작에 대해 이하에서 설명하기로 한다.

상기 각각의 저항은 저항을 R6=R8로 설정하도록 그리고 저항을 R7=R9로 설정하도록 선택되고, 상기 비교기(CMP2)의 부극측 입력단자가 되는 지점 P6의 전압은 V6으로 표현되며, 상기 비교기(CMP2)의 정극측 입력단자가 되는 지점 P7의 전압은 V로 표현되고, 상기 제너 다이오드 ZD의 제너 전압은 Vzd로 표현된다. 더욱이, 하 기 방정식 (3) 및 (4)가 성립되는데, 여기서, R7/(R6+R7)=R9/(R8+R9)=a 및 VG-V1=δ이 설정된다.

V6 = VG * a = (V1+δ)a ...(3)

V7 = (V1-Vzd)a + Vzd ...(4)

δ가 V6 = V7으로 계산되면, 하기 방정식 (5)가 얻어진다.

(V1+δ)a = (V1-Vzd)a + Vzd

δ = Vzd*(1-a)/a ...(5)

V6 = V7인 δ의 값, 즉 상기 비교기(CMP2)의 출력신호의 반전은 상기 제너 전압 Vzd 및 a에 의해 선택값이 되도록 설정될 수 있다. 예컨대, Vzd=4V 및 a=0.5가 설정되면, δ = 4V가 얻어진다.

상기 FET(T1)이 턴오프되면 VG는 구동회로(2)의 출력단자가 접지되기 때문에 0V가 된다. 따라서, VG < V1 및 V6 < V7이 얻어짐으로써 상기 비교기(CMP2)의 두개 입력단자에서 큰 전압차가 발생하고, 이 비교기(CMP2)의 출력신호가 상한 전압으로 상승한다. 이때에도 마찬가지로 동일한 방식으로 상기 증폭기(AMP1)의 입력단자에서 큰 전압차가 발생하고, 출력신호가 상한 전압으로 상승한다. 따라서, 상기 증폭기(AMP1)와 비교기(CMP2)간의 입력/출력 관계가 유사한 조건으로 설정된다.

상기 FET(T1)이 NMOS인 경우, 게이트 전압 VG는 상기 FET(T1)이 턴온될 때 공급전압 V1이상으로 상승한다. 상기 FET(T1)의 임계전압이 Vth1으로 표현되면, 상기 FET(T1)의 드레인과 소스간의 전압 VDS는 하기 방정식(6)이 성립될 때 포화된다.

VG > V1 + Vth1 ...(6)

보다 구체적으로는, 전압 VDS의 포화 여부는 게이트 전압 VG와 공급전압 V간의 전압차에 근거하여 판단될 수 있다. 상기 전압 VDS가 포화되고, 배선에 이상이 없어서 과전류 상태가 발생하지 않는 경우에는, 상기 증폭기(AMP1)의 부극측 입력단자의 전압, 즉 상기 지점 P2의 전압 V2는 상기 증폭기(AMP1)의 정극측 입력단자의 전압 보다 높다. 결국, 상기 증폭기(AMP1)의 출력신호는 반전으로의 천이동작을 수행하고 응답 지연을 발생시키면서 하강하기 시작한다. 반면에, 하기 방정식(7)이 성립되면, 비교기(CMP2)의 출력신호가 반전된다.

VG > V1 + δ ...(7)

Vth1 ≤ δ이 설정되면, 전압 VDS가 완전히 포화되어 증폭기(AMP1)의 출력전압이 하이 레벨에서 로우 레벨로의 천이동작이 완료된 후에 상기 비교기(CMP2)의 출력신호를 반전하기 시작하는 타이밍이 설정될 수 있다.

Vth1과 δ간의 차이가 작게 설정되면, 비교기(CMP2)의 출력신호는 증폭기(AMP1)의 출력신호으로부터 약간 지연되고, 증폭기(AMP1)와 동일한 방식으로 반전으로의 천이동작을 수행하며, 응답 지연을 발생시키면서 하강하기 시작한다.

상기 비교기(CMP2)는 상기 증폭기(AMP1)와 동일한 특성을 갖는 연산 증폭기를 이용하여 동일한 입력/출력 조건에서 동작한다. 따라서, 상기 비교기(CMP2)의 응답지연은 증폭기(AMP1)의 응답지연과 동일하다. 보다 구체적으로는, 상기 비교기(CMP2)는 매우 정확하게 증폭기(AMP1)의 응답지연에 근사하게 된다.

비교기(CMP2)의 출력단자 P8의 전압 V8이 하강할 때, 턴 온 상태에 있는 트 랜지스터(T6)는 턴 오프된다.

비교기(CMP2)의 출력전압으로 인한 상기 트랜지스터(T6)의 온 상태에서 오프 상태로의 천이동작은 저항 R11 및 R12의 저항비를 설정함으로써 조정될 수 있다. 만약, 트랜지스터(T6)가 온 상태에서 오프 상태로 천이되기 위한 타이밍이 상기 증폭기(AMP1)의 출력이 VDS 및 증폭률 m(= R5/R3)에 의해 판정된 값(m * VDS)으로 완전히 수렴한 후에 설정되도록 조정되면, 즉 증폭기(AMP1)의 응답지연이 제거되면, 트랜지스터(T)를 턴 오프시키기 위한 타이밍은 상기전압 VDSDML 포화 및 증폭기(AMP1)의 후속 응답지연이 완료된 직후의 시간을 나타낼 수 있다.

보다 구체적으로 설명하면, 과전류 검출기능이 설정되기 시작하기 전의 천이기간은 최소지연으로 검출될 수 있다. AND 회로(AND1)의 출력은 L 레벨을 갖고 비교기(CMP1)의 출력은 트랜지스터(T6)가 온 상태 중에 금지된다. 그러나, 트랜지스터(T6)가 턴 오프되면, 비교기(CMP1)의 출력신호, 과전류 검출기능이 작동한다.

지금까지는 FET(T1)이 NMOS인 경우에 대해 설명하였다. PMOS인 경우, 게이트 전압 VGp는 FET(T1)가 오프 상태에서 설정될 때 소스 전압 V1과 동일하고 FET(T1)이 턴 온될 때 접지 레벨을 향해 하강한다. 따라서, 상기 방정식 (6) 및 7)이 하기 방정식 (8) 및 (9)로 대체되면 동일한 방식을 적용할 수 있다.

VGp < V1 - Vth1 ...(8)

VGp < V1 - δ ...(9)

도 2의 특성 그래프를 참조하여 FET(T1)가 오프 상태에서 온 상태로의 천이동작을 수행하고 천이기간이 경과하여 안정된 온 상태에 도달할 때까지 수행될 동 작에 대해 이하에서 설명할 것이다. 도 2는 도 1에 도시된 회로의 시뮬레이션 결과를 도시한 것이다.

도 2에 도시된 V1 내지 V9 및 VG는 도 1에 되시된 전압들이고 다음과 같이 정의된다.

V1: 과전류가 흐르지 않을 때 소스 전압 VB과 거의 동일한 FET(T1)의 드레인 전압

V2: FET(T1)의 소스 전압

V3: 저항 R3과 FET(T2)의 결합지점에서의 전압

V4: 저항 R1 및 R2를 통해 전압 V1을 분압하여 얻어진 전압을 갖는 과전류 판정시의 기준전압

V5: FET(T1)의 드레인과 소스간의 전압 VDS를 m배 높게 증폭하여 얻어진 전압

V6: 비교기(CMP2)의 부극측 입력단자의 전압

V7: 비교기(CMP2)의 정극측 입력단자의 전압

V8: 비교기(CMP2)의 출력전압

V9: 트랜지스터(T6)의 콜렉터 전압

VG: FET(T1)의 게이트 전압

ID: FET(T1)의 드레인 전류

도 2에서, 전압 파형은 세로축의 원점에 대해 상방향으로의 정전압 값을 나타내고 단위는 볼트(V)이다. 반면에, 드레인 전류 ID는 세로축의 원점에 대해 하 방향으로의 정전류값을 나타내고 단위는 암페어(A)이다.

도 2에 도시된 바와 같이, 전압 V1은 FET(T1)이 오프 상태에서 설정되면 12.5 V의 소스 전압과 동일하고, 전압 V5는 FET(T2)의 임계전압 Vth2에 의해 전압 V1보다 작다.

전압 V4는 R1 = 20Ω 이고 R2 = 40Ω이기 때문에 전압 V1의 2/3가 된다. 상기 구동회로(2)의 출력단자가 접지됨으로써 전압 VG는 거의 0V가 된다. V7 = (12.5-4)*0.5 + 4 = 8.25 V이고 V6 = 0이기 때문에, V7 - V6 = 8.25 V가 설정된다.

전압 V8은 비교기(CMP2)의 출력신호가 H 레벨을 갖기 때문에 소스 전압에 가까워지고, V8 ≒ V5가 설정된다. 전압 V9는 트랜지스터(T6)가 턴 온되기 때문에 0V이다.

FET(T1)의 온 상태 신호가 t=t0일 때 외부에서 입력되면, 구동회로(2)의 출력신호가 상승하여 FET(T1)의 게이트 전압 VG는 상승한다. FET(T1)이전압 VG의 상승으로 턴 온되기 시작함으로써 그 드레인 전류 ID가 흐르기 시작한다.

전압 V1은 전류가 증가하는 동안 드레인 전류 ID의 변화(dl/dt)에 비례하여 하강한다. 전압 V2는 V2 = VG - Vth1의 관계를 유지하는 동안 상승하고, FET(T1)의 임계전압은 Vth1에 의해 표현된다.

FET(T1)는 온 상태 저항 Ron = 10㏁을 갖는 NMOS 타입으로 구성되고 게이트 직렬 저항 R10은 500Ω이 되도록 설정된다. 전압 V2가 상승하여 V1 ≒ V2가 t1에서 설정되면, FET(T1)의 드레인과 소스간의 전압 VDS는 포화상태가 되어 전압 VDS를 이용하여 과전류 검출기능이 작동된다.

더욱이, 증폭기(AMP1)는 전압 V5이 V5 = m * VDS로 수렴하도록 하기 위해 차동 입력전압(V3-V2)을 0이 되도록 제어한다. 그러나, 증폭기(AMP1)는 슬루 레이트(slew rate)에 근거한 응답지연을 갖는다. 이러한 이유로 인해, 수렴동작이 즉시 수행될 수 없다.

만약 배선에 이상이 없으면, 전압 V5의 목표값(target value)은 기준전압 V4 보다 작다. t3의 시간에 전압강하가 시작되고 t4의 시간이후에 V5 > V4가 설정되고, t6의 시간에 V5 = m * VDS이 충족되어 제어 목표값에 도달한다. 이때, 약간의 전압 강하가 수행되어 상기 목표값 보다 매우 작은 값에 도달한다. 그러나, 상기 증폭기(AMP1)의 응답지연은 거의 완전하게 제거된다.

반면에, 비교기(CMP2)를 참조하면, V7 - V6 = 0[V] 및 VG - V1 = δ이 t2의 시간에서 설정되어 비교기(CMP2)의 출력신호가 반전되기 시작한다. 그러나, 이 비교기(CMP2)는 증폭기(AMP1)의 응답지연과 동일한 응답지연을 갖는다. 이러한 이유로 인해, 전압 강하가 t5에서 시작된다. 그러나, 반전 동작은 증폭기(AMP1) 보다 늦게 수행되기 때문에, t3 < t5가 얻어진다.

t7의 시간에, 트랜지스터(T)는 온 상태에서 오프 상태로 변경된다. 이때, 증폭기(AMP1)에 의해 제어되는 전압 V5는 제거된 응답지연을 갖고 정상적인 제어 상태로 설정된다. 비교기(CMP1)의 출력 금지가 트랜지스터(T6)의 오프 상태 신호로, 즉 전압 V9가 0V에서 5V로 변경되는 타이밍에서 해제되기 때문에, 과전류 검출기능은 정상 동작을 시작하기 위해 천이기간을 통과한다. 따라서, 오작동이 야기되지 않는다.

VDS의 수렴특성이 FET의 각각의 변화 또는 FET의 타입 변화에 따라 변경되더라도, 천이기간의 종료는 (VG-V1)의 응답지연 및 연산 증폭기(AMP1, CMP2)에 따른 기술에 의해 판정된다. 따라서, 적절한 설정동작이 항상 수행된다. 보다 구체적으로는, 천이기간의 종료를 판정하기 위한 타이밍은 전압 VDS의 수렴특성에 대응하도록 자동으로 정정된다.

도 3은 완전 단락이 초기에 즉, FET(T1)기 턴 온되기 전에 FET(T1)의 소스가 완전 단락(0.05Ω에서 접지됨)을 야기하는 과전류 상태에서 시동될 때, 발생하는 경우에 얻어진 시뮬레이션 파형을 도시한 그래프이다. 전압 V1 내지 V9 및 VG는 도 2의 전압들과 동일하다.

전류 ID는 도 2의 전류 보다 크기 때문에, 도 2에는 1/10 척도로 도시된다. 전류 ID의 피크는 50A에 가깝다.

온 상태 신호가 t=t0에서 외부로부터 입력되면, 전압 VG는 상승하여 전류 ID가 흐르기 시작한다. 이 전류는 급속히 증가하기 때문에, 전압 V1은 크게 강하함으로써 전압 V4 및 V5 역시 강하한다. 이 전압 V2가 상승하여 t1의 시간에 V2 ≒V1을 얻는다.

전압 VDS가 포화되어 증폭기(AMP1)는 VDS를 증폭한다. 그러나, 전류 ID는 정상 전류 범위를 초과한다. 따라서, 전압 V5의 목표값은 V4 보다 크고 전압 V5는 강하하지 않으며, 비교기(CMP1)에서 출력되는 신호는 H 레벨을 유지한다. 반면에, 비교기(CMP2)에서 출력되는 신호는 t2의 시간에 반전동작으로의 천이를 수행하고 t5의 시간에 강하하기 시작하며, 트랜지스터(T6)는 t7의 시간에 온 상태에서 오프 상태로의 천이동작을 수행한다. 그 결과, AND 회로(AND1)의 두개 입력단자들은 H 레벨을 갖도록 설정됨으로써 H 레벨 신호가 상기 AND 회로(AND1)에서 출력되고, 과전류 검출 출력신호가 발생한다. 결과적으로, FET(T1)가 t8의 시간에 차단된다.

단락 회로는 FET(T1)이 턴온된 지 대략 7.6초 후에 차단된다. 또한, 완전 단락이 초기에 야기되는 경우에, 단락 전류의 피크값은 50A과 같거나 이보다 작아 배선 및 FET(T1)이 신뢰성있게 보호될 수 있다. 이것은 과전류 검출기능의 작동을 시작하기 위한 타이밍을 시작지점에 가까워지도록 함으로써 얻어진 장점이다.

따라서, 본 실시예에서, 비교기(CMP2)에서 출력되는 신호는, FET(T1)DLM 드레인과 소스간의 전압 VDS가 포화된 직후 반전되도록 설정되고, AND회로(AND1)의 입력단자들 중 하나로 입력될 전압 V9는 비교기(CMP2)의 반전신호에 응답하여 H 레벨을 갖도록 설정되어 과전류 판정 신호를 출력하기 위한 비교기(CMP1)에서 출력되는 신호가 작용한다. 따라서, FET(T1)를 오프 상태에서 온 상태로 스위칭하기 위한 마스크 시간은 가장 짧게 설정될 수 있다.

또한, FET(T1)에서 변화가 발생하는 경우, FET(T1)에 대응하여 가장 짧은 마스크 시간을 항상 설정할 수 있다. 결과적으로, FET(T1)를 차단함으로써 과전류가 발생할 때 즉시 회로를 보호할 수 있다.

다음으로, 본 발명의 제 2 실시예에 대해 설명하기로 한다. 도 4는 본 발명의 제 2 실시예에 따른 과전류 검출장치의 구성을 도시한 회로도이다. 본 실시예에서, 증폭회로(AMP1, T2, R3, R5)는 도 1에 도시된 과전류 검출장치에서 제거되고, 과전류 판정전압으로 FET(T1)의 드레인과 소스간의 전압 VDS(=V1-V2)을 직접 비교할 수 있는 타입의 과전류 검출장치가 구성된다.

만약, 저항 R1 및 R2를 통해 전압 V1을 분압하여 얻어진 전압이 V4로 표현되면, 과전류 판정 전압은 (V1-V4)이 되도록 설정된다. R1 및 R2의 저항값을 (V1-V4)가 100 mV에 근사하는 방식으로 설정하는 것이 필요하다. 따라서, 저항 R1 및 R2에 의해 얻어진 분압비(voltage dividing ratio)는 도 1에 도시된 회로의 분압비와 다르다. 전압 V4는 비교기(CMP1)의 정극측 입력단자에 입력되고 FET(T1)의 소스전압은 상기 비교기(CMP1)의 부극측 입력단자에 입력된다.

FET(T1)의 드레인 전류 ID가 정상 범위에서 설정되면, VDS < (V1-V4)이설정되어 비교기(CMP1)의 출력은 L 레벨을 갖도록 설정된다. 비교기(CMP1)의 경우, 정상 비교기 또는 연산 증폭기가 사용된다.

더욱이, 소스 전압(V1)을 갖는 FET(T1)의 제어 단자전압(VG)을 비교하는 회로는 도 1의 회로와 동일한 구성을 갖는다. 비교기(CMP2)의 경우, 비교기(CMP1)와 동일한 단위 또는 비교기(CMP1)의 응답특성 보다 느린 응답특성을 갖는 단위가 사용된다. 천이기간 검출에 관한 다른 동작들은 도 1에 도시된 것들과 동일하다.

지금까지 본 발명에 따른 과전류 검출장치는 도면에 도시된 실시예에 기초하여 설명되었지만, 본 발명은 이에 제한되지 않고 각 부분의 구성은 동일한 기능을 갖는 선택 구성으로 대체될 수 있다.

비록, 앞에서는 MOS 타입의 FET가 실시예에서 반도체 스위치로서 사용되는 경우를 예를 들어 설명하였지만, 본 발명은 이에 제한되지 않고 다른 반도체 스위치들이 사용될 수 있다.

본 발명은 반도체 스위치를 턴 온 시키기 위한 마스크 시간을 가장 짧게 설정하는데 매우 유용하다.

비록, 본 발명은 양호한 특정 실시예에 대해 예시하고 설명되었지만, 당업자라면 본 발명의 개시내용에 근거하여 다양한 변경 및 수정이 가해질 수 있음을 알 수 있다. 이러한 변경 및 수정은 첨부한 특허청구의 범위에서 한정하는 발명의 사상 , 범위 및 의도내에서 이루어 질 수 있음이 명백해진다.

본 출원은 2005년 2월 21일에 출원된 일본 특허 출원 제 2005-044398호에 근거한다.

전술한 구성에 따르면, 반도체 스위치가 오프 상태에서 온 상태로 변경되는 천이기간에 대한 각각의 변화가 존재하고, 더욱이 게이트 회로의 구조 및 게이트 특성이 변하는 경우에도, 동일하고 적절한 천이기간의 검출 및 판정동작이 항상 수행된다. 또한, 반도체 스위치의 정상 동작시 천이기간이 수 초 정도로 짧기 때문에, 우수한 응답성을 갖는 연산 증폭기와의 조합을 통해 과전류가 검출됨으로써, 시동 전에 완전 단락과 같은 배선 이상이 발생하는 경우에도 천이기간 종료 직후에 회로가 차단되고, 그 결과, 배선 및 반도체 스위치 자체를 신뢰성있게 보호할 수 있다.

Claims (4)

1. 부하회로 내부에 흐르는 과전류를 검출하여 반도체 스위치를 사용하여 부하의 턴온/턴오프 동작을 제어하기 위한 과전류 검출장치에 있어서,

상기 반도체 스위치에 구동신호를 출력하는 구동회로;

기준전압을 발생시키는 기준전압 발생회로;

상기 반도체 스위치의 양단에 발생하는 전압(VDS)에 해당하는 측정전압(V5)을 발생시키는 측정전압 발생회로;

상기 측정전압을 상기 기준전압과 비교하고, 상기 측정전압이 상기 기준전압보다 클 때 과전류 판정신호를 출력하는 제 1 비교기;

상기 반도체 스위치의 정극측에 인가될 전압(V1)과 상기 반도체 스위치의 제어전압(VG)간의 차동전압(VG-V1)이 소정 전압(δ)보다 큰지의 여부를 판정하는 포화 판정회로; 및

스위칭 동작을 수행하여 상기 포화 판정회로가 상기 차동전압(VG-V1)이 상기 소정 전압(δ)보다 큰 것으로 판정하면 상기 과전류 판정신호가 상기 구동회로로 출력되도록 하는 과전류 신호 스위칭 회로(AND1)를 포함하여 구성되는 과전류 검출장치.

제1항에 있어서, 상기 소정전압은 상기 반도체 스위치의 임계전압과 같거나 이보다 큰 값이 되도록 설정되는 것을 특징으로 하는 과전류 검출장치.

제1항에 있어서, 상기 측정전압 발생회로는 제 1 저항, 전자 스위치, 제2 저항 및 증폭기를 포함하고;

상기 증폭기는 상기 전자 스위치의 제어입력 단자에 공급될 신호를 제어함으로써 상기 제 1 저항 상에서 발생하는 전압은 상기 반도체 스위치 양단에서 발생하는 전압과 동일하고;

상기 제 2 저항 상에서 발생하는 전압은 상기 측정전압이 되도록 설정되고; 상기 포화판정 회로는 상기 반도체 스위치의 제어전압과 상기 반도체 스위치의 정극측에 인가될 전압간의 차동전압이 상기 소정전압 보다 큰지의 여부를 판정하는 제 2 비교기를 포함하고;

상기 제 2 비교기는 응답특성 면에서 상기 증폭기와 같거나 이보다 크고 ;

상기 제 2 비교기가 상기 차동전압이 상기 소정전압 보다 크다고 판정할 경우 상기 과전류 신호 스위칭 회로에 스위칭 신호가 출력되는 것을 특징으로 하는 과전류 검출장치.

제1항에 있어서, 상기 반도체 스위치의 양단에서 발생하는 전압은 상기 측정전압으로 설정되고;

상기 포화 판정회로는 상기 반도체 스위치의 제어전압과 상기 반도체 스위치의 정극측에 인가될 전압간의 차동전압이 상기 소정전압 보다 큰지의 여부를 판정하는 제 2 비교기를 포함하고;

상기 제 2 비교기는 응답특성 면에서 상기 제 1 비교기와 같거나 이보다 크고 ;

상기 제 2 비교기가 상기 차동전압이 상기 소정전압 보다 크다고 판정할 경우 상기 과전류 신호 스위칭 회로에 스위칭 신호가 출력되는 것을 특징으로 하는 과전류 검출장치.

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