KR20060048222A - 화합물 반도체 장치 및 그 제조 방법 - Google Patents

화합물 반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20060048222A
KR20060048222A KR20050048331A KR20050048331A KR20060048222A KR 20060048222 A KR20060048222 A KR 20060048222A KR 20050048331 A KR20050048331 A KR 20050048331A KR 20050048331 A KR20050048331 A KR 20050048331A KR 20060048222 A KR20060048222 A KR 20060048222A
Authority
KR
South Korea
Prior art keywords
layer
electrode
region
pad
pad electrode
Prior art date
Application number
KR20050048331A
Other languages
English (en)
Other versions
KR100710775B1 (ko
Inventor
데쯔로 아사노
Original Assignee
산요덴키가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산요덴키가부시키가이샤 filed Critical 산요덴키가부시키가이샤
Publication of KR20060048222A publication Critical patent/KR20060048222A/ko
Application granted granted Critical
Publication of KR100710775B1 publication Critical patent/KR100710775B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05669—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48663—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/48666—Titanium (Ti) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48663—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/48669—Platinum (Pt) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01031—Gallium [Ga]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10336—Aluminium gallium arsenide [AlGaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13064—High Electron Mobility Transistor [HEMT, HFET [heterostructure FET], MODFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1423—Monolithic Microwave Integrated Circuit [MMIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

화합물 반도체 장치에서는, 패드 전극 하에 게이트 금속층을 형성하고 있었지만, 매립 게이트 전극 구조의 경우에는, 패드 전극 하층의 게이트 금속층이 경질화하여, 와이어 본딩 시의 불량이 다발하였다. HEMT에서 게이트 금속층을 형성하지 않고, 패드 금속층만으로 패드 전극을 형성한다. 패드 전극의 하방은 고농도 불순물 영역을 형성하고, 패드 전극을 기판에 직접 고착한다. 고농도 불순물 영역에 의해 소정의 아이솔레이션을 확보할 수 있기 때문에, 종래 마찬가지의 질화막 불필요한 구조로, 게이트 금속층이 경질화함에 따른 와이어 본딩 시의 불량을 더 회피할수 있다. 따라서 HEMT의 특성을 향상시키는 매립 게이트 전극 구조에서도 신뢰성 향상, 수율 향상을 실현할 수 있다.
매립 게이트 전극, 게이트 금속층, 질화막, 레지스트, 기판, HEMT

Description

화합물 반도체 장치 및 그 제조 방법{COMPOUND SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명을 설명하기 위한 (a) 평면도, (b) 단면도, (c) 단면도, (d) 단면도.
도 2는 본 발명을 설명하기 위한 단면도.
도 3은 본 발명을 설명하기 위한 단면도.
도 4는 본 발명을 설명하기 위한 단면도.
도 5는 본 발명을 설명하기 위한 단면도.
도 6은 본 발명을 설명하기 위한 단면도.
도 7은 본 발명을 설명하기 위한 단면도.
도 8은 본 발명을 설명하기 위한 단면도.
도 9는 종래 기술을 설명하기 위한 회로도.
도 10은 종래 기술을 설명하기 위한 단면도.
도 11은 종래 기술을 설명하기 위한 단면도.
도 12는 종래 기술을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
18, 38 : 동작 영역
30, 51 : 기판
31 : 반절연성 GaAs 기판
32, 41 : 버퍼층
33 : 전자 공급층
34 : 스페이서층
35 : 전자 주행층
36 : 장벽층
37 : 캡층
38s, 56 : 소스 영역
38d, 57 : 드레인 영역
42 : n형 에피택셜층
45 : 절연화 영역
52 : 채널층
53 : 질화막
54, 58, 63, 67 : 레지스트
60, 20 : 고농도 불순물 영역
64 : 오믹 금속층
65 : 제1 소스 전극
66 : 제1 드레인 전극
68 : 게이트 금속층
69 : 게이트 전극
62 : 게이트 배선
72 : 패시베이션막
74 : 패드 금속층
75 : 제2 소스 전극
76 : 제2 드레인 전극
77 : 패드 전극
78 : 패드 배선
80 : 본딩 와이어
91 : 제1 패드 전극
92 : 제2 패드 전극
특허 문헌 1 : 일본 특개평 9-181642호
특허 문헌 2 : 일본 특개 2003-007725호 공보
본 발명은, 화합물 반도체 장치 및 그 제조 방법, 특히 FET의 특성 향상과, 와이어 본딩 시의 불량을 저감한 화합물 반도체 장치 및 그 제조 방법에 관한 것이다.
휴대 전화 등의 이동체용 통신 기기에서는, GHz대의 마이크로파를 사용하고 있는 경우가 많아, 안테나의 절환 회로나 송수신의 절환 회로 등에, 이들의 고주파 신호를 절환하기 위한 스위치 소자가 이용되는 경우가 많다(예를 들면, 특허 문헌 1). 그 소자로서는, 고주파를 취급하기 때문에 갈륨 비소(GaAs)를 이용한 전계 효과 트랜지스터(이하 FET라고 함)를 사용하는 경우가 많고, 이것에 수반하여 상기 스위치 회로 자체를 집적화한 모노리식 마이크로파 집적 회로(MMIC)의 개발이 진행되고 있다.
도 9는 GaAs FET를 이용한 SPDT(Single Pole Double Throw)라고 하는 화합물 반도체 스위치 회로 장치의 원리적인 회로도를 나타내고 있다.
제1 및 제2 FET1, FET2의 소스(또는 드레인)가 공통 입력 단자 IN에 접속되고, 각 FET1, FET2의 게이트가 저항 R1, R2를 통하여 제1 및 제2 제어 단자 Ctl-1, Ctl-2에 접속되고, 그리고 각 FET의 드레인(또는 소스)이 제1 및 제2 출력 단자 OUT1, OUT2에 접속된 것이다. 제1 및 제2 제어 단자 Ctl-1, Ctl-2에 인가되는 신호는 상보 신호로, H 레벨의 신호가 인가된 FET가 ON하여, 입력 단자 IN에 인가된 신호를 어느 한쪽의 출력 단자에 전달하도록 되어 있다. 저항 R1, R2는, 교류 접지로 되는 제어 단자 Ctl-1, Ctl-2의 직류 전위에 대하여 게이트 전극을 통하여 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다.
GaAs 기판은 반절연성이다. 그러나, GaAs 기판에, 스위치 회로 장치를 집적화하는 경우, 기판 위에 와이어 본딩용 패드 전극층을 직접 형성하면, 인접한 전극 간의 전기적 상호 작용은 여전히 존재한다. 예를 들면 절연 강도가 약하기 때문에 정전 파괴가 발생하거나, 고주파의 신호가 누설되어 아이솔레이션이 악화되는 등, 특성적으로 문제가 많아진다. 그 때문에 종래의 제조 방법에서는, 배선층이나 패드 전극 하에 질화막을 형성하였다.
그러나, 질화막은 딱딱하기 때문에, 본딩 시의 압력으로 패드 부분에 균열이 발생한다. 이것을 억제하기 위해 질화막 위의 본딩 전극에는 금 도금을 실시하여 대응한다. 그러나, 금 도금의 공정은, 공정수도 증가하는 데다가, 코스트도 증가하게 된다. 따라서, 패드 전극 하방에 질화막을 형성하지 않는 기술이 개발되고 있다.
도 10 내지 도 12를 참조하면, 도 9와 같이 종래의 화합물 반도체 스위치 회로 장치를 구성하는 FET, 패드 및 배선의 제조 방법의 일례를 나타낸다.
우선, 도 10의 (a)에 도시한 바와 같이, GaAs 등으로 형성되는 비도핑의 화합물 반도체 기판(51) 위에, 버퍼층(41)을 6000Å 정도 형성하고, 그 위에 n형 에피택셜층(42)을 성장시킨다. 그 후 전체 면을 약 500Å 내지 600Å의 두께의 어닐링용 실리콘 질화막(53)으로 피복한다.
전체 면에 레지스트층(54)을 형성하고, 소스 영역, 드레인 영역, 게이트 배선 및 패드 전극 형성 영역 위의 레지스트층(54)을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 계속해서, 이 레지스트층(54)을 마스크로 하여 n형을 공급하는 불순물(29Si+)의 이온 주입을 행한다. 이에 의해, n+형의 소스 영역(56) 및 드레인 영역(57)을 형성하고, 동시에 패드 전극 형성 영역 및 게이트 배선 하의 n형 에피택셜층(42) 표면에 고농도 불순물 영역(60)을 형성한다. 이 고농도 불순물 영역(60)에 의해, 아이솔레이션을 충분히 확보할 수 있기 때문에, 종래 절연을 위해 형성하였던 질화막을 제거할 수 있다.
질화막이 불필요하면, 본딩 와이어의 압착 시에 질화막이 균열되는 것을 고려하지 않아도 되기 때문에, 종래 필요하였던 금 도금 공정을 생략할 수 있다. 금 도금 공정은 공정수도 많고, 코스트도 드는 공정이기 때문에, 이 공정을 생략할 수 있으면, 제조 공정의 간소화 및 코스트 삭감에 크게 기여할 수 있다.
도 10의 (b)에서는, 전체 면에 새로운 레지스트층(58)을 형성하고, FET의 동작 영역(18) 및 게이트 배선(62) 하, 패드 전극 하의 고농도 불순물 영역(60)의 각각 상방 부분의 레지스트층(58)을 선택적으로 남기고, 그 외의 부분을 창 개방하는 포토리소그래피 프로세스를 행한다. 계속해서, 이 레지스트층(58)을 마스크로 하여 불순물(B+ 또는 H+)의 이온 주입을 행하고, 레지스트층(58)을 제거하여 활성화 어닐링을 행한다. 이에 의해, 소스 및 드레인 영역(56, 57)과 고농도 불순물 영역(60)은 활성화되어, 버퍼층(41)에 달하는 절연화 영역(45)이 형성된다.
도 11의 (a)에서는, 우선 제1 소스 전극(65) 및 제1 드레인 전극(66)의 형성 영역을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행하고, 실리콘 질화막(53)을 제거하고, 이어서 오믹 금속층(64)으로 되는 AuGe/Ni/Au의 3층을 순차적으로 진공 증착하여 적층한다.
그 후, 리프트오프, 얼로이에 의해 제1 소스 전극(65) 및 제1 드레인 전극 (66)을 형성한다.
다음으로, 도 11의 (b)에서는, 게이트 전극(69), 제1 패드 전극(91) 및 게이트 배선(62)의 형성 영역을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 게이트 전극(69), 제1 패드 전극(91) 및 게이트 배선(62)의 형성 영역으로부터 노출된 실리콘 질화막(53)을 드라이 에칭하여, 게이트 전극(69) 형성 영역의 채널층(52)을 노출시키고, 게이트 배선(62) 및 제1 패드 전극(91) 형성 영역의 GaAs를 노출시킨다.
그 후, 제2층째의 금속층으로서의 게이트 금속층으로 되는 Pt/Ti/Pt/Au를 순차적으로 진공 증착하여 적층한다. 그 후 레지스트층을 제거하여 리프트오프에 의해 채널층(52)에 컨택트하는 게이트 전극(69)과, 제1 패드 전극(91) 및 게이트 배선(62)을 형성한다.
그 후, Pt를 매립하는 열 처리를 실시하고, 게이트 전극(69)의 일부를 채널층(52)에 매설한다. Pt 매립 게이트의 FET는 Ti/Pt/Au 게이트의 FET에 비교하여, ON 저항이 낮고, 내압이 커서, 우수한 전기적 특성을 갖는다.
도 12의 (a)에서는, 기판(51) 표면을 실리콘 질화막으로 이루어진 패시베이션막(72)으로 피복한다. 이 패시베이션막(72) 위에 포토리소그래피 프로세스를 행하여, 제1 소스 전극(65), 제1 드레인 전극(66), 게이트 전극(69) 및 제1 패드 전극(91)과의 컨택트홀을 형성하고, 레지스트층을 제거한다.
그 후, 기판(51) 전체 면에 새로운 레지스트층을 도포하여 포토리소그래피 프로세스를 행하고, 제2 소스 전극(75) 및 제2 드레인 전극(76)과 제2 패드 전극 (92)의 형성 영역의 레지스트를 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 계속해서, 제3층째의 금속층으로서의 패드 금속층으로 되는 Ti/Pt/Au의 3층을 순차적으로 진공 증착하여 적층하여, 제1 소스 전극(65), 제1 드레인 전극(66) 및 제1 패드 전극(91)에 컨택트하는 제2 소스 전극(75) 및 제2 드레인 전극(76)과 제2 패드 전극(92)이 형성된다. 또, 일부 배선 부분은 이 패드 금속층을 이용하여 형성되므로, 당연히 그 배선 부분의 패드 금속층은 남겨진다.
그리고, 도 12의 (b)에 도시한 바와 같이, 제2 패드 전극(92) 위에 본딩 와이어(80)를 압착한다(예를 들면 특허 문헌 2 참조).
상기한 바와 같이, 패드 전극(91, 92) 및 게이트 배선(62) 하에, 이들의 영역보다도 비어져 나오도록 고농도 불순물 영역(60)을 형성한다. 이에 의해, 패드 전극(91, 92) 및 게이트 배선(62)으로부터 기판으로 연장되는 공핍층을 억제할 수 있다. 따라서 패드 전극(91, 92) 및 게이트 배선(62)을 직접 GaAs 기판에 형성하여도, 아이솔레이션을 충분히 확보할 수 있기 때문에, 종래 절연을 위해 형성하였던 질화막을 제거할 수 있다.
질화막이 불필요하면, 본딩 와이어의 압착 시에 질화막이 균열되는 것을 고려하지 않아도 된다. 따라서, 종래 필요하였던 금 도금 공정을 생략할 수 있다. 금 도금 공정은 공정수도 많고, 코스트도 드는 공정이다. 즉, 이 공정을 생략할 수 있으면, 제조 공정의 간소화 및 코스트 삭감에 크게 기여할 수 있다.
그런데, FET의 특성 향상을 위해, 도 11의 (b)와 같이, 게이트 전극(69)의 일부를 채널층(52)에 매립하면, 본딩 와이어의 압착 시에, 문제가 다발하는 것을 알 수 있었다.
이것은, 게이트 전극(69)의 매립 처리에 의해, 게이트 금속층(68)으로 이루어진 제1 패드 전극(91)도 일부가 기판 표면에 매립된다. 즉, 제1 패드 전극(91)에서도 그 최하층의 Pt이 기판 재료의 Ga나 As와 반응하여 딱딱한 합금층을 형성하기 때문이라고 생각된다.
이 때문에, 본딩의 고착성이 악화되거나, 기판이 푹 패이는 등의 문제가 발생하여, 수율 저하나 신뢰성 악화의 원인으로 되게 된다.
본 발명은 전술한 여러 사정을 감안하여 이루어진 것으로, 첫째, 화합물 반도체 기판 위에 형성한 에피택셜층으로 이루어진 동작 영역과, 상기 동작 영역에 형성된 소스 영역 및 드레인 영역과, 상기 동작 영역에 일부가 매립된 게이트 금속층으로 이루어진 게이트 전극과, 상기 소스 영역 및 드레인 영역 표면에 형성한 오믹 금속층으로 이루어진 제1 소스 전극 및 제1 드레인 전극과, 상기 제1 소스 전극 및 제1 드레인 전극 위에 형성한 패드 금속층으로 이루어진 제2 소스 전극 및 제2 드레인 전극과, 상기 기판에 형성한 고농도 불순물 영역과, 상기 고농도 불순물 영역과 직류적으로 접속하고, 상기 패드 금속층을 상기 에피택셜층 표면에 직접 고착한 패드 전극을 구비함으로써 해결하는 것이다.
또한, 상기 고농도 불순물 영역은 상기 패드 전극보다 비어져 나와 그 패드 전극 하에 형성되는 것을 특징으로 하는 것이다.
또한, 상기 고농도 불순물 영역은 상기 패드 전극과 이격하여, 그 패드 전극 주변의 상기 기판에 형성되는 것을 특징으로 하는 것이다.
또한, 상기 동작 영역은, 버퍼층, 전자 공급층, 전자 주행층, 장벽층, 캡층을 적층하여 이루어진 것을 특징으로 하는 것이다.
또한, 상기 불순물 영역에 의해 상기 패드 전극으로부터 상기 기판으로 연장되는 공핍층의 확대를 억제하는 것을 특징으로 하는 것이다.
또한, 상기 패드 전극을 고주파 아날로그 신호가 전파하는 것을 특징으로 하는 것이다.
또한, 상기 고농도 불순물 영역의 불순물 농도는, 1×1017㎝-3 이상인 것을 특징으로 하는 것이다.
둘째, 동작 영역으로 되는 에피택셜층을 적층한 화합물 반도체 기판을 준비하여, 패드 전극 형성 영역 주변 또는 하방의 상기 기판에 고농도 불순물 영역을 형성하는 공정과, 상기 동작 영역의 일부에 게이트 금속층을 부착하여 게이트 전극을 형성하는 공정과, 상기 에피택셜층 표면에 패드 금속층을 부착하여 상기 고농도 불순물 영역과 직류적으로 접속하는 패드 전극을 형성하는 공정과, 상기 패드 전극 위에 본딩 와이어를 압착하는 공정을 구비함으로써 해결하는 것이다.
셋째, 화합물 반도체 기판에 동작 영역으로 되는 에피택셜층을 적층하고, 패드 전극 형성 영역 주변 또는 하방의 상기 기판에 고농도 불순물 영역을 형성하는 공정과, 상기 동작 영역에 제1층째의 금속층인 오믹 금속층을 부착하여 제1 소스 및 제1 드레인 전극을 형성하는 공정과, 상기 동작 영역의 일부에 제2층째의 금속층인 게이트 금속층을 부착하여 게이트 전극을 형성하는 공정과, 상기 제1 소스 및 제1 드레인 전극 표면 및 상기 패드 전극 형성 영역의 상기 에피택셜층 표면에 제3층째의 금속층인 패드 금속층을 부착하여, 제2 소스 및 제2 드레인 전극과, 상기 고농도 불순물 영역과 직류적으로 접속하는 패드 전극을 형성하는 공정과, 상기 패드 전극 위에 본딩 와이어를 압착하는 공정을 구비함으로써 해결하는 것이다.
또한, 상기 고농도 불순물 영역은 상기 패드 전극보다 비어져 나와 그 패드 전극 하에 형성되는 것을 특징으로 하는 것이다.
또한, 상기 고농도 불순물 영역은 상기 패드 전극과 이격하여 상기 기판에 형성되는 것을 특징으로 하는 것이다.
또한, 상기 게이트 금속층은 최하층이 Pt으로 되는 금속막을 증착한 후, 열 처리하여 상기 게이트 금속층의 일부를 상기 동작 영역 표면에 매립하는 공정을 구비하는 것을 특징으로 하는 것이다.
또한, 상기 동작 영역은, 버퍼층, 전자 공급층, 전자 주행층, 장벽층, 캡층을 적층하여 형성하는 것을 특징으로 하는 것이다.
또한, 상기 고농도 불순물 영역은 1×1017㎝-3 이상의 불순물 농도로 형성되는 것을 특징으로 하는 것이다.
<실시예>
이하에 본 발명의 실시예에 대하여 도 1 내지 도 8을 참조하면, 일례로서 도 9에 도시한 스위치 회로 장치(SPDT) 등을 구성하는, HEMT(High Electron Mobility Transistor : 고전자 이동도 트랜지스터)와, 전극 패드 및 배선 부분에 대하여 설명한다.
도 1은 본 실시예의 화합물 반도체 장치의 일례를 도시하는 도면으로, 도 1의 (a)는 평면도, 도 1의 (b)는 a-a선 단면도이다. 또한, 종래 기술과 동일 구성 요소는 동일 부호로 한다.
도 1의 (a), (b)와 같이, 기판(30)의 형성 방법은, 우선 반절연성 GaAs 기판(31) 위에 비도핑의 버퍼층(32)을 적층한다. 버퍼층은 복수의 층으로 형성되는 경우가 많다. 그리고, 버퍼층(32) 위에는, 전자 공급층으로 되는 n+형 AlGaAs층(33), 전자 주행층으로 되는 비도핑의 InGaAs층(35), 전자 공급층으로 되는 n+형 AlGaAs층(33)을 순차적으로 적층한다. 또한, 전자 공급층(33)과 전자 주행층(35) 사이에는, 스페이서층(34)이 배치되는다.
전자 공급층(33) 위에는, 장벽층으로 되는 비도핑의 AlGaAs층(36)을 적층하여 소정의 내압과 핀치 오프 전압을 확보한다. 또한 캡층으로 되는 n+형 GaAs층(37)을 최상층에 적층한다. 캡층(37)에는, 소스 전극, 드레인 전극 등의 금속층이 접속된다. 캡층(37)의 불순물 농도를 고농도로 함으로써, 소스 저항, 드레인 저항을 저감하여 오믹성을 향상시키고 있다.
HEMT는, 전자 공급층인 n+형 AlGaAs층(33)의 도너 불순물로부터 발생한 전자 가, 전자 주행층(35)측으로 이동하여, 전류 패스로 되는 채널이 형성된다. 그 결과, 전자와 도너 이온은, 헤테로 접합 계면을 경계로 하여 공간적으로 분리되게 된다. 전자는 전자 주행층(35)을 주행하지만, 전자 주행층(35)에는 전자 이동도 저하의 원인으로 되는 도너 이온이 존재하지 않기 때문에, 고전자 이동도를 가질 수 있다.
또한, HEMT에서는, 기판에 선택적으로 형성된 절연화 영역(45)에서 기판을 분리함으로써, 필요한 패턴을 형성하고 있다. 여기서, 절연화 영역(45)은, 전기적으로 완전한 절연은 아니고, 불순물(B+)을 이온 주입함으로써 에피택셜층에 캐리어의 트랩 준위를 형성하여, 절연화한 영역이다.
또한, 본 명세서에서는, HEMT를 사용한 MMIC에서, 소자, 및 패드나 배선이 인접하는 경우, 그들 사이에 아이솔레이션을 확보하기 위한 불순물 영역을 형성한다. 이 불순물 영역은 절연화하지 않은 영역, 즉 B+ 이온 주입을 행하지 않은 영역을 설계하여 배치함으로써 형성된다.
도 1의 (a), (b)와 같이, 동작 영역(38)의, 소스 영역 및 드레인 영역으로 되는 기판의 캡층(37)에 제1층째 금속층의 오믹 금속층(AuGe/Ni/Au)으로 이루어진 제1 소스 전극(65) 및 제1 드레인 전극(66)을 형성한다. 여기서, 동작 영역(38)이란, 절연화 영역(45)에서 분리되고, 빗살 모양으로 소스 전극(65, 75), 드레인 전극(66, 76) 및 게이트 전극(69)이 배치되는 영역을 가리킨다. 또한, 도 1의 (b)에서는 1조의 소스 영역(38s), 드레인 영역(38d) 및 게이트 전극(69)을 나타내고 있 지만, 실제로는 소스 영역(38s) 또는 드레인 전극(38d)을 공통으로 하여 복수조 인접하여 일점쇄선과 같이 동작 영역(38)이 구성되어 있다(도 1의 (a) 참조).
또한, 동작 영역(38)의 일부, 즉 소스 영역(38s) 및 드레인 영역(38d) 사이의 캡층(37)을 에칭하여, 노출된 비도핑 AlGaAs층(36)에 제2층째 금속층의 게이트 금속층(Pt/Mo)을 쇼트키 접합시켜서 게이트 전극(69), 게이트 배선(62)을 형성한다.
또한, 제1 소스 전극(65) 및 제1 드레인 전극(66) 위에 제3층째 금속층의 패드 금속층(74)(Ti/Pt/Au)으로 이루어진 제2 소스 전극(75) 및 제2 드레인 전극(76)을 형성한다. 소스 전극(75), 드레인 전극(76), 게이트 전극(69)은 빗살을 맞물리게 한 형상으로 배치되어, HEMT를 구성하고 있다.
여기서, 게이트 전극(69)의 일부는, 기판과의 쇼트키 접합을 유지한 채 동작 영역(38)의 일부(종래 구조의 채널층(52)에 상당)에 매설된 매립 게이트 전극으로 되어 있다.
매립 게이트 전극으로 함으로써 게이트 전극(69) 단면의 드레인측 엣지가 둥근 형상으로 되고(소스측 엣지도 마찬가지임), 게이트 전극-드레인 전극 사이의 전계 강도를 완화시킬 수 있기 때문에 게이트-드레인 사이의 내압을 크게 할 수 있다. 반대로 내압을 소정의 값으로 설정하는 경우에는, 전자 공급층인 n+형 AlGaAs층(33)의 도너 불순물 농도를 그 만큼 높게 설정할 수 있다. 그 결과, 전자 주행층으로 되는 비도핑의 InGaAs층(35)에 흐르는 전자의 수가 많아져, 전류 밀도, 채 널 저항이나 고주파 왜곡 특성을 대폭 개선할 수 있다는 이점을 갖는다.
패드 전극(77)은, HEMT의 동작 영역(38)으로부터 연장되는 패드 금속층(74)을 기판(30) 표면(캡층(37) 표면)에 직접 고착하여 형성된다. 패드 전극(77)에는 고주파 아날로그 신호가 전파된다. 패드 전극(77) 하방의 기판(30)에는, 패드 전극(77)의 전체 면과 직접 고착하고, 주변부가 패드 전극(77)보다 비어져 나온 고농도 불순물 영역(20)이 형성된다. 고농도 불순물 영역(20)은 절연화 영역(45)에 의해 분리함으로써 형성된다.
여기서, 고농도 불순물 영역(20)은 불순물 농도가 1×1017㎝-3 이상의 영역을 가리킨다. 도 1의 (b)의 경우에는 고농도 불순물 영역(20)의 구조는 HEMT의 에피택셜 구조와 동일하지만, 캡층(37)(불순물 농도 1∼5×1018㎝-3 정도)을 포함하기 때문에 기능적으로 고농도 불순물 영역으로 된다. 또한, 고농도 불순물 영역(20)은 패드 전극(77)과 직류적으로 접속되어 있다.
반절연 기판 위에 패드 전극 등의 고주파 신호 경로로 되어 있는 금속층을 직접 형성하면, 고주파 신호에 따른 공핍층 거리의 변화에 의해, 공핍층이 인접하는 전극 또는 배선까지 도달한다. 공핍층이 도달한 금속층 사이에서는 고주파 신호의 누설이 발생한다.
그러나, 패드 전극(77) 하방의 기판(30)에 n+형의 고농도 불순물 영역(20)을 형성함으로써, 불순물이 도핑되어 있지 않은 기판(반절연성으로, 기판 저항값은 1 ×107Ω ㎝ 이상)과 상이하고, 패드 전극(77) 하방의 불순물 농도를 충분히 높게 할 수 있다(이온종 29Si+로 농도는 1∼5×1018㎝-3). 이에 따라 패드 전극(77)과 기판(30)은 전기적으로 분리되어, 패드 전극(77)으로부터 인접하는 예를 들면 게이트 배선(62)에의 공핍층이 신장하지 않는다. 즉, 인접하는 패드 전극(77), 게이트 배선(62)은 서로의 이격 거리를 대폭 근접하여 형성하는 것이 가능하게 된다.
즉, 패드 전극(77) 주위의 기판(30)에, 고농도 불순물 영역(20)을 형성함으로써, 패드 전극(77)을 직접 기판(30)에 형성하는 구조에서도, 아이솔레이션을 충분히 확보할 수 있다.
또한, 고농도 불순물 영역(20)의 구조는, HEMT의 에피택셜 구조와 동일하고, 캡층(37)을 포함하고 있다. 공핍층의 확대의 억제에는 주로 이 캡층(37)의 불순물 농도가 기여하고 있다.
또한, 게이트 전극(69)의 빗살을 묶은 게이트 배선(62)에 대해서도 마찬가지의 이유에 의해 고농도 불순물 영역(20)이 배치되고, 게이트 배선(62)과 직류적으로 접속되어 있다. 즉 이 고농도 불순물 영역(20)은 게이트 배선(62) 아래와 주변의 기판(30) 부분에, 절연화를 위한 B+ 주입을 행하지 않고, 기판(30)을 불활성화하지 않음으로써 형성된다. 게이트 배선(62)은 게이트 전극(69)과 동시에 형성되는 게이트 금속층(68)으로 형성되어 있다. 즉, 게이트 배선(62) 아래에는 캡층(37)이 에칭에 의해 제거되어 있다. 게이트 배선(62) 아래에는 장벽층의 비도핑의 AlGaAs층(36)이고, 고농도 불순물 영역(20)은, 게이트 배선(62) 하에는 존재하지 않고 주 변에만 존재하고 있다. 즉 게이트 배선(62)에 형성된 고농도 불순물 영역(20)은 실질적으로 게이트 배선(62)의 주변의 캡층(37)이다. 여기에서, 게이트 배선(62)과 주변의 캡층(37) 사이의 거리는 게이트 전극(69)-소스 영역(38s) 간 거리, 게이트 전극(69)-드레인 영역(38d) 간 거리와 동일한 0.3㎛ 정도이다. 즉, 게이트 배선(62)과 그 주변의 캡층(37)은 직류적으로 접속되어 있는 것으로 된다. 이 구조에 의해 게이트 배선(62)으로부터 기판(30)에 고주파 신호가 누설되는 것을 방지하고 있다.
또한, 패드 금속층(74)에 의한 패드 배선(78)은, 기판(30) 표면에 형성된 질화막(72) 위에 연장되어, HEMT의 동작 영역(38)과 패드 전극(77)을 접속하고 있다.
그리고, 도면과 같이 패드 배선(78) 하방의 기판(30)에도 고농도 불순물 영역(20)을 배치하면 된다. 패드 배선(78) 하방의 고농도 불순물 영역(20)은, 어느 직류 전위도 인가되지 않은 플로팅 전위이다. 고주파 아날로그 신호가 전파되는 패드 배선(78)이 배치되는 영역에서는 질화막(72)이 용량 성분으로 되고, 고주파 신호가 질화막(72)을 통과하여 기판에 도달한다. 따라서, 플로팅 전위의 고농도 불순물 영역(20)을 형성하여 공핍층의 연장을 차단함으로써, 고주파 신호의 누설을 방지할 수 있다.
패드 전극(77) 외에 추가로, 게이트 배선(62) 또는 패드 배선(78)의 하방 또는 주위에 고농도 불순물 영역(20)을 형성하면, 더욱 효과적으로 아이솔레이션을 향상시킬 수 있다.
이와 같이, 패드 전극(77) 하방에, 고주파 신호의 누설을 방지하는 고농도 불순물 영역(20)을 배치함으로써, 종래 마찬가지로 패드 전극(77) 아래의 질화막을 불필요하게 할 수 있다.
또한 본 실시예의 패드 전극(77)은, 패드 금속층(74)을 기판에 직접 고착한 구조이다. 즉, 종래 제1 패드 전극으로서 형성하였던 게이트 금속층(68)을 패드 전극(77) 형성 영역에 형성하지 않고, 패드 금속층(74)만으로 패드 전극(77)을 형성한다. 이에 의해, HEMT의 특성 향상을 위해 게이트 전극(69)의 일부를 동작 영역(38)에 매립하는 구조에서도, 패드 전극(77)에서, 매립 금속의 경질화에 의한 악영향을 방지할 수 있다.
경질화한 금속층이 없으면, 패드 금속층(74) 자체는 와이어 본딩에 적합한 금속층이기 때문에, 와이어 본딩 시의 불량을 방지할 수 있어, 수율 및 신뢰성의 악화를 억제할 수 있다.
또한, 도 1의 (c), (d)는 고농도 불순물 영역(20)의 다른 패턴을 도시하는 단면도이다. 패드 전극(77)과 고농도 불순물 영역(20)을 직접 접속하는 경우에는 도 1의 (c)와 같이, 고농도 불순물 영역(20)을 패드 전극(77)의 주변부 하방의 기판(30)에, 패드 전극(77)으로부터 비어져 나와 형성하여도 된다.
또한, 도 1의 (d)와 같이, 고농도 불순물 영역(20)을, 패드 전극(77)의 주변의 기판(30)에, 패드 전극(77)으로부터 이격하여 형성해도 된다. 즉, 절연화 영역(45)에서 분리함으로써, 패드 전극(77) 주변에 고농도 불순물 영역(20)을 형성한다. 고농도 불순물 영역(20)과 패드 전극(77)과의 이격 거리는 0.1㎛∼5㎛ 정도이면, 고농도 불순물 영역(20)은 절연화된 기판을 통하여 패드 전극(77)과 직류적으 로 충분히 접속할 수 있다.
또한 게이트 배선(62)의 주변에도 게이트 배선(62)과 접속하는 고농도 불순물 영역(20)을 형성하면 더욱 효과적이며, 패드 배선(78) 주변도 마찬가지이다. 도면에서는 패드 배선(78) 주변의 고농도 불순물 영역(20)으로서, 패드 전극(77)이나 게이트 배선(62)이 직류적으로 접속하는 고농도 불순물 영역(20)이 각각 배치되어 있다. 패드 배선(78)이 패드 전극(77)이나 게이트 배선(62)과 인접하여 배치되지 않은 패턴인 경우에는 패드 배선(78) 하방에, 플로팅 전위의 고농도 불순물 영역(20)을 배치하면 된다.
또한, 고농도 불순물 영역(20)은, 패드 전극(77)과 다른 구성 요소(게이트 배선(62), 패드 배선(78), 동작 영역(38) 등) 사이의 고주파 신호의 누설을 방지하기 위한 영역이기 때문에, 적어도 이들이 인접하는 영역에 배치되어 있으면 된다.
예를 들면, 도 1의 (b), (c)와 같이, 패드 전극(77)과 직접 컨택트하고, 패드 전극(77) 하방의 전체 면(또는 주변)에 고농도 불순물 영역(20)을 형성하면, 아이솔레이션의 향상에 효과적이다. 또한, 도 1의 (d)와 같이 고농도 불순물 영역(20)을, 패드 전극(77) 주변의, 패드 전극(77)과 패드 배선(78) 또는 게이트 배선(62) 사이의 근소한 간극에 배치하면, 공간 절약에 의해 고주파 신호의 누설을 억제할 수 있다.
또한, HEMT의 에피택셜 구조로, 캡층(37)과 장벽층(36) 사이에 또한 AlGaAs층, GaAs층의 반복이나 InGaP층이 있는 에피택셜 구조에 대해서도 마찬가지로 실시할 수 있다.
도 2 내지 도 5를 참조하면, 본 발명의 화합물 반도체 장치의 제조 방법으로서 도 1의 (b)의 구조를 예로 설명한다.
본 발명에 적합한 반도체 장치의 제조 방법은, 화합물 반도체 기판에 동작 영역으로 되는 에피택셜층을 적층하고, 패드 전극 형성 영역 주변 또는 하방의 상기 기판에 고농도 불순물 영역을 형성하는 공정과, 상기 동작 영역에 제1층째의 금속층인 오믹 금속층을 부착하여 제1 소스 및 제1 드레인 전극을 형성하는 공정과, 상기 동작 영역의 일부에 제2층째의 금속층인 게이트 금속층을 부착하여 게이트 전극을 형성하는 공정과, 상기 제1 소스 및 제1 드레인 전극 표면 및 상기 패드 전극 형성 영역의 상기 에피택셜층 표면에 제3층째의 금속층인 패드 금속층을 부착하여, 제2 소스 및 제2 드레인 전극과, 상기 고농도 불순물 영역과 직류적으로 접속하는 패드 전극을 형성하는 공정과, 상기 패드 전극 위에 본딩 와이어를 압착하는 공정으로 구성된다.
제1 공정(도 2): 화합물 반도체 기판에 동작 영역으로 되는 에피택셜층을 적층하고, 패드 전극 형성 영역 주변 또는 하방의 상기 기판에 고농도 불순물 영역을 형성하는 공정.
우선, 도 2의 (a)와 같이, 버퍼층, 전자 공급층, 채널층, 장벽층 및 캡층으로 되는 에피택셜층이 적층된 기판(30)을 준비한다.
즉, 기판(30)의 형성은, 반절연성 GaAs 기판(31) 위에 비도핑의 버퍼층(32)을 적층한다. 버퍼층은 복수의 층으로 형성되는 경우가 많고, 그 막 두께는 토탈 수천Å 정도이다. 버퍼층(32)은, 불순물이 첨가되어 있지 않은 고저항층이다.
버퍼층(32) 위에, 전자 공급층으로 되는 n+형 AlGaAs층(33), 스페이서층(34), 전자 주행층으로 되는 비도핑 InGaAs층(35), 스페이서층(34), 전자 공급층으로 되는 n+형 AlGaAs층(33)을 순차적으로 형성한다. 전자 공급층(33)에는, n형 불순물(예를 들면 Si)이 2∼4×1018㎝-3 정도로 첨가되어 있다.
전자 공급층(33) 위에는, 소정의 내압과 핀치 오프 전압을 확보하기 위해서, 장벽층(36)으로 되는 비도핑의 AlGaAs층을 적층하고, 또한 캡층으로 되는 n+형 GaAs층(37)을 최상층에 적층한다.
기판(30) 전체 면을 약 400Å 내지 500Å의 두께의 어닐링용 실리콘 질화막(53)으로 피복하여, 칩의 최외주 또는 마스크의 소정의 영역의 기판(30)을 에칭하여 정합 마크(도시 생략)를 형성한다.
그 후, 도 2의 (b)와 같이, 새로운 레지스트층(도시 생략)을 형성하여, 절연화 영역을 형성하기 때문에, 절연화 영역의 형성 영역의 레지스트층(도시 생략)을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층을 마스크로 하여 기판(30) 표면에, 도우즈량 1×1013㎝-2, 가속 전압 100KeV 정도로 불순물(예를 들면 B+)의 이온 주입을 행한다.
그 후, 레지스트층을 제거하여 활성화 어닐링(500℃, 30초 정도)을 행한다. 이에 따라 절연화 영역(45)이 형성되어, 동작 영역(38) 및 고농도 불순물 영역(20) 이 분리된다. 계속해서 표면의 질화막(53)을 전면 제거한다.
고농도 불순물 영역(20)은, 패드 전극(77) 및 게이트 배선(62), 패드 배선(78) 각각의 형성 영역의 하방의 기판에 형성된다. 후의 공정에서, 패드 전극(77) 및 게이트 배선(62)과 각각의 형성 영역의 하방의 기판에 형성되는 고농도 불순물 영역(20)은 모두 직류적으로 접속된다. 한편, 패드 배선(78)과 그 형성 영역의 하방의 기판에 형성되는 고농도 불순물 영역(20)은 질화막으로 이격되기 때문에 직류적으로는 접속되지 않는다. 즉, 패드 배선(78)에 대하여 형성된 고농도 불순물 영역(20)은 어느 직류 전위도 인가되지 않은 플로팅 전위의 고농도 불순물 영역(20)으로 된다.
고농도 불순물 영역(20)에 의해, 후의 공정에서 형성되는 패드 전극(게이트 배선, 패드 배선도 마찬가지임)으로부터 기판으로 연장되는 공핍층을 억제하여, 고주파 신호의 누설을 방지할 수 있다.
제2 공정(도 3): 제1층째의 금속층인 오믹 금속층을 부착하여 제1 소스 및 제1 드레인 전극을 형성하는 공정.
도 3의 (a)와 같이, 새로운 레지스트층(63)을 형성한다. 제1 소스 전극(65) 및 제1 드레인 전극(66)의 형성 영역을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 이에 의해, 동작 영역(38)이 노출되기 때문에, 오믹 금속층(64)으로 되는 AuGe/Ni/Au의 3층을 순차적으로 진공 증착하여 적층한다.
그 후, 도 3의 (b)와 같이, 레지스트층(63)을 제거하여, 리프트오프에 의해 동작 영역(38)에 컨택트한 제1 소스 전극(65) 및 제1 드레인 전극(66)을 남긴다. 이어 합금화 열 처리에 의해 동작 영역(38) 표면과, 제1 소스 전극(65) 및 제1 드레인 전극(66)의 오믹 접합을 형성한다. 또한, 전체 면에 다시 질화막(53)을 형성한다.
제3 공정(도 4): 동작 영역의 일부에 제2층째의 금속층인 게이트 금속층을 부착하여 게이트 전극을 형성하는 공정.
우선 도 4의 (a)에서는, 새로운 레지스트층(67)을 형성하고, 게이트 전극(69) 및 게이트 배선(62)의 형성 영역을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 게이트 전극(69) 및 게이트 배선(62)의 형성 영역에 노출된 질화막(53)을 드라이 에칭하여, 게이트 전극(69) 및 게이트 배선(62) 각각의 형성 영역의 기판(30) 표면(캡층(37))을 노출시킨다.
다음으로, 도 4의 (b)에서는, 레지스트층(67)을 그대로, 노출된 캡층(37)을 에칭에 의해 제거하여, 게이트 금속층이 쇼트키 접합을 형성하는 장벽층(36)을 노출시킨다. 상세한 도시는 생략하지만, 캡층(37)은 후에 형성되는 게이트 전극으로부터 0.3㎛의 거리로 되도록 사이드 에칭된다. 이 게이트 전극 부분의 캡층(37)의 에칭이 그대로 소스 영역(38s), 드레인 영역(38d)의 형성으로 된다. 즉 소스 영역(38s), 드레인 영역(38d)은 게이트 전극 형성 중에 자동적으로 형성된다.
도 4의 (c)에서는, 제2층째의 전극으로서 게이트 금속층(68)으로 되는 Pt/Mo의 2층을 순차적으로 진공 증착하여 적층한다.
그 후, 도 4의 (d)와 같이, 리프트오프에 의해 레지스트층(67)을 제거한다. 그리고, 게이트 금속층(68)의 최하층의 Pt을 매립하는 열 처리를 실시한다. 이에 의해, 게이트 전극(69)의 일부는 기판과의 쇼트키 접합을 유지한 채 동작 영역(38)의 일부의 장벽층(36)에 매설된다. 여기서, 장벽층(36)은 이 게이트 전극(69)의 매립분을 고려하여, 원하는 HEMT 특성이 얻어지도록 두껍게 형성해둔다.
이에 의해, 게이트 전극(69)의 단면 형상에 있어 드레인측의 엣지의 형상이 둥글게 되어(소스측 엣지도 마찬가지임), 게이트 전극-드레인 전극 사이의 전계 강도가 완화된다. 그리고 완화된 만큼 전자 공급층인 n+형 AlGaAs층(33)의 도너 불순물 농도를 높게 설정할 수 있다. 그 결과 전자 주행층으로 되는 비도핑의 InGaAs층(35)에 흐르는 전자의 수가 많아지기 때문에, 전류 밀도, 채널 저항이나 고주파 왜곡 특성이 대폭적으로 개선될 수 있다는 이점을 갖는다. 또한, 게이트 전극(69)은, 소스 영역(38s), 드레인 영역(38d)으로 되는 캡층(37)과 직류적으로 접속한다. 마찬가지로, 게이트 배선(62)도 기판 표면에 매립되어, 주변의 고농도 불순물 영역(20)과 직류적으로 접속한다. 그리고 매립된 일부가 경질화하지만, 게이트 배선(62)에 와이어 본딩과 같은 외력이 걸리지 않기 때문에, 문제는 없다.
제4 공정(도 5): 제1 소스 및 제1 드레인 전극 표면 및 패드 전극 형성 영역의 기판 표면에 제3층째의 전극으로서 패드 금속층을 부착하여, 제2 소스 및 제2 드레인 전극과, 고농도 불순물 영역과 직류적으로 접속하는 패드 전극을 형성하는 공정.
도 5의 (a)와 같이, 게이트 전극(69), 게이트 배선(62)을 형성한 후, 게이트 전극(69) 주변의 동작 영역(38)을 보호하기 위해, 기판(30) 표면은 실리콘 질화막 으로 이루어진 패시베이션막(72)으로 피복된다.
다음으로 도 5의 (b)와 같이, 이 패시베이션막(72) 위에 레지스트층(도시 생략)을 형성하여, 포토리소그래피 프로세스를 행한다. 제1 소스 전극(65), 제1 드레인 전극(66)의 컨택트부에 대하여 선택적으로 레지스트(도시 생략)의 창 개방을 행하여, 그 부분의 패시베이션막(72) 및 질화막(53)을 드라이 에칭한다.
또한 동시에 패드 전극 형성 영역에 대하여 선택적으로 레지스트의 창 개방을 행하고, 그 부분의 패시베이션막(72) 및 질화막(53)을 드라이 에칭하여, 레지스트층을 제거한다.
이에 의해, 제1 소스 전극(65) 및 제1 드레인 전극(66) 위의 패시베이션막(72)에 컨택트홀이 형성되고, 패드 전극 형성 영역의 기판(30)(캡층38) 표면이 노출된다.
또한 도 5의 (c)와 같이, 기판(30) 전체 면에 새로운 레지스트층(도시 생략)을 도포하여 포토리소그래피 프로세스를 행한다. 제2 소스 전극(75) 및 제2 드레인 전극(76) 및 패드 전극(77), 패드 배선(78) 각각의 형성 영역 위의 레지스트층을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다.
계속해서, 제3층째의 전극으로서의 패드 금속층(74)으로 되는 Ti/Pt/Au의 3층을 순차적으로 진공 증착하여 적층한다. 레지스트층을 제거하여 리프트오프에 의해 제1 소스 전극(65), 제1 드레인 전극(66)에 컨택트하는 제2 소스 전극(75) 및 제2 드레인 전극(76)을 형성한다.
동시에, 기판과 직접 고착하는 패드 전극(77)을 형성하여, 질화막(72) 위에 소정의 패턴의 패드 배선(78)을 형성한다. 패드 전극(77)은 도면에서는 패드 전극(77) 하방 전체 면에 형성된 고농도 불순물 영역(20)과 직접 컨택트하여, 직류적으로 접속된다. 패드 배선(78)은, 하방에 질화막(72, 53)이 배치되어 있다. 이 때문에, 패드 배선(78)에 고주파 신호가 통과하면, 질화막이 용량 성분으로 되어 기판에 고주파 신호가 누설된다. 그러나, 본 실시예와 같이, 하방에 고농도 불순물 영역(20)을 배치함으로써, 직류적인 접속은 없어도 고주파 신호의 누설을 방지할 수 있다.
제5 공정(도 1의 (b)): 패드 전극 위에 본딩 와이어를 압착하는 공정.
화합물 반도체 스위치 회로 장치는 전 공정을 완성하면, 조립을 행하는 후 공정으로 옮겨진다. 반도체 웨이퍼는 다이싱되어, 개별의 반도체칩으로 분리된다. 프레임(도시 생략)에 이 반도체 칩을 고착한 후, 본딩 와이어(80)로 반도체 칩의 패드 전극(77)과 소정의 리드(도시 생략)를 접속한다. 본딩 와이어(80)로서는 금 세선을 이용하여, 주지의 볼 본딩으로 접속된다. 그 후, 트랜스퍼 몰드되어 수지 패키징이 실시된다.
본 실시예에서는, 패드 전극(77)은, 패드 금속층(74)만으로 구성되어 있다. 즉, 종래와 같이, 하층에 게이트 금속층(68)이 배치되지 않는다. 따라서, FET를 매립 게이트 전극 구조로 할 때, 게이트 금속층의 일부가 경질화되어도, 패드 전극(77)에 영향을 미치게 하지는 않는다. 본래 패드 금속층(74) 그 자체는, 와이어 본딩에 적합한 재료이기 때문에, 경질화하는 금속층이 배치되지 않으면 양호한 본딩을 실현할 수 있다.
또한, 제1 공정의 절연화 영역(45)을 형성하는 패턴을 바꿈으로써, 도 1의 (c)와 같이 패드 전극(77) 주변부에서 패드 전극(77)과 직접 컨택트하는 고농도 불순물 영역(20)을 형성할 수 있다. 또한, 도 1의 (d)의 패드 전극(77) 주변에서 패드 전극(77)과 이격하여 배치되고, 직류적으로 접속하는 고농도 불순물 영역(20)도, 절연화 영역(45)의 패턴을 변경함으로써 형성할 수 있다.
또한, HEMT의 에피택셜 구조로, 캡층(37)과 장벽층(36) 사이에 또한 AlGaAs층, GaAs층의 반복이나 InGaP층이 있는 에피택셜 구조에 대해서도 마찬가지로 실시할 수 있다.
다음으로, 도 6 내지 도 8을 참조하면, 본 발명의 제2 실시예를 설명한다. 제2 실시예는 기판이 GaAs 기판이고, 에피택셜층을 적층하여 동작 영역으로 한 FET의 경우이다.
또한, 제1 실시예의 HEMT는 기판 구조가 상이하지만, 패드 전극(77)이나 배선은 거의 마찬가지의 구성이고, 중복 개소에 대해서는 상세한 설명을 생략한다.
도 6과 같이, 기판은, GaAs 등으로 형성되는 비도핑의 화합물 반도체 기판(51) 위에, 누설을 억제하기 위한 버퍼층(41)을 6000Å 정도 형성하고, 그 위에 n형 에피택셜층(42)을 성장시킨 것이다. 버퍼층(41)은 비도핑 또는 기판 누설 방지용으로 불순물이 도입된 에피택셜층으로, n형 에피택셜층(42)(2×1017㎝-3, 1100Å)을 성장시킨다. 또한, n형 에피택셜층(42)은 채널층(52)으로 되는 영역이다.
즉 제2 실시예의 동작 영역(18)은, n형 에피택셜층(42)에 n형을 공급하는 불 순물(29Si+)을 이온 주입한 소스 영역(56) 및 드레인 영역(57)과, 양 영역 간의 채널층(52)에 의해 구성된다.
그리고, 패드 전극(77), 패드 배선(78), 게이트 배선(62) 하방에도 n형을 공급하는 불순물(29Si+)의 이온 주입을 행하여, 고농도 불순물 영역(60)이 형성된다.
소스 영역(56) 및 드레인 영역(57)에는 제1층째 금속층의 오믹 금속층(64)(AuGe/Ni/Au)으로 이루어진 제1 소스 전극(65) 및 제1 드레인 영역(66)을 형성한다.
또한, 채널층(52)에 제2층째 금속층의 게이트 금속층(Pt/Mo)을 부착하여 게이트 전극(69)을 형성한다. 또한, 제1 소스 전극(65) 및 제1 드레인 전극(66) 위에 제3층째 금속층의 패드 금속층(74)(Ti/Pt/Au)으로 이루어진 제2 소스 전극(75) 및 제2 드레인 전극(76)을 형성한다. 또한, 도 6에서는 1조의 소스 전극(75), 드레인 전극(76), 게이트 전극(69)을 도시하고 있지만, 실제로는 이들은 빗살을 맞물리게 한 형상으로 배치되어, FET의 동작 영역(18)을 구성하고 있다(도 1의 (a)의 동작 영역(38)과 마찬가지임).
그리고, 게이트 전극(69)은 기판과의 쇼트키 접합을 유지한 채 채널층(52)에 일부가 매설된 매립 게이트 전극으로 되어 있다.
패드 전극(77)은, FET로부터 연장되는 패드 금속층(74)을 기판 표면에 직접 고착하여 형성된다. 패드 전극(77) 하방에는, 패드 전극(77) 전체 면과 컨택트하는 고농도 불순물 영역(60)이 형성된다. 고농도 불순물 영역(60)은, 불순물 농도 가 1×1017㎝-3 이상이고, 고주파 아날로그 신호가 전파되는 패드 전극(77)과 직류적으로 접속되어, 패드 전극(77)으로부터 기판으로 연장되는 공핍층을 억제하고 있다.
도 6과 같이 고농도 불순물 영역(60)은, 패드 배선(78)이나, 게이트 배선(62) 하방에 배치하면 아이솔레이션의 향상에 더 효과적이다.
또한, 고농도 불순물 영역(60)은, 도 1의 (c)과 같이, 패드 전극(77) 주변부의 하방에 형성되어 패드 전극(77)과 직접 접속해도 되고, 도 1의 (d)와 같이 패드 전극(77)과 이격하여 패드 전극(77) 주변의 기판 표면에 형성되어도 된다. 이 경우, 고농도 불순물 영역(60)과, 패드 전극(77)과의 이격 거리는 0.1㎛∼5㎛ 정도이면, 고농도 불순물 영역(60)은 기판을 통하여 패드 전극(77)과 직류적으로 충분히 접속할 수 있다.
도 7 및 도 8은, 제2 실시예의 화합물 반도체 장치의 제조 방법을 설명하는 단면도이다.
제1 공정(도 7): 우선, 도 7의 (a)와 같이, GaAs 등으로 형성되는 비도핑의 화합물 반도체 기판(51) 위에, 누설을 억제하기 위한 버퍼층(41)을 6000Å 정도 형성한다. 이 버퍼층(41)은 비도핑 또는 기판 누설 방지용으로 불순물이 도입된 에피택셜층이다. 그 위에 n형 에피택셜층(42)(2×1017㎝-3, 1100Å)을 성장시킨다. 그 후 전체 면을 약 500Å 내지 600Å 두께의 어닐링용 실리콘 질화막(53)으로 피복한다.
다음으로, 도 7의 (b)와 같이, 전체 면에 레지스트층(54)을 형성하고, 소스 영역(56), 드레인 영역(57), 패드 전극(77), 패드 배선(78), 게이트 배선(62) 각각의 형성 영역 위의 레지스트층(54)을 선택적으로 창 개방하는 포토리소그래피 프로세스를 행한다. 계속해서, 이 레지스트층(54)을 마스크로 하여 소스 영역(56) 및 드레인 영역(57), 패드 전극(77), 패드 배선(78), 게이트 배선(62)의 하방으로 되는 기판 표면에 n형을 공급하는 불순물(29Si+)의 이온 주입을 행한다. 이에 의해, n+형의 소스 영역(56) 및 드레인 영역(57)을 형성하고, 동시에 패드 전극(77), 패드 배선(78), 게이트 배선(62)의 하방으로 되는 기판 표면에 고농도 불순물 영역(60), (불순물 농도: 1× 1×1017㎝-3 이상)을 형성한다.
소스 영역(56) 및 드레인 영역(57)은, n형 에피택셜층(42)에 의한 채널층(52)에 인접하여 형성되어, 동작 영역(18)을 구성한다.
n형 에피택셜층(42)을 채널층(52)으로서 이용하면, FET의 채널층을 이온 주입에 의해 형성한 경우와 비교하여, 채널층(52)의 농도는 깊이 방향으로 균일해진다. 예를 들면, n형 에피택셜층에 의해 채널층을 형성한 쪽이, 스위치 회로에 채용하는 FET로서, 전류 밀도가 높을수록 최대 선형 입력 파워를 증가시킬 수 있다. 또한, 기생 용량을 저감할 수 있다는 등의 이점이 있다.
또한, 스위치 용도에 한하지 않고, 예를 들면 앰프에 이용하는 FET에서도 상호 인덕턴스 gm이 높아 앰프의 게인 특성이 좋아지는 이점이 있다.
다음으로, 도 7의 (c)와 같이, 동작 영역(18) 및 고농도 불순물 영역(60) 등 의 불순물 영역을 제외한 전체 영역에 절연화 영역(45)을 형성한다.
제2 실시예에서는, n형 에피택셜층(42)에 선택적으로 n+형 불순물 영역을 형성한 동작 영역(18) 및 고농도 불순물 영역(60)을 각각 분리할 필요가 있다. 즉, 전체 면에 새로운 레지스트층(58)을 형성하고, FET의 동작 영역(18) 및 패드 전극(77)(패드 배선(78), 게이트 배선(62)도 마찬가지임) 하방의 고농도 불순물 영역(60) 위의 레지스트층(58)을 선택적으로 남기고, 그 외의 부분을 창 개방하는 포토리소그래피 프로세스를 행한다. 계속해서, 이 레지스트층(58)을 마스크로 하여 GaAs 표면에, 도우즈량 1×1013㎝-2, 가속 전압 100KeV 정도로 불순물(B+ 또는 H+)의 이온 주입을 행한다.
그 후, 도 7의 (d)와 같이 레지스트층(58)을 제거하여 활성화 어닐링을 행한다. 이에 의해, 소스 및 드레인 영역(56, 57)과 고농도 불순물 영역(60)은 활성화되고, 동작 영역(18) 및 고농도 불순물 영역(60)을 분리하는 절연화 영역(45)이 형성된다. 전에도 설명했지만, 이 절연화 영역(45)은 전기적으로 완전한 절연 영역은 아니고, 불순물이 이온 주입된 에피택셜층이다.
도 8에는 제2 공정 내지 제4 공정을 설명한다.
우선, 제1 실시예와 마찬가지의 제2 공정에 의해 제1 소스 전극(65) 및 제1 드레인 전극(66)을 형성하고(도 8의 (a)), 제3 공정에 의해 게이트 전극(69) 및 게이트 배선(62)을 형성한다. 게이트 전극(69)은 채널층과의 쇼트키 접합을 형성한 채로, 일부가 기판 표면에 매립된다. 또한, 게이트 배선(62)도 일부가 기판 표면 에 매립된다. 패드 전극(77) 형성 영역에는 게이트 금속층이 형성되지 않기 때문에, 게이트 금속층의 매립도 없다(도 8의 (b)).
그리고 제4 공정에서 도 8의 (c)와 같이, 포토리소그래피 공정에 의해, 패드 전극(77) 및 패드 배선(78)의 형성 영역을 선택적으로 레지스트로부터 노출시키고, 패드 금속층(74)을 전체 면에 퇴적한다. 리프트오프에 의해, 패드 전극(77) 및 패드 배선(78)을 형성한다. 패드 전극(77)은, 고농도 불순물 영역(60)과 직류적으로 접속되어, 기판에 직접 고착된다. 즉 패드 전극(77)은, 패드 금속층(74)만으로 형성되어 있고, FET 특성 향상을 위해 매립 게이트 전극 구조로서도, 와이어 본딩 시의 불량을 억제할 수 있다.
패드 배선(78)은 질화막(72) 위에서 원하는 배선 패턴으로 형성된다. 그리고 동시에 패드 금속층(74)으로 이루어진 제2 소스 전극(75), 제2 드레인 전극(76)이 형성된다.
그리고, 제5 공정에 의해 본딩 와이어를 고착하여, 도 6에 도시한 최종 구조를 얻는다.
또한, 패드 전극(77)과 직류적으로 접속하는 고농도 불순물 영역(60)의 패턴과, 게이트 배선(62), 패드 배선(78)에 형성된 고농도 불순물 영역(60)의 패턴은, 집적화의 패턴에 의해 적절하게 조합이 가능하다.
본 발명에 따르면 이하의 효과가 얻어진다.
첫째, 패드 전극부에 게이트 금속층을 배치하지 않고, 패드 금속층만으로 패 드 전극을 형성한다. 따라서, 매립 게이트 전극 구조의 경우에는 패드 전극의 와이어 본딩 시의 불량을 방지할 수 있다. 종래는 패드 전극의 하층에 게이트 금속층이 형성되어 있었다. 그 때문에, 패드 전극 하층의 게이트 금속층도 일부 매립되어 경질화하여, 와이어 본딩 시의 불량이 다발하였다. 그러나, 본 실시예에 따르면, 이것을 회피할 수 있어, 수율 향상, 특성 향상을 도모할 수 있다.
둘째, 패드 전극보다 비어져 나와 패드 전극 하방에 고농도 불순물 영역을 형성하기 때문에, 패드 전극으로부터 기판으로 연장되는 공핍층을 억제할 수 있다. 즉, 종래 마찬가지의 질화막을 형성하지 않는 구조에서도 충분한 아이솔레이션을 확보할 수 있다.
셋째, 고농도 불순물 영역은 패드 전극과 이격하여, 패드 전극 주변의 기판에 형성되어도 된다. 패드 금속층만의 패드 전극을 직접 기판에 고착하는 구조에서도 각 구성 요소 사이의 작은 스페이스에 의해 아이솔레이션을 확보할 수 있다.
넷째, 본 발명의 제조 방법에 따르면, 게이트 금속층이 배치되지 않고, 패드 금속층만의 패드 전극을 실현할 수 있다. 매립에 의해 경질화하는 게이트 금속층이 배치되지 않기 때문에, 본딩의 고착 불량이나, 기판이 푹 패이는 등의 불량을 억제할 수 있다. 즉, 신뢰성을 향상시키고, 수율을 더욱 향상시킨 화합물 반도체 장치의 제조 방법을 제공할 수 있다.
다섯째, 패드 전극의 하층에 매립되어 경질화된 게이트 금속층이 배치되지 않고, 게이트 전극을 매립한 FET를 형성할 수 있다. 따라서, FET의 특성 향상을 도모하고 또한 본딩 시의 불량을 억제하는 화합물 반도체 장치의 제조 방법을 제공 할 수 있다.
여섯째, 패드 전극 하방의 기판에 고농도 불순물 영역을 형성하기 때문에, 패드 전극으로부터 연장되는 공핍층을 억제하고, 아이솔레이션을 향상시킨 화합물 반도체 장치의 제조 방법을 제공할 수 있다.
일곱째, 고농도 불순물 영역은 패드 전극과 이격하여, 패드 전극 주변의 기판 표면에 형성되어도 된다. 따라서 패드 금속층만의 패드 전극을 직접 기판에 고착하는 구조에서도 각 구성 요소 사이의 작은 스페이스에 의해 아이솔레이션을 확보할 수 있는 화합물 반도체 장치의 제조 방법을 실현할 수 있다.
여덟째, 게이트 금속층의 포토레지스트 공정에서 사용하는 마스크 패턴을 변경하는 것만으로, FET 특성이 양호한 매립 게이트 전극 구조를 실현할 수 있고, 또한 와이어 본딩 시의 불량을 회피할 수 있다. 따라서, 공정을 늘리지 않고 신뢰성을 향상시켜, 수율을 개선할 수 있다.
아홉째, FET를 버퍼층, 전자 공급층, 전자 주행층, 장벽층, 캡층을 적층한 HEMT로 함으로써 통상의 GaAs FET에 비교하여 대폭 저ON 저항화를 도모할 수 있다.
또한, 본 실시예는, HEMT에 한하지 않고 GaAs 기판에 채널층으로 되는 n형 에피택셜층을 적층하여 동작 영역을 형성한 FET에서도 마찬가지로 실시할 수 있다. 채널층이 에피택셜층의 FET는 채널층을 이온 주입에 의해 형성한 FET의 경우와 비교하여 특성적으로 유리하다. 특히, 스위치 회로에 채용하는 FET의 경우, 최대 선형 입력 파워를 증가시킬 수 있다. 또한, 동일 핀치 오프 전압, 동일 포화 드레인 전류 Idss이면, 게이트 폭을 작게 할 수 있기 때문에 기생 용량을 저감할 수 있 고, 고주파의 신호의 누설을 억제하여, 아이솔레이션을 향상시킬 수 있다. 또한, 스위치 용도에 한하지 않고, 예를 들면 앰프 회로에 이용하는 FET에서도 동일 포화 드레인 전류 Idss에서 상호 인덕턴스 gm이 높아져서, 앰프의 게인을 향상시킬 수 있다는 이점이 있다.

Claims (14)

  1. 화합물 반도체 기판 위에 형성한 에피택셜층으로 이루어진 동작 영역과,
    상기 동작 영역에 형성한 소스 영역 및 드레인 영역과,
    상기 동작 영역에 일부가 매립된 게이트 금속층으로 이루어진 게이트 전극과,
    상기 소스 영역 및 드레인 영역 표면에 형성한 오믹 금속층으로 이루어진 제1 소스 전극 및 제1 드레인 전극과,
    상기 제1 소스 전극 및 제1 드레인 전극 위에 형성한 패드 금속층으로 이루어진 제2 소스 전극 및 제2 드레인 전극과,
    상기 기판에 형성한 고농도 불순물 영역과,
    상기 고농도 불순물 영역과 직류적으로 접속하고, 상기 패드 금속층을 상기 에피택셜층 표면에 직접 고착한 패드 전극을 구비하는 것을 특징으로 하는 화합물 반도체 장치.
  2. 제1항에 있어서,
    상기 고농도 불순물 영역은 상기 패드 전극보다 비어져 나와 그 패드 전극 하에 형성되는 것을 특징으로 하는 화합물 반도체 장치.
  3. 제1항에 있어서,
    상기 고농도 불순물 영역은 상기 패드 전극과 이격하여, 그 패드 전극 주변의 상기 기판에 형성되는 것을 특징으로 하는 화합물 반도체 장치.
  4. 제1항에 있어서,
    상기 동작 영역은, 버퍼층, 전자 공급층, 전자 주행층, 장벽층, 캡층을 적층하여 이루어진 것을 특징으로 하는 화합물 반도체 장치.
  5. 제1항에 있어서,
    상기 불순물 영역에 의해 상기 패드 전극으로부터 상기 기판으로 연장되는 공핍층의 확대를 억제하는 것을 특징으로 하는 화합물 반도체 장치.
  6. 제1항에 있어서,
    상기 패드 전극을 고주파 아날로그 신호가 전파하는 것을 특징으로 하는 화합물 반도체 장치.
  7. 제1항에 있어서,
    상기 고농도 불순물 영역의 불순물 농도는, 1×1017㎝-3 이상인 것을 특징으로 하는 화합물 반도체 장치.
  8. 동작 영역으로 되는 에피택셜층을 적층한 화합물 반도체 기판을 준비하고, 패드 전극 형성 영역의 주변 또는 하방의 상기 기판에 고농도 불순물 영역을 형성하는 공정과,
    상기 동작 영역 일부에 게이트 금속층을 부착하여 게이트 전극을 형성하는 공정과,
    상기 에피택셜층 표면에 패드 금속층을 부착하여 상기 고농도 불순물 영역과 직류적으로 접속하는 패드 전극을 형성하는 공정과,
    상기 패드 전극 위에 본딩 와이어를 압착하는 공정을 포함하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  9. 화합물 반도체 기판에 동작 영역으로 되는 에피택셜층을 적층하고, 패드 전극 형성 영역 주변 또는 하방의 상기 기판에 고농도 불순물 영역을 형성하는 공정과,
    상기 동작 영역에 제1층째의 금속층인 오믹 금속층을 부착하여 제1 소스 및 제1 드레인 전극을 형성하는 공정과,
    상기 동작 영역의 일부에 제2층째의 금속층인 게이트 금속층을 부착하여 게이트 전극을 형성하는 공정과,
    상기 제1 소스 및 제1 드레인 전극 표면 및 상기 패드 전극 형성 영역의 상기 에피택셜층 표면에 제3층째의 금속층인 패드 금속층을 부착하여, 제2 소스 및 제2 드레인 전극과, 상기 고농도 불순물 영역과 직류적으로 접속하는 패드 전극을 형성하는 공정과,
    상기 패드 전극 위에 본딩 와이어를 압착하는 공정을 포함하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 고농도 불순물 영역은 상기 패드 전극보다 비어져 나와 그 패드 전극 하에 형성되는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  11. 제8항 또는 제9항에 있어서,
    상기 고농도 불순물 영역은 상기 패드 전극과 이격하여 상기 기판에 형성되는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  12. 제8항 또는 제9항에 있어서,
    상기 게이트 금속층은 최하층이 Pt으로 되는 금속막을 증착한 후, 열 처리하여 상기 게이트 금속층의 일부를 상기 동작 영역 표면에 매립하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  13. 제8항 또는 제9항에 있어서,
    상기 동작 영역은 버퍼층, 전자 공급층, 전자 주행층, 장벽층, 캡층을 적층하여 형성하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  14. 제8항 또는 제9항에 있어서,
    상기 고농도 불순물 영역은 1×1017㎝-3 이상의 불순물 농도로 형성되는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
KR20050048331A 2004-06-14 2005-06-07 화합물 반도체 장치 및 그 제조 방법 KR100710775B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00175700 2004-06-14
JP2004175700A JP2005353992A (ja) 2004-06-14 2004-06-14 化合物半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR20060048222A true KR20060048222A (ko) 2006-05-18
KR100710775B1 KR100710775B1 (ko) 2007-04-24

Family

ID=35461071

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20050048331A KR100710775B1 (ko) 2004-06-14 2005-06-07 화합물 반도체 장치 및 그 제조 방법

Country Status (5)

Country Link
US (1) US20050277255A1 (ko)
JP (1) JP2005353992A (ko)
KR (1) KR100710775B1 (ko)
CN (1) CN100463228C (ko)
TW (1) TWI258222B (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4535668B2 (ja) * 2002-09-09 2010-09-01 三洋電機株式会社 半導体装置
KR100685359B1 (ko) 2002-09-09 2007-02-22 산요덴키가부시키가이샤 보호 소자
JP2004260139A (ja) * 2003-02-06 2004-09-16 Sanyo Electric Co Ltd 半導体装置
JP4939749B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
JP4939750B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
TW200642268A (en) * 2005-04-28 2006-12-01 Sanyo Electric Co Compound semiconductor switching circuit device
US7932539B2 (en) * 2005-11-29 2011-04-26 The Hong Kong University Of Science And Technology Enhancement-mode III-N devices, circuits, and methods
US8044432B2 (en) * 2005-11-29 2011-10-25 The Hong Kong University Of Science And Technology Low density drain HEMTs
US7972915B2 (en) * 2005-11-29 2011-07-05 The Hong Kong University Of Science And Technology Monolithic integration of enhancement- and depletion-mode AlGaN/GaN HFETs
US20080203478A1 (en) * 2007-02-23 2008-08-28 Dima Prikhodko High Frequency Switch With Low Loss, Low Harmonics, And Improved Linearity Performance
US8502323B2 (en) * 2007-08-03 2013-08-06 The Hong Kong University Of Science And Technology Reliable normally-off III-nitride active device structures, and related methods and systems
US8076699B2 (en) * 2008-04-02 2011-12-13 The Hong Kong Univ. Of Science And Technology Integrated HEMT and lateral field-effect rectifier combinations, methods, and systems
US20100084687A1 (en) * 2008-10-03 2010-04-08 The Hong Kong University Of Science And Technology Aluminum gallium nitride/gallium nitride high electron mobility transistors
CN101533813B (zh) * 2009-04-21 2012-03-21 上海宏力半导体制造有限公司 一种降低寄生电容的接触焊盘及其制备方法
JP5712231B2 (ja) * 2011-02-15 2015-05-07 シャープ株式会社 半導体装置
JP2014007296A (ja) * 2012-06-25 2014-01-16 Advanced Power Device Research Association 半導体装置及び半導体装置の製造方法
JP6222002B2 (ja) * 2014-08-22 2017-11-01 トヨタ自動車株式会社 電流遮断装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5471077A (en) * 1991-10-10 1995-11-28 Hughes Aircraft Company High electron mobility transistor and methode of making
JP3376078B2 (ja) * 1994-03-18 2003-02-10 富士通株式会社 高電子移動度トランジスタ
JP2581452B2 (ja) * 1994-06-06 1997-02-12 日本電気株式会社 電界効果トランジスタ
CN1155774A (zh) * 1995-11-06 1997-07-30 三菱电机株式会社 半导体器件
JPH10223651A (ja) * 1997-02-05 1998-08-21 Nec Corp 電界効果トランジスタ
JP3272259B2 (ja) * 1997-03-25 2002-04-08 株式会社東芝 半導体装置
US6472300B2 (en) * 1997-11-18 2002-10-29 Technologies And Devices International, Inc. Method for growing p-n homojunction-based structures utilizing HVPE techniques
JP4507285B2 (ja) * 1998-09-18 2010-07-21 ソニー株式会社 半導体装置及びその製造方法
JP3716906B2 (ja) * 2000-03-06 2005-11-16 日本電気株式会社 電界効果トランジスタ
JP2003007724A (ja) * 2001-06-18 2003-01-10 Sanyo Electric Co Ltd 化合物半導体装置の製造方法
JP2003007725A (ja) * 2001-06-18 2003-01-10 Sanyo Electric Co Ltd 化合物半導体装置の製造方法
US6580107B2 (en) * 2000-10-10 2003-06-17 Sanyo Electric Co., Ltd. Compound semiconductor device with depletion layer stop region
US6797990B2 (en) * 2001-06-29 2004-09-28 Showa Denko Kabushiki Kaisha Boron phosphide-based semiconductor device and production method thereof
JP4535668B2 (ja) * 2002-09-09 2010-09-01 三洋電機株式会社 半導体装置
JP2004260139A (ja) * 2003-02-06 2004-09-16 Sanyo Electric Co Ltd 半導体装置
JP2005353991A (ja) * 2004-06-14 2005-12-22 Sanyo Electric Co Ltd 半導体装置
JP2005353993A (ja) * 2004-06-14 2005-12-22 Sanyo Electric Co Ltd 化合物半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP2005353992A (ja) 2005-12-22
TWI258222B (en) 2006-07-11
US20050277255A1 (en) 2005-12-15
KR100710775B1 (ko) 2007-04-24
CN1747182A (zh) 2006-03-15
TW200541083A (en) 2005-12-16
CN100463228C (zh) 2009-02-18

Similar Documents

Publication Publication Date Title
KR100710775B1 (ko) 화합물 반도체 장치 및 그 제조 방법
KR20060048209A (ko) 화합물 반도체 장치 및 그 제조 방법
KR100742050B1 (ko) 화합물 반도체 장치
US11881479B2 (en) Nitride semiconductor device
KR100684241B1 (ko) 반도체 장치 및 그 제조 방법
KR100742067B1 (ko) 반도체 장치
KR20060048039A (ko) 반도체 장치
US20060273396A1 (en) Semiconductor device and manufacturing method thereof
JP4236442B2 (ja) スイッチ回路装置
KR100589094B1 (ko) 반도체 장치
KR100621502B1 (ko) 화합물 반도체 장치의 제조 방법
KR100620929B1 (ko) 화합물 반도체 장치의 제조 방법
CN112802802B (zh) 基于su-8光阻胶的半导体功率器件及其制备方法和包括其的功率模块
JP2004134434A (ja) スイッチ回路装置および化合物半導体装置の製造方法
JP2006165018A (ja) 半導体装置およびその製造方法
KR100676357B1 (ko) 스위치 회로 장치
JP2004134588A (ja) 半導体装置の製造方法
JP2004186537A (ja) スイッチ回路装置および化合物半導体装置の製造方法
JP2006165021A (ja) スイッチ集積回路装置およびその製造方法
JP2001332555A (ja) 化合物半導体装置の製造方法
JP2004134433A (ja) スイッチ回路装置および化合物半導体装置の製造方法
JP2002118121A (ja) 化合物半導体装置の製造方法
JP2002231732A (ja) 化合物半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee