KR20060048071A - 반도체장치 및 그 제조 방법 - Google Patents

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KR20060048071A
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Abstract

본 발명은 반도체장치 및 그 제조방법에 관한 것으로서 반도체 기판주면에 형성된 복수의 소자 형성 영역과 상기 소자 형성 영역의 사이에 위치 해 상기 소자분리절연막이 매입된 소자분리홈과 상기 소자 형성 영역에 형성된 게이트절연막과 상기 게이트 전극과 상기 게이트 전극의 윗쪽에 형성되는 복수의 배선층을 갖고 상기 소자분리는 상기 반도체기판과 상기 소자분리절연막의 사이에 형성된 열산화막을 갖고 상기 소자분리막은 내부에 다수의 휘면공 구멍을 갖추고 상기 열산화막으로 다공질로 형성하여 반도체장치의 게이트 전극단부의 기판에 있어서의 전위발생을 억제하는 기술을 제공한다.

Description

반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
도 1은 본 발명의 제 1 실시예에 관한 개요도이다.
도 2a는 동 제 1 실시예에 있어서의 제조 공정을 나타내는 모식도이다.
도 2b는 동 제 1 실시예에 있어서의 다음의 제조 공정을 나타내는 모식도이다.
도 2c는 동 제 1 실시예에 있어서의 다음의 제조 공정을 나타내는 모식도이다.
도 2d는 동 제 1 실시예에 있어서의 다음의 제조 공정을 나타내는 모식도이다.
도 2e는 동 제 1 실시예에 있어서의 다음의 제조 공정을 나타내는 모식도이다.
도 2f는 동 제 1 실시예에 있어서의 다음의 제조 공정을 나타내는 모식도이다.
도 2f는 동 제 1 실시예에 있어서의 다음의 제조 공정을 나타내는 모식도이다.
도 2h는 동 제 1 실시예에 있어서의 다음의 제조 공정을 나타내는 모식도이 다.
도 2i는 동 제 1 실시예에 있어서의 다음의 제조 공정을 나타내는 모식도이다.
도 2j는 동 제 1 실시예에 있어서의 다음의 제조 공정을 나타내는 모식도이다.
도 3은 동 제 1 실시예의 보충 설명도이다.
도 4는 동 제 1 실시예의 설명도이다.
도 5는 본 발명의 제 ２ 실시 예의 비교 설명도이다.
도 6은 동 제 2 실시예의 설명도이다.
도 7은 본 발명의 제 3 실시예의 설명도이다.
도 8은 동 제 3 실시예의 설명도이다.
도 9는 본 발명의 제 4 실시예의 설명도이다.
본 발명은 반도체장치 및 반도체장치의 제조 방법에 관한 것이다.
M0S 트랜지스터의 게이트 전극 측벽에는 사이드 월로 이루어지는 절연막이 형성되고 있고 그 양단에 불순물을 타입하여 소스나 드레인 영역이 형성되고 있다. 이 소스나 드레인 영역 단부에서는 실리콘 기판중에 결정 결함이 발생하는 경우를 많이 볼 수 있어 이 결정 결함을 방지하는 방법으로서 일본국 일본국 특개평08- 97210호 공보(특허 문헌 1)에는 게이트 전극의 측면과 사이드 월로 이루어지는 실리콘 나이트 라이트막과 그 아래의 기판의 사이에 산화막을 개재시키고 게이트 전극 측면으로 형성되는 질화막에 의한 응력의 영향을 억제한 형태가 개시되고 있다.
[특허 문헌 1] 일본국 일본국 특개평08-97210호 공보
본 발명자는 검토 결과 소스 및 드레인 영역을 포함한 액티브 영역의 기판에 발생하는 결정 결함이 디바이스로서의 특성 저하를 일으키고 있어 이들의 결정 결함을 억제하는 대책에 대해서 검토 결과 결정 결함의 발생이 소자 분리(Shal1owtrench Isolation)에 의한 응력(STI 응력)이 크게 영향을 주고 있는 것을 찾아냈다. 상기 특허 문헌 1에서는 STI에 의한 응력에 대해서 고려되어 있지 않다.
거기서 본 발명의 목적은 상기와 같은 불편을 해결할 수 있는 반도체장치 및 제조 방법을 제공하는 것에 있다.
상기 과제를 해결하기 위해서 본 발명의 반도체장치를 소자 분리 영역에 기구외부 응력을 저감 하는 구조로 함으로써 소스 드레인 불순물이 타입된 영역 부근의 반도체 기판에 발생하는 결정 결함을 억제할 수가 있다.
예를 들면 상기 과제를 해결하기 위해서 본 발명은 이하의 형태를 갖춘다.
(1) 반도체 기판의 주면에 형성된 복수의 소자 형성 영역과 상기 소자 형성 영역의 사이에 위치 해 소자 분리 절연막이 매입된 소자 분리홈과 상기 소자 형성 영역에 형성된 게이트 절연막을 갖고 상기 소자 분리홈은 상기 반도체 기판과 상기 소자 분리 절연막의 사이에 형성된 열산화막을 갖고 상기 소자 분리막은 내부에 다 수의 미세공 구멍을 갖추고 상기 열산화막보다 다공질인 것을 특징으로 하는 반도체장치이다.
이와 같이 형성함으로써 소스 드레인등의 이온 주입에 의한 확산층이 형성되고 있는 경우에 있어서도 기판에 생기는 결정 결함등의 발생을 억제할 수가 있다. 이 때문에 적어도 열산화막(홈 표면막)보다 다공질로 해 홈의 산화에 수반하는 홈 측벽의 산화막 성장에 수반하는 응력의 집중을 완화할 수 있다.
또한 다른 관점으로서는 상기 소자 분리홈에 매입된 상기 소자 분리 절연막 및 상기 게이트 절연막은 산화 실리콘을 주구성 원소로 하는 막을 갖추고 상기 소자 분리 절연막은 게이트 절연막보다 다공질인 막을 가지도록 할 수가 있다.
혹은 상기 소자 형성 영역에 형성된 상기 게이트 절연막과 게이트 전극과 상기 게이트 전극의 윗쪽에 형성되는 복수의 배선층을 갖고 상기 소자 분리홈에 매입된 상기 소자 분리 절연막은 상기 배선층 가운데 가장 하층에 형성되는 배선층과 상기 반도체 기판의 주면의 사이에 위치 하는 층간 절연막보다 다공질이도록 할 수가 있다.
이 형태는 상기 층간 절연막의 상층에 해당 층간 절연막보다 다공질의 층간 절연막이 형성되고 있는 것이 바람직하다.
또한 상기 소자 분리막 및 상기 비교 대상의 층간 절연막은 산화 실리콘을 주구성 원소로 하는 것이 바람직하다.
여기서 주구성 원소라는 것은 층을 구성하는 재료 가운데 존재하는 원자 비율이 가장 많은 재료를 말할 수가 있다. 다공질이라는 것은 대상으로 하는 층내에 작은 빈구멍이 많이 형성되고 있는 형태이다.
상기 열산화막보다 다공질인 것은 열산화막이 상기 작은 빈구멍을 갖추고 있는 경우에는 상기 작은 빈구멍보다 많은 상기 작은 빈구멍을 갖추고 있는 소자 분리 절연막의 상태를 나타낸다. 또 상기 열산화막이 상기 작은 빈구멍을 갖추고 있지 않은 경우에는 소자 분리 절연막쪽으로 상기 작은 빈구멍을 가지고 있는 상태를 나타낸다.
(2) 반도체 기판의 주면에 형성된 복수의 소자 형성 영역과 상기 소자 형성 영역의 사이에 위치 해 소자 분리 절연막이 매입된 소자 분리홈과 상기 소자 형성 영역에 형성된 게이트 절연막과 게이트 전극과 상기 게이트 전극의 윗쪽에 형성되는 복수의 배선층을 갖고 상기 소자 분리홈은 상기 소자 분리 절연막과 상기 반도체 기판의 표면의 사이에 열산화막을 갖추고 상기 소자 분리 절연막과 상기 열산화막의 사이에는 질화막이 열산화막보다 얇게 형성되거나 비형성으로 되어 있고 상기 소자 분리 절연막은 내부에 다수의 작은 빈구멍을 갖고 반도체장치를 형성할 때의 최고 온도상승 온도를 경과한 후에 5 nm이하의 구멍이 10 nm이상의 구멍보다 많이 형성된 다공질인 막을 갖추는 것을 특징으로 하는 반도체장치이다.
대형의 빈 구멍이 산재 하고 있으면 기계 구조적 특성이 향상하지 않기 때문에 충분히 작은 빈 구멍을 갖추는 것이 바람직하다. 충분히 작은 빈 구멍의 예로서는 전술하는 정도로 할 수 있다.
전술한 질화막에 대해서는 질화막에 의해 비용 증가 등의 관점에서 실질적으로는 비형성인 것이 바람직하다.
또한 바람직한 형태로서는 상기 평균 구멍 지름은 1.0 nm에서 1. 3 nm보다 작은 범위에 있도록 한다.
또 더욱 상기 소자 분리 절연막의 영률은 장치를 형성하는 최고 온도상승 온도를 경과한 후에 70 GPa보다 작은 값이다. 보다 바람직하게는 35 GPa 이하가 되도록 형성한다.
(3) 반도체 기판의 주면에 형성된 복수의 소자 형성 영역과 상기 소자 형성 영역의 사이에 위치 해 소자 분리 절연막이 매입된 소자 분리홈과 상기 소자 형성 영역에 형성된 게이트 절연막과 게이트 전극과 상기 게이트 전극의 윗쪽에 형성되는 복수의 배선을 갖고 상기 소자 분리홈은 상기 반도체 기판과 상기 소자 분리 절연막의 사이에 형성된 열산화막을 갖고 상기 소자 분리 절연막은 상기 열산화막보다 영률이 낮게 형성된 것을 특징으로 하는 반도체장치이다.
구체적으로는 상기 소자 분리홈은 상기 소자 분리 절연막은 장치를 형성하는 최고 온도상승 온도를 경과한 후에 5 nm이하의 구멍이 10 nm이상의 구멍보다 많이 존재하는 다공질을 갖추고 영률이 70 GPa보다 작게 형성되고 있는 것이 바람직하다. 보다 바람직하게는 영률이 35 Pa이하이다.
또한 다른 관점으로서는 상기 소자 분리홈에 매입된 소자 분리 절연막 및 상기 게이트 절연막은 산화 실리콘을 주구성 원소로 하는 막을 갖추고 상기 소자 분리 절연막은 게이트 절연막보다 영률이 낮은 막을 가지도록 할 수가 있다.
반도체 기판의 주면에 형성된 복수의 소자 형성 영역과 상기 소자 형성 영역의 사이에 위치 해 소자 분리 절연막이 매입된 소자 분리홈과 상기 소자 형성 영역 에 형성된 게이트 절연막과 상기 게이트 전극과 상기 게이트 전극의 윗쪽에 형성되는 복수의 배선층을 갖고 상기 소자 분리 절연막은 열산화막이 기판 표면에 형성된 상기 소자 분리홈 위에 퇴적된 제 1의 소자 분리 절연막과 상기 제 1의 소자 분리 절연막 위에 퇴적된 제 ２의 소자 분리 절연막을 갖추고 상기 제 1의 소자 분리 절연막은 다공질이고 상기 제 ２의 소자 분리 절연막보다 상기 제 1 소자 분리 절연막은 다공질인 것을 특징으로 하는 반도체장치이다.
바람직하게는 일례로서 제 1의 소자 분리막은 전술중 어디에 작은 빈구멍을 갖춘 다공질 구조이고 제 ２의 소자 분리막이 그러한 다공질 구조를 실질적으로 갖추고 있지 않은 형태일 수가 있다.
또는 상기 제 1의 소자 분리 절연막과 상기 제 ２의 소자 분리 절연막은 산화 실리콘을 주구성 원소로 해 상기 제 1의 소자 분리 절연막은 탄소를 첨가 원소로서 포함한다.
보다 바람직하게는 상기 몇개의 형태에 있어서 상기 소자 분리홈은 상기 반도체 기판과 상기 제 1의 소자 분리 절연막의 사이에 형성된 열산화막을 갖고 상기 제 1의 소자 분리막은 상기 열산화막보다 다공질이다.
보다 바람직하게는 상기 어느 쪽인가의 형태에 있어서 상기 소자 분리홈은 상기 반도체 기판과 상기 소자 분리 절연막의 사이에 형성된 열산화막을 갖고 상기 제 1의 소자 분리막은 상기 열산화막보다 영률이 낮게 형성된다.
(5) 또한 상기 어느 쪽인가의 형태에 있어서 소자 형성 영역에 상기 게이트 전극에 대응하여 상기 반도체 기판에 불순물이 타입된 불순물 영역을 갖고 상기 제 ２의 소자 분리 절연막의 상기 층간 절연막측 계면과 상기 제 1의 소자 분리막측의 계면이라는 것은 상기 불순물 영역에 있어서의 기판 표면으로부터 불순물 농도가 가장 높아지는 깊이 보다 깊은 영역에 위치 하는 것을 특징으로 하는 반도체장치이다.
본 형태에서는 소자 분리 영역안의 매입 산화막을 소자 형성 영역의 기판면보다 들어가도록 한다. 이것에 의해 효과적으로 기판의 결정 결함의 발생을 억제할 수가 있다.
(6) 반도체 기판의 회로 형성면에 패드 산화막을 형성해 상기 패드 산화막 위에 산화 방지막을 형성하는 공정과,
상기 반도체 기판의 회로 형성면의 원하는 위치에 형성된 상기 산화 방지막과 상기 패드 산화막을 제거해 상기 제거한 영역에 소정의 깊이의 홈을 형성하는 공정과,
상기 홈을 산화하여 홈내에 열산화막을 형성하는 공정과,
상기 열산화막을 갖춘 상기 홈에 소자 분리 절연막을 매입하는 공정과,
상기 산화 방지막 위에 형성된 상기 소자 분리 절연막을 제거해 상기 반도체 기판의 회로 형성면 위에 형성된 상기 산화 방지막을 제거하는 공정과,
상기 반도체 기판의 회로 형성면 위에 형성된 상기 패드 산화막을 제거하는 공정과,
상기 패드 산화막이 제거된 상기 반도체 기판의 회로 형성면에 게이트 절연막 및 게이트 전극을 형성하는 공정과,
상기 게이트 전극에 대응하는 위치에 불순물을 상기 반도체 기판에 타입하여 타입한 불순물을 가지는 반도체 기판을 열처리 해 확산층을 형성하는 공정과,
상기 게이트 절연막 및 상기 소자 분리홈을 덮고 상기 게이트 전극의 상단보다 위에 상면을 가지는 층간 절연막을 퇴적하는 공정과 ; 상기 층간 절연막에 배선층을 형성하는 공정을 갖고 ; 상기 소자 분리 절연막을 형성한 후에 적어도 850 ℃이상으로 상기 반도체 기판을 열처리 하는 공정을 갖고 ; 열처리 공정을 경과한 후상기 소자 분리 절연막이 다수의 작은 빈구멍을 갖추고 상기 홈내의 상기 열산화막보다 다공질로 형성되는 것을 특징으로 하는 반도체장치의 제조 방법이다.
작은 빈구멍을 갖춘 막을 850 ℃이상 바람직하게는 1000 ℃이상으로 열처리 해 탄소 성분을 제거한 작은 빈구멍을 바람직한 상태로 갖추는 산화 실리콘막을 형성한다. 또한 열처리 후에 탄소 성분은 함유 하고 있는 상태여서 좋다.
또한 전술한 형태에 관해서 예를 들면 전술한 소자 분리 절연막의 재질은 산화막인 것이 바람직하다. 또 예를 들면 제 1의 소자 분리막과 제 ２의 소자 분리막을 갖추는 경우는 모두 산화막인 것이 바람직하다. 혹은 바람직하게는 상기 소자 분리 절연막은 도포형으로 형성된 막이다.
또 본 발명자들은 본 발명의 기술에 대해서 공지예를 조사해 이하의 선행 기술을 추출했다. 그러나 본 발명의 형태를 갖추고 본 발명의 작용 효과를 가질수 있는 형태는 없었다.
일본국 특개평11-307626호 공보 ; 일본국 특개평11-186378호 공보 ; 일본국 특개2003-31650호 공보 ; 일본국 특개2003-31568호 공보; 일본국 특개2000- 114362호 공보 ; 일본국 특개06-97274호 공보 ; 일본국 특개 05-47918호 공보 일본국 특개 05-114646호 공보; 일본국 특개평10-56058호 공보; 일본국 특개2000-223572호 공보; 일본국 특개2001-144170호 공보; 일본국 특개2001-167411호 공보; 일본국 특개 2002-9245호 공보; 일본국 특개2002-289681호 공보.
본 발명의 발명자는 기판상에 소자 분리 영역이 형성되고 있어 소자 형성 영역에 게이트 구조가 형성되고 있는 경우로 또한 실리콘 기판에 비소나 인 등 불순물을 고농도로 타입한 경우에 결정 결함이 발생하기 쉬워지는 것에 대하여 검토를 실시했다. 그 결과 기판에 불순물이 박히면 불순물이 타입된 영역(불순물 형성 영역)에는 고 응력(불순물 기인 응력)이 생겨 이 불순물 기인 응력이 게이트 구조나 소자 분리 형성 과정에서 생기는 응력(STI 응력)에 의해 구속되어 결정 결함이 생기는 것을 밝혀냈다. 이것으로부터 이 불순물 응력을 구속하지 않게 소자 분리 영역의 형성 과정에서 생기는 응력을 저감 하는 것으로 결정 결함을 방지할 수 있다고 생각했다.
소자 분리는 실리콘 기판에 홈을 형성해 매입 산화막을 매입한 것이다. 트랜지스터 형성 과정에서는 다수의 실리콘 기판 산화 공정이 존재한다. 산화 원인이 되는 산소는 홈내부에도 매입하여 산화막을 통해 확산하므로 홈 측벽에도 산화막이 성장한다. Si로부터 SiO2 변화시에 약 2배의 체적 팽창이 생긴다. 이 체적 팽창은 매입된 산화막에 의해 구속을 받으므로 실리콘 기판중에는 고 압축의 응력이 생긴다. 그 때문에 이 압축 응력을 저감 하기 위하여 매입한 매입 산화막의 영률을 열 산화막이나 CVD 산화막보다 낮은 다공질 산화막을 사용한다.
본 방법에 의하면 실리콘 나이트 라이트막 아래에 두꺼운 실리콘 산화막을 퇴적할 필요가 없고 전위발생을 방지할 수 있다.
이상과 같이 설명한 본 발명에 의해 전술한 불편함의 해결에 기여할 수가 있는 반도체장치 및 제조 방법을 제공할 수 있다. 이것에 의해 기판의 소스나 드레인 영역에 생기는 결함을 억제할 수 있고 또한 성능이 양호한 반도체장치 및 제조 방법을 제안 할 수 있다.
본 발명의 제 1의 실시예인 반도체장치의 제조 공정에 대해서 도 1 ; 도 2를 이용해 설명한다.
도 1은 평면 레이아웃도; 도 2는 도 1의 A-A'단면의 구조를 나타낸 것이다.
(1) 실리콘 기판(1)에 두께 5~15 nm의 패드 산화막(2)과 두께 150 nm정도의 질화 규소막(3)을 퇴적한다. 원하는 위치의 질화 규소막(3) ; 패드 산화막(2) 및 실리콘 기판(1)의 일부를 에칭 제거해 실리콘 기판(1)의 표면의 측벽이 실리콘 기판(1)에 대해서 소정의 각도를 가지는 얕은 홈을 형성한다(도 2(a)).
(2) 그 후 900 ℃~1150 ℃범위의 산화 환경안에서 실리콘 기판(1) 표면을 열산화해 홈 부분에 두께 수 nm ~ 몇십 nm의 소자 분리열산화막(4)을 형성한다(도 2b ). 홈내부를 영률이 70 GPa 미만의 산화막으로 매입한다(이하 매입 절연막(5)). 예를 들면 Hydrogen Silsesquioxane 화합물을 주성분으로 하는 도포막을 가열해 얻을 수 있는 Si0를 주성분으로 하는 절연막이다. 혹은 예를 들면 Methyl Silsesquioxane 화합물을 주성분으로 하는 도포막을 가열해 얻을 수 있는 SiO를 주 성분으로 하는 절연막이다.
그 후 900 ℃~1150 ℃의 질소 환경 또는 산화 환경안에서 실리콘 기판(1)을 어닐 한다(도 2(c)).
(3) 저영률의 매입 절연막(5)을 화학 기계 연마법(CMP) 혹은 드라이 에칭법을 사용해 에칭 백 한다. 이 경우 산화 방지막으로서 이용한 질화 규소막(3)은 에칭 스톱퍼가 되어 질화 규소막(3) 아래의 실리콘 기판(1)이 에칭되는 것을 방지하는 기능을 가진다. 상기 질화 규소막(3)이 노출하기까지 에칭 한 후 질화 규소막 (3) 및 패드 산화막(2)을 제거해 얕은 홈에 산화막이 매입된 얕은 홈형의 소자 분리 구조가 완성한다(도 2d). Si기판이 노출한 영역이 소자 형성 영역(19); 홈 영역이 소자 분리 영역(STI 영역, 20)이 된다.
(4) 실리콘 기판(1) 표면을 900 ℃ 산소 환경안에서 열처리 해 약 10 nm의 열산화막을 형성해 이 막을 버퍼층에 붕소나 인등의 불순물을 농도 1E13 (개/㎠) 정도 타입하여 웰층(6)을 형성한다. 그 후 상기 열산화막을 희석한 HF에 의해 제거해 게이트 산화막(7) 다결정 실리콘막(8) 텅스텐막(9) 실리콘 나이트 라이트막(10)을 차례로 퇴적·패터닝 해 게이트 전극을 형성한다(도 2(e)).
(5) 그 후 900 ℃ 산소 환경안에서 열처리 해 실리콘 기판 표면에 3~10 nm의 두께의 열산화막(11)을 형성하고 이 막을 버퍼층에 실리콘 기판(1)에 붕소(PM0S의 경우)나 비소(NMOS의 경우)를 농도 1E13 (개/㎠) 정도 타입하여 저농도층(12)을 형성한다(도 2(f)).
(6) 그 후 절연막이 되는 실리콘 나이트 라이트막(13)을 퇴적 후 패터닝 해 사이드 월(13a)을 형성해 노출한 실리콘 기판(1)에 붕소(PMOS의 경우)나 비소(NMOS의 경우)를 농도 5E14~3E15 (개/㎠) 정도 타입하여 고농도층(14)을 형성한다. 화학 기상법으로 층간 절연막(15)을 기판 표면 전체에 퇴적해 CMP 등으로 층간 절연막(15)을 평탄화한다(도 2(g)).
(7) 이방성의 드라이 에칭에 의해 층간 절연막(15)을 부분적으로 제거해 콘택트 랜즈 영역(16)을 형성한다. (도 2(h)).
(8) 실리콘 기판(1)으로부터의 전극 인출을 위해서 전극 플러그가 되는 다결정 실리콘(17)을 콘택트 랜즈 영역(16)에 퇴적한다(도 2 (i)).
(9) 콘택트 랜즈 영역상에 동이나 알루미늄의 도전막(25)을 퇴적·패터닝 해 이 위에 층간 절연막(26)을 퇴적해 트랜지스터가 완성한다. 또한 전극 플러그는 전기 저항이 낮은 것이면 좋기 때문에 그 외의 금속 예를 들면 텅스텐등에서도 상관없다.
다음에 본 실시 형태의 작용 효과에 대해서 설명한다. 결정 결함의 상당수는 지금까지의 경험에서 기판상에 소자 분리 영역이 형성되어 소자 형성 영역에 게이트 구조가 형성되고 있는 경우로 또한 실리콘 기판에 비소나 인등 불순물이 고농도로 타입된 경우에 발생하기 쉬운 것이 밝혀져 있다. 이것은 불순물을 실리콘 기판에 타입하면 타입한 원자에 의해 실리콘 기판 표면이 아몰퍼스 상태가 되지만 그 후의 열처리에 의해 이 아몰퍼스층이 기초 실리콘 기판의 원자 배열을 모방해 결정화한다. 결정 결함은 이 결정화 시에 외부로부터의 힘(응력)이 작용했을 경우에 결정 배열이 산발하여 발생하는 것이라고 생각된다. 즉 외부의 응력이 결정 결함을 유발하고 있다고 생각된다. 그 때문에 외부의 응력을 저감 할 수가 있으면 재결정화가 순조롭게 진행해 결정 결함을 저감 할 수 있다고 생각된다. 외부 응력으로서 게이트 전극의 응력 외에 주요한 것으로서 STI 응력을 생각할 수 있다. 이 STI 응력의 메카니즘은 이하에 나타나는 바와 같이(도 3 참조) 경우에 따라서는 수백 MPa로 큰 응력을 일으키는 경우가 있다. 트랜지스터 형성 과정에서는 다수의 실리콘 기판 산화 공정이 존재한다. 그 때문에 산화 원인이 되는 산소는 홈내부의 매입 산화막(18)을 통해 확산해 홈 측벽에도 산화막이 성장한다. Si로부터 산화막(SiO2) 변화시에 약 2배의 체적 팽창이 생겨 이 체적 팽창이 매입 산화막(18)에 의해 구속을 받는다. 이 구속에 의한 반력의 영향으로 실리콘 기판안에 고 압축 응력이 발생하고 이 압축의 응력을 STI 응력이라고 한다.
STI 응력은 산화시의 체적 팽창이 매입 산화막(18)에 의해 구속을 받아 발생한다. 즉 매입 산화막(18)을 부드럽게 할 수가 있으면 STI 응력을 저감 하는 것이 가능해진다. 본 발명에서는 종래 이용되어 온 CVD 산화막(03-TEOS막)이나 HDP막의 SiO2는 영률(1000 ℃ 정도의 어닐 후)이 적어도 70 GPa였다. 이것에 비해 영률을 낮게 한(부드럽게 한) 산화막을 이용했기 때문에 STI 응력이 감소해 결정 결함을 저감 하는 것이 가능해진다.
반도체 제조 공정에서는 막퇴적 및 불순물의 활성화시에 1000 ℃정도의 열처리가 더해진다(예를 들면 소스 드레인 형성시 혹은 SIT 퇴적 후의 열처리에 의한 치밀화등 ). 그 때문에 매입 절연막(5)은 이 열처리 후에도 낮은 적어도 영률(70 GPa 미만)을 보지하고 있는 것이 필요하다. 고온의 열처리를 해도 영률을 낮게 유 지하기 위해서 예를 들면 Hydrogen Silsesquioxane 화합물 혹은 Methyl Silsesquioxane 화합물을 주성분으로 하는 도포막을 가열해 얻을 수 있는 SiO를 주성분으로 하는 절연막을 사용한다.
Hydrogen SilsesqUioxane 화합물을 주성분으로 하는 도포 용액은 일반식(HSiO1. 5) n로 나타내지는 화합물을 메틸 ISO 부틸 케톤등의 용매에 용해시킨 것이다. 또 Methyl Silsesquioxane 화합물을 주성분으로 하는 도포 용액은 일반식(CH3SiO1. 5) n로 나타내지는 화합물을 메틸 ISO 부틸 케톤등의 용매에 용해시킨 것이다. 이들의 용액을 기판에 도포해 바람직하게는 100~250 ℃정도의 온도로 중간 가열한 후 산소 환경안 바람직하게는 질소 환경안 등의 불활성 환경내에서 350~550 ℃의 온도로 가열함으로써 Si-O-Si의 결합이 래더(ladder) 구조적으로 형성되어 최종적으로 SiO를 주성분으로 하는 절연막이 형성된다.
Hydrogen Silsesquioxane 화합물 혹은 Methyl Silsesquioxane 화합물을 주성분으로 하는 도포막을 가열해 얻을 수 있는 SiO를 주성분으로 하는 절연막에 있어서 절연막안에 빈 구멍이 존재하고 이 빈 구멍이 존재하는 덕분에 영률을 낮게 할 수가 있다.
이 빈 구멍의 지름 제어수법으로서는 예를 들면 Silsesquioxane 화합물 용액에 메틸 ISO 부틸 케톤 등의 용매 이외의 성분을 함유시켜 막안에서 본성분이 분해한 자취가 빈 구멍으로서 형성하고 성막 온도에 의해 분해 거동을 변화시키는 것으로 빈구멍 지름을 제어하고 빈구멍 지름 범위를 선택적인 범위로 할 수가 있다.
이와 같이 하여 형성한 막은 1000 ℃ 60분의 어닐을 행해도 영률은 35 GPa 이하이며 특히 유효하다.
이 때문에 프로세스 형성에 있어서의 최고 온도 열처리 공정을 경과한 후의 강도를 확보할 수가 있다. 예를 들면 최고 온도 열처리 공정으로서는 게이트 산화막형성이나 STI의 치밀화 열처리등을 생각할 수 있다. 예를 들면 최고 온도 열처리 공정에서는 적어도 850 ℃이상의 처리로 이루어진다. 보다 바람직하게는 1000 ℃이상의 처리로 형성되는 반도체장치를 상정한다. 혹은 소자 분리 절연막형성 후의 열처리 온도는 메틸기가 존재하는 막에 있어서는 메틸기가 변화하는 정도의 온도인 것이 바람직하다.
또한 예를 들면 이들의 특성은 인덴테이션(indentation) 측정법을 이용해 행할 수가 있다
이와 같이 해 형성한 소자 분리 절연막인 매입 산화막(5)의 빈구멍 지름의 평균은 900~1150 ℃의 어닐 후 1 nm에서 1.3 nm미만으로 한다.
도 4는 본 실시예로 개시한 방법으로 제작한 막안의 빈구멍 지름을 X선 산만 산란법(散漫散亂法)에 의해 빈구멍 지름과 그 존재율에 대한 빈구멍 지름 분포를 요구한 결과이다. 예를 들면 X선 산만 측정 데이터와 X선 반사 측정 데이터를 기본으로 구상 산란체를 상정한 산란 함수에 의거한 이론 산란 강도와 비교해 산란체의 지름 분포를 산출하는 것으로 구해도 괜찮다.
피크의 빈구멍 지름은 약 0.5 nm였다. 최대의 빈구멍 지름은 5 nm였다. 큰 빈 구멍(예를 들면 10 ㎛이상)이 다수 존재하고 있는 상태가 아니고 적어도 5 nm이하의 미세한 빈 구멍이 다수 갖춰지고 있는 바람직한 형태가 되고 있다. 또 더욱 X 선 산란에 의한 구멍 지름의 최대 분포를 0.4 nm에서 5 nm의 범위에 들어가 있도록 한다. 또 평균 빈구멍 지름은 1 nm에서 1. 3 nm미만이 되고 있다. 이 값의 범위는 적어도 빈구멍 지름을 너무 작게 해 영률이 커지는 것을 억제하고 빈 구멍이 커서 절연막의 기계적 강도나 전기적 절연 내압의 저하를 부르는 것을 억제할 수 있고 효과적으로 반도체장치 특성 향상을 시킬 수가 있는 관점에서 바람직하다.
또한 이러한 소자 분리 절연막은 주로 SiO2로 이루어지는 최하층의 층간 절연막(15)보다 다공질로 형성될 수가 있다.
또 홈 표면에 형성된 소자 분리열산화막(4)보다 다공질로 형성될 수가 있다. 혹은 게이트 산화막(7)보다 다공질로 형성될 수가 있다. 이러한 열산화막보다 다공질로 형성될 수가 있다.
또는 소자 분리 절연막(4)보다 영률이 낮아지도록 소자 분리 절연막을 구성한다. 또는 최하층의 층간 절연막보다 영률이 낮게 형성될 수가 있다.
또한 상기한 절연막형성용의 용액을 도포하는 방법으로서는 회전 도포나 슬릿 도포 혹은 인쇄 방식을 들 수 있다. 그리고 절연막은 이 도포막을 가열해 형성되기 때문에 고밀도로 미세한 홈을 형성했을 경우에 있어서도 CVD법에 의한 절연막과 비교해 단차의 피복성이 양호해 표면 단차를 해소할 수 있다는 점으로써 우위가 된다.
또 Si웨이퍼의 대입구 지름화에 대해서 CVD법을 이용해 절연막을 형성하는 경우에는 대형의 성막 장치를 필요로 하고 설비 코스트가 소자 코스트에 큰 영향을 주게된다. 이것에 대해서 본 발명에서는 도포·가열 방식에서 절연막을 형성하기 위해 설비 코스트의 대폭적인 저감이 가능하고 제조 라인의 투자 코스트 또한 소자 코스트를 억제 하는 큰 효을 기대할 수 있다.
만약 CVD법으로 절연막을 형성하는 경우는 알킬시레인 화합물 ; 알콕시시레인 화합물을 주성분으로서 소스 가스에 이용해 ECR(Electron Cyclotr on Resonance) 플라스마 CVD(Chemical Vapor Depo Sition) 법등으로 최종적으로 SiO를 주성분으로 하는 절연막을 형성할 수도 있다. 예를 들면 알킬시레인 화합물로서는 트리메틸시레인이나 테트라메틸시레인을 이용할 수가 있다. 알콕시시레인 화합물로서는 예를 들면 메트니 디시레인(metony disilane)이나 페트키시레인을 이용하는 것을 생각할수 있다.
이 경우도 절연막안에 존재하는 빈 구멍의 지름을 제어하는 수법으로서 예를 들면 소스 가스로서 열분해 온도의 높은 성분을 함유시켜 성막시에 350 ℃-450 ℃의 가열에 의해 막안에서 본성분이 분해한 자취가 빈 구멍으로서 형성되는 수법을 들 수 있다.
이러한 수법에서는 열분해 온도의 높은 성분을 여러 가지 선택하는 것으로 성막 온도에 의해 분해 거동이 변화시키는 것이 가능해 이것에 의해 빈 구멍형성을 제어하는 것으로 평균 빈구멍 지름 범위를 선택적인 범위로 취하는 것을 가능하게 한다.
층간 절연막(15)은 화학 기상법(CVD법)으로 제작했지만 물론 지금까지 나타난 Hydrogen Silsesquioxane 화합물 혹은 Methyl Silsesquioxane 화합물을 주성분으로 하는 도포막을 사용해도 상관없다. 또 배선간의 층간 절연막이라고 해도 상 기막을 사용해도 상관없다. 층간 절연막은 산화 실리콘등을 이용할 수가 있다.
본 실시예에 기재한 막은 열산화막에 비해 HF에 대한 에칭 레이트가 큰 경우 가 있다.
본 발명의 제 ２ 실시예를 도 5 및 도 6을 이용해 설명한다. 기본 구성은 전술의 제 1 실시예와 같은 형태를 갖출 수가 있다. 제 ２ 실시예에서는 제 ２ 실시 예의 설명도인 도 5에 나타낸 프로세스 도중 형태같이 실리콘 기판 표면에 대해서 매입 산화막(5)이 A부에서 들어가고 이 들어간 영역에 게이트 전극 재료인 다결정 실리콘막(8)이 형성되므로 전기적 특성의 저하를 부르는 경우가 있다. 이 때문에 도 6에 나타낸 것처럼 도 2(c)로 절연막(5)을 퇴적한 후에 매입된 저영률의 매입 산화막(5)을 소자 형성 영역의 기판(1) 표면보다 아래 쪽까지 에칭 백 한다. 그에 의해 형성된 매입 산화막(5)의 표면 위에 CVD 등에 의해 내(耐)HF가 매입하여 산화막(5)보다 고 상부매입 산화막(18 ,예를 들면 열산화막과 거의 같은 HDP막이나 O3-TEOS막 등)으로 홈상단부를 차지한다.
매입 산화막(5)은 상부 매입 산화막(18)보다 영률이 낮게 형성되고 있다. 또 매입 산화막(5)은 상부 매입 산화막(18)보다 다공질로 형성되고 있다.
여기서 HDP막이나 O3-TEOS막을 두껍게 해 버리면 STI홈상단부에서 응력이 커져 버리므로 이 HDP막 등의 두께는 가능한 한 얇은 쪽이 바람직하고 예를 들면 50 nm 이하 바람직하게는 30 nm 이하로 하는 것이 바람직하다.
STI의 응력을 저감 시키는 방법으로서 공정(1)의 열산화막(2) 형성 후에 NO가스안에서 열처리 하고 실리콘 기판과 열산화막(2)계면에 옥시 나이트 라이트를 형성하는 방법; 또 질소 플라스마에 쬐어 열산화막(2) 표면에 산질화물을 형성하는 방법 ; 게이트 전극을 형성해 STI를 형성하는 방법 등이 있다. 이들의 방법은 산소의 확산을 억제하고 또는 산화량을 저감 해 STI 응력을 저감 하는 것이지만 완전하게는 STI 응력을 제로로는 할 수 없기 때문에 이들을 실시했을 경우에서도 본방법은 유효하다. 즉 STI 기인으로 생기는 응력이 존재하는 경우 본방법은 유효하다.
또 도 7 및 도 8에 본 발명의 제 3 실시예를 나타낸다.
제 3 실시예는 제 ２ 실시예와 기본적으로는 같은 형태를 갖출 수가 있다. 제 3 실시예에서는 소자 형성 영역에 상기 게이트 전극에 대응해 상기 반도체 기판에 불순물이 타입된 불순물 영역을 갖고 상기 제 ２의 소자 분리 절연막의 상기 층간 절연막(15)측 계면과 상기 제 1의 소자 분리막측의 계면이라는 것은 상기 불순물 영역에 있어서의 기판 표면으로부터 불순물 농도가 가장 높아지는 깊이 보다 깊은 영역에 위치 하도록 형성되고 있다. 이 때문에 적어도 제 1의 소자 분리 절연막은 상기 영역보다 깊은 영역에 층간 절연막측의 표면이 형성되고 있다.
구체적으로는 매입 절연막(5)의 층간 절연막(15)측의 표면(도 7) 혹은 상부 매입 절연막(18)이 있는 경우는 해당막의 층간 절연막(15)측의 표면(도 8)은 상기 기판 표면보다 아래 쪽에 위치 하고 있다. 또한 소자 분리 절연막의 단부는 평탄성이 작은 경우가 있으므로 상기 비교는 소자 분리 절연막의 중앙부의 평탄 영역에 있어서의 높이 레벨을 비교하는 것이다. 본형태에서는 소자 분리 영역안의 매입 산화막을 소자 형성 영역의 기판면보다 들어도록 한다(27). 이것에 의해 효과적으로 기판의 결정 결함의 발생을 억제할 수가 있다.
불순물이 타입된 영역(불순물 형성 영역)에 생기는 높은 응력(불순물 기인 응력)에 의해 생기는 결정 결함에 대한 대책을 도모함과 동시에 트랜지스터 형성 과정에 있어서의 다수의 실리콘 기판 산화 공정에 있어서 산화 원인이 되는 산소는 홈내부로의 확산에 따라 반도체 기판을 구성하는 Si가 SiO2로의 변화시의 체적 팽창에 의한 실리콘 기판안에는 고 압축의 응력을 억제할 수가 있고 특성의 열화를 효과적으로 억제할 수가 있다.
또 구체적으로는 이하의 형태를 취할 수가 있다.
도 7 및 8에 대응하는 도 1을 참고로 보면 본형태에 있어서는 소자 분리 영역으로서 게이트 전극이 위치 하는 제 1의 소자 분리 영역에 있어서의 상기 매입 절연막의 상측의 제 1 단면이 상기 게이트 전극막이 위치 하지 않는 제 ２의 소자 분리 영역에 있어서의 상기 매입 절연막의 제 ２의 단면보다 위에 위치 하도록 형성되는 영역을 포함하도록 형성된다.
상기 게이트 전극이 위치 하지 않는 제 ２의 소자 분리 영역은 예를 들면 상기 제 1의 소자 분리 영역의 주위에 위치 하는 영역일 수가 있다. 상기 제 ２의 소자 분리 영역으로서 측정하는 상기 절연막의 단면은 소자 분리 영역의 홈측 단부로부터 홈 깊이 분만큼 떨어진 측정 영역에서 계측 할 수가 있다. 만약 상기 측정 영역이 규정 하기 어려운 경우는 액티브 영역에서 끼워진 소자 분리 영역의 중앙을 포함한 영역에서 계측 하도록 해도 괜찮다(예를 들면 소자 분리 영역의 기판측 단부에 소자 분리 영역보다 낮은 저하부가 형성되고 있는 경우는 이것을 피한 영역으로 할 수가 있다).
또한 예를 들면 상기 제 1의 계면은 상기 매입 절연막의 계면 중 그 위에 위치 하는 게이트 전극과 대향하는 영역의 계면이다. 또 예를 들면 상기 제 ２의 계면은 상기 매입 절연막의 계면 중 그 위에 형성되는 층간 절연막과 대향하는 영역의 계면이다.
또한 제 1의 단면과 제 ２의 단면의 차이는 상기 게이트절연막의 두께보다 큰 형태일 수가 있다.
본 발명의 제 4실시예를 도 9에 나타낸다. 도 9는 기본적으로는 제 1 실시예등과 같은 형태를 갖출 수가 있지만 전극으로부터 위의 형태가 게이트 절연막(21) 위에 플로팅 게이트의 도전막(22)이 형성되고 그 위에 게이트 절연막(23)및 콘트롤 게이트의 도전막(2)이 형성된다. 또한 이들의 전극을 덮어 층간 절연막이 형성되고 그 위에 배선층이 형성된다. STI 응력은 산화 공정이 많고 산화량도 많다. 플래쉬 메모리로 커진다(도 9 참조). 그 때문에 본방법은 플래쉬 메모리에서 특히 유효하다.
또 상기 STI 응력은 발명자들이 행한 실험에 의하면 STI폭(구폭)이 0.2 ㎛이하로 급격하게 커져 결정 결함이 발생하기 쉬워진다. 그 때문에 본기술은 STI폭이 0.2 ㎛이하의 디바이스에서 특히 유효하다.
또한 도포형의 막은 CVD 산화막에 비해 STI폭이 좁은 영역에서도 매입하는 것이 가능하다. CVD 산화막의 매입 산화막 특성은 STI폭이 0.12 ㎛이하로 악화되므로 도포형의 매입 절연막은 STI폭이 0.12 ㎛이하의 디바이스에서 특히 유효하다.
본 발명에 의해 전술한 불편의 해결에 기여할 수가 있는 반도체장치 및 제조 방법을 제공할 수 있다.

Claims (14)

  1. 반도체 기판의 주면에 형성된 복수의 소자 형성 영역과,
    상기 소자 형성 영역의 사이에 위치 하고 소자 분리 절연막이 매입된 소자 분리홈과 상기 소자 형성 영역에 형성된 게이트 절연막을 갖고,
    상기 소자 분리홈은 상기 반도체 기판과 상기 소자 분리 절연막의 사이에 형성된 열산화막을 갖고 ; 상기 소자 분리 절연막은 내부에 다수의 작은 빈구멍을 갖추고 ; 상기 열산화막보다 다공질인 것을 특징으로 하는 반도체장치.
  2. 반도체 기판의 주면에 형성된 복수의 소자 형성 영역과,
    상기 소자 형성 영역의 사이에 위치하고 소자 분리 절연막이 매입된 소자 분리홈과 상기 소자 형성 영역에 형성된 게이트 절연막을 갖고,
    상기 소자 분리홈은 상기 소자 분리 절연막과 상기 반도체 기판의 표면의 사이에 열산화막을 갖추고 ; 상기 소자 분리 절연막과 상기 열산화막의 사이에는 질화막이 열산화막보다 얇게 형성되거나 비형성으로 되어 있고 ; 상기 소자 분리 절연막은 내부에 다수의 작은 빈구멍을 갖고 반도체장치를 형성할 때의 최고 온도상승 온도를 경과한 후에 5 nm 이하의 구멍이 10 nm 이상의 구멍보다 많이 형성된 다공질인 막을 갖추는 것을 특징으로 하는 반도체장치.
  3. 청구항 1 또는 2에 있어서,
    상기 소자 분리 절연막의 영률은 장치를 형성하는 최고 온도상승 온도를 경과 한 후에 70 GPa보다 작은 값인 것을 특징으로 하는 반도체장치.
  4. 반도체 기판의 주면에 형성된 복수의 소자 형성 영역과,
    상기 소자 형성 영역의 사이에 위치 하고 소자 분리 절연막이 매입된 소자 분리홈과 상기 소자 형성 영역에 형성된 게이트 절연막을 갖고,
    상기 소자 분리홈은 상기 반도체 기판과 상기 소자 분리 절연막의 사이에 형성된 열산화막을 갖고 상기 소자 분리 절연막은 상기 열산화막보다 영률이 낮게 형성된 것을 특징으로 하는 반도체장치.
  5. 청구항 4에 있어서,
    상기 소자 분리홈은 ; 상기 소자 분리 절연막은 장치를 형성하는 최고 온도상승 온도를 경과한 후에 5 nm 이하의 구멍이 10 nm 이상의 구멍보다 많이 존재하는 다공질을 갖추고 영률이 70 GPa보다 작게 형성되고 있는 것을 특징으로 하는 반도체장치.
  6. 반도체 기판의 주면에 형성된 복수의 소자 형성 영역과,
    상기 소자 형성 영역의 사이에 위치하고 소자 분리 절연막이 매입된 소자 분리홈과,
    상기 소자 형성 영역에 형성된 게이트 절연막과 게이트 전극과 상기 게이트 전극의 윗쪽에 형성되는 복수의 배선층을 갖고,
    상기 소자 분리 절연막은 열산화막이 기판 표면에 형성된 상기 소자 분리홈 위에 퇴적된 제 1의 소자 분리 절연막과 상기 제 1의 소자 분리 절연막 위에 퇴적된 제 ２의 소자 분리 절연막을 갖추고 상기 제 1의 소자 분리 절연막은 다공질이고 상기 제 ２의 소자 분리 절연막보다 상기 제 1의 소자 분리 절연막은 다공질인 것을 특징으로 하는 반도체장치.
  7. 청구항 6에 있어서,
    상기 소자 분리홈은 상기 반도체 기판과 상기 제 1의 소자 분리 절연막의 사이에 형성된 열산화막을 갖고; 상기 제 1의 소자 분리막은 상기 열산화막보다 다공질인 것을 특징으로 하는 반도체장치.
  8. 청구항 6에 있어서,
    상기 소자 분리홈은 상기 반도체 기판과 상기 소자 분리 절연막의 사이에 형성된 열산화막을 갖고 ; 상기 제 1의 소자 분리막은 상기 열산화막보다 영률이 낮게 형성된 것을 특징으로 하는 반도체장치.
  9. 청구항 6에 있어서,
    소자 형성 영역에 상기 게이트 전극에 대응해 상기 반도체 기판에 불순물이 타입된 불순물 영역을 갖고 상기 제 ２의 소자 분리 절연막의 층간 절연막측 계면 과 상기 제 1의 소자 분리막측의 계면은 상기 불순물 영역에 있어서의 기판 표면으로부터 불순물 농도가 가장 높아지는 깊이 보다 깊은 영역에 위치 하는 것을 특징으로 하는 반도체장치.
  10. 청구항 1내지 5중 어느 한항에 있어서,
    소자 형성 영역에 게이트 전극에 대응하여 상기 반도체 기판에 불순물이 타입된 불순물 영역을 갖고 상기 소자 분리 절연막의 층간 절연막측의 계면은 상기 불순물 영역에 있어서의 기판 표면으로부터 불순물 농도가 가장 높아지는 깊이 보다 깊은 영역에 위치 하는 것을 특징으로 하는 반도체장치.
  11. 청구항 1내 9중 어느 한항에 있어서,
    상기 소자 분리 절연막은 Hydrogen Silsesquioxane 화합물을 주성분으로 하는 도포막을 가열해 얻을 수 있는 SiO를 주성분으로 하는 절연막을 갖추는 것을 특징으로 하는 반도체장치.
  12. 청구항 1 내지 9중 어느 한항에 있어서,
    상기 소자 분리 절연막은 Methyl Silsesquioxane 화합물을 주성분으로 하는 도포막을 가열해 얻을 수 있는 SiO를 주성분으로 하는 절연막을 갖추는 것을 특징으로 하는 반도체장치.
  13. 청구항 1에 있어서,
    복수의 층간 절연막은 상기 소자 분리 절연막과 상기 열산화막의 평균 구멍 지름의 차이보다 상기 소자 분리 절연막과의 평균 구멍 지름의 차이가 작아지도록 형성된 다공질 층간 절연막을 가지는 것을 특징으로 하는 반도체장치.
  14. 반도체 기판의 회로 형성면에 패드 산화막을 형성해 상기 패드 산화막 위에 산화 방지막을 형성하는 공정과
    상기 반도체 기판의 회로 형성면의 원하는 위치에 형성된 상기 산화 방지막과 상기 패드 산화막을 제거해 상기 제거한 영역에 소정의 깊이의 홈을 형성하는 공정과,
    상기 홈을 산화해 홈내에 열산화막을 형성하는 공정과,
    상기 열산화막을 갖춘 상기 홈에 소자 분리 절연막을 매입하는 공정과,
    상기 산화 방지막 위에 형성된 상기 소자 분리 절연막을 제거해 상기 반도체 기판의 회로 형성면 위에 형성된 상기 산화 방지막을 제거하는 공정과,
    상기 반도체 기판의 회로 형성면 위에 형성된 상기 패드 산화막을 제거하는 공정과,
    상기 패드 산화막이 제거된 상기 반도체 기판의 회로 형성면에 게이트 절연막 및 게이트 전극을 형성하는 공정과,
    상기 게이트 전극에 대응하는 위치에 불순물을 상기 반도체 기판에 타입하여 타입한 불순물을 가지는 반도체 기판을 열처리 해 확산층을 형성하는 공정과,
    상기 게이트 절연막 및 상기 소자 분리홈을 덮고 상기 게이트 전극의 상단보다 위에 상면을 가지는 층간 절연막을 퇴적하는 공정과 상기 층간 절연막에 배선층을 형성하는 공정을 갖고,
    상기 소자 분리 절연막을 형성한 후에 적어도 850 ℃이상으로 상기 반도체 기판을 열처리 하는 공정을 갖고 열처리 공정을 경과한 후의 상기 소자 분리 절연막을 다수의 작은 빈구멍을 갖추고 상기 홈내의 상기 열산화막보다 다공질로 형성하는 것을 특징으로 하는 반도체장치의 제조 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008117464A1 (ja) * 2007-03-27 2008-10-02 Fujitsu Microelectronics Limited 半導体装置およびその製造方法
JP5525695B2 (ja) * 2007-06-20 2014-06-18 株式会社東芝 半導体装置およびその製造方法
US20110316117A1 (en) * 2007-08-14 2011-12-29 Agency For Science, Technology And Research Die package and a method for manufacturing the die package
US7871895B2 (en) * 2008-02-19 2011-01-18 International Business Machines Corporation Method and structure for relieving transistor performance degradation due to shallow trench isolation induced stress
WO2010073947A1 (ja) * 2008-12-25 2010-07-01 国立大学法人東北大学 半導体装置及びその製造方法
JPWO2011138906A1 (ja) * 2010-05-07 2013-07-22 国立大学法人東北大学 半導体装置の製造方法
JP2012009791A (ja) * 2010-06-28 2012-01-12 Panasonic Corp 固体撮像装置及びその製造方法
JP5405437B2 (ja) * 2010-11-05 2014-02-05 ＡｚエレクトロニックマテリアルズＩｐ株式会社 アイソレーション構造の形成方法
JP2012134302A (ja) * 2010-12-21 2012-07-12 Jsr Corp トレンチ埋め込み方法、及びトレンチ埋め込み用組成物
JP2013074169A (ja) * 2011-09-28 2013-04-22 Kyocera Corp 薄膜配線基板
WO2015047267A1 (en) 2013-09-26 2015-04-02 Intel Corporation Methods of forming dislocation enhanced strain in nmos structures
US10204982B2 (en) * 2013-10-08 2019-02-12 Stmicroelectronics, Inc. Semiconductor device with relaxation reduction liner and associated methods
FR3024587B1 (fr) * 2014-08-01 2018-01-26 Soitec Procede de fabrication d'une structure hautement resistive
US10822692B2 (en) * 2016-08-12 2020-11-03 University Of North Texas Binary Ag—Cu amorphous thin-films for electronic applications
KR102549340B1 (ko) * 2016-09-27 2023-06-28 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2932552B2 (ja) * 1989-12-29 1999-08-09 日本電気株式会社 半導体装置及びその製造方法
JPH0547918A (ja) 1991-08-13 1993-02-26 Hitachi Ltd 半導体装置の製造方法
JPH05114646A (ja) 1991-10-24 1993-05-07 Fujitsu Ltd 半導体装置の製造方法
JPH0697274A (ja) 1992-09-14 1994-04-08 Hitachi Ltd 素子分離方法
JPH0897210A (ja) 1994-09-28 1996-04-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3542189B2 (ja) * 1995-03-08 2004-07-14 株式会社ルネサステクノロジ 半導体装置の製造方法及び半導体装置
US5707888A (en) * 1995-05-04 1998-01-13 Lsi Logic Corporation Oxide formed in semiconductor substrate by implantation of substrate with a noble gas prior to oxidation
JP4420986B2 (ja) * 1995-11-21 2010-02-24 株式会社東芝 シャロウ・トレンチ分離半導体基板及びその製造方法
TW388096B (en) 1996-06-10 2000-04-21 Texas Instruments Inc Integrated circuit insulator and method
JP3058112B2 (ja) * 1997-02-27 2000-07-04 日本電気株式会社 半導体装置およびその製造方法
JPH1187489A (ja) 1997-09-10 1999-03-30 Asahi Chem Ind Co Ltd ポーラスシリコンを用いた素子分離膜形成方法
JP3519589B2 (ja) 1997-12-24 2004-04-19 株式会社ルネサステクノロジ 半導体集積回路の製造方法
JP3178412B2 (ja) 1998-04-27 2001-06-18 日本電気株式会社 トレンチ・アイソレーション構造の形成方法
JP2000114362A (ja) * 1998-10-02 2000-04-21 Nec Corp 半導体装置の製造方法
KR100287182B1 (ko) * 1998-10-20 2001-04-16 윤종용 반도체장치의소자분리막형성방법
US6469390B2 (en) 1999-01-26 2002-10-22 Agere Systems Guardian Corp. Device comprising thermally stable, low dielectric constant material
JP2000286254A (ja) * 1999-03-31 2000-10-13 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2001144170A (ja) 1999-11-11 2001-05-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002009245A (ja) 2000-06-21 2002-01-11 Nec Corp 誘電体分離型半導体装置
JP3346762B2 (ja) 2000-11-10 2002-11-18 京セラ株式会社 磁気ヘッド組立用治具
JP2002289681A (ja) * 2001-03-26 2002-10-04 Mitsui Chemicals Inc 半導体装置
JP2003031568A (ja) 2001-07-12 2003-01-31 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP2003031650A (ja) 2001-07-13 2003-01-31 Toshiba Corp 半導体装置の製造方法
TWI252565B (en) * 2002-06-24 2006-04-01 Hitachi Ltd Semiconductor device and manufacturing method thereof
JP2004039902A (ja) * 2002-07-04 2004-02-05 Renesas Technology Corp 半導体装置およびその製造方法
SG168405A1 (en) * 2002-09-06 2011-02-28 Asahi Glass Co Ltd Polishing compound for insulating film for semiconductor integrated circuit and method for producing semiconductor integrated circuit

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Publication number Publication date
JP2005340327A (ja) 2005-12-08
US7279769B2 (en) 2007-10-09
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TWI282141B (en) 2007-06-01
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KR100732647B1 (ko) 2007-06-27

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