CN100461414C - 半导体器件及其制造方法 - Google Patents

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Abstract

提供一种半导体器件及其制造方法，抑制半导体器件的栅电极端部的衬底中产生的位错。具有在半导体衬底的主表面上形成的多个元件形成区，位于上述元件形成区之间且嵌入有上述元件隔离绝缘膜的元件隔离沟槽，在上述元件形成区形成的栅绝缘膜和上述栅电极和上述栅电极的上方形成的多个布线层；上述元件隔离沟槽具有在上述半导体衬底和上述元件隔离绝缘膜之间形成的热氧化膜；上述元件隔离绝缘膜内部含有多个微细孔隙，比上述热氧化膜孔隙更多地形成上述元件隔离绝缘膜。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
在MOS晶体管的栅电极侧壁上形成有成为侧壁的绝缘膜，对其两端掺入杂质，形成源和漏区。在此源和漏区端部，经常有在硅衬底中产生结晶缺陷的情形，作为防止此结晶缺陷的方法，在特开平08-97210号公报(专利文献1)中，公开了抑制栅电极的侧面、在成为侧壁的氮化硅膜和其之下的衬底之间夹着氧化膜在栅电极侧面上形成的氮化膜所带来的应力的影响的方式。
<专利文献1>日本专利申请特开平08-97210号公报
发明内容
本发明者发现，研讨的结果，在含有源和漏区的有源区的衬底上产生的结晶缺陷会引起作为器件的特性的降低，对抑制这些结晶缺陷的对策的研讨结果，结晶缺陷的产生大大地影响因元件隔离(浅沟槽隔离)而产生的应力(STI应力)。在上述专利文献1中没有对STI所引起的应力加以考虑。
因此，本发明的目的在于提供一种能够解决上述这种不合格的半导体器件及其制造方法。
为了解决上述课题，通过使本发明的半导体器件成为基于元件隔离区减少外部应力的结构，就能够抑制在掺入源漏杂质的区域附近的半导体衬底处产生的结晶缺陷。
例如，为了解决上述课题，本发明包括以下的方式。
(1)一种半导体器件，其特征在于，包括：在半导体衬底的主表面上形成的多个元件形成区，位于上述元件形成区之间、且嵌入有元件隔离绝缘膜的元件隔离沟槽，在上述元件形成区上形成的栅绝缘膜；上述元件隔离沟槽具有在上述半导体衬底和上述元件隔离绝缘膜之间形成的热氧化膜；上述元件隔离绝缘膜内部含有多个微细孔隙，比上述热氧化膜具有更多孔隙。
通过由此形成，即使是在由源漏等的离子注入形成扩散层时，也能够抑制在衬底上所产生的结晶缺陷。因此，至少比热氧化膜(沟槽表面膜)多孔，随着沟槽的氧化和随着沟槽侧壁的氧化膜的生长就能够缓和应力的集中。
另外，作为另一观点，嵌入到上述元件隔离沟槽中的上述元件隔离绝缘膜及上述栅绝缘膜包括以氧化硅为主要构成元素的膜，能够使上述元件隔离绝缘膜具有比栅绝缘膜更多孔隙的膜。
另外，具有在在上述元件形成区形成的上述栅绝缘膜和栅电极和上述栅电极的上方形成的多个布线层，就能够使嵌入上述元件隔离沟槽内的上述元件隔离绝缘膜比位于在上述布线层中最下层形成布线层和上述半导体衬底的主表面之间的层间绝缘膜更多孔隙。
优选地，此方式，在上述层间绝缘膜的上层形成比该层间绝缘膜更多孔隙的层间绝缘膜。
另外，优选地，上述元件隔离绝缘膜及上述比较对象的层间绝缘膜以氧化硅为主要构成元素。
在此，主要构成元素是指在构成层的材料中，所存在的原子比例最多的材料。多孔是在作为对象的层内形成很多微小孔隙的状态。
所谓比上述热氧化膜多孔，指在热氧化膜中具有上述微细孔隙的情况下，具有比上述微细孔隙更多的上述微细孔隙的元件隔离绝缘膜的状态。而在上述热氧化膜不包括上述微细孔隙的情况下，表示在元件隔离绝缘膜中具有上述微细孔隙的状态。
(2)一种半导体器件，其特征在于，包括：在半导体衬底的主表面上形成的多个元件形成区；位于上述元件形成区之间且嵌入有元件隔离绝缘膜的元件隔离沟槽；在上述元件形成区上形成的栅绝缘膜，上述元件隔离沟槽在上述元件隔离绝缘膜和上述半导体衬底的表面之间具有热氧化膜，在上述元件隔离绝缘膜和上述热氧化膜之间比热氧化膜更薄地形成氮化膜或不形成氮化膜，上述元件隔离绝缘膜内部含有多个微细孔隙，且在经过形成半导体器件时的最高升温温度后，具有形成的小于等于5nm的孔比大于等于10nm的孔更多的多孔膜。
由于大型孔隙分散存在时就不能提高机械结构的性能，所以优选具有足够小的孔隙。作为足够小的孔隙的例子可以是上述的程度。
对于上述氮化膜，从由氮化膜充电等的观点看，优选地，实质上不形成上述氮化膜。
另外，作为优选方式，上述平均孔径处于比1.0nm-1.3nm更小的范围内。
此外，还有，上述元件隔离绝缘膜的杨氏模量在经过形成器件的最高升温温度后是比70Gpa更小的值。更优选地，形成为小于等于35Gpa。
(3)一种半导体器件，其特征在于，包括：在半导体衬底的主表面上形成的多个元件形成区；位于上述元件形成区之间且嵌入有元件隔离绝缘膜的元件隔离沟槽；在上述元件形成区上形成的栅绝缘膜，上述元件隔离沟槽具有在上述半导体衬底和上述元件隔离绝缘膜之间形成的热氧化膜；上述元件隔离绝缘膜的杨氏模量比上述热氧化膜的杨氏模量低。
具体地，上述元件隔离绝缘膜在经过形成器件的最高升温温度之后，上述元件隔离沟槽包括存在小于等于5nm的孔比大于等于10nm的孔更多的多孔，优选杨氏模量比70GPa更低地形成上述元件隔离沟槽。更优选上述杨氏模量为小于等于35Gpa。
另外，作为另一观点，嵌入上述元件隔离沟槽的元件隔离绝缘膜及上述栅绝缘膜包括以氧化硅为主要构成元素的膜，能够使上述元件隔离绝缘膜具有比上述栅绝缘膜杨氏模量低的膜。
(4)一种半导体器件，其特征在于，包括：在半导体衬底的主表面上形成的多个元件形成区；位于上述元件形成区之间且嵌入有元件隔离绝缘膜的元件隔离沟槽；以及在形成在上述元件形成区上的栅绝缘膜和栅电极和上述栅电极的上方形成的多个布线层，上述元件隔离绝缘膜，包括在衬底表面形成了热氧化膜的上述元件隔离沟槽之上淀积的第一元件隔离绝缘膜、和在上述第一元件隔离绝缘膜之上淀积的第二元件隔离绝缘膜，上述第一元件隔离绝缘膜是多孔的，上述第一元件隔离绝缘膜比上述第二元件隔离绝缘膜具有更多孔隙。
优选地，作为一个例子，上述第一元件隔离绝缘膜是包括上述任何微细孔隙的多孔结构，能够使第二元件隔离绝缘膜为实际上不包括这种多孔结构的方式。
此外，包含，上述第一元件隔离绝缘膜和上述第二隔离绝缘膜以氧化硅为主要构成元素，上述第一元件隔离绝缘膜以碳为添加元素。
更优选地，在上述任何方式中，上述元件隔离沟槽具有在上述半导体衬底和上述第一元件隔离绝缘膜之间形成的热氧化膜，上述第一元件隔离绝缘膜比上述热氧化膜多孔。
更优选地，在上述任一方式中，上述元件隔离沟槽具有在上述半导体衬底和上述元件隔离绝缘膜之间形成的热氧化膜，上述第一元件隔离绝缘膜形成得比上述热氧化膜的杨氏模量低。
(5)一种半导体器件，其特征在于，在上述任一方式中，在元件形成区中具有对应于上述栅电极对上述半导体衬底掺入杂质的杂质区，上述第二元件隔离绝缘膜的层间绝缘膜侧界面和上述第一元件隔离绝缘膜侧的界面，位于上述杂质区中的比从衬底表面到杂质浓度变为最高的深度更深的区域。
在本方式中，使元件隔离区中的埋入的氧化膜从元件形成区的衬底面起下陷。由此，能够有效地抑制衬底的结晶缺陷的产生。
(6)一种半导体器件的制造方法，其特征在于，包括：在半导体衬底的电路形成面上形成衬垫氧化膜，在上述衬垫氧化膜之上形成防氧化膜的工序；去除在上述半导体衬底的电路形成面的所希望位置处形成的上述防氧化膜和上述衬垫氧化膜，在上述去除了的区域上形成规定深度的沟槽的工序；氧化上述沟槽，在上述沟槽内形成热氧化膜的工序；在包括上述热氧化膜的上述沟槽内嵌入元件隔离绝缘膜的工序；去除在上述防氧化膜之上形成的上述元件隔离绝缘膜，去除在上述半导体衬底的电路形成面之上形成的上述防氧化膜的工序；去除在上述半导体衬底的电路形成面之上形成的上述衬垫氧化膜的工序；在去除了上述衬垫氧化膜的上述半导体衬底的电路形成面上形成栅绝缘膜和栅电极的工序；在对应于上述栅电极的位置上将杂质掺入上述半导体衬底，并对具有掺入了杂质的半导体衬底进行热处理，形成扩散层的工序；以及在覆盖上述栅绝缘膜和上述元件隔离沟槽的上述栅电极的上端之上淀积具有上表面的层间绝缘膜的工序，并且在上述层间绝缘膜上形成布线层的工序，在形成上述元件隔离绝缘膜后，包括以至少≥850℃的温度对上述半导体衬底进行热处理的工序，且含有多个微细孔隙且比上述沟槽内的上述热氧化膜孔隙更多地形成经过热处理工序后的上述元件隔离绝缘膜。
在大于等于850℃，更优选地，大于等于1000℃的温度下对包括微细孔隙的膜进行热处理，在所希望的状态下，形成包括去除了碳成分的微细孔隙的氧化硅膜。另外，热处理后，也可为含碳成分的状态。
另外，关于上述的方式，例如，优选上述元件隔离绝缘膜的材质为氧化膜。此外，例如，优选地，具有第一元件隔离绝缘膜和第二元件隔离绝缘膜时都是氧化膜。或者，优选地，上述元件隔离绝缘膜是以涂敷型形成的膜。
此外，本发明人针对本发明的技术，调查了公知的实例，提取出以下现有技术。但是，没有发现包括本发明的方式且能够起本发明的作用效果的方式。
日本专利申请特开平11-307626号公报、特开平11-186378号公报、特开2003-31650号公报、特开2003-31568号公报、特开2000-114362号公报、特开06-97274号公报、特开05-47918号公报、特开05-114646号公报、特开平10-56058号公报、特开2000-223572号公报、特开2001-144170号公报、特开2001-167411号公报、特开2002-9245号公报、特开2002-289681号公报。
根据本发明，能够提供一种可有助于解决上述不合格的半导体器件及其制造方法。
附图说明
图1是关于本发明的第一实施例的概要图。
图2(a)是表示该第一实施例中的制造工序的模式图。
图2(b)是表示该第一实施例中的下一制造工序的模式图。
图2(c)是表示该第一实施例中的下一制造工序的模式图。
图2(d)是表示该第一实施例中的下一制造工序的模式图。
图2(e)是表示该第一实施例中的下一制造工序的模式图。
图2(f)是表示该第一实施例中的下一制造工序的模式图。
图2(g)是表示该第一实施例中的下一制造工序的模式图。
图2(h)是表示该第一实施例中的下一制造工序的模式图。
图2(i)是表示该第一实施例中的下一制造工序的模式图。
图2(j)是表示该第一实施例中的下一制造工序的模式图。
图3是该第一实施例的补充说明图。
图4是该第一实施例的说明图。
图5是本发明的第二实施例的比较说明图。
图6是该第二实施例的说明图。
图7是本发明的第三实施例的说明图。
图8是该第三实施例的说明图。
图9是本发明的第四实施例的说明图。
附图标记说明
1...硅衬底、2...衬垫(pad)氧化膜、3...氮化硅膜、4...元件隔离热氧化膜、5...埋入氧化膜、6...阱层、7...栅氧化膜、8...多晶硅膜、9...钨膜、10...氮化硅膜、11...热氧化膜、12...低浓度层、13...氮化硅膜、14...高浓度层、15...层间绝缘膜、16接触区、17...多晶硅膜、18...上部埋入绝缘膜、19...元件形成区、20...元件隔离区、21...栅绝缘膜、22...导电膜、23...栅绝缘膜、24...导电膜、25...导电膜、26...层间绝缘膜。
具体实施方式
本发明的发明人，针对在衬底上形成元件隔离区、在元件形成区上形成栅结构的情况，并且针对在硅衬底中以高浓度地掺入砷和磷等杂质的情况，容易产生结晶缺陷进行了研讨。其结果，当在衬底中掺入杂质时，在掺入杂质的区域(杂质形成区)中就会产生高的应力(杂质引起的应力)，此杂质引起的应力受到栅结构和元件隔离形成过程中所产生的应力(STI应力)的束缚，从而追踪产生结晶缺陷的此应力。由此，应当认为，不束缚此杂质应力地减少在元件隔离区的形成过程中所产生的应力就能够防止结晶缺陷。
元件隔离是在硅衬底上形成沟槽，嵌入有埋入氧化膜。在晶体管的形成过程中，多数情况下存在硅衬底氧化工序。由于作为氧化源的氧通过埋入氧化膜也会扩散到沟槽内部，所以即使在沟槽侧壁也会生长氧化膜。从硅变为二氧化硅时产生2倍的体积膨胀。此体积膨胀由于受到埋入的氧化膜的束缚，在硅衬底中产生高的压缩应力。为此，为了减少此压缩应力，使用埋入的埋入氧化膜的杨氏模量比热氧化膜和CVD氧化膜更低的多孔氧化膜。
根据本方法，在氮化硅膜下不需要淀积厚的硅氧化膜，就能够防止位错发生。
按照以上这样的说明的本发明，就能够提供一种可有助于解决上述不合格的半导体器件及其制造方法。由此，能够抑制在衬底的源和漏区产生的缺陷，能够提供性能更加良好的半导体器件及其制造方法。
使用图1、图2来说明本发明的第一实施例的半导体器件的制造工序。
图1是平面布局图，图2是表示图1的A-A′截面的结构图。
(1)在硅衬底1上淀积厚5～15nm的衬垫氧化膜2和厚度约150nm的氮化硅膜3。蚀刻去除所希望位置的氮化硅膜3、衬垫氧化膜2及硅衬底1的一部分，使硅衬底1表面的侧壁相对于硅衬底1形成为具有规定角度的浅沟槽(图2(a))。
(2)此后，在900℃～1150℃范围的氧化气氛中，热氧化硅衬底1表面，在沟槽部分上形成厚数nm～数十nm的元件隔离热氧化膜4(图2(b))。将杨氏模量小于70GPa的氧化膜嵌入沟槽内部(以下，埋入绝缘膜5)。例如，此氧化膜为加热以氢倍半氧硅烷化合物为主要成分的涂敷膜所获得的以SiO为主要成分的绝缘膜。或者，例如，此氧化膜为加热以甲基倍半氧硅烷化合物为主要成分的涂敷膜所获得的以SiO为主要成分的绝缘膜。
此后，在900℃～1150℃的氮气氛或氧化气氛中，对硅衬底1进行退火(图2(c))。
(3)使用化学机械抛光方法(CMP)或干法蚀刻法蚀刻低杨氏模量的埋入绝缘膜5。此时，作为防氧化膜使用的氮化硅膜3成为蚀刻停止物，具有防止氮化硅膜3下的硅衬底1被蚀刻的功能。进行背蚀刻直至暴露出上述氮化硅膜3之后，去除氮化硅膜3及衬垫氧化膜2，完成在浅沟槽内嵌入氧化膜的浅沟槽型的元件隔离结构(图2(d))。露出硅衬底的区域成为元件形成区19，沟槽区成为元件隔离区(STI区)20。
(4)在900℃、氧气氛中热处理硅衬底1表面，形成约10nm的热氧化膜，对此膜向缓冲层掺入浓度约1E13(个/cm2)的硼和磷等的杂质，形成阱层6。此后，利用稀释的HF，去除上述热氧化膜，顺序淀积和构图栅氧化膜7、多晶硅膜8、钨膜9、氮化硅膜19，形成栅电极(图2(e))。
(5)此后，在900℃、氧气氛中，进行热处理，在硅衬底表面上形成厚3～10nm的热氧化膜11，对此膜向缓冲层上的硅衬底1中掺入浓度约1E13(个/cm2)的硼(PMOS的情况)和砷(NMOS的情况)等的杂质，形成低浓度层12(图2(f))。
(6)此后，淀积作为绝缘膜的氮化硅膜13后，进行构图，形成侧壁13a，对露出的硅衬底1掺入浓度约为5E14～3E15(个/cm2)的硼(PMOS的情况)和砷(NMOS的情况)，形成高浓度层14。利用化学气相法，在衬底整个表面上淀积层间绝缘膜15，利用CMP等，对层间绝缘膜15进行平坦化(图2(g))。
(7)利用各向异性干法蚀刻，部分地去除层间绝缘膜15，形成接触区16(图2(h))。
(8)为了从硅衬底1引出电极，在接触区16上淀积形成电极插塞(plug)的多晶硅17(图2(i))。
(9)在接触区上淀积和构图铜和铝的导电膜25，并在其上淀积层间绝缘膜26，以完成晶体管。另外，由于电极插塞只要是低电阻的物质即可，所以也可以采用其它金属例如钨等。
接着，说明本实施方式的作用效果。根据迄今为止的经验可知，在衬底上形成元件隔离区、在元件形成区上形成栅结构的情况下，并在硅衬底中高浓度地掺入砷和磷等杂质的情况下，容易产生较多的结晶缺陷。这是因为，利用将杂质掺入硅衬底和掺入的原子，使硅衬底表面成为非晶态，通过此后的热处理，此非晶层就会按照基底的硅衬底的原子排列结晶化。应当认为，在此结晶化时，在来自外部的力(应力)作用的情况下，打乱结晶排列而产生结晶缺陷。即认为外部的应力诱发结晶缺陷。为此认为，若能够减少外部的应力，平稳地进行再结晶化，就能够减少结晶缺陷。应当认为，作为外部应力，除栅电极的应力外，以STI应力为主。此STI应力的机理如下所示(参照图3)，按情况有时存在数百MPa时那么大的应力。在晶体管形成过程中，存在多次硅衬底氧化工序。为此，作为氧化源的氧通过沟槽内部嵌入的氧化膜18而扩散，在沟槽侧壁也生长了氧化膜。从硅变为氧化膜(SiO2)时，产生约2倍的体积膨胀，此体积膨胀受埋入氧化膜18的束缚。在由此束缚引起的反力的影响下，在硅衬底中产生高的压缩应力，此压缩应力即为STI应力。
氧化时的体积膨胀受埋入氧化膜18束缚而产生STI应力。即，若能够使埋入氧化膜18柔软，就能够减少STI应力。在本发明中，能够使用的现有CVD氧化膜(O3-TEOS膜)和HDP膜的SiO2杨氏模量(1000℃左右的退火后)至少为70GPa。由于使用了比此杨氏模量更低的杨氏模量(柔软了)的氧化膜，所以能够减少STI应力，减少结晶缺陷。
在半导体制造工序中，在膜淀积和杂质的活性化时，增加1000℃左右的热处理(例如，源漏形成时、或SIT淀积后的热处理的致密化等)。为此，埋入绝缘膜5至少在此热处理后也需要保持低的杨氏模量(小于70GPa)。即使进行高温的热处理，为了保持低杨氏模量，例如使用加热以氢倍半氧硅烷化合物或以甲基倍半氧硅烷化合物为主要成分的涂敷膜所获得的以氧化硅为主要成分的绝缘膜。
以氢倍半氧硅烷化合物为主要成分的涂敷溶液，是将由一般式(HSiO1.5)n表示的化合物溶解在甲基异丁基酮等的溶剂中的溶液。此外，以甲基倍半氧硅烷化合物为主要成分的涂敷溶液，是将由一般式(CH3SiO1.5)n表示的化合物溶解在甲基异丁基酮等的溶剂中的溶液。对衬底涂敷这些溶液，优选在100～250℃左右的温度下进行中间加热后，在氧气氛中，优选在氮气氛中等的不活泼性气氛内以350～550℃的温度进行加热，由此将Si-O-Si的键形成阶梯结构，最终形成以SiO为主要成分的绝缘膜。
在加热以氢倍半氧硅烷化合物或以甲基倍半氧硅烷化合物为主要成分的涂敷膜所获得的以氧化硅为主要成分的绝缘膜中，在绝缘膜中存在孔隙，由于存在此孔隙，就能够降低杨氏模量。
作为控制此孔隙直径的方法，例如，使倍半氧硅烷化合物溶液中含有除甲基异丁基酮等的溶剂以外的成分，在膜中形成主成分分解的痕迹作为孔隙，由于根据膜形成温度而改变分解状态，因此就能够控制孔隙的直径，使孔径的范围包含在所选择的范围之内。
由此，即使对形成的膜进行1000℃、60分钟的退火，杨氏模量也会小于等于35GPa，这是特别有效的。
因此，能够确保经过加工形成中的最高温度热处理后的强度。例如，应当认为，作为最高温度热处理工序，是栅氧化膜形成和STI的致密化的热处理等。例如，在最高温度热处理工序中，至少进行小于等于850℃的处理。更优选，假设进行小于等于1000℃的处理来形成半导体器件。或者，在存在甲基的膜中，优选地，元件隔离绝缘膜形成后的热处理温度大致为使甲基改变的温度。
另外，例如，可以使用压痕(インデンテ—シヨン)测量法来测量这些特性。
由此，在900～1150℃的退火后，形成的元件隔离绝缘膜即埋入绝缘膜5的平均孔径为从1nm到小于1.3nm。
图4是利用X射线漫散射法所获得的利用本实施例公开的方法制作出的膜中的孔径以及根据孔径及其存在比率的孔径分布的结果。例如，也可以以X射线漫散射测量数据和X射线反射测量数据为基础，根据假设的球状散射体的散射系数与理论散射强度进行比较，通过计算出散射体的直径分布来进行求解。
峰值的孔径为大约0.5nm。最大的孔径为5nm。优选的状态不是大量存在大的孔隙(例如≥10μm)状态，而是大量包括至少小于等于5nm的微细孔隙的状态。此外还有，由于X射线散射，从而使孔径的最大分布处于从0.4nm到5nm的范围内。此外，平均孔径成为从1nm到小于1.3nm。优选此值范围，是基于以下观点：至少使孔径不太小，抑制杨氏模量变大，就能够抑制因孔隙大而导致绝缘膜的机械强度和电绝缘耐压的下降，能够有效地提高半导体器件特性。
另外，能够比由以SiO2为主要成分而构成的最下层的层间绝缘膜15多孔地形成这样的元件隔离绝缘膜。
此外，能够比在沟槽表面形成的元件隔离热氧化膜4多孔地形成这样的元件隔离绝缘膜。或者能够比栅氧化膜7多孔地形成这样的元件隔离绝缘膜。能够比这种热氧化膜多孔地形成这样的元件隔离绝缘膜。
另外，元件隔离绝缘膜构成为使其杨氏模量低于元件隔离绝缘膜4。或者，能够比最下层的层间绝缘膜的杨氏模量低地形成。
另外，作为涂敷上述的绝缘膜形成用的溶液的方法，可列举出旋转涂敷和狭缝涂敷或印刷方式。并且，由于通过加热此涂敷膜形成绝缘膜，所以与即使在高密度地形成微细沟槽的情况用CVD形成的绝缘膜比较，其台阶的覆盖性良好，有利于消除表面台阶。
此外，针对Si晶片的大直径化，在使用CVD法形成绝缘膜的情况下，需要大型的膜形成装置，设备成本对元件成本带来很大的影响。相反，本发明中，由于以涂敷和加热方式形成绝缘膜，就能够大幅度地降低设备成本，能够期待所谓的很有效地抑制生产线的投资成本以及元件成本。
假如，用CVD法形成绝缘膜时，将烃基硅烷化合物、烃氧基硅烷化合物作为主要成分使用在源气体中，利用ECR(电子回旋共振)等离子体CVD(化学气相淀积)方法等，最终能够形成以SiO为主要成分的绝缘膜。例如，作为烃基硅烷化合物，可以使用三甲基硅烷和四甲基硅烷。应当认为，作为烃氧基硅烷化合物，可以使用甲基(メトニジ)硅烷和丁氧硅烷等。
此时也是，作为控制绝缘膜中存在的孔隙直径的方法，例如可列举出，作为源气体含有热分解温度高的成分，在形成膜时通过350℃-450℃的加热，在膜中形成主成分分解的痕迹作为孔隙的方法。
利用这种方法，通过各种选择热分解温度高的成分，就能够根据形成膜的温度改变分解状态，由此通过控制孔隙的形成，就能够将平均孔径范围包含在所选择的范围内。
虽然使用化学气相法(CVD法)制作层间绝缘膜15，不用说，使用到目前为止示出的以氢倍半氧硅烷化合物或以甲基倍半氧硅烷化合物为主要成分的涂敷膜也无妨。此外，作为布线层的层间绝缘膜也可使用上述膜。层间绝缘膜能够使用氧化硅等。
本实施例中记载的膜与热氧化膜比较，存在对于HF的蚀刻速度大的情况。
使用图5及图6说明本发明的第二实施例。基本结构可包括与上述第一实施例同样的方式。在第二实施例中，如第二实施例的说明图即图5所示的加工过程中的方式，由于对硅衬底表面在A部陷入埋入氧化膜5，在此凹陷区域形成栅电极材料即多晶硅膜8，所以存在导致电性能下降的情况。为此，如图6所示，按图2(c)淀积绝缘膜5后，从元件形成区的衬底1的表面到下侧蚀刻嵌入的第杨氏模量的埋入绝缘膜5。在由此形成的埋入绝缘膜5的表面之上，利用CVD等，用耐HF比埋入氧化膜5高的上述埋入氧化膜18(例如与热氧化膜基本上相同的HDP膜和O3-TEOS膜等)堵塞沟槽上端部。
形成埋入氧化膜5，使其比上部埋入氧化膜18杨氏模量低。此外，以比上部埋入氧化膜18多孔地形成埋入氧化膜5。
在此，由于增厚HDP膜和O3-TEOS膜时，在STI沟槽上端部应力变大，所以，优选地，此HDP膜等的厚度为可能的最薄限度，例如，小于等于50nm，优选为小于等于30nm。
作为减少STI应力的方法，有在工序(1)的热氧化膜2形成后，在NO气体中进行热处理，在硅衬底和热氧化膜2界面形成氧氮化物的方法；曝露在氮等离子体，在热氧化膜2表面形成氧氮化物的方法；形成栅电极以形成STI的方法等。这些方法是抑制氧的扩散或减少氧化量，减少STI应力的方法，由于不能使STI应力完全为零，即使执行了这些方法时本方法也是有效的。即，存在以STI为起因产生的应力时本方法有效。
此外，图7及图8表示本发明的第三实施例。
第三实施例能够包括与第二实施例基本相同的方式。在第三实施例中，在元件形成区中具有与上述栅电极对应的、对上述半导体衬底掺入杂质的杂质区，在上述杂质区中的比从衬底表面到杂质浓度为最高的深度更深的区域上，形成上述第二元件隔离绝缘膜的上述层间绝缘膜15侧界面与上述第一元件隔离绝缘膜侧的界面。为此，至少第一元件隔离绝缘膜，在比上述区域深的区域形成层间绝缘膜的表面。
具体地，存在埋入绝缘膜5的层间绝缘膜15侧的表面(图7)或上部埋入绝缘膜18的情况，该膜的层间绝缘膜15的表面(图8)位于上述衬底表面的下侧。另外，元件隔离绝缘膜的端部由于存在平坦性差的情况，所以上述比较是比较元件隔离绝缘膜的中央部的平坦区域中的高度值。本方式中，使元件隔离区中的埋入氧化膜比元件形成区的衬底面凹陷(27)。由此，能够有效地抑制衬底结晶缺陷的发生。
在实现因在掺入杂质的区域(杂质形成区)产生的高的应力(杂质引起应力)而产生的结晶缺陷的对策的同时，能够在晶体管形成过程中的大多数硅衬底氧化工序中，随作为氧化源的氧向沟槽内部的扩散，抑制由于构成半导体衬底的Si向SiO2变化时的体积膨胀而在硅衬底中产生的高的压缩应力，能够有效地抑制特性的劣化。
此外，具体地可用以下的方式。
若参照与图7及图8对应的图1，则在本方式中，形成元件隔离区，使其包含将有栅电极的第一元件隔离区中的上述埋入绝缘膜的上侧的第一端面，在没有上述栅电极膜的第二元件隔离区中的上述埋入绝缘膜的第二端面之上形成的区域。
没有上述栅电极的第二元件隔离区，例如，可以是位于上述第一元件隔离区的周围的区域。在离沟槽侧端部的距离为沟槽深度大小的测量区域中，能够检测出作为上述第二元件隔离区测量的上述绝缘膜的端面。假设，不容易规定上述测量区域时，也可在包含由有源区夹持的元件隔离区的中央的区域进行测量(例如，在元件隔离区的衬底侧端部形成比元件隔离区低的低下部时，可以避开这个区域)。
另外，例如，上述第一界面是上述埋入绝缘膜的界面中的与位于其上的栅电极相对的区域的界面。此外，例如，上述第二界面是上述埋入绝缘膜的界面中的与其上形成的层间绝缘膜相对的区域的界面。
另外，第一端面和第二端面之差可以是比上述栅绝缘膜的厚度大的方式。
图9示出了本发明的第四实施例。图9基本上可包括与第一实施例等相同的方式，但自电极以上的方式，在栅绝缘膜21之上形成浮置栅的导电膜22，在其上形成栅绝缘膜23及控制栅的导电膜24。另外，覆盖这些电极形成层间绝缘膜，在其上形成布线层。
氧化工序多，氧化量也多，STI应力在快闪存储器中就会变大(参照图9)。为此，本方法特别有利于快闪存储器。
此外，按本发明人所进行的实验，STI宽度(沟槽宽度)在小于等于0.2μm时上述STI应力急剧变大，容易发生结晶缺陷。为此，本技术在STI宽度≤0.2μm的器件中特别有效。
另外，涂敷型的膜与CVD氧化膜相比，即使在STI宽度狭窄的区域也可以进行嵌入。由于CVD氧化膜的埋入氧化膜特性在STI宽度≤0.12μm时恶化，所以，涂敷型的埋入绝缘膜在STI宽度(≤0.12μm的器件)中特别有效。

Claims (13)

1.一种半导体器件，其特征在于，包括：
在半导体衬底的主表面上形成的多个元件形成区；
位于上述元件形成区之间、且嵌入有元件隔离绝缘膜的元件隔离沟槽；以及
在上述元件形成区上形成的栅绝缘膜，
上述元件隔离沟槽具有在上述半导体衬底和上述元件隔离绝缘膜之间形成的热氧化膜；上述元件隔离绝缘膜内部含有平均孔径为1nm到小于1.3nm的多个微细孔隙且比上述热氧化膜具有更多孔隙。
2.一种半导体器件，其特征在于，包括：
在半导体衬底的主表面上形成的多个元件形成区；
位于上述元件形成区之间且嵌入有元件隔离绝缘膜的元件隔离沟槽；
在上述元件形成区上形成的栅绝缘膜，
上述元件隔离沟槽在上述元件隔离绝缘膜和上述半导体衬底的表面之间具有热氧化膜，在上述元件隔离绝缘膜和上述热氧化膜之间比热氧化膜更薄地形成氮化膜或不形成氮化膜，上述元件隔离绝缘膜内部含有平均孔径为1nm到小于1.3nm的多个微细孔隙，且在经过形成半导体器件时的最高升温温度后，具有形成的小于等于5nm的孔比大于等于10nm的孔更多的多孔膜。
3.根据权利要求1或2中所述的半导体器件，其特征在于，经过形成器件最高升温温度后，上述元件隔离绝缘膜的杨氏模量为比70GPa低的值。
4.一种半导体器件，其特征在于，包括：
在半导体衬底的主表面上形成的多个元件形成区；
位于上述元件形成区之间且嵌入有元件隔离绝缘膜的元件隔离沟槽；
在上述元件形成区上形成的栅绝缘膜，
上述元件隔离沟槽具有在上述半导体衬底和上述元件隔离绝缘膜之间形成的热氧化膜；上述元件隔离绝缘膜的杨氏模量比上述热氧化膜的杨氏模量低。
5.根据权利要求4中所述的半导体器件，其特征在于，上述元件隔离绝缘膜，经过形成器件最高升温温度后，具有小于等于5nm的孔比大于等于10nm的孔更多的多孔状态，且杨氏模量比70Gpa低。
6.根据权利要求1至5任一项中所述的半导体器件，其特征在于，元件形成区中具有对应于栅电极对上述半导体衬底掺入杂质的杂质区，上述元件隔离绝缘膜的层间绝缘膜侧界面位于上述杂质区中的比从衬底表面到杂质浓度变为最高的深度更深的区域。
7.一种半导体器件，其特征在于，包括：
在半导体衬底的主表面上形成的多个元件形成区；
位于上述元件形成区之间且嵌入有元件隔离绝缘膜的元件隔离沟槽；以及
在形成在上述元件形成区上的栅绝缘膜和栅电极和上述栅电极的上方形成的多个布线层，
上述元件隔离绝缘膜，包括在衬底表面形成了热氧化膜的上述元件隔离沟槽之上淀积的第一元件隔离绝缘膜、和在上述第一元件隔离绝缘膜之上淀积的第二元件隔离绝缘膜，上述第一元件隔离绝缘膜的内部含有平均孔径为1nm到小于1.3nm的多个微细孔隙，上述第一元件隔离绝缘膜比上述第二元件隔离绝缘膜具有更多孔隙。
8.根据权利要求7中所述的半导体器件，其特征在于，上述元件隔离沟槽具有形成在上述半导体衬底和上述第一元件隔离绝缘膜之间的热氧化膜，上述第一元件隔离绝缘膜比上述热氧化膜具有更多孔隙。
9.根据权利要求7中所述的半导体器件，其特征在于，上述元件隔离沟槽具有形成在上述半导体衬底和上述元件隔离绝缘膜之间的热氧化膜，上述第一元件隔离绝缘膜的杨氏模量比上述热氧化膜的杨氏模量低。
10.根据权利要求7中所述的半导体器件，其特征在于，在元件形成区中具有对应于上述栅电极对上述半导体衬底掺入杂质的杂质区，上述第二元件隔离绝缘膜的层间绝缘膜侧界面和上述第一元件隔离绝缘膜侧的界面位于上述杂质区中的比从衬底表面到杂质浓度变为最高的深度更深的区域。
11.根据权利要求7中所述的半导体器件，其特征在于，上述元件隔离绝缘膜包括加热以氢倍半氧硅烷化合物为主要成分的涂敷膜所获得的以SiO为主要成分的绝缘膜。
12.根据权利要求7中所述的半导体器件，其特征在于，上述元件隔离绝缘膜包括加热以甲基倍半氧硅烷化合物为主要成分的涂敷膜所获得的以SiO为主要成分的绝缘膜。
13.一种半导体器件的制造方法，其特征在于，包括：
在半导体衬底的电路形成面上形成衬垫氧化膜，在上述衬垫氧化膜之上形成防氧化膜的工序；
去除在上述半导体衬底的电路形成面的所希望位置处形成的上述防氧化膜和上述衬垫氧化膜，在上述去除了的区域上形成规定深度的沟槽的工序；
氧化上述沟槽，在上述沟槽内形成热氧化膜的工序；
在包括上述热氧化膜的上述沟槽内嵌入元件隔离绝缘膜的工序；
去除在上述防氧化膜之上形成的上述元件隔离绝缘膜，去除在上述半导体衬底的电路形成面之上形成的上述防氧化膜的工序；
去除在上述半导体衬底的电路形成面之上形成的上述衬垫氧化膜的工序；
在去除了上述衬垫氧化膜的上述半导体衬底的电路形成面上形成栅绝缘膜和栅电极的工序；
在对应于上述栅电极的位置上将杂质掺入上述半导体衬底，并对具有掺入了杂质的半导体衬底进行热处理，形成扩散层的工序；以及
淀积覆盖上述栅绝缘膜和上述元件隔离沟槽的、且在上述栅电极的上端之上具有上表面的层间绝缘膜的工序，并且在上述层间绝缘膜上形成布线层的工序，
在形成上述元件隔离绝缘膜后，包括以至少≥850℃的温度对上述半导体衬底进行热处理的工序，且经过热处理工序后的上述元件隔离绝缘膜形成为含有平均孔径为1nm到小于1.3nm的多个微细孔隙并且孔隙比上述沟槽内的上述热氧化膜的孔隙更多。
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