KR20050063677A - 레이더 장치 - Google Patents

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Abstract

내부 클록의 주파수를 높이지 않고 거리 측정 분해능을 향상한다.
주기(Tc)의 내부 클록(CLK)에 근거하여 변조 신호 및 변조 신호에 동기하는 트리거 신호를 생성하는 변조 신호 생성부와, 변조 신호로 반송파를 변조한 고주파 신호를 출력하는 변조부와, 측정 대상체에서 반사된 고주파 신호로부터 추출한 변조 신호와 트리거 신호에 근거하여 검출 신호(Sd)의 펄스 폭을 구하는 펄스 폭 산출부(16)를 구비하고, 펄스 폭 산출부(16)는, 검출 신호(Sd)를 Tc/n, 2×Tc/n, …, (n-1)×Tc/n씩 지연시킨 지연 검출 신호(Sd2∼Sdn)를 출력하는 지연 회로(DL1)와, 검출 신호(Sd) 및 지연 검출 신호(Sd2∼Sdn)의 입력 시에 내부 클록(CLK)의 상승 에지에 동기하여 카운트하는 카운터 회로(CNT11∼CNT1n)와, 각 카운트 값의 총계에 Tc/n를 곱하여 검출 신호(Sd)의 펄스 폭을 구하는 연산 회로(16a)를 구비하였다.

Description

레이더 장치{RADAR APPARATUS}
본 발명은, 예컨대, 차량 등에 탑재되어 장해물 등의 측정 대상체까지의 거리를 검출 가능하게 구성된 레이더 장치에 관한 것이다.
이러한 종류의 레이더 장치로서, 일본국 특개평 7-244154호 공보에 개시된 레이더 장치가 알려져 있다. 이 레이더 장치는, 동일 공보 중의 도 1에 도시하는 바와 같이, 트리거 신호 발생 회로(1), 송신 수단(4), 반사 신호 수신 회로(24), 및 거리 검출 회로(26)를 구비하여 구성되어 있다. 이 경우, 반사 신호 수신 회로(24)는, PD(6), 대수(對數) 증폭 회로(21), A/D 변환기(22), 및 반사 파형 메모리(23)를 구비하고 있다. 이 레이더 장치에서는, 트리거 신호 발생 회로(1)가, 송신 수단(4)에 송신 개시의 신호를 부여하는 동시에 A/D 변환기(22)에 변환 개시의 신호(스타트 신호)를 부여한다. 이어서, A/D 변환기(22)는, 트리거 신호 발생 회로(1)로부터의 스타트 신호를 입력한 시점부터 A/D 변환을 개시한다. 이것에 의해, 반사 파형 메모리(23)에는, 송신 수단(4)에 의한 송신의 개시부터의 반사 신호의 파형이 샘플링 간격마다 시간 순으로 디지털 데이터로 기억된다. 한편, 거리 검출 회로(26)는, 반사 파형 메모리(23)에 기억되어 있는 반사 신호의 파형에서의 상승점을 검출하는 동시에, 기억되어 있는 디지털 데이터의 데이터 점 수와 샘플링 간격과의 곱에 근거하여, 반사 신호의 파형에 관한 기록 개시(요컨대 A/D 변환기(22)에 의한 A/D 변환의 개시)부터 검출한 상승점까지의 시간을 구하고, 구한 시간과 광의 속도로부터 반사체(5)까지의 거리를 검출한다.
(특허문헌 1)일본국 특개평 7-244154호 공보(제3-4페이지, 도 1)
그러나, 이 레이더 장치에는, 이하의 문제가 있다. 즉, 이러한 종류의 레이더 장치에서는, 일반적으로, 트리거 신호 발생 회로(1)나 반사 신호 수신 회로(24) 등은, 장치 내부에 배치된 수정 발진기에 의해서 출력되는 내부 클록에 동기하여 동작하도록 설계되어 있다. 이 때문에, 이 레이더 장치에서도, 스타트 신호에 근거하여 A/D 변환을 개시하는 A/D 변환기(22)에 의한 반사 신호의 파형에 관한 기록 개시의 타이밍이나 A/D 변환기(22)의 샘플링 클록은, 내부 클록에 동기하고 있다고 생각된다. 한편, 반사 신호는, 반사체(5)까지의 거리에 비례하므로, 반사 신호의 파형에 관한 상승점은 샘플링 클록과는 비동기로 되어 있다. 이 때문에, 이 비동기가 되는 부분에서, 최장으로서 샘플링 클록의 1주기 정도의 불확정한 시간이 항상 부수한다. 따라서, 반사 신호의 파형에 관한 기록 개시 시점부터 상승점까지의 시간에 대한 분해능이 최장으로 샘플링 클록의 1주기 정도가 되는 결과, 반사체(5)까지의 거리의 분해능도 샘플링 클록의 1주기와 광의 속도의 곱셈값 정도이므로, 높은 분해능으로 할 수 없다는 문제점이 있다. 또한, 상기의 불확정한 시간은, 반사 신호의 파형에 관한 기록 개시부터 상승점까지의 시간에 무관계하게 존재하므로, 반사 신호의 파형에 관한 기록 개시부터 상승점까지의 시간이 짧을수록, 요컨대, 반사체까지의 거리가 짧을수록 거리 측정의 오차가 커지는 문제점이 있다.
이러한 문제점은 샘플링 클록의 주파수를 높게 함으로써 개선이 가능하다. 그러나, 일반적으로, 샘플링 클록 주파수를 높게 하면 할 수록, 고속인 전자 부품을 사용해야 할 필요가 있고, 이러한 전자 부품은 저속의 전자 부품과 비교하여 고가이므로, 레이더 장치의 제조 비용이 오르는 문제점이 있다.
본 발명은, 이러한 문제점을 감안하여 이루어진 것으로서, 내부 클록의 주파수를 높게 하지 않고 거리 측정의 분해능을 향상할 수 있는 레이더 장치를 제공하는 것을 주 목적으로 한다.
본 발명에 관한 레이더 장치는, 주기(Tc)의 내부 클록에 근거하여 소정 펄스 폭의 변조 신호를 생성하는 동시에 상기 변조 신호에 동기하여 트리거 신호를 생성하는 변조 신호 생성부와, 반송파를 생성하는 반송파 생성부와, 입력한 상기 변조 신호로 상기 반송파를 변조하여 생성한 고주파 신호를 출력하는 변조부와, 송신 안테나를 통해 송신된 상기 고주파 신호 중의 측정 대상체에서 반사되어 수신 안테나에서 수신된 고주파 신호로부터 상기 변조 신호를 추출하는 변조 신호 추출부와, 상기 트리거 신호와 상기 변조 신호 추출부에 의해서 추출된 상기 변조 신호에 근거하여 상기 측정 대상체까지의 거리를 측정 가능한 검출 신호를 생성하는 검출 신호 생성부와, 상기 검출 신호의 펄스 폭을 산출하는 펄스 폭 산출부를 구비하고, 상기 펄스 폭 산출부는, 입력한 상기 검출 신호를 Tc/n, 2×Tc/n, …, (n-1)×Tc/n씩 지연시킨 (n-1)의 지연 검출 신호를 생성하는 지연 회로와, 상기 검출 신호를 입력하고 있는 동안에만 상기 내부 클록 및 상기 지연 내부 클록의 상승 에지 또는 하강 에지에 동기하여 각각 카운트 동작을 실행하는 n개의 카운터 회로와, 상기 각 카운터 회로의 카운트 값의 총계를 산출하는 동시에 상기 총계에 Tc/n을 곱하여 상기 검출 신호의 펄스 폭을 산출하는 연산 회로를 구비하고 있다.
또, 본 발명에 관한 레이더 장치는, 주기(Tc)의 내부 클록에 근거하여 소정 펄스 폭의 변조 신호를 생성하는 동시에 상기 변조 신호에 동기하여 트리거 신호를 생성하는 변조 신호 생성부와, 반송파를 생성하는 반송파 생성부와, 입력한 상기 변조 신호로 상기 반송파를 변조하여 생성한 고주파 신호를 출력하는 변조부와, 송신 안테나를 통해 송신된 상기 고주파 신호 중의 측정 대상체에서 반사되어 수신 안테나에서 수신된 고주파 신호로부터 상기 변조 신호를 추출하는 변조 신호 추출부와, 상기 트리거 신호와 상기 변조 신호 추출부에 의해서 추출된 상기 변조 신호에 근거하여 상기 측정 대상체까지의 거리를 측정 가능한 검출 신호를 생성하는 검출 신호 생성부와, 상기 검출 신호의 펄스 폭을 산출하는 펄스 폭 산출부를 구비하고, 상기 펄스 폭 산출부는, 입력한 상기 내부 클록을 Tc/n, 2×Tc/n, …, (n-1)×Tc/n씩 지연시킨 (n-1)의 지연 내부 클록을 생성하는 지연 회로와, 상기 검출 신호를 입력하고 있는 동안에만 상기 내부 클록 및 상기 지연 내부 클록의 상승 에지 또는 하강 에지에 동기하여 각각 카운트 동작을 실행하는 n개의 카운터 회로와, 상기 각 카운터 회로의 카운트 값의 총계를 산출하는 동시에 상기 총계에 Tc/n을 곱하여 상기 검출 신호의 펄스 폭을 산출하는 연산 회로를 구비하고 있다.
이 경우, 상기의 레이더 장치에서, 상기 펄스 폭 산출부가 상기 총계에 Tc/n을 곱한 값에 Tc/(2×n)를 가산하여 상기 검출 신호의 펄스 폭을 산출하는 것이 바람직하다.
또, 본 발명에 관한 레이더 장치는, 주기(Tc)의 내부 클록에 근거하여 소정 펄스 폭의 변조 신호를 생성하는 동시에 상기 변조 신호에 동기하여 트리거 신호를 생성하는 변조 신호 생성부와, 반송파를 생성하는 반송파 생성부와, 입력한 상기 변조 신호로 상기 반송파를 변조하여 생성한 고주파 신호를 출력하는 변조부와, 송신 안테나를 통해 송신된 상기 고주파 신호 중의 측정 대상체에서 반사되어 수신 안테나에서 수신된 고주파 신호로부터 상기 변조 신호를 추출하는 변조 신호 추출부와, 상기 트리거 신호와 상기 변조 신호 추출부에 의해서 추출된 상기 변조 신호에 근거하여 상기 측정 대상체까지의 거리를 측정 가능한 검출 신호를 생성하는 검출 신호 생성부와, 상기 검출 신호의 펄스 폭을 산출하는 펄스 폭 산출부를 구비하고, 상기 펄스 폭 산출부는, 입력한 상기 검출 신호를 Tc/(2×n), 2×Tc/(2×n), …, (n-1)×Tc/(2×n)씩 지연시킨 (n-1)의 지연 검출 신호를 생성하는 지연 회로와, 상기 검출 신호 및 상기 각 지연 검출 신호를 입력하고 있는 동안에만 상기 내부 클록의 상승 에지 및 하강 에지에 동기하여 각각 카운트 동작을 실행하는 n개의 카운터 회로와, 상기 각 카운터 회로의 카운트 값의 총계를 산출하는 동시에 상기 총계에 Tc/(2×n)를 곱하여 상기 검출 신호의 펄스 폭을 산출하는 연산 회로를 구비하고 있다.
주기(Tc)의 내부 클록에 근거하여 소정 펄스 폭의 변조 신호를 생성하는 동시에 상기 변조 신호에 동기하여 트리거 신호를 생성하는 변조 신호 생성부와, 반송파를 생성하는 반송파 생성부와, 입력한 상기 변조 신호로 상기 반송파를 변조하여 생성한 고주파 신호를 출력하는 변조부와, 송신 안테나를 통해 송신된 상기 고주파 신호 중의 측정 대상체에서 반사되어 수신 안테나에서 수신된 고주파 신호로부터 상기 변조 신호를 추출하는 변조 신호 추출부와, 상기 트리거 신호와 상기 변조 신호 추출부에 의해서 추출된 상기 변조 신호에 근거하여 상기 측정 대상체까지의 거리를 측정 가능한 검출 신호를 생성하는 검출 신호 생성부와, 상기 검출 신호의 펄스 폭을 산출하는 펄스 폭 산출부를 구비하고, 상기 펄스 폭 산출부는, 입력한 상기 내부 클록을 Tc/(2×n), 2×Tc/(2×n), …, (n-1)×Tc/(2×n)씩 지연시킨 (n-1)의 지연 내부 클록을 생성하는 지연 회로와, 상기 검출 신호를 입력하고 있는 동안에만 상기 내부 클록 및 상기 지연 내부 클록의 상승 에지 및 하강 에지에 동기하여 각각 카운트 동작을 실행하는 n개의 카운터 회로와, 상기 각 카운터 회로의 카운트 값의 총계를 산출하는 동시에 상기 총계에 Tc/(2×n)를 곱하여 상기 검출 신호의 펄스 폭을 산출하는 연산 회로를 구비하고 있다.
이 경우, 상기의 레이더 장치에서, 상기 펄스 폭 산출부가 상기 총계에 Tc/(2×n)를 곱한 값에 Tc/(4×n)를 가산하여 상기 검출 신호의 펄스 폭을 산출하는 것이 바람직하다.
이하, 본 발명에 관한 레이더 장치의 최선의 형태에 관해서, 첨부 도면을 참조하여 설명한다.
최초에, 레이더 장치(1)의 구성에 관해서, 도면을 참조하여 설명한다.
레이더 장치(1)는, 도 1에 도시하는 바와 같이, 펄스 생성부(본 발명에서의 변조 신호 생성부)(2), 반송파 생성부(3), 분배부(4), 변조부(5), 송신 안테나(6), 수신 안테나(11), 믹서부(본 발명에서의 변조 신호 추출부)(12), 증폭부(13), 콤퍼레이터부(14), 검출 신호 생성부(15), 및 펄스 폭 산출부(16)를 구비하고, 측정 대상체(예컨대 차량)(OB)와의 사이의 거리(L)를 측정 가능한 검출 신호(Sd)를 생성하는 동시에 검출 신호(Sd)의 펄스 폭(Tw)을 산출 가능하게 구성되어 있다.
펄스 생성부(2)는, 내부에 배치된 수정 발진기(도시 생략)로부터 출력되는 내부 클록(CLK)(1주기:Tc)에 근거하여, 도 1에 도시하는 바와 같이, 펄스 형상의 트리거 신호(STG)를 생성하여 검출 신호 생성부(15)에 출력한다. 또, 펄스 생성부(2)는, 트리거 신호(STG)에 동기하여 펄스 형상의 베이스밴드 신호(변조 신호)(STB)를 생성하여 변조부(5)에 출력한다. 또, 펄스 생성부(2)는, 내부 클록(CLK)을 펄스 폭 산출부(16)에 출력한다. 반송파 생성부(3)는, 일례로서 준(準)밀리파대의 소정 주파수(예컨대 24GHz)의 반송파(Sc)를 연속해서 생성하여 분배부(4)에 출력한다. 분배부(4)는, 입력한 반송파(Sc)를 분배하여 변조부(5) 및 믹서부(12)에 출력한다. 변조부(5)는, 입력한 베이스밴드 신호(STB)로 반송파(Sc)를 변조하여 고주파 신호(STR)를 생성하는 동시에, 생성한 고주파 신호(STR)를 송신 안테나(6)로부터 송신시킨다. 한편, 수신 안테나(11)는, 송신 안테나(6)를 통해 송신된 고주파 신호(STR) 중의 차량(0B)에 의해서 반사된 고주파 신호(STR)를 수신하는 동시에, 고주파 신호(SRR)로서 믹서부(12)에 출력한다. 이 경우, 송신 안테나(6) 및 수신 안테나(11)는, 일례로서, 패치 안테나로 구성되어 있다.
믹서부(12)는, 도 1에 도시하는 바와 같이, 입력한 고주파 신호(SRR)와 분배부(4)로부터 입력한 반송파(Sc)를 믹싱하여 다운 컨버트함으로써, 고주파 신호(SRR)로부터 베이스밴드 신호(STB)에 대응하는 신호 성분을 베이스밴드 신호(SRB)로서 추출하여 증폭부(13)에 출력한다. 증폭부(13)는, 동일 도면에 도시하는 바와 같이, 입력한 베이스밴드 신호(SRB)를 증폭하여 콤퍼레이터부(14)에 출력한다. 콤퍼레이터부(14)는, 입력한 베이스밴드 신호(SRB)를 기준 전원의 기준 전압(Vr)과 비교하여, 베이스밴드 신호(SRB)를 파형 정형하여 검출 신호 생성부(15)에 출력한다. 이것에 의해, 베이스밴드 신호(SRB)에 포함되어 있는 기준 전압(Vr)을 하회하는 노이즈 성분이 베이스밴드 신호(SRB)로부터 제거된다.
검출 신호 생성부(15)는, 트리거 신호(STG)와 파형 정형된 베이스밴드 신호(SRB)에 근거하여, 검출 신호(Sd)를 생성하여 출력한다. 구체적으로는, 검출 신호 생성부(15)는, 예컨대, RS 플립플롭(도시 생략)을 구비하여 구성되고, 트리거 신호(STG)의 입력에 동기하여(일례로서 트리거 신호(STG)의 상승 에지에 동기하여) RS 플립플롭의 출력 신호를 세트하며, 베이스밴드 신호(SRB)의 입력에 동기하여(일례로서 베이스밴드 신호(SRB)의 상승 에지에 동기하여) RS 플립플롭의 출력 신호를 리셋함으로써, 트리거 신호(STG)의 입력에 동기하여 상승하고, 베이스밴드 신호(SRB)의 입력에 동기하여 하강하는 검출 신호(Sd)를 생성한다. 이 구성에 의해, 검출 신호(Sd)의 펄스 폭(Tw)은, 송신 안테나(6)로부터 송신된 고주파 신호(STR)가 차량(OB)에 도달하여 되돌아오기까지의 시간과 동일한 시간이 된다.
펄스 폭 산출부(16)는, 도 2에 도시하는 바와 같이, 지연 회로(DL1), n개의 카운터 회로(CNT11∼CNT1n), 및 연산 회로(16a)를 구비하고, 입력한 검출 신호(Sd)의 펄스 폭(Tw)을 산출한다. 지연 회로(DL1)는, 각각 동일한 지연 시간(Tc/n)(n은 2 이상의 자연수. 이하, 동일)으로 규정된 (n-1)개의 지연 소자(DL11∼DL1n-1)를 구비하는 동시에, 각 지연 소자(DL11∼DL1n-1)가 이 순서로 직렬로 접속되어 구성되어 있다. 이 구성에 의해, 지연 회로(DL1)는, 지연 소자(DL11) 측으로부터 입력한 검출 신호(Sd)를 Tc/n, 2×Tc/n, …, (n-1)×Tc/n씩 지연시킨 (n-1)의 지연 검출 신호(Sd2∼Sdn)를 출력한다. 각 카운터 회로(CNT11∼CNT1n)는, 각각의 클록 단자에 내부 클록(CLK)이 입력되고, 내부 클록(CLK)의 한쪽 에지(일례로서 상승 에지)에 동기하여 카운트(업) 동작 가능하게 구성되어 있다. 또, 각 카운터 회로(CNT11∼CNT1n)는, 검출 신호(Sd), 지연 검출 신호(Sd2, Sd3, …, Sdn)가 인에이블 단자(동일 도면 중에서는 EN)에 각각 입력되어 있다. 이 구성에 의해, 각 카운터 회로(CNT11∼CNT1n)는, 검출 신호(Sd), 지연 검출 신호(Sd2, Sd3, …, Sdn)가 각각 입력되어 있는 동안에만 내부 클록(CLK)에 동기하여 카운트 동작을 실행하고, 검출 신호(Sd), 지연 검출 신호(Sd2, Sd3, …, Sdn)의 펄스 폭에 따른(거의 비례한) 카운트 값(D1∼Dn)을 각각 출력한다. 연산 회로(16a)는, 예컨대 CPU로 구성되고, 각 카운트 값(D1∼Dn)의 총계(Dsum)를 산출한다. 또, 연산 회로(16a)는, 산출한 총계(Dsum)에 Tc/n를 곱하는 동시에, 곱하여 얻은 값에 Tc/(2×n)를 가산함으로써, 검출 신호(Sd)의 펄스 폭(Tw)을 산출한다. 또, 연산 회로(16a)는, 산출한 펄스 폭(Tw)을 나타내는 펄스 폭 데이터(Dtw)를 출력한다.
다음에, 레이더 장치(1)의 전체적인 동작에 관해서 도 1, 도 3∼도 6을 참조하여 설명한다. 또한, 발명의 이해를 용이하게 하기 위해서, 일례로서, n=4의 경우, 요컨대, 펄스 폭 산출부(16)가, 4개의 카운터 회로(CNT11∼CNT14)와, 3개의 지연 소자(DL11∼DL13)로 구성된 지연 회로(DL1)를 구비하여 구성된 예에 관해서 설명한다.
이 레이더 장치(1)에서는, 도 1에 도시하는 바와 같이, 펄스 생성부(2)가, 트리거 신호(STG)를 생성하여 검출 신호 생성부(15)에 출력하는 동시에, 트리거 신호(STG)에 동기하여 생성한 베이스밴드 신호(STB)를 변조부(5)에 출력한다. 이 때에, 검출 신호 생성부(15)는, 펄스 생성부(2)로부터 입력한 트리거 신호(STG)에 동기하여 검출 신호(Sd)의 생성을 개시한다. 한편, 변조부(5)는, 펄스 생성부(2)로부터 입력한 베이스밴드 신호(STB)로 분배부(4)로부터 출력된 반송파(Sc)를 변조하여 고주파 신호(STR)를 생성하여, 송신 안테나(6)에 출력한다. 이것에 의해, 송신 안테나(6)로부터 고주파 신호(STR)가 송신된다.
한편, 수신 안테나(11)는, 펄스 생성부(2)에 의한 베이스밴드 신호(STB)(요컨대 트리거 신호(STG))의 출력으로부터 소정 시간(T1) 경과 후에, 차량(0B)에 의해서 반사된 고주파 신호(STR)를 입력한다. 이 경우, 소정 시간(T1)은, 고주파 신호(STR)가 레이더 장치(1)와 차량(0B)간의 거리(L)를 왕복하는 시간, 요컨대 거리(L)의 2배의 거리(2×L)를 전파하는데 필요하게 되는 시간을 의미한다.
이어서, 믹서부(12)는, 수신 안테나(11)로부터 입력한 고주파 신호(SRR)와 반송파(Sc)를 믹싱함으로써, 베이스밴드 신호(SRB)를 추출한다. 이어서, 믹서부(12)로부터 출력된 베이스밴드 신호(SRB)는, 증폭부(13)에 의해서 증폭되는 동시에, 콤퍼레이터부(14)에 의해서 파형 정형된 후에, 검출 신호 생성부(15)에 입력된다. 계속해서, 검출 신호 생성부(15)는, 입력한 베이스밴드 신호(SRB)에 동기하여 RS 플립플롭의 출력 신호를 리셋함으로써, 검출 신호(Sd)의 출력을 정지한다. 이것에 의해, 검출 신호 생성부(15)는, 소정 시간(T1)과 동등의 펄스 폭(Tw)을 갖는 검출 신호(Sd)를 출력한다.
한편, 펄스 폭 산출부(16)에서는, 지연 회로(DL1)가, 검출 신호 생성부(15)에 의해서 생성된 검출 신호(Sd)를 Tc/4, 2×Tc/4, 3×Tc/4씩 지연시켜, 지연 검출 신호(Sd2, Sd3, Sd4)를 생성한다. 카운터 회로(CNT11)는, 검출 신호(Sd)를 입력하고 있는 동안에만 내부 클록(CLK)에 동기하여 카운트 동작을 실행함으로써, 검출 신호(Sd)의 펄스 폭을 나타내는 카운트 값(D1)을 출력한다. 또, 카운터 회로(CNT12, CNT13, CNT14)는, 지연 검출 신호(Sd2, Sd3, Sd4)를 각각 입력하고 있는 동안에만 내부 클록(CLK)에 동기하여 카운트 동작을 실행함으로써, 지연 검출 신호(Sd2, Sd3, Sd4)의 펄스 폭을 나타내는 카운트 값(D2, D3, D4)을 각각 출력한다.
이 경우, 도 3에 도시하는 바와 같이, 검출 신호(Sd)의 하강 에지가 내부 클록(CLK)의 1주기(Tc) 내에서의 최초의 4분의 1 구간(동일 도면 중에서 사선으로 나타내는 구간)에 포함되어 있을 때, 요컨대 검출 신호(Sd)의 펄스 폭이 (m×Tc) 이상 (m×Tc+Tc/4) 미만일 때에는(m은 자연수. 이하, 동일), 각 지연 검출 신호(Sd2∼Sd4) 중의 어느 하나의 하강 에지도, 검출 신호(Sd)의 하강 에지가 속하는 동일한 내부 클록(CLK)의 1주기의 구간 내에 포함된다. 따라서, 도 3에 도시하는 바와 같이, 일례로서 m=3일 때에는, 각 카운터 회로(CNT11∼CNT14)는, 모두, 동일 도면에서 Ｏ표시를 한 타이밍에서 내부 클록(CLK)의 상승 에지에 동기하여 카운트 동작을 각각 3회 실행한다. 이 때문에, 각 카운트 값(D1∼D4)은 모두 3이 된다. 한편, 도 4에 도시하는 바와 같이, 검출 신호(Sd)의 하강 에지가 내부 클록(CLK)의 1주기(Tc) 내에서의 2번째의 4분의 1 구간(동일 도면 중에서 사선으로 나타내는 구간)에 포함되어 있을 때, 요컨대 검출 신호(Sd)의 펄스 폭이 (m×Tc+Tc/4) 이상 (m×Tc+Tc/2) 미만일 때에는, 각 지연 검출 신호(Sd2∼Sd3)의 하강 에지는, 검출 신호(Sd)의 하강 에지가 속하는 동일의 내부 클록(CLK)의 1주기의 구간 내에 포함되지만, 지연 검출 신호(Sd4)의 하강 에지는, 내부 클록(CLK)의 다음 1주기의 구간 내에 포함된다. 이 때문에, 동일 도면에 도시하는 바와 같이, 일례로서 m=3일 때에는, 각 카운터 회로(CNT11∼CNT13)는, 모두, 동일 도면에서 Ｏ표시를 한 타이밍에서 내부 클록(CLK)의 상승 에지에 동기하여 카운트 동작을 3회 실행한다. 이 때문에, 각 카운트 값(D1∼D3)은, 모두 3이 된다. 한편, 카운터 회로(CNT14)는, 동일 도면에서 Ｏ표시를 한 타이밍에서 내부 클록(CLK)의 상승 에지에 동기하여 카운트 동작을 4회 실행하므로, 카운트 값(D4)은 4가 된다.
마찬가지로 하여, 도 5에 도시하는 바와 같이, 검출 신호(Sd)의 하강 에지가 내부 클록(CLK)의 1주기(Tc) 내에서의 3번째의 4분의 1 구간(동일 도면 중에서 사선으로 나타내는 구간)에 포함되어 있을 때, 요컨대 검출 신호(Sd)의 펄스 폭이 (m×Tc+Tc/2) 이상 (m×Tc+Tc×3/4) 미만일 때에는, 지연 검출 신호(Sd2)의 하강 에지는, 검출 신호(Sd)의 하강 에지가 속하는 동일의 내부 클록(CLK)의 1주기의 구간 내에 포함되지만, 다른 지연 검출 신호(Sd3∼Sd4)의 하강 에지는, 내부 클록(CLK)의 다음 1주기의 구간 내에 각각 포함된다. 이 때문에, 동일 도면에 도시하는 바와 같이, 일례로서 m=3일 때에는, 각 카운터 회로(CNT11∼CNT12)는, 모두, 동일 도면에서 Ｏ표시를 한 타이밍에서 내부 클록(CLK)의 상승 에지에 동기하여 카운트 동작을 3회 실행한다. 이 때문에, 각 카운트 값(D1∼D2)은, 모두 3이 된다. 한편, 카운터 회로(CNT13∼CNT14)는, 동일 도면에서 Ｏ표시를 한 타이밍에서 내부 클록(CLK)의 상승 에지에 동기하여 1회 많게 카운트 동작을 실행하므로, 각 카운트 값(D3, D4)은 4가 된다. 또, 도 6에 도시하는 바와 같이, 검출 신호(Sd)의 하강 에지가 내부 클록(CLK)의 1주기(Tc) 내에서의 마지막 4분의 1 구간(동일 도면 중에서 사선으로 나타내는 구간)에 포함되어 있을 때, 요컨대 검출 신호(Sd)의 펄스 폭이 (m×Tc+Tc×3/4) 이상 ((m+1)×Tc) 미만일 때에는, 모든 지연 검출 신호(Sd2∼Sd4)의 하강 에지는, 검출 신호(Sd)의 하강 에지가 포함되는 내부 클록(CLK)의 1주기의 구간의 다음 1주기의 구간 내에 포함된다. 이 때문에, 동일 도면에 도시하는 바와 같이, 일례로서 m=3일 때에는, 카운터 회로(CNT11)는, 동일 도면에서 Ｏ표시를 한 타이밍에서 내부 클록(CLK)의 상승 에지에 동기하여 카운트 동작을 3회 실행한다. 이 때문에, 카운트 값(D1)은 3이 된다. 한편, 각 카운터 회로(CNT12∼CNT14)는, 동일 도면에서 Ｏ표시를 한 타이밍에서 내부 클록(CLK)의 상승 에지에 동기하여 1회 많게 카운트 동작을 실행하므로, 각 카운트 값(D2, D3, D4)은 4가 된다.
연산 회로(16a)는, 이렇게 하여 각 카운터 회로(CNT11∼CNT14)로부터 출력되는 각 카운트 값(D1∼D4)의 총계(Dsum)를 산출하는 동시에, 이 총계(Dsum)에 Tc/4를 곱하고, 또한 Tc/(2×4)를 가산함으로써, 검출 신호(Sd)의 펄스 폭(Tw)을 산출한다. 구체적으로는, 검출 신호(Sd)의 펄스 폭이 도 3에 도시하는 길이일 때에는, 각 카운트 값(D1∼D4)의 총계(Dsum)가 12이므로, 연산 회로(16a)는, 검출 신호(Sd)의 펄스 폭(Tw)을 3.125×Tc(=12×Tc/4+Tc/8)로 산출한다. 또, 검출 신호(Sd)의 펄스 폭이 도 4에 도시하는 길이일 때에는, 각 카운트 값(D1∼D4)의 총계(Dsum)가 13이므로, 연산 회로(16a)는, 검출 신호(Sd)의 펄스 폭(Tw)을 3.375×Tc(13×Tc/4+Tc/8)로 산출한다. 또, 검출 신호(Sd)의 펄스 폭이 도 5에 도시하는 길이일 때에는, 각 카운트 값(D1∼D4)의 총계(Dsum)가 14이므로, 연산 회로(16a)는, 검출 신호(Sd)의 펄스 폭(Tw)을 3.625×Tc(14×Tc/4+Tc/8)로 산출한다. 또, 검출 신호(Sd)의 펄스 폭이 도 6에 도시하는 길이일 때에는, 각 카운트 값(D1∼D4)의 총계(Dsum)가 15이므로, 연산 회로(16a)는, 검출 신호(Sd)의 펄스 폭(Tw)을 3.875×Tc(15×Tc/4+Tc/8)로 산출한다. 따라서, 펄스 폭 산출부(16)는, Tc/4(검출 신호(Sd) 및 각 지연 검출 신호(Sd2, Sd3, Sd4) 간의 각 위상 차)가 높은 분해능으로, 더구나 이 위상 차(지연 소자(DL11∼DL13)의 지연 시간(Tc/4))의 1/2의 시간(=Tc/8)을 가산함으로써 ±Tc/8의 오차 내에서 검출 신호(Sd)의 펄스 폭(Tw)을 산출한다. 또, 펄스 폭 산출부(16)는, 산출한 펄스 폭(Tw)을 나타내는 펄스 폭 데이터(Dtw)를 외부로 출력한다. 이 후, 외부 장치가, 레이더 장치(1)로부터 출력된 펄스 폭 데이터(Dtw)를 그대로 이용하여, 펄스 폭 데이터(Dtw)의 1/2의 시간과 광속에 근거하여, 레이더 장치(1)와 차량(OB) 간의 거리(L)를 산출한다.
이와 같이, 이 레이더 장치(1)에 의하면, 펄스 폭 산출부(16)가, 차량(OB)까지의 거리(L)를 측정 가능한 검출 신호(Sd)에 근거하여, 이 검출 신호(Sd)를 기준으로 하여 위상이 Tc/n씩 어긋난 (n-1)개의 지연 검출 신호(Sd2, Sd3, …, Sdn)를 생성하고, 검출 신호(Sd) 및 각 지연 검출 신호(Sd2, Sd3, …, Sdn)의 각 펄스 폭을 내부 클록(CLK)에 동기하여 n개의 카운터 회로(CNT11, CNT12, …, CNT1n)를 이용하여 카운트하는 동시에 카운트하여 구한 n개의 카운트 값(D1, D2, …, Dn)의 총계(Dsum)를 산출하며, 이 총계(Dsum)에 Tc/n을 곱하여 검출 신호(Sd)의 펄스 폭(Tw)을 산출함으로써, 검출 신호(Sd)의 펄스 폭(Tw)을 Tc/n의 높은 분해능으로 산출할 수 있다. 또, 이 레이더 장치(1)에 의하면, 또한, 펄스 폭 산출부(16)가 총계(Dsum)에 Tc/n를 곱한 값에 시간(Tc/(2×n))을 가산함으로써, ±Tc/(2×n)의 오차 범위 내에서 검출 신호(Sd)의 펄스 폭(Tw)을 산출할 수 있다. 따라서, 레이더 장치(1)에 의하면, 근거리(예컨대 수십 센티)의 측정 대상체(예컨대, 차량(OB))까지의 거리를 검출하는 레이더 장치로서 사용하였다고 해도, 측정 대상체까지의 거리를 정밀하게 산출할 수 있다.
또한, 본 발명은, 상기의 구성으로 한정되지 않는다. 예컨대, 상기의 레이더 장치(1)에서는, 펄스 폭 산출부(16)로서, 내부 클록(CLK)의 한쪽의 에지(상승 에지 또는 하강 에지. 일례로서 상승 에지)에 동기하여 카운트 동작을 실행하는 카운터 회로(CNT11∼CNT1n)를 채용한 예에 관해서 설명하였지만, 내부 클록(CLK)의 상승 에지 및 하강 에지에 동기하여 카운트 동작을 실행하는 카운터 회로(CNT21, CNT22, …, CNT2n)로 구성된 도 7에 도시하는 펄스 폭 산출부(22)를 채용하여 레이더 장치(21)(도 1 참조)를 구성할 수도 있다.
이 레이더 장치(21)에서는, 도 1에 도시하는 바와 같이, 펄스 폭 산출부(16) 대신에 펄스 폭 산출부(22)가 채용되어 있는 것을 제외하고, 다른 구성은 레이더 장치(1)와 동일하게 구성되어 있다. 이 때문에, 레이더 장치(1)와 동일한 구성에 관해서는, 동일한 부호를 붙여 중복하는 설명을 생략하고, 레이더 장치(1)와 상이한 구성, 요컨대 펄스 폭 산출부(22)에 관해서 주로 설명한다.
펄스 폭 산출부(22)는, 도 7에 도시하는 바와 같이, 지연 회로(DL2), n개의 카운터 회로(CNT21∼CNT2n), 및 연산 회로(22a)를 구비하며, 입력한 검출 신호(Sd)의 펄스 폭(Tw)을 산출한다. 지연 회로(DL2)는, 각각 동일의 지연 시간(Tc/(2×n))에 규정된 (n-1)개의 지연 소자(DL21∼DL2n-1)를 구비하는 동시에, 각 지연 소자(DL21∼DL2n-1)가 이 순서대로 직렬로 접속되어 구성되어 있다. 이 구성에 의해, 지연 회로(DL2)는, 지연 소자(DL21) 측에서 입력한 검출 신호(Sd)를 Tc/(2×n), 2×Tc/(2×n), …, (n-1)×Tc/(2×n)씩 지연시킨 (n-1)의 지연 검출 신호(Sd2∼Sdn)를 출력한다. 각 카운터 회로(CNT21∼CNT2n)는, 각각 카운터(A), 카운터(B) 및 인버터(C)를 구비하여 구성되어 있다. 카운터(A)는, 검출 신호(Sd) 또는 각 지연 검출 신호(Sd2∼Sdn)가 인에이블 단자에 입력되는 동시에, 내부 클록(CLK)이 클록 단자에 직접 입력되어, 검출 신호(Sd)를 입력하고 있는 동안에만 내부 클록(CLK)의 한쪽의 에지(일례로서 상승 에지)에 동기하여 카운트 동작을 실행한다. 이것에 의해, 각 카운터 회로(CNT21∼CNT2n)의 각 카운터(A)는, 검출 신호(Sd)의 펄스 폭을 나타내는 카운트 값(D11, D21, …, Dn1)을 출력한다. 한편, 각 카운터 회로(CNT21∼CNT2n)의 각 카운터(B)는, 검출 신호(Sd) 또는 각 지연 검출 신호(Sd2∼Sdn)가 인에이블 단자에 입력되는 동시에, 인버터(C)에 의해서 반전된 내부 클록(CLK)이 클록 단자에 입력되어, 검출 신호(Sd)를 입력하고 있는 동안에만 내부 클록(CLK)의 다른 쪽의 에지(일례로서 하강 에지)에 동기하여 카운트 동작을 실행한다. 이것에 의해, 카운터(B)는, 검출 신호(Sd)의 펄스 폭을 나타내는 카운트 값(D12, D22, …, Dn2)을 출력한다. 연산 회로(22a)는, 예컨대 CPU로 구성되어, 각 카운트 값(D11, D12, D21, D22, …, Dn1, Dn2)의 총계(Dsum)를 산출한다. 또, 연산 회로(22a)는, 산출한 총계(Dsum)에 Tc/(2×n)를 곱하는 동시에, 곱하여 얻은 값에 Tc/(4×n)를 가산한다. 이것에 의해, 연산 회로(22a)는, 검출 신호(Sd)의 펄스 폭(Tw)을 산출한다. 또, 연산 회로(22a)는, 산출한 펄스 폭(Tw)을 나타내는 펄스 폭 데이터(Dtw)를 출력한다.
다음에, 레이더 장치(21)의 전체적인 동작에 관해서 도 7∼도 11을 참조하여 설명한다. 또한, 발명의 이해를 용이하게 하기 위해서, 일례로서, n=4의 경우, 요컨대, 펄스 폭 산출부(22)가, 4개의 카운터 회로(CNT21∼CNT24)와, 3개의 지연 소자(DL21∼DL23)로 구성된 지연 회로(DL2)를 구비하여 구성된 예에 관해서 설명한다.
이 레이더 장치(21)에서는, 도 1에 도시하는 바와 같이, 레이더 장치(1)와 동일하게, 펄스 생성부(2), 반송파 생성부(3), 분배부(4), 변조부(5), 믹서부(12), 증폭부(13), 컴퍼레이터부(14) 및 검출 신호 생성부(15)가 작동하여, 검출 신호 생성부(15)가 검출 신호(Sd)를 출력한다.
이 경우, 펄스 폭 산출부(22)에서는, 지연 회로(DL2)가, 검출 신호(Sd)를 Tc/(2×4), 2×Tc/(2×4), 3×Tc/(2×4)씩 지연시켜, 지연 검출 신호(Sd2, Sd3, Sd4)를 생성한다. 이 때에, 카운터 회로(CNT21)에서는, 카운터(A)가, 내부 클록(CLK)의 상승 에지에 동기하여 카운트 동작을 실행하여, 검출 신호(Sd)의 펄스 폭을 나타내는 카운트 값(D11)을 출력한다. 또, 카운터(B)는, 내부 클록(CLK)의 하강 에지에 동기하여 카운트 동작을 실행하여, 검출 신호(Sd)의 펄스 폭을 나타내는 카운트 값(D12)을 출력한다. 마찬가지로 하여, 각 카운터 회로(CNT22, CNT23, CNT24)에서는, 각각의 카운터(A)가, 내부 클록(CLK)의 상승 에지에 동기하여 각각 카운트 동작을 실행하여, 지연 검출 신호(Sd2, Sd3, Sd4)의 펄스 폭을 나타내는 카운트 값(D21, D31, D41)을 각각 출력한다. 또, 각각의 카운터(B)가, 내부 클록(CLK)의 하강 에지에 동기하여 카운트 동작을 실행하여, 지연 검출 신호(Sd2, Sd3, Sd4)의 펄스 폭을 나타내는 카운트 값(D22, D32, D42)을 각각 출력한다.
이 경우, 도 8에 도시하는 바와 같이, 검출 신호(Sd)의 하강 에지가 내부 클록(CLK)의 1주기(Tc) 내에서의 최초의 8분의 1 구간(동일 도면 중에서 사선으로 나타내는 구간)에 포함되어 있을 때, 요컨대 검출 신호(Sd)의 펄스 폭이 (m×Tc) 이상 (m×Tc+Tc/8) 미만일 때에는, 각 지연 검출 신호(Sd2∼Sd4)의 각 하강 에지는, 검출 신호(Sd)의 하강 에지가 속하는 동일의 내부 클록(CLK)의 반 주기(1주기의 전반의 반 주기) 내에 포함된다. 따라서, 동일 도면에 도시하는 바와 같이, 일례로서 m=3일 때에는, 각 카운터 회로(CNT21∼CNT24)에서는, 각 카운터(A, B)가 동일 도면에서 Ｏ표시를 한 타이밍에서(내부 클록(CLK)의 상승 에지 및 하강 에지에 동기하여) 카운트 동작을 각각 3회 실행한다. 이 결과, 각 카운터 회로(CNT21∼CNT24)로부터 출력되는 각 카운터(A, B)의 카운트 값(D11, D12, D21, D22, …, D41, D42)은, 모두 3이 된다. 따라서, 각 카운터 회로(CNT21∼CNT24)로부터 출력되는 각 카운터(A, B)의 카운트 값의 합계는, 도 8에서 Ｏ표시한 바와 같이, 각각 6이 된다.
또, 도 9에 도시하는 바와 같이, 검출 신호(Sd)의 하강 에지가 내부 클록(CLK)의 1주기(Tc) 내에서의 2번째의 8분의 1 구간(동일 도면 중에서 사선으로 나타내는 구간)에 포함되어 있을 때, 요컨대 검출 신호(Sd)의 펄스 폭이 (m×Tc+Tc/8) 이상 (m×Tc+Tc/4) 미만일 때에는, 지연 검출 신호(Sd2, Sd3)의 각 하강 에지는, 검출 신호(Sd)의 하강 에지가 속하는 동일의 내부 클록(CLK)의 반 주기 내에 포함된다. 한편, 지연 검출 신호(Sd4)의 하강 에지는, 검출 신호(Sd)의 하강 에지가 포함되는 내부 클록(CLK)의 반 주기의 다음 반 주기 내에 포함된다. 따라서, 카운터 회로(CNT24)에서의 카운터(B)만이 카운트 동작을 4회 실행하고, 다른 카운터(A, B)는 카운트 동작을 3회 실행한다. 이 결과, 각 카운터 회로(CNT21∼CNT24)로부터 출력되는 각 카운터(A, B)의 카운트 값(D11, D12, D21, D22, …, D41, D42)은, 카운트 값(D42)만이 4가 되고, 그 이외는 3이 된다. 따라서, 각 카운터 회로(CNT21∼CNT24)로부터 출력되는 각 카운터(A, B)의 카운트 값의 합계는, 도 9에서 Ｏ표시한 바와 같이, 카운터 회로(CNT21∼CNT23)가 각각 6이고, 카운터 회로(CNT24)가 7이 된다.
또, 도 10에 도시하는 바와 같이, 검출 신호(Sd)의 하강 에지가 내부 클록(CLK)의 1주기(Tc) 내에서의 3번째의 8분의 1 구간(동일 도면 중에서 사선으로 나타내는 구간)에 포함되어 있을 때, 요컨대 검출 신호(Sd)의 펄스 폭이 (m×Tc+Tc/4) 이상 (m×Tc+Tc×3/8) 미만일 때에는, 지연 검출 신호(Sd2)의 하강 에지는, 검출 신호(Sd)의 하강 에지가 속하는 동일의 내부 클록(CLK)의 반 주기 내에 포함된다. 한편, 지연 검출 신호(Sd3)의 하강 에지는, 지연 검출 신호(Sd4)와 동일하게 하여 검출 신호(Sd)의 하강 에지가 포함되는 내부 클록(CLK)의 반 주기의 다음 반 주기 내에 포함된다. 따라서, 카운터 회로(CNT23)에서의 카운터(B)가 카운터 회로(CNT24)에서의 카운터(B)와 동일하게 하여 카운트 동작을 4회 실행한다. 또한, 다른 카운터(A, B)의 카운트 동작은 3회 그대로이다. 이 결과, 각 카운터 회로(CNT21∼CNT24)로부터 출력되는 각 카운터(A, B)의 카운트 값(D11, D12, D21, D22, …, D41, D42)은, 카운트 값(D32, D42)이 4가 되고, 그 이외는 3이 된다. 따라서, 각 카운터 회로(CNT21∼CNT24)로부터 출력되는 각 카운터(A, B)의 카운트 값의 합계는, 도 10에서 Ｏ표시한 바와 같이, 카운터 회로(CNT21, CNT22)가 각각 6이며, 카운터 회로(CNT23, CNT24)가 각각 7이 된다.
또, 도 11에 도시하는 바와 같이, 검출 신호(Sd)의 하강 에지가 내부 클록(CLK)의 1주기(Tc) 내에서의 4번째의 8분의 1 구간(동일 도면 중에서 사선으로 나타내는 구간)에 포함되어 있을 때, 요컨대 검출 신호(Sd)의 펄스 폭이 (m×Tc+Tc×3/8) 이상 (m×Tc+Tc/2) 미만일 때에는, 각 지연 검출 신호(Sd2∼Sd4)의 하강 에지는, 검출 신호(Sd)의 하강 에지가 포함되는 내부 클록(CLK)의 반 주기의 다음 반 주기 내에 포함된다. 따라서, 카운터 회로(CNT22)에서의 카운터(B)가 카운터 회로(CNT23, CNT24)에서의 카운터(B)와 동일하게 하여 카운트 동작을 4회 실행한다. 또한, 다른 카운터(A, B)의 카운트 동작은 3회 그대로 이다. 이 결과, 각 카운터 회로(CNT21∼CNT24)로부터 출력되는 각 카운터(A, B)의 카운트 값(D11, D12, D21, D22, …, D41, D42)은, 카운트 값(D22, 32, D42)이 4가 되고, 그 이외는 3이 된다. 따라서, 각 카운터 회로(CNT21∼CNT24)로부터 출력되는 각 카운터(A, B)의 카운트 값의 합계는, 도 11에서 Ｏ표시를 한 바와 같이, 카운터 회로(CNT21)가 6이며, 카운터 회로(CNT22, CNT23, CNT24)가 각각 7이 된다.
이하, 도시하지 않지만, 상술한 바와 같이, 검출 신호(Sd)의 펄스 폭(Tw)이 길어짐으로써 검출 신호(Sd)의 하강 에지가 포함되는 내부 클록(CLK)의 1주기(Tc) 내에서의 8분의 1 구간이 하나씩 시프트함에 따라서, 각 카운터 회로(CNT21∼CNT24)로부터 출력되는 각 카운터(A, B)의 카운트 값(D11, D12, D21, D22, …, D41, D42)의 합계가 하나씩 증가한다. 구체적으로는, 검출 신호(Sd)의 하강 에지가 내부 클록(CLK)의 1주기(Tc) 내에서의 5번째의 8분의 1 구간에 포함되어 있을 때, 요컨대 검출 신호(Sd)의 펄스 폭이 (m×Tc+Tc/2) 이상 (m×Tc+Tc×5/8) 미만일 때에는, 각 카운터 회로(CNT21∼CNT24)로부터 출력되는 각 카운터(A, B)의 카운트 값의 합계는, 각각 7이 된다. 또, 검출 신호(Sd)의 하강 에지가 내부 클록(CLK)의 1주기(Tc) 내에서의 6번째의 8분의 1 구간에 포함되어 있을 때, 요컨대 검출 신호(Sd)의 펄스 폭이 (m×Tc+Tc×5/8) 이상 (m×Tc+Tc×6/8) 미만일 때에는, 각 카운터 회로(CNT21∼CNT24)로부터 출력되는 각 카운터(A, B)의 카운트 값의 합계는, 카운터 회로(CNT21∼CNT23)가 각각 7이며, 카운터 회로(CNT24)가 8이 된다. 또, 검출 신호(Sd)의 하강 에지가 내부 클록(CLK)의 1주기(Tc) 내에서의 7번째의 8분의 1 구간에 포함되어 있을 때, 요컨대 검출 신호(Sd)의 펄스 폭이 (m×Tc+Tc×6/8) 이상 (m×Tc+Tc×7/8) 미만일 때에는, 각 카운터 회로(CNT21∼CNT24)로부터 출력되는 각 카운터(A, B)의 카운트 값의 합계는, 카운터 회로(CNT21, CNT22)가 각각 7이며, 카운터 회로(CNT23, CNT24)가 각각 8이 된다. 또, 검출 신호(Sd)의 하강 에지가 내부 클록(CLK)의 1주기(Tc) 내에서의 마지막 8분의 1 구간에 포함되어 있을 때, 요컨대 검출 신호(Sd)의 펄스 폭이 (m×Tc+Tc×7/8) 이상 (m×Tc+Tc) 미만일 때에는, 각 카운터 회로(CNT21∼CNT24)로부터 출력되는 각 카운터(A, B)의 카운트 값의 합계는, 카운터 회로(CNT21)가 7이며, 카운터 회로(CNT22∼CNT24)가 각각 8이 된다.
연산 회로(22a)는, 이렇게 하여 각 카운터 회로(CNT21∼CNT24)로부터 출력되는 각 카운트 값(D11∼D42)의 총계(Dsum)를 산출함과 동시에, 이 총계(Dsum)에 Tc/(2×4)를 곱하고, 또한 Tc/(4×4)를 가산함으로써, 검출 신호(Sd)의 펄스 폭(Tw)을 산출한다. 구체적으로는, 검출 신호(Sd)의 펄스 폭이 도 8에 도시하는 길이일 때, 요컨대 검출 신호(Sd)의 펄스 폭이 (3×Tc) 이상 (3×Tc+Tc/8) 미만일 때에는, 각 카운트 값(D11∼D42)의 총계(Dsum)는 3×8=24이므로, 연산 회로(22a)는, 검출 신호(Sd)의 펄스 폭(Tw)을 3.0625×Tc(=24×Tc/8+Tc/16)로 산출한다. 또, 검출 신호(Sd)의 펄스 폭이 도 9에 도시하는 길이일 때에는, 요컨대 검출 신호(Sd)의 펄스 폭이 (3×Tc+Tc/8) 이상 (3×Tc+Tc×1/4) 미만일 때에는, 각 카운트 값(D11∼D42)의 총계(Dsum)가 3×7+4=25이므로, 연산 회로(22a)는, 검출 신호(Sd)의 펄스 폭(Tw)을 3.1875×Tc(=25×Tc/8+Tc/16)로 산출한다. 또, 검출 신호(Sd)의 펄스 폭이 (3×Tc+Tc/4) 이상 (3×Tc+Tc×3/8) 미만일 때에는, 각 카운트 값(D11∼D42)의 총계(Dsum)는 3×6+4×2=26이므로, 연산 회로(22a)는, 검출 신호(Sd)의 펄스 폭(Tw)을 3.3125×Tc(=26×Tc/8+Tc/16)로 산출한다. 또, 검출 신호(Sd)의 펄스 폭이(3×Tc+Tc×3/8) 이상 (3×Tc+Tc/2) 미만일 때에는, 각 카운트 값(D11∼D42)의 총계(Dsum)는 3×5+4×3=27이므로, 연산 회로(22a)는, 검출 신호(Sd)의 펄스 폭(Tw)을 3.4375×Tc(=27×Tc/8+Tc/16)로 산출한다.
또, 검출 신호(Sd)의 펄스 폭이 (3×Tc+Tc/2) 이상 (3×Tc+Tc×5/8) 미만일 때에는, 각 카운트 값(D11∼D42)의 총계(Dsum)는 3×4+4×4=28이므로, 연산 회로(22a)는, 검출 신호(Sd)의 펄스 폭(Tw)을 3.5625×Tc(=28×Tc/8+Tc/16)로 산출한다. 또, 검출 신호(Sd)의 펄스 폭이 (3×Tc+Tc×5/8) 이상 (3×Tc+Tc×6/8) 미만일 때에는, 각 카운트 값(D11∼D42)의 총계(Dsum)는 3×3+4×5=29이므로, 연산 회로(22a)는, 검출 신호(Sd)의 펄스 폭(Tw)을 3.6875×Tc(=29×Tc/8+Tc/16)로 산출한다. 또, 검출 신호(Sd)의 펄스 폭이 (3×Tc+Tc×6/8) 이상 (3×Tc+Tc×7/8) 미만일 때에는, 각 카운트 값(D11∼D42)의 총계(Dsum)는 3×2+4×6=30이므로, 연산 회로(22a)는, 검출 신호(Sd)의 펄스 폭(Tw)을 3.8125×Tc(=30×Tc/8+Tc/16)로 산출한다. 또한, 검출 신호(Sd)의 펄스 폭이 (3×Tc+Tc×7/8) 이상 (3×Tc+Tc) 미만일 때에는, 각 카운트 값(D11∼D42)의 총계(Dsum)는 3×1+4×7=31이므로, 연산 회로(22a)는, 검출 신호(Sd)의 펄스 폭(Tw)을 3.9375×Tc(= 31×Tc/8+Tc/16)로 산출한다. 따라서, 펄스 폭 산출부(22)는, Tc/8(검출 신호(Sd) 및 각 지연 검출 신호(Sd2, Sd3, Sd4) 간의 위상 차)의 높은 분해능으로 검출 신호(Sd)의 펄스 폭(Tw)을 산출할 수 있고, 더구나 이 위상 차(지연 소자(DL21∼DL23)의 지연 시간(Tc/8))의 1/2시간(=Tc/16)을 가산함으로써 ±Tc/16의 오차 내에서 검출 신호(Sd)의 펄스 폭(Tw)을 산출할 수 있다. 따라서, 이 레이더 장치(21)에 의하면, 근거리(예컨대 수십 센티)의 측정 대상체까지의 거리를 검출하는 레이더 장치로서 사용하였다고 해도, 측정 대상체까지의 거리를 한층 더 정밀하게 산출할 수 있다.
또, 상기의 구성에서는, 검출 신호(Sd)를 지연시킴으로써, 검출 신호(Sd)의 펄스 폭의 분해능을 높이는 구성에 관해서 설명하였지만, 내부 클록(CLK)을 지연시킴으로써 검출 신호(Sd)의 펄스 폭의 분해능을 높이는 펄스 폭 산출부(32)(도 12참조)를 이용하여 레이더 장치(31)를 구성할 수도 있다.
이 레이더 장치(31)는, 도 1에 도시하는 바와 같이, 펄스 폭 산출부(16) 대신에 펄스 폭 산출부(32)를 사용하는 구성을 제외하고 레이더 장치(1)와 동일하게 구성되어 있다. 이 때문에, 레이더 장치(1)와 동일한 구성에 관해서는, 동일한 부호를 붙여 중복하는 설명을 생략하고, 레이더 장치(1)와 상이한 구성, 요컨대 펄스 폭 산출부(32)에 관해서만 설명한다.
펄스 폭 산출부(32)는, 도 12에 도시하는 바와 같이, 지연 회로(DL1), n개의 카운터 회로(CNT11∼CNT1n), 및 연산 회로(16a)를 구비하여, 입력한 검출 신호(Sd)의 펄스 폭(Tw)을 산출한다. 또한, 펄스 폭 산출부(16)와 동일한 구성에 관해서는 동일한 부호를 붙여 중복하는 설명을 생략한다. 지연 회로(DL1)는, 지연 소자(DL11) 측으로부터 입력한 내부 클록(CLK)을 Tc/(2×n), 2×Tc/(2×n), …, (n-1)×Tc/(2×n)씩 지연시킨 (n-1)의 지연 내부 클록(CLK2∼CLKn)을 출력한다. 각 카운터 회로(CNT11∼CNT1n)는, 각각의 인에이블 단자에 검출 신호(Sd)가 각각 입력되어 있다. 또, 각 카운터 회로(CNT11∼CNT1n)에서는, 내부 클록(CLK), 지연 내부 클록(CLK2, CLK3, …, CLKn)이 클록 단자에 각각 입력되어 있다. 이 구성에 의해, 각 카운터 회로(CNT11∼CNT1n)는, 검출 신호(Sd)가 각각 입력되어 있는 동안에만 내부 클록(CLK) 또는 지연 내부 클록(CLK2, CLK3, …, CLKn)의 상승 에지에 동기하여 카운트 동작을 실행하여, 검출 신호(Sd)의 펄스 폭에 따른 카운트 값(D1∼Dn)을 각각 출력한다.
다음에, 펄스 폭 산출부(32)의 동작에 관해서 설명한다. 또한, 일례로서, n=4의 경우, 요컨대, 펄스 폭 산출부(32)가, 4개의 카운터 회로(CNT11∼CNT14)와, 3개의 지연 소자(DL11∼DL13)를 구비하여 구성된 예에 관해서 설명한다.
이 펄스 폭 산출부(32)에서는, 도 13에 도시하는 바와 같이, 각 카운터 회로(CNT11∼CNT14)에 공급되는 내부 클록(CLK), 지연 내부 클록(CLK2, CLK3, CLK4)은, 각각의 위상이 Tc/4씩 어긋난 구성이 된다. 이 때문에, 내부 클록의 주파수를 4배까지 높게 한 상태와 등가가 된다. 따라서, 연산 회로(16a)가 각 카운터 회로(CNT11∼CNT14)의 카운트 값(D1, D2, …, D4)의 총계(Dsum)를 산출하고, 이 총계(Dsum)에 Tc/n을 곱하여 검출 신호(Sd)의 펄스 폭(Tw)을 산출함으로써, 검출 신호(Sd)의 펄스 폭(Tw)을 Tc/4(내부 클록(CLK) 및 각 지연 내부 클록(CLK2, CLK3, CLK4)의 위상 차)가 높은 분해능으로 산출할 수 있다. 더하여, 연산 회로(16a)가, 총계(Dsum)에 Tc/n를 곱한 값에, 이 위상 차(지연 소자(DL11∼DL13)의 지연 시간(Tc/4))의 1/2의 시간(=Tc/8)을 가산함으로써 ±Tc/8의 오차 내에서 검출 신호(Sd)의 펄스 폭(Tw)을 산출할 수 있다.
또, 내부 클록(CLK)을 지연시키는 구성을 펄스 폭 산출부(22)에 대하여 적용함으로써, 도 14에 도시하는 펄스 폭 산출부(42)를 구성할 수 있고, 이 펄스 폭 산출부(42)를 이용하여 레이더 장치(41)(도 1 참조)를 구성할 수도 있다. 이 레이더 장치(41)는, 펄스 폭 산출부(16) 대신에 펄스 폭 산출부(42)를 사용하는 구성을 제외하고 레이더 장치(1)와 동일하게 구성되어 있다. 따라서, 동일한 구성에 관해서는 동일한 부호를 붙여 중복하는 설명을 생략하고, 상이한 펄스 폭 산출부(42)에 관해서만 설명한다. 펄스 폭 산출부(42)는, 지연 회로(DL2), n개의 카운터 회로(CNT21∼CNT2n), 및 연산 회로(22a)를 구비하고 있다. 또한, 펄스 폭 산출부(22)와 동일한 구성에 관해서는 동일한 부호를 붙여 중복하는 설명을 생략한다. 지연 회로(DL2)는, 지연 소자(DL21)측으로부터 입력한 내부 클록(CLK)을 Tc/(2×n), 2×Tc/(2×n), …, (n-1)×Tc/(2×n)씩 지연시킨 (n-1)의 지연 내부 클록(CLK2∼CLKn)을 출력한다. 각 카운터 회로(CNT21∼CNT2n)의 각 카운터(A)는, 검출 신호(Sd)가 인에이블 단자에 입력되는 동시에, 내부 클록(CLK), 또는 지연 내부 클록(CLK2∼CLKn)이 클록 단자에 직접 입력되어, 검출 신호(Sd)를 입력하고 있는 동안에만 각 클록의 한쪽의 에지(일례로서 상승 에지)에 동기하여 카운트 동작을 실행한다. 이것에 의해, 각 카운터 회로(CNT21∼CNT2n)의 각 카운터(A)는, 검출 신호(Sd)의 펄스 폭을 나타내는 카운트 값(D11, D21, …, Dn1)을 출력한다. 한편, 각 카운터 회로(CNT21∼CNT2n)의 각 카운터(B)는, 검출 신호(Sd)가 인에이블 단자에 입력되는 동시에, 인버터(C)에 의해서 반전된 내부 클록(CLK), 또는 지연 내부 클록(CLK2∼CLKn)이 클록 단자에 입력되어 있다. 이것에 의해, 각 카운터(B)는, 검출 신호(Sd)를 입력하고 있는 동안에만 내부 클록(CLK), 또는 지연 내부 클록(CLK2∼CLKn)의 다른 쪽의 에지(일례로서 하강 에지)에 동기하여 카운트 동작을 실행하고, 검출 신호(Sd)의 펄스 폭을 나타내는 카운트 값(D12, D22, …, Dn2)을 출력한다. 연산 회로(22a)는, 각 카운트 값(D11, D12, D21, D22, …, Dn1, Dn2)의 총계(Dsum)를 산출하는 동시에, 산출한 총계(Dsum)에 Tc/(2×n)를 곱하는 동시에, 곱하여 얻은 값에 Tc/(4×n)를 가산한다. 이것에 의해, 연산 회로(22a)는, 검출 신호(Sd)의 펄스 폭(Tw)을 산출한다. 또, 연산 회로(22a)는, 산출한 펄스 폭(Tw)을 나타내는 펄스 폭 데이터(Dtw)를 출력한다.
이상의 구성에 의해, 펄스 폭 산출부(42)에서는, 도 15(동일 도면에서는, 일례로서 n=4의 상태를 나타냄)에 도시하는 바와 같이, 각 카운터 회로(CNT21∼CNT2n)에 공급되는 내부 클록(CLK) 및 지연 내부 클록(CLK2∼CLKn)의 상승 에지와 하강 에지가, 모두 Tc/(2×n)씩 어긋난 구성이 된다. 이 때문에, 내부 클록의 주파수를 4배까지 높게 한 상태와 등가가 된다. 따라서, 펄스 폭 산출부(42)는, Tc/(2×n)(내부 클록(CLK) 및 각 지연 내부 클록(CLK2, CLK3, CLK4)의 위상 차)의 높은 분해능으로 검출 신호(Sd)의 펄스 폭(Tw)을 산출할 수 있다. 더하여, 연산 회로(22a)가, 이 위상 차(지연 소자(DL21∼DL2n-1)의 지연 시간(Tc/(2×n)))의 1/2의 시간(=Tc/(4×n))을 가산함으로써 ±Tc/(4×n)의 오차 내에서 검출 신호(Sd)의 펄스 폭(Tw)을 산출할 수 있다.
또한, 본 발명은, 상기의 구성으로 한정되지 않는다. 예컨대, 상기의 각 펄스 폭 산출부(16, 32)에서는, 같은 지연 시간(Tc/n)으로 규정된 다수의 지연 소자(DL11∼DL1n-1)를 직렬로 접속하여 구성된 지연 회로(DL1)를 이용한 예에 관해서 설명하였지만, 예컨대 도 16에 도시하는 바와 같이, 각각의 지연 시간이 Tc/n, 2×Tc/n, …, (n-1)×Tc/n으로 각각 규정된 (n-1)개의 지연 소자(DL31, DL32, …, DL3n-1)를 구비하고, 각 지연 소자(DL31∼DL3n-1)가 각각 외부로부터 입력한 신호를 직접 지연시켜 각 카운터 회로(CNT12∼CNT1n)에 출력하는 구성의 지연 회로(DL3)를 지연 회로(DL1) 대신에 사용할 수도 있다. 마찬가지로 하여, 상기의 각 펄스 폭 산출부(22, 42)에서는, 동일한 지연 시간(Tc/(2×n))으로 규정된 다수의 지연 소자(DL21∼DL2n-1)를 직렬로 접속하여 구성된 지연 회로(DL2)를 이용한 예에 관해서 설명하였지만, 예컨대 도 17에 도시하는 바와 같이, 각각의 지연 시간이 Tc/(2×n), 2×Tc/(2×n), …, (n-1)×Tc/(2×n)으로 각각 규정된 (n-1)개의 지연 소자(DL41, DL42, …, DL4n-1)를 구비하고, 각 지연 소자(DL41∼DL4n-1)가 각각 외부로부터 입력한 신호를 직접 지연시켜 각 카운터 회로(CNT22∼CNT2n)에 출력하는 구성의 지연 회로(DL4)를 지연 회로(DL2) 대신에 사용할 수도 있다. 또, 예컨대, 상기의 각 펄스 폭 산출부(16, 22, 32, 42)에서는, 일례로서, n=4의 예에 관해서 설명하였지만, n은 2 이상의 자연수이면 된다. 따라서, n을 3으로도 할 수 있고, 또한 n을 5 이상으로 하여, 펄스 폭(Tw)의 산출의 분해능을 한층 더 높일 수도 있다. 또, 상기의 각 펄스 폭 산출부(16, 22, 32, 42)에서는, 클록의 상승 에지에 동기하여 카운트 동작을 행하는 카운터 회로를 이용한 예에 관해서 설명하였지만, 클록의 하강 에지에 동기하여 카운트 동작을 행하는 카운터 회로를 이용할 수도 있다.
또, 상기의 예에서는, 펄스 생성부(2)가 트리거 신호(STG)를 검출 신호 생성부(15)에 직접 하는 구성에 관해서 설명하였지만, 본 발명은 이것으로 한정되지 않는다. 예컨대, 베이스밴드 신호(STB)로 변조한 고주파 신호(STR)를 차량(0B)을 통하지 않고 수신 안테나(11) 또는 믹서부(12)에 직접적으로 출력하여, 검출 신호 생성부(15)가, 믹서부(12)에 의해서 생성된 베이스밴드 신호(SRB)(본 발명에서의 트리거 신호)와, 본 발명에서의 변조 신호로서의 베이스밴드 신호(SRB)에 근거하여 검출 신호(Sd)를 생성할 수 있다.
본 발명에 관한 레이더 장치에 의하면, 펄스 폭 산출부가, 측정 대상체까지의 거리를 측정 가능한 검출 신호를 Tc/n, 2×Tc/n, …, (n-1)×Tc/n 씩 지연시킨 (n-1)의 지연 검출 신호를 생성하고, 검출 신호 및 각각의 지연 검출 신호를 입력하고 있는 동안에만 내부 클록의 상승 에지 또는 하강 에지에 동기하여 각각 카운트 동작을 실행하는 동시에 카운트하여 구한 n개의 카운트 값의 총계를 산출하고, 이 총계에 Tc/n을 곱하여 검출 신호의 펄스 폭을 산출함으로써, 검출 신호의 펄스 폭을 Tc/n의 높은 분해능으로 산출할 수 있다.
또, 본 발명에 관한 레이더 장치에 의하면, 펄스 폭 산출부가, 내부 클록을 Tc/n, 2×Tc/n, …, (n-1)×Tc/n씩 지연시킨 (n-1)의 지연 내부 클록을 생성하고, 측정 대상체까지의 거리를 측정 가능한 검출 신호를 입력하고 있는 동안에만 내부 클록 및 각 지연 내부 클록의 상승 에지 또는 하강 에지에 동기하여 각각 카운트 동작을 실행하는 동시에 카운트하여 구한 n개의 카운트 값의 총계를 산출하고, 이 총계에 Tc/n을 곱하여 검출 신호의 펄스 폭을 산출함으로써, 검출 신호의 펄스 폭을 Tc/n의 높은 분해능으로 산출할 수 있다.
또, 펄스 폭 산출부가 총계에 Tc/n를 곱한 값에 Tc/(2×n)를 가산하여 검출 신호의 펄스 폭을 산출함으로써, 검출 신호의 펄스 폭에 관한 산출 오차를 ±Tc/(2×n)의 작은 범위 내에서 얻을 수 있다.
또, 본 발명에 관한 레이더 장치에 의하면, 펄스 폭 산출부가, 측정 대상체까지의 거리를 측정 가능한 검출 신호를 Tc/(2×n), 2×Tc/(2×n),…, (n-1)×Tc/(2×n)씩 지연시킨 (n-1)의 지연 검출 신호를 생성하고, 검출 신호 및 각 지연 검출 신호를 입력하고 있는 동안에만 내부 클록의 상승 에지 및 하강 에지에 동기하여 각각 카운트 동작을 실행하는 동시에 카운트하여 구한 n개의 카운트 값의 총계를 산출하고, 이 총계에 Tc/(2×n)를 곱하여 검출 신호의 펄스 폭을 산출함으로써, 검출 신호의 펄스 폭을 Tc/(2×n)의 높은 분해능으로 산출할 수 있다.
또, 본 발명에 관한 레이더 장치에 의하면, 펄스 폭 산출부가, 내부 클록을 Tc/(2×n), 2×Tc/(2×n), …, (n-1)×Tc/(2×n)씩 지연시킨 (n-1)의 지연 내부 클록을 생성하고, 측정 대상체까지의 거리를 측정 가능한 검출 신호를 입력하고 있는 동안에만 내부 클록 및 각 지연 내부 클록의 상승 에지 및 하강 에지에 동기하여 각각 카운트 동작을 실행하는 동시에 카운트하여 구한 n개의 카운트 값의 총계를 산출하고, 이 총계에 Tc/(2×n)를 곱하여 검출 신호의 펄스 폭을 산출함으로써, 검출 신호의 펄스 폭을 Tc/(2×n)의 높은 분해능으로 산출할 수 있다.
또, 펄스 폭 산출부가 총계에 Tc/(2×n)를 곱한 값에 Tc/(4×n)를 가산하여 검출 신호의 펄스 폭을 산출함으로써, 검출 신호의 펄스 폭에 관한 산출 오차를 ±Tc/(4×n)의 작은 범위 내에서 얻을 수 있다.
도 1은 레이더 장치(1, 21, 31, 41)의 구성을 도시하는 블록도,
도 2는 펄스 폭 산출부(16)의 구성을 도시하는 블록도,
도 3은 펄스 폭 산출부(16)의 동작을 설명하기 위한 타이밍 차트,
도 4는 펄스 폭 산출부(16)의 동작을 설명하기 위한 타이밍 차트,
도 5는 펄스 폭 산출부(16)의 동작을 설명하기 위한 타이밍 차트,
도 6은 펄스 폭 산출부(16)의 동작을 설명하기 위한 타이밍 차트,
도 7은 펄스 폭 산출부(22)의 구성을 도시하는 블록도,
도 8은 펄스 폭 산출부(22)의 동작을 설명하기 위한 타이밍 차트,
도 9는 펄스 폭 산출부(22)의 동작을 설명하기 위한 타이밍 차트,
도 10은 펄스 폭 산출부(22)의 동작을 설명하기 위한 타이밍 차트,
도 11은 펄스 폭 산출부(22)의 동작을 설명하기 위한 타이밍 차트,
도 12는 펄스 폭 산출부(32)의 구성을 도시하는 블록도,
도 13은 펄스 폭 산출부(32)의 동작을 설명하기 위한 타이밍 차트,
도 14는 펄스 폭 산출부(42)의 구성을 도시하는 블록도,
도 15는 펄스 폭 산출부(42)의 동작을 설명하기 위한 타이밍 차트,
도 16은 지연 회로(DL3)의 구성을 도시하는 블록도,
도 17은 지연 회로(DL4)의 구성을 도시하는 블록도이다.
〈도면의 주요부분에 대한 부호의 설명〉
1, 21, 31, 41 : 레이더 장치 2 : 펄스 생성부(변조 신호 생성부)
3 : 반송파 생성부 5 : 변조부
6 : 송신 안테나 11 : 수신 안테나
12: 믹서부 15 : 검출 신호 생성부
16, 22, 32, 42 : 펄스 폭 산출부 16a, 22a : 연산 회로
CNT11∼CNT1n, CNT21∼CNT2n : 카운터 회로
DL1∼DL4 : 지연 회로
OB : 차량

Claims (6)

  1. 주기(Tc)의 내부 클록에 근거하여 소정 펄스 폭의 변조 신호를 생성하는 동시에 상기 변조 신호에 동기하여 트리거 신호를 생성하는 변조 신호 생성부와, 반송파를 생성하는 반송파 생성부와, 입력한 상기 변조 신호로 상기 반송파를 변조하여 생성한 고주파 신호를 출력하는 변조부와, 송신 안테나를 통해 송신된 상기 고주파 신호 중의 측정 대상체에서 반사되어 수신 안테나에서 수신된 고주파 신호로부터 상기 변조 신호를 추출하는 변조 신호 추출부와, 상기 트리거 신호와 상기 변조 신호 추출부에 의해서 추출된 상기 변조 신호에 근거하여 상기 측정 대상체까지의 거리를 측정 가능한 검출 신호를 생성하는 검출 신호 생성부와, 상기 검출 신호의 펄스 폭을 산출하는 펄스 폭 산출부를 구비하고,
    상기 펄스 폭 산출부는, 입력한 상기 검출 신호를 Tc/n, 2×Tc/n, …, (n-1)×Tc/n씩 지연시킨 (n-1)(이하에서 n은 2 이상의 자연수)의 지연 검출 신호를 생성하는 지연 회로와, 상기 검출 신호 및 상기 각 지연 검출 신호를 입력하고 있는 동안에만 상기 내부 클록의 상승 에지 또는 하강 에지에 동기하여 각각 카운트 동작을 실행하는 n개의 카운터 회로와, 상기 각 카운터 회로의 카운트 값의 총계를 산출하는 동시에 상기 총계에 Tc/n을 곱하여 상기 검출 신호의 펄스 폭을 산출하는 연산 회로를 구비하고 있는 레이더 장치.
  2. 주기(Tc)의 내부 클록에 근거하여 소정 펄스 폭의 변조 신호를 생성하는 동시에 상기 변조 신호에 동기하여 트리거 신호를 생성하는 변조 신호 생성부와, 반송파를 생성하는 반송파 생성부와, 입력한 상기 변조 신호로 상기 반송파를 변조하여 생성한 고주파 신호를 출력하는 변조부와, 송신 안테나를 통해 송신된 상기 고주파 신호 중의 측정 대상체에서 반사되어 수신 안테나에서 수신된 고주파 신호로부터 상기 변조 신호를 추출하는 변조 신호 추출부와, 상기 트리거 신호와 상기 변조 신호 추출부에 의해서 추출된 상기 변조 신호에 근거하여 상기 측정 대상체까지의 거리를 측정 가능한 검출 신호를 생성하는 검출 신호 생성부와, 상기 검출 신호의 펄스 폭을 산출하는 펄스 폭 산출부를 구비하고,
    상기 펄스 폭 산출부는, 입력한 상기 내부 클록을 Tc/n, 2×Tc/n, …, (n-1)×Tc/n씩 지연시킨 (n-1)의 지연 내부 클록을 생성하는 지연 회로와, 상기 검출 신호를 입력하고 있는 동안에만 상기 내부 클록 및 상기 지연 내부 클록의 상승 에지 또는 하강 에지에 동기하여 각각 카운트 동작을 실행하는 n개의 카운터 회로와, 상기 각 카운터 회로의 카운트 값의 총계를 산출하는 동시에 상기 총계에 Tc/n을 곱하여 상기 검출 신호의 펄스 폭을 산출하는 연산 회로를 구비하고 있는 레이더 장치.
  3. 제1항 또는 제2항에 있어서, 상기 펄스 폭 산출부는, 상기 총계에 Tc/n를 곱한 값에 Tc/(2×n)를 가산하여 상기 검출 신호의 펄스 폭을 산출하는 레이더 장치.
  4. 주기(Tc)의 내부 클록에 근거하여 소정 펄스 폭의 변조 신호를 생성하는 동시에 상기 변조 신호에 동기하여 트리거 신호를 생성하는 변조 신호 생성부와, 반송파를 생성하는 반송파 생성부와, 입력한 상기 변조 신호로 상기 반송파를 변조하여 생성한 고주파 신호를 출력하는 변조부와, 송신 안테나를 통해 송신된 상기 고주파 신호 중의 측정 대상체에서 반사되어 수신 안테나에서 수신된 고주파 신호로부터 상기 변조 신호를 추출하는 변조 신호 추출부와, 상기 트리거 신호와 상기 변조 신호 추출부에 의해서 추출된 상기 변조 신호에 근거하여 상기 측정 대상체까지의 거리를 측정 가능한 검출 신호를 생성하는 검출 신호 생성부와, 상기 검출 신호의 펄스 폭을 산출하는 펄스 폭 산출부를 구비하고,
    상기 펄스 폭 산출부는, 입력한 상기 검출 신호를 Tc/(2×n), 2×Tc/(2×n),…, (n-1)×Tc/(2×n)씩 지연시킨 (n-1)의 지연 검출 신호를 생성하는 지연 회로와, 상기 검출 신호 및 상기 각 지연 검출 신호를 입력하고 있는 동안에만 상기 내부 클록의 상승 에지 및 하강 에지에 동기하여 각각 카운트 동작을 실행하는 n개의 카운터 회로와, 상기 각 카운터 회로의 카운트 값의 총계를 산출하는 동시에 상기 총계에 Tc/(2×n)를 곱하여 상기 검출 신호의 펄스 폭을 산출하는 연산 회로를 구비하고 있는 레이더 장치.
  5. 주기(Tc)의 내부 클록에 근거하여 소정 펄스 폭의 변조 신호를 생성하는 동시에 상기 변조 신호에 동기하여 트리거 신호를 생성하는 변조 신호 생성부와, 반송파를 생성하는 반송파 생성부와, 입력한 상기 변조 신호로 상기 반송파를 변조하여 생성한 고주파 신호를 출력하는 변조부와, 송신 안테나를 통해 송신된 상기 고주파 신호 중의 측정 대상체에서 반사되어 수신 안테나에서 수신된 고주파 신호로부터 상기 변조 신호를 추출하는 변조 신호 추출부와, 상기 트리거 신호와 상기 변조 신호 추출부에 의해서 추출된 상기 변조 신호에 근거하여 상기 측정 대상체까지의 거리를 측정 가능한 검출 신호를 생성하는 검출 신호 생성부와, 상기 검출 신호의 펄스 폭을 산출하는 펄스 폭 산출부를 구비하고,
    상기 펄스 폭 산출부는, 입력한 상기 내부 클록을 Tc/(2×n), 2×Tc/(2×n),…, (n-1)×Tc/(2×n)씩 지연시킨 (n-1)의 지연 내부 클록을 생성하는 지연 회로와, 상기 검출 신호를 입력하고 있는 동안에만 상기 내부 클록 및 상기 지연 내부 클록의 상승 에지 및 하강 에지에 동기하여 각각 카운트 동작을 실행하는 n개의 카운터 회로와, 상기 각 카운터 회로의 카운트 값의 총계를 산출하는 동시에 상기 총계에 Tc/(2×n)를 곱하여 상기 검출 신호의 펄스 폭을 산출하는 연산 회로를 구비하고 있는 레이더 장치.
  6. 제4항 또는 제5항에 있어서, 상기 펄스 폭 산출부는 상기 총계에 Tc/(2×n)를 곱한 값에 Tc/(4×n)를 가산하여 상기 검출 신호의 펄스 폭을 산출하는 레이더 장치.
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