KR20030077988A - 비결정질 금속 산화막의 제조 방법 및 비결정질 금속산화막을 가지는 커패시턴스 소자와 반도체 장치를제조하는 방법 - Google Patents

비결정질 금속 산화막의 제조 방법 및 비결정질 금속산화막을 가지는 커패시턴스 소자와 반도체 장치를제조하는 방법 Download PDF

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KR20030077988A
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Abstract

비결정질 금속산화막을 침착시키는 막 침착과정, 예를 들어, 비결정질 탄탈산화막과 이온과 라디칼 반응에 기초하고 적어도 이온흐름밀도가 5mA/cm2이상인 산소를 포함하는 고밀도 플라즈마 방사처리에 의해 유지되는 비결정질 금속산화막의 비결정질 상태에서 상기 비결정질 금속산화막의 막의 질을 향상시키기 위한 막 처리 과정이 실행되고, 그것에 의하여 전체 과정에서 낮은-온도 처리가 가능하다. 게다가, 막의 질에서 우수한 비결정질 금속산화막이 침착될 수 있기 때문에, 비결정질 금속산화막은 신뢰도가 높아질 수 있고 값싸게 생산할 수 있다. 막의 질에서 우수한 비결정질 탄탈 산화막은 낮은-온도 처리에 의해 값싸게 제조될 수 있다. 또한, 비결정질 금속산화막을 갖는 커패시턴스 소자와 반도체 장치가 제조될 때, 막의 질에서 우수한 비결정질 금속 산화막은 낮은-온도 처리에 의해 침착될 수 있고 확실한 커패시턴스 소자와 반도체 장치는 제조될 수 있다.

Description

비결정질 금속 산화막의 제조 방법 및 비결정질 금속 산화막을 가지는 커패시턴스 소자와 반도체 장치를 제조하는 방법{ Method of manufacturing amorphous metal oxide film and methods of manufacturing capacitance element having amorphous metal oxide film and semiconductor device}
본 발명은 비결정질 금속 산화막을 제조하는 방법과 비결정질 금속 산화막을 가지는 커패시턴스 소자와 반도체 장치를 제조하는 방법과 관련이 있는데, 예를 들어, 유전체의 절연막같은 비결정질 탄탈 산화 얇은 막을 형성하는 비결정질 금속 산화막을 사용하는 정전기적 커패시턴스 소자를 제조하는 방법, 비결정질 탄탈 산화물 얇은 막을 포함하는 반도체 장치와 관련이 있다.
반도체 장비, 예를 들어, 회로 장치를 구성하는 반도체는 일반적으로 정전기적 커패시턴스 소자의 용량성 절연막으로써 실리콘 질화물 막(Si3N4막)을 사용한다. 반도체 장치의 초소형화, 집적도의 증가, 작동 속도의 증가에 대한 요구는 꾸준히 증가하고 Al2O3막, 탄탈 산화물, BaSrTiO 막, SrTao 막, PbTiO3-PbZrO3막을 침착시키는 다양한 연구와 개발은 지금까지 이루어지고 있다. 상기 금속막 중에서, 탄탈 산화물 막은 주목을 받고 있다. MIS(metal-insulator-semiconductor) 구조를 가지는 커패시턴스 소자가 형성되고, 다음과 같은 방법은 커패시턴스 소자층의 탄탈 산화물을 침착하는데 자주 쓰이는데, 예를 들어, 도 1은 색인이 탄탈 산화막을 침착하는 방법을 설명할 것임을 보여주는 개괄적인 흐름도를 보여준다. 도 1에서와 같은 재료, 예를 들어, 단계 S1에서 반도체 웨이퍼는 저압 CVD(chemical vapor deposition)에 주입되고, 탄탈 산화막은 단계 S2에서 침착된다. 일반적으로, 탄탈 산화막의 대부분이 침착될 때, 오에톡시탄탈(pentaethoxytantalum)(Ta(OC2H5)5)은 원재료로 사용되고, 증발되고 감압하에서 약 450℃ 열에너지로 산소와 반응한다.
그러나, 상기 막 침착 방법에 따라, 다량의 탄소(C)와 수산기는 침착된 막에 남아 있는다. 더욱이, 산소 부족으로 Ta와 O가 충분히 결합할 수 없도록 막이 침착된다.
결과적으로, 상기 침착된 막에 의해, 특히 누설전류특성, 저항전압특성, 유전상수같은 전기적 특성을 충분하게 가질 수 없다.
이러한 문제를 해결하기 위해서, 막의 질 향상 처리를 수행해야 한다. 이러한 막의 질 향상 처리에서, 침착된 막은 상기 언급한 저압 CVD 시스템에서 막 질 향상 시스템으로 옮겨지고, 예를 들어, 단계 S3에서 대기오존하에 400℃ 내지 500℃ 온도에서 자외선 방사 어닐 처리(소위 UV-O3처리)시스템에 옮겨지고 침착된 막은 단계 S4에서 어닐링된다. 그리고 나서, 어닐링 된 웨이퍼는 단계 S5에서 상기 처리 시스템에서 옮겨지고 단계 S6에서 대기산소하에 600℃ 초과한 온도에서 추가로 어닐링된다.
위에 언급한 막은 침착되고, 상기 막은 보통의 다중챔버 CVD 시스템에 의해 침착된다. 도 2는 다중챔버 CVD 시스템의 개략적인 배치를 보여주는 도이다. 도 2에서와 같이, 상기 다중챔버 CVD 시스템은 재료를 위해 최대로 준비된 4개의 챔버(101a 내지 101d)를 포함하고, 예를 들어, 재료나 웨이퍼가 침착되는 챔버를 나르는 웨이퍼이다. 재료는 수송 로봇(103)에 의해 재료 카세트 로드-록 챔버(102)에서 각각의 챔버(101a 내지 101d)로 그리고 그와 반대로 수송된다.
그리고 나서, 상기 시스템에서, 두개의 챔버는 막 침착 챔버로 형성되고 나머지 두개의 챔버는 웨이퍼가 산화 후에 처리되는 챔버로 공급하는 UV-O3챔버로 형성된다. 탄탈 산화물 막은 막 침착 챔버중 어느 하나에 의해 침착되고 UV-O3챔버중 어느 하나에서 전 처리 과정에 의해 처리된다.
그리고 나서, 전 처리 과정에 의해 처리된 탄탈 산화막은 적어도 산소를 포함하는 대기산소에서 600℃ 이상의 온도에서 어닐링되고 그 때문에 질이 향상 될 수 있다.
그러나, 현재 이것은 반도체 장치가 빠른 속도에서 작동되어야 함이 요구되고 그러므로 전극층과 상호연결층은 점진적으로 금속층으로 형성되어야 하는 것이 경향이다. 상기 늘어나는 요구와 경향에 따라, 반도체 장비 제조 과정에서, 열처리는 낮은 온도에서 이루어져야 하는 것이 요구된다. 예를 들어, 반도체 집적회로에서 회로 소자로 유용한 커패시턴스 소자는 전극층이나 상호연결층이 금속층으로 구성될 때 포함되는 소위 MIM(metal-insulator-metal) 구조를 삽입해야만 한다.
MIM 구조를 가지거나 이와 유사한 커패시턴스 소자가 위에 언급한 환경에서 형성될 때, 탄탈 산화물 같은 금속 산화막이 상기한 높은-온도 처리를 필요로 하는 상기 막-침착 방법에 의한 유전체의 절연층으로 형성되고, 그리고 나서 커패시턴스 소자 즉, 반도체 장치의 특징과 신뢰도에 문제점이 발생할 것이다.
특히, 위에 언급한 높은-온도 처리가 형성되는 것을 요구하는 금속막이 있는 단계에서, 금속층이 이미 존재할 때, 즉 금속층은 아래층의 전극 금속층이 이미 MIM 구조에 존재하는 구조를 가지는데, 예를 들어, 상기 금속층은 예를 들어 Pt(백금) 그리고 Ru(루테늄) 같은 비싼 금속 같은 내열성이 좋고 저항력이 떨어지는 높은 녹는점 금속으로 이루어져야 한다. 그러나, 상기 금속은 필연적으로 상기 금속이 초소형화 패턴으로 형성될 때 포함되는 열악한 가동성을 가진다. 게다가, 상기 금속은 제조 과정과 복합 제조 시설과 금속층이 비싸게 되는 것을 피할 수 없다.
반면, 높은 온도에서 상기 전-처리를 위한 치환 기술로써, 지금까지 금속층은 금속층이 침착된 후에 O2플라즈마 산화 처리에 의해 진행되는 방법이 시험되었다. 도 3은 참고가 위에 언급한 치환 기술을 설명하는 흐름도이다. 도 3에서, 재료, 예를 들어, 반도체 웨이퍼는 단계 S10에서 저압 CVD 방법 시스템으로 주입되고, 탄탈 산화막은 단계 S11에서 반도체 웨이퍼 위에 침착된다. 다음에, 침착된 막은 단계 S12에서 대기오존하에 400℃ 내지 500℃ 범위 온도에서 상기 저압CVD 시스템에서 막 질 향상 시스템으로 이동되고, 침착된 막은 단계 S13에서 O2플라즈마 처리에 의해 진행된다. 그 다음에, O2플라즈마 처리에 의해 진행된 반도체 웨이퍼는 단계 S14에서 상기 처리 시스템으로부터 나온다. 그러나, 보통 다이오드 평행판 플라즈마 처리 시스템에 의해 실행되는 플라즈마 산화물 처리는 충분히 좋은 막 특성을 제공하는데 실패한다.
더욱이, 이 경우에, 막 침착의 CVD 시스템과 고밀도 플라즈마 시스템 둘의 준비가 필요하다. 상기 시스템이 단일 시스템으로 형성될 때 조차도, 금속층이 비싸게 생산되는 것을 피할 수 없다.
상기 측면에서, 본 발명의 목적은 비결정질 탄탈 산화막의 침착 방법을 제공하는 것이고, 즉, 비결정질 금속 산화막은 저온 처리와 커패시턴스 소자와 반도체 장치를 값싸게 제조할 수 있는 유전체의 절연막으로써 우수하다.
비결정질 금속 산화막과 커패시턴스 소자를 제조하는 방법에서, 본 발명에 따라, 커패시턴스 절연막으로서 비결정질 금속 산화막을 사용하는 커패시턴스 소자를 제조하는 방법을 제공한다. 상기 제조 방법은 비결정질 금속 산화막을 침착하는 과정과 이온 전류 밀도가 5mA/cm2이상에서 적어도 산소를 포함하는 이온과 라이칼 반응에 기초한 고밀도 플라즈마 방사 처리에 의해 유지되는 비결정질 산화막의 비결정질 상태에서 비결정질 금속 산화막의 질을 향상하기 위한 질 향상 처리 과정을 포함한다.
본 발명의 또 다른 측면에 따라, 비결정질 금속 산화막을 포함하는 반도체 장치를 제조하는 방법이 제공되는데, 이것은 비결정질 금속 산화막을 침착하는 과정과 이온 전류 밀도가 5mA/cm2이상에서 적어도 산소를 포함하는 이온과 라이칼 반응에 기초한 고밀도 플라즈마 방사 처리에 의해 유지되는 비결정질 산화막의 비결정질 상태에서 비결정질 금속 산화물의 막의 질을 향상하기 위한 질 향상 처리 과정을 포함한다.
본 발명에 따라 커패시턴스 소자와 반도체 장비를 제조하는 방법에서, 모든 처리는 낮은 온도에서 실행될 수 있고 430℃ 이하의 온도에서 굳어질 수 있는 비결정질 금속 산화막을 침착하는 처리를 포함한다. 결과적으로, 낮은 저항력을 가지는 저온녹는점 금속층을 사용하는 것이 가능한데 이것은 아래층 전극, 상호연결층과 이와 유사한 것의 가동성으로써 우수하다.
본 발명의 제조 방법에 따라, 막-침착 과정과 막의 질 향상 처리는 동일한 작용챔버에서 실행될 수 있기 때문에, 시스템은 배열에서 단순화 될 수 있고 가동성은 향상될 수 있다.
도 1은 종래 기술에 따라 커패시턴스 절연층의 탄탈 산화막을 침착하는 방법을 설명하는 흐름도이다.
도 2는 관련 분야에서 사용되는 보통의 멀티챔버 CVD 시스템의 배열을 보여주는 개략적인 도이다.
도 3은 종래기술에 따라 탄탈 산화막을 고온에서 침착하는 전처리 방법으로 유용한 치환 기술을 설명하는 흐름도이다.
도 4는 본 발명에 따라 비결정질 탄탈 산화 얇은 막을 침착시키는 실시 예를 설명하는 흐름도이다.
도 5는 본 발명에 따라 비결정질 탄탈 산화 얇은 막을 침착시키는 다른 실시 예를 설명하는 흐름도이다.
도 6은 본 발명에 따라 제조 방법에 사용되는 헬리콘 플라즈마 시스템의 배열을 보여주는 개략적인 도이다.
도 7은 RF 전원과 상관 있는 누설 전원 밀도의 의존도를 보여주고 본 발명에따른 제조 방법을 설명하는 특성 그래프이다.
도 8은 RF 전원과 상관 있는 누설 전원 밀도의 의존도를 보여주고 본 발명에 따른 제조 방법을 설명하는 또 다른 특성 그래프이다.
도 9는 단일 웨이퍼 막-침착 시스템의 예의 배열을 보여주는 개략적인 도이다.
도 10은 본 발명에서, 산화 시간이 변할 때 주어지는 탄탈 산화막의 막두께와 연관된 누설 전류 밀도 의존도의 수치 결과를 보여주는 특성 그래프이다.
도 11은 누설 전류 밀도의 정의를 설명하고 공급한 전기장과 관련 있는 누설 전류 밀도를 보여주는 특성 그래프이다.
도 12는 본 발명에 따르는 제조 방법에서 비결정질 탄탈 산화물 얇은 막 침착 방법을 설명하는 흐름도이다.
도 13은 본 발명에 따르는 제조 방법에 의해 얻어지는 커패시턴스 소자를 가지는 반도체 장치를 보여주는 단면도이다.
* 도면의 주요부분에 대한 부호설명
2 ....헬리콘 플라즈마 발생소스 50 ....반도체재료
3 .... 석영유리종 51 ....분리절연층
4 .... 반응챔버 52 ....사이층절연층
5 .... 막-침착재료 53 ....아래절연층
7 ....주입과정가스용 가스주입구 54 ....유전체의 절연층
8 ....배기과정가스용 배기구 55 ....위금속전극층
10 ....고주파(RF)발전기 15 ....자기장 발생수단
14A, 14B .... 전류 제어수단 103 ....수송 로봇
101a 내지 101d ....재료 카세트 로드-록 챔버의 각각의 챔버
본 발명은 도면과 함께 설명된다.
첫째로, 비결정질 산화막의 제조 방법, 비결정질 금속 산화막을 가지는 커패시턴스 소자와 본 발명에 따르는 반도체 장치는 도 4에 나타난다. 도 4는 예를 들어, 본 발명에 따르는 비결정질 탄탈 산화막인 비결정질 금속 산화막 제조 과정을 설명하는 흐름도이다. 도 4에서 보듯이, 상기 비결정질 탄탈 산화막이 침착되는 재료, 예를 들어 실리콘 반도체 웨이퍼가 단계 S20에서 비결정질 탄탈 산화막 막-침착 시스템으로 주입되고, 비결정질 탄탈 산화막은 단계 S21에서 실리콘 반도체 웨이퍼에 침착된다.
단계 S22에서, 비결정질 탄탈 산화물 얇은 막의 막 질 향상을 위한 질 향상 처리는 이온 전류 밀도가 5mA/cm2이상에서 적어도 산소를 포함하는 이온과 라이칼 반응에 기초한 고밀도 플라즈마 방사 처리에 의해 유지되는 비결정질 산화막의 비결정질 상태에서 산소 플라즈마 처리에 의해서 영향을 받고 일례로, 헬리콘 플라즈마 방사 처리가 있다.
예를 들어 비결정질 탄탈 산화 얇은 막 같이 비결정질 산화 금속 얇은 막의 침착 과정은 위에 언급한 고밀도 플라즈마 소스를 사용하는 라디칼 작용을 주로 이루는 막-침착 과정으로 대치될 것이고, 그리고 막-침착 과정의 플라즈마 전원은 40W 이상 200W 이하로 선택될 것이다.
막 질 향상 처리 과정에서 플라즈마 전원은 500W 이상 2000W 이하로 선택될 것이다.
비결정질 금속 산화막의 목표 막두께는 15nm 이상이고, 예를 들어, 도 4에서 보듯이, 막-침착 과정과 연속하는 막 질 향상 처리 과정은 반복되고 막두께 15nm 이하인 각각의 막은 비결정질 금속 산화막의 종합 막두께가 15nm 이상의 목표 막 두께와 같아지도록 침착된다. 다음에, 생성된 웨이퍼는 단계 S23에서 위에 언급한 시스템으로부터 나온다.
도 5는 본 발명에 따라 비결정질 탄탈 산화 얇은 막의 침착 방법의 또 다른 예를 설명하는 흐름도이다. 도 5에서, 도 4와 동일한 단계는 동일한 참고 번호에 의해 마크되고 그리고 나서 상세하게 설명될 필요는 없다. 도 5에서 보듯이, 막-침착 과정과 상기 비결정질 금속 산화막은 참고번호(200)에 의해 지정된 동일 작용챔버에 의해 실행될 수 있을 것이다.
더욱이, 막-정착 과정과 위에 언급한 비결정질 금속 산화막을 위한 막 질 향상 개선처리과정 모두는 430℃ 이하의 온도에서 실행되어야 합니다.
본 발명에 따라 커패시턴스 소자를 제조하는 방법은 유전체의 절연층이 비결정질 금속산화물 막으로 구성된 커패시턴스 소자 제조 방법이다.
또한, 본 발명에 따르는 반도체 장치 제조방법은 비결정질 금속산화물 막을 포함하는 반도체 장치 제조방법이다. 특히, 비결정질 금속산화막은 본 발명에 따르는 비결질 금속산화막을 제조하는 상기 방법에 의해 형성된다.
첫째로, 본 발명을 따르는 제조방법을 수행하여 사용하기 위해 고밀도 플라즈마 소스를 이용하는 플라즈마 처리시스템으로 유용한 헬리콘 플라즈마 처리시스템은 도 6에 설명될 것이다.
도 6은 헬리콘 플라즈마 시스템의 배열을 나타내는 개략적인 도이다. 도 6의 참고번호(1)에 의해 일반적으로 나타난 상기 헬리콘 플라즈마 처리시스템은 헬리콘 플라즈마 발생소스(2)와 플라즈마가 발생하는 석영유리종(3)과 통신하는 반응챔버(4)를 포함한다.
상기 반응챔버(4) 내에, 소정의 온도 가운데 처리된 반도체 웨이퍼 같은 막-침착재료(5)를 가열하기 위한 히터(표기하지 않음)를 포함하는 서셉터(6)가 배치된다.
반응챔버(4)는 반응챔버(4) 내의 진공도가 압력조절기(표기하지 않음)에 의해 소정의 것으로 조정되는 방식에서 주입과정가스용 가스주입구(7)와 배기 펌프에 의한(표기하지 않음) 배기과정가스용 배기구(8)를 포함한다.
플라즈마 발생기소스(2)의 헬리콘 안테나(9)는 유리종(3)의 바깥면 주위에 배치되고, 13.56 MHz RF 전원은 고주파(RF)발전기(10)에서 임피던스 매칭수단(11)를 통해 헬리콘 안테나(9)로 공급된다.
안쪽 코일(12A)과 바깥쪽 코일(12B)은 유리종(3)의 근처 주위를 감는다. 서로 반대방향으로 흐르는 직류(DC)는 전류 제어수단(14A, 14B)을 통한 DC 전원장치로부터 안쪽, 바깥쪽 코일(12A, 12B)로 공급되고, 그 때문에 자기장을 형성한다.
상기 전류값과 상기 전류값의 비율을 조절함에 따라, 헬리콘파는 유리종(3)으로부터 플라즈마를 끌어내도록 전파된다. 동시에, 플라즈마의 동질성은 빼낸 헬리콘파와 영구자석을 형성하는 자기장 발생수단(15)이나 반응챔버(4)의 측면에 배치된 전자기로부터 생성된 자기장 사이의 상호작용에 의해 정밀하게 재료(5)가 조정된다.
상기 배열을 가지는 플라즈마 처리시스템(1)에 따라 막-침착처리와 산화처리는 공급 가스를 바꿈으로 적절하게 실행된다.
다음에, 상기 플라즈마 처리시스템(1)을 사용한 본 발명에 따라 제조방법을실행하는 발명예가 설명될 것임에도 불구하고, 물론 본 발명은 다음 발명예에 제한되지 않을 것이다.
제 1실시예:
상기 실시예에서, 탄탈 산화막은 침착된다. 첫째로, RF 전원은 200W 이하로 선택되고 막-침착 처리과정은 적극적으로 헬리콘파의 전파를 사용하는 것 없이 라디칼 반응을 주로 이루는 영역에서 실행된다.
다음으로, 가스주입구(7)로부터 공급된 산소가스처럼 산소를 포함하는 산화가스, 그리고 RF 전원이 500W 내지 2000W 범위내로 떨어지는 헬리콘 전파를 적극적으로 사용하는 이온과 라디칼 혼합 고밀도 플라즈마 대기는 생성된다. 상기 대기하에서, 미리 침착된 비결정질 탄탈산화막은 비결정질 상태가 유지되는 상태에서 산화된다. 이러한 방법으로, 막-침착 과정에 의한 불충분하게 만들어진 막 질 향상 처리과정은 실행된다.
이 때, 막-침착 과정에서 요구되는 플라즈마 전원, 즉, RF 전원은 200W 이하에서 선택되고, 비결정질막, 즉, 매우 작은 결정이 생성되지 않는 비결정질막은 침착될 수 있다. 다음에, RF 전원은 200W 이상에서 선택될 때, 매우 작은 결정은 막-침착 동안 발생되므로 완벽한 비결정질막 침착이 어렵다는 것이 확인되었다. 더욱이, RF 전원이 40W 이하에서 선택될 때, 안정한 플라즈마 방전은 얻어질 수 없으므로 비결정질막은 안정적으로 침착될 수 없다. 특히, 막-침착 과정에서 요구하는 플라즈마 전원은 40W 이상 200W 이하이어야 한다.
도 7은 RF 전원이 변할 때 얻어지는 누설 전류 밀도의 의존도 수치 결과를 보여주는 특성 그래프이다. 도 7에 보여지는 상기 특성 그래프로부터, 누설 전류 밀도가 200W 내지 40W 범위의 RF 전원에서 낮은 침착막이 얻어진다는 것을 이해할 수 있다.
도 8은 RF 전원이 산화과정에서 변할 때 얻어지는 누설 전류 밀도의 수치 결과를 보여주는 특성 그래프인데, 즉, 막 질 향상 처리이다. 도 8에서 보여지는 특성 그래프의 연구는 막 질 향상 효과가 RF 전원이 500W 이하일 때 불충분하다는 것을 나타낸다. 게다가, 도 8의 특성 그래프는, RF 전원이 2000W를 초과할 때 누설 전류 밀도가 급격하게 증가하는 것을 유사하게 이해하게 한다. 상기 이유는 막이 부러지거나 부분적으로 결정화되기 때문이다. 그러므로, 산화 과정에 기초한 막 질 향상 처리에서 RF 전원은 500W 이상 2000W 이하에서 선택된다.
상기 실시예에서, 막-침착 과정을 수행하기 위한 처리 시스템과 막 질 향상 처리과정은 상기 시스템에 제한되지 않고 다양하게 변경될 것이다. 도 9는 변경된 처리시스템의 배열을 보여주는 개략적인 도이다. 도 9에서, 침착된 재료카세트는 막 침착처리와 제 1, 2챔버(21, 22)에서 막 질 향상 처리의 산화처리에 의해 독립적으로 처리될 수 있다.
제 2 실시예;
상기 실시예에서, 도 4의 앞 흐름도에서 보듯이, 막-침착 처리들과 각각의 막-침착처리후 막 향상처리의 산화처리를 구성하는 반복 작업은 실행된다. 상기반복 작업에 따라, 충분히 우수한 막 질은 시간관점으로부터 고효율적으로 향상될 수 있다.
도 10은 침착된 막의 막두께가 얻어지는 누설전류밀도에 대한 막두께의 수치결과를 보여주는 특성 그래프인데, 즉 침착된 탄탈 산화막(Ta2O5)이 변하고 막 질 향상의 산화처리시간은 파라미터로 쓰인다. 도 10에서, 특성곡선(71, 72, 73)은 산화처리시간의 시간주기가 각각 30초, 60초, 90초에서 선택되어질 때 얻어지는 수치결과를 나타낸다.
도 7, 8, 10의 누설전류밀도는 누설 전류가 공급된 전압의 증가에 따라 급격히 증가하는 포인트에서 얻어진 전류밀도인데, 즉, 누설 전류는 소위 풀 프렌켈 전류지역(Pool Frenkel current region)으로 움직인다.
도 10의 수치결과로부터, 15nm 초과로 막두께가 증가할 때 이것은 이해되고, 산화시간과 관계 있는 누설전류의 억제유효비율은 처리시간에 의존하여 낮아진다.
그러므로, 상기 실시예에서, 15nm 이상의 막두께를 가지는 비결정질 금속산화막이 침착될 때, 도 4에서와 같이, 15nm 이하의 막두께의 막-침착과정들과 각각의 막-침착처리후 막 질 향상처리의 산화처리과정을 구성하는 반복 작업은 실행된다.
15nm 이상의 막두께를 가지는 비결정질 금속산화막이 침착될 때, 예를 들어, 15nm 이하의 막두께를 가지는 비결정질 금속산화막의 침착을 위한 막-침착이 완전히 여러번 반복되어야 하는 것은 매우 효과적이다. 예를 들어, 막두께 30nm 인비결정질 금속산화막이 침착될 때, 막두께 10nm 인 막-침착과정의 사이클과 산화처리과정은 막두께 30nm 가 얻어지는 결과로 세번 반복된다.
상기 실시예에서, 충분한 막두께는 시간의 관점에서 고효율적으로 얻을 수 있다.
막-침착과정과 막 질 향상 처리과정이 상기 실시예에 따라 다른 챔버에서 분리되어 실행될 수 있는 반면, 상기 경우에는, 재료(5)에서 다른 챔버로 이동하고 재료(5)가 다른 챔버로부터 되돌아오는데 필요한 시간은 작업시간에서 잃어버리는 시간을 야기한다.
제 3실시예
상기 실시예에서, 도 5의 흐름도에서 보듯이, 막-침착 처리와 산화처리는 끊임없이 같은 챔버내에서 실행된다.
상기 실시예는 헬리콘 플라즈마 발생기 소스같은 고밀도 플라즈마 발생기 소스를 사용하는 막-침착으로 구성된 막-침착 과정과 막-침착 향상 처리이다.
특히, 상기한 샤워헤드를 이용하는 다이오드 평행판 플라즈마 CVD 시스템에 따라, 발생가능한 플라즈마는 밀도가 너무 낮아서 실용 막 질과 실용과정을 제공할 수 없다.
이것은 도 12의 흐름도에 따라 아래에 기술할 것이다. 도 12의 흐름도에서 보듯이, 도 4와 도 5의 흐름도의 동일한 단계는 같은 참고번호에 의해 표기되고 그러므로 자세하게 설명할 필요가 없다.
도 12의 흐름도에서 보듯이, 막-침착이 끝날 때 까지 요구되는 단계는 막-침착 잔여대기가 배기되고 상기 제 1, 2 실시예와 유사한 단계 S21에서 끝나는 막-침착과정후 S30에서 산화조건이 배열되는 단계를 포함한다. 그 다음에, 산화단계, 즉 O2플라즈마처리는 단계 S22에서 실행된다.
그리고 나서, 상기 산화 단계가 끝나는 단계에서, 목표 막두께가 15nm 이하라면, 비결정질 금속산화막의 막-침착 과정, 즉 비결정질 탄탈 산화막은 완성된다. 상기 막-침착 과정이 완성될 때, 실제적으로, 가스는 S31에서 반응챔버로부터 제거되고, 재료는 단계 S23에서 반응챔버로부터 제거된다.
목표 막두께가 15nm 이상이면, 도 12에서 보듯이, 상기 제 2 막-침착 과정을 실행하기 위해서, 단계 S32에서 막-침착 조건을 배열하기 위한 막-침착 조건 준비과정에 앞서 제공된다. 그리고 나서, 막-침착 과정은 단계 S21에서 실행된다. 더욱이, 막-침착 대기의 배기와 O2플라즈마 처리를 기반으로 막-질 향상처리과정의 조건들이 설정되고, 즉 준비과정이 단계 S32에서 실행되고 O2플라즈마처리는 단계 S22에서 실행된다. 상기의 반복 작업은 목표막두께를 얻을 때까지 반복되고 그리고 나서 재료는 S23에서 반응챔버로 부터 방출된다.
상기 실시예들에서 모든 막-침착 과정과 모든 막-질 향상 처리과정은 온도가 430℃ 이하에서 유지되는 영역에서 실행된다.
상기의 이유는 본 출원인의 양수인이 막 질이 온도가 430℃ 를 초과하는 영역에서 떨어진다는 것을 발견했다. 특히, 온도 430℃ 초과영역에서, 상기 온도영역은 막-침착 반응이 열반응에 의해 시작되는 온도 영역으로 움직인다. 플라즈마 에너지가 그 온도 영역에 적용되면, 초과 플라즈마 에너지는 그 온도 영역에 적용된다. 그 결과, 원재료는 빠르게 분해되고 반응은 과잉 반응물이나 불필요한 원소가 쉽게 막으로 섞이는 결과를 가지는 필요아래 가속화된다. 그래서, 막 질은 불가피하게 나빠진다.
비결정질 금속산화막 침착 조건과 막 질 향상 처리의 산화 처리조건은 본 발명의 상기 실시예에서 아래와 같이 설명할 수 있을 것이다.
실시예:
막-침착 조건:
오에톡시탄탈(pentaethoxytantalum) 부분압 1.7mTorr
산소 부분압 4.2mTorr
RF 전원 100W
온도 300℃
산화조건:
산소 부분압 8mTorr
RF 전원 1500W
온도 300℃
그리고 나서, 본 발명의 방법대로 얻은 비결정질 금속산화막의 전기적특성에서, 누설전류값은 도 11의 꺾인선에 보이는 것과 같이 거의 1×10-8[A/cm2] 이하이기를 바란다.
막-침착 조건과 그 전기적 특성과 막두께의 동일성하에 산화조건은 아래에서 선택하여 얻을 수 있다
막-침착 조건:
오에톡시탄탈(pentaethoxytantalum) 부분압 0.15 내지 4.3mTorr
산소 부분압 0.7 내지 8.6mTorr
RF 전원 40 내지 200W
온도 100 내지 430℃
산화조건:
산소 부분압 5 내지 15mTorr
RF 전원 500 내지 2000W
온도 100내지 430℃
위와 같이, 본 발명에 따라, 비결정질 금속산화막, 예를 들어 막 질과 누설전류특성에서 우수한 비결정질 탄탈산화막은, 확실하고 충분히 얇게 만들 수 있다.
그리고 나서, 본 발명에 따라 커패시턴스 소자 제조방법에서, MIM 구조 같은 적절한 구조에서 위 아래 전극층 사이에 삽입되는 유전체의 절연층이 침착될 때, 본 발명에 따라 상기 비결정질 금속 산화막 제조방법동일과정에 따르는 동일 방법은 그러한 막-침착 과정에 적용될 수 있다.
본 발명에 따라 반도체 장비를 제조하는 방법에서, 전류 원소에서 유전체층이나 절연층이나 커패시턴스 소자가 구성되고, 본 발명에 따라 비결정질 금속산화막을 제조하는 상기 방법과 같은 동일과정은 상기 방법에 적용될 수 있다.
도 13은 예를 들어 본 발명이 적용된 반도체 집적회로장치에서 하나의 전류원소로 유용한 MIM 커패시턴스 소자의 예를 보여주는 개략적인 단면도이다.
상기 예에서, 도 13과 같이, 지역적 열 산화막, 즉 LOCOS(Local Oxidation of Silicon)과정에 기초한 분리 절연층(51)은 반도체 집적회로를 포함하는 반도체 재료(50)의 표면위의 전류원소사이에 침착되고, 예를 들어, Si 반도체 재료이다. 사이층 절연층(52)은 분리절연층(51)위에 침착된다.
MIM 커패시턴스 소자를 포함하는 아래전극층(53)은 상기 사이층 절연층(52)에 침착되고, 본 발명에 따라 비결정질 산화막을 형성하는 유전체의 절연층(54)은 아래전극층(53)에 침착된다. 위금속전극층(55)은 아래금속전극층(53)과 반대위치에서 유전체의 절연층(54)에 침착된다. 상기방법에서, 정전기적 용량은 아래금속전극층(53)과 위금속전극층(55) 사이에서 형성되는 MIM 커패시턴스 소자(56)로 제조된다.
그리고 나서, SiO2층같은 절연층(57)은 홀표면에 침착되고, 접촉관통홀(58, 59)은 상기 커패시턴스 소자(56)와 반대인 두개의 말단을 통해 구멍이 나고, 즉 아래금속전극층(54)와 위금속전극층(55)이다. 도 13에서 보듯이, 접촉관통홀(58)은 유전체의 절연층(53)을 통해 확정되는데 아래금속전극층(54)으로 닿기 위함이다.
접촉관통홀(58, 59)을 통해, TiN으로 만든 보호막(60)이 표면에 형성되는 Al 합금층을 형성하는 소정의 패턴을 가지는 상호연결층(59)이 침착된다.
상기 커패시턴스 소자는 다른 전류원소가 형성되는 동안 동시에 형성될 수 있다.
커패시턴스 소자와 반도체장치는 확실히 제조되고 전기적 특성에서 우수한 커패시턴스 소자와 반도체장치는 얻어질 수 있다.
예를 들어, 비결정질 탄탈산화막과 같은 비결정질 금속산화막과 반도체장치를 가지는 커패시턴스 소자를 제조하는 상기 방법에 따라, 모든 처리는 430℃ 이하 낮은 온도에서 굳어지도록 실행될 수 있고, 그것에 의하여 낮은 녹는점 금속층이 가동성에서 우수하고 이것은 낮은층 전극과 상호연결처럼 적절한 어셈블리에서 전도층으로 사용될 수 있는 저항력에서 낮다.
그러므로, 물질은 비싸지 않고 가동성에서 우수한 Al 과 Cu 같이 증가하는 자유도와 금속, WN, TiN에서 선택될 수 있고, 이것은 초소형화 패턴으로 형성될 수 있고 낮은층 전극과 상호연결처럼 적절한 어셈블리에서 전도층으로 사용될 수 있는 저항력에서 낮다.
더욱이, 예를 들어, 비결정질 탄탈 금속막같이 확실한 비결정질 금속산화막이 유전체의 절연층으로 형성될 수 있기 때문에, 이것은 충분히 얇은 유전체의 절연층을 형성 가능하게 한다. 더욱이, 가동성이 우수한 금속층이 상기 전극과 상호연결로 사용될 수 있기 때문에, 커패시턴스 소자는 더욱 초소형화될 수 있다. 그러므로, 반도체 집적회로 장치에서 전류원소는 밀도가 높아질 수 있고 MIM 구조가 실현될 수 있어서 전류원소는 고스피드에서 작동될 수 있다.
더하여, 막-침착 과정과 막 질 향상 처리과정이 같은 반응챔버에서 이루어질 수 있기 때문에, 산업의 관점에서, 여러 가지 이점을 줄 수 있는데, 즉 시스템이 구조적으로 단순화 될 수 있고, 쉽게 조작될 수 있고 가동성, 확실성, 생산성이 향상될 수 있고 그러므로 제조비용이 감소할 수 있다.
도면을 포함한 발명의 바람직한 실시예를 설명하면서, 본 발명은 상기 정밀한 실시예에 제한되지 않고 다양한 변화와 변경이 부가 청구항에서 정의되는 발명의 정신과 범위로부터 벗어나지 않는 당업자에 의해 수행될 수 있다.

Claims (27)

  1. 비결정질 금속산화막의 제조방법에 있어서,
    비결정질 금속산화막을 침착하는 방법을 포함하고, 적어도 이온흐름밀도가 5mA/cm2이상인 산소를 포함하는 이온과 라디칼 반응을 기초한 고밀도 플라즈마 방사처리에 의해 유지되는 상기 비결정질 금속산화막의 비결정질 상태에서 상기 비결정질 금속산화막의 막 질 향상을 위한 막 처리 과정을 포함하는 비결정질 금속산화막을 제조하는 방법.
  2. 제 1항에 있어서,
    상기 고밀도 플라즈마 방사 처리가 헬리콘 플라즈마 방사처리인 비결정질 금속산화막을 제조하는 방법.
  3. 제 1항에 있어서,
    상기 비결정질 금속산화막의 침착을 위한 상기 과정은 상기 고밀도 플라즈마 방사의 소스를 사용하는 막-침착 과정이고, 이것은 주로 라디칼 반응을 이루고 상기 막-침착 과정에서 요구하는 플라즈마 전원은 40W 이상 200W 이하에서 선택되는 비결정질 금속산화막을 제조하는 방법.
  4. 제 1항에 있어서,
    상기 막 처리과정이 500W 이상 2000W 이하에서 선택된 플라즈마 전원을 사용하는 비결정질 금속산화막을 제조하는 방법.
  5. 제 1항에 있어서,
    상기 막-침착 과정과 상기 막 처리 과정이 동일한 반응챔버 내에서 실행되는 비결정질 금속산화막을 제조하는 방법.
  6. 제 1항에 있어서,
    상기 막-침착 과정이 상기 비결정질 금속산화막의 막두께가 15nm 이하로 선택되는 상태에서 여러번 실행되고 상기 각각의 막 처리 과정은 상기 각각의 막-침착 과정후에 실행되는 비결정질 금속 산화막을 제조하는 방법.
  7. 제 1항에 있어서,
    상기 비결정질 금속산화막의 목표 막두께가 15nm 이상일 때, 상기 막-침착 과정은 상기 비결정질 금속산화막의 막두께가 15nm 이하인 상태에서 여러번 실행되고 각각의 상기 막 처리과정은 각각의 막-침착 과정후에 실행되고 그 결과 상기 비결정질 금속산화막의 통합 막두께는 15nm 이상인 목표 막두께에 이르는 비결정질 금속산화막을 제조하는 방법.
  8. 제 1항에 있어서,
    상기 비결정질 금속산화막이 비결정질 탄탈 산화 얇은막인 비결정질 금속 산화막을 제조하는 방법.
  9. 제 1항에 있어서,
    상기 모든 막-침착 과정과 상기 비결정질 금속산화막의 상기 막 처리과정은 온도 430℃ 이하에서 실행되는 비결정질 금속산화막을 제조하는 방법.
  10. 비결정질 금속산화막이 커패시턴스 절연막으로 사용되는 비결정질 금속산화막을 포함하는 커패시턴스 소자의 제조 방법에 있어서,
    비결정질 금속산화막을 가지는 커패시턴스 소자의 제조 방법은,
    상기 비결정질 금속산화막을 침착시키는 막 침착과정을 포함하고,
    이온과 라디칼 반응에 기초하고 적어도 이온흐름밀도가 5mA/cm2이상인 산소를 포함하는 고밀도 플라즈마 방사처리에 의해 유지되는 상기 비결정질 금속산화막의 비결정질 상태에서 상기 비결정질 금속산화막의 막 질을 향상시키기 위한 막 처리 과정을 포함하는 비결정질 금속산화막을 갖는 커패시턴스 소자를 제조하는 방법.
  11. 제 10항에 있어서,
    고밀도 플라즈마 방사처리가 헬리콘 플라즈마 방사처리인 비결정질 금속산화막을 갖는 커패시턴스 소자를 제조하는 방법.
  12. 제 10항에 있어서,
    상기 비결정질 금속산화막 막-침착 과정은 상기 고밀도 플라즈마 소스를 사용하는 막-침착 과정이고 이것은 주로 라디칼 반응을 이루고 상기 막-침착 과정의 플라즈마 전원은 40W 이상 200W 이하에서 선택되는 비결정질 금속산화막을 갖는 커패시턴스 소자를 제조하는 방법.
  13. 제 10항에 있어서,
    상기 막 처리 과정의 플라즈마 전원이 500W 이상 2000W 이하에서 선택되는 비결정질 금속산화막을 갖는 커패시턴스 소자를 제조하는 방법.
  14. 제 10항에 있어서,
    상기 막-침착 과정과 상기 막 처리 과정이 동일한 반응챔버 내에서 실행되는 비결정질 금속산화막을 갖는 커패시턴스 소자를 제조하는 방법.
  15. 제 11항에 있어서,
    상기 막-침착 과정은 상기 비결정질 금속산화막의 막두께가 15nm 이하에서 선택되는 상태에서 여러번 실행되고 각각의 상기 막 처리 과정이 각각의 상기 막-침착 과정후에 실행되는 비결정질 금속산화막을 갖는 커패시턴스 소자를 제조하는 방법.
  16. 제 10항에 있어서,
    상기 비결정질 금속산화막의 목표 막두께가 15nm 이상일 때, 상기 막-침착 과정은 상기 비결정질 금속산화막의 막두께가 15nm 이하인 상태에서 여러번 실행되고 각각의 상기 막 처리과정은 각각의 막-침착 과정후에 실행되고 그 결과 상기 비결정질 금속산화막의 통합 막두께는 15nm 이상인 목표 막두께에 이르는 비결정질 금속산화막을 갖는 커패시턴스 소자를 제조하는 방법.
  17. 제 11항에 있어서,
    상기 비결정질 금속산화막이 비결정질 탄탈 산화 얇은 막인 비결정질 금속산화막을 갖는 커패시턴스 소자를 제조하는 방법.
  18. 제 10항에 있어서,
    상기 모든 막-침착 과정과 상기 비결정질 금속산화막의 상기 막 처리과정은 온도 430℃ 이하에서 실행되는 비결정질 금속산화막을 갖는 커패시턴스 소자를 제조하는 방법.
  19. 비결정질 금속산화막을 갖는 반도체 장치를 제조하는 방법에 있어서,
    비결정질 금속산화막을 갖는 반도체 장치를 제조하는 방법은,
    비결정질 금속산화막을 침착시키는 과정을 포함하고,
    이온과 라디칼 반응에 기초하고 적어도 이온흐름밀도가 5mA/cm2이상인 산소를 포함하는 고밀도 플라즈마 방사처리에 의해 유지되는 상기 비결정질 금속산화막의 비결정질 상태에서 상기 비결정질 금속산화막의 막 질을 향상시키기 위한 막 처리 과정을 포함하는 비결정질 금속산화막을 갖는 반도체 장치를 제조하는 방법.
  20. 제 19항에 있어서,
    고밀도 플라즈마 방사 처리가 헬리콘 플라즈마 방사 처리인 비결정질 금속산화막을 갖는 반도체 장치를 제조하는 방법.
  21. 제 19항에 있어서,
    상기 비결정질 금속산화막의 침착을 위한 상기 과정은 상기 고밀도 플라즈마 방사의 소스를 사용하는 막-침착 과정이고, 이것은 주로 라디칼 반응을 이루고 상기 막-침착 과정에서 요구하는 플라즈마 전원은 40W 이상 200W 이하에서 선택되는 비결정질 금속산화막을 갖는 반도체 장치를 제조하는 방법.
  22. 제 19항에 있어서,
    상기 막 처리과정이 500W 이상 2000W 이하에서 선택된 플라즈마 전원을 사용하는 비결정질 금속산화막을 갖는 반도체 장치를 제조하는 방법.
  23. 제 19항에 있어서,
    상기 막-침착 과정과 상기 막 질 향상 처리 과정이 동일한 반응챔버 내에서 실행되는 비결정질 금속산화막을 갖는 반도체 장치를 제조하는 방법.
  24. 제 19항에 있어서,
    상기 막-침착 과정이 상기 비결정질 금속산화막의 막두께가 15nm 이하로 선택되는 상태에서 여러번 실행되고 상기 각각의 막 처리 과정은 상기 각각의 막-침착 과정후에 실행되는 비결정질 금속산화막을 갖는 반도체 장치를 제조하는 방법.
  25. 제 19항에 있어서,
    상기 비결정질 금속산화막의 목표 막두께가 15nm 이상일 때, 상기 막-침착 과정은 상기 비결정질 금속산화막의 막두께가 15nm 이하인 상태에서 여러번 실행되고 각각의 상기 막 처리과정은 각각의 막-침착 과정후에 실행되고 그 결과 상기 비결정질 금속산화막의 통합 막두께는 15nm 이상인 목표 막두께에 이르는 비결정질 금속산화막을 갖는 반도체 장치를 제조하는 방법.
  26. 제 19항에 있어서,
    상기 비결정질 금속산화막이 비결정질 탄탈산화 얇은막인 비결정질 금속산화막을 갖는 반도체 장치를 제조하는 방법.
  27. 제 19항에 있어서,
    상기 모든 막-침착 과정과 상기 비결정질 금속산화막의 상기 막 처리과정은 온도 430℃ 이하에서 실행되는 비결정질 금속산화막을 갖는 반도체 장치를 제조하는 방법.
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