KR20020029648A - 칩 온 필름용 테이프와 이것을 이용하는 반도체 - Google Patents

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Abstract

본 발명에 의하면, 반도체 소자(14)의 수지 봉합 시에 기포의 생성을 방지하기 위한 더미 패턴이 폴리이미드계 절연 테이프와 그 위에 형성된 구리박 패턴(copper foil pattern)(12)으로 구성되는 테이프 캐리어 상의 반도체 소자(14)의 모서리에 설치된다. 이 더미 패턴(19)은 반도체 소자(14)의 모서리에서 반도체 소자(14)의 하부면과 절연 테이프 사이의 공간으로의 봉합 수지(18)의 흐름을 제어할 수 있게 하여, 반도체 소자(14)의 수지 봉합시에 발생되는 기포를 방지한다. 기포의 발생률은 종래의 COF 반도체 장치에 비해 50% 이하로 감소될 수 있다.

Description

칩 온 필름용 테이프와 이것을 이용하는 반도체{TAPE FOR CHIP ON FILM AND SEMICONDUCTOR THEREWITH}
본 발명은 반도체 소자가 플렉시블 회로 보드 위에 탑재되는 COF(Chip on film)용 테이프와, 이 COF용 테이프를 이용하여 형성되는 반도체 장치에 관한 것이다.
플렉시블 회로 보드에 연결 및 탑재되는 반도체 소자로 형성되는 반도체 장치로는 TCP(Tape Carrier Package) 반도체 장치가 알려져 있다. TCP 반도체 장치에는 반도체 소자가 탑재되는 관통 개구를 구비한 절연 테이프가 제공되며, 반도체 소자에는 배선 패턴이 캔틸레버식으로 돌출되는 상태에서 배선 패턴의 선단 부분(tip portion)이 연결된다. 도 15에 도시한 바와 같이, 플렉시블 회로 보드에 연결 및 탑재되는 반도체 소자로 형성되는 또 다른 반도체 장치가 존재한다. 이 반도체 장치의 경우, 박막 절연 테이프(1)는 반도체 소자(2)가 탑재될 관통 개구는 가지고 있지 않으며, 그 반도체 소자(2)의 범프(3)는 박막 절연 테이프(1)의 표면에 형성되는 내부 리드(4)에 연결 및 탑재되고 있다. 그밖에 참조 부호 5는 봉합 수지를 나타내며, 참조 부호 6은 솔더 레지스트를 나타낸다. 본 명세서에서 후술하는 반도체 장치는 COF 반도체 장치를 의미하는 것이다.
COF의 경우에는, 그 응용을 고려하여 절곡가능성(foldability)을 갖는 박막 절연 테이프(1)가 사용되고 있다. 박막 절연 테이프(1)의 표면에 배치되는 배선 패턴 내 각각의 배선은 반도체 소자(2)의 해당 단자에 전기적으로 접속되며, 외부 접속을 위한 커넥터부는 액정 표시 패널, PCB(Printed circuit board) 등에 접속된다. 배선 패턴의 나머지 노출부들은 그 위에 도포되는 솔더 레지스트(6)에 의해 절연된다.
도 15에 도시한 바와 같이, COF 반도체 장치의 경우, 박막 절연 테이프(1) 상에 탑재되는 반도체 소자(2)는 봉합 수지(5)를 이용하여 봉합된다. 수지 봉합을행하는 동안 만일 공기가 포함되게 되면, 박막 절연 테이프(1)에는 반도체 소자(2)가 탑재될 개구가 제공되지 않으므로, 기포가 봉합 수지 내에 쉽사리 생겨나게 된다. 수지 봉합을 행하는 동안, 봉합 수지(5)는 반도체 소자(2)의 각각의 측면을 따라 도포되거나 주입된다. 반도체 소자(2)의 4 측면을 따라 봉합 수지(5)를 도포하는 동안, 반도체 소자(2)와 박막 절연 테이프(1) 사이에 존재하는 공기의 일부는 봉합 수지(5)에 기포로서 봉합되게 된다. 봉합 수지(5) 내에서 기포들이 발생하는 것을 완전히 방지하는 것은 곤란하다.
반도체 소자(2)를 위한 봉합 수지에서 기포들이 발생되고 있는 반도체 장치의 경우, 기포들은 단자간 누설(inter-terminal leakage)과 같은 어떠한 장애를 초래할 수도 있는 습기 등을 함유하고 있다.
현재, COF 반도체 장치의 다중핀화에 대한 요구와 함께 더 작고 더 얇은 COF 반도체 장치에 대한 요구가 나타나고 있다. 이러한 요구들을 동시에 만족시키기 위해서는, 배선 패턴에서의 외부 접속을 위한 커넥터부와 반도체 소자의 접속부를 보다 미세하게 피치화해야 할 뿐만아니라, 절연 테이프와 배선 패턴을 모두 더 한층 박막화해야 한다. 내부 리드의 피치를 더 작게 하기 위해서는 내부 리드의 두께와 폭을 더 작게 해야 한다.
내부 리드를 미세 피치화하여 박막화하는데에는 해결해야 할 몇가지 과제가 존재한다. 그 해결 과제 중 하나는 반도체 소자의 수지 봉합성(수지 충전(resin filling))을 개선하는 것이다. 특히, 내부 리드의 미세 피치화 및 박막화는 반도체 소자의 수지 봉합 과정 동안 생겨난 기포를 그 봉합 수지로부터 제거하는 것을더욱 어렵게 한다. 따라서, 미세 피치화와 함께 박막화된 내부 리드에서 기포들이 발생하는 것을 방지할 필요가 있다.
기포들이 발생하는 것에 대한 대응책으로는 상술한 TCP 반도체 장치의 경우에서처럼 박막 절연 테이프에 개구를 설치하는 것이다. 또다른 대응책이 도 16에 도시되어 있다 (도 15는 도 16의 A-A′를 따라 취해진 부분 단면도이다). 도 16의 경우, 화살표 B로 도시된 3 측면을 따라 혹은 반도체 소자(2)의 화살표 C로 도시된 한 측면에만 수지가 도포되어 있다. 수지 도포 전에 수지 도포 영역에 존재하는 공기는 비수지 도포 영역을 통해 대기중으로 제거된다.
그러나, COF 반도체 장치들의 기포들에 대한 상술한 통상적인 대응책들은 다음과 같은 문제점을 갖고 있다.
박막 절연 테이프에 개구가 제공되는 상술한 대응책의 경우에는, 수지 봉합을 행하는 동안, 봉합 수지가 박막 절연 테이프의 개구로부터 그 하부로 넘쳐 흐르게 된다. 넘쳐 흐른 봉합 수지는 스테이지에 고착되어 제조 실패의 원인이 될 수 있다. 또한, 이렇게 제조된 COF 반도체 장치들은 그 두께가 두꺼워지므로 반도체 소자의 박막화를 요구하는 현재의 요구에는 부응하지 못한다.
도 16에 도시한 바와 같이, 수지가 반도체 소자(2)의 3 측면을 따라 혹은 한 측면에만 도포되는 이전의 대응책의 경우에는, 이 반도체 소자(2)와 절연 테이프 사이의 공간으로 봉합 수지(5)가 내부 리드들간의 간격이 보다 넓어지게 되는 반도체 소자(2)의 모서리로부터 빠른 속도로 흘러내리게 된다. 이것은 수지 내의 공기를 받아들여서 기포를 생성하는 원인이 될 수도 있다.
또한, 설치 후의 COF 반도체 장치가 저온 및 고온이 번갈아 반복되는 온도 순환 환경에서 사용된다면, 온도 순환으로 인해 열팽창 및 수축이 반복되게 된다. 따라서, 재료의 열팽창 계수의 차이로 인해, 내부 리드 및 반도체 소자 사이에 전기적 접속을 설정하기 위해 제공되는 솔더 레지스트 개구의 주변에 응력이 발생된다.
미세 피치화 및 박막의 내부 리드를 구현함에 있어 수반되는 또다른 문제는 내부 리드를 얇게 함에 따른 결과로서 내부 리드의 기계적 강도가 감소되기 때문에, 솔더 레지스트 개구의 가장자리 주변 내부 리드들이 온도 순환시 더욱 현저하게 절단될 수도 있다는 점이다. 따라서, COF 반도체 장치의 내부 리드들을 미세 피치화하여 박막화하기 위해서는, 솔더 레지스트 개구의 가장자리 주변 내부 리드부의 기계적 강도를 개선해야 하여, 이러한 점은 미세 피치화 장치를 구현하는 것이 현재 상태에서는 곤란하다는 것을 보여주고 있다.
본 발명의 목적은 COF용 테이프 및 이를 이용하는 반도체 장치를 제공하는 것으로서, 여기서 테이프는 반도체 소자의 수지 봉합 동안 기포가 발생되는 것을 방지하고 반도체 소자의 모서리에 위치한 내부 리드의 단절을 감소시킬 수 있다.
도 1은 본 발명에 따른 COF 반도체 장치를 나타내는 평면도.
도 2는 도 1의 D-D' 라인을 따라 취한 단면도.
도 3은 도 2와 다른 단면도.
도 4는 도 2 및 3과 다른 단면도.
도 5는 도 1에 도시된 COF 반도체 장치의 변형례를 나타내는 평면도.
도 6은 도 5와 다른 변형례를 나타내는 도면.
도 7은 도 5 및 6과 다른 변형례를 나타내는 도면.
도 8은 도 1에 도시된 것과 다른 COF 반도체 장치를 나타내는 평면도.
도 9는 도 1 및 8에 도시된 것들과 다른 COF 반도체 장치를 나타내는 평면도.
도 10은 도 1, 8 및 9에 도시된 것들과 다른 COF 반도체 장치를 나타내는 평면도.
도 11은 도 1 및 8 내지 10에 도시된 것들과 다른 COF 반도체 장치를 나타내는 평면도.
도 12는 도 11에 도시된 COF 반도체 장치의 변형례를 나타내는 평면도.
도 13은 도 12에 도시된 것과 다른 변형례를 나타내는 도면.
도 14는 도 1 및 8 내지 11에 도시된 것들과 다른 COF 반도체 장치를 나타내는 평면도.
도 15는 종래의 COF 반도체 장치를 나타내는 단면도.
도 16은 도 15에 도시된 COF 반도체 장치를 나타내는 평면도.
<도면의 주요 부분에 대한 부호 설명>
11: 절연 테이프
12: 구리박 패턴
13: 접착제
14: 반도체 소자
15,33,43,53,63: 솔더 레지스트(solder resist)
16: 범프
17: 내부 리드
18: 봉합 수지
19,20,21,22,23: 더미 패턴
상기 목적을 달성하기 위해서, 본 발명의 제1 양태는 반도체 소자가 탑재되고 반도체 소자를 봉합하기 위한 수지가 도포되는 칩 온 필름용 테이프를 제공하는 것으로서, 칩 온 필름용 테이프는 절연 테이프; 상기 절연 테이프 상에 형성된 복수의 배선 패턴; 도포에 의해 상기 배선 패턴을 부분적으로 커버하여 개구를 갖게 하는 솔더 레지스트; 및 수지 봉합 동안 상기 모서리로부터 상기 반도체 소자의 표면과 상기 절연 테이프 사이의 공간으로의 상기 수지의 흐름을 제어하도록 상기 반도체 소자가 탑재될 영역의 모서리에 제공되는 더미 패턴을 포함한다.
상기 구성에 따른 칩 온 필름용 테이프는 모서리로부터 반도체 소자의 표면과 절연 테이프 사이의 공간으로의 수지의 흐름 속도를 감소시키는데, 이는 수지 흐름에 의해 유발되는 수지에 포함된 공기를 감소시켜, 결과적으로 기포의 발생을 방지하게 된다.
본 발명의 제1 양태의 실시예에서, 솔더 레지스트의 개구 내측과 모서리의 내측 또는 외측에 더미 패턴이 제공되고, 더미 패턴의 형태는 모서리의 형태에 따라 형성된다.
상기 구성에 따르면, 더미 패턴이 모서리의 외측에 특별히 제공될 때, 더미 패턴의 두께는 반도체 소자와 절연 테이프 사이의 공간보다 더 크게 될 수 있으며, 이는 수지 봉합동안 반도체 소자의 표면과 절연 테이프 사이의 공간으로의 봉합 수지의 흐름을 감소시킨다.
본 발명의 제1 양태의 실시예에서, 더미 패턴은 모서리 내측 또는 외측으로부터 솔더 레지스트까지 제공된다.
상기 구성에 따르면, 더미 패턴은 솔더 레지스트와 접속된다. 그러므로, 더미 패턴은 솔더 레지스트의 개구 가장자리 주위에 반복적인 열적 팽창 및 수축에 기인하여 발생된 스트레스의 일부를 흡수할 수 있는데, 이는 모서리에 위치한 내부리드에 주어지는 스트레스를 감소시킨다.
본 발명의 제1 양태의 실시예에서, 더미 패턴은 솔더 레지스트의 개구 내부에서의 배선 패턴의 내부 리드의 큰 폭부(large width section)로 구성된다.
내부 리드의 큰 폭부는 또한 수지 봉합 동안 모서리에서부터 반도체 소자와 절연 테이프 사이의 공간으로의 수지의 흐름을 제어한다.
본 발명의 제1 양태의 실시예에서, 더미 패턴은 적어도 반도체 소자가 탑재될 영역의 두 인접 모서리에 제공된다.
이는 더미 패턴이 두 인접 모서리에 배치되기 때문에 봉합 수지의 도포 동안 두 인접 모서리에서 공기가 수지에 포함되는 것을 방지한다.
본 발명의 제1 양태의 실시예에서, 더미 패턴의 재료 및 두께는 내부 리드의 것과 동일하다.
상기 구성에 따르면, 더미 패턴은 배선 패턴이 형성될 때와 동시에 형성될 수 있고, 이는 더미 패턴을 형성하기 위한 추가적인 공정 및 재료를 절감한다.
본 발명의 제2 양태는 반도체 소자가 탑재되고 반도체 소자를 봉합하기 위한 수지가 도포되는 칩 온 필름용 테이프를 제공하는 것으로서, 칩 온 필름용 테이프는 절연 테이프; 상기 절연 테이프 상에 형성된 복수의 배선 패턴; 및 도포에 의해 상기 배선 패턴을 부분적으로 커버하여 개구를 갖게 하는 솔더 레지스트를 포함하고, 반도체 소자가 탑재될 영역의 모서리 앞에 놓인 솔더 레지스트의 개구 가장자리는 상기 모서리 근처에 위치하고, 수지 봉합 동안 상기 모서리로부터 상기 반도체 소자의 표면과 상기 절연 테이프 사이의 공간으로의 상기 수지의 흐름을 제어하도록 상기 모서리 근처에서의 상기 솔더 레지스트의 개구 가장자리 형태는 상기 모서리의 형태를 따라 이루어지는 것을 특징으로 한다.
상기 구성에 따르면, 반도체 소자가 탑재될 영역의 모서리 앞에 놓인 솔더 레지스트는 모서리 가까이서 모서리를 따라 만들어진다. 그러므로, 솔더 레지스트는 수지 봉합 동안 모서리로부터 반도체 소자의 표면과 절연 테이프 사이의 공간으로의 수지의 흐름 속도를 제어한다. 이는 결과적으로 기포의 발생을 방지한다.
본 발명의 제3 양태는 반도체 소자가 탑재되고 반도체 소자를 봉합하기 위한 수지가 도포되는 칩 온 필름용 테이프를 제공하는 것으로서, 칩 온 필름용 테이프는 절연 테이프; 상기 절연 테이프 상에 형성된 복수의 배선 패턴; 도포에 의해 상기 배선 패턴을 부분적으로 커버하여 개구를 갖게 하는 솔더 레지스트; 및 반도체 소자가 상기 솔더 레지스트의 개구 내측에 탑재될 영역의 특정 측 상에 위치한 배선 패턴에서의 내부 리드를 포함하되, 상기 내부 리드는 수지 봉합 동안 상기 특정 측으로부터 상기 반도체 소자의 표면과 상기 절연 테이프 사이의 공간으로의 상기 수지의 흐름을 제어하도록 상기 반도체 소자에 접속된 상기 내부 리드의 전기 접속부보다 넓은 큰 폭부를 갖는 것을 특징으로 한다.
상기 구성에 따르면, 반도체 소자가 탑재될 영역의 특정 측 상의 내부 리드중 큰 폭부는 특정 측으로부터 반도체 소자의 표면과 절연 테이프 사이의 공간으로의 수지의 흐름 속도를 감소시키는데, 이는 수지 흐름에 의해 유발되는 수지 내에 포함되는 공기를 감소시켜, 결과적으로 기포의 발생을 방지한다.
본 발명의 제3 양태의 실시예에서, 내부 리드의 큰 폭부는 반도체 소자가 탑재될 영역의 경계선 외측 또는 내측에 배치되거나, 또는 상기 영역의 경계선 외측에서 내측까지 배치된다.
상기 구성에 따르면, 수지 봉합 동안 내부 리드의 큰 폭부는 반도체 소자가 탑재될 영역의 경계선으로부터 반도체 소자와 절연 테이프 사이의 공간으로의 수지의 흐름을 제어한다.
본 발명의 제3 양태의 실시예에서, 내부 리드의 큰 폭부는 반도체 소자가 탑재될 영역의 경계선 외측 또는 내측으로부터 솔더 레지스트가 도포될 영역 내측까지 배치된다.
상기 구성에 따르면, 내부 리드의 큰 폭부는 수지의 흐름을 제어할 뿐만 아니라, 내부 리드의 큰 폭부가 솔더 레지스트의 내부에 배치되기 때문에 내부 리드의 기계적 강도를 향상시킨다. 이는 반복되는 열적 팽창 및 수축에 기인한 솔더의 개구 가장자리 근처에서 발생되는 스트레스에 의해 유발된 내부 리드의 단절을 증가시킨다.
본 발명의 제3 양태의 실시예에서는 상기 반도체 소자가 탑재될 영역의 모서리에 제공되어 수지 봉합 동안에 상기 모서리에서 상기 반도체 소자의 표면과 상기 절연 테이프 사이의 공간으로의 수지의 흐름을 제어하기 위한 더미 패턴을 더 포함하는 칩 온 필름용 테이프가 제공된다.
본 발명의 제3 양태의 실시예에서는 상기 반도체 소자가 탑재될 영역의 모서리 앞에 놓인 상기 솔더 레지스트의 개구 가장자리가 상기 모서리의 근처에 배치되며, 상기 모서리 근처의 솔더 레지스트의 개구 가장자리의 형상은 상기 모서리의형상을 따라 만들어져 수지 봉합 동안에 상기 모서리에서 상기 반도체 소자의 표면과 상기 절연 테이프 사이의 공간으로의 수지의 흐름이 제어될 수 있게 한다.
본 발명의 제2 실시예에서는 상기 반도체 소자가 탑재될 공간의 모서리에 제공되어 수지 봉합 동안에 상기 모서리에서 상기 반도체 소자의 표면과 상기 절연 테이프 사이의 공간으로의 수지의 흐름을 제어하기 위한 더미 패턴을 더 포함하는 칩 온 필름용 테이프가 제공된다.
본 발명의 제1, 제2 및 제3 양태 간의 조합에 기초한 상기 3가지 실시예에 따르면, 본 발명의 제1, 제2 및 제3 양태에서 설명된 상승 효과가 얻어진다.
본 발명의 제3 실시예에서 배선 패턴, 내부 리드 및 더미 패턴은 접착제 사용 없이 절연 테이프에 고정된다.
본 발명의 제3 실시예에서 배선 패턴, 내부 리드 및 더미 패턴은 접착제를 사용하여 절연 테이프에 고정된다.
본 발명의 제4 양태는 전술한 칩 온 필름용 테이프 상에 탑재된 반도체 소자를 포함하는 반도체 장치를 제공한다.
상기 반도체 장치에 따르면, 수지에 의한 반도체 소자의 봉합 동안 발생하는 기포가 제거된다. 이것은 기포 안에 포함된 수분 등에 의해 발생하는 단자간 누설과 같은 결함을 방지한다.
본 발명은 단지 설명의 목적으로 제공될 뿐 본 발명을 한정하려는 것이 아닌 이하의 상세한 설명 및 첨부 도면으로부터 더 완전히 이해될 수 있을 것이다.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치인 COF 반도체 장치를 나타내는 평면도이다. 도 2는 도 1의 D-D' 라인을 따라 취한 단면도이다. 도 3 및 4는 제1 실시예의 변형례인, 도 2에 도시된 것과 다른 단면도이다.
COF 반도체 장치에 사용되는 테이프 캐리어는 기초 재료로서 자유롭게 접을 수 있고 유연성이 좋은 필름 형태의 폴리이미드계 절연 테이프(11)로 구성되는데, 그 폭은 15μm, 20μm, 25μm, 38μm 또는 40μm이다. 폴리이미드계 절연 테이프(11)(이하 절연 테이프라 한다)의 표면 상에는 8μm, 9μm, 12μm, 15μm 또는 18μm의 폭을 가진 구리박 패턴(12)이 접착제를 사용하지 않고(도 2 및 3), 또는 접착제(13)를 사용하여(도 4) 형성된다. 구리박 패턴(12)의 표면은 주석 또는 금으로 도금된다(도시되지 않음). 반도체 소자(14)에 대한 접속부 및 외부 접속용 커넥터(도시되지 않음) 외의 구리박 패턴(12)의 패턴 노출부는 절연 상태를 확보하기 위해 솔더 레지스트(15)로 피복된다.
절연 테이프(11)는 반도체 소자(14)가 탑재되는 위치에는 개구를 갖지 않는다. 반도체 소자(14)의 각 단자 상에는 범프(16)라 하는 돌출 전극이 형성된다. 반도체 소자(14)의 범프(16)는 절연 테이프(11)의 표면 상에 탑재된 구리박 패턴(12)의 내부 리드(17)에 전기적으로 접속된다. 반도체 소자(14)가 테이프 캐리어에 결합되어 그 위에 탑재된 후, 반도체 소자(14)와 테이프 캐리어 사이의 공간은 반도체 소자(14)를 봉합하기 위해 수지(18)로 채워진다. 구리박 패턴(12)의 외부 접속용 커넥터는 액정 표시 패널, 인쇄 회로 기판 등에 접속된다.
본 실시예에 따른 COF 반도체 장치에서는, 절연 테이프(11) 상의 수지 봉합영역의 모서리에 (도 4의 경우 접착제(13)를 통해) 구리박 패턴(12) 또는 내부 리드(17) 및 솔더 레지스트(15)와 별개의 더미 패턴(19)이 제공된다. 더미 패턴(19)은 사각 반도체 소자(14)의 네 모서리의 외측에 배치되며, 더미 패턴(19) 각각은 반도체 소자(14)의 각 모서리를 따르는 평면 형상을 갖는다.
전술한 더미 패턴(19)의 재질은 반도체 소자(14)에 전기적으로 접속된 내부 리드(17)의 재질과 동일하다. 더미 패턴(19)은 내부 리드(17)를 포함한 구리박 패턴(12)이 동일한 제조 방법을 이용하여 제조될 때 형성된다. 더미 패턴(19)의 두께는 도 2 및 4에 도시된 내부 리드(17)의 두께와 동일하거나, 더미 패턴(19) 대신에 더미 패턴(20)이 사용되는 도 3에 도시된 내부 리드(17)의 두께와 다를 수 있다. 더미 패턴(19)의 효과는 더미 패턴(19)의 형상, 두께 및 탑재 위치 또는 그들의 조합에 따라 달라진다. 그 조합은 더미 패턴의 목표 패턴 또는 봉합 수지의 적용 방법에 따라 선택할 수 있다.
본 발명에서는, 상술한 바와 같이, 절연 테이프(11) 상에 형성된 구리박 패턴(12)으로 된 테이프 캐리어 상에 반도체 소자(14)의 모서리를 따라서 더미 패턴(19, 20)을 구비함으로써, 반도체 소자(14)의 모서리로부터 절연 테이프와 반도체 소자(14)의 표면 사이의 공간으로 흐르는 봉합 수지(18)의 유속을 저감할 수 있으므로, 수지 내에 유입되는 공기를 제어할 수 있고, 그 결과 반도체 소자(14)의 봉합 수지 내에 발생되는 기포를 방지할 수 있다. 그러므로, 종래의 COF 반도체 소자에 비하여, 기포 발생률을 50 % 이하로 저감할 수 있다.
더미 패턴(19)의 탑재 위치와 탑재 개수는 도 1에 나타낸 것에 제한되는 것은 아니다. 도 5에서는, 각각의 더미 패턴(21)이 반도체 소자(14)의 모서리를 따라서 그 내측에 배치되어 있다. 도 6에서는, 각각의 더미 패턴(22)이 반도체 소자(14) 모서리의 외측으로부터 내측에 걸쳐 배치되어 있다. 도 1에 나타낸 바와 같이, 반도체 소자(14) 외측에 더미 패턴(19)을 배치함으로써, 더미 패턴(19)의 두께를 반도체 소자(14)와 절연 테이프(11) 사이의 공간보다 크게 설정할 수 있고, 따라서, 절연 테이프와 반도체 소자(14) 표면 사이의 공간으로의 수지(18) 유입을 효과적으로 제어할 수 있게 된다. 또한, 도 7에 나타낸 바와 같이, 반도체 소자(14)를 따라서 한 쪽에 수지(18)를 도포 즉, 주입할 경우에, 예컨대 수지 도포 측의 양단에 위치한 두 모서리에 더미 패턴(23)을 형성할 수도 있다. 이것에 의해, 수지 도포 측의 양 단에 존재하는 공기가 수지(18)에 유입되는 것을 방지할 수 있다.
도 8은 본 발명의 제2 실시예에 의한 반도체 장치인 COF 반도체 장치를 나타내는 평면도이다. 구리박 패턴(31), 반도체 소자(32), 솔더 레지스트(33), 범프(34), 내부 리드(35) 및 수지(36)는 도 1 및 도 2에 나타낸 제1 실시예에서의 구리박 패턴(12), 반도체 소자(14), 솔더 레지스트(15), 범프(16), 내부 리드(17) 및 수지(18)과 동일한 구성 요소이다. 제1 실시예와 마찬가지로, 폴리이미드 절연 테이프 상에 구리박 패턴(31)을 형성하여 테이프 캐리어를 구성한다.
본 발명에 의한 더미 패턴(37)은 봉합 수지(36) 영역 내의 반도체 소자(32)의 모서리에, 반도체 소자(32)의 외곽 외측으로부터 솔더 레지스트(33)의 내측 형성 영역 내로 뻗는 형태로 배치되어 있다.
종래의 COF 반도체 장치에서는, 열 순환 하에서, 솔더 레지스트의 개구의 가장자리 주위에서 열 팽창 및 열 수축 응력이 반복적으로 발생한다. 이러한 응력으로 인해, 내부 리드(35) 사이의 간격이 큰 반도체 소자(32)의 모서리에서는 내부 리드(35)의 단선이 발생하는 경향이 있다. 그러나, 본 실시예의 COF 반도체 장치에서는, 솔더 레지스트(33)의 개구의 가장자리 주위의 반도체 소자(32)의 모서리에 더미 패턴(37)이 형성되어 있어, 이 더미 패턴(37)이 열 응력을 일부 흡수할 수 있기 때문에, 반도체 소자(32) 모서리에 있는 내부 리드(35)에 가해지는 응력을 저감할 수 있다. 그 결과, 반도체 소자(32) 모서리에 위치한 내부 리드(35)의 단선 발생까지의 열 순환의 수를 종래에 비해 1.5 배 또는 2 배 정도 증가시킬 수 있다. 제1 실시예의 경우와 마찬가지로, 반도체 소자(32)의 수지 봉합 공정에서의 기포 발생률을 종래에 비해 50 % 이하로 저감할 수 있다.
도 9는 본 발명의 제3 실시예에 의한 반도체 장치인 COF 반도체 장치의 평면도이다. 구리박 패턴(41), 반도체 소자(42), 솔더 레지스트(43), 범프(44), 내부 리드(45) 및 수지(46)는 도 1 및 도 2에 나타낸 제1 실시예에서의 구리박 패턴(12), 반도체 소자(14), 솔더 레지스트(15), 범프(16), 내부 리드(17) 및 수지(18)와 동일한 구성 요소이다. 제1 실시예와 마찬가지로, 폴리이미드 절연 테이프 상에 구리박 패턴(41)을 형성하여 테이프 캐리어를 구성한다.
본 발명에 의한 COF 반도체 장치에서는, 반도체 소자(42)를 봉합하기 위한 수지(46) 영역 내에 반도체 소자(42) 모서리에 배치된 더미 패턴(47)이 별도로 형성된 것이 아니라 내부 리드(45)의 일부로서 형성되어 있다. 다시 말하면, 더미패턴(47)은 반도체 소자(42)의 모서리에 위치한 내부 리드(45)의 폭을 부분적으로 확대함으로써 형성되어 있다. 이것에 의해, 더미 패턴을 형성하기 위한 부가적인 공정과 재료를 줄일 수 있어, 제조 비용을 저감할 수 있게 된다. 또한, 반도체 소자(42)의 수지 봉합 공정에서의 기포 발생률을 종래의 COF 반도체 장치에 비하여 50 % 이하로 저감할 수 있다.
도 10은 본 발명의 제4 실시예에 의한 반도체 장치인 COF 반도체 장치의 평면도이다. 구리박 패턴(51), 반도체 소자(52), 범프(54), 내부 리드(55) 및 수지(56)는 도 1 및 도 2에 나타낸 제1 실시예에서의 구리박 패턴(12), 반도체 소자(14), 범프(16), 내부 리드(17) 및 수지(18)와 동일한 구성 요소이다. 제1 실시예와 마찬가지로, 폴리이미드 절연 테이프 상에 구리박 패턴(51)을 형성하여 테이프 캐리어를 구성한다.
본 실시예의 COF 반도체 장치에서는, 상술한 실시예에서 각각 설명한 더미 패턴(19 ~ 23, 37, 47)을 배치하는 대신에, 반도체 소자(52) 모서리의 솔더 레지스트(53) 개구의 외곽이 반도체 소자(52) 모서리의 외곽을 따라서 형성되어 있다. 반도체 소자(52) 모서리의 솔더 레지스트(53)는 더미 패턴을 배치하는 경우와 동일한 효과를 갖는다.
그러므로, 본 실시예의 COF 반도체 장치의 경우에는, 반도체 소자(52)의 수지 봉합 중의 기포 발생률을 종래의 COF 반도체 소자에 비하여, 50 % 이하로 저감할 수 있다.
도 11은 본 발명의 제5 실시예에 의한 반도체 장치인 COF 반도체 장치를 나타낸 평면도이다. 구리박 패턴(61), 반도체 소자(62), 솔더 레지스트(63), 범프(64) 및 수지(66)는 도 1 및 도 2에 나타낸 제1 실시예에서의 구리박 패턴(12), 반도체 소자(14), 솔더 레지스트(15), 범프(16) 및 수지(18)와 동일한 구성 요소이다. 제1 실시예와 마찬가지로, 폴리이미드 절연 테이프 상에 구리박 패턴(61)을 형성하여, 테이프 캐리어를 구성한다.
본 실시예의 COF 반도체 장치에서는, 봉합 수지(66) 형성 영역 내의 반도체 소자(62) 모서리에 별도의 더미 패턴(67)을 구비할 뿐만 아니라, 반도체 소자(62)의 특정 측의 그 반도체 소자(62) 아래에 내부 리드(65)의 전기적 접속부의 폭보다 폭이 넓은 내부 리드(65)의 큰 폭 부(68)를 구비하고 있다. 바람직하게는, 큰 폭 부(68)의 폭이 내부 리드 피치의 절반 이상인 것이 좋다. 수지 애플리케이션/주입 방법 및 더미 패턴의 목표 패턴의 결합에 따라 효과가 달라지므로, 효과적인 결합이 적절히 선택된다.
반도체 소자(62)의 수지-봉합에 대해, 수지가 반도체 소자(62)를 따라 도포되거나 주입될 때, 제1 수지 도포는 반도체 소자(62)의 긴 방향에 형성되고, 제2 및 제3 수지 도포는 반도체 소자(62)의 짧은 측상에서 형성된다. 본 발명에서, 내부 리드(65)의 큰 폭 부(68)는 짧은 측에서의 반도체 소자(68)의 하부에 제공된다. 따라서, 수지 봉합 동안, 큰 폭 부(68)는 짧은 측으로부터 반도체 소자(62)와 절연 테이프 사이의 공간으로 수지(66)의 흐름을 억제하도록 제어한다. 이는 두 개의 짧은 측으로부터 반도체 소자(62)와 절연 테이프 사이의 공간으로 흐르는 수지(66)의 유속을 감소시키며, 수지 흐름에 의해 유발되는 수지에 수용된 공기를 감소시켜서, 기포 발생을 방지한다. 본 실시예에 따라, 반도체 소자의 수지 봉합 공정에서 기포 발생의 비율이 종래의 COF 반도체 장치와 비교할 때 50%이하로 감소될 수 있다.
도 12 및 13은 도 11에 도시된 COF 반도체 장치의 변형례를 도시한다.
도 12는 반도체 소자(62) 외측의 반도체 소자(62)의 짧은 측의 내측 리드(69) 상에, 그 폭이 전기 접속부의 폭보다 큰 큰 폭 부(70)를 제공하는 경우의 평면도이다.
도 13은 내측로부터 반도체 소자(62)의 외측으로 연장되는 방식으로 반도체 소자(62)의 짧은 측의 내부 리드(71)상에서, 그 폭이 전기 접속부의 폭보다 큰 큰 폭 부(72)를 제공하는 경우의 평면도이다.
본 실시예에서, 큰 폭 부(68, 70, 및 72)가 배치되는 특정측은 짧은 측에 한정되지 않고, 반도체 소자(62)를 따라 수지(66)를 도포할 때 제2 또는 이후의 도포인 경우에는 긴 측이어도 된다.
도 14는 본 발명의 제6 실시예에 따른 반도체 장치로서 COF 반도체 장치를 도시하는 평면도이다. 구리박 패턴(81), 반도체 소자(82), 솔더 레지스트(83), 범프(84) 및 수지(86)는 도 1 및 2에 도시된 제1 실시예에서, 구리박 패턴(12), 반도체 소자(14), 솔더 레지스트(15), 범프(16) 및 수지(18)와 동일한 구성을 갖는다. 제1 실시예와 유사하게, 구리박 패턴(81)은 또한 테이프 캐리어를 구성하는 폴리이미드계 절연 테이프 상에 형성된다.
본 발명에 따른 COF 반도체 소자에서, 독립 더미 패턴(87)이 봉합 수지(86)의 형성 영역에 반도체 소자(82)의 모서리에 제공될 뿐만 아니라, 큰 폭 부(88)가 반도체 소자(82)의 형성 영역으로부터 솔더 레지스트(83)의 형성 영역으로 연장되는 방식으로 반도체 소자(82)의 특정측 상의 내부 리드(85)에 제공되며, 큰 폭 부(88)의 폭은 전기 접속부의 폭보다 크다.
종래의 COF 반도체 장치에서, 열 팽창 및 수축 스트레스가 반복되는 온도 순환하에서, 이러한 스트레스는 내부 리드로 하여금 내부 리드 간의 간격이 큰 위치에서 절단을 발생하게 한다. 한편, 본 실시예의 COF 반도체 장치에서, 내부 리드(85)의 큰 폭 부(88)의 일부가 솔더 레지스트(83)에 형성되므로 솔더 레지스트(83) 둘레의 내부 리드(85)의 기계적 강도가 뛰어나다. 내부 리드(85)의 절단으로 인한 고장이 발생할 때까지의 온도 순환의 횟수는 종래 횟수에 비해 1.5 내지 2배 증가될 수 있다. 제1 실시예의 경우에, 반도체 소자(32)의 수지 봉합 공정에서의 기포 발생의 비율은 종래 비율에 비해 50% 이하로 감소될 수 있다.
제1 내지 제6 실시예에 따른 COF 반도체 장치는 다음과 같은 점, 즉
더미 패턴(19 내지 23, 37, 47, 67 및 87)이 반도체 소자(14, 32, 42, 52, 62 및 82)의 모서리에 제공되고;
큰 폭 부(68, 70, 72 및 88)가 반도체 소자(62, 82)의 특정측 상의 내부 리드(65, 69, 71 및 85)에 제공되며, 큰 폭 부(68, 70, 72 및 88)의 폭은 전기 접속부의 폭보다 크며;
상기 두 가지는 적절히 결합될 수 있다는 점에서 종래의 COF 반도체 장치와다르다.
상술된 상이한 점들은 단지 각각 패턴 설계를 변경시킴으로써 구현될 수 있으며, 제조 시설과 종래의 COF 반도체 장치의 제조 방법을 급격하게 변경하지 않고도 본 발명의 COF 반도체 장치의 제조를 가능하게 한다.
따라서 상술된 발명은, 많은 방법으로 변형될 수 있다는 점이 명백할 것이다. 그러한 변형은 본 발명의 본질 및 범위를 벗어나는 것으로 간주되지 않으며, 당업자에게 자명한 모든 변형은 다음의 청구범위에 포함되는 것으로 의도된다.

Claims (18)

  1. 반도체 소자가 탑재되고 이 반도체 소자를 봉합하기 위한 수지가 도포되는 칩 온 필름(chip on film)용 테이프에 있어서,
    절연 테이프;
    상기 절연 테이프 상에 형성된 다수의 배선 패턴;
    개구를 갖도록 상기 배선 패턴을 도포에 의해 부분적으로 커버하는 솔더 레지스트(solder resist); 및
    상기 반도체 소자가 탑재될 영역의 모서리에 설치되어 상기 수지 봉합 시에 상기 모서리에서 상기 반도체 소자의 표면과 상기 절연 테이프 사이의 공간으로의 상기 수지의 흐름을 제어하기 위한 더미 패턴
    을 포함하는 것을 특징으로 하는 칩 온 필름(chip on film)용 테이프.
  2. 제1항에 있어서,
    상기 더미 패턴은 상기 배선 패턴 및 상기 솔더 레지스트에 독립적으로 설치되는 것을 특징으로 하는 칩 온 필름용 테이프.
  3. 제2항에 있어서,
    상기 더미 패턴은 상기 솔더 레지스트의 상기 개구의 내측 및 상기 모서리의 내측 또는 외측에 설치되고, 상기 더미 패턴의 형상은 상기 모서리의 형상을 따라형성되는 것을 특징으로 하는 칩 온 필름용 테이프.
  4. 제2항에 있어서,
    상기 더미 패턴은 상기 솔더 레지스트의 상기 개구의 내측에 설치되고 상기 모서리의 외측에서 내측까지 연장되는 것을 특징으로 하는 칩 온 필름용 테이프.
  5. 제2항에 있어서,
    상기 더미 패턴은 상기 모서리의 외측 또는 내측으로부터 상기 솔더 레지스트까지 설치되는 것을 특징으로 하는 칩 온 필름용 테이프.
  6. 제1항에 있어서,
    상기 더미 패턴은 상기 솔더 레지스트의 상기 개구 내측에 배선 패턴의 내부 리드의 큰 폭부로 구성되는 것을 특징으로 하는 칩 온 필름용 테이프.
  7. 제1항에 있어서,
    상기 더미 패턴은 상기 반도체 소자가 탑재될 영역의 적어도 2개의 인접 모서리에 설치되는 것을 특징으로 하는 칩 온 필름용 테이프.
  8. 제1항에 있어서,
    상기 더미 패턴의 재료 및 두께는 상기 내부 리드의 것들과 동일한 것을 특징으로 하는 칩 온 필름용 테이프.
  9. 반도체 소자가 탑재되고 상기 반도체 소자를 봉합하기 위한 수지가 도포되는 칩 온 필름용 테이프에 있어서,
    절연 테이프;
    상기 절연 테이프 상에 형성된 다수의 배선 패턴; 및
    개구를 갖도록 상기 배선 패턴을 도포에 의해 부분적으로 커버하는 솔더 레지스트를 포함하고,
    상기 반도체 소자가 탑재될 영역의 모서리 앞에 놓인 상기 솔더 레지스트의 개구 가장자리는 상기 모서리 부근에 위치하고, 상기 모서리 부근의 상기 솔더 레지스트의 상기 개구 가장자리의 형상은 상기 모서리의 형상을 따라 형성되어 수지 봉합 시에 상기 모서리에서 상기 반도체 소자의 표면과 상기 절연 테이프 사이의 공간으로의 수지의 흐름을 제어하는 것을 특징으로 하는 칩 온 필름용 테이프.
  10. 반도체 소자가 탑재되고 상기 반도체 소자를 봉합하기 위한 수지가 도포되는 칩 온 필름용 테이프에 있어서,
    절연 테이프;
    상기 절연 테이프 상에 형성된 다수의 배선 패턴;
    개구를 갖도록 상기 배선 패턴을 도포에 의해 부분적으로 커버하는 솔더 레지스트; 및
    상기 솔더 레지스트의 개구의 내측에 상기 반도체 소자가 탑재될 영역의 특정 측 상에 위치한 배선 패턴의 내부 리드
    를 포함하고,
    상기 내부 리드는 상기 반도체 소자에 접속된 내부 리드의 전기 접속부 보다 넓은 큰 폭부를 가져서 수지 봉합 시에 상기 특정 측에서 상기 반도체 소자의 표면과 절연 테이프 사이의 공간으로의 수지의 흐름을 제어하는 것을 특징으로 하는 칩 온 필름용 테이프.
  11. 제10항에 있어서,
    상기 내부 리드의 큰 폭부는 상기 반도체 소자가 탑재될 영역의 경계선 외측 또는 내측 중 하나, 또는 상기 영역의 경계선의 외측으로부터 내측까지에 배치되는 것을 특징으로 하는 칩 온 필름용 테이프.
  12. 제10항에 있어서,
    상기 내부 리드의 큰 폭부는 상기 반도체 소자가 탑재될 영역의 경계선 외측 또는 내측으로부터, 도포될 상기 솔더 레지스트용 영역의 내측까지에 배치되는 것을 특징으로 하는 칩 온 필름용 테이프.
  13. 제10항에 있어서,
    상기 반도체 소자가 탑재될 영역의 모서리에 설치되어 수지 봉합 시에 상기모서리에서 상기 반도체 소자의 표면과 상기 절연 테이프 사이의 공간으로의 수지의 흐름을 제어하는 더미 패턴을 더 포함하는 것을 특징으로 하는 칩 온 필름용 테이프.
  14. 제10항에 있어서,
    상기 반도체 소자가 탑재될 영역의 모서리 앞쪽에 배치된 상기 솔더 레지스트의 개구 가장자리는 상기 모서리 부근에 위치되고, 상기 모서리 부근의 상기 솔더 레지스트의 개구 가장자리의 형상은 상기 모서리의 형상을 따라 형성되어 수지 봉합 시에 상기 모서리에서 상기 반도체 소자의 표면과 상기 절연 테이프 사이의 공간으로의 수지의 흐름을 제어하는 것을 특징으로 하는 칩 온 필름용 테이프.
  15. 제9항에 있어서,
    상기 반도체 소자가 탑재될 영역의 모서리에 설치되어 수지 봉합 시에 상기 모서리에서 상기 반도체 소자의 표면과 상기 절연 테이프 사이의 공간으로의 수지의 흐름을 제어하는 더미 패턴을 더 포함하는 것을 특징으로 하는 칩 온 필름용 테이프.
  16. 제13항에 있어서,
    상기 배선 패턴, 상기 내부 리드 및 상기 더미 패턴은 접착제를 사용하지 않고 상기 절연 테이프에 고정되는 것을 특징으로 하는 칩 온 필름용 테이프.
  17. 제13항에 있어서,
    상기 배선 패턴, 상기 내부 리드 및 상기 더미 패턴은 접착제를 사용하여 상기 절연 테이프에 고정되는 것을 특징으로 하는 칩 온 필름용 테이프.
  18. 제1항 내지 제17항 중 어느 한 항에 기재된 칩 온 필름용 테이프에 탑재되고 수지로 봉합된 반도체 소자를 포함하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100819195B1 (ko) * 2005-03-22 2008-04-07 미쓰이 긴조꾸 고교 가부시키가이샤 플렉서블 프린트 배선 기판 및 플렉서블 프린트 배선기판의 제조방법 및 반도체 장치

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388626B2 (en) * 2000-03-10 2019-08-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming flipchip interconnect structure
US6815252B2 (en) 2000-03-10 2004-11-09 Chippac, Inc. Method of forming flip chip interconnection structure
FI119215B (fi) * 2002-01-31 2008-08-29 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
US8455994B2 (en) * 2002-01-31 2013-06-04 Imbera Electronics Oy Electronic module with feed through conductor between wiring patterns
JP3544970B2 (ja) * 2002-09-30 2004-07-21 沖電気工業株式会社 Ｃｏｆテープキャリア、半導体素子、半導体装置
JP2005019815A (ja) * 2003-06-27 2005-01-20 Seiko Epson Corp 半導体装置およびその製造方法、回路基板ならびに電子機器
FI20031341A (fi) 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
US7034391B2 (en) * 2003-11-08 2006-04-25 Chippac, Inc. Flip chip interconnection pad layout
US8853001B2 (en) * 2003-11-08 2014-10-07 Stats Chippac, Ltd. Semiconductor device and method of forming pad layout for flipchip semiconductor die
US8076232B2 (en) * 2008-04-03 2011-12-13 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
US7659633B2 (en) 2004-11-10 2010-02-09 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
US8026128B2 (en) 2004-11-10 2011-09-27 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US8350384B2 (en) * 2009-11-24 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
US20070105277A1 (en) 2004-11-10 2007-05-10 Stats Chippac Ltd. Solder joint flip chip interconnection
USRE47600E1 (en) 2003-11-10 2019-09-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
US8574959B2 (en) * 2003-11-10 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming bump-on-lead interconnection
KR101237172B1 (ko) 2003-11-10 2013-02-25 스태츠 칩팩, 엘티디. 범프-온-리드 플립 칩 인터커넥션
US8129841B2 (en) * 2006-12-14 2012-03-06 Stats Chippac, Ltd. Solder joint flip chip interconnection
US8216930B2 (en) 2006-12-14 2012-07-10 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
US9029196B2 (en) 2003-11-10 2015-05-12 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
USRE44500E1 (en) 2003-11-10 2013-09-17 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
JP4024773B2 (ja) * 2004-03-30 2007-12-19 シャープ株式会社 配線基板、半導体装置およびその製造方法並びに半導体モジュール装置
FI117814B (fi) * 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
US11842972B2 (en) 2004-09-28 2023-12-12 Rohm Co., Ltd. Semiconductor device with a semiconductor chip connected in a flip chip manner
JP2006100385A (ja) * 2004-09-28 2006-04-13 Rohm Co Ltd 半導体装置
JP4485460B2 (ja) * 2004-12-16 2010-06-23 三井金属鉱業株式会社 フレキシブルプリント配線板
JP2006216720A (ja) * 2005-02-02 2006-08-17 Sharp Corp 半導体装置及びその製造方法
JP4607612B2 (ja) * 2005-02-09 2011-01-05 日東電工株式会社 配線回路基板およびその製造方法
WO2006105015A2 (en) 2005-03-25 2006-10-05 Stats Chippac Ltd. Flip chip interconnection having narrow interconnection sites on the substrate
US8841779B2 (en) 2005-03-25 2014-09-23 Stats Chippac, Ltd. Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate
US20060255473A1 (en) * 2005-05-16 2006-11-16 Stats Chippac Ltd. Flip chip interconnect solder mask
US9258904B2 (en) * 2005-05-16 2016-02-09 Stats Chippac, Ltd. Semiconductor device and method of forming narrow interconnect sites on substrate with elongated mask openings
JP4708090B2 (ja) * 2005-05-20 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2006134220A1 (en) * 2005-06-16 2006-12-21 Imbera Electronics Oy Method for manufacturing a circuit board structure, and a circuit board structure
FI119714B (fi) 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
FI122128B (fi) * 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
TW200703606A (en) * 2005-07-15 2007-01-16 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
JP4762749B2 (ja) * 2006-02-14 2011-08-31 日東電工株式会社 配線回路基板およびその製造方法
EP1987533A1 (en) * 2006-02-15 2008-11-05 Nxp B.V. Non-conductive planarization of substrate surface for mold cap
TW200735317A (en) * 2006-03-14 2007-09-16 Novatek Microelectronics Corp Tape
KR100788415B1 (ko) * 2006-03-31 2007-12-24 삼성전자주식회사 이엠아이 노이즈 특성을 개선한 테이프 배선기판 및 그를이용한 테이프 패키지
JP4773864B2 (ja) * 2006-04-12 2011-09-14 パナソニック株式会社 配線基板及びこれを用いた半導体装置並びに配線基板の製造方法
JP2007305881A (ja) * 2006-05-12 2007-11-22 Sharp Corp テープキャリアおよび半導体装置並びに半導体モジュール装置
CN100442496C (zh) * 2006-08-01 2008-12-10 南茂科技股份有限公司 补强型薄膜覆晶封装构造
US7713782B2 (en) * 2006-09-22 2010-05-11 Stats Chippac, Inc. Fusible I/O interconnection systems and methods for flip-chip packaging involving substrate-mounted stud-bumps
US9847309B2 (en) 2006-09-22 2017-12-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming vertical interconnect structure between semiconductor die and substrate
JP5511125B2 (ja) * 2006-12-27 2014-06-04 キヤノン株式会社 半導体モジュール及びその製造方法
JP4378387B2 (ja) * 2007-02-27 2009-12-02 Ｏｋｉセミコンダクタ株式会社 半導体パッケージ及びその製造方法
JP5057043B2 (ja) * 2007-06-25 2012-10-24 ブラザー工業株式会社 電子部品が搭載されたフレキシブル基板及びそれを備えた記録装置
TWI351729B (en) * 2007-07-03 2011-11-01 Siliconware Precision Industries Co Ltd Semiconductor device and method for fabricating th
JP5107012B2 (ja) * 2007-12-12 2012-12-26 新光電気工業株式会社 配線基板及び電子部品の実装構造の製造方法
US8349721B2 (en) 2008-03-19 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer on conductive traces for electrical isolation in fine pitch bonding
US9345148B2 (en) 2008-03-25 2016-05-17 Stats Chippac, Ltd. Semiconductor device and method of forming flipchip interconnection structure with bump on partial pad
US7759137B2 (en) * 2008-03-25 2010-07-20 Stats Chippac, Ltd. Flip chip interconnection structure with bump on partial pad and method thereof
US7742001B2 (en) * 2008-03-31 2010-06-22 Tdk Corporation Two-tier wide band antenna
US20090250814A1 (en) * 2008-04-03 2009-10-08 Stats Chippac, Ltd. Flip Chip Interconnection Structure Having Void-Free Fine Pitch and Method Thereof
US7897502B2 (en) 2008-09-10 2011-03-01 Stats Chippac, Ltd. Method of forming vertically offset bond on trace interconnects on recessed and raised bond fingers
DE102008042335A1 (de) * 2008-09-24 2010-03-25 Robert Bosch Gmbh Gehäuse für eine elektrische Schaltung
US8659172B2 (en) 2008-12-31 2014-02-25 Stats Chippac, Ltd. Semiconductor device and method of confining conductive bump material with solder mask patch
US8198186B2 (en) 2008-12-31 2012-06-12 Stats Chippac, Ltd. Semiconductor device and method of confining conductive bump material during reflow with solder mask patch
US20100237500A1 (en) * 2009-03-20 2010-09-23 Stats Chippac, Ltd. Semiconductor Substrate and Method of Forming Conformal Solder Wet-Enhancement Layer on Bump-on-Lead Site
JP5463092B2 (ja) * 2009-07-07 2014-04-09 アルプス電気株式会社 電子回路ユニットおよびその製造方法
TWI412818B (zh) * 2009-09-15 2013-10-21 Chunghwa Picture Tubes Ltd 液晶顯示面板及其走線結構
US8039384B2 (en) 2010-03-09 2011-10-18 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset bond on trace interconnects on different height traces
KR101641860B1 (ko) * 2010-05-12 2016-07-29 엘지이노텍 주식회사 발광소자 어레이, 조명장치 및 백라이트 장치
US8409978B2 (en) 2010-06-24 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset bond on trace interconnect structure on leadframe
US8492197B2 (en) 2010-08-17 2013-07-23 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate
US8435834B2 (en) 2010-09-13 2013-05-07 Stats Chippac, Ltd. Semiconductor device and method of forming bond-on-lead interconnection for mounting semiconductor die in FO-WLCSP
KR20150042362A (ko) * 2013-10-10 2015-04-21 삼성전자주식회사 발광다이오드 패키지 및 그 제조방법
JP2018056234A (ja) * 2016-09-27 2018-04-05 キヤノン株式会社 プリント回路板、電子機器及びプリント回路板の製造方法
JP6520889B2 (ja) * 2016-11-01 2019-05-29 株式会社デンソー 電子装置
JP6999696B2 (ja) * 2017-05-03 2022-01-19 華為技術有限公司 Ｐｃｂ、パッケージ構造、端末及びｐｃｂ加工方法
US10586716B2 (en) * 2017-06-09 2020-03-10 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US11581261B2 (en) * 2018-06-12 2023-02-14 Novatek Microelectronics Corp. Chip on film package
US10761641B2 (en) * 2018-06-29 2020-09-01 Intel Corporation Dynamic on-demand joint processing of touch sensor data from multiple independent touch sensors at an electronic circuit
KR102430750B1 (ko) * 2019-08-22 2022-08-08 스템코 주식회사 회로 기판 및 그 제조 방법
TWI713166B (zh) * 2020-02-17 2020-12-11 頎邦科技股份有限公司 晶片封裝構造及其電路板

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53103659U (ko) * 1977-01-25 1978-08-21
JPH09129686A (ja) 1995-11-06 1997-05-16 Toshiba Microelectron Corp テープキャリヤ及びその実装構造
US5953814A (en) * 1998-02-27 1999-09-21 Delco Electronics Corp. Process for producing flip chip circuit board assembly exhibiting enhanced reliability
US6157085A (en) * 1998-04-07 2000-12-05 Citizen Watch Co., Ltd. Semiconductor device for preventing exfoliation from occurring between a semiconductor chip and a resin substrate
JP2000223608A (ja) * 1999-01-29 2000-08-11 Nec Corp 半導体パッケージ及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100819195B1 (ko) * 2005-03-22 2008-04-07 미쓰이 긴조꾸 고교 가부시키가이샤 플렉서블 프린트 배선 기판 및 플렉서블 프린트 배선기판의 제조방법 및 반도체 장치

Also Published As

Publication number Publication date
JP2002124526A (ja) 2002-04-26
US6710458B2 (en) 2004-03-23
TW565926B (en) 2003-12-11
US20020043704A1 (en) 2002-04-18
KR100452903B1 (ko) 2004-10-15
JP3554533B2 (ja) 2004-08-18

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