JP2000223608A - 半導体パッケージ及びその製造方法 - Google Patents

半導体パッケージ及びその製造方法

Info

Publication number
JP2000223608A
JP2000223608A JP11021030A JP2103099A JP2000223608A JP 2000223608 A JP2000223608 A JP 2000223608A JP 11021030 A JP11021030 A JP 11021030A JP 2103099 A JP2103099 A JP 2103099A JP 2000223608 A JP2000223608 A JP 2000223608A
Authority
JP
Japan
Prior art keywords
semiconductor
protection member
package
solder balls
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11021030A
Other languages
English (en)
Inventor
Akira Sato
彰 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP11021030A priority Critical patent/JP2000223608A/ja
Priority to US09/493,198 priority patent/US6287895B1/en
Priority to KR1020000004420A priority patent/KR20000057831A/ko
Publication of JP2000223608A publication Critical patent/JP2000223608A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10568—Integral adaptations of a component or an auxiliary PCB for mounting, e.g. integral spacer element
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2036—Permanent spacer or stand-off in a printed circuit or printed circuit assembly
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 保護用ダミー素材を高精度に効率的に配置す
ることのできる半導体パッケージ及びその製造方法を提
供する。 【解決手段】 最終工程でチップパッケージサイズにダ
イシングされる所定サイズの基板上に複数の半導体チッ
プを実装し（ステップ１０２）、前記半導体チップのそ
れぞれと前記基板との間をボンディングし（ステップ１
０３）、このボンディング部を樹脂封止し（ステップ１
０４）、前記半導体チップの非搭載面に複数のハンダボ
ールを搭載し（ステップ１０５）、このハンダボールに
よるボールグリッドアレイ部の両側で前記ダイシングが
行われる部位に保護用ダミー素材をを設け（ステップ１
０６）、この保護用ダミー素材の略中心から前記基板の
ダイシングを行い、それぞれのチップパッケージサイズ
にする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体パッケージ
及びその製造方法に関し、特に、プリント基板との接続
にボールグリッドアレイ（ＢＧＡ）を用いた構造の半導
体パッケージ及びその製造方法に関する。
【０００２】
【従来の技術】半導体パッケージであるチップサイズパ
ッケージ（ＣＳＰ）をプリント基板に実装し、パッケー
ジ本体とプリント基板がハンダボールのみで接続されて
いる状態で、チップサイズパッケージ端に上下方向から
の応力が働いた場合、応力の働いた部位と対向するハン
ダ接続部が引き剥がされて破壊する。この破壊を回避す
るため、従来、スペーサとなるダミー材をパッケージの
端部に配置し、パッケージ本体とプリント基板との接続
間隔を一定に保ち、ボールグリッドアレイ部のハンダ接
続部を保護する方法が用いられている。
【０００３】図８は従来の半導体パッケージの製造方法
により、ハンダボール及びダミー材を実装した後のチッ
プサイズパッケージの形状を示す。（ａ）は正面図、
（ｂ）は平面図であり、ここでは半導体ウェハからダイ
シングして得られた半導体チップの１つを搭載したチッ
プサイズパッケージを示しているが、半導体チップの図
示は省略している。この半導体チップのサイズにほぼ等
しいサイズのパッケージ本体基板１の表面のコーナ部に
は、丸形で所定の高さの樹脂又は金属の素材による保護
用ダミー素材２（保護用部材）が前記ダミー材として設
けられ、この部分を除いた部分には所定間隔に複数のハ
ンダボール３が搭載され、ボールグリッドアレイ（ＢＧ
Ａ）部を形成している。保護用ダミー素材２は、パッケ
ージ実装時にボールグリッドアレイ部を保護する目的で
設けられる突起物である。保護用ダミー素材２の直径
は、ハンダボール３の直径よりも大きく設定されてお
り、この領域を避けるようにしてハンダボール３が搭載
される。このため、ハンダボール３の搭載領域としての
アレイエリア４は、略六角形を成している。
【０００４】図９は従来の半導体パッケージの製造方法
を示す。まず、パッケージ本体基板１を作成（ステップ
２０１）する。ついで、パッケージ本体基板１上に半導
体ウェハからダイシングした半導体チップ（不図示）を
マウントする（ステップ２０２）。次に、半導体チップ
上のランドとパッケージ本体基板１上の配線パターン
（又はランド）をワイヤボンディングした後（ステップ
２０３）、前記ボンディング面を樹脂モールドにより封
止する（ステップ２０４）。さらに、パッケージ本体基
板１の樹脂モールドをしなかった面の各ランド上に、図
８に示したように、ハンダボール３を搭載する。つい
で、成形金型を使用して保護用ダミー素材２を搭載す
る。以上のように、従来においては、半導体チップ毎
に、個別にモールド封入、ハンダボール３の取り付け、
及び保護用ダミー素材２の取り付けが行われる。
【０００５】
【発明が解決しようとする課題】しかし、従来の半導体
パッケージの製造方法によると、パッケージ本体基板の
１枚単位でモールド封入、ハンダボール付け、及びダミ
ー素材の取り付けを個別に行っているため、製造工程の
簡略化、低コスト化、及び量産化の向上に限界がある。
【０００６】また、保護用ダミー素材の位置合わせに制
約があるため、パッケージ端への精度の高い配置は困難
であり、パッケージ端部から一定距離（図８に示す距離
α）をマージンとして必要とする。このため、実装後の
パッケージ端に上下方向からの応力が加わった場合の耐
性に劣っていた。
【０００７】近年、一度に多数の半導体チップを封入す
ることが可能なトランスファ一括方式が注目されてい
る。しかし、チップサイズパッケージ及びボールグリッ
ドアレイ構造の半導体装置で、かつ、ダミー材が設けら
れる半導体装置において、ダミー材を効率よく取り付け
ることが難しく、トランスファ一括方式の実用化の障害
となっていた。
【０００８】したがって、本発明の目的は、保護用ダミ
ー素材を高精度に、かつ効率的に配置することのできる
半導体パッケージ及びその製造方法を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、第１の特徴として、所定の配線パターン
を有したチップサイズの配線基板と、前記配線基板に搭
載されて、前記配線パターンと電気的に接続された半導
体チップと、前記配線基板と前記半導体チップの少なく
とも電気的接続部を封止する封止樹脂と、前記封止樹脂
に設けられた開孔を通して前記配線パターンのランドに
接続されたアレイ状の外部回路接続用ハンダボールと、
前記アレイ状のハンダボールが配置された面の少なくと
も２辺に沿って設けられた所定の長さの保護用部材を備
えたことを特徴とする半導体パッケージを提供する。
【００１０】この構成によれば、アレイ状のハンダボー
ルが配置された面の少なくとも２辺に沿って、所定の長
さの保護用部材が設けられている。この保護用部材は、
配線基板をハンダボールを介して他の基板に実装する
際、配線基板と他の基板との間隙を均一にするガイドと
して機能し、複数のハンダボールをリフローさせた際、
各ハンダボールの溶融に偏りを生じたとしても、配線基
板と他の基板との間隙はどの部位においても同じにな
る。したがって、半導体パッケージの低コスト化、及び
量産化が可能になる。また、ハンダボールの搭載スペー
スを拡大することが可能になる。
【００１１】本発明は、上記の目的を達成するため、第
２の特徴として、共通する複数の配線パターンを有した
所定サイズの基板上に複数の半導体チップを実装し、前
記半導体チップと前記基板との対応する前記配線パター
ンを電気的に接続し、前記電気的な接続を行った面を樹
脂封止し、前記基板の前記半導体チップを搭載していな
い面に複数のハンダボールを搭載してボールグリッドア
レイ部を形成し、前記ボールグリッドアレイ部の両側で
前記ダイシングが行われるライン上に前記ボールグリッ
ドアレイ部を保護するための所定の長さの保護用部材を
設け、前記基板をダイシングして前記保護用部材を略中
心で分割することを特徴とする半導体パッケージの製造
方法を提供する。
【００１２】この方法によれば、複数のチップパッケー
ジを１枚のパッケージ本体基板上に配置し、一括して複
数のチップパッケージにハンダボール及び保護用部材を
搭載し、その後に各チップパッケージに分離するための
ダイシングが行われる。したがって、チップサイズパッ
ケージの製造工程の簡略化、低コスト化、及び量産化を
図ることができる。
【００１３】また、本発明は、上記の目的を達成するた
め、第３の特徴として、複数の半導体チップが作り込ま
れた半導体ウェハに、樹脂封止の後に前記半導体チップ
毎にハンダボールによるボールグリッドアレイを形成
し、前記ボールグリッドアレイを区分する境界上で、か
つ前記ボールグリッドアレイの両側に位置するように所
定の長さの保護用部材を設け、前記半導体ウェハをダイ
シングして前記保護用部材を略中心で分割することを特
徴とする半導体パッケージの製造方法を提供する。
【００１４】この方法によれば、半導体ウェハの段階で
半導体デバイス毎にボールグリッドアレイが設けられる
ほか、保護用部材が搭載され、その後に各チップ単位に
分離するためのダイシングが行われる。したがって、製
造工程の簡略化、低コスト化、及び量産化を図ることが
できる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。 （第１の実施の形態）図１は本発明の半導体パッケージ
の製造方法により、ハンダボール及び保護用ダミー素材
を実装した後の半導体チップの形状を示す。（ａ）は正
面図、（ｂ）は平面図、（ｃ）は斜視図（ハンダボール
の図示は省略）である。また、各図においては、半導体
チップの図示を省略している。本発明においては、パッ
ケージ本体基板１１はエポキシ樹脂材を用いて作られ、
このパッケージ本体基板１１上には導電性樹脂や金属膜
による配線パターンが形成されている。また、パッケー
ジ本体基板１１は、複数の半導体チップ及び該半導体チ
ップ数分のハンダボールを一括して搭載可能な大きさを
有している。つまり、従来のパッケージ本体基板１を複
数枚並べたサイズを有している。パッケージ本体基板１
１のランド形成面には、隣接の半導体チップとの境界線
上に保護用部材としての保護用ダミー素材１２が貼着さ
れている。この保護用ダミー素材１２としては、耐熱性
のプラスチックフィルムを帯状にしたものが用いられ
る。保護用ダミー素材１２間には、ハンダボール１３が
所定ピッチで搭載される。ハンダボール３の搭載領域で
あるアレイエリア１４は四角形を成しているため、ハン
ダボール１３は無駄なく配置されている。
【００１６】図２は、本発明による半導体パッケージの
製造方法を示す。本発明におけるパッケージ本体基板１
１は、上記したように、複数の半導体チップが同時に搭
載可能な大きさを有している。このパッケージ本体基板
１１を作成（ステップ１０１）した後、パッケージ本体
基板１１上に複数の半導体チップを同一工程において搭
載する（ステップ１０２）。ついで、それぞれの半導体
チップ上のランドとパッケージ本体基板１１上の配線パ
ターン（又はランド）をワイヤボンディングする（ステ
ップ１０３）。さらに、パッケージ本体基板１１にマウ
ントした全ての半導体チップを覆う様にトランスファ一
括封入方式により、樹脂モールドを施して封止する（ス
テップ１０４）。封入後、パッケージ本体基板１１の実
装面に対し、それぞれのチップサイズパッケージの端部
となり、かつダイシング部となる部分に実装後のハンダ
ボールを保護するために十分な高さを有する保護用ダミ
ー素材１２を貼着する。
【００１７】次に、半導体チップのそれぞれの樹脂モー
ルドが施されていない面の各ランド上に、ハンダボール
１３を一括して搭載する。ついで、図１に示したよう
に、ダミー素材１２を搭載する。この後、保護用ダミー
素材１２の中心線上においてパッケージ本体基板１１を
ダイシングソーサを用いてダイシングし、半導体チップ
毎に分離する（ステップ１０７）。以上のように、本発
明においては、１枚の大きな基板上に複数のパッケージ
本体基板を一括して実装し、モールド樹脂封止、ハンダ
ボール１３の取り付け、及び保護用ダミー素材１２の貼
着のそれぞれを複数の半導体チップについて、一括して
行っている。特に、保護用ダミー素材１２は、１枚の貼
着により、複数枚のパッケージ本体基板１１に同時に設
けたことになるので、保護用ダミー素材１２の実装効率
を大幅に高めることができる。また、保護用ダミー素材
１２はダイシングにより、自己整合的にチップサイズパ
ッケージの端に配置されるため、パッケージ端の上下方
向に働く応力に対するボール保護効果が高められる。
【００１８】更に、保護用ダミー素材１２は、例えば、
パッケージ本体基板１１のそれぞれに接着による部材や
ボール状に作製したダミー素材に比べて、パッケージ端
から保護用ダミー素材１２までの距離が零にでき、図１
に示したように、ＢＧＡ領域は従来に比べて制約が少な
くなる。また、ダイシング後、パッケージ毎に保護用ダ
ミー素材１２を取り付ける必要がないため、製造工程を
簡略化できる。以上のように、本発明によれば、チップ
サイズパッケージの製造工程の簡略化、低コスト化、及
び量産化を図ることができる。
【００１９】図３は図２のステップ１０６により、保護
用ダミー素材１２の取り付けが終了した状態を示す。ま
た、図４は図３の詳細断面を示し、（ａ）は図３のＡ−
Ａ’断面、（ｂ）は図３のＢ−Ｂ’断面を示す。ハンダ
ボール１３の搭載領域（アレイエリア）の境界位置に
は、保護用ダミー素材１２が取り付けられ、この保護用
ダミー素材１２の中心が図３の垂直方向のダイシングラ
イン１５となる。また、ハンダボール１３の搭載領域の
上下方向の境界位置にはダイシングライン１６が設定さ
れる。ダイシングライン１５，１６から、図２のステッ
プ１０７により基板ダイシングを行い、チップサイズパ
ッケージにする。
【００２０】図４に示すように、パッケージ本体基板１
１のＡ−Ａ’断面は、保護用ダミー素材１２が隣接した
２個のチップサイズパッケージにまたがって配置されて
いる。パッケージ本体基板１１は、ダイシングライン１
５（パッケージ境界）から切断分離されるため、保護用
ダミー素材１２上の切断箇所がパッケージ端となる。ま
た、パッケージ本体基板１１のＢ−Ｂ’断面部は、ダイ
シングライン１６が設定され、この線上で切断分離され
る。ハンダボールを保護するために十分な高さを必要と
する保護用ダミー素材１２の厚みは、実装するハンダボ
ール１３の直径よりも、僅かに小さくなる厚みに設定す
る。
【００２１】図５は、図２の方法で作成された図１のチ
ップサイズパッケージを外部回路としてのプリント基板
に実装した状態を示す。チップサイズパッケージは、図
１に示したパッケージ本体基板１１の裏面（ハンダボー
ルが搭載されていない面）に樹脂モールド１７（図２の
ステップ１０４で設けられたもの）が施されている。こ
のような構造のチップサイズパッケージが搭載されるプ
リント基板１８は、その片面に、ハンダボール１３のそ
れぞれの位置に対応させて設けられた配線パッド１９を
有している。この配線パッド１９とハンダボール１３の
位置合わせを行った状態で、チップサイズパッケージが
プリント基板１８に搭載される。
【００２２】チップサイズパッケージをプリント基板に
実装するに際しては、プリント基板１８の配線パッド部
のみにマスクを用いてぺースト状のハンダを塗布し、配
線パッド１９とハンダボール１３を１対１で接触させた
状態のままリフロー炉に入れ、高温雰囲気に置くことで
接触部のハンダが溶融し合い、プリント基板１８側の電
極とパッケージ側の電極が電気的に接合する。この結
果、図５に示す通り、ハンダボール１３の溶融によって
プリント基板１８とチップサイズパッケージの距離は短
くなるが、最終的な距離は、保護用ダミー素材１２の高
さで決定される。この保護用ダミー素材１２は、プリン
ト基板１８とチップサイズパッケージ間のの支柱として
機能し、ハンダボール１３を保護する。
【００２３】以上のように、上記した本発明の第１の実
施の形態によれば、図３に示したように、半導体ウェハ
からダイシングした複数個の半導体チップを大きなパッ
ケージ本体基板１１に搭載し、一括してモールド封止、
ハンダボールの搭載、及びダミー素材の取り付けを行う
ようにしたので、保護用ダミー素材の取り付けが効率的
に行われ、製造工程の簡略化、低コスト化、及び量産化
の向上を図ることができる。
【００２４】（第２の実施の形態）図６は本発明による
半導体パッケージの製造方法の他の例を示す。また、図
７は図６におけるＣの部分の拡大断面を示す。本実施の
形態は、半導体ウェハの段階で、複数のチップサイズパ
ッケージ分のハンダボールとダミー素材を実装してしま
うところに特徴がある。複数の半導体デバイス２０が作
り込まれた半導体ウェハ２１は、ウェハ固定用シート２
２によって保持固定されている。半導体デバイス２０の
それぞれには、複数のハンダボール１３が所定間隔に搭
載される。
【００２５】図７に示すように、ボールグリッドアレイ
を区分する境界に設定されたダイシングライン２３上に
は、保護用部材としての保護用ダミー素材２４が貼着さ
れる。この保護用ダミー素材２４は、耐熱性のプラスチ
ックフイルムが用いられ、その厚みは、上記した保護用
ダミー素材１２と同様に、実装するハンダボール１３の
直径よりも僅かに小さい厚みに設定する。保護用ダミー
素材２４は、ハンダボール１３の搭載工程の次工程にお
いて貼着される。保護用ダミー素材２４を貼着後、半導
体ウェハ２１のダイシングが行われる。これにより、保
護用ダミー素材２４が自動的にパッケージ端に配置され
る。
【００２６】なお、上記実施の形態においては、ボンデ
ィング接続によるチップサイズパッケージの製造を例に
したが、ボンディング接続を用いない電極の取り出し手
段を用いたパッケージの場合にも、本発明を適用するこ
とができる。また、ダミー素材として本実施例では、耐
熱性プラスチック材料をダイシングの直前に貼着するも
のとしたが、パッケージ本体基板がボールグリッドアレ
イ上に連なって配置されている一枚の基板上に予め作製
しておくことも可能である。また、保護用ダミー素材
は、貼着によるほか、樹脂封入、スクリーン印刷による
厚膜の形成等の方法も可能である。
【００２７】また、上記各実施の形態においては、ハン
ダボール１３を先に設け、次に、保護用ダミー素材１２
又は２４を設けるものとしたが、逆の順序にしてもよ
い。
【００２８】
【発明の効果】以上説明した通り、本発明の半導体パッ
ケージによれば、アレイ状のハンダボールが配置された
面の少なくとも２辺に沿って、所定の長さの保護用部材
を設けた構成にしたので、ハンダボールをリフローさせ
た際、配線基板と他の基板との間隙を均一にするガイド
として機能し、半導体パッケージの低コスト化、及び量
産化が可能になる。また、ハンダボールの搭載スペース
を拡大することが可能になる。
【００２９】さらに、本発明の半導体パッケージの製造
方法によれば、１枚の基板上に複数のチップのマウント
を行ってから、一括してハンダボール及び保護用部材を
取り付けるようにし、或いは、半導体ウェハの段階でハ
ンダボール及び保護用部材を取り付けるようにしたの
で、保護用部材を効率よく形成することが可能になり、
製造工程の簡略化、低コスト化、及び量産化を図ること
ができる。
【００３０】そして、前記各製造方法において、境界上
に設けた保護用部材は、パッケージ端へ確実に配置する
ことが可能になるため、実装後のパッケージ端部へ働く
上下方向からの応力に対する耐性が高くなる。また、ボ
ールグリッドアレイ領域への制約が小さくなり、ハンダ
ボールの配置面積が大きくとれるため、多ピン化が可能
になる。
【００３１】更に、保護用部材の高さ（厚み）をハンダ
ボールの直径よりも僅かに小さくなる様に設定しておく
ことで、プリント基板へのパッケージ実装時、パッケー
ジ端に配置された保護用部材のチップサイズパッケージ
端に上下方向からの応力に対し、パッケージとプリント
基板との間を支える支柱として働くために、ハンダボー
ルを保護することができる。
【図面の簡単な説明】
【図１】本発明の半導体パッケージの製造方法により、
ハンダボール及びダミー材を実装した後の半導体チップ
の形状を示し、（ａ）は正面図、（ｂ）は平面図、
（ｃ）は斜視図である。
【図２】本発明による半導体パッケージの製造方法を示
すフローチャートである。
【図３】図２の方法により保護用ダミー素材の取り付け
が終了した状態を示す平面図である。
【図４】図３の詳細断面を示し、（ａ）は図３のＡ−
Ａ’断面であり、（ｂ）は図３のＢ−Ｂ’断面である。
【図５】図１のチップサイズパッケージをプリント基板
に実装した状態を示す正面図である。
【図６】本発明による半導体パッケージの製造方法の他
の例における製造過程を示す平面図である。
【図７】図６におけるＣの部分の拡大断面を示す断面図
である。
【図８】従来の半導体パッケージの製造方法により、ハ
ンダボール及びダミー材を実装した後のチップサイズパ
ッケージの形状を示し、（ａ）は正面図、（ｂ）は平面
図である。
【図９】半導体パッケージの従来の製造方法を示すフロ
ーチャートである。
【符号の説明】
１，１１ パッケージ本体基板 ２，１２，２４ 保護用ダミー素材 ３，１３ ハンダボール ４ アレイエリア １５，１６，２３ ダイシングライン １７ 樹脂モールド １８ プリント基板 １９ 配線パッド ２０ 半導体デバイス ２１ 半導体ウェハ ２２ ウェハ固定用シート

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 所定の配線パターンを有したチップサイ
    ズの配線基板と、 前記配線基板に搭載されて、前記配線パターンと電気的
    に接続された半導体チップと、 前記配線基板と前記半導体チップの少なくとも電気的接
    続部を封止する封止樹脂と、 前記封止樹脂に設けられた開孔を通して前記配線パター
    ンのランドに接続されたアレイ状の外部回路接続用ハン
    ダボールと、 前記アレイ状のハンダボールが配置された面の少なくと
    も２辺に沿って設けられた所定の長さの保護用部材を備
    えたことを特徴とする半導体パッケージ。
  2. 【請求項２】 共通する複数の配線パターンを有した所
    定サイズの基板上に複数の半導体チップを実装し、 前記半導体チップと前記基板との対応する前記配線パタ
    ーンを電気的に接続し、 前記電気的な接続を行った面を樹脂封止し、 前記基板の前記半導体チップを搭載していない面に複数
    のハンダボールを搭載してボールグリッドアレイ部を形
    成し、 前記ボールグリッドアレイ部の両側で前記ダイシングが
    行われるライン上に前記ボールグリッドアレイ部を保護
    するための所定の長さの保護用部材を設け、 前記基板をダイシングして前記保護用部材を略中心で分
    割することを特徴とする半導体パッケージの製造方法。
  3. 【請求項３】 前記保護用部材は、耐熱性のプラスチッ
    クフィルムを用いることを特徴とする請求項２記載の半
    導体パッケージの製造方法。
  4. 【請求項４】 前記保護用部材は、その厚みが前記ハン
    ダボールの直径よりも僅かに小さいことを特徴とする請
    求項２記載の半導体パッケージの製造方法。
  5. 【請求項５】 前記保護用部材は、貼着により設けられ
    ることを特徴とする請求項２記載の半導体パッケージの
    製造方法。
  6. 【請求項６】 前記保護用部材は、前記ダイシング後、
    チップパッケージの４辺に設けられることを特徴とする
    請求項２記載の半導体パッケージの製造方法。
  7. 【請求項７】 複数の半導体チップが作り込まれた半導
    体ウェハに、樹脂封止の後に前記半導体チップ毎にハン
    ダボールによるボールグリッドアレイを形成し、 前記ボールグリッドアレイを区分する境界上で、かつ前
    記ボールグリッドアレイの両側に位置するように所定の
    長さの保護用部材を設け、 前記半導体ウェハをダイシングして前記保護用部材を略
    中心で分割することを特徴とする半導体パッケージの製
    造方法。
  8. 【請求項８】 前記保護用部材は、その厚みが前記ハン
    ダボールの直径よりも僅かに小さいことを特徴とする請
    求項６記載の半導体パッケージの製造方法。
  9. 【請求項９】 前記保護用部材は、耐熱性のプラスチッ
    クフィルムを用いることを特徴とする請求項７記載の半
    導体パッケージの製造方法。
  10. 【請求項１０】 前記保護用部材は、貼着により設けら
    れることを特徴とする請求項７記載の半導体パッケージ
    の製造方法。
JP11021030A 1999-01-29 1999-01-29 半導体パッケージ及びその製造方法 Pending JP2000223608A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP11021030A JP2000223608A (ja) 1999-01-29 1999-01-29 半導体パッケージ及びその製造方法
US09/493,198 US6287895B1 (en) 1999-01-29 2000-01-28 Semiconductor package having enhanced ball grid array protective dummy members
KR1020000004420A KR20000057831A (ko) 1999-01-29 2000-01-29 반도체 패키지 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11021030A JP2000223608A (ja) 1999-01-29 1999-01-29 半導体パッケージ及びその製造方法

Publications (1)

Publication Number Publication Date
JP2000223608A true JP2000223608A (ja) 2000-08-11

Family

ID=12043601

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11021030A Pending JP2000223608A (ja) 1999-01-29 1999-01-29 半導体パッケージ及びその製造方法

Country Status (3)

Country Link
US (1) US6287895B1 (ja)
JP (1) JP2000223608A (ja)
KR (1) KR20000057831A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005183868A (ja) * 2003-12-24 2005-07-07 Casio Comput Co Ltd 半導体装置およびその実装構造

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7041533B1 (en) * 2000-06-08 2006-05-09 Micron Technology, Inc. Stereolithographic method for fabricating stabilizers for semiconductor devices
JP3554533B2 (ja) * 2000-10-13 2004-08-18 シャープ株式会社 チップオンフィルム用テープおよび半導体装置
JP3619773B2 (ja) * 2000-12-20 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法
DE10129387A1 (de) * 2001-06-20 2003-01-09 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zu seiner Herstellung
US7518223B2 (en) * 2001-08-24 2009-04-14 Micron Technology, Inc. Semiconductor devices and semiconductor device assemblies including a nonconfluent spacer layer
US20030038356A1 (en) * 2001-08-24 2003-02-27 Derderian James M Semiconductor devices including stacking spacers thereon, assemblies including the semiconductor devices, and methods
US6960830B2 (en) * 2002-10-31 2005-11-01 Rohm Co., Ltd. Semiconductor integrated circuit device with dummy bumps
KR100450937B1 (ko) * 2002-12-09 2004-10-13 삼성전자주식회사 절연막의 깨짐현상을 방지하기 위한 더미 패턴 형성방법
JP3825753B2 (ja) * 2003-01-14 2006-09-27 株式会社東芝 半導体装置の製造方法
US6956291B1 (en) 2003-01-16 2005-10-18 National Semiconductor Corporation Apparatus and method for forming solder seals for semiconductor flip chip packages
DE10332573B4 (de) * 2003-07-14 2007-08-16 Siemens Ag Verfahren zum Erzeugen von Lotkontakten auf Bauelementen
TWI231578B (en) * 2003-12-01 2005-04-21 Advanced Semiconductor Eng Anti-warpage package and method for making the same
US20070202680A1 (en) * 2006-02-28 2007-08-30 Aminuddin Ismail Semiconductor packaging method
KR100800476B1 (ko) * 2006-07-11 2008-02-04 삼성전자주식회사 반도체 패키지 및 그 제조방법과 반도체 모듈 및 그제조방법
KR20090030540A (ko) * 2007-09-20 2009-03-25 삼성전자주식회사 반도체 패키지, 이를 제조하기 위한 반도체 패키지의제조장치와 반도체 패키지의 제조방법, 그리고 반도체패키지를 구비한 전자 기기
TWI466242B (zh) * 2009-01-05 2014-12-21 Nanya Technology Corp 具有護桿的半導體封裝體結構
DE102011000866A1 (de) * 2011-02-22 2012-08-23 Friedrich-Alexander-Universität Erlangen-Nürnberg Elektrisches Bauelement mit einer elektrischen Verbindungsanordnung und Verfahren zu dessen Herstellung
JP2013110151A (ja) * 2011-11-17 2013-06-06 Elpida Memory Inc 半導体チップ及び半導体装置
JP5869902B2 (ja) * 2012-02-14 2016-02-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法及びウェハ
KR101922191B1 (ko) * 2012-03-02 2019-02-20 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
KR102412611B1 (ko) * 2015-08-03 2022-06-23 삼성전자주식회사 인쇄회로기판(pcb)과 그 제조방법, 및 그 pcb를 이용한 반도체 패키지 제조방법
WO2017107030A1 (en) * 2015-12-22 2017-06-29 Intel Corporation Eliminating die shadow effects by dummy die beams for solder joint reliability improvement

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08111470A (ja) 1994-10-11 1996-04-30 Toshiba Microelectron Corp Ｂｇａパッケ−ジ及び実装基板、並びにこれらから構成される半導体装置
US5762258A (en) * 1996-07-23 1998-06-09 International Business Machines Corporation Method of making an electronic package having spacer elements
US5786635A (en) * 1996-12-16 1998-07-28 International Business Machines Corporation Electronic package with compressible heatsink structure
JP4115557B2 (ja) 1997-06-16 2008-07-09 シチズンホールディングス株式会社 半導体パッケージの製造方法
US5863813A (en) * 1997-08-20 1999-01-26 Micron Communications, Inc. Method of processing semiconductive material wafers and method of forming flip chips and semiconductor chips
US6024579A (en) * 1998-05-29 2000-02-15 The Whitaker Corporation Electrical connector having buckling beam contacts

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005183868A (ja) * 2003-12-24 2005-07-07 Casio Comput Co Ltd 半導体装置およびその実装構造
JP4506168B2 (ja) * 2003-12-24 2010-07-21 カシオ計算機株式会社 半導体装置およびその実装構造

Also Published As

Publication number Publication date
KR20000057831A (ko) 2000-09-25
US6287895B1 (en) 2001-09-11

Similar Documents

Publication Publication Date Title
JP2000223608A (ja) 半導体パッケージ及びその製造方法
US8076770B2 (en) Semiconductor device including a first land on the wiring substrate and a second land on the sealing portion
US6975038B1 (en) Chip scale pin array
JP3420057B2 (ja) 樹脂封止型半導体装置
US7405100B1 (en) Packaging of a semiconductor device with a non-opaque cover
US6902955B2 (en) Method of manufacturing a semiconductor device having a flexible wiring substrate
US6664615B1 (en) Method and apparatus for lead-frame based grid array IC packaging
JP2006287235A (ja) 積層されたダイのパッケージ
JP2005519471A (ja) 積層ダイ半導体装置
US7465607B2 (en) Methods of fabrication of lead frame-based semiconductor device packages incorporating at least one land grid array package
US20020039811A1 (en) A method of manufacturing a semiconductor device
US20140091479A1 (en) Semiconductor device with stacked semiconductor chips
US6566741B2 (en) Grounding of package substrates
JP2007518275A (ja) 光センサを実装するための方法
US20090108471A1 (en) Wiring board of semiconductor device, semiconductor device, electronic apparatus, mother board, method of manufacturing wiring board of semiconductor device, method of manufacturing mother board and method of manufacturing electronic apparatus
KR20220030005A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
JP4497304B2 (ja) 半導体装置及びその製造方法
US20060284301A1 (en) CSP semiconductor chip and BGA assembly with enhanced physical protection, protective members and assemblies used with same, and methods of enhancing physical protection of chips and assemblies
JPH07335680A (ja) 回路基板及びその製造方法、並びに半導体装置のワイヤボンディング方法及び半導体装置の封止方法
JPH0562980A (ja) 半導体装置およびその製造方法
US6551855B1 (en) Substrate strip and manufacturing method thereof
JPH10189861A (ja) 半導体装置及びその製造方法
KR100922372B1 (ko) 반도체 패키지 제조 방법
JP2002026179A (ja) 半導体装置およびその製造方法
JP4917979B2 (ja) 半導体装置及びその製造方法