KR20010078217A - 비어 홀을 충전하는 도금 방법 - Google Patents

비어 홀을 충전하는 도금 방법 Download PDF

Info

Publication number
KR20010078217A
KR20010078217A KR1020010004601A KR20010004601A KR20010078217A KR 20010078217 A KR20010078217 A KR 20010078217A KR 1020010004601 A KR1020010004601 A KR 1020010004601A KR 20010004601 A KR20010004601 A KR 20010004601A KR 20010078217 A KR20010078217 A KR 20010078217A
Authority
KR
South Korea
Prior art keywords
plating
copper
promoter
substrate
via hole
Prior art date
Application number
KR1020010004601A
Other languages
English (en)
Other versions
KR100730326B1 (ko
Inventor
나까무라겐지
나까자와마사오
Original Assignee
모기 쥰이찌
신꼬오덴기 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모기 쥰이찌, 신꼬오덴기 고교 가부시키가이샤 filed Critical 모기 쥰이찌
Publication of KR20010078217A publication Critical patent/KR20010078217A/ko
Application granted granted Critical
Publication of KR100730326B1 publication Critical patent/KR100730326B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/18—Electroplating using modulated, pulsed or reversing current
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/34—Pretreatment of metallic surfaces to be electroplated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S205/00—Electrolysis: processes, compositions used therein, and methods of preparing the compositions
    • Y10S205/917—Treatment of workpiece between coating steps

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

기판 상에 위치한 도체층의 부분을 저면에서 노출시키도록 기판을 덮는 절연층에 형성된 각각의 비어 홀(via hole)이 구리로 도금되어 도금된 금속으로 충전되는 비어 홀을 충전하는 도금 방법으로서,
기판을 덮는 절연층의 상면과, 각 비어 홀의 측벽 및 하부 상에 구리막을 형성하는 과정과, 도금 촉진제를 함유하는 수용액에 형성된 구리막을 갖는 기판을 담가 구리막의 표면상에 도금 촉진제를 퇴적시키는 과정과, 각 비어 홀의 측벽 및 하부 상에 도금 촉진제를 남기고 절연층 상에 위치한 구리막의 표면으로부터 도금 촉진제를 제거하는 과정과, 이어서 구리로 형성된 구리막을 갖는 기판을 전기 도금하여 비어 홀을 도금된 구리로 충전하는 동시에, 절연층 상에 앞서 형성된 구리막뿐만 아니라 도금된 구리로 충전된 비어 홀을 결과적으로 덮는 연속적인 구리막을 형성하는 과정을 포함하는 비어 홀 충전 도금 방법이 제공된다. 본 방법은 직경이 작고 종횡비가 큰 비어 홀을 도금된 구리로 만족할 정도로 충전시키는데 적합하다.

Description

비어 홀을 충전하는 도금 방법{METHOD OF PLATING FOR FILLING VIA HOLES}
1. 발명의 분야
본 발명은 다층 회로 보드에 비어 홀을 충전하는 도금 방법에 관한 것이다.
2. 관련 기술의 설명
반도체 칩과 같은 전자 장치가 장착되는 다층 회로 보드를 제조하는 방법으로서, 소위 편성 공정(build-up process)이 알려져 있다.
편성 공정은 도면을 참조하여 설명한다. 편성 공정에서, 재료를 도포 또는 적층하여 구리 등으로 이루어진 패터닝된 하부 배선 라인(10) 상에 절연층(12)이 먼저 형성된다(도 13). 다음으로 레이저 가공이나 포토리소그래피에 의해 절연층(12)에 비어 홀(via hole; 14)이 형성된다(도 14). 이어서 구리 도금층(16)이 형성되어, 패터닝된 배선 라인(10)의 부분이 하부에서 노출되는 비어 홀(14)의 내부 및 절연층(12)의 상면을 덮는데, 이 구리 도금층(16)은 순차적으로 형성되는 무전해 도금 구리막(16a)과 전기 도금 구리막(16b)으로 구성된다(도 15). 다음으로 구리 도금층(16)이 에칭되어 패터닝된 상부 배선 라인(18)을 형성한다(도 16). 위의 과정을 반복하여, 하부 배선 라인(10) 및 상부 배선 라인(18)이 비어 홀(14) 내의 도금막을 통해 서로 전기 접촉되는 다층 회로 보드가 제조된다.
절연층(12)이 형성되는 경우, 형성된 절연층 표면상의 레벨 변화(배선 라인(10)이 형성되는 기판(8)의 표면보다 더 높은 상위 레벨을 갖는 하부 배선 라인(10)으로부터의 결과임)는 비어 홀(14)의 내부를 도전 페이스트 또는 절연 수지로 충전함으로써 보상될 수 있다. 그렇지만, 평탄화 공정으로도 불리는 이와 같은 공정은 관련된 과정의 수를 증가시키고, 제한된 효과를 갖는다.
이러한 상황에서, 비어 홀의 내부가 구리 도금으로 충전되는 비어-충전 도금 방법이 제안되어 왔다.
비어-충전 도금 방법에서, 도금 용액을 휘저어 비어 홀의 내부를 만족스럽게 침투시키거나, 또는 도금 촉진제를 첨가하여 비어 홀 내의 도금의 균일 전착성(throwing power)을 향상시킴으로써 비어 홀의 내부는 구리 도금으로 충전되도록 설계된다.
그렇지만, 비어 홀을 구리 도금으로 충전하는 것은 어려웠는데, 패터닝된 배선 라인이 더욱더 소형화되고, 따라서 비어 홀도 큰 종횡비를 갖도록 소형화되기 때문이다.
특히, 도금 전류가 코너에서 집중되는 경향이 있기 때문에, 도 17에 도시된 바와 같이 큰 두께의 도금막이 비어 홀의 개구의 에지에 퇴적되어 비어 홀에 병목을 형성하고, 도금 용액이 다층 회로 보드의 제조 과정에서 비어 홀에 남는다는 점에 있어서 문제가 되어 왔다.
본 발명의 목적은 직경이 작고 종횡비가 큰 비어 홀까지도 구리 도금으로 만족할 정도로 충전될 수 있는 비어 홀을 충전하는 도금 방법을 제공하는 것이다.
본 발명의 비어 홀을 충전하는 도금 방법으로서, 기판을 덮는 절연층에 형성되어 기판 상에 위치한 도체층의 부분을 하부에서 노출시키는 각각의 비어 홀이 구리로 도금되어 도금된 금속으로 충전되는 비어 홀 충전 도금 방법은,
기판을 덮는 절연층의 상면, 및 각 비어 홀의 측벽과 하부 상에 구리막을 형성하는 과정과, 이 형성된 구리막을 갖는 기판을 도금 촉진제 함유 수용액에 담가 구리막의 표면상에 도금 촉진제를 퇴적시키는 과정과, 각 비어 홀의 측벽과 하부 상에 도금 촉진제를 남기고 절연층 상에 위치한 구리막의 표면으로부터 도금 촉진제를 제거하는 과정과, 이어서 구리로 형성된 구리막을 갖는 기판을 전기 도금하여 도금된 구리로 비어 홀을 충전하고 동시에 앞서 절연층 상에 형성된 구리막뿐만 아니라 도금된 구리로 충전된 비어 홀을 최종적으로 덮는 연속적인 구리막을 형성하는 과정을 포함하는 것을 특징으로 한다.
위의 방법에 따라, 도금 촉진제는 비어 홀 내에 확실하게 퇴적될 수 있으며, 비어 홀 내의 도금 상태는 절연층의 상면 상의 도금 상태와는 다를 수 있다. 또한, 도금 전류는 비어 홀 내에 집중될 수 있으며, 종횡비가 큰 비어 홀까지도 구리로 만족스럽게 도금될 수 있다.
도금 촉진제로서, 다음의 일반식
(I)
또는
(II)
(식 중, X는 나트륨, 칼륨, 또는 수소를 나타내고, R은 수소 또는 알킬기를 나타내며, n은 1이상의 정수이고, m은 1이상의 정수임)
로 표시되는 황화합물이 사용될 수 있다. 바람직하기로, R로 표시된 알킬기는 1 내지 6의 탄소 원자를 갖는다. 바람직하기로, n은 1 내지 6의 정수에서 선택되고, m은 또한 1 내지 6의 정수에서 선택된다. 황 화합물은 폴리에틸렌 글리콜 또는 폴리프로필렌 글리콜과 같은, 용액의 습윤성을 향상시키는 비이온 계면 활성제를 함유한 수용액에서 사용될 수 있다.
식(I)으로 표시된 도금 촉진제의 예는 소듐 3-머캅토-1-프로판설포네이트 및 소듐 2-머캅토에탄설포네이트를 포함하며, 식(II)으로 표시된 도금 촉진제의 예는 디소듐 비스-(3-설포프로필)-디설파이드를 포함한다.
절연층 상에 위치한 구리막의 표면으로부터 도금 촉진제를 제거하는 과정은, 구리용 에칭 용액을 사용하는 에칭 프로세스와, 시아나이드 전해조(electrolyticbath)를 사용하는 시아나이드 전해 처리와, 절연층 상의 구리막의 표면을 자외 방사로 비스듬히 조사하는 자외 방사 처리와, 절연층 상부의 구리막의 표면을 연마하는 처리에 의해 이행될 수 있다.
절연층 상에 위치한 구리막의 표면상의 도금 촉진제를 제거하는 과정은 생략되고, 기판을 도금 촉진제 함유 용액에 담그는 과정 이후, 구리로 전기 도금하는 과정의 초기 단계에서 역 전해 처리가 이행되는 것이 또한 가능하다.
절연층 상에 위치한 구리막의 표면상의 도금 촉진제를 제거하는 과정은 생략되고, 기판을 도금 촉진제 함유 용액에 담그는 과정 이후, 인가된 전류의 방향이 주기적으로 반전되는 펄스 도금이 구리로 전기 도금하는 과정에서 사용되는 것이 또한 가능하다.
구리로 전기 도금하는 과정에서 도금 촉진제가 없는 전기 도금 용액이 사용되는 것이 바람직하다.
또한, 도금 촉진제가 없는 전기 도금 용액이 구리로 전기 도금하는 과정에서 사용되어, 도금 촉진제로서 소듐 3-머캅토-1-프로판설포네이트 또는 소듐 2-머캅토에탄설포네이트를 사용하여 기판을 담그는 과정을 이행하고, 절연층의 표면상의 도금 촉진제를 제거하는 과정을 생략할 수 있다.
도금 촉진제 함유 용액에 기판을 담그는 과정에 앞서, 구리의 스트라이크 도금(strike plating)이 구리막의 표면상에 제공되는 것이 또한 바람직하다.
도 1은 비어 홀(via hole)을 갖는 절연층 상에 도금 구리막을 형성하는 과정을 나타내는 도면.
도 2는 도금 구리 박막 상에 도금 촉진제(plating promotor)의 층을 퇴적하는 과정을 나타내는 도면.
도 3은 비어 홀 내에 도금 촉진제를 남기도록 절연층 상에 위치한 도금 구리의 막의 상단으로부터 퇴적된 도금 촉진제를 선택적으로 제거하는 과정을 나타내는 도면.
도 4는 비어 홀을 동시에 충전하는 과정과 구리로 전기 도금하여 연속적인 도체층을 형성하는 과정을 나타내는 도면.
도 5는 패터닝된 배선 라인을 형성하는 과정을 나타내는 도면.
도 6은 비어 홀 내의 도금 전류의 농도를 나타내는 도면.
도 7은 예 1에서 얻어진 결과 중 하나를 나타내는 도면.
도 8은 예 1에서 얻어진 또 다른 결과를 나타내는 도면.
도 9는 예 2에서 얻어진 결과 중 하나를 나타내는 도면.
도 10은 예 2에서 얻어진 또 다른 결과를 나타내는 도면.
도 11은 예 3에서 얻어진 결과 중 하나를 나타내는 도면.
도 12는 서로 다른 도금 촉진제의 특성을 나타내는 도면.
도 13은 편성 공정에서 절연층을 형성하는 과정을 나타내는 도면.
도 14는 비어 홀을 형성하는 과정을 나타내는 도면.
도 15는 연속하는 무전해 도금 및 전기 도금에 의해 구리층을 형성하는 과정을 나타내는 도면.
도 16은 구리층을 패터닝하는 과정을 나타내는 도면.
도 17은 선행 공정에 의해 형성된 병목형 개구를 갖는 비어 홀을 나타내는 도면.
본 발명의 상기 및 기타 다른 목적과 이점들은 첨부된 도면을 참조하여 기술된 다음의 상세한 설명으로부터 당업자에 의해 쉽게 이해될 것이다.
도 1을 참조하면, 절연 재료를 상부에 도포 또는 적층하여 패터닝된 배선 라인(10)이 형성되는 기판의 표면상에 절연층(12)이 형성되고 나서, 이 절연층은 레이저 가공 또는 포토리소그래피에 의해 처리되어 하부 배선 라인의 부분을 하부에서 노출시키는 비어 홀(14)을 형성한다. 예를 들면, 절연층은 적층용 폴리페닐렌에테르(PPE)의 시트를 가열 및 가압하여 형성되고 YAG 레이저 또는 이산화탄소 레이저에 의해 기계 가공되어 비어 홀을 형성한다.
이어서, 도금된 구리막(21)이 형성되어 무전해 도금에 의해 절연층(12)의 상면 및 비어 홀(14)의 측벽과 하부를 덮는다. 도금된 구리막(21)은 무전해 도금 대신에 스퍼터링 또는 증착에 의해 형성될 수 있다.
그리고 나서, 이와 같이 처리된 기판(20)은 도금 촉진제 함유 수용액에 담겨져, 도 2에 도시된 바와 같이 도금 촉진제를 퇴적하여 도금된 구리막(21) 상에 도금 촉진제(22)의 층을 형성한다. 형성된 도금 촉진제의 층은 매우 얇고, 도 2와 바로 이어지는 도면에서 파선으로 개략적으로 표시된다.
도금 촉진제로서, 황 화합물이 사용될 수 있는데, 이 황 화합물은 소듐 3-머캅토-1-프로판설포네이트 또는 소듐 2-머캅토에탄설포네이트와 같은 다음의 일반식
(I)
(식 중, X는 나트륨, 칼륨, 또는 수소를 나타내고, R은 수소 또는 알킬기를 나타내며, n은 1이상의 정수임)으로 표시되거나, 또는 디소듐 비스-(3-설포프로필)디설파이드와 같은 다음의 일반식
(II)
(식 중, X는 나트륨, 칼륨, 또는 수소를 나타내고, R은 수소 또는 알킬기를 나타내며, n은 1이상의 정수이고, m은 1이상의 정수임)으로 표시된다. 위의 식에서, R로 표시되는 알킬기는 메틸, 에틸, 프로필, 부틸, 펜틸, 및 헥실과 같은 1 내지 6의 탄소 원자를 갖는 것이 바람직하다. n은 1 내지 6의 정수에서 선택되고, m은 1 내지 6의 정수에서 선택되는 것이 또한 바람직하다. n 및 m이 6보다 크면, 화합물은 유질화되고 수용액에서 불용화되는 것으로 예상된다.
이와 같은 도금 촉진제는 구리 도금용 용액에 첨가되는 첨가제 중 하나이며, 광택제로 또한 알려져 있다. 도금될 대상의 표면상에 도금 촉진제가 퇴적되는 경우, 도금과 연관된 저항이 낮고, 도금 전류가 집중되어 도금이 촉진되는 것으로 여겨진다.
본 발명에서의 도금 촉진제는, 첨가제가 없는 경우와 비교하여 구리 도금 용액에 첨가되는 경우 플러스 측에 대하여 구리 도금용 용액에 배치된 기준 전극의 전위에 대한 캐소드의 전위를 변화시키는 황 화합물인 것으로 한정된다.
본 발명에서, 단일의 도금 촉진제가 사용될 수 있거나, 또는 2이상의 도금 촉진제의 혼합물이 또한 사용될 수도 있다. 수용액은 수 ppm - 수 %의 농도로 도금 촉진제를 함유할 수 있지만, 도금 촉진제의 농도는 이 범위로 제한되지 않는다. 또한, 수용액은 곰팡이 발생을 억제하기 위해 황산 또는 황산구리와 같은 산성분을함유할 수 있다.
도금 촉진제의 용액은 정상 온도에서 사용된다. 기판(20)을 담그는 시간이 도금 촉진제의 용액의 농도에 달려있지만, 도금된 구리막(21)을 갖는 기판(20)이 약 5 내지 15분 정도의 비교적 긴 시간동안 도금 촉진제의 용액에 담겨져 이 용액이 만족할 정도로 비어 홀(14) 내로 침투될 수 있도록 하는 것이 바람직하다. 용액의 침투를 가속시키기 위해 도금 촉진제의 용액을 휘젓거나, 또는 기판(20)을 용액 내에서 흔드는 것이 또한 바람직하다. 도금 촉진제의 용액으로 기판(20)의 습윤성을 향상시키기 위해, 계면 활성제 등의 용액과 같은 전처리(前處理) 용액에 기판(20)을 미리 담그는 것이 바람직하다. 담근 후에, 기판(20)은 적당한 방식으로 물로 세척된다. 기판에 퇴적된 도금 촉진제는 물 세척 후에도 제거되지 않는다.
도 3에 도시된 바와 같이, 퇴적된 도금 촉진제는 절연층(12) 상에 위치한 구리막(21)의 표면으로부터 제거되고, 비어 홀(14)의 측벽과 하부에 남겨진다. 도금 촉진제의 제거는 염화 제일철의 수용액과 같은 구리 에칭용 용액에 기판(20)을 담금으로써 성취될 수 있다. 이 에칭 용액에 기판(20)을 담금시킨 후에, 기판은 즉시 물 세척되는 것이 바람직하다. 기판(20)이 단시간동안 구리 에칭 용액에 담겨지는 경우, 에칭 용액은 비어 홀(14) 내로 침투되지 않고, 따라서 비어 홀(14) 내부의 도금 촉진제를 제외한, 절연층(12) 상에 위치한 구리막(21)의 표면상의 도금 촉진제는 선택적으로 제거될 수 있다.
도금 촉진제를 제거하는 과정은 시아나이드 전해조를 사용한 시아나이드 전해 처리에 의해 또한 이행될 수 있다. 변형적으로, 절연층(12) 상의 구리막(21)의표면을 자외선 방사로 비스듬히 조사하는 자외선 방사 처리에 의한 분해 과정에 의해 도금 촉진제를 제거할 수 있다. 이 경우, 비스듬한 조사는 비어 홀(14) 내로 완전히 들어가지 않으므로, 비어 홀이 위치하는, 구리막(21)의 영역이외의 부분 상에 퇴적된 도금 촉진제는 선택적으로 제거될 수 있다. 변형적으로, 절연층(12) 상에 위치한 구리막(21)의 표면상의 도금 촉진제는 절연층(12) 상의 구리막(21)의 표면을 연마하는 처리에 의해 또한 선택적으로 제거될 수 있다.
절연층(12) 상에 위치한 구리막(21)의 표면상의 도금 촉진제를 선택적으로 제거하는 과정에 이어서, 기판(20)은 전기 도금 프로세스를 받아, 도금 촉진제를 선택적으로 제거하는 과정에서 노출되는 절연층(12)의 표면상과, 비어 홀(14) 내에 남겨진 도금 촉진제의 층상에 구리를 퇴적시켜, 비어 홀(14)을 도금된 구리로 충전시킨다. 도 4에 도시된 바와 같이, 구리를 전기 도금한 후, 기판(20)은 배선 라인(10), 절연층(12), 및 비어 홀(14)이 형성된 표면을 완전히 덮는 연속적인 구리층(23)을 갖는다.
구리 도금용 용액의 예는 다음과 같다.
황산구리 120 g/L
황산 190 g/L
염소 이온 50 ppm
첨가제 40 mL/L
첨가제의 예는 다음과 같다.
PEG4000 180 g/L
(폴리에틸렌 글리콜)
PPG425 72 g/L
(폴리프로필렌 글리콜)
이와 같은 폴리머 성분이 도금 용액의 습윤성을 향상시키는 능력 때문에 첨가제로 사용되는 것이 바람직하다.
상기의 구리 도금용 용액이 도금 촉진제를 함유하지 않는 것이 주목된다. 상기의 도금 촉진제를 제거하는 과정을 생략하는 경우에 도금 용액의 안정성을 위해 도금 용액에는 도금 촉진제가 없는 것이 바람직하지만, 구리막(21)을 구리로 전기 도금하는 경우에 도금 용액이 도금 촉진제를 함유하여 도 4에 도시된 층(23)을 형성하는 것은 도금 전류의 주기적 펄스 반전(periodic pulse reverse; PPR)을 사용하여 성취된다.
구리 도금 용액의 조성이 위에서 언급된 예에 국한되지 않는다는 것을 또한 유의하여야 한다.
절연층(12) 상에 위치한 구리막(21) 상에 퇴적된 도금 촉진제를 선택적으로 제거한 후 구리막(21)을 구리로 전기 도금함으로써, 도 6에 도시된 바와 같이 도금 촉진제(22)의 층이 유지되는 비어 홀(14)에 도금용 전류(26)가 집중되며, 비어 홀(14)은 도 4에 도시된 바와 같이 전기 도금된 구리(23)로 완전히 충전될 수 있다.
다음으로 전기 도금된 구리(23)의 층과 하부 구리막(21)은 에칭에 의해 패터닝되어, 도 5에 도시된 바와 같이 상부 배선 라인(24)을 형성한다.
위의 과정을 반복함으로써, 하부 배선 라인(10)과 상부 배선 라인(24)이 비어 홀(14)에 충전된 구리를 통해 서로 전기 접촉되는 다층 회로 보드가 얻어질 수 있다.
서로 다른 도금 촉진제의 특성이 도 12에 도시되어 있다. 도 12에 표시된 곡선은, 상기의 도금 용액에 배치된 기준 전극의 전위에 대하여 캐소드의 전위를 검출하고, 5분 동안 도금 촉진제를 함유하지 않은 도금 용액을 사용하고 이어서 1ppm의 농도로 도금 촉진제가 첨가된 도금 용액을 사용하여 기판을 구리로 전기 도금함으로써 얻어질 수 있다. 도금 촉진제로서, 소듐 3-머캅토-1-프로판설포네이트, 소듐 2-머캅토에탄설포네이트, 및 디소듐 비스-(3-설포프로필) 디설파이드가 사용되었다. 모든 도금 용액에서, 도금 촉진제를 첨가한 후의 캐소드 전위는 첨가하기 전의 용액과 비교하여 플러스 측으로 변화되었는데, 이는 도금 촉진제를 함유한 용액이 도금 촉진제를 함유하지 않은 도금 용액의 경우에서 요구되는 것보다 더 낮은 전압으로 기판 상에 구리를 퇴적시키는 것을 용이하게 한다는 것을 의미한다.
초기에 설명된 바와 같이, 도금 촉진제를 함유하지 않은 도금 용액을 사용하여 비어 홀(14)에 도금용 전류를 효과적으로 집중시키는 것이 바람직하지만, 도금 촉진제를 함유한 구리로 전기 도금하는 용액이 사용될 수 있다. 이 경우에도, 위에서 설명된 바와 같이 이전 과정에서 비어 홀(14)에 이미 도금 촉진제가 퇴적되기 때문에, 전류는 비어 홀(14)에 집중될 수 있으며, 비어 홀은 도금된 구리로 충전될 수 있다.
절연층(12) 상에 위치한 구리막(21) 상에 퇴적된 도금 촉진제를 선택적으로제거하는 과정 대신에, 구리로 전기 도금하는 과정의 초기 단계에서 역 전해 처리가 이행될 수 있다. 예를 들면, 구리로 전기 도금을 개시한지 몇 분 후에, 구리 도금이 몇 분 동안 이행되면서 30초의 간격으로 전극(애노드, 캐소드)의 극성이 역전된다. 전극 극성의 역전시, 비어 홀(14)의 외부 상에 퇴적된 도금 촉진제의 제거는 가속되고, 따라서 도금 전류는 비어 홀(14)에 집중되어 비어 홀(14)을 도금된 구리로 완전히 충전시킬 수 있다.
변형적으로, 절연층(12) 상에 위치한 구리막(21) 상에 퇴적된 도금 촉진제를 선택적으로 제거하는 과정 대신에, 인가되는 전류의 방향이 주기적으로 반전되는 펄스 도금이 구리로 전기 도금하는 과정에서 사용된다. 예를 들면, 전류(도금 전류)가 10 마이크로초 동안 수직 방향으로 인가되고 반전 방향의 전류가 1 마이크로초 동안 인가되는 펄스 도금(PPR 전기 도금)에 의해, 비어 홀(14)의 외부 상에 퇴적된 도금 촉진제는 제거되고, 따라서 비어 홀(14)은 도금된 구리로 완전히 충전될 수 있다.
변형적으로, 구리로 전기 도금하는 과정에서 도금 촉진제가 없는 구리 도금용 용액만을 사용하여 비어 홀(14)이 또한 도금된 구리로 충전될 수 있으며, 절연층(12) 상에 위치한 구리막(21) 상에 퇴적된 도금 촉진제를 선택적으로 제거하는 과정은 생략된다. 또한 이 경우에, 위에서 설명된 바와 같이 이전 과정에서 비어 홀(14)에 이미 도금 촉진제가 퇴적되기 때문에, 도금 전류는 비어 홀(14)에 집중되어 비어 홀을 도금된 구리로 완전히 충전시킬 수 있다.
전기 도금에 의해 무전해 도금된 구리의 막(21) 상에 구리의 스트라이크 도금막을 형성하는 부가적인 도금 과정이 무전해 도금하는 과정과 도금 촉진제를 함유한 용액에 기판을 담그는 과정 사이에서 이루어지는 것이 보다 바람직하다. 순수한 구리의 막이 이 부가적인 과정에 의해 무전해 도금된 구리의 막(21) 상에 형성되기 때문에, 무전해 도금된 구리의 막(21)의 표면의 산화 등에 의한 도금 촉진제의 퇴적 실패가 방지될 수 있고, 도금 촉진제는 깨끗한 구리 표면상에 평탄하고 균일하게 퇴적되어 비어 홀(14)을 뒤이어 도금된 구리로 완전히 충전시킬 수 있다.
실시예
이제부터 다음의 실시예를 참조하여 본 발명을 설명하지만, 본 발명은 이에 국한되지 않는다.
실시예 1
하부 도체층의 부분을 저면에서 노출시키도록 형성된 비어 홀을 갖는 절연층이 형성된 실리콘 기판의 표면이 구리로 무전해 도금되었다. 그리고 나서 이 기판은 1% 소듐 3-머캅토-1-프로판설포네이트(도금 촉진제)의 수용액에 15분 동안 흔들어 담가, 무전해 도금된 구리의 막 상에 도금 촉진제를 퇴적시켰다.
물 세척 후에, 기판은 시아나이드 전해조(20 g/L NaCN 및 140 g/L NaOH)에 놓였고, 기판이 캐소드로 사용되면서 정상 온도에서 30초 동안 1.4볼트의 인가 전압으로 전해 처리되어, 절연층 상에 위치한 무전해 도금된 구리의 막 상의 도금 촉진제를 제거하고 비어 홀 내에 도금 촉진제를 남겼다.
물 세척 후에, 기판은 100분 동안 정상 온도와 1 A/dm2의 전류 밀도로 다음의 성분을 함유한 도금조(plating bath)를 사용하여 구리로 전기 도금되었다.
황산구리 120 g/L
황산 190 g/L
염소 이온 50 ppm
PEG4000(180 g/L 용액) 40 mL/L
결과적으로, 비어 홀은 도 7 및 8에 도시된 바와 같이 도금된 구리로 완전히 충전되었는데, 본 도면들은 46 마이크로미터의 개구 직경, 53 마이크로미터의 깊이, 및 1.15의 종횡비를 갖는 비어 홀(14a)과, 28 마이크로미터의 개구 직경, 53 마이크로미터의 깊이, 및 1.89의 종횡비를 갖는 비어 홀(14b)을 각각 나타낸다.
소듐 2-머캅토에탄설포네이트 또는 디소듐 비스-(3-설포프로필) 디설파이드가 소듐 3-머캅토-1-프로판설포네이트 대신에 도금 촉진제로서 사용된 경우 동일한 결과가 얻어졌다. 또한, 이 도금 촉진제의 혼합물이 사용된 경우 동일한 결과가 얻어졌다.
실시예 2
하부 도체층의 부분을 저면에서 노출시키도록 형성된 비어 홀을 갖는 절연층이 형성된 실리콘 기판의 표면이 구리로 무전해 도금되었다. 그리고 나서 이 기판은 1.5 g/L 소듐 3-머캅토-1-프로판설포네이트(도금 촉진제)의 수용액에 3분 동안 담가, 무전해 도금된 구리의 막 상에 도금 촉진제를 퇴적시켰다.
물 세척 후에, 기판은 100분 동안 정상 온도와 1 A/dm2의 전류 밀도로 실시예 1에서 사용된 도금조를 사용하여 구리로 전기 도금되었다. 전기 도금하는 동안, 전극(애노드 및 캐소드)의 극성은 도금이 개시된지 2 내지 9분 사이에 30초 간격으로 역전되었다.
결과적으로, 비어 홀은 도 9 및 10에 도시된 바와 같이 도금된 구리로 완전히 충전되었는데, 본 도면들은 40 마이크로미터의 개구 직경 및 약 0.5의 종횡비를 갖는 비어 홀(14c)과, 60 마이크로미터의 개구 직경 및 약 0.5의 종횡비를 갖는 비어 비어 홀(14d)을 각각 나타낸다.
소듐 2-머캅토에탄설포네이트 또는 디소듐 비스-(3-설포프로필) 디설파이드가 소듐 3-머캅토-1-프로판설포네이트 대신에 도금 촉진제로서 사용된 경우 동일한 결과가 얻어졌다. 또한, 이 도금 촉진제의 혼합물이 사용된 경우 동일한 결과가 얻어졌다.
실시예 3
하부 도체층의 부분을 저면에서 노출시키도록 형성된 비어 홀을 갖는 절연층이 형성된 실리콘 기판의 표면이 구리로 무전해 도금되었다. 그리고 나서 이 기판은 1% 소듐 3-머캅토-1-프로판설포네이트(도금 촉진제)의 수용액에 10분 동안 흔들어 담가, 무전해 도금된 구리의 막 상에 도금 촉진제를 퇴적시켰다.
물 세척 후에, 기판은 다음의 조건에서 실시예 1에서 사용된 도금조를 사용하여 구리로 PPR-무전해 도금되었다.
수직 방향으로 인가된 전류 시간 10 ms
역 방향으로 인가된 전류 시간 0.5 ms
수직 방향으로의 전류 밀도 1 A/dm2
역 방향으로의 전류 밀도 3 A/dm2
도금 시간 100분
결과적으로, 100 마이크로미터의 개구 직경 및 30 마이크로미터의 깊이를 갖는 비어 홀(14e)이 도 11에 도시된 바와 같이 도금된 구리로 완전히 충전될 수 있었다.
소듐 2-머캅토에탄설포네이트 또는 디소듐 비스-(3-설포프로필) 디설파이드가 소듐 3-머캅토-1-프로판설포네이트 대신에 도금 촉진제로서 사용된 경우 동일한 결과가 얻어졌다. 또한, 이 도금 촉진제의 혼합물이 사용된 경우 동일한 결과가 얻어졌다.
설명된 바와 같이, 본 발명에서는, 0.5 내지 2 사이의 큰 종횡비를 갖는 비어 홀도 만족할 정도로 도금된 구리로 충전될 수 있다.

Claims (11)

  1. 비어 홀(via hole)을 충전하는 도금 방법으로서, 기판을 덮는 절연층에 형성되어 기판 상에 위치한 도체층의 부분을 하부에서 노출시키는 각각의 비어 홀이 구리로 도금되어 도금된 금속으로 충전되는 비어 홀 충전 도금 방법에 있어서,
    상기 기판을 덮는 절연층의 상면, 및 각 비어 홀의 측벽과 하부 상에 구리막을 형성하는 과정과,
    상기 형성된 구리막을 갖는 기판을 도금 촉진제 함유 수용액에 담가 구리막의 표면상에 도금 촉진제를 퇴적시키는 과정과,
    각 비어 홀의 측벽과 하부 상에 도금 촉진제를 남기고 상기 절연층 상에 위치한 구리막의 표면으로부터 도금 촉진제를 제거하는 과정과,
    구리로 형성된 구리막을 갖는 기판을 전기 도금하여 도금된 구리로 비어 홀을 충전하고 동시에 앞서 절연층 상에 형성된 구리막뿐만 아니라 도금된 구리로 충전된 비어 홀을 최종적으로 덮는 연속적인 구리막을 형성하는 과정
    을 포함하는 것을 특징으로 하는 비어 홀 충전 도금 방법.
  2. 제 1항에 있어서,
    도금 촉진제로서, 황 화합물 또는 황 화합물의 혼합물이 사용되고, 이 황 화합물은 다음의 일반식
    및
    (식 중, X는 나트륨, 칼륨, 또는 수소를 나타내고, R은 수소 또는 알킬기를 나타내며, n은 1이상의 정수이고, m은 1이상의 정수임)
    으로 표시되는 화합물로 이루어진 군에서 선택되는 것을 특징으로 하는 비어 홀 충전 도금 방법.
  3. 제 2항에 있어서,
    상기 황 화합물은 소듐 3-머캅토-1-프로판설포네이트, 소듐 2-머캅토에탄설포네이트, 및 디소듐 비스-(3-설포프로필)-디설파이드로 이루어진 군에서 선택되는 것을 특징으로 하는 비어 홀 충전 도금 방법.
  4. 제 1항에 있어서,
    상기 도금 촉진제를 함유하는 수용액은 비이온 계면 활성제를 더 포함하는 것을 특징으로 하는 비어 홀 충전 도금 방법.
  5. 제 4항에 있어서,
    상기 비이온 계면 활성제는 폴리에틸렌 글리콜 또는 폴리프로필렌 글리콜인 것을 특징으로 하는 비어 홀 충전 도금 방법.
  6. 제 1항에 있어서,
    상기 도금 촉진제는, (1) 구리용 에칭 용액을 사용하는 에칭 공정, (2) 시아나이드 전해조(electrolytic bath)를 사용하는 시아나이드 전해 처리, (3) 절연층 상의 구리막의 표면을 자외 방사로 비스듬히 조사하는 자외 방사 처리, 및 (4) 절연층 상부의 구리막의 표면을 연마하는 처리에 의해 제거되는 것을 특징으로 하는 비어 홀 충전 도금 방법.
  7. 제 1항에 있어서,
    상기 도금 촉진제의 제거 과정은 생략되고, 상기 기판을 상기 도금 촉진제 함유 용액에 담그는 과정 이후, 구리로 전기 도금하는 과정의 초기 단계에서 역 전해 처리가 행해지는 것을 특징으로 하는 비어 홀 충전 도금 방법.
  8. 제 1항에 있어서,
    상기 도금 촉진제의 제거 과정은 생략되고, 상기 기판을 상기 도금 촉진제 함유 용액에 담그는 과정 이후, 인가된 전류의 방향이 주기적으로 반전되는 펄스 도금이 구리로 전기 도금하는 과정에서 사용되는 것을 특징으로 하는 비어 홀 충전 도금 방법.
  9. 제 1항에 있어서,
    상기 구리로 전기 도금하는 과정은 도금 촉진제가 없는 전기 도금 용액을 사용하여 이행되는 것을 특징으로 하는 비어 홀 충전 도금 방법.
  10. 제 1항에 있어서,
    상기 기판을 상기 도금 촉진제 함유 용액에 담그는 과정은 도금 촉진제로서 소듐 3-머캅토-1-프로판설포네이트 또는 소듐 2-머캅토에탄설포네이트를 사용하여 이행되고, 상기 도금 촉진제를 제거하는 과정은 생략되고, 상기 구리로 전기 도금하는 과정은 도금 촉진제가 없는 전기 도금 용액을 사용하여 이행되는 것을 특징으로 하는 비어 홀 충전 도금 방법.
  11. 제 1항에 있어서, 상기 기판을 상기 도금 촉진제 함유 용액에 담그는 과정에 앞서, 구리의 스트라이크 도금(strike plating)이 구리막의 표면상에 제공되는 것을 특징으로 하는 비어 홀 충전 도금 방법.
KR20010004601A 2000-02-01 2001-01-31 비어 홀을 충전하는 도금 방법 KR100730326B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2000-23794 2000-02-01
JP2000023794 2000-02-01
JP2000334044A JP3594894B2 (ja) 2000-02-01 2000-11-01 ビアフィリングめっき方法
JP2000-334044 2000-11-01

Publications (2)

Publication Number Publication Date
KR20010078217A true KR20010078217A (ko) 2001-08-20
KR100730326B1 KR100730326B1 (ko) 2007-06-19

Family

ID=26584623

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20010004601A KR100730326B1 (ko) 2000-02-01 2001-01-31 비어 홀을 충전하는 도금 방법

Country Status (6)

Country Link
US (1) US6755957B2 (ko)
EP (1) EP1122989B1 (ko)
JP (1) JP3594894B2 (ko)
KR (1) KR100730326B1 (ko)
DE (1) DE60126853T2 (ko)
TW (1) TW574438B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100832705B1 (ko) * 2006-12-23 2008-05-28 동부일렉트로닉스 주식회사 시스템 인 패키지의 비아 도금방법 및 그 시스템
KR200454218Y1 (ko) * 2008-10-08 2011-06-23 주식회사강산 핸드레일
US8795505B2 (en) 2011-02-18 2014-08-05 Samsung Electronics Co., Ltd. Copper electroplating method
CN113795086A (zh) * 2021-10-19 2021-12-14 重庆新固兴科技有限公司 双面假贴机

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7531079B1 (en) 1998-10-26 2009-05-12 Novellus Systems, Inc. Method and apparatus for uniform electropolishing of damascene IC structures by selective agitation
US7449098B1 (en) 1999-10-05 2008-11-11 Novellus Systems, Inc. Method for planar electroplating
US6534116B2 (en) 2000-08-10 2003-03-18 Nutool, Inc. Plating method and apparatus that creates a differential between additive disposed on a top surface and a cavity surface of a workpiece using an external influence
US6491806B1 (en) * 2000-04-27 2002-12-10 Intel Corporation Electroplating bath composition
US6921551B2 (en) * 2000-08-10 2005-07-26 Asm Nutool, Inc. Plating method and apparatus for controlling deposition on predetermined portions of a workpiece
US6858121B2 (en) * 2000-08-10 2005-02-22 Nutool, Inc. Method and apparatus for filling low aspect ratio cavities with conductive material at high rate
CN1310289C (zh) * 2000-08-10 2007-04-11 Asm纳托尔公司 利用外部影响在工件的上表面和空腔表面放置的添加剂之间产生差别的电镀方法和设备
US6863795B2 (en) * 2001-03-23 2005-03-08 Interuniversitair Microelektronica Centrum (Imec) Multi-step method for metal deposition
JP4000796B2 (ja) * 2001-08-08 2007-10-31 株式会社豊田自動織機 ビアホールの銅メッキ方法
CN1283848C (zh) * 2001-10-16 2006-11-08 新光电气工业株式会社 小直径孔镀铜的方法
JP2003168860A (ja) * 2001-11-30 2003-06-13 Cmk Corp プリント配線板及びその製造方法
JP3976564B2 (ja) * 2001-12-20 2007-09-19 日本リーロナール有限会社 ビアフィリング方法
JP3964263B2 (ja) * 2002-05-17 2007-08-22 株式会社デンソー ブラインドビアホール充填方法及び貫通電極形成方法
US7449099B1 (en) * 2004-04-13 2008-11-11 Novellus Systems, Inc. Selectively accelerated plating of metal features
US7405163B1 (en) * 2003-12-17 2008-07-29 Novellus Systems, Inc. Selectively accelerated plating of metal features
US7799200B1 (en) 2002-07-29 2010-09-21 Novellus Systems, Inc. Selective electrochemical accelerator removal
JP2004342750A (ja) * 2003-05-14 2004-12-02 Toshiba Corp 電子デバイスの製造方法
US8158532B2 (en) * 2003-10-20 2012-04-17 Novellus Systems, Inc. Topography reduction and control by selective accelerator removal
US8530359B2 (en) 2003-10-20 2013-09-10 Novellus Systems, Inc. Modulated metal removal using localized wet etching
DE102004005300A1 (de) * 2004-01-29 2005-09-08 Atotech Deutschland Gmbh Verfahren zum Behandeln von Trägermaterial zur Herstellung von Schltungsträgern und Anwendung des Verfahrens
US20050224358A1 (en) * 2004-03-30 2005-10-13 Lsi Logic Corporation Method for improved local planarity control during electropolishing
JP4150930B2 (ja) * 2004-10-21 2008-09-17 日立電線株式会社 半導体装置用両面配線テープキャリアの製造方法
CN101189921A (zh) * 2005-06-01 2008-05-28 松下电器产业株式会社 电路基板和其制造方法以及使用该电路基板的电子部件
US7550070B2 (en) 2006-02-03 2009-06-23 Novellus Systems, Inc. Electrode and pad assembly for processing conductive layers
JP4759416B2 (ja) * 2006-03-20 2011-08-31 新光電気工業株式会社 非シアン無電解金めっき液及び無電解金めっき方法
US7405154B2 (en) * 2006-03-24 2008-07-29 International Business Machines Corporation Structure and method of forming electrodeposited contacts
US7575666B2 (en) * 2006-04-05 2009-08-18 James Watkowski Process for electrolytically plating copper
JP4862508B2 (ja) * 2006-06-12 2012-01-25 日立電線株式会社 導体パターン形成方法
US8500985B2 (en) 2006-07-21 2013-08-06 Novellus Systems, Inc. Photoresist-free metal deposition
US7732329B2 (en) 2006-08-30 2010-06-08 Ipgrip, Llc Method and apparatus for workpiece surface modification for selective material deposition
US20080148561A1 (en) * 2006-12-22 2008-06-26 Motorola, Inc. Methods for making printed wiring boards
AT506583B9 (de) 2008-10-23 2009-12-15 Happy Plating Gmbh Elektrochemisches beschichtungsverfahren
US8168540B1 (en) 2009-12-29 2012-05-01 Novellus Systems, Inc. Methods and apparatus for depositing copper on tungsten
EP2551375A1 (en) * 2011-07-26 2013-01-30 Atotech Deutschland GmbH Electroless nickel plating bath composition
US20140262801A1 (en) * 2013-03-14 2014-09-18 Rohm And Haas Electronic Materials Llc Method of filling through-holes
US9598787B2 (en) * 2013-03-14 2017-03-21 Rohm And Haas Electronic Materials Llc Method of filling through-holes
JP6350063B2 (ja) * 2013-10-09 2018-07-04 日立化成株式会社 多層配線基板
JP6327463B2 (ja) * 2013-10-09 2018-05-23 日立化成株式会社 多層配線基板の製造方法
JP6350064B2 (ja) * 2013-10-09 2018-07-04 日立化成株式会社 多層配線基板の製造方法
US10154598B2 (en) * 2014-10-13 2018-12-11 Rohm And Haas Electronic Materials Llc Filling through-holes
JP6625872B2 (ja) 2015-11-25 2019-12-25 新光電気工業株式会社 配線基板及び配線基板の製造方法
US10512174B2 (en) * 2016-02-15 2019-12-17 Rohm And Haas Electronic Materials Llc Method of filling through-holes to reduce voids and other defects
US10508357B2 (en) 2016-02-15 2019-12-17 Rohm And Haas Electronic Materials Llc Method of filling through-holes to reduce voids and other defects
JP2017162895A (ja) * 2016-03-08 2017-09-14 株式会社ジェイデバイス 配線構造、プリント基板、半導体装置及び配線構造の製造方法
EP3826439A1 (en) * 2019-11-19 2021-05-26 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Laminated component carrier with blind hole having wedges filled with filling medium by sputtering and back-sputtering
KR102254649B1 (ko) 2020-04-14 2021-05-24 주식회사 디에이피 인쇄회로기판의 전기 동도금 방법
CN113747664B (zh) * 2020-05-29 2024-01-05 深南电路股份有限公司 一种印制线路板及其制作方法
CN115003032B (zh) * 2022-06-21 2023-03-07 东莞市国盈电子有限公司 一种马达驱动控制线路板及其制造工艺

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1075398B (de) * 1954-03-22 1960-02-11 DEHYDAG Deutsche Hydrierwerke G.m.b.H., Düsseldorf Bad zur galvanischen Herstellung von Metallüberzügen
JPH01143797A (ja) * 1987-11-30 1989-06-06 Mitsumi Electric Co Ltd プレス装置
US5174886A (en) 1991-02-22 1992-12-29 Mcgean-Rohco, Inc. High-throw acid copper plating using inert electrolyte
US5252196A (en) 1991-12-05 1993-10-12 Shipley Company Inc. Copper electroplating solutions and processes
JPH1143797A (ja) * 1997-07-25 1999-02-16 Hideo Honma ビアフィリング方法
JPH11298141A (ja) * 1998-04-08 1999-10-29 Hitachi Ltd 電子装置の製造方法
KR100336829B1 (ko) 1998-04-10 2002-05-16 모기 쥰이찌 다층 배선 기판의 제조 방법
KR100654413B1 (ko) 1998-04-30 2006-12-05 가부시키가이샤 에바라 세이사꾸쇼 기판의 도금방법
US6534116B2 (en) * 2000-08-10 2003-03-18 Nutool, Inc. Plating method and apparatus that creates a differential between additive disposed on a top surface and a cavity surface of a workpiece using an external influence
JP3124523B2 (ja) 1999-01-28 2001-01-15 日本エレクトロプレイテイング・エンジニヤース株式会社 銅メッキ方法
US6224737B1 (en) * 1999-08-19 2001-05-01 Taiwan Semiconductor Manufacturing Company Method for improvement of gap filling capability of electrochemical deposition of copper

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100832705B1 (ko) * 2006-12-23 2008-05-28 동부일렉트로닉스 주식회사 시스템 인 패키지의 비아 도금방법 및 그 시스템
KR200454218Y1 (ko) * 2008-10-08 2011-06-23 주식회사강산 핸드레일
US8795505B2 (en) 2011-02-18 2014-08-05 Samsung Electronics Co., Ltd. Copper electroplating method
CN113795086A (zh) * 2021-10-19 2021-12-14 重庆新固兴科技有限公司 双面假贴机
CN113795086B (zh) * 2021-10-19 2023-04-14 重庆新固兴科技有限公司 双面假贴机

Also Published As

Publication number Publication date
US20010013472A1 (en) 2001-08-16
EP1122989A2 (en) 2001-08-08
DE60126853D1 (de) 2007-04-12
KR100730326B1 (ko) 2007-06-19
US6755957B2 (en) 2004-06-29
TW574438B (en) 2004-02-01
EP1122989B1 (en) 2007-02-28
DE60126853T2 (de) 2007-08-30
EP1122989A3 (en) 2002-07-03
JP3594894B2 (ja) 2004-12-02
JP2001291954A (ja) 2001-10-19

Similar Documents

Publication Publication Date Title
KR100730326B1 (ko) 비어 홀을 충전하는 도금 방법
US6303014B1 (en) Electrodeposition of metals in small recesses using modulated electric fields
US6309528B1 (en) Sequential electrodeposition of metals using modulated electric fields for manufacture of circuit boards having features of different sizes
US7135404B2 (en) Method for applying metal features onto barrier layers using electrochemical deposition
KR101222627B1 (ko) 금속으로 관통홀, 특히 구리로 인쇄회로기판의 관통홀을충진하기 위한 갈바닉 공정
US6652727B2 (en) Sequential electrodeposition of metals using modulated electric fields for manufacture of circuit boards having features of different sizes
US20020056645A1 (en) Electrodeposition of metals in small recesses using modulated electric fields
US20010047943A1 (en) Electrolytic copper plating solutions
KR20020093584A (ko) 전해 구리 도금법
JP2009532586A (ja) 電解銅めっき方法
EP0520195B1 (en) Electroplating process and composition
KR20040057979A (ko) 무연 주석합금을 피복하는 방법
KR20030061692A (ko) 비어 충전법
CN110642731A (zh) 盲孔全铜电镀用整平剂及其制备方法、以及电镀液
EP1324384A2 (en) Via filling method
Yin et al. Effect of PEG molecular weight on bottom-up filling of copper electrodeposition for PCB interconnects
CN107587174A (zh) 高厚径比线路板深孔电镀方法
JPS6257120B2 (ko)
US7063800B2 (en) Methods of cleaning copper surfaces in the manufacture of printed circuit boards
US20240271307A1 (en) Complex waveform for electrolytic plating
US20050092616A1 (en) Baths, methods, and tools for superconformal deposition of conductive materials other than copper
KR20230131124A (ko) 공극을 줄이기 위해 관통 구멍을 충전하는 방법
CN116770377A (zh) 一种酸性电镀铜添加剂及其应用
JP2000234198A (ja) アパーチャ内の電着方法
Brown Electroplating

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20130524

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150515

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160517

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170522

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180516

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190515

Year of fee payment: 13