KR20010077979A - 적층 세라믹 전자 부품의 제조 방법 및 적층 세라믹 전자부품 - Google Patents

적층 세라믹 전자 부품의 제조 방법 및 적층 세라믹 전자부품 Download PDF

Info

Publication number
KR20010077979A
KR20010077979A KR1020010001859A KR20010001859A KR20010077979A KR 20010077979 A KR20010077979 A KR 20010077979A KR 1020010001859 A KR1020010001859 A KR 1020010001859A KR 20010001859 A KR20010001859 A KR 20010001859A KR 20010077979 A KR20010077979 A KR 20010077979A
Authority
KR
South Korea
Prior art keywords
ceramic
green sheet
layer
internal electrode
electrode
Prior art date
Application number
KR1020010001859A
Other languages
English (en)
Other versions
KR100385124B1 (ko
Inventor
도쿠다히로미치
다츠카와츠요시
Original Assignee
무라타 야스타카
가부시키가이샤 무라타 세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 무라타 야스타카, 가부시키가이샤 무라타 세이사쿠쇼 filed Critical 무라타 야스타카
Publication of KR20010077979A publication Critical patent/KR20010077979A/ko
Application granted granted Critical
Publication of KR100385124B1 publication Critical patent/KR100385124B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/0115—Frequency selective two-port networks comprising only inductors and capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/02—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
    • H01F41/04—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets for manufacturing coils
    • H01F41/041—Printed circuit coils
    • H01F41/043—Printed circuit coils by thick film techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H1/00—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network
    • H03H2001/0021—Constructional details
    • H03H2001/0085—Multilayer, e.g. LTCC, HTCC, green sheets
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24926—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including ceramic, glass, porcelain or quartz layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Manufacturing Cores, Coils, And Magnets (AREA)

Abstract

본 발명은 내부 전극의 두께를 두껍게 할 수 있으며, 또한 디라미네이션이 생기기 어려우며, 신뢰성이 우수한 적층 세라믹 전자 부품의 제조 방법을 제공한다.
본 발명의 적층 세라믹 전자 부품의 제조 방법에 따르면, 캐리어 필름상에 지지되며, 또한 그린 시트의 상면에서 하면까지 관통하도록 형성된 내부 전극 페이스트층과, 내부 전극 페이스트층과의 사이에 간극을 두어 형성된 세라믹 페이스트층을 갖는 그린 시트를 형성하는 단계; 및 그린 시트와 캐리어 필름의 적층체를 압착하고, 캐리어 필름을 분리하는 단계를 반복함으로써 세라믹 적층체를 얻고, 상기 세라믹 적층체를 두께 방향으로 가압한 후, 소성하여, 세라믹 소결체를 얻는 단계;를 포함한다.

Description

적층 세라믹 전자 부품의 제조 방법 및 적층 세라믹 전자 부품{Method of producing laminated ceramic electronic component and laminated ceramic electronic component}
본 발명은 예를 들면 인덕터, LC 부품 또는 관통 커패시터 등에 사용되는 적층 세라믹 전자 부품의 제조 방법 및 적층 세라믹 전자 부품에 관한 것이다. 더욱 상세하게는, 본 발명은 내부 전극을 형성하는 단계가 개선되어 있으며, 두꺼운 내부 전극을 형성할 수 있는 적층 세라믹 전자 부품의 제조 방법 및 적층 세라믹 전자 부품에 관한 것이다.
종래에는 금속과 세라믹을 일체적으로 소성함으로써 얻어진 소결체를 사용한적층 인덕터가 알려져 있다. 이러한 적층 인덕터의 제조시에는, 먼저 세라믹 그린 시트상에, 코일 도체를 형성하기 위한 내부 전극 페이스트를 인쇄한다. 또한, 상하의 내부 전극을 전기적으로 접속하기 위한 관통구멍을, 세라믹 그린 시트에 형성한다. 이와 같은 그린 시트를 복수개 적층하여, 적층체를 얻고, 이렇게 얻어진 적층체를 두께 방향으로 가압한다. 그 후, 이 적층구조물을 소성함으로써, 세라믹 소결체를 얻고, 상기 세라믹 소결체의 외면에 코일 도체와 전기적으로 접속되도록 한쌍의 외부 전극을 형성한다.
상기 적층 인덕터에서는, 세라믹 그린 시트의 적층수를 증가시킴으로써, 턴(turns) 수를 증가시킬 수 있으며, 이에 따라서 큰 인덕턴스를 얻을 수 있다.
그러나, 세라믹 그린 시트상에 코일 도체를 형성하기 위한 내부 전극 페이스트를 인쇄하는 방법에서는, 세라믹 그린 시트의 적층수가 많아지면, 얻어진 적층체내에서, 내부 전극 페이스트를 갖는 부분과 갖지 않는 부분 사이의 단차가 커진다. 따라서, 소성전에 적층체를 두께 방향으로 가압할 때, 압착 변형이 생기기 쉽다. 또한, 소성후에 상기 압착 변형에 기인하여 "디라미네이션"(delamination)이라 불리우는 층간 분리가 생기기 쉽다는 문제가 있다.
다른 한편, 상기 적층 인덕터에서는, DC 저항을 낮추기 위하여, 코일 도체의 두께 또는 폭을 늘려야만 한다. 그러나, 세라믹 그린 시트상에 내부 전극 페이스트를 인쇄함으로써 코일 도체를 포함하는 내부 전극을 형성하는 방법에서는, 두꺼운 내부 전극을 형성하는 것이 어렵다.
또한, 내부 전극 페이스트를 수회 반복하여 인쇄함으로써, 두꺼운 내부 전극을 형성할 수 있다면, 적층체를 두께 방향으로 가압할 때, 상기 압착 변형이 현저해진다. 따라서, 얻어진 세라믹 소결체에 있어서 층간 분리가 더 쉽게 생긴다는 문제가 있다.
게다가, 코일 도체의 폭을 넓혀서 DC 저항을 저하시킨 경우에는, 인덕턴스값이 저하한다.
상기와 같은 문제는 적층 인덕터뿐만 아니라, 다른 적층 세라믹 전자 부품에도 적용된다. 즉, 내부 전극 적층수를 증가시키면, 두께 방향으로의 가압시에 압착 변형이 커지며, 디라미네이션이 생기기 쉽다. 또한, DC 저항을 낮추기 위하여 내부 전극 두께를 늘리면, 상기 디라미네이션이 더욱 생기기 쉽다.
따라서, 본 발명의 목적은 내부 전극의 두께를 용이하게 두껍게 할 수 있으며, DC 저항을 낮게 할 수 있으며, 또한 내부 전극의 적층수를 증가시킨 경우에도, 디라미네이션이 생기기 어려운, 적층 세라믹 전자 부품의 제조 방법 및 적층 세라믹 전자 부품을 제공하는데 있다.
본 발명의 다른 목적은 내부 전극으로서의 코일 도체의 두께를 용이하게 증대시킬 수 있으며, 내부 전극의 적층수를 증대한 경우에도 디라미네이션이 발생하기 어려우며, 게다가 DC 저항을 낮게 한 경우에도 큰 인덕턴스를 용이하게 얻을 수 있는 적층 인덕터의 제조 방법을 제공하는데 있다.
도 1a는 본 발명의 한 실시형태에 따른 적층 인덕터를 얻기 위한 그린 시트, 내부 전극층 및 세라믹 페이스트층을 설명하기 위한 분해 사시도이다.
도 1b는 도 1a에 도시된 그린 시트, 내부 전극층 및 세라믹 페이스트층을 나타내는 평면도이다.
도 1c는 도 1b의 B-B선을 따른 단면도이다.
도 2a 및 도 2b는 본 발명의 한 실시형태에 따른 적층 인덕터를 설명하기 위한 도이며, 도 2a는 내부 코일 도체를 도시하는 개략 사시도이이고, 도 2b는 그 외관 사시도이다.
도 3a는 본 발명의 제 1 실시형태에서 사용되는 캐리어 필름을 도시하는 평면도이다.
도 3b는 도 3a에 도시된 캐리어 필름상에 내부 전극층 및 세라믹 페이스트층이 형성되어 있는 상태를 설명하기 위한 평면도이다.
도 4a∼도 4c는 각각 본 발명의 한 실시형태에 있어서 캐리어 필름에 의해 지지된 그린 시트를 적층하는 단계를 설명하기 위한 단면도이다.
도 5a 및 도 5b는 각각 본 발명의 한 실시형태에 있어서 캐리어 필름에 의해 지지된 그린 시트를 적층하는 단계를 설명하기 위한 단면도이다.
도 6a∼도 6c는 본 발명의 제 2 실시형태에 따른 제조 방법에 있어서 준비되는 복합 그린 시트 및 접속 전극 그린 시트를 나타내는 단면도이다.
도 7은 본 발명의 제 2 실시형태에 따른 제조 방법에 있어서 복합 그린 시트 및 접속 전극 그린 시트가 적층되어 있는 부분을 나타내는 단면도이다.
도 8은 본 발명의 변형예에 따른 적층 인덕터의 제조 방법을 설명하기 위한 분해 사시도이다.
도 9는 도 6에 도시된 복수의 그린 시트를 적층한 후, 이 적층체를 소성하여 얻어진 세라믹 소결체의 내부 코일 도체를 설명하기 위한 개략 사시도이다.
도 10은 본 발명의 변형예에 따른 적층 인덕터를 설명하기 위한 개략 사시도이다.
(도면의 주요 부분에 있어서의 부호의 설명)
1: 적층 인덕터
2: 세라믹 소결체
3, 4: 외부 전극
5: 코일 도체
12∼14: 그린 시트
16, 18, 20: 내부 전극 페이스트층
17, 19, 21: 세라믹 페이스트층
21: 캐리어 필름
24: 내부 전극 페이스트층
25: 세라믹 페이스트층
26: 그린 시트
52∼55: 그린 시트
52a∼55a: 내부 전극 페이스트층
52b∼55b: 세라믹 페이스트층
61: 적층 인덕터
62: 세라믹 소결체
63, 64: 외부 전극
65: 코일 도체
본 발명의 제 1 양태에 따르면, 캐리어 필름상에, 내부 전극이 형성되는 부분 및 그 근방을 제외하고 세라믹 페이스트를 인쇄하는 단계; 상기 캐리어 필름상에, 내부 전극이 형성되는 부분에 내부 전극 페이스트를 인쇄하여, 세라믹 페이스트층 및 내부 전극 페이스트층을 포함하며 내부 전극 페이스트층과 세라믹 페이스트층 사이에 간극이 형성되는 그린 시트를 형성하는 단계; 상기 그린 시트와 상기 캐리어 필름을 포함하는 적층체를, 적층 스테이지상에서 다른 그린 시트에 압착하고, 상기 캐리어 필름을 분리하는 단계를 반복함으로써, 상기 그린 시트를 적층하여, 세라믹 적층체를 얻는 단계; 및 상기 세라믹 적층체를 소성하여, 세라믹 소결체를 얻는 단계;를 구비하는 적층 세라믹 전자 부품의 제조 방법이 제공된다. 이 단계에서, 다른 그린 시트는 상기 캐리어 필름에 의하여 지지되어도 되고, 지지되지 않아도 된다.
본 발명의 제 1 양태에 따른 적층 세라믹 전자 부품의 제조 방법에서는, 상기 세라믹 페이스트 인쇄 단계가 상기 내부 전극 페이스트 인쇄 단계 전후에 행해져도 된다,
본 발명의 제 1 양태에 따른 적층 세라믹 전자 부품의 제조 방법에서는, 상기 캐리어 필름에 의해 지지된 그린 시트를 압착한 후, 상기 캐리어 필름을 분리하는 단계는, 동일 형상을 갖는 내부 전극 페이스트층을 포함하는 복수의 상기 그린 시트에 대하여 반복함으로써, 복수의 내부 전극 페이스트층의 전체 두께에 상응하는 두께를 갖는 내부 전극을 형성한다.
본 발명의 제 2 양태에 따르면, 각각 캐리어 필름상에 지지되어 있으며, 또한 내부 전극 페이스트층이 세라믹 그린 시트의 양 주면중의 한 주면에서 다른 주면까지 관통하도록, 내부 전극 페이스트층 및 세라믹 그린 시트층이 형성되어 있으며, 또한 이들 사이에 간극이 형성되는 내부 전극 페이스트층과 세라믹 그린 시트층을 각각 포함하는 제 1 및 제 2 복합 시트를 준비하는 단계; 상기 제 1 복합 시트를 적층 스테이지상에서 다른 그린 시트에 압착한 후, 상기 캐리어 필름을 분리하는 단계; 상기 제 1 복합 시트상에 상기 제 2 복합 시트를 적층하고, 양 시트를 압착한 후, 상기 제 2 복합 시트의 캐리어 필름을 분리함으로써, 상기 제 1 및 제 2 복합 시트의 내부 전극 페이스트층의 적층체를 포함하는 내부 전극을 형성하는 단계; 및 상기 적층 단계에서 얻어진 적층체를 소결하여, 세라믹 소결체를 얻는 단계;를 구비하는 적층 세라믹 전자 부품의 제조 방법이 제공된다.
본 발명의 제 3 양태에 따르면, 캐리어 필름에 의해 지지되어 있으며, 또한 세라믹층을 그 상면에서 하면까지 관통하도록 형성되는 인덕턴스용 내부 전극, 및 내부 전극 주위에 내부 전극과 간극을 두어 형성되는 세라믹층을 포함하는 전극 그린 시트를 형성하는 단계; 캐리어 필름에 의해 지지되어 있으며, 또한 세라믹층의 상면에서 하면까지 노출되도록 형성되는 접속 전극, 및 접속 전극 주위에 접속 전극과 간극을 두어 형성되는 세라믹층을 포함하는 접속 전극 그린 시트를 형성하는 단계; 상기 인덕턴스용 내부 전극이 상기 접속 전극을 통하여 전기적으로 접속되어 코일을 형성하도록, 상기 캐리어 필름을 분리하면서, 복수의 상기 전극 그린 시트와 상기 접속 전극 그린 시트를 적층하여, 적층체를 얻는 단계; 및 상기 적층체를 소성하여, 세라믹 소결체를 얻는 단계;를 구비하는 적층 세라믹 전자 부품의 제조 방법이 제공된다.
본 발명의 제 3 양태에 따른 적층 세라믹 전자 부품의 제조 방법에서는, 동일한 형상을 갖는 인덕턴스용 내부 전극을 포함하는 상기 복수의 전극 그린 시트를 적층하여, 복수층을 포함하는 내부 전극을 형성한다.
본 발명의 제 3 양태에 따른 적층 세라믹 전자 부품의 제조 방법에서는, 상기 적층 단계에서, 상기 전극 그린 시트 및 상기 접속 전극 그린 시트를 압착한 후, 상기 캐리어 필름을 분리한다.
본 발명의 제 4 양태에 따르면, 캐리어 필름에 의해 지지되어 있으며, 또한 세라믹층의 상면에서 하면까지 노출되도록 형성되는 인덕턴스용 내부 전극, 및 상기 내부 전극 주위에 상기 내부 전극과 간극을 두어 형성되는 세라믹층을 포함하는 전극 그린 시트를 형성하는 단계; 상기 내부 전극이 서로 전기적으로 접속되어 코일 도체를 형성하도록, 상기 캐리어 필름을 분리하면서 복수의 상기 전극 그린 시트를 적층하여, 적층체를 얻는 단계; 및 상기 적층체를 소성하여, 세라믹 소결체를 얻는 단계;를 구비하는 적층 세라믹 전자 부품의 제조 방법이 제공된다.
본 발명의 제 4 양태에 따른 적층 세라믹 전자 부품의 제조 방법에서는, 상기 캐리어 필름은 상기 전극 그린 시트를 압착한 후에 분리된다.
본 발명의 제 4 양태에 따른 적층 세라믹 전자 부품의 제조 방법에서는, 동일한 형상을 갖는 인덕턴스용 내부 전극을 포함하는 복수의 상기 전극 그린 시트를 적층하여, 복수층을 포함하는 내부 전극을 형성한다.
본 발명의 제 1 내지 제 4 양태에 따른 적층 세라믹 전자 부품의 제조 방법에서는, 상기 간극에, 후속의 소성 단계에서 소실되는 보이드 형성 재료(voidforming material)가 충전된다. 상기 보이드 형성 재료로서 카본 페이스트 또는 합성 수지가 사용된다.
본 발명의 제 5 양태에 따르면, 캐리어 필름상에 지지되어 있으며, 또한 세라믹 그린 시트의 양 주면중의 한 면에서 다른 면까지 관통하도록 형성되는 내부 전극 페이스트층, 및 상기 내부 전극 페이스트층 주위에 상기 내부 전극 페이스트층과 간극을 두어 형성되는 상기 세라믹 그린 시트층을 포함하는 복합 그린 시트를 준비하는 단계; 캐리어 필름상에 지지되어 있으며, 또힌 세라믹 그린 시트층의 양 주면중의 한 면에서 다른 면까지 관통하도록, 그리고 적층될 때 상기 복합 시트의 내부 전극 페이스트층과 포개지도록 형성되며, 소성시에 소실되는 보이드 형성 재료층, 및 상기 보이드 형성 재료층 주위에 형성되는 세라믹 그린 시트층을 포함하는 보이드 형성용 그린 시트를 형성하는 단계; 상기 복합 그린 시트를 적층 스테이지상에서 다른 그린 시트에 압착한 후, 상기 캐리어 필름을 분리하는 단계; 상기 복합 그린 시트상에 보이드 형성용 그린 시트를 적층하고, 양 시트를 압착한 후, 상기 캐리어 필름을 분리함으로써, 상기 내부 전극 페이스트층상에 보이드 형성 재료층을 적층하는 단계; 및 상기 적층 단계를 반복하여, 얻어진 적층체의 상면 및 하면에 무늬가 없는(unpatterned) 세라믹 그린 시트를 적층하고, 그 후 이 적층체를 소결하여, 상기 보이드 형성 재료층을 소실시킴으로써, 내부 전극의 상면 및 하면의 적어도 한 면에 보이드가 형성되는 세라믹 소결체를 얻는 단계;를 구비하는 적층 세라믹 전자 부품의 제조 방법이 제공된다.
본 발명의 제 6 양태에 따르면, 캐리어 필름상에 지지되어 있으며, 또한 세라믹 그린 시트의 상면에서 하면까지 관통하도록 형성되는 인덕턴스용 내부 전극, 및 상기 인덕턴스용 내부 전극의 주위에 이것과 간극을 두어 형성되는 세라믹 그린 시트층을 포함하는 복합 그린 시트를 준비하는 단계; 캐리어 필름상에 지지되어 있으며, 또한 적층될 때에 상기 복합 시트의 인덕턴스용 내부 전극과 포개지도록, 그리고 접속 전극 그린 시트의 상면에서 하면까지 관통하도록 형성되며, 소성시에 소실되는 재료로 이루어지는 보이드 형성 재료층과, 상기 보이드 재료층의 한 단부에 상기 상면 및 하면에 노출되도록 형성되는 접속 전극, 및 상기 보이드 형성 재료층 및 상기 접속 전극 주위에 형성되는 세라믹 그린 시트층을 포함하는 접속 전극 그린 시트를 준비하는 단계; 상기 인덕턴스용 내부 전극이 상기 접속 전극을 통하여 전기적으로 접속되어 코일을 구성하도록, 또한 상기 보이드 형성 재료층이 상기 인덕턴스용 내부 전극의 상면 및 하면의 적어도 한 면에 포개지도록, 복수의 상기 복합 그린 시트 및 상기 접속 전극 그린 시트를 적층하고, 다시 상기 적층체의 상면 및 하면에 무늬가 없는 그린 시트를 적층하여, 적층체를 얻는 단계; 및 상기 적층체를 소성하여, 상기 인덕턴스용 내부 전극의 상면 및 하면의 적어도 한 면과 접촉하는 보이드가 형성되는 세라믹 소결체를 얻는 단계;를 구비하는 적층 세라믹 전자 부품의 제조 방법이 제공된다.
본 발명의 제 5 및 제 6 양태에서는, 상기 보이드 형성 재료로서 카본 페이스트 또는 합성 수지가 사용된다.
본 발명의 제 7 양태에 따르면, 복수의 세라믹층이 내부 전극과 함께 일체적으로 소성되어 얻어진 세라믹 소결체; 및 상기 세라믹 소결체내에 형성되는 내부전극을 포함하며, 상기 내부 전극의 상면, 하면 및 측면 중의 어느 한 면의 주위에 간극이 형성되는 것을 특징으로 하는 적층 세라믹 전자 부품이 제공된다.
본 발명의 제 7 양태에서는, 상기 내부 전극의 상면 및 하면의 적어도 한 면의 외측에 간극이 형성된다.
본 발명의 제 7 양태에 따른 적층 세라믹 전자 부품에서는, 상기 복수의 내부 전극이 상기 세라믹 소결체내에서 전기적으로 접속된다.
본 발명의 제 7 양태에 따른 적층 세라믹 전자 부품에서는, 상기 복수의 내부 전극이 접속용 내부 전극을 통하여 전기적으로 접속된다.
(바람직한 실시형태의 설명)
이하 도면을 참고로 하여, 본 발명에 따른 적층 세라믹 전자 부품의 제조 방법 및 적층 세라믹 전자 부품에 대하여 설명한다.
먼저, 도 1 내지 5를 참고로 하여, 본 발명의 제 1 실시형태에 따른 적층 인덕터의 제조 방법에 대하여 설명한다.
도 2a 및 2b는, 각각 본 발명의 제 1 실시형태에 따른 적층 인덕터의 내부 구조를 개략적으로 보여주는 사시도 및 외부 사시도이다.
적층 인덕터(1)는 직사각형의 세라믹 소결체(2)를 포함한다. 세라믹 소결체(2)는 페라이트와 같은 자성 세라믹 또는 절연 세라믹과 같은 유리 세라믹으로 만들어진다. 바람직하게는 상기 자성 세라믹이 주로 사용된다.
상기 세라믹 소결체(2)에서, 제 1 및 제 2 외부 전극(3 및 4)은 각각 제 1 및 제 2 단면(2a 및 2b)을 덮도록 형성된다. 또한, 코일 도체(5)가 상기 세라믹소결체(2)에 형성된다. 도 2a에서 보는 바와 같이, 코일 도체(5)의 일단은 단면(2a)에서 노출되고 외부 전극(3)과 전기적으로 접속된다. 코일 도체(5)의 타단은 타 단면(2b)으로 유도되고 외부 전극(4)과 전기적으로 접속된다.
이러한 실시예에서 적층 인덕터(1)는, 상기 코일 도체(5)가 DC 저항을 감소시키고 높은 인덕턴스 및 전류용량을 얻을 수 있을 만큼 충분한 두께를 가지고 가지고 있다는 데 특징이 있다. 또한, 코일 도체의 어느 한 쪽에 1㎛ 이하의 폭을 갖는 간극을 가짐으로써, 인덕턴스를 더욱 증가시킨다. 이는 적층 인덕터(1)를 제조하는 방법을 참고로 하여 보다 상세하게 설명한다.
적층 인덕터(1)를 생산하는데 있어서, 도 1a에서 보는 바와 같이, 그린 시트(11 내지 15)를 적층한다. 이 단계에서, 상기 그린 시트(11) 및 (15)는 세라믹 소결체(2)의 가장 위층 및 가장 아래층을 형성하기 때문에, 패턴이 없는 그린 시트이며, 그린 시트(12) 내지 (14)는 코일 도체(5)가 형성되어 있는 세라믹 층을 형성하여 코일 도체(5)를 형성하는 그린 시트들이다.
도 1b 및 1c에서 보는 바와 같이, 상기 그린 시트(12)는 코일 도체(5)를 형성하기 위한 U-형상의 내부 전극 페이스트층(16)과 상기 내부 전극 페이스트층(16) 주위에 형성된 세라믹 페이스트층(17)을 포함하는 복합 그린 시트이다. 인덕턴스 구성용 내부 전극 페이스트층(16)은 그린 시트(12)를 상면에서부터 하면까지 관통하도록 형성된다. 그린 시트(12)에서, 내부 전극 페이스트층(16)과 세라믹 페이스트층(17) 사이에 10㎛ 내지 25㎛ 정도의 폭을 갖는 간극(A)이 형성된다. 상기 간극(A)는 최종적으로 코일 도체(5)의 양쪽에서 1㎛ 이하의 폭을 갖는 간극을 형성하기 위하여 제공되는 것이다. 도 1b 및 1c에서 보는 바와 같이, 내부 전극 페이스트층(16)과 세라믹 페이스트층(17) 사이에 간극(A)이 존재하기 때문에, 상기 그린 시트(12)는 실제로 하기 설명할 캐리어 필름에서 지지된다. 적층 과정에서, 상기 그린 시트(12)는 캐리어 필름에서 분리되어 적층된다.
비록, 내부 전극 페이스트층(16)과 세라믹 페이스트층(17)이 그 사이에 형성된 간극(A)과 함께 배치되더라도, 두 층을 그 사이의 간극(A)에 의해 완전히 분리되도록 형성하는 것이 어렵기 때문에, 두 층은 부분적으로 접촉하게 될 것이다.
도 1a에서 보는 바와 같이, 복수의 그린 시트(12)가 같은 방향으로 적층된다. 그러므로, 복수개의 내부 전극 페이스트층(16)이 두께 방향으로 겹쳐져서 두꺼운 코일 도체 즉 내부 전극 형성하게 된다.
그린 시트(13)는 내부 전극 페이스트층(18) 및 세라믹 페이스트층(19)를 포함한다. 상기 내부 전극 페이스트층(18)은 길이가 짧은 직사각형 형상을 갖는다. 상기 내부 전극 페이스트층(18)도 역시 그린 시트(13)의 상면부터 하면까지 관통하여 형성된다.
그린 시트(13)에서, 내부 전극 페이스트층(18)과 세라믹 페이스트층(19) 사이에도 역시 간극(A)이 형성된다.
그린 시트(14)는 실질적으로 U-형상의 내부 전극 페이스트층(20)과 세라믹 페이스트층(21)을 포함한다. 내부 전극 페이스트층(20)은 그린 시트(14)를 상면부터 하면까지 관통하도록 형성된다. 즉, 상기 내부 전극 페이스트층(16)과 동일한 방법으로 형성된다. 이러한 실시형태에서, 복수의 그린 시트(14)는 동일한 방향으로 적층된다. 그러므로, 복수의 내부 전극 페이스트층(20)은 두꺼운 코일 도체 즉, 내부 전극을 형성하도록 적층된다.
그린 시트(14)에서 내부 전극 페이스트층(20)과 세라믹 페이스트층(21) 사이에 간극(A)이 형성된다.
상기 내부 도체 페이스트층(18)은, 윗 부분에 적층되어 있는 내부 전극 페이스트층(16)과 아래 부분에 적층되어 있는 내부 전극 페이스트층(20)을 전기적으로 접속시키기 위한 접속용 내부 전극을 형성하도록 배치된다. 그러므로, 그린 시트(13)는 접속 전극 그린 시트이다.
그린 시트(12 내지 14)에서 내부 전극 페이스트층(16, 18 및 20)은 각각 그린 시트(12, 13 및 14)를 상면부터 하면까지 관통하도록 형성된다. 그러므로, 이러한 내부 전극 페이스트 층은 그린 시트에 도전성 페이스트를 코팅하여서는 형성될 수 없다.
본 실시형태에서, 그린 시트(11 내지 15)를 적층하는데 있어서, 도 3a에 나타난 마더 캐리어 필름(mother carrier film)(21)을 준비한다. 상기 캐리어 필름(21)은 폴리에틸렌 테레프탈레이트와 같은 합성 수지로 만들어진다. 이러한 실시형태에서, 캐리어 필름(21)은 정사각형 형상을 하고 있으며, 각 면의 중앙에는 인쇄용 기준 구멍(printing reference hole)(22)이 형성되어 있다. 상기 캐리어 필름(21)은 또한, 상기 각각의 인쇄용 기준 구멍(22) 근처에는 적층용 기준 구멍(23)이 형성되어 있다.
내부 전극 페이스트층(24) 및 세라믹 페이스트층(25)는 상기 캐리어필름(21)에 형성된다. 이러한 경우, 세라믹 페이스트층(25)은, 그 사이에 간극을 두고서(도시하지 않음) 내부 전극 페이스트층(24)의 주위에 형성된다.
도 3b에서, 내부 전극 페이스트층(24)은 코일 도체를 구성하는 형태로서, 개략적으로 나타나 있다. 내부 전극 페이스트층(24)은 내부 전극 페이스트층(16, 18 및 20)과 대응되며, 목적하는 내부 전극 페이스트층의 평면 형상과 대응되는 형상을 갖고 있다. 내부 전극 페이스트층(24)이 형성된 후, 이어서, 내부 전극 페이스트층(24) 주위에 간극을 두고 세라믹 페이스트층(25)이 형성된다.
세라믹 페이스트층(25)이 형성된 후, 세라믹 페이스트층(25)로부터 간극을 갖는 내부 전극 페이스트층(24)이 형성될 것이다.
상기 설명한 바와 같이, 그린 시트(26)가 캐리어 필름(21)에 의하여 지지되는 구조가 얻어진다(도 4a).
도 4a에서 보는 바와 같이, 내부 전극 페이스트층이 형성되지 않은 그린 시트(11 및 13)를 얻기 위하여, 상기 설명한 것처럼 캐리어 필름(21)에 의하여 지지되는 마더 그린 시트(30)가 제조된다.
다음으로, 도 4b에서 보는 바와 같이, 적층 스테이지(29)가 준비된다. 이어, 캐이러 필름(21)에 의하여 지지되는 그린 시트(30)를, 그린 시트(30)가 아래로 향하게 하여 적층 스테이지(29)에 위치시킨다. 상기 그린 시트(30)는 세라믹 페이스트만 포함하고 내부 전극 페이스트층은 포함하지 않는다. 이 단계에서, 카메라로 적층용 기준 구멍(23)을 확인하면서 그린 시트(30)를 위치시킨다.
이어, 상기 그린 시트(30)를 캐리어 필름(21)의 바깥에서부터 압착(press-bond)시키고, 이어 캐리어 필름(21)은 그린 시트(30)에서 제거된다.
상기 설명한 바와 같이, 그린 시트(30)가 캐리어 필름(21)에 의하여 지지되는 복수의 구조가 반복적으로 적층되고, 이어 도 4c에서 보는 바와 같이, 압착시켜서 복수의 마더 그린 시트(30)가 적층된다.
또한, 도 5a 및 5b에서 보는 바와 같이, 각각 캐리어 필름(21)에 의하여 지지되며, 내부 전극 페이스트층(24) 및 그 사이에 간극을 두고 형성된 세라믹 페이스트층(25)을 갖는, 복수의 그린 시트(26)가 상기와 동일한 방법으로 적층된다.
이러한 방식으로, 복수의 그린 시트를 적층시키고, 그 결과물인 적층체를 두께 방향으로 압축하여 적층체를 얻는다. 이와 같이 얻어진 마더 적층체를 두께 방향으로 잘라서 각각의 적층된 인덕터 단위를 갖는 적층체를 얻는다. 각각의 적층체를 소성하여 세라믹 소결체(2)를 얻는다.
그러므로, 각각 그린 시트를 상면에서부터 하면까지 관통하도록 형성된 내부 전극 페이스트층(16, 18 및 20)을 갖는 그린 시트(11, 13 및 14)는 캐리어 필름(21)에 의해 지지된 채로 다루어지며, 도 2에 나타난 세라믹 소결체(2)을 얻기 위한 적층체를 얻기 위하여 상기 설명한 바와 같이 적층된다.
도 2로 돌아와서, 본 실시형태의 적층 인덕터(1)에서, 코일 도체(5)를 포함하는 세라믹 소결체(2)는, 상기 설명한 바와 같이, 적층 세라믹을 일체로 소성하는 방법을 사용하여 용이하게 얻을 수 있다. 코일 도체(5)는, 각각 그린 시트(12 및 24)를 상면에서부터 하면까지 관통하도록 형성된 내부 전극 페이스트층(16 및 20)을 포함한다. 또한, 복수의 내부 전극 페이스트층(16 및 20) 각각을 적층하여 두꺼운 코일 도체(5)를 용이하게 형성할 수 있다. 그러므로, 높은 인덕턴스 및 전류 용량을 용이하게 얻을 수 있다.
또한, 각각의 내부 전극 페이스트층(16, 18 및 20)의 양쪽에는 간극(A)이 형성되어, 그 결과 세라믹 소결체(2)에서 코일 도체(5)의 양쪽에 간극이 형성되고, 따라서, 인덕턴스가 더욱 증가한다. 그 결과, 내부 전극 및 세라믹을 일체로 소성하여 얻은 적층 인덕터에서, 내부 전극과 세라믹의 열팽창 계수의 차이에 기인하는 잔류 응력(residual stress)이 발생하고, 따라서, 세라믹으로서 자기 세라믹을 사용할 때, 초기 투자율(initial magnetic permeability) (μi)이 감소된다. 투자율 μi는 μi=AMs2/aK1+bλs·σ로 표현된다.
상기 식에서, A, a 및 b는 상수이고, Ms는 포화 자속밀도를 나타내고, K1은 결정성 자기 이방성 정수(crystal magnetic anisotropic constance)를 나타내고, λs는 자기 뒤틀림 상수(magnetostrictive constance)를 나타내고, σ는 응력을 나타낸다.
상기 식은, 높은 초기 투자율(μi)을 실현시키기 위하여는 자성체 재료에 인가되는 응력을 최소화시키는 것이 중요하다는 것을 보여준다. 본 실시형태에서, 간극(A)을 형성함으로써, 세라믹에 인가되는 응력을 감소시켜서, 상기 설명한 바와 같이 인덕턴스를 더욱 증가시킨다.
또한, 코일 도체(5)를 구성하는 내부 전극 페이스트층(16 및 20)이 각각 그린 시트(12 및 14)와 동일한 두께를 갖기 때문에, 마더 적층체를 두께 방향으로 압축시킬 때, 압착 변형(press-bonding distortion)을 상당히 감소시킬 수 있다. 그러므로, 세라믹 소결체(2)에 있어서의 다라미네이션을 확실하게 방지할 수 있다.
제 1 실시형태에서, 소성에서 분산되는 카본 페이스트 등과 같은 재료 최상부의 내부 전극 페이스트층(16)의 상면에 코팅될 수 있다. 이러한 경우, 최상부의 내부 전극 페이스트층(16)의 윗 표면에도 간극이 형성되어 인덕턴스를 증가시킨다. 비슷하게, 카본 페이스트 등은 최하부의 내부 전극 페이스트층(18)의 아래 표면에도 코팅될 수 있다.
도 6 및 도 7은 본 발명의 제 2 실시형태에 따른 적층 인덕터의 제조 방법을 설명하는 도면이다.
제 1 실시형태에서는 코일 도체의 측면에 즉, 양측에 간극(A)이 형성되어 있지만, 본 발명의 적층 세라믹 전자 부품에서는 내부 전극의 상하에 간극이 형성되어도 된다.
제 2 실시형태에서는 내부 전극의 상하에 간극을 형성하기 위해, 도 6a∼도 6c에 도시된 세라믹 그린 시트(31∼33)가 적층된다. 실제로, 다른 내부 전극 페이스트층을 갖는 그린 시트는 코일 도체를 형성하기 위해, 세라믹 그린 시트(31∼33)의 상하에 적층된다.
도 6a에 도시된 접속 전극 그린 시트(31)에서는, 실질적으로 L자 형상의 카본 페이스트층(34)이 형성되고, 상기 접속 전극으로써 내부 전극 페이스트층(35)은 카본 페이스트층(34)의 한 단면에 형성된다. 또한, 세라믹 그린 시트층(36)은 상기 카본 페이스트층(34) 및 내부 전극 페이스트층(35)의 주위에 형성된다.
도 6b에 도시된 복합 그린 시트(32)에서는, 세라믹 그린 시트(38)가 실질적으로 L자 형상의 내부 전극 페이스트층(37)의 주위에 형성된다. 인덕턴스 구성을 위한 내부 전극 페이스트층(37)은 카본 페이스트층(34)과 실질적으로 동일한 형상이고, 그린 시트(31,32)를 적층할 때, 카본 페이스트층(34)이 내부 전극 페이스트층(37)을 포개도록 배치된다. 접속 전극으로써 사용하는 내부 전극 페이스트층(35)은 내부 전극 페이스트층(37)을 포개도록 배치된다.
도 6c에 도시된 접속 전극 그린 시트(33)에서는, 세라믹 그린 시트층(41)이 실질적으로 L자 형상의 카본 페이스트층(39) 및 접속 전극으로써 사용하는 내부 전극 페이스트층(40)의 주위에 형성된다. 상기 카본 페이스트층(39) 및 내부 전극 페이스트층(40)은 세라믹 그린 시트(33)가 세라믹 그린 시트(32)의 하면에 적층될 때, 내부 전극 페이스트층(37)을 포개도록 형성된다.
또한, 내부 전극 페이스트층(40)은 그린 시트(31∼33)가 적층될 때, 내부 전극 페이스트층(37)의 가로측의 단부에 내부 전극 페이스트층(37)을 포개도록 배치되고, 내부 전극 페이스트층(35)이 내부 전극 페이스트층(37)의 세로측 단부에 내부 전극 페이스트층(37)을 포개도록 배치된다.
상기 그린 시트(31∼33)에 있어서, 내부 전극 페이스트층(35,37,40)은 그린 시트(31∼33)의 상면에서 하면을 관통하도록 형성된다. 즉, 내부 전극 페이스트층이 충분한 두께를 갖도록 형성된다. 마찬가지로, 카본 페이스트층(34,39)은 충분한 두께를 갖도록 형성되어, 카본 페이스트층은 각각 그린 시트(31,33)의 상면에서 하면을 관통한다.
도 7은 그린 시트(31∼33)가 적층된 상태를 도시하는 단면도이다. 도 7은 도 6a∼도 6c의 C-C선을 따른 적층체의 단면도이다. 이 적층체에서, 카본 페이스트층(34,39)은 내부 전극 페이스트층(37)의 상하에 적층되고, 내부 전극 페이스트층(35)은 내부 전극 페이스트층(37)의 한 단면에 접속된다. 또한, 도 7에는 도시되어 있지 않지만, 내부 전극 페이스트층(37)의 다른 단면은 내부 전극 페이스트층(40)에 접속된다.
따라서, 인덕턴스 구성용 내부 전극 페이스트층(37)은 접속 전극으로써 사용하는 내부 전극 페이스트층(35,40)을 개재하여, 상기 적층체의 상하에 적층되어, 제 1 실시형태와 동일하게 코일 도체를 형성할 수 있다. 제 2 실시형태에 있어서, 코일 도체의 양단은 제 1 실시형태와 동일하게 세라믹 소결체의 단부에 인출된다.
따라서, 상기 그린 시트(31∼33)와 상기 코일 도체를 형성하기 위한 복합 그린 시트를 적층하고, 최상부 및 최하부에 무늬가 없는 세라믹 그린 시트를 적층한 후, 두께 방향으로 가압함으로써, 제 2 실시형태의 적층 인덕터를 얻기 위한 적층체를 얻는다. 이 적층체를 얻는 경우에, 내부 전극 페이스트층(35,37,40)은 복합 그린 시트(31∼33)의 상면에서 하면을 관통하도록 형성되어 있기 때문에, 전극 형성 부분과 다른 부분에 두께의 차이가 발생하기 어려워, 압착 변형을 감소할 수 있다. 따라서, 제 1 실시형태와 동일하게 얻어진 세라믹 소결체에 디라미네이션이 발생하는 것을 확실하게 방지할 수 있다.
제 2 실시형태의 적층 인덕터에 있어서, 소성에 의해 카본 페이스트층(34,39)이 소실된다. 따라서, 내부 전극 페이스트층(37)의 압축에 의해형성된 내부 전극의 상하에 간극이 형성된다. 따라서, 이 간극의 형성에 의해 제 1 실시형태와 동일하게 인덕턴스를 효과적으로 높일 수 있다.
제 2 실시형태에 있어서, 코일 도체를 구성하는 내부 전극 페이스트층(37)은 그린 시트(32)의 두께에 상당하는 두께를 갖고 있기 때문에, 큰 인덕턴스 및 전류용량을 얻을 수 있어 직류 저항을 감소시킬 수 있다.
제 2 실시형태에 있어서, 제 1 실시형태와 동일하게 코일 도체의 일부를 구성하는 복수의 내부 전극 페이스트층(37)을 직접 적층하고, 상하에 간극을 형성하기 위해 그린 시트(31,33)을 적층함으로써, 보다 큰 두께의 코일 도체를 형성할 수 있다. 상기 인덕턴스는 이 방법에 의해 증가된다.
또한, 제 1 실시형태에서는 내부 전극의 양측에 간극(A)을 형성하고, 제 1 실시형태와 제 2 실시형태를 결합하여 내부 전극의 상하에 간극을 형성해도 된다. 다시 말하면, 제 1 실시형태의 적층 인덕턴스에 있어서, 제 2 실시형태와 동일하게 내부 전극의 상하에 간극을 형성해도 되고, 또는 제 2 실시형태의 적층 인덕턴스에 있어서, 제 1 실시형태와 동일하게 내부 전극의 양측에 간극(A)을 형성해도 된다.
또한, 제 1 실시형태에서는 도 1b 및 도 1c에 도시된 바와 같이, 내부 전극 페이스트층 및 세라믹 페이스트층은 두 층 사이에 형성된 간극(A)에 의해 형성되고, 두 층 사이의 간극은 소성할 때 소실되는 보이드 형성 재료를 충전해도 된다. 이러한 보이드 형성 재료로써는, 제 2 실시형태에서 사용한 카본 페이스트 또는 합성 수지를 사용할 수 있다.
제 2 실시형태에 있어서, 상기 카본 페이스트층 이외의 합성 수지는 보이드형성 재료로써 사용해도 된다.
도 8 및 도 9는 제 1 실시형태의 변형예에 따른 적층 인덕터를 설명하는 도면이다.
본 변형예에서는 도 8에 도시된 바와 같이, 세라믹 그린 시트(51∼56)가 적층된다. 세라믹 그린 시트(51,56)는 내부 전극 페이스트층을 갖지 않고, 세라믹 페이스트층만을 포함한다. 또한, 그린 시트(52∼55)는 각각 내부 전극 페이스트층(52a,55a) 및 간극(A)이 형성된 세라믹 페이스트층(52b∼55b)을 포함한다. 또한, 도 8에 도시된 바와 같이 그린 시트(52∼55)는 각각 복수개 적층된다. 따라서, 내부 전극 페이스트층(52a∼55a)도 복수개 적층된다.
또한, 도 8에 도시된 바와 같이 내부 전극 페이스트층(52a∼55a)이 적층될 때, 상측의 내부 전극 페이스트층의 한 단면부와, 하측의 내부 전극 페이스트층의 한 단면부가 접촉되어, 양 단면부는 각각 한 면을 덮는다. 예를 들어 도 8에 도시된 바와 같이, 복수의 그린 시트(52)중, 최하부에 위치한 그린 시트(52)의 내부 전극 페이스트층(52a)은 하측의 그린 시트(53)의 내부 전극 페이스트층(53a)과 포개져, 직육면체의 코일 회로의 한 면을 덮는다.
상기 그린 시트(51∼56)를 제 1 실시형태와 동일하게 적층하고, 두께 방향으로 가압함으로써, 도 9에 도식적으로 도시된 세라믹 소결체(57)를 얻는다. 세라믹 소결체(57)내에 코일 도체(58)가 형성된다. 코일 도체(58)는 상기 내부 전극 페이스트층(51a∼55a)을 소결하여 형성되고, 상측에서 볼 때 직육면체를 갖는 코일 회로를 형성한다. 상술한 바와 같이, 상측의 코일 도체와 하측의 코일 도체를 두께방향으로 직접 포개지도록 접속하기 때문에, 각 코일 도체 부분 사이의 전기적 접속의 신뢰성가 증가한다.
본 변형예의 적층 인덕터에 있어서, 코일 도체의 양측에 상기 간극(A)에 기인하는 간극이 형성되어 있기 때문에, 제 1 실시형태와 동일하게 큰 인덕턴스를 얻을 수 있다.
도 8 및 도 9에 도시된 본 발명의 변형예에 따른 적층 인덕터의 제조 방법에 있어서 반드시 접속용 내부 전극 페이스트층을 형성하지 않아도 된다.
도 8 및 도 9에 도시된 변형예의 적층 인덕터에 있어서, 상기와 같이 코일 도체(58)의 두께를 두껍게 할 수 있기 때문에 큰 인덕턴스를 용이하게 얻을 수 있고, 또한 세라믹 소결체(57)의 압착 변형도 발생하기 어려워, 디라미네이션을 억제할 수 있다.
또한, 제 1 실시형태 및 상기 변형예에서는 동일한 패턴을 갖는 복수의 내부 전극 페이스트층을 적층하여, 두께가 두꺼운 코일 도체를 형성하지만, 코일 도체의 일부를 구성하는 내부 전극 페이스트층은 단층을 포함해도 된다. 예를 들어, 제 1 실시형태에 있어서, 그린 시트(12,14)를 한장만 사용하여, 코일 도체는 1층의 내부 전극 페이스트층(16), 접속 전극으로써의 내부 전극 페이스트층(18), 및 1층의 내부 전극 페이스트층(20)을 포함한다. 이 경우에 있어서도, 그린 시트의 두께와 실질적으로 동일한 두께의 코일 도체를 얻을 수 있기 때문에, 제 1 실시형태 및 상기 변형예보다 인덕턴스는 작지만, 그린 시트상에 도전 페이스트를 한 번 도포하는 종래의 방법에 의해 형성된 도체보다 큰 두께의 코일 도체를 용이하게 형성할 수 있다. 이러한 구성도 또한 본 발명에 포함된다.
제 1 실시형태에서는 세라믹 소결체(2)의 단면(2a,2b)에 외부 전극(3,4)이 형성되고, 코일 도체(5)는 상면(2c)에서 하면(2d) 측을 향해 감겨져 있다. 그러나, 도 10에 도시된 바와 같이, 세라믹 소결체(62)의 단면(62a,62b)에 외부 전극(63,64)이 형성되고, 코일 도체(65)가 단면(62a)에서 단면(62b)측을 향해 감겨진 소위, 가로 코일형(transverse coil-type) 적층 인덕터(41)를 구성해도 된다.
또한, 제 1 실시형태 및 변형예에서는 적층 인덕터의 제조 방법에 대해 설명한다. 본 발명은 적층 인덕터뿐만 아니라 적층 배리스터, 적층 서미스터, 적층 콘덴서 등의 다른 적층 세라믹 전자 부품의 제조에도 사용할 수 있다. 즉, 각종 적층 세라믹 전자 부품의 제조에 사용함으로써, 소성전의 적층체를 두께 방향으로 가압할 때 압착 변형을 감소할 수 있어, 디라미네이션이 적고, 신뢰성이 우수한 적층 세라믹 전자 부품을 얻을 수 있다. 또한, 내부 전극의 두께를 용이하게 증가시킬 수 있기 때문에 인덕턴스의 증가 외에 전류 용량의 증가를 도모할 수 있다.
본 발명의 제 1 양태에 따른 적층 세라믹 전자 부품의 제조 방법에서는, 먼저 그린 시트가 준비되는데, 그린 시트에는 내부 전극 페이스트층이 내부 전극 형성부에 형성되며, 세라믹 페이스트층이 그 밖의 부분에 형성된다. 즉, 그린 시트의 상면에서 하면까지 관통하도록 내부 전극을 형성하고 있으므로, 복수의 그린 시트를 적층하여 얻어진 적층체를 소성하여 세라믹 소결체를 얻는 경우, 각 그린 시트상에 도전성 페이스트를 인쇄함으로서 형성된 내부 전극을 포함하는 종래의 적층세라믹 전자 부품과 비교해서, 내부 전극의 두께를 용이하게 증가시킬 수 있다. 그러므로, 인덕턴스 및 전류 용량을 용이하게 증가시킬 수 있으며, 직류 저항을 감소시킬 수 있다.
또한, 인덕턴스를 더욱 증가시키기 위하여, 내부 전극의 양측에 간극을 형성한다.
또한, 그린 시트에서, 내부 전극이 형성된 부분, 및 세라믹 페이스트층은 두께가 동일하며, 이에 따라서, 소성전에 적층체를 두께 방향으로 가압할 때 압착 변형이 발생하기 어렵다. 따라서, 적층 세라믹 전자 부품에서, 디라미네이션의 발생을 효과적으로 방지할 수 있으며, 이에 따라서 신뢰성이 우수한 적층 세라믹 전자 부품을 얻을 수 있다.
내부 전극 페이스트 인쇄 단계전 또는 후에 세라믹 페이스트 인쇄 단계를 실행할 수 있다.
본 발명의 제조 방법에서는, 캐리어 필름에 의해 지지되는 그린 시트를 압착한 후, 캐리어 필름을 분리하는 단계를 동일 그린 시트에 대하여 수차례 반복하면, 복수의 내부 전극 페이스트층이 적층된, 보다 큰 두께를 갖는 내부 전극을 형성할 수 있다.
본 발명의 제 2 양태에 따른 적층 세라믹 전자 부품의 제조 방법에서는, 캐리어 필름에 의해 지지되는 제 1 및 제 2 복합 시트를 준비하고, 각 복합 시트는 세라믹 그린 시트의 양 주면 중의 한 면에서 다른 면까지 관통하도록 형성된 내부 전극, 및 세라믹 그린 시트를 포함한다. 제 1 복합 시트를 압착하고, 캐리어 필름을 분리하며, 제 2 복합 시트를 제 1 복합 시트상에 적층한 후, 압착하며, 그 후, 제 2 복합 시트의 캐리어 필름을 분리하여, 제 1 및 제 2 복합 시트의 내부 전극층의 적층에 의해 내부 전극층을 형성한다. 따라서, 두께가 두꺼운 내부 전극층을 용이하게 형성할 수 있으며, 이에 따라서 DC 저항이 감소한다.
또한, 내부 전극의 양측면에 간극을 형성하여, 보다 높은 인덕턴스를 얻도록 한다. 게다가, 적층 단계에서 얻어진 적층체에서는, 내부 전극이 형성된 부분, 및 그 밖의 부분이 실질적으로 동일한 두께를 가지며, 이에 따라서 소성전에 두께 방향으로 적층체를 가압할 때 압착 변형이 발생하기 어렵다. 따라서, 디라미네이션 이 발생하기 어려우며 신뢰성이 우수한 적층 세라믹 전자 부품을 얻을 수 있다.
본 발명의 제 3 양태에 따른 적층 세라믹 전자 부품의 제조 방법에서는, 캐리어 필름상에 형성되며 그린 시트의 상면에서 하면까지 관통하도록 형성된 인덕턴스용 내부 전극을 포함하는 전극 그린 시트와, 캐리어 필름상에 지지되며 그린 시트의 상면에서 하면까지 노출되도록 형성된 접속 전극을 포함하는 접속 전극 그린 시트를 준비한다. 복수의 인덕턴스용 내부 전극은 접속 전극을 통하여 전기적으로 접속되어 코일 도체를 형성한다. 따라서, 본 발명의 제 1 및 제 2 양태와 마찬가지로, 각 그린 시트의 상면에서 하면까지 관통하도록 인덕턴스용 내부 전극을 형성한다. 따라서, 코일 도체의 두께를 증가시킬 수 있어서, DC 저항을 감소할 수 있으며, 높은 인덕턴스를 쉽게 얻을 수 있다.
또한, 코일 도체의 양측에 간극을 형성하여 인덕턴스를 더욱 증가시키도록 한다.
또한, 그린 시트에서, 내부 전극이 형성된 부분과 그 밖의 부분이 실질적으로 동일한 두께를 가지며, 이에 따라서 소성전에 두께 방향으로 적층체를 가압할 때 압착 변형이 발생하기 어렵다. 따라서, 디라미네이션이 발생하기 어려우며 신뢰성이 우수한 적층 세라믹 전자 부품을 제공할 수 있다.
본 발명의 제 3 양태에서는, 동일한 형상을 갖는 인덕턴스용 내부 전극을 갖는 복수의 그린 시트를 적층하는 경우, 복수의 층을 포함하는 내부 전극이 형성되므로, 높은 인덕턴스를 갖는 적층 인덕터를 제공할 수 있다.
본 발명의 제 3 양태에서, 전극 그린 시트 및 접속 전극 그린 시트를 압착한 후, 캐리어 필름을 분리함으로써, 내부 전극 및 접속 전극을 포함하는 복합 시트, 및 세라믹 층을 용이하게 취급할 수 있으며, 이에 따라서 안전하게 적층을 행할 수 있다.
본 발명의 제 4 양태에 따른 적층 세라믹 전자 부품의 제조 방법에서는, 인덕턴스용 내부 전극 주위에 형성된 세라믹층을 각각 포함하는 복수의 전극 그린 시트를 적층하여, 내부 전극이 전기적으로 접속된 적층체를 얻고, 코일 도체를 형성한다. 따라서, 본 발명의 제 1 내지 제 3 양태와 마찬가지로, 두꺼운 내부 전극, 즉 두꺼운 코일 도체를 용이하게 형성할 수 있으며, 이에 따라서 DC 저항의 감소를 도모할 수 있으며, 높은 인덕턴스를 얻을 수 있다.
소성전에 두께 방향으로 가압하는 단계에서는, 압착 변형이 발생하기 어려우며, 따라서 디라미네이션이 발생하기 어렵고 신뢰성이 우수한 적층 인덕터를 제공할 수 있다.
본 발명의 제 4 양태에서는, 각 전극 그린 시트를 압착한 후에, 캐리어 필름을 분리하며, 따라서 전극 그린 시트를 용이하게 취급할 수 있다.
본 발명의 제 4 양태에서, 동일한 형상을 갖는 인덕턴스용 내부 전극을 포함하는 복수의 전극 그린 시트를 직접 적층할 때, 복수의 층을 포함하는 인덕턴스용 내부 전극이 형성되어, 코일 도체의 두께를 더욱 증가시킬 수 있으며, 이에 따라서보다 높은 인덕턴스를 용이하게 얻을 수 있다.
또한, 코일 도체의 양측에 간극을 형성하여, 인덕턴스를 더욱 증가시키도록 한다.
본 발명의 제 1 내지 제 4 양태에서, 간극을 형성하기 위하여, 미소성 단계에서 간극에 보이드 형성 재료를 충전할 때, 간극은 적층 상태에서는 형성되지 않으며, 가압에 의하여 적층체를 컴팩트(compact)하게 만들 수 있으며, 이에 따라서최종적으로 컴팩트한 소결체를 얻게 된다.
보이드 형성 재료로서 카본 페이스트 또는 합성 수지를 사용하는 경우, 이들 재료는 세라믹의 소성시에 소실되므로, 간극을 확실하게 형성할 수 있다.
본 발명의 제 5 양태에 따른 적층 세라믹 전자 부품의 제조 방법에서는, 보이드 형성용 그린 시트를 복합 그린 시트상에 적층하므로, 보이드 형성 재료가 소실되어, 최종적으로 얻어지는 소결체에 있어서 내부 전극 위 및/또는 아래에 간극을 형성한다. 따라서, 예를 들어, 적층 인덕터의 제조시에, 높은 인덕턴스를 얻을 수 있다. 본 발명의 제 5 양태에 따른 적층 세라믹 전자 부품의 제조 방법에서는, 복합 그린 시트의 상면에서 하면까지 관통하도록 내부 전극 페이스트층을 형성하므로, 두께가 두꺼운 내부 전극을 얻을 수 있어, DC 저항이 감소하고 인덕턴스 및 전류 용량이 증가한다. 또한, 적층후의 압착시에 압착 변형이 발생하기 어려우며, 따라서 디라미네이션이 발생하기 어려우며 신뢰성이 우수한 적층 인덕터를 제공할 수 있다.
본 발명의 제 6 양태에 따른 적층 세라믹 전자 부품의 제조 방법에서는, 복합 그린 시트가 준비되는데, 복합 그린 시트에 있어서, 인덕턴스용 내부 전극이 그린 시트의 상면 및 하면을 관통하도록 형성된다. 따라서, 인덕턴스용 내부 전극의 두께를 두껍게 할 수 있어서, DC 저항을 감소할 수 있으며, 또한 큰 인덕턴스 및 전류용량을 얻을 수 있다. 또한, 상기 인덕턴스용 내부 전극과 포개지도록, 보이드 형성 재료층을 갖는 접속 전극 그린 시트가 적층되며, 최종적으로 얻어진 소결체에 있어서, 인덕턴스용 내부 전극의 상면 및 하면의 적어도 한 면과 접촉하도록 간극이 형성된다. 따라서, 이 간극의 형성에 의해, 큰 인덕턴스를 얻을 수 있다.
본 발명의 제 6 양태의 제조 방법에서는, 적층체의 가압시에 압착 변형이 발생하기 어려우며, 따라서 디라미네이션이 발생하기 어렵다.
따라서, 신뢰성이 우수하고 인덕턴스가 높은 적층 인덕터를 제공할 수 있다.
보이드 형성 재료로서 카본 페이스트 또는 합성 수지를 사용하는 경우, 상기 재료는 세라믹 소성시에 용이하게 소실되어, 간극을 확실하게 형성할 수 있다.
본 발명의 적층 세라믹 전자 부품에서, 세라믹 소결체에 형성된 내부 전극은복수의 세라믹층의 전체 두께에 상응하는 두께를 가지며, 이에 따라서 인덕턴스 및 전류 용량이 증가한다.
복수의 내부 전극이 세라믹 소결체내에서 직접 전기적으로 접속되면, 내부 전극이 형성된 그린 시트만을 제공할 수 있으며, 이에 따라서 인덕턴스 및 전류 용량이 높고 DC 저항이 낮은 적층 세라믹 전자 부품을 용이하게 얻을 수 있다.
본 발명의 적층 세라믹 전자 부품에서, 복수의 내부 전극이 접속용 내부 전극을 통해 전기적으로 접속되면, 다양한 코일 형태를 갖는 코일 도체를 쉽게 형성할 수 있다.

Claims (20)

  1. 캐리어 필름상에, 내부 전극이 형성되는 부분 및 그 근방을 제외하고 세라믹 페이스트를 인쇄하는 단계;
    상기 캐리어 필름상에, 내부 전극이 형성되는 부분에 내부 전극 페이스트를 인쇄하여, 세라믹 페이스트층 및 내부 전극 페이스트층을 포함하며 내부 전극 페이스트층과 세라믹 페이스트층 사이에 간극(space)이 형성되는 그린 시트를 형성하는 단계;
    상기 그린 시트와 상기 캐리어 필름을 포함하는 적층체를, 적층 스테이지상에서 다른 그린 시트에 압착하고, 상기 캐리어 필름을 분리하는 단계를 반복함으로써, 상기 그린 시트를 적층하여, 세라믹 적층체를 얻는 단계; 및
    상기 세라믹 적층체를 소성하여, 세라믹 소결체를 얻는 단계;를 구비하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  2. 제 1 항에 있어서, 상기 세라믹 페이스트 인쇄 단계가 상기 내부 전극 페이스트 인쇄 단계후에 행해지는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  3. 제 1 항에 있어서, 상기 세라믹 페이스트 인쇄 단계가 상기 내부 전극 페이스트 인쇄 단계전에 행해지는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조방법.
  4. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서, 상기 캐리어 필름에 의해 지지된 그린 시트를 압착한 후, 상기 캐리어 필름을 분리하는 단계는, 동일 형상을 갖는 내부 전극 페이스트층을 포함하는 복수의 상기 그린 시트에 대하여 반복함으로써, 복수의 내부 전극 페이스트층의 전체 두께에 상응하는 두께를 갖는 내부 전극을 형성하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  5. 각각 캐리어 필름상에 지지되어 있으며, 또한 내부 전극 페이스트층이 세라믹 그린 시트의 양 주면중의 한 주면에서 다른 주면까지 관통하도록, 내부 전극 페이스트층 및 세라믹 그린 시트층이 형성되어 있으며, 또한 이들 사이에 간극이 형성되는 내부 전극 페이스트층과 세라믹 그린 시트층을 각각 포함하는 제 1 및 제 2 복합 시트를 준비하는 단계;
    상기 제 1 복합 시트를 적층 스테이지상에서 다른 그린 시트에 압착한 후, 상기 캐리어 필름을 분리하는 단계;
    상기 제 1 복합 시트상에 상기 제 2 복합 시트를 적층하고, 양 시트를 압착한 후, 상기 제 2 복합 시트의 캐리어 필름을 분리함으로써, 상기 제 1 및 제 2 복합 시트의 내부 전극 페이스트층의 적층체를 포함하는 내부 전극을 형성하는 단계; 및
    상기 적층 단계에서 얻어진 적층체를 소결하여, 세라믹 소결체를 얻는 단계;를 구비하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  6. 캐리어 필름에 의해 지지되어 있으며, 또한 세라믹층을 그 상면에서 하면까지 관통하도록 형성되는 인덕턴스용 내부 전극, 및 내부 전극 주위에 내부 전극과 간극을 두어 형성되는 세라믹층을 포함하는 전극 그린 시트를 형성하는 단계;
    캐리어 필름에 의해 지지되어 있으며, 또한 세라믹층의 상면에서 하면까지 노출되도록 형성되는 접속 전극, 및 접속 전극 주위에 접속 전극과 간극을 두어 형성되는 세라믹층을 포함하는 접속 전극 그린 시트를 형성하는 단계;
    상기 인덕턴스용 내부 전극이 상기 접속 전극을 통하여 전기적으로 접속되어 코일을 형성하도록, 상기 캐리어 필름을 분리하면서, 복수의 상기 전극 그린 시트와 상기 접속 전극 그린 시트를 적층하여, 적층체를 얻는 단계; 및
    상기 적층체를 소성하여, 세라믹 소결체를 얻는 단계;를 구비하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  7. 제 6 항에 있어서, 동일한 형상을 갖는 인덕턴스용 내부 전극을 포함하는 복수의 상기 전극 그린 시트를 적층하여, 복수층을 포함하는 내부 전극을 형성하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  8. 제 6 항 또는 제 7 항에 있어서, 상기 적층 단계에서, 상기 전극 그린 시트 및 상기 접속 전극 그린 시트를 압착한 후, 상기 캐리어 필름을 분리하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  9. 캐리어 필름에 의해 지지되어 있으며, 또한 세라믹층의 상면에서 하면까지 노출되도록 형성되는 인덕턴스용 내부 전극, 및 상기 내부 전극 주위에 상기 내부 전극과 간극을 두어 형성되는 세라믹층을 포함하는 전극 그린 시트를 형성하는 단계;
    상기 내부 전극이 서로 전기적으로 접속되어 코일 도체를 형성하도록, 상기 캐리어 필름을 분리하면서 복수의 상기 전극 그린 시트를 적층하여, 적층체를 얻는 단계; 및
    상기 적층체를 소성하여, 세라믹 소결체를 얻는 단계;를 구비하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  10. 제 9 항에 있어서, 상기 캐리어 필름은 상기 전극 그린 시트를 압착한 후에 분리되는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  11. 제 9 항 또는 제 10 항에 있어서, 동일한 형상을 갖는 인덕턴스용 내부 전극을 포함하는 복수의 상기 전극 그린 시트를 적층하여, 복수층을 포함하는 내부 전극을 형성하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  12. 제 1 항에 있어서, 상기 간극에, 후속의 소성 단계에서 소실되는 보이드 형성 재료(void forming material)가 충전되는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  13. 제 12 항에 있어서, 상기 보이드 형성 재료로서 카본 페이스트 또는 합성 수지가 사용되는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  14. 캐리어 필름상에 지지되어 있으며, 세라믹 그린 시트의 양 주면중의 한 면에서 다른 면까지 관통하도록 형성되는 내부 전극 페이스트층, 및 상기 내부 전극 페이스트층 주위에 상기 내부 전극 페이스트층과 간극을 두어 형성되는 상기 세라믹 그린 시트층을 포함하는 복합 그린 시트를 준비하는 단계;
    캐리어 필름상에 지지되어 있으며, 또한 세라믹 그린 시트층의 양 주면중의 한 면에서 다른 면까지 관통하도록, 그리고 적층될 때 상기 복합 시트의 내부 전극 페이스트층과 포개지도록 형성되며, 소성시에 소실되는 보이드 형성 재료층, 및 상기 보이드 형성 재료층 주위에 형성되는 세라믹 그린 시트층을 포함하는 보이드 형성용 그린 시트를 형성하는 단계;
    상기 복합 그린 시트를 적층 스테이지상에서 다른 그린 시트에 압착한 후, 상기 캐리어 필름을 분리하는 단계;
    상기 복합 그린 시트상에 보이드 형성용 그린 시트를 적층하고, 양 시트를 압착한 후, 상기 캐리어 필름을 분리함으로써, 상기 내부 전극 페이스트층상에 보이드 형성 재료층을 적층하는 단계; 및
    상기 적층 단계를 반복하여, 얻어진 적층체의 상면 및 하면에 무늬가 없는(unpatterned) 세라믹 그린 시트를 적층하고, 그 후 이 적층체를 소결하여, 상기 보이드 형성 재료층을 소실시킴으로써, 내부 전극의 상면 및 하면의 적어도 한 면에 보이드가 형성되는 세라믹 소결체를 얻는 단계;를 구비하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  15. 캐리어 필름상에 지지되어 있으며, 또한 세라믹 그린 시트의 상면에서 하면까지 관통하도록 형성되는 인덕턴스용 내부 전극, 및 상기 인덕턴스용 내부 전극의 주위에 이것과 간극을 두어 형성되는 세라믹 그린 시트층을 포함하는 복합 그린 시트를 준비하는 단계;
    캐리어 필름상에 지지되어 있으며, 또한 적층될 때에 상기 복합 시트의 인덕턴스용 내부 전극과 포개지도록, 그리고 접속 전극 그린 시트의 상면에서 하면까지 관통하도록 형성되며, 소성시에 소실되는 재료로 이루어지는 보이드 형성 재료층과, 상기 보이드 재료층의 한 단부에 상기 상면 및 하면에 노출되도록 형성되는 접속 전극, 및 상기 보이드 형성 재료층 및 상기 접속 전극 주위에 형성되는 세라믹 그린 시트층을 포함하는 접속 전극용 그린 시트를 준비하는 단계;
    상기 인덕턴스용 내부 전극이 상기 접속 전극을 통하여 전기적으로 접속되어 코일을 구성하도록, 또한 상기 보이드 형성 재료층이 상기 인덕턴스용 내부 전극의 상면 및 하면의 적어도 한 면에 포개지도록, 복수의 상기 복합 그린 시트 및 상기 접속 전극 그린 시트를 적층하고, 다시 상기 적층체의 상면 및 하면에 무늬가 없는그린 시트를 적층하여, 적층체를 얻는 단계; 및
    상기 적층체를 소성하여, 상기 인덕턴스용 내부 전극의 상면 및 하면의 적어도 한 면과 접촉하는 보이드가 형성되는 세라믹 소결체를 얻는 단계;를 구비하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  16. 제 14 항 또는 제 15 항에 있어서, 상기 보이드 형성 재료로서 카본 페이스트 또는 합성 수지가 사용되는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  17. 복수의 세라믹층이 내부 전극과 함께 일체적으로 소성되어 얻어진 세라믹 소결체; 및
    상기 세라믹 소결체내에 형성되는 내부 전극을 포함하며,
    상기 내부 전극의 상면, 하면 및 측면 중의 어느 한 면의 주위에 간극이 형성되는 것을 특징으로 하는 적층 세라믹 전자 부품.
  18. 제 17 항에 있어서, 상기 내부 전극의 상면 및 하면의 적어도 한 면의 외측에 간극이 형성되는 것을 특징으로 하는 적층 세라믹 전자 부품.
  19. 제 17 항 또는 제 18 항에 있어서, 상기 복수의 내부 전극이 상기 세라믹 소결체내에서 전기적으로 접속되는 것을 특징으로 하는 적층 세라믹 전자 부품.
  20. 제 19 항에 있어서, 상기 복수의 내부 전극이 접속용 내부 전극을 통하여 전기적으로 접속되는 것을 특징으로 하는 적층 세라믹 전자 부품.
KR10-2001-0001859A 2000-01-12 2001-01-12 적층 세라믹 전자 부품의 제조 방법 및 적층 세라믹 전자부품 KR100385124B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000-003863 2000-01-12
JP2000003863A JP3551876B2 (ja) 2000-01-12 2000-01-12 積層セラミック電子部品の製造方法

Publications (2)

Publication Number Publication Date
KR20010077979A true KR20010077979A (ko) 2001-08-20
KR100385124B1 KR100385124B1 (ko) 2003-05-23

Family

ID=18532735

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0001859A KR100385124B1 (ko) 2000-01-12 2001-01-12 적층 세라믹 전자 부품의 제조 방법 및 적층 세라믹 전자부품

Country Status (4)

Country Link
US (2) US6544365B2 (ko)
JP (1) JP3551876B2 (ko)
KR (1) KR100385124B1 (ko)
TW (1) TW490692B (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3635631B2 (ja) * 1999-12-20 2005-04-06 株式会社村田製作所 積層セラミック電子部品の製造方法
JP3449351B2 (ja) * 2000-11-09 2003-09-22 株式会社村田製作所 積層セラミック電子部品の製造方法及び積層セラミック電子部品
JP2002305123A (ja) * 2001-04-06 2002-10-18 Murata Mfg Co Ltd 積層セラミック電子部品の製造方法及び積層インダクタの製造方法
JP3594031B1 (ja) * 2003-07-04 2004-11-24 株式会社村田製作所 積層セラミック電子部品、積層コイル部品および積層セラミック電子部品の製造方法
JP4747533B2 (ja) * 2003-10-31 2011-08-17 株式会社村田製作所 セラミック電子部品の製造方法
TWI264969B (en) 2003-11-28 2006-10-21 Murata Manufacturing Co Multilayer ceramic electronic component and its manufacturing method
DE602005006736D1 (de) * 2005-01-07 2008-06-26 Murata Manufacturing Co Laminierte spule
DE202008005168U1 (de) * 2008-04-14 2009-08-27 Dolmar Gmbh Schalldämpfer für ein Motorgerät
WO2010044438A1 (ja) * 2008-10-15 2010-04-22 株式会社村田製作所 熱センサ、非接触温度計装置、及び非接触温度測定方法
US20110285494A1 (en) * 2010-05-24 2011-11-24 Samsung Electro-Mechanics Co., Ltd. Multilayer type inductor
JP5673064B2 (ja) * 2010-12-15 2015-02-18 株式会社村田製作所 コイル内蔵基板の製造方法
US20120169444A1 (en) * 2010-12-30 2012-07-05 Samsung Electro-Mechanics Co., Ltd. Laminated inductor and method of manufacturing the same
JP5790548B2 (ja) * 2012-03-12 2015-10-07 トヨタ自動車株式会社 内燃機関の燃料噴射制御装置
CN102592817A (zh) * 2012-03-14 2012-07-18 深圳顺络电子股份有限公司 一种叠层线圈类器件的制造方法
JP5288025B2 (ja) * 2012-04-27 2013-09-11 Ｔｄｋ株式会社 積層型インダクタ及び積層型インダクタのインダクタンス調整方法
DE102012113018A1 (de) * 2012-12-21 2014-06-26 Epcos Ag Verfahren zur Herstellung eines Mehrschichtträgerkörpers
DE102012113014A1 (de) 2012-12-21 2014-06-26 Epcos Ag Bauelementträger und Bauelementträgeranordnung
KR101994708B1 (ko) * 2013-01-08 2019-07-01 삼성전기주식회사 적층 세라믹 전자부품
CN106061750B (zh) * 2014-03-03 2019-06-04 国立研究开发法人科学技术振兴机构 安全标记及其认证方法、认证装置及制造方法、以及安全标记用墨液及其制造方法
DE102015214997A1 (de) * 2015-08-06 2017-02-09 ALL-Impex GmbH Import/Export Verfahren zur Herstellung eines Bauteils aus keramischen Werkstoffen
JP2018060852A (ja) * 2016-10-03 2018-04-12 株式会社村田製作所 コイル内蔵基板、モジュールおよびコイル内蔵基板の製造方法
JP6911369B2 (ja) * 2017-02-15 2021-07-28 Tdk株式会社 積層コイル部品の製造方法
JP6658681B2 (ja) * 2017-06-22 2020-03-04 株式会社村田製作所 積層インダクタの製造方法および積層インダクタ
JP6686991B2 (ja) 2017-09-05 2020-04-22 株式会社村田製作所 コイル部品
JP7109979B2 (ja) * 2018-04-26 2022-08-01 矢崎総業株式会社 基板
US20210407720A1 (en) * 2018-11-28 2021-12-30 Kyocera Corporation Planar coil and transformer, wireless electric power transmission device, and electromagnet that include it
JP7136009B2 (ja) * 2019-06-03 2022-09-13 株式会社村田製作所 積層コイル部品
CN111039020B (zh) * 2019-12-30 2024-03-19 深圳顺络电子股份有限公司 叠层器件生瓷片上的电极线制作方法及电极线布置结构

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0756851B2 (ja) * 1988-02-16 1995-06-14 株式会社村田製作所 積層セラミック電子部品の製造方法
JPH03263310A (ja) * 1990-02-09 1991-11-22 Toko Inc 積層インダクタの製造方法
US5101319A (en) * 1990-04-03 1992-03-31 Vistatech Corporation Pre-engineered electrode/dielectric composite film and related manufacturing process for multilayer ceramic chip capacitors
US5534290A (en) * 1990-04-03 1996-07-09 Visatech Corporation Surround print process for the manufacture of electrode embedded dielectric green sheets
JPH04130612A (ja) * 1990-09-20 1992-05-01 Taiyo Yuden Co Ltd 積層チップ・インダクタの製造方法
JPH07123091B2 (ja) * 1991-05-30 1995-12-25 太陽誘電株式会社 積層チップインダクタの製造方法
JP2853467B2 (ja) * 1992-08-07 1999-02-03 株式会社村田製作所 積層ビーズインダクタの製造方法
JPH06251971A (ja) * 1993-02-23 1994-09-09 Taiyo Yuden Co Ltd 積層セラミック電子部品の製造方法
JP3146872B2 (ja) * 1994-08-31 2001-03-19 株式会社村田製作所 セラミックグリーンシートへの電極形成方法及び積層セラミック電子部品の製造方法
JP3097569B2 (ja) * 1996-09-17 2000-10-10 株式会社村田製作所 積層チップインダクタの製造方法
JPH10144526A (ja) * 1996-11-05 1998-05-29 Murata Mfg Co Ltd 積層チップインダクタ
JP3362764B2 (ja) * 1997-02-24 2003-01-07 株式会社村田製作所 積層型チップインダクタの製造方法
JP3180720B2 (ja) * 1997-06-16 2001-06-25 松下電器産業株式会社 積層セラミック電子部品の製造方法
JPH11111551A (ja) * 1997-10-07 1999-04-23 Murata Mfg Co Ltd 積層型電子部品の製造方法
US5935358A (en) * 1998-04-17 1999-08-10 New Create Corporation Method of producing a laminate ceramic capacitor
JP3351738B2 (ja) * 1998-05-01 2002-12-03 太陽誘電株式会社 積層インダクタ及びその製造方法
US6362716B1 (en) * 1998-07-06 2002-03-26 Tdk Corporation Inductor device and process of production thereof
JP2000164455A (ja) * 1998-11-27 2000-06-16 Taiyo Yuden Co Ltd チップ状電子部品とその製造方法
JP3635631B2 (ja) * 1999-12-20 2005-04-06 株式会社村田製作所 積層セラミック電子部品の製造方法
JP2001244116A (ja) * 2000-02-29 2001-09-07 Taiyo Yuden Co Ltd 電子部品及びその製造方法
JP3933844B2 (ja) * 2000-05-09 2007-06-20 株式会社村田製作所 積層セラミック電子部品の製造方法

Also Published As

Publication number Publication date
JP3551876B2 (ja) 2004-08-11
JP2001196228A (ja) 2001-07-19
US6544365B2 (en) 2003-04-08
TW490692B (en) 2002-06-11
US6603380B2 (en) 2003-08-05
US20020092599A1 (en) 2002-07-18
US20030000622A1 (en) 2003-01-02
KR100385124B1 (ko) 2003-05-23

Similar Documents

Publication Publication Date Title
KR100385124B1 (ko) 적층 세라믹 전자 부품의 제조 방법 및 적층 세라믹 전자부품
JP4375402B2 (ja) 積層型セラミック電子部品の製造方法および複合積層体
KR100336480B1 (ko) 적층형 코일 부품 및 그것의 제조 방법
JP3686908B2 (ja) 積層型コイル部品及びその製造方法
KR100657128B1 (ko) 적층 세라믹 전자부품 및 그 제조방법
KR20190000303A (ko) 적층 인덕터의 제조 방법 및 적층 인덕터
US6730183B2 (en) Laminated ceramic electronic components and manufacturing method therefor
KR102083781B1 (ko) 적층 코일 부품
WO2012144103A1 (ja) 積層型インダクタ素子及び製造方法
JPH06224043A (ja) 積層チップトランスとその製造方法
JP2005294486A (ja) 積層型電子部品
JP3554784B2 (ja) 積層セラミック電子部品及びその製造方法
JP3933844B2 (ja) 積層セラミック電子部品の製造方法
JP2001307937A (ja) 積層セラミック電子部品の製造方法
JP2002305123A (ja) 積層セラミック電子部品の製造方法及び積層インダクタの製造方法
JP2003209016A (ja) 積層インダクタ
JP2909122B2 (ja) 積層複合部品
JP2000269078A (ja) 積層電子部品
JP7255526B2 (ja) コイル部品の製造方法
JP2022061686A (ja) コイル部品
WO2005043566A1 (ja) 積層型磁性部品及びその製造方法並びに積層型磁性部品用積層体の製造方法
JPH04229610A (ja) Ｌｃ複合部品

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090508

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee