KR20010031395A - 실리콘계 전도성 재료와 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 Si를 주체로 하며, 제조가 용이하고, 취급이 간단하며, 상온에서의 전기 저항율이 종래에는 불가능하였던 10-3(Ω·m) 이하인 실리콘계 전도성 재료에 관한 것이다. 또한, 실리콘에 각종 원소를 비교적 다량 첨가함으로써 반도체에서는 일반적인 10-6(Ω·m) 이하의 전기 저항율을 달성할 수 있다. 이러한 전도성 재료는 이온 빔 주입 및 패터닝에 의해 반도체 Si 기판 내에 필요한 패턴으로 제공될 수 있다. 또한, 이러한 전도성 재료는 판재, 봉재, 전선재로 형성될 수 있음은 물론, 미립자화되어 수지나 유리 내에 분산됨으로써 전도성 시트재를 포함한, 전도성이 필요한 모든 용도에 적용 가능하다.

Description

실리콘계 전도성 재료와 그 제조 방법{SILICON BASED CONDUCTIVE MATERIAL AND PROCESS FOR PRODUCTION THEREOF}
전도성 재료는 다양한 특성을 갖출 필요가 있다. 예를 들어, 반도체 디바이스나 각종 전자·전기 기기의 배선과 같은 전도성 전선에 사용되는 경우, 전도성 재료는 전기 저항이 작아야 하며, 내식성이나 기계적 특성이 우수하여야 하고, 접속성이 용이하여야 하므로, Cu나 Al을 비롯하여, Cu계 합금과 A1계 합금과 같은 합금이 많이 사용되어 왔다.
반도체 리드 프레임재를 대표하는 전도성 판과 스트립의 리드 프레임 재료로는 패키지 재료에 따라 각종 합금이 채용되어 왔는데, 예를 들어 Fe-Ni계, Cu-Fe계, Cu-Sn계, Cu-Zr계 등이 사용되어 왔다.
전도성, 내아크성 및 내마모성을 필요로 하는 접점 재료로는, Cu계, 탄소계, 은·금 및 백금족계 등의 각종 합금 재료가 사용되고 있다.
절연체인 플라스틱에 전도성을 부여하여 정전기 방지를 위해 이용하는 전도성 플라스틱의 제조 방법으로서, 수지에 카본블랙, 카본 섬유, 금속 분말 또는 섬유를 혼입하는 방법이 취해지고 있다.
오늘날 각종 전자·전기 기기는 저항기, 콘덴서, 다이오드 및 트랜지스터를 칩화하여 패키징 밀도가 보다 향상됨으로 인해 소형 경량화되긴 하였지만, 칩-인-칩(chip-in-chip) 기술의 진보에 의해 패키징 밀도가 한층 더 높아지게 되었으며, 동시에 프린트 배선 또한 고밀도화되어, 예컨대 20 ㎛ 이하의 구리박이 사용되고 있고, 또한 와이어 본딩 또한 극도로 가늘어졌다.
칩-인-칩 기술을 한층 더 진보시키기 위해서, 다층 박막 회로가 제안되어 있는데, 이것은 폭이 3 ㎛ 이하이고 두께가 0.1 ㎛ 이하인 전도성 박막을 형성하고, 층 사이의 절연막의 관통 구멍에 의해 3차원 배선을 실현하는 것이다. 전도성 박막으로는 Al 막이 이용되며, CPU 용으로는 Cu 막의 실용화가 진행되고 있다.
반도체 디바이스나 각종 전자·전기 기기의 배선 등에 전도성 전선 재료로 금속이나 합금이 이용되고 있지만, 이 금속이나 합금은 다층 박막 회로 이외의 경우에는 설치용 기판이나 반도체 칩에 접속될 수 있도록 판재, 스트립재, 전선재로서 이용되기 때문에, 소형 경량화 또는 세밀화와 고밀도화에 장해가 되고 있다.
본 발명자들은 반도체 디바이스용 기판으로서 일반적으로 사용되고 있는 실리콘 기판 등에 있어서, 칩 상에 전도성 와이어 등을 사용하지 않고서도 필요한 전도성을 확보하는 것이 가능하다면, 디바이스 등을 보다 얇고 작게 만들 수 있고, 부품수를 감소시킬 수 있을 뿐만 아니라, 한장의 기판에 각종 디바이스를 보다 고밀도로 설치할 수 있다는 결론에 도달하였다.
반도체는 일반적으로 상온에서 전기 저항율(ρ)이 10-2∼109(Ω·m)인데, 다이아몬드 구조의 반도체로서의 실리콘은 전기 저항율(ρ)이 2.3 ×105(Ω·m)이지만 불순물로서 B나 P가 첨가됨으로써 P형 반도체 및 N형 반도체로 사용될 수 있고, 사용 온도 범위가 넓은 반도체로서 전류를 제어할 수 있으므로, 오늘날 반도체 디바이스로서 많이 사용되고 있다. 이러한 pn 제어가 행해지는 실리콘에 대한 불순물의 도핑량은 불과 1만분의 1 정도이지만, 이 이상에서는 pn 제어가 불가능한 것으로 알려져 있다.
한편, Si에 다량의 불순물을 도입하여 금속화하는 것은 공지된 것으로, 1981년 12월 14일자 ″피지컬 리비유 레터(PHYSICAL REVIEW LETTERS)″의 1758∼1761 페이지에 개시된, 티 에프 로젬바움(T.F.Rosembaum) 및 알 에프 밀리간(R.F.Milligan)의「불규칙 금속의 극저온 자기 저항 효과(Low·Temperature Magnetoresistance of a Disordered Metal)」란 제목의 논문에는, 금속 Si·P의 100 mK에서의 자기 저항 효과에 대한 연구가 보고되어 있으며, 3 mK의 온도에서의 임계 밀도 nc= 3.74 ×1018cm-3이고 전기 저항율(ρ)은 2 ×10-2(Ω·m)인 것으로 보고되어 있다.
또한 최근에는 MOS-FET(금속 산화막 반도체 전계 효과 트랜지스터)의 제조에 있어서, 소자 내의 저항을 낮추기 위해서, 소스(source) 및 드레인(drain)의 확산층 표면과 게이트 전극 상에 실리사이드(silicide) 층을 형성하는 살리사이드(salicide) 기술이 개발되고 있으며, TiSi2, NiSi, CoSi2등의 재료가 검토되고 있다.
전술한 실리콘 반도체 자체와, 금속 Si-P와, 실리사이드 중 어느 것도 10-2(Ω·m)의 반도체의 전기 저항율 이상의 전기 저항율을 갖고 있지 않으므로, ″전류 전달″을 위한 전도체로서 사용될 수 없었다.
그러나, 전술한 바와 같이, 예컨대 한 장의 유리 기판에 다결정 Si-TFT를 형성하고 그 주위의 기판 상에 마이크로프로세서 등의 각종 디바이스를 형성할 경우 시스템의 일체화가 가능하긴 하지만, 유리 기판에 막을 형성하는 데에 사용되는 소재, 특히 금속 이외의 Si계 재료에 전도성을 확보할 수 있는 경우 패키징이 보다 용이해진다.
본 발명은 실리콘에 각종 원소가 비교적 다량 함유되어 있는 신규한 실리콘계 전도성 재료에 관한 것으로, 보다 구체적으로 설명하자면, 필요한 영역을 전도성으로 만드는 패턴으로 실리콘 기판에 P, B, Al 등을 이온 빔에 의해 주입하여, 기판이나 칩 등을 보다 소형화하며 생산성을 향상시키는 신규한 실리콘계 전도성 재료에 관한 것으로, 이러한 실리콘계 전도성 재료는 판재 또는 봉재로 가공되어 접속 단자, 접점 등에 이용되거나, 또는 미립자화되어 수지나 유리 중에 분산됨으로써 전도성 시트재로 제조되는 등, 전도성을 필요로 하는 모든 용도에 적용 가능하다.
도 1a는 아크 용해 후 급냉된 본 발명에 의한 실리콘계 전도성 재료의 결정 조직을 나타내는 모식도이고, 도 1b는 아크 용해 후 급냉되지 않은 반도체의 결정 조직을 나타내는 모식도.
도 2는 아크 용해 후 급냉되지 않은 재료의 결정 조직을 나타내는 단면 EMPA분석 사진(배율 100배)으로, 도 2a는 아무것도 첨가되지 않은 반도체, 도 2b는 Al을 1.0% 첨가한 P형 반도체, 도 2c는 Al를 3.0 wt % 첨가한 P형 반도체의 사진.
도 3은 아크 용해 후 급냉된 본 발명에 의한 실리콘계 전도성 재료의 결정 조직을 나타내는 단면 EMPA 분석 사진(배율 100배)으로, 도 3a는 아무것도 첨가되지 않은 반도체, 도 3b는 Al를 1.0 wt % 첨가한 P형 반도체, 도 3c는 Al을 3.0 wt % 첨가한 P형 반도체의 사진.
도 4는 아크 용해 후 급냉되지 않은 재료의 결정 조직을 나타내는 단면 EPMA 분석 사진(배율 100배)으로, 도 4a는 아무것도 첨가되지 않은 반도체, 도 4b는 P를 1.0 wt % 첨가한 N형 반도체, 도 4c는 P를 3.0 wt% 첨가한 N형 반도체의 사진.
도 5는 아크 용해 후 급냉된 본 발명에 의한 실리콘계 전도성 재료 중의 결정 조직을 나타내는 단면 EPMA 분석 사진(배율 100배)으로, 도 5a는 아무것도 첨가되지 않은 반도체, 도 5b는 P를 1.0 wt% 첨가한 N형 반도체, 도 5c는 P를 3.0 wt% 첨가한 N형 반도체의 사진.
도 6은 아크 용해 후의 급냉 방법의 일례를 보여주는 설명도.
본 발명은 반도체 Si를 주체로 하는 재료로, 제조가 용이하고, 취급이 간단하며, 상온에서의 전기 저항율이 종래에는 불가능하였던 10-3(Ω·m) 이하이고, 또한 반도체에서는 일반적인 10-6(Ω·m) 이하의 전기 저항율을 달성할 수 있으며, 반도체 Si 기판 내에 필요한 패턴으로 배치되거나, 판재, 봉재, 전선재로 형성될 수 있음은 물론, 미립자화되어 수지나 유리 내에 분산됨으로써 전도성 시트재로도 적용 가능하고, 전도성이 필요한 모든 용도에 적용 가능한 실리콘계 전도성 재료의 제공을 목적으로 하고 있다.
발명자들은 반도체 Si를 주체로 하는 재료로, 상온에서의 전기 저항율이 종래에는 불가능하였던 10-3(Ω·m) 이하이거나, 또는 한층 더 나아가 10-6(Ω·m) 이하로 될 수 있는 재료를 찾던 중에, 종래의 Si 단위체에 각종 불순물 원소를 첨가하면 단위체의 양이 증가됨에 따라 에너지 상태 밀도가 저하되고 제백 효과(Seebeck effect) 계수 또한 꾸준히 감소된다는 점에 주목하였다. 즉, 캐리어 농도 증가와 동시에 밴드 갭(band gap) 중의 불순물 레벨의 밴드 폭이 증가하기 때문에, 결과적으로 에너지 상태 밀도가 저하되고 제백 효과 계수가 감소된다는 사실[에이 에프 조페(A.F.Joffe)의 반도체 열소자 및 열전기 냉각(Semiconductor Thermoelements and Thermoelectric Cooling)(infoserch, London, 1957)]에 착안하였다.
발명자들은, 캐리어가 소정의 농도에 도달하면 캐리어로서의 전자 또는 정공(正孔) 사이에 전자 상관(相關) 또는 구멍 상관이 이루어지며, 반대로 반도체에서의 캐리어의 분리를 통해 캐리어의 에너지 상태 밀도가 높아진다고 생각하였다[피 더블유 앤더슨(P.W.Anderson)의 Phys.Rew.,102(1958)1008 참조]. 즉, 캐리어 농도가 특정 밀도까지 증가되어도 전기 저항은 계속 낮아지지만, 소정의 캐리어 농도에서는 제백 효과 계수가 급격히 증가하여, 결과적으로 성능 지수가 비약적으로 증대된다고 생각하였다.
발명자들은 전술한 가설에 기초하여, Si 단위체에 3족 원소나 5족 원소를 첨가함으로써, 종래부터 알려져 있는 Si-Ge계 및 Fe-Si계와 비교하여, 제백 효과 계수가 같거나 그 이상으로 되며, 또한 소정의 캐리어 농도에서는 매우 높아진다는 것을 알게 되었으며, Si 단위체가 갖고 있는 기본적인 장점을 손상시키는 일이 없이 전술한 가설의 타당성을 후술되는 바와 같은 각종 실험에 의해 확인하였고, 또한 열전 변환 재료로서 바람직한 조성이나 조직을 발견하였다.
또한 발명자들은 전술한 가설에 기초하여 신규한 Si계 전도성 재료를 발견함과 동시에, Si에 3족 원소나 5족 원소 이외의 원소로서 각종 P형 반도체 제작 원소 및 N형 반도체 제작 원소를 첨가하여 Si계 재료를 제작하여, 그 원소 첨가량이 캐리어 농도와 전기 저항과 어떻게 관련되는지를 조사 검토하였다. 그 결과, 전술한 각종 원소를 첨가하여 캐리어 농도를 조정함으로써 전기 저항을 낮출 수 있으며, 예컨대 Zn, B, P, Al, Ga, Nd, Y 등이 0.001 at% 이상 함유된 경우 전기 저항율(ρ)이 1 ×10-3(Ω·m/) 이하의 P형 반도체로 되고, 또한 1 at% 이상 함유된 경우 전도성 재료의 전기 저항율은 1 ×10-6(Ω·m) 이하로 되며, 적합한 예에서는 1 ×10-7(Ω·m) 이하로 된다는 것을 알게 되었다.
또한 발명자들은, Si를 P형 반도체로 만들기 위한 첨가 원소로서 알려져 있는 첨가 원소 A(Be, Mg, Ca, Sr, Ba, Zn, Cd, Hg, B, Al, Ga, In, Tl)와, 천이 금속 원소 M1(Y, Mo, Zr) 및 Si를 N형 반도체로 만들기 위한 첨가 원소로서 알려져 있는 첨가 원소 B(N, P, As, Sb, Bi, O, S, Se, Te)와, 천이 금속 원소 M2(Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Nb, Ru, Rh, Pd, Ag, Hf, Ta, W, Re, Os, Ir, Pt, Au, 단 Fe는 10 at% 이하), 그리고 희토류 원소 RE(La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Yb, Lu)로 이루어진 각 군의 하나 이상의 요소가 특히 유효하며, 이들 원소는 단독으로 또는 복합적으로 첨가되는 것이 특히 유효하고, 또한 전술한 것 이외의 요소에 의해 유사한 전도성 재료가 얻어질 수도 있다는 것을 알게 되었다.
또한, 발명자들은 이전에 발견한 열전 변환 재료로서 바람직한 조성이나 조직 상태를 갖는 제품이 전도성 재료로도 양호한 특성을 발휘할 수 있다는 것을 발견하였다. 또한 전기 저항율(ρ)을 낮추기 위해 이루어진 검토 결과, 모든 원소가 Si에 첨가되기에 적당하며, 또 선택한 원소에 따라 최적의 첨가량이 다르고, 이 첨가량 범위는 2개 이상의 첨가 원소가 사용되는 경우 변화하는 경향이 있음을 발견하였고, 선택한 원소에 대응하는 첨가량으로 금속화 또는 화합물화하지 않는 범위 및 제조 방법에 의해 전도성 재료를 제조함으로써, 조직 상태와 관계 없이 임의의 또는 약 10-7(Ω·m)의 전기 저항율(ρ)을 갖는 전도성 재료를 얻을 수 있으며, 특히 이온 주입법을 이용하여 Si 기판에 자유롭게 전도성 라인을 설치할 수 있다는 것을 발견하였다. 이러한 발견에 의해 본 발명을 완성하였다.
한편, 발명자들은 Si에 각종 원소를 도핑하고, 캐리어 농도가 1017∼1021(M/m3)이고 저항이 낮은 실리콘계 전도성 재료를 얻기 위해서 가능한 한 첨가 원소를 소정 성분 비율을 초래하는 첨가량으로 첨가되도록 하는 각종 원소 첨가 방법을 검토한 결과, 사전에 첨가 원소와 Si의 화합물을 제작하여, Si 단위체에 첨가하여 화합물 형태로 용해함으로써, 첨가 화합물의 융점이 Si의 융점에 가까와지도록 하여 성분 편차를 최소화할 수 있다는 것을 발견하였다.
특히, Si 반도체 중의 캐리어 농도를 제어하는 데에 사용되는 첨가 원소로서, 예컨대 B, Al, Ga, In, Tl 등의 3족, N, P, As, Sb, Bi 등의 5족, 또는 Be, Mg, Ca, Sr, Ba 등의 2족, Zn, Cd, Hg 등의 2B족, O, S, Se, Te, Po 등의 6족의 원소를 도핑하는 때에, Al4Si, B4Si, Mg2Si, Ba2Si, SiP, SiO2, SiS2, Si3N4등의 Si계 화합물을 이용하여 용해시킴으로써, 보다 균일하고도 보다 정밀하게 캐리어 농도를 제어할 수 있다는 것을 발견하였고, 또한 순도가 낮은 Si 원료의 사용 여부를 검토한 결과, 순도 3N의 원료도 충분히 사용할 수 있다는 것을 발견하였다.
또한 발명자들은 실리콘계 전도성 재료의 저항을 더욱 낮출 목적으로 다방면으로 검토한 결과, 반도체 벌크(bulk) 중에 미세한 반도체 결정 입자상(semiconductor grain phase)과 불연속적인 금속 전도 입계상(metal conduction grain boundary phase)을 만들어 내는 것으로 상기 문제를 해결할 수 있다는 가정에 도달하였다. 여기서, ″금속 전도 입계상″이란 1018(M/m3) 이상의 캐리어 농도를 가지며 모트(Mott) 전이를 일으키는 금속상 또는 반금속상을 일컫는 것이다.
이러한 관점에서 발명자들은, 분말 야금법에서는 소결 후에 반도체 결정 입자 중에 첨가 원소가 다량 잔존하기 때문에, 반도체상과 금속 전도 입계상이 불명확하게 되어, 반도체상의 전기 저항율이 낮아진다고 생각하여, 아크 용해법에 의해 반도체 결정 입자상과 금속 전도 입계상을 명확히 분리시키는 것을 검토하였다.
발명자들은 Si 반도체의 전기 저항율을 낮추기 위해서, P형 반도체의 경우에는 Si 단위체에 2족, 3족 원소를 첨가하고, 또 N형 반도체의 경우에는 Si 단위체에 5족, 6족 원소를 첨가한 후 각각 아르곤 분위기 중에서 아크 용해한 직후에, 예컨대 칠러(chiller)를 위에서 아래로 유지하여 급냉하여, 평균 결정 입자 직경 0.1 ㎛∼5 ㎛의 미세한 결정 입자 직경을 갖는 재료를 제작하여, 이들의 전기 저항율을 조사한 결과, Si 단위체로의 각종 원소의 첨가량의 합계가 0.001 at% 미만인 경우에는 Si 반도체 벌크 중의 결정 입계에서 첨가 원소가 거의 석출되지 않음에 따라 전기 저항율이 높지만, 첨가량의 합계가 0.001 at%를 초과하면 결정 입계에서 첨가 원소가 일부 석출되기 시작하므로 전기 저항율이 낮고, 또한 그 합계가 1.0 at%를 초과하면 석출로 인해 전기 저항율이 현저하게 낮아진다는 것을 발견하였다.
특히, 본 발명은 Si에 하나 이상의 다른 원소가 0.001 at% 이상, 예컨대 0.1 at%∼25 at%, 또는 선택한 원소의 종류 또는 2개 이상의 원소가 복합적으로 사용되는 경우에 따라 25 at% 이상, 마찬가지로 전술한 P형 반도체 또는 N형 반도체를 제작하기 위한 첨가 원소 그룹으로부터 선택한 원소의 종류 또는 2개 이상의 원소가 복합적으로 사용되는 경우에 따라 바람직하게는 0.5 at%∼20 at% 함유되며, 전기 저항율(ρ)이 1 ×10-3(Ω·m) 이하이고, 바람작한 예에서는 1 ×10-6(Ω·m) 이하인 실리콘계 전도성 재료이다.
본 발명에 의한 실리콘계 전도성 재료는 용해 후에 각종 방법으로 급냉되는 경우, 양호한 전도성을 갖게 되며 반도체 결정 입자상과 벌크 중에 분산되어 있는 금속 또는 반금속의 전도체 결정 입계상이 혼합된다.
또한, 본 발명에 의한 실리콘계 전도성 재료는 이온 주입법 등에 의해서, 다른 원소의 원자가 Si 격자 중에 거의 분산됨으로써, 양호한 전도성을 갖고 있다.
본 발명에 있어서, 첨가되는 원소는 전술한 Si를 P형 반도체, N형 반도체로 만들기 위한 전술한 요소 중 어느 하나이거나, 또는 그 이외의 원소일 수도 있는 것으로 특정하게 한정되어 있는 것은 아니지만, 이온 반경이 너무 다른 원소를 첨가하면 거의가 입계상에서 석출되어 버리므로, 이온 반경이 Si의 이온 반경과 비교적 가까운 원소가 첨가되는 것이 바람직하다. 또한, Si 단위체에 첨가되는 원소의 합계량이 원소가 단독으로 또는 복합적으로 첨가되든지 간에 0.001 at% 미만인 경우에는 Si 반도체 벌크 중의 결정 입계에서 첨가 원소가 거의 석출되며 전기 저항율이 낮아지기 때문에, 원소는 0.001 at% 이상 첨가된다. 다만 첨가 원소에 따라, 0.001 at% 정도에서 원하는 충분한 전기 저항율을 얻을 수 없는 경우도 있고, 바람직하게는 0.1 at% 이상 및 0.5 at% 이상, 보다 더 바람직하게는 1 at% 이상 첨가된다.
본 발명에 있어서, 첨가 원소의 첨가량 상한이 특별히 한정되어 있지는 않지만, 반도체 벌크 중에 미세한 반도체 결정 입자상과 불연속적인 금속 전도 입계상을 만들어 내는 것이 가능한 원소와 그 최적 첨가량, 또는 조합 원소와 그 첨가량에 대해 각종 케이스가 있으며, 또한 첨가량이 지나치게 많으면 첨가 원소가 결정 중의 Si 원자와 일부 치환되지 않고 별도의 결정상이 석출되어 저항치가 낮아질 수 없기 때문에, 저항치를 낮추기 위해서는 첨가량을 적절하게 선정할 필요가 있다. 특히 원소가 복합되어 첨가되는 경우에는, 그 바람직한 첨가량이 단독 첨가의 경우와 다를 수가 있으므로, 저항치를 낮추기 위해서는 첨가량을 적절하게 선정할 필요가 있다.
예컨대, Si를 P형 반도체로 만들기 위한 첨가 원소는 첨가 원소 A(Be, Mg, Ca, Sr, Ba, Zn, Cd, Hg, B, Al, Ga, In, Tl) 및 천이 금속 원소 M1(Y, Mo, Zr)의 각 군이며, Si를 N형 반도체로 만들기 위한 첨가 원소는 첨가 원소 B(N, P, As, Sb, Bi, O, S, Se, Te), 천이 금속 원소 M2(Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Nb, Ru, Rh, Pd, Ag, Hf, Ta, W, Re, Os, Ir, Pt, Au, 단지 Fe는 10 at% 이하), 그리고 희토류 원소 RE(RE; La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Yb, Lu)의 각 군이 있고, 이들의 단독 또는 복합 첨가에 의해 캐리어 농도를 소정 범위, 즉 1017∼1021(M/m3)에 도달하도록 원소를 선정하고 그 첨가량을 조정하여, 전기 저항율을 낮출 수 있다.
전술한 원소 및 그 첨가량을 선정하여 캐리어 농도를 제어함으로써 전기 저항율을 낮추는 경우, P형 반도체로 만들기 위한 첨가 원소와 N형 반도체로 만들기 위한 첨가 원소를 각각 10 at% 이하, 총량으로는 20 at% 이하 함유시켜, 10l7∼1021(M/m3)의 범위로 제어하는 것이 바람직하다.
또한, 원소의 선정과 그 첨가량을 조정하여 캐리어 농도가 1021(N/m3) 이상이 되도록 할 수 있으며, 이것은 목적으로 하는 전기 저항율에 따라 선정될 수 있다.
또한 본 발명에 있어서, Si에 P형 또는 N형 반도체로 만들기 위한 각종 원소를 도핑하여, 캐리어 농도를 1017∼1021(M/m3)로 조정하기 위해, 예컨대 B, Al, Ga, In, Tl 등의 3족, N, P, As, Sb, Bi 등의 5족, 또는 Be, Mg, Ca, Sr, Ba 등의 2족, Zn, Cd, Hg 등의 2B족, O, S, Se, Te, Po 등의 6족의 원소를 도핑할 경우, Al4Si, B4Si, Mg2Si, Ba2Si, SiP, SiO2, SiS2, Si3N4등의 Si계 화합물을 이용하여 용해시킴으로써, 캐리어 농도를 보다 균일하면서도 보다 정밀하게 제어할 수 있으며, 캐리어 농도를 10l7∼1021(M/m3)의 범위로 조절할 수 있다. 또한, 순도가 낮은 Si 원료의 사용 여부를 검토한 결과, 순도 3N의 원료라도 충분히 사용할 수 있음을 발견하였다.
또한 본 발명에 있어서, 원소의 선정과 그 첨가량을 조정하여 전기 저항율과 동시에 열전도율도 제어할 수 있고, 예컨대 Si에 3족 원소와 5족 원소 각각을 적어도 1종씩 첨가하여, 캐리어 농도를 1019∼1021(M/m3)으로 제어함으로써, Si 중의 캐리어 농도를 바꾸지 않고서 결정 구조를 흐트러트리는 것이 가능하고, 열전도율을 30∼90% 낮춰, 실온에서 150W/m·K 이하가 되도록 할 수 있다.
또한, 전술한 예에서는 3족 원소를 5족 원소보다 0.3∼5 at% 더 많이 함유시킴으로써 P형 반도체를 얻을 수 있고, 5족 원소를 3족 원소보다 0.3∼5 at% 더 많이 함유시킴으로써 N형 반도체를 얻을 수 있으며, Si에 3-5족 화합물 반도체 또는 2-6족 화합물 반도체를 첨가하고, 또한 3족 원소 또는 5족 원소의 적어도 1종을 첨가하여, 캐리어 농도를 1019∼1021(M/m3)에 제어함으로써, Si 중의 캐리어 농도를 바꾸지 않고서도 결정 구조를 흐트러트리는 것이 가능하고, 열전도율이 실온에서 150 W/m·K 이하가 되도록 할 수 있다.
또한, Si에 Ge, C, Sn의 4족 원소를 0.1∼5 at% 함유시키고, Si 원소의 일부를 at량이 다른 4족 원소와 치환시킴에 따라, 결정 중의 포논(phonons)의 산란이 커져, 반도체의 열전도율을 20∼90% 로 낮춰 실온에서 150 W/m·K 이하가 되도록 할 수 있다.
본 발명에 있어서, 주요 첨가 원소의 첨가량과 전기 저항율을 이하에 나타낸다.
Zn 7.0 at% 4.4 ×10-7Ω·m(25℃)
A1 7.0 at% 3.6 ×10-7Ω·m(25℃)
Al 8.0 at%, Y 3.0 at% 7.60 ×10-7Ω·m(25℃)
Al 8.0 at%, Zr 3.0 at% 7.60 ×10-7Ω·m(25℃)
Nd 15.0 at% 8.3 ×10-7Ω·m(25℃)
Bi 6.0 at%, Ti 6.0 at% 8.2 ×10-7Ω·m(25℃)
P 15.0 at% 9.40 ×10-7Ω·m(25℃)
Gs 8.0 at%, Zr 3.0 at% 9.60 ×10-7Ω·m(25℃)
Bi 6.0 at%, Ni 6.0 at% 1.1 ×10-6Ω·m(25℃)
P 10.0 at% 1.1 ×10-6Ω·m(25℃)
Al 4.0 at%, Y 2.0 at% 1.1 ×10-6Ω·m(25℃)
As 3.0 at% 1.2 ×10-6Ω·m(25℃)
Bi 15.0 at% 1.2 ×10-6Ω·m(25℃)
Zn 1.0 at%, Cd 1.0 at% 1.2 ×10-6Ω·m(25℃)
A1 3.0 at%, Zr 2.0 at% 1.3 ×10-6Ω·m(25℃)
Fe 15.0 at% 1.5 ×10-6Ω·m(25℃)
B 8.0 at%, P 2.0 at% 2.4 ×10-6Ω·m(25℃)
참고로 주된 도체의 전기 저항율을 나타내면, 동은 1.72 ×10-8Ω·m, 알루미늄은 2.75 ×10-8Ω·m, 철은 9.8 ×10-8Ω·m, 주석은 1.14 ×10-7Ω·m, 납은 2.19 ×10-7Ω·m 이다.
본 발명에 있어서, 첨가 원소와 Si의 화합물은 비교적 안정적인 화합물이 되는 것이 바람직하며, 또한 화합물마다 제조 방법이 다르긴 하지만, 아크 용해, 고주파 용해 등으로 제작 가능한 화합물이 융점이 높아 용해 시의 비산이 적어 바람직하다.
본 발명에 있어서, Si에 P형 또는 N형 반도체로 만들기 위한 첨가 원소가 단독으로 또는 복합적으로 필요한 양만큼 함유되도록 첨가 원소를 용해시키고, 이것을 칠러에서 급냉시키거나, 또는 회전롤로써 용융물을 초급냉시킴으로써, 대부분 또는 모두를 무정형(無定形)으로 만든 후 열처리하는 등, 각종 방법으로 용융물을 급냉시킴으로써, 반도체 결정 입자상과 벌크 중에서 분산되는 금속 또는 반금속의 전도체 결정 입계상으로 이루어지는 실리콘계 전도성 재료를 얻을 수 있다.
Si를 주체로 하는 본 발명의 실리콘계 전도성 재료는 전도성을 필요로 하는 모든 용도에 적용 가능한 재료로서, 그 평균 결정 입경은 특별히 한정되어 있지는 않다. 그러나, 예컨대 평균 결정 입경이 0.1 ㎛∼5 ㎛인 경우, 결정 입경이 보다 미세해지고 금속 입계상이 분산되어 존재하게 되기 때문에, 이 분산된 금속 입계상을 호핑(hopping)하여 전자나 구멍 캐리어를 이동시켜 전기 저항율을 낮출 수 있다.
본 발명에 있어서, 급냉 방법은 공지의 어느 방법이나 채용할 수 있다. 예컨대, 아크 용해 직후에, 도 6에 도시된 바와 같이, 용해 도가니(3)를 그 두꺼운 부분에 냉각 수관(4)이 배치되어 수냉 가능하도록 설치하고, 이 용해 도가니(3) 내측의 용융 잉곳(5)을 열전도율이 우수한 금속제 칠러(6)와 수냉된 용해 도가니(3) 사이에 끼워 넣어 급냉시킴으로써, 용융 잉곳(5)의 결정 입경을 미세하게 만든다.
특히, 도 1a에 도시된 바와 같이, 급냉에 의해 결정이 미세해진 금속 또는 반금속 입계상이 분산되면 전기 저항율이 낮아진다. 그러나 아크 용해 후 급냉하지 않은 경우에는, 도 1b에 나타내는 바와 같이, 결정 입자(1)의 입경이 커져, 금속 또는 반금속 결정 입계상(2)이 부분적으로 연결되어 온도 구배에 의해 발생한 반도체 상의 열 기전력을 상쇄시키기 위해 입계상(2 )중의 캐리어가 이동하기 때문에, 전기 저항율이 현저하게 낮아진다.
도 2 및 도 3은 반도체 중의 결정 조직을 나타내는 단면 XMA 분석 사진(배율 100배)으로, 도 2a와 도 3a는 아무것도 첨가되지 않은 반도체를, 도 2b와 도 3b는 Al을 1.0 wt% 첨가한 P형 반도체를, 도 2c와 도 3c는 Al을 3.0 wt% 첨가한 P형 반도체를 나타내는 것으로, 도 2는 어느것도 아크 용해 후 급냉을 행하지 않은, 도 3은 아크 용해 후 급냉을 행한 것을 보여주고 있다. 즉, 필요한 첨가 원소를 첨가하여 아크 용해 후 급냉시키면, 반도체 중의 결정 조직을 모식적으로 나타낸 도면 1a에서와 같이, 결정이 미세해져 금속 또는 반금속 입계상이 분산하게 되는 것을 잘 알 수 있다.
또한, 도 4 및 도 5도 마찬가지로 단면 XMA 분석 사진(배율 100배)으로, 도 4a와 도 5a는 아무것도 첨가되지 않은 반도체를, 도 4b와 도 5b는 Al을 1.0 wt% 첨가한 P형 반도체를, 도 4c와 도 5c는 Al을 3.0 wt% 첨가한 P형 반도체를 나타내고 있으며, 도 4는 어느것도 아크 용해 후 급냉을 행하지 않은, 도 5는 아크 용해 후 급냉을 행한 것을 보여주고 있다. 즉, 필요한 첨가 원소를 첨가하여 아크 용해 후 급냉시키면, 반도체 중의 결정 조직을 모식적으로 나타낸 도 1a에서와 같이, 결정이 미세해져 금속 또는 반금속 입계 상이 분산하게 되는 것을 잘 알 수 있다.
또한, 고온의 Si계 용융물의 급냉 방법으로는, 필요한 평균 결정 입경을 제어할 수 있는 공지의 어떠한 방법도 채용할 수 있지만, 용융 잉곳을 압연 냉각시키거나, 용융 온수를 2개의 롤로 판형으로 냉각시켜도 좋고, 또한 2개의 롤로 박판형, 리본형으로 초급냉시켜 대부분 또는 전부를 무정형으로 만든 후, 평균 결정 입경이 상기 범위가 되도록 조건을 적절하게 선정하여 열처리하는 방법도 채용할 수 있다.
또한, 본 발명에 있어서, Si에, P형 또는 N형 반도체로 만들기 위한 첨가 원소가 단독으로 또는 복합적으로 필요한 양만큼 함유되도록 첨가 원소를 용해시키고, 이것을 냉각시켜 얻은 잉곳, 리본, 플레이크(flakes) 등의 반도체 재료를 필요한 입경의 분쇄 가루로 분쇄하고, 이 분쇄 가루를 기계적 합금법에 의해 미세 결정화한 후, 저온 열간 프레스법으로 처리함으로써, 기공율이 5∼40%인 다공성의 전도성 재료로 만들 수 있다. 또한 평균 결정 입경이 0.1∼5.0 ㎛ 정도로 작은 경우 전기 저항율에 큰 변화는 없지만, 이 범위를 벗어나면 전기 저항율이 낮아진다.
간략하게 말하여, 전술한 바와 같은 필요한 조성으로 용해시킨 후, 칠러로 급냉시키거나, 또는 회전롤로써 용융물을 초급냉시켜 대부분 또는 모두를 무정형으로 만든 후 열처리하는 등 용융물을 급냉시킴으로써, Si를 주체로 하는 본 발명의 전도성 재료는 그 결정입경이 미세해지게 되고, 금속 입계상이 분산되어 존재하게 되기 때문에, 이 분산된 금속 입계상을 호핑하여 전자나 구멍의 캐리어가 이동하여 전기 저항율을 낮춘다.
또한, 첨가 원소의 종류와 그 편성에 따라 용해 후에 급냉시키는 방법을 취하지 않고서도 용해한 용융물을 통상적으로 냉각시킨 후 열처리하여 입자 성장시키는 방법으로, 반도체 결정 입자상과 벌크 중에서 분산되는 금속 또는 반금속의 전도체 결정 입계상으로 이루어지는 조직을 얻을 수 있는 경우가 있다. 그러나, 용해 후에 급냉시키는 방법에 의해 보다 용이하게 전술한 조직를 얻을 수 있다.
본 발명에 의한 실리콘계 전도성 재료는 반도체 결정 입자상과 벌크 중에서 분산되는 금속 또는 반금속의 전도체 결정 입계상으로 이루어지는 것을 특징으로 하지만, 이온 주입법 등에 의해 다른 원소의 원자가 Si의 격자 사이에 거의 분산되었던 것 같은 상태를 실현하여 전도성 재료로 만들 수 있다.
이온 주입법에 의해 오늘날에는 CPU 등의 집적 회로의 제작과 같이, 매우 미세한 패턴으로 P나 B를 이온 빔으로 주입할 수 있으나, 정밀도가 높지 않더라도 필요한 전도성을 달성할 수 있는 정밀도로만 주입할 수 있다면 공지의 어느 장치도 적용 가능하고, 바람직하게는 Si 기판을 냉각하여 될 수 있는 한 저온 유지 가능한 구성이 좋다.
본 발명에 의한 실리콘계 전도성 재료는 전도성을 필요로 하는 용도에 따라서 판형, 봉형, 구형, 리본, 미립자 등 모든 형태로 사용될 수 있으며, 예컨대 필요한 원소와 함께 용융시킨 원료를 판재, 봉재, 전선재, 또는 필요한 형상의 전 도성 부품으로 성형하거나, 또는 전술한 실리콘 기판에 P나 B를 이온 빔으로 주입, 패터닝한 그 자체를 사용할 수 있으며, 다시 말해 단결정 또는 다결정 Si 기판 내에 전도성이 필요한 영역에만 첨가 원소가 첨가된 상태이다.
또한, 이들 실리콘계 전도성 재료로부터 전도성 접속 부품을 형성할 수 있으며, 예컨대 단결정 또는 다결정 Si 기판을 다른 기판 단부면에 끼워 맞춰 접속시킨 전도성 재료로 만드는 등 다양의 각종 형태로 형성할 수 있다.
본 발명에 의한 실리콘계 전도성 재료를 미립자화하여, 금속 또는 합금의 벌크 또는 분말 중에 분산시키거나, 각종 수지 재료 내에 분산시키거나, 세라믹스 또는 유리질 기재 내에 분산시키거나, 또한 금속 또는 합금의 벌크 또는 분말, 수지 재료, 세라믹스 또는 유리질 기재로부터 선택되는 혼합 재료 내에 분산시킴으로써, 판재, 봉재, 전선재, 또는 필요한 형상의 전도성 부품으로서 성형된 전도성 재료를 얻을 수 있다.
또한, 본 발명에 의한 실리콘계 전도성 재료를 미립자화하여 금속 또는 합금의 벌크 또는 분말, 수지 재료, 세라믹스 또는 유리질 기재로부터 선택되는 혼합 재료 내에 분산시킨 페이스트(paste)를 제작하여, 예컨대 전도성을 필요로 하는 영역에 도포, 패터닝하여 성형 고화(成形固化)시키는 방법으로써, 용이하게 성형 가능한 실리콘계 전도성 재료를 형성할 수 있다.
본 발명에 의한 신규한 실리콘계 전도성 재료는 실리콘 기판에 P나 B를 이온 빔으로 주입하고, 패터닝하여 필요한 전기 전도를 실현함으로써, 기판이나 칩 등을 소형화하고 생산성을 향상시키며, 실리콘계 전도성 재료를 판이나 봉재로 가공하여 접속단자, 접점 등에 이용할 수 있거나, 또는 미립자화하여 수지나 유리 내에 분산시켜 전도성 시트재로 만드는 등, 전도성을 필요로 하는 모든 용도에 적용 가능하다.
따라서, 예컨대 한장의 유리 기판에 다결정 Si-TFT를 형성하여, 그 주위의 기판 상에 마이크로 프로세서 등의 각종 디바이스를 형성하는 경우, 유리 기판에 막을 형성하는 소재인 Si계 재료에 의해 전기 전도가 확보될 수 있고, 패키징이 보다 용이하게 되어, 디스플레이와 시스템의 일체화가 가능해진다.
간략하게 말하여, 본 발명은 전술한 예에 나타낸 바와 같이 단결정 Si 기판이나 다결정 Si 기판과 같은 Si 기판 자체에, 본 발명의 Si계 재료를 얻을 수 있도록 이온 빔을 주입하여, 패터닝하는 방법 외에, 증착법, 이온 스퍼터링법(ion sputtering), 이온 플레이팅법(ion pkating) 등의 공지의 기상 성장법(氣相成長法)에 의해, 각종 패턴의 막과 배선을 형성하거나, 2차원 주입에 의해 막을 형성하거나, 기판 두께 방향 등과 같이 3차원적으로 배치하거나, 페이스트나 입자의 형태로 Si계 재료를 배치하는 등, 공지의 집적 회로 등의 제조 수단 등을 적절하게 선정 이용할 수 있는 이점이 있다.
실시예
실시예 1
본 발명의 전도성 재료를 제작하기 위해서, 고순도 Si(10N)와 3족 원소를 표 1에 나타낸 바와 같이 배합한 후, Ar 가스 분위기 중에서 아크 용해하였다. 이렇게 얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 직경 10 ×2 mm의 형상으로 절단 가공하여, 각각의 캐리어 농도, 전기 저항율, 열전도율을 측정하였다.
전기 저항율은 캐리어 농도와 동시에 전기 저항을 4 단자법에 의해 측정하여 구하였으며, 열전도율은 레이저 플래시법(laser flash)에 의해 200℃에서 측정하였다. 이들의 측정 결과를 표 1에 나타내었다.
실시예 2
N형의 Si 열전 반도체를 제작하기 위해서, 고순도 Si(10N)와 5족 원소를 표 2에 나타내는 바와 같이 배합한 후, Ar 가스 분위기 중에서 아크 용해하였다. 얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 직경 10 ×2 mm의 형상으로 절단 가공하여, 각각의 캐리어 농도, 전기 저항율, 열전도율을 측정하였다. 이들의 측정 결과를 표 2에 나타내었다.
실시예 3
실리콘계 전도성 재료를 제작하기 위해서, 고순도 단결정 Si(10N)와 표 3에 나타낸 바와 같은 원소를 소정의 비율로 측정한 후, Ar 가스 분위기 중에서 아크 용해하였다. 얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 외경 10 ×2 mm의 형상으로 절단 가공하여, 각각의 캐리어 농도, 전기 저항율, 열전도율을 측정하였다. 이들의 측정 결과를 표 3에 나타내었다.
실시예 4
실리콘계 전도성 재료를 제작하기 때문에, 고순도 단결정 Si(10 N)와 표 4에 나타낸 바와 같은 원소를 소정의 비율로 측정한 후, Ar 가스 분위기 중에서 아크 용해하였다. 얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 외경 10 ×2 mm의 형상으로 절단 가공하여, 각각의 캐리어 농도, 전기 저항율, 열전도율을 측정하였다. 이들의 측정 결과를 표 4에 나타내었다. 또한, N, O 원소는 Si3N4, SiO2을 아크 용해 전에 첨가하였다.
실시예 3a 및 실시예 4a
N 형과 P 형의 Si-Ge 반도체를 제작하기 위해서, 그 Si, 다결정 Ge(4 N)를 원자비 4:1로 하여, 표 3, 표 4의 No.19, 20, 40, 그리고 41에 나타낸 원소를 소정의 비율로 측정한 후, Ar 가스 분위기 중에서 아크 용해하였다. 용해 후의 측정 샘플은 실시예 3 및 실시예 4와 동일 형상로 가공하고, 또한 그 측정 조건도 실시예 3 및 실시예 4와 동일하게 하였다.
실시예 5
실리콘계 전도성 재료를 제작하기 위해서, 고순도 Si(10N)와 3족과 5족의 첨가 원소를 표 5-1에 나타낸 바와 같이 배합한 후, Ar 가스 분위기 중에서 아크 용해하였다. 또한 첨가량은 P형의 캐리어 농도가 1019∼l020(M/m3)가 되도록 P형의 원소를 조금 많게 배합하여 용해하였다.
얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 직경 10 ×2 mm의 형상으로 절단 가공하여, 각각의 캐리어 농도, 전기 저항율, 열전도율을 측정하였다. 이들의 측정 결과를 표 5-2에 나타내었다.
실시예 6
실리콘계 전도성 재료를 제작하기 위해서, 고순도 Si(10N)와 3족과 5족의 첨가 원소를 표 6-1에 나타낸 바와 같이 배합한 후, Ar 가스 분위기 중에서 아크 용해하였다. 또한 첨가량은 N 형의 캐리어 농도가 1019∼1020(M/m3)가 되도록 N 형의 원소를 조금 많게 배합하여 용해하였다.
얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 직경 10 ×2 mm의 형상으로 절단 가공하여, 각각의 캐리어 농도, 전기 저항율, 열전도율을 측정하였다. 이들의 측정 결과를 표 6-2에 나타내었다.
실시예 7
실리콘계 전도성 재료를 제작하기 위해서, 2-6 화합물 반도체 또는 3-5 화합물 반도체 및 고순도 Si(10N)와 3족 또는 5족의 첨가 원소를 표 7-1에 나타낸 바와 같이 배합한 후, Ar 가스 분위기 중에서 아크 용해하였다. 또한 3, 5족 원소의 첨가량은 P, N형의 캐리어 농도가 1019∼1020(M/m3)이 되도록 배합하여 용해하였다.
얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 직경 10 ×2 mm의 형상으로 절단 가공하여, 각각의 캐리어 농도, 전기 저항율, 열전도율을 측정하였다. 이들의 측정 결과를 표 7-2에 나타내었다.
실시예 8
실리콘계 전도성 재료를 제작하기 위해서, 고순도 Si(10N)와 3족 원소, 4족 원소를 표 8-1에 나타낸 바와 같이 배합한 후, Ar 가스 분위기 중에서 아크 용해하였다. 얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 직경 10 ×2 mm의 형상으로 절단 가공하여, 각각의 캐리어 농도, 전기 저항율, 열전도율을 측정하였다. 이들의 측정 결과를 표 8-2에 나타내었다.
실시예 9
실리콘계 전도성 재료를 제작하기 위해서, 고순도 Si(l0N)와 5족 원소, 4족 원소를 표 9-1에 나타낸 바와 같이 배합한 후, Ar 가스 분위기 중에서 아크 용해하였다. 얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 직경 10 ×2 mm의 형상으로 절단 가공하여, 각각의 캐리어 농도, 전기 저항율, 열전도율을 측정하였다. 이들의 측정 결과를 표 8-2에 나타내었다.
실시예 10
P형 Si 반도체를 제작하기 위해서, 고순도 단결정 Si(10 N)와 표 10에 나타낸 바와 같은 원소를 소정의 비율로 측정한 후, Ar 가스 분위기 중에서 아크 용해하였다. 얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 직경 10×2 mm의 형상으로 절단 가공하여, 각각 캐리어 농도, 전기 저항율, 열전도율을 측정하였다. 이들의 측정 결과를 표 10에 나타내었다.
실시예 11
N형 Si 반도체를 제작하기 위해서, 고순도 단결정 Si(10N)와 표 11-1에 나타낸 바와 같은 원소를 소정의 비율로 측정한 후, Ar 가스 분위기 중에서 아크 용해하였다. 얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 직경 10 ×2 mm의 형상으로 절단 가공하여, 각각 캐리어 농도, 전기 저항율, 열전도율을 측정하였다. 이들의 측정 결과를 표 11-1, 표 11-2에 나타내었다.
실시예 12
P형 반도체를 제작하기 위해서, 고순도 단결정 Si(10N)와 표 12-1에 나타내는 첨가 원소를 소정의 배합으로 측정한 후, Ar 가스 분위기 중에서 아크 용해하였다. 얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 직경 10 ×2 mm의 형상으로 절단 가공하여, 각각 캐리어 농도, 전기 저항율, 열전도율을 측정하였다. 이들의 측정 결과를 표 12-1과 표 12-2에 나타내었다.
실시예 13
N형 반도체를 제작하기 위해서, 고순도 단결정 Si(10 N)와 표 13-1에 나타내는 첨가 원소를 소정의 배합으로 측정한 후, Ar 가스 분위기 중에서 아크 용해하였다. 얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 직경 10 ×2 mm의 형상으로 절단 가공하여, 각각 캐리어 농도, 전기 저항율, 열전도율을 측정하였다. 이들의 측정 결과를 표 13-1과 표 13-2에 나타낸다. 또, N, O 원소는 Si3N4, SiO2을 아크 용해 시에 첨가하였다.
실시예 12a 및 실시예 13a
N형과 P형 Si-Ge 반도체를 제작하기 위해서, 그 Si, 다결정 Ge(4N)를 원료비로 4:1로 하고, 표 14-1, 표 15-1의 No.29, 30, 59 및 60에 나타낸 원소를 소정의 비율로 측정한 후, Ar 가스 분위기 중에서 아크 용해하였다. 용해후의 측정 샘플은 실시예 12와 동일 형상으로 가공하고, 그 측정 조건도 실시예 1과 동일하게 하였다.
실시예 14
실리콘계 전도성 재료를 제작하기 위해서, 고순도 단결정 Si(10N)와 표 14-1, 표 14-2에 나타낸 바와 같은 원소를 소정의 비율로 측정한 후, Ar 가스 분위기 중에서 통상에 아크 용해하고 그 직후에 위에서 아래로 칠러를 유지하여 급냉시켜 샘플을 제작하였다. 또한, 비교를 위해 통상에 아크 용해한 샘플을 1000℃ 정도로 열처리하여 결정을 입자 성장시킨 비교 샘플을 제작하였다.
아크 용해 도가니의 형상은 도 6에 나타낸 바와 같이 역원추형으로, 상부 내경 60 mm, 바닥부 내경 40 mm, 깊이 30 mm 이고, 칠러는 정확히 이 도가니에 들어 가는 치수로 형성하였지만, 냉각 효율을 높리기 위해서, 열용량이 커지도록 두께를 50 mm로 가공한 것을 사용하였다.
얻어진 버튼형의 잉곳의 치수 형상은 외경 40 mm ×4 mm 였다. 이 잉곳을 5 ×5 ×3 mm, 10 ×10 ×2 mm, 외경 10 ×2 mm의 형상으로 절단 가공하여, 각각 캐리어 농도, 전기 저항율, 열전도율을 측정하였다. 이들의 측정 결과를 표 14-1, 표 14-2에 나타내었다.
평균 결정 입경은 샘플을 연마 후 화학 에칭하여 측정하였다. 통상의 아크 용해한 샘플의 평균 결정 입경은 10∼20 ㎛ 정도였다. 또한, 결정 입자 내와 결정입계 내의 첨가 원소의 석출 상태에 대하여 EPMA에 의해 관찰한 결과, 급냉 샘플에서는 첨가 원소가 입계를 따라 분산되어 존재하고 있었지만, 급냉하지 않는 2종의 샘플에서는 거의 연속적으로 입계를 따라 띠형으로 존재하고 있었다.
실시예 15
N형 Si 반도체를 제작하기 위해서, 고순도 단결정 Si(10N)와 표 15-1, 표 15-2에 나타낸 바와 같은 원소를 소정의 비율로 측정한 후, Ar 가스 분위기 중에서 통상에 아크 용해한 샘플과, 아크 용해 직후에 칠러로 위에서 아래로 유지하여 급냉한 샘플의 2종류를 제작하였다. 또한, 비교를 위해 통상적으로 아크 용해한 샘플을 1000℃ 정도로 열처리하여 결정을 입자 성장시킨 비교 샘플을 제작하였다. 아크 용해 후의 급냉 방법은 실시예 14와 동일하게 하였다.
얻어진 버튼형의 잉곳의 치수 형상은 외경 40 ×4 mm 였다. 그 잉곳을 5 ×5 ×3 mm, 10 ×10 ×2 mm, 외경 10 × 2mm의 형상으로 절단 가공하여, 각각 캐리어 농도, 전기 저항율, 열전도율을 측정하였다. 이들의 측정 결과를 표 15-1, 표15-2에 나타내었다.
평균 결정 입경은 샘플을 연마 후 화학 에칭하여 측정하였다. 통상의 아크 용해한 샘플의 평균 결정 입경은 10∼20 ㎛ 정도였다. 또한, 결정 입자 내와 결정입계의 첨가 원소의 석출 상태에 관하여 EPMA에 의해 관찰한 결과, 급냉 샘플에서는 첨가 원소가 입계를 따라 분산되어 존재하고 있었지만, 급냉하지 않는 2종의 샘플에서는 거의 연속적으로 입계를 따라 띠형으로 존재하고 있었다.
실시예 16
P형 Si 반도체를 제작하기 위해서, 고순도 단결정 Si(10N)와 표 16-1에 나타낸 각종 원소를 소정의 비율로 측정한 후, Ar 가스 분위기 중에서 아크 용해하였다. 얻어진 버튼형의 잉곳을 굵게 분쇄하고, 디스크 밀(disk mill)에서 분쇄한 후, 제트 밀(jet mill) 분쇄하여 표 1에 나타낸 평균 입경의 분말을 제작한 후, 표 16-2, 16-3에 나타낸 열간 프레스 조건에 3시간 유지하여, 표 16-2에 나타낸 각종 기공율을 갖는 소결체를 제작하였다.
또한, 얻어진 버튼형의 잉곳을 Ar 분위기 중에서 50시간 기계적 합금한 후, 표 16-2, 표 16-3에 나타낸 열간 프레스 조건에 3시간 유지하여, 표 16-3에 나타낸 여러가지의 평균 결정 입경을 갖는 소결체를 제작하였다.
얻어진 소결체를 5 ×5 ×5 mm, 10 ×10 ×2 mm, 외경 10 ×2 mm의 형상으로 절단 가공하여, 각각 캐리어 농도, 전기 저항율, 열전도율을 측정하였다. 이들의 측정 결과를 표 16-l, 표 16-2, 표 16-3에 나타내었다.
실시예 17
N형 Si 반도체를 제작하기 위해서, 고순도 단결정 Si(10N)와 표 17-1에 나타낸 각종 원소를 소정의 비율로 측정한 후, Ar 가스 분위기 중에서 아크 용해하였다. 얻어진 버튼형의 잉곳을 굵게 분쇄하고, 디스크 밀에서 분쇄한 후, 제트 밀에서 분쇄하여 표 17-1에 나타낸 평균 입경의 분말을 제작한 후, 표 17-2에 나타낸 열간 프레스 조건에 3시간 유지하여, 표 17-3에 나타낸 각종 기공율을 갖는 소결체를 제작하였다.
또한, 얻어진 버튼형의 잉곳을 Ar 분위기 중에서 50시간 기계적 합금한 후, 표 17-3에 나타낸 열간 프레스 조건에 3시간 유지하여, 표 17-5에 나타낸 각종 평균 결정 입경을 갖는 소결체를 제작하였다. 얻어진 소결체를 실시예 1과 동일한 치수로 가공하여 각종 측정용의 샘플을 제작하였다. 열전 특성의 측정 조건은 실시예 1과 동일하게 하였다. 이들의 측정 결과를 표 17-2와 표 17-3에 나타내었다.
실시예 18
P형 Si 반도체를 제작하기 위해서, 고순도 Si(10N) 또는 저순도 Si(3N)와 표 18에 나타낸 Si계 화합물을 소정의 비율로 배합한 후, Ar 가스 분위기 중에서 아크 용해하였다. 또한, 첨가량은 캐리어 농도가 1020(M/m3)가 되도록 배합하여 용해하였다. 얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 외경 10 ×2 mm의 형상으로 절단 가공하여, 각각의 캐리어 농도, 전기 저항율, 열전도율을 측정하였다. 이들의 측정 결과를 표 18에 나타내었다.
또, 표 18에서 알 수 있는 바와 같이, 첨가 원소를 Si 화합물로 한 경우는, 용해 후 분석치가 나타내는 바와 같이 용해 시의 첨가 원소의 증발·비산이 적기 때문에 95% 이상 남아, 첨가량을 정확하게 제어할 수 있었다.
실시예 19
N형 Si 반도체를 제작하기 위해서, 고순도 Si(10N) 또는 저순도(3N)와 표 19에 나타내는 Si계 화합물을 소정의 비율로 배합한 후, Ar 가스 분위기 중에서 아크 용해하였다. 또한, 첨가량은 캐리어 농도가 1020(M/m3)가 되도록 배합하여 용해하였다. 얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 외경 10 ×2 mm의 형상으로 절단 가공하여, 각각의 캐리어 농도, 전기 저항율, 열전도율을 측정하였다. 이들의 측정 결과를 표 19에 나타낸다.
또, 표 19에서 알 수 있는 바와 같이, 첨가 원소를 Si 화합물로 한 경우는 용해후 분석치가 나타내는 바와 같이 용해시 의 첨가 원소의 증발·비산이 적기 때문에 95% 이상 남아, 첨가량을 정확하게 제어할 수 있었다.
실시예 20
실리콘계 전도성 재료를 제작하기 위해서, 고순도 단결정 Si(10N) 기판에 이온 빔 장치를 이용하여 얇은 선이 인출되도록 소정 폭 및 깊이에 걸쳐 Si 중에 B가 3 at% 함유되도록 도핑한 후, 그 도핑한 영역의 전기 저항을 측정한 결과, 10-5(Ω·m) 클래스의 전기 저항율을 나타내며, 전번의 용융에 의해 B를 3 at% 함유하는 전도성 재료와 동등한 특성을 나타내는 것을 알 수 있었다.
본 발명에 의한 실리콘계 전도성 재료는 다이아몬드형 결정 구조를 갖는 Si에, 필요한 각종 원소, 천이 금속 원소, 또는 희토류 원소를 첨가하고, 그 첨가 원소의 종류와 첨가량을 적절하게 선정하여 조정함으로써, 전기 저항을 낮출 수 있다. 또한, 급냉에 의해 반도체의 평균 결정 입경이 미세해지고, 금속 또는 반금속을 나타내는 입계상이 분산되는 구성이 이루어짐으로써, 전기 저항율이 10-5(Ω·m) 이하로 우수한 전도성을 갖는 실리콘계 전도성 재료를 얻을 수 있다. 또한 이온 주입법 등에 의해, 다른 원소의 원자가 Si의 격자 사이에 거의 분산되는 바와 같은 상태를 실현함으로써, 전기 저항율이 10-5(Ω·m) 이하로 우수한 전도성을 갖는 전도성 재료를 얻을 수 있다.
본 발명에 의한 실리콘계 전도성 재료의 용도, 사용 형태는 전도성을 필요로 하는 모든 용도에 적용 가능하고, 이러한 용도에 따라서 판형, 봉형, 구형, 미립자 등 모든 형태로 사용될 수 있으며, 예컨대 필요한 원소와 함께 용융된 원료를 판재, 봉재, 전선재, 또는 필요한 형상의 전도성 부품으로 성형하는 것 외에도, 기상 성장법에 의해 막을 형성하여 패터닝하거나, 실리콘 기판에 P나 B를 이온 빔으로 주입하여 패터닝함으로써 전기 전도 경로를 자유롭게 형성할 수 있다.

Claims (27)

  1. Si에 1종 이상의 다른 원소를 0.001 at% 이상 함유하고, 전기 저항율(ρ)이 1 ×10-3(Ω·m) 이하인 것을 특징으로 하는 실리콘계 전도성 재료.
  2. 제1항에 있어서, 반도체 결정 입자상과, 벌크 중에 분산되어 있는 금속 또는 반금속의 전도체 결정 입계상으로 이루어지는 것을 특징으로 하는 실리콘계 전도성 재료.
  3. 제1항에 있어서, 다른 원소의 원자가 Si의 격자 사이에 거의 분산되는 것을 특징으로 하는 실리콘계 전도성 재료.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 다른 원소가 첨가 원소 A(Be, Mg, Ca, Sr, Ba, Zn, Cd, Hg, B, Al, Ga, In, Tl), 천이 금속 원소 M1(Y, Mo, Zr)의 각 군의 원소의 단독 또는 복합형인 것을 특징으로 하는 실리콘계 전도성 재료.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 다른 원소가 첨가 원소 B(N, P, As, Sb, Bi, O, S, Se, Te), 천이 금속 원소 M2(Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Nb, Ru, Rh, Pd, Ag, Hf, Ta, W, Re, Os, Ir, Pt, Au), 희토류 원소 RE(La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Yb, Lu)의 각 군의 원소의 단독 또는 복합형인 것을 특징으로 하는 실리콘계 전도성 재료.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 다른 원소가 첨가 원소 A(Be, Mg, Ca, Sr, Ba, Zn, Cd, Hg, B, Al, Ga, In, Tl), 첨가 원소 B(N, P, As, Sb, Bi, O, S, Se, Te), 천이 금속 원소 M1(Y, Mo, Zr), 천이 금속 원소 M2(Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Nb, Ru, Rh, Pd, Ag, Hf, Ta, W, Re, Os, Ir, Pt, Au), 희토류 원소 RE(La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Yb, Lu)의 각 군의 원소의 단독 또는 복합형인 것을 특징으로 하는 실리콘계 전도성 재료.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 다른 첨가 원소를 0.1 at%∼25 at% 함유하고, 전기 저항율(ρ)이 1 ×10-5(Ω·m) 이하인 것을 특징으로 하는 실리콘계 전도성 재료.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 형태가 리본형, 판형, 봉형, 구형인 것을 특징으로 하는 실리콘계 전도성 재료.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서, 형태가 기판 상에 형성되는 박막인 것을 특징으로 하는 실리콘계 전도성 재료.
  10. 제1항 내지 제7항 중 어느 한 항에 있어서, 형태가 단결정 또는 다결정 Si 기판이며, 전도성이 필요한 영역에만 첨가 원소가 함유되어 있는 것을 특징으로 하는 실리콘계 전도성 재료.
  11. 제10항에 있어서, 이온 주입법에 의해 필요한 첨가 원소가 필요한 패턴으로 Si 기판 내에 도핑되는 것을 특징으로 하는 실리콘계 전도성 재료.
  12. 제11항에 있어서, 상기 첨가 원소는 B 또는 P인 것을 특징으로 하는 실리콘계 전도성 재료.
  13. 제1항 내지 제7항 중 어느 한 항에 있어서, 형태가 단결정 또는 다결정 Si 기판이며, 필요한 첨가 원소가 도핑된 단결정 또는 다결정 Si 기판이 다른 기판과 접속되는 것을 특징으로 하는 실리콘계 전도성 재료.
  14. 제1항 내지 제7항 중 어느 한 항에 있어서, 미립자화되어 금속 또는 합금의 벌크 또는 분말 중에 분산되는 것을 특징으로 하는 실리콘계 전도성 재료.
  15. 제1항 내지 제7항 중 어느 한 항에 있어서, 미립자화되어 수지 재료 내에 분산되는 것을 특징으로 하는 실리콘계 전도성 재료.
  16. 제1항 내지 제7항 중 어느 한 항에 있어서, 미립자화되어 세라믹스 또는 유리질 기재 내에 분산되는 것을 특징으로 하는 실리콘계 전도성 재료.
  17. 제1항 내지 제7항 중 어느 한 항에 있어서, 금속 또는 합금의 벌크 또는 분말, 수지 재료, 세라믹스 또는 유리질 기재로부터 선택되는 혼합 재료 내에 분산되는 것을 특징으로 하는 실리콘계 전도성 재료.
  18. 제1항 내지 제7항 중 어느 한 항에 있어서, 미립자화되어 금속 또는 합금의 벌크 또는 분말, 수지 재료, 세라믹스 또는 유리질 기재로부터 선택되는 혼합 재료내에 분산되는 페이스트로 이루어져, 필요한 영역에 성형 고화(成形固化)되는 것을 특징으로 하는 실리콘계 전도성 재료.
  19. Si에 1종 이상의 다른 원소가 0.001 at% 이상 함유되도록 용해시킨 용융물을 급냉시켜, 반도체 결정 입자상과, 벌크 중에 분산되어 있는 금속 또는 반금속의 전도체 결정 입계상으로 이루어지는 조직을 얻는 것을 특징으로 하는 실리콘계 전도성 재료의 제조 방법.
  20. 제19항에 있어서, 급냉 방법은 칠러(chiller)에 의한 급냉을 포함하는 것을 특징으로 하는 실리콘계 전도성 재료의 제조 방법.
  21. 제19항에 있어서, 급냉 방법은 회전 롤과 접촉시켜 초급냉하여 대부분 또는 모두를 무정형(無定形)으로 만든 후 열처리하는 것을 특징으로 하는 실리콘계 전도성 재료의 제조 방법.
  22. 제21항에 있어서, 초급냉한 후 열처리하는 것을 특징으로 하는 실리콘계 전도성 재료의 제조 방법.
  23. 제19항에 있어서, 급냉 방법은 용융물을 급냉하여 평균 결정 입경을 0.1 ㎛∼5 ㎛으로 만드는 것을 특징으로 하는 실리콘계 전도성 재료의 제조 방법.
  24. Si에 1종 이상의 다른 원소가 0.001 at% 이상 함유되도록 용해시킨 용융물을 냉각 후에 열처리하여, 반도체 결정 입자상과, 벌크 중에 분산되어 있는 금속 또는 반금속의 전도체 결정 입계상으로 이루어진 조직을 얻는 것을 특징으로 하는 실리콘계 전도성 재료의 제조 방법.
  25. 단결정 또는 다결정 Si 기판에 이온 주입법으로 필요한 첨가 원소를 도핑하여, 도핑한 영역을 전도체로 만드는 것을 특징으로 하는 실리콘계 전도성 재료의 제조 방법.
  26. 제1항 내지 제7항 중 어느 한 항에 따른 Si 미립자를 금속 또는 합금의 벌크 또는 분말, 수지 재료, 세라믹스 또는 유리질 기재로부터 선택되는 혼합 재료내에 분산시켜 페이스트형으로 만들고, 필요한 영역 상에서 성형 고화시키는 것을 특징으로 하는 실리콘계 전도성 재료의 제조 방법.
  27. 제1항 내지 제7항 중 어느 한 항에 따른 실리콘계 전도성 재료를 기상 성장법(氣相成長法)에 의해 박막에 형성하는 것을 특징으로 하는 실리콘계 전도성 재료의 제조 방법.
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