KR100398939B1

KR100398939B1 - 열전 변환 재료

Info

Publication number: KR100398939B1
Application number: KR10-2000-7004420A
Authority: KR
Inventors: 야마시타오사무; 사다토미노부히로; 사이고추네카주
Original assignee: 스미토모 도큐슈 긴조쿠 가부시키가이샤
Priority date: 1997-10-24
Filing date: 1998-08-05
Publication date: 2003-10-10
Also published as: CA2307239A1; CN1162920C; AU8560198A; WO1999022410A1; EP1039556A1; KR20010031402A; JP4399757B2; EP1039556A4; CN1280706A

Abstract

본 발명은 Si에 각종 불순물을 첨가한 P형 반도체 혹은 N형 반도체로 이루어져, 생산성이 좋고, 품질이 안정적이며, 저렴하고 또한 높은 성능 지수를 갖는 열전 변환 재료인 신규의 Si계 열전 변환 재료의 제공을 목적으로 하고 있다. Si에 여러 가지 원소를 첨가하면, 캐리어 농도가 10¹⁸(M/m³)까지는 캐리어의 증가와 함께 제벡 계수는 저하되지만, 10¹⁸내지 10¹⁹(M/m³)에 걸쳐 극소치를 지닌다고 하는 성질을 갖는데, 이러한 성질을 갖는 Si에, Be, Mg, Ca, Sr, Ba, Zn, Cd, Hg, B, Al, Ga, In, Tl의 원소를 단독 또는 복합하여, 혹은 N, P, As, Sb, Bi, O, S, Se, Te의 원소를 단독 또는 복합하여, 0.001 원자% 이상, 0.5 원자% 이하 함유하고, 캐리어 농도가 10¹⁷내지 10²⁰(M/m³)인 P형 반도체 혹은 N형 반도체로 이루어진 열전 변환 재료, 나아가 상기 원소를 0.5 원자% 이상, 10 원자% 이하 함유하고, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)인 P형 반도체 혹은 N형 반도체로 이루어진 열전 변환 재료를 얻는다.

Description

열전 변환 재료{THERMOELECTRIC TRANSDUCING MATERIAL}

열전 변환 소자는 최근의 산업계에 있어서 요구가 높은 열 에너지의 유효 이용의 관점에서 실용화가 기대되고 있는 디바이스이며, 예컨대, 폐열을 이용하여 전기 에너지로 변환하는 시스템이나, 옥외에서 간단하게 전기를 얻기 위한 소형 휴대용 발전 장치, 가스 기기의 불꽃 센서 등, 매우 광범위한 용도가 검토되고 있다.

그러나, 지금까지의 알려져 있는 열전 변환 소자는 일반적으로 그 변환 효율이 낮고, 또 사용 온도 범위가 매우 좁은 점이나 제조 방법이 번잡하고, 비용이 비싼 등의 이유로 현재까지 광범위하게 사용하지 못하고 있다.

이 열 에너지에서 전기 에너지로의 변환 효율은 성능 지수(ZT)의 함수이며, ZT가 높을수록 높아진다. 이 성능 지수(ZT)는 수학식 1과 같이 나타내어지고 있다.

여기서, α는 열전 재료의 제벡 계수, σ는 전기 전도율, k 는 열전도율, 그리고 T는 열전 소자의 고온측(T_H)과 저온측(T_L)의 평균치로 나타낸 절대 온도이다.

현재, 가장 높은 성능 지수의 열전 재료는 스쿠테루트형(skutterudite type) 결정 구조를 갖는 IrSb₃[T. Caillet, A. Borshchrysky and J. P. Fleuhal: Proc. 12th Int. Conf. on Thermoelectrics,(Yokohama, Japan, 1993) 132페이지]이며, 그 ZT 값은 약 2.0의 값으로 나타난다. 그러나, Ir의 원료 비용이 매우 비싸기 때문에, 실용화에는 이르지 못하고 있다.

한편, 비용과 환경의 점에서는 Si-Ge계, Fe-Si계가 가장 유망하다고 여겨지고 있다. 그러나 Fe-Si계는 비교적 제벡 계수가 높음에도 불구하고, 전기 저항이 높고, 성능 지수(ZT)는 0.2 이하로, 열전 변환 재료로서 요구되는 특성을 반드시 만족시키는 것이 아니었다.

Si-Ge계 재료도 Ge가 20 내지 30 원자% 함유되어 있고, Ge의 비용이 높다는 점, 또 Ge가 편석(偏析)되기 쉽고, 균질하게 제작하는 것이 곤란하다는 점, 특성면에서는 고온에서 제벡 계수가 커지고, 열전도율은 작지만 전기 저항이 크기 때문에성능 지수(ZT)는 1200K에서 1.0으로, 열전 변환 재료로서 요구되는 특성을 반드시 만족시키는 것이 아니었다.

열전 변환 재료의 제벡 계수는 원리적으로는 열전 변환 재료의 일단을 고온에서 가열하고, 타단을 저온으로 했을 때의 온도차에 의해서 결정된다. 이러한 열전 변환 재료의 연구는 주로 반도체 및 반도체 특성을 보이는 금속간 화합물을 중심으로 행해져 왔다.

그 이유는 금속이나 반금속에 비해 열전도율이 낮게 억제되는 점, 밴드 갭(band gap)의 크기가 있는 정도에 따라, 각종 첨가 원소를 첨가함으로써 밴드 갭 중의 도너(donor) 혹은 억셉터(acceptor) 레벨(level:準位)에서 높은 에너지 상태 밀도를 얻기 쉽고, 높은 제벡 계수를 얻을 수 있는 이점이 있기 때문이다.

열전 반도체에 관한 성능 지수의 최적 조건으로서 Ioffe[A. F. Ioffe: Semiconductor Thermoelements and Thermoelectric Cooling, London, Infosearch Ltd.(1957)]는 비축퇴(非縮退) 반도체에 대해서, α, σ 및 K를 캐리어 농도(n)의 함수로 하여, 하기 수학식 2, 수학식 3, 수학식 4의 형태로 나타냈다.

한편, 금속 또는 반금속과 같이 밴드가 축퇴(縮退)하고 있는 경우의 제벡 계수는 자유 전자 근사로 수학식 5와 같이 구할 수 있다(A. H. Wilson: The Theory of Metals, New York 7, Cambridge Univ. Press, 2sded., 264페이지).

여기서, h는 블랭크 정수, K_B는 볼츠만(Boltzmann) 정수, n은 캐리어 농도, μ는 이동도, e는 전하, m*는 캐리어의 유효 질량, r은 캐리어의 산란 기구에 의존하는 인자, L은 로렌츠(Lorentz) 수이다.

이들 이론에 기초하여 제벡 계수(α), 전기 전도율(σ) 및 열전도율(K)을 도시하면 각각 도 1과 같이 된다. α는 캐리어 농도(n)에 대하여 대수로 역비례하여, n의 증대와 함께 감소한다. 전기 전도율은 n에 대하여 비례하여 n의 증가와 함께 증대한다.

또, K는 수학식 4로 나타내는 바와 같이, 포논(phonon)의 전도(K_ph)와 캐리어의 전도(Kel)의 합으로 주어져, n이 10¹⁹(M/m³) 이하에서는 포논의 전도가 지배적이고, 캐리어 농도에 대하여 거의 일정하지만, n ≥10¹⁹(M/m³) 이상에서 n의 증가와 함께 점차로 증가한다. 따라서, 성능 지수(Z)의 최대치로서는 n = 5 ×10¹⁹(M/m³) 정도라고 여겨져 왔다.

본 발명은 Si를 주체(主體)로 한 높은 변환 효율을 갖는 신규의 열전 변환 재료와 그 제조 방법에 관한 것으로, Si를 주체로 하기 때문에 생산성이 좋고, 품질이 안정되며, 또한 저렴한 열전 변환 재료인 동시에, 특히 Si 반도체 중의 캐리어 농도(carrier concentration)가 10¹⁷내지 10²⁰(M/m³) 혹은 10¹⁹내지 10²¹(M/m³)이 되도록, 첨가 원소의 선정과 첨가량을 조정함으로써, 제벡 계수(Seebeck coefficient)가 매우 크고, 열전 변환 효율을 현저히 높인 P형 반도체 및 N형 반도체로 이루어지는 Si계 열전 변환 재료를 얻는 것이다.

도 1a, 도 1b는 Ioffe의 이론에 의한 캐리어 농도와 열전 변환 특성의 관계를 나타내는 그래프이다.

도 2는 캐리어가 적은 반도체의 밴드 구조를 나타내는 설명도로, 도 2a는 P형 반도체, 도 2b는 N형 반도체이다.

도 3은 캐리어가 많은 반도체의 밴드 구조를 나타내는 설명도로, 도 3a는 P형 반도체, 도 3b는 N형 반도체이다.

도 4와 도 5는 캐리어 농도와 제벡 계수의 관계를 나타내는 그래프이다.

도 6과 도 7은 캐리어 농도와 전기 전도도의 관계를 나타내는 그래프이다.

도 8과 도 9는 캐리어 농도와 열전도도의 관계를 나타내는 그래프이다.

도 10과 도 11은 캐리어 농도와 성능 지수의 관계를 나타내는 그래프이다.

도 12a는 아크 용해후 급냉한 본 발명에 의한 반도체 중의 결정 조직을 나타내는 모식도다.

도 12b는 아크 용해후 급냉하지 않은 반도체 중의 결정 조직을 나타내는 모식도이다.

도 13은 아크 용해의 급냉 방법의 일례를 나타내는 설명도이다.

도 14는 아크 용해후 급냉하지 않은 반도체 중의 결정 조직을 나타내는 단면 XMA 분석 사진도(배율 100배)로, 도 14a는 무첨가, 도 14b는 Al를 1.0 중량% 첨가한 P형 반도체, 도 14c는 Al를 3.0 중량% 첨가한 P형 반도체를 나타낸다.

도 15는 아크 용해후 급냉한 본 발명에 의한 반도체 중의 결정 조직을 나타내는 단면 XMA 분석 사진도(배율 100배)로, 도 15a는 무첨가, 도 15b는 Al를 1.0 중량% 첨가한 P형 반도체, 도 15c는 Al를 3.0 중량% 첨가한 P형 반도체를 나타낸다.

도 16은 아크 용해후 급냉하지 않은 본 발명에 의한 반도체 중의 결정 조직을 나타내는 단면 XMA 분석 사진도(배율 100배)로, 도 16a는 무첨가, 도 16b는 Al을 1.0 중량% 첨가한 P형 반도체, 도 16c는 Al를 3.0 중량% 첨가한 P형 반도체를 나타낸다.

도 17은 아크 용해후 급냉한 본 발명에 의한 반도체 중의 결정 조직을 나타내는 단면 XMA 분석 사진도(배율 100배)로, 도 17a는 무첨가, 도 17b는 P를 1.0 중량% 첨가한 N형 반도체, 도 17c는 P를 3.0 중량% 첨가한 N형 반도체를 나타낸다.

상기 이론은 확실히 캐리어 농도가 낮을 때 정확하다. 그러나, 발명자들은 캐리어가 어느 소정의 농도가 되면, 캐리어인 전자 혹은 정공(正孔) 사이에 전자 상관 또는 정공 상관이 활동하고, 반대로 캐리어가 반도체 중에서 국재화(局在化)되게 되어 캐리어의 에너지 상태 밀도는 높아지는 것이 아닐까라고 생각했다. 즉, 캐리어 농도를 어느 소정의 밀도까지 증가시키더라도 전기 저항은 계속해서 저하하지만, 제벡 계수는 어느 캐리어 농도에서 급격히 증가하여, 결과적으로 성능 지수가 비약적으로 증대되는 것이 아닐까라고 생각했다.

따라서 발명자들은 종래부터 알려진 Si-Ge계, Fe-Si계에 비해, Si 단일체에 각종 원소를 첨가함으로써, 상기한 가설에 기초하여 제벡 계수가 동등 이상, 혹은 소정의 캐리어 농도로 매우 높아지는 것을 알게 되어, Si 단일체가 갖는 본질적인 장점을 손상시키지 않고서 상기 가설의 타당성을 여러 가지 실험에 의해서 확인한 것이다.

또, Si가 주체가 되면 고가의 Ge를 20 내지 30 원자% 함유하는 Si-Ge계에 비해서 대폭 비용을 절감할 수도 있어, 실용화의 가능성이 한층 더 높아질 것으로 생각했다.

또한, Si를 주체로 함으로써, 종래부터 알려진 아크 용해법 등의 제조 방법으로도, 용이하게 안정된 품질을 얻을 수 있게 된다고 생각했다.

본 발명은 발명자들의 상기한 지견 및 가설을 바탕으로, Si에 각종 불순물을 첨가한 P형 반도체와 N형 반도체로 이루어지는, 생산성이 좋고 품질이 안정된 저렴한 열전 변환 재료, 나아가 높은 성능 지수를 갖는 열전 변환 재료인 신규의 Si계 열전 변환 재료의 제공을 목적으로 하고 있다.

발명자들은 상기 발명자들의 가설을 바탕으로 다이아몬드형 결정 구조를 갖는 Si에 여러 가지 원소를 첨가하여 P형 반도체와 N형 반도체를 제작하여, 그 첨가량과 열전 특성의 관계를 조사 검토한 결과, 첨가량, 즉 캐리어 농도가 10¹⁸(M/m³)까지는 캐리어의 증가와 함께 제벡 계수는 저하하지만, 10¹⁸내지 10¹⁹(M/m³)에 걸쳐서 극대치를 갖는 것을, 도 4, 도 5에 나타내는 바와 같이 알아내고, 또 예의 검토를 거듭한 결과, 상기한 캐리어 농도가 10¹⁹내지 10²¹(M/m³) 사이에서 성능 지수가 Si계에서는 최대치를 나타내는 것을 알게 되어, 발명자들의 가설의 타당성을 확인하여, 본 발명을 완성했다.

발명자들은 우선, P형 반도체로 만들기 위한 첨가 원소로서, 첨가 원소 A(Be, Mg, Ca, Sr, Ba, Zn, Cd, Hg, B, Al, Ga, In, Tl), N형 반도체로 만들기 위한 첨가 원소로서, 첨가 원소 B(N, P, As, Sb, Bi, O, S, Se, Te)를 선정하여 그 첨가량과 열전 특성의 관계를 조사 검토했다.

전술한 바와 같이, 발명자들은 캐리어 농도가 10¹⁸(M/m³)까지는 캐리어의 증가와 함께 제벡 계수는 감소하지만, 10¹⁸내지 10¹⁹(M/m³)에 걸쳐서 극대치를 갖는 것을, 실험에 의해 알아내었다.

이 제벡 계수의 극대에 관한 원인은 이하의 점을 생각할 수 있다. 반도체의제벡 계수는 가전자대와 전도대의 밴드 갭의 크기에 의존한다고 하고, 이것에 억셉터 또는 도너를 첨가하면, 억셉터는 가전자대 위에 홀(hole)을, 도너는 전도대 아래에 전자를 갖는 불순물 준위를 형성한다.

캐리어가 적은 반도체의 밴드 구조를 도 2에 나타내는데, 캐리어가 적을 때는 하나의 준위가 되고 있지만, 도 3에 나타내는 바와 같이, 캐리어의 증가와 함께 이들 준위는 띠를 형성하여, 어느 정도의 폭을 갖게 된다. 그 결과, 밴드 갭이 작아져, 제벡 계수는 작아진다. 또, 도면 중의 C.b.는 전도대, V.b.는 가전자대, Eg는 에너지 갭이다.

그런데, 캐리어 농도가 어느 소정의 농도가 되면, 억셉터 또는 도너의 띠 형상으로 된 준위는 가전자대 또는 전도대와 국소적으로 축퇴되어, 그 부분에서의 에너지 상태 밀도가 낮아져, 제벡 계수가 증가한다고 하는 현상이 발생한 것은 아닌 가라고 생각된다.

한편, 전기 전도율(σ)은 도 6, 도 7에 나타내는 바와 같이, n의 증가와 함께 증대했다. σ에 관해서는 밴드의 축퇴에 상관없이 캐리어의 농도에 비례하여 증대했다고 생각된다.

열전도율에 관해서는 도 8, 도 9에 나타내는 바와 같이, 캐리어의 증가와 함께 감소했다. 도 1에 따르면, K는 10¹⁹(M/m³) 이하에서는 거의 일정하며, 캐리어의 증가와 함께 증대한다고 여겨지고 있지만, Si 반도체의 경우, 첨가 원소를 증가하여, 캐리어 농도를 증가시킴에 따라서, 열전도율은 낮아졌다. 이것은 결정 중의 첨가 원소에 의한 불순물의 국재(局在) 포논의 산란에 의해 K_ph가 저하되었기 때문이라고 생각된다.

결국, 발명자들은 Si, 즉 다이아몬드형 결정 구조를 갖는 Si 반도체 중에 각종 불순물을 첨가하여 캐리어 농도를 조정함으로써, Si 단일체가 갖는 본래의 장점을 손상시키지 않고서, 전기 저항을 내려 제벡 계수를 향상시켜, 성능 지수를 비약적으로 높인 P형 반도체와 N형 반도체의 고효율 Si계의 신규 열전 변환 재료를 찾아낸 것이다.

여기서, 열전 변환 재료의 용도를 고려하면, 열원, 사용 부분이나 형태, 취급하는 전류, 전압의 대소 등의 용도에 따라 다른 조건에 의해, 제벡 계수, 전기 전도율, 열전도율 등의 특성 중 어느 것에 중점을 둘 필요가 생기지만, 본 발명의 열전 변환 재료는 선택 원소의 첨가량에 의해 캐리어 농도를 선정할 수 있다.

예컨대, 전술한 첨가 원소 A의 원소를 단독 또는 복합하여 0.001 원자% 내지 0.5 원자% 함유하고, 캐리어 농도가 10¹⁷내지 10²⁰(M/m³)인 P형 반도체를 얻을 수 있고, 또, 첨가 원소 A를 0.5 원자% 내지 5.0 원자% 함유하고, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)인 P형 반도체를 얻을 수 있다.

마찬가지로, 전술한 첨가 원소 B의 원소를 단독 또는 복합하여 0.001 원자% 내지 0.5 원자% 함유하고, 캐리어 농도가 10¹⁷내지 10²⁰(M/m³)인 N형 반도체를 얻을 수 있고, 또, 첨가 원소 A를 0.5 원자% 내지 10.0 원자% 함유하고, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)인 N형 반도체를 얻을 수 있다.

전술한 첨가 원소 A 혹은 첨가 원소 B의 원소를 함유시키고, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)이 되도록 0.5 내지 5.0 원자% 첨가했을 때, 고효율의 열전변환 소자를 얻을 수 있어, 우수한 열전 변환 효율을 갖는데, 그 열전도율이 실온에서 50 내지 150 W/m·K 정도이며, 열전도율을 저하시킬 수 있다면, 더욱 성능 지수(ZT)를 향상시키는 것을 기대할 수 있다.

일반적으로, 고체의 열전도율은 포논에 의한 전도와 캐리어에 의한 전도의 합으로 주어진다. Si계 반도체의 열전 변환 재료의 경우, 캐리어 농도가 작기 때문에, 포논에 의한 전도가 지배적이 된다. 따라서, 열전도율을 내리기 위해서는 포논의 흡수 또는 산란을 크게 해 줄 필요가 있다. 포논의 흡수 또는 산란을 크게 하기 위해서는 결정 입경이나 결정 구조의 규칙성을 교란시키는 것이 효과적이다.

따라서, 발명자들은 Si의 첨가 원소에 관해서 여러 가지 검토한 결과, Si에, 3족 원소와 5족 원소 각각을 적어도 1종씩 첨가하여, 캐리어 농도를 10¹⁹내지 10²¹(M/m³)로 제어함으로써, Si 중의 캐리어 농도를 바꾸지 않고서 결정 구조를 교란시키는 것이 가능하여, 열전도율을 30 내지 90% 저하시켜, 실온에서 150 W/m·K 이하로 할 수 있어, 고효율의 열전 변환 재료를 얻을 수 있음을 알아냈다.

또한, 발명자들은 상기 구성의 열전 변환 재료에 있어서, 3족 원소를 5족 원소보다 0.3 내지 5 원자% 많이 함유시키면 P형 반도체를 얻을 수 있고, 5족 원소를 3족 원소보다 0.3 내지 5 원자% 많이 함유시키면 N형 반도체를 얻을 수 있는 것을 알아내었다.

더욱이, 발명자들은 3족 원소와 5족 원소 이외에 열전도율의 저하를 달성할 수 있을지를 검토한 바, Si에, 3-5족 화합물 반도체 혹은 2-6족 화합물 반도체를 첨가하고, 또한 3족 원소 또는 5족 원소의 적어도 1종을 첨가하여, 캐리어 농도를 10¹⁹내지 10²¹(M/m³)로 제어함으로써, Si 중의 캐리어 농도를 바꾸지 않고서 결정 구조를 교란시키는 것이 가능하고, 열전도율이 실온에서 150 W/m·K 이하로 할 수 있어, 고효율의 열전 변환 재료를 얻을 수 있음을 알아내었다.

또한, 발명자들은 Si의 다른 첨가 원소에 관해서 여러 가지 검토한 결과, Si에 Ge, C, Sn의 4족 원소를 0.1 내지 5 원자% 함유하여, Si의 원소의 일부를 원자량이 다른 4족 원소로 치환시켜 줌으로써, 결정 중의 포논의 산란이 커져, 반도체의 열전도율을 20 내지 90% 저하시켜, 실온에서 150 W/m·K 이하로 하는 것이 가능한 것, 또 3족 원소를 0.1 내지 5.0 원자% 함유시켜 P형 반도체로 만든 열전 변환 재료를 얻을 수 있는 것, 또한 5족 원소를 0.1 내지 10.0 원자% 함유시켜 N형 반도체로 만든 열전 변환 재료를 얻을 수 있음을 알아내었다.

본 발명의 열전 변환 재료에 있어서, 이상의 3족 원소나 5족 원소 이외의 원소를, 마찬가지로 Si에 첨가 가능한지를 조사한 바, P형, N형 반도체가 되는 것이라면, 특별히 제한되는 것은 없지만, 이온 반경이 전혀 다른 원소를 첨가하면, 대부분이 입계상으로 석출되어 버리기 때문에, 이온 반경은 Si의 반경에 비교적 가까운 원소가 바람직하며, P형 반도체로 만들기 위한 첨가 원소 α로서, 또, N형 반도체로 만들기 위한 첨가 원소 β로서, 이하의 그룹의 원소의 단독 또는 복합 첨가가 특별히 유효함을 확인했다.

첨가 원소 α로서는 첨가 원소 A(Be, Mg, Ca, Sr, Ba, Zn, Cd, Hg, B, Al, Ga, In, Tl), 천이 금속 원소 M₁(M₁; Y, Mo, Zr)의 각 군이며, 첨가 원소 β로서는 첨가 원소 B(N, P, As, Sb, Bi, O, S, Se, Te), 천이 금속 원소 M₂(M₂; Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Nb, Ru, Rh, Pd, Ag, Hf ,Ta, W, Re, Os, Ir, Pt, Au, 단 Fe는 10.0 원자% 이하), 희토류 원소 RE(RE; La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Yb, Lu)의 각 군이 있다.

더욱이, 발명자들은 P형 반도체로 만들기 위한 첨가 원소 α와 N형 반도체로 만들기 위한 첨가 원소 β를, 각 군에서 적어도 1종씩 총량으로 0.002 원자% 내지 20 원자% 함유하고, 예컨대, P형 반도체를 얻기 위해서는 첨가 원소 α의 총량이 첨가 원소 β의 총량을 초과하여 P형 반도체가 되는 데 필요한 양만큼 함유하면, 각 군의 조합은 임의로 선정할 수 있음을 알아냈다.

이어서 발명자들은 본 발명의 열전 변환 재료의 기본적인 구조에 관해 조사, 검토했다.

종래, 반도체의 열전 이론에서는 제벡 계수와 전기 저항률은 상관 관계에 있기 때문에, 균질한 반도체 결정 조직에서는 성능 지수가 높은 열전 변환 재료를 얻는 것은 매우 곤란하였다.

이 때문에 진공 증착법이나 PVD법 등에 의해 결정을 초격자 구조로 하여 제벡 계수를 크게, 전기 저항률을 작게 하는 수법이 최근 발견되고 있지만, 내열 안정성과 비용의 점에서 실용화는 곤란하다. 또한, 이러한 박막 열전 소자로서는 온도 구배가 크게 나지 않기 때문에, 열기전력이 낮아지는 결점이 있다.

또한, Si가 원래 갖는 높은 제벡 계수를 손상시키지 않고서 떼어내기 위해서, 진공 증착법이나 PVD법 등에 의해 반도체 중에 금속 미립자를 기둥형으로 성장시켜 금속상과 반도체상의 양상을 공존시키는 방법도 제안(일본 특공평 제5-102535호)되어 있지만, 금속상이 온도 구배가 있는 방향으로 신장되어 이어져 있기 때문에, 반도체 중에 발생한 열기전력에 의해서 금속상 중의 전자, 또는 정공이 그 열기전력을 상쇄하도록 기능하여, 결과적으로는 성능 지수(ZT)를 현저히 저하시킨다.

즉, Si 반도체는 높은 제벡 계수를 갖는 반면, 열전도율이 크고 또 전기 저항률이 높고, 열전 변환 재료로서 이용하려면, 열전도율과 전기 저항률을 어떻게 낮추는가에 과제가 있었다.

열전도율에 관해서는 Si-Ge계 혹은 InAs-GaAs계(우에무라 기니치(上村欣一), 니시다 이사오(西田勳夫)저「열전 반도체와 그 응용」)의 반도체에 있어서, 이종 원소를 고용체로 함으로써 열전도율은 대폭 저하되는 것은 이미 잘 알려져 있다.

한편, 전기 저항률에 관해서는 Si에 3족 원소 혹은 5족 원소를 첨가함으로써, P형, N형 반도체가 되어 전기 저항률은 저하되지만, 동시에 제벡 계수도 저하되어 버린다고 하는 문제가 있다. 이 현상은 균질 고용체의 반도체인 한 어떤 원소를 첨가하더라도 피할 수 없는 문제이다.

따라서, 발명자들은 본 발명의 Si계의 열전 변환 재료에 있어서, 낮은 전기 저항, 낮은 열전도율을 실현하여 열전 변환 효율의 향상을 꾀하는 것을 목적으로, 재료의 조직 및 제조 방법에 관해서 검토하여, 반도체 벌크(bulk) 중에 미세한 반도체 결정 입자상과 불연속적인 금속 전도 입계상을 만들어냄으로써 상기 문제를 해결할 수 있을 것으로 상정했다. 여기서, 이 금속 전도 입계상이란 10¹⁸(M/m³) 이상의 캐리어 농도를 갖는 Mott 전이를 일으키는 금속상 혹은 반금속상이다.

또한, 발명자들은 분말 야금적 수법에서는 소결후에 반도체 결정 입자 중에 첨가 원소가 대량으로 잔존하기 때문에, 반도체상과 금속 전도 입계상이 불명확하게 되어, 반도체상의 전기 저항률이 저하되어 반도체상의 제벡 계수까지 현저히 저하시켜 버린다고 생각하여, 아크 용해법에 의해 반도체 결정 입자상과 금속 전도 입계상을 명확히 분리할 수 있도록 검토했다.

발명자들은 Si 반도체의 열전도율을 내리기 위해서, P형 반도체는 Si 단일체에 2, 3족 원소를 첨가하고, 또한 N형 반도체는 Si 단일체에 5, 6족 원소를 첨가한 후, 각각 아르곤 분위기 속에서 아크 용해한 직후에, 위에서부터 칠러(chiller)로 눌러 급냉하여, 평균 결정 입경이 0.1 ㎛ 내지 5 ㎛인 미세한 결정 입경을 갖는 열전 변환 재료를 제작하고, 이들의 열전도율을 조사한 결과, 아크 용해한 후 급냉한 열전 변환 재료의 열전도율은 급냉하지 않는 열전 변환 재료에 비해서 현저히 저하하는 것을 알아내었다.

또한, 발명자들은 각종 원소를 첨가하여 아크 용해한 후 급냉한 열전 변환 재료의 전기 저항률에 관해서 여러 가지 검토한 결과, Si 단일체에의 각종 원소의 합계 첨가량이 0.1 원자% 미만에서는, Si 반도체 벌크 중의 결정 입계는 첨가 원소가 거의 석출되지 않기 때문에, 전기 저항률은 높지만, 그것이 0.1 원자%를 초과하면 결정 입계에 첨가 원소가 일부 석출되기 시작하여, 1.0 원자%에서는 그 석출 효과에 의해 전기 저항이 현저히 저하되는 것을 알아냈다.

발명자들은 전술한 급냉하는 방법에 의한 개선 외에, 잉곳을 제작한 후, 이들의 열전도율을 내리는 방법을 여러 가지 검토한 결과, 벌크 반도체를 다공성으로 하거나, 또 반도체의 결정 입경을 작게 함으로써, 열전도율이 대폭 저하되는 것을 알아냈다.

즉, Si에, P형 또는 N형 반도체로 만들기 위한 첨가 원소 A를 단독 또는 복합으로 0.5 원자% 내지 10.0 원자% 함유하도록 용해하고, 냉각하여 얻은 잉곳, 리본, 후레이크(flake) 등의 반도체 재료를 소요 입경의 분쇄 가루로 만들고, 이것을 고온 프레스법으로 기공율 5 내지 40%의 다공성 반도체 재료로 하여, 낮은 전기 저항, 열전도율을 실현하여 열전 변환 효율이 높은 열전 변환 재료를 얻을 수 있다.

또한, Si에, P형 또는 N형 반도체로 만들기 위한 첨가 원소를 단독 또는 복합으로 0.5 원자% 내지 10 원자% 함유하도록 용해하고, 냉각하여 얻은 잉곳, 리본, 후레이크 등의 반도체 재료를 소요 입경의 분쇄 가루로 하고, 분쇄 가루를 기계적 합금법에 의해 미세 결정화한 후, 저온의 고온 프레스법으로 처리함으로써, 기공율 5 내지 40%의 다공성 반도체 재료로 하여 평균 결정 입경이 0.1 내지 5.0 ㎛으로 결정 입경을 작게 한, 낮은 전기 저항, 열전도율을 실현하여 열전 변환 효율이 높은 열전 변환 재료를 얻을 수 있다.

발명자들은 Si에 P형 또는 N형 반도체로 만들기 위한 여러 가지 원소를 도핑(dopping)하여, 캐리어 농도를 10¹⁹내지 10²¹(M/m³)로 한 고효율의 Si계 열전변환 재료를 얻기 위해서, 가능한 한 첨가 원소의 첨가량이 소정의 성분이 되도록 원소의 첨가 방법을 여러 가지 검토한 결과, 미리 예정된 첨가 원소와 Si의 화합물을 제작하여, 화합물의 형태로 Si 단일체에 첨가하여 용해함으로써, 첨가 화합물의 융점을 Si의 융점에 가깝게 하여 성분의 일탈을 적게 할 수 있음을 알게 되었다.

더욱이, 발명자들은 Si 반도체 중의 캐리어 농도를 제어할 때의 첨가 원소로서, 예컨대, B, Al, Ga, In, Tl 등의 3족, N, P, As, Sb, Bi 등의 5족, 혹은 Be, Mg, Ca, Sr, Ba 등의 2족, Zn, Cd, Hg 등의 2B족, O, S, Se, Te, Po 등의 6족의 원소를 도핑함에 있어서, Al₄Si, B₄Si, Mg₂Si, Ba₂Si, SiP, SiO₂, SiS₂, Si₃N₄등의 Si계 화합물을 이용하여 용해함으로써, 보다 균일하고 보다 정밀도 양호하게 캐리어 농도를 제어할 수 있음을 알아내고, 또한 순도가 낮은 Si 원료의 사용 가능 여부를 검토한 결과, 순도 3N의 원료라도 충분히 사용할 수 있음을 알게 되어, 본 발명을 완성하였다.

조성(전반)

본 발명에 있어서, P형 반도체에 첨가하는 원소로서는, 첨가 원소 A(Be, Mg, Ca, Sr, Ba, Zn, Cd, Hg, B, Al, Ga, In, Tl)가 있고, 단독 혹은 이들의 복합 첨가에 의해서 캐리어 농도를 조정하여, 제벡 계수를 향상시키는 것이 가능하다.

이들 원소의 단독 혹은 복합 첨가에 의해, 전기 전도도의 저감과 동시에 열전도율을 충분히 저감하는 경우, 캐리어 농도를 10¹⁷내지 10²⁰(M/m³)으로 하는 것이 바람직하고, 첨가량은 0.001 내지 0.5 원자%가 적절하다.

P형 반도체의 경우, 상기 원소의 첨가량이 0.001 원자% 미만에서는 캐리어 농도가 10¹⁷(M/m³) 미만이 되어, 전기 전도율이 지나치게 작기 때문에, 또 제벡 계수도 낮기 때문에, 성능 지수도 향상되지 않는다. 또한 상기 첨가량이 0.5 원자%를 초과하면, 원하는 용도의 재료로서는 적당하지 않으며, 첨가 원소가 Si 원자와 결정 중에서 일부 치환되지 않고서, 다른 결정상을 석출하여 제벡 계수가 저하한다. 이 때문에 높은 제벡 계수를 얻기 위해서는 이들 원소의 첨가량은 0.001 원자% 내지 0.5 원자%가 적절하다.

또한, P형 반도체에서 전기 전도도의 저감에 중점을 두고 제벡 계수를 향상시키는 경우는 캐리어 농도를 10¹⁹내지 10²¹(M/m³)로 하는 것이 바람직하고, 첨가량은 0.5 내지 5.0 원자%가 적절하다. 상기 원소의 첨가량이 0.5 원자% 미만에서는 캐리어 농도가 10¹⁹(M/m³) 미만이 되어, 전기 저항이 그다지 저하되지 않고, 또한 제벡 계수도 낮기 때문에, 성능 지수도 향상되지 않는다. 또한 상기 첨가량이 5.0 원자%를 초과하면, 첨가 원소가 Si 원자와 결정 중에서 일부 치환되지 않고서, 다른 결정상을 석출하여 제벡 계수가 저하한다. 이 때문에 높은 제벡 계수를 얻기 위해서는 이들 원소의 첨가량은 0.5 내지 5.0 원자%가 적절하다.

한편, N형 반도체에 첨가하는 원소로서는 첨가 원소 B(N, P, As, Sb, Bi, O, S, Se, Te)가 있어, 단독 혹은 이들의 복합 첨가에 의해서 캐리어 농도를 조정하여, 제벡 계수를 향상시키는 것도 가능하다. 이들 원소의 단독 혹은 복합 첨가에 의해, 전기 전도도의 저감과 동시에 열전도율을 충분히 저감하는 경우, 캐리어 농도를 10¹⁷내지 10²⁰(M/m³)으로 하는 것이 바람직하고, 첨가량은 0.001 내지 0.5 원자%가 적절하다.

N형 반도체의 경우, 상기 원소의 첨가량이 0.001 원자% 미만에서는 캐리어 농도가 10¹⁷(M/m³) 미만이 되어, 전기 저항이 그다지 저하되지 않고, 또한 제벡 계수도 낮기 때문에, 성능 지수도 향상되지 않는다. 또한 상기 첨가량이 0.5 원자%를 초과하면, 원하는 용도의 재료로서는 적당하지 않고, 첨가 원소가 Si 원자와 결정 중에서 일부 치환되지 않고서, 다른 결정상을 석출하여 제벡 계수가 저하한다. 이 때문에 높은 제벡 계수를 얻기 위해서는 이들 원소의 첨가량은 0.001 내지 0.5 원자%가 적절하다.

또한, N형 반도체에서 전기 전도도의 저감에 중점을 두고 제벡 계수를 향상시키는 경우는 캐리어 농도를 10¹⁹내지 10²¹(M/m³)로 하는 것이 바람직하고, 첨가량은 0.5 내지 10.0 원자%가 적절하다. 상기 원소의 첨가량이 0.5 원자% 미만에서는 캐리어 농도가 10¹⁹(M/m³) 미만이 되어, 전기 저항이 그다지 저하되지 않고, 또한 제벡 계수도 낮기 때문에, 성능 지수도 향상되지 않는다. 또한 상기 첨가량이 10.0 원자%를 초과하면, 첨가 원소가 Si 원자와 결정 중에서 일부 치환되지 않고서, 다른 결정상을 석출하여 제벡 계수가 저하한다. 이 때문에 높은 제벡 계수를 얻기 위해서는 이들 원소의 첨가량은 0.5 내지 10.0 원자%가 적절하다.

조성(열전도율 저감)

본 발명에 있어서, 상기 재료의 열전도율을 실온에서 150 W/m·K 이하로 저감하고, 또한 성능 지수(ZT)를 향상시켜, 고효율의 Si계 열전 변환 재료를 목적으로 하는 경우는 Si에 함유시키는 첨가 원소로서, 3족 원소는 B, Al, Ga, In, Tl, 5족 원소는 N, P, As, Sb, Bi가, 또한 화합물 반도체는 3-5족 화합물 반도체로서 AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InP, InAs, InSb 등이, 2-6족 화합물 반도체로서 ZnO, ZnS, ZnSe, ZnTe, CdS, CdO, CdSe, CdTe 등이 적당하다.

본 발명에 있어서, Si에 3족 원소와 5족 원소를 동시에 첨가하는 경우는 각 족의 원소를 단독 또는 복합하여 첨가할 수 있어, 캐리어 농도를 조정하여, 제벡 계수를 향상시키는 것이 가능하다. 첨가 원소의 선정과 그 첨가량에 의해, 캐리어 농도를 10¹⁹내지 10²¹(M/m³)로 하는 것이 바람직하며, 첨가량은 총량으로 1 내지20.0 원자%가 적절하다.

또한, 본 발명에 있어서, Si에 3족 원소 또는 5족 원소의 적어도 1종과 3-5족 화합물 반도체 혹은 2-6족 화합물 반도체를 첨가하는 경우, 3족 원소 또는 5족 원소의 선정과 그 첨가량에 의해, 캐리어 농도를 10¹⁹내지 10²¹(M/m³)로 하는 것이 바람직하며, 첨가량은 3족 원소 또는 5족 원소의 적어도 1종을 1 내지 10 원자%, 또한 3-5족 화합물 반도체 혹은 2-6족 화합물 반도체는 1 내지 10 원자% 함유시키는 것이 적절하다.

본 발명에 있어서 P형 반도체를 얻는 경우는 단독으로 3족 원소의 첨가량이 1 내지 10 원자%가 되도록 하거나, 3족 원소와 5족 원소를 동시에 함유하는 경우는 3족 원소를 5족 원소보다 0.3 내지 5 원자% 많이 함유시키면 좋다. 3족 원소가 1 원자% 미만에서는 캐리어 농도가 10¹⁹(M/m³) 미만이 되어, 전기 저항이 그다지 저하하지 않고, 또한, 제벡 계수도 낮기 때문에, 성능 지수도 향상되지 않는다. 반대로 첨가량이 10.0 원자%를 초과하면, 첨가 원소가 Si 원자와 결정 중에서 일부 치환되지 않고서, 다른 결정상을 석출하여 제벡 계수가 저하한다. 이 때문에 높은 제벡 계수를 얻기 위해서는 이들 원소의 첨가량은 1 내지 10.0 원자%가 적절하다.

본 발명에 있어서 N형 반도체를 얻는 경우는 단독으로 5족 원소의 첨가량이 1 내지 10 원자%가 되도록 하거나, 3족 원소와 5족 원소를 동시에 함유하는 경우는 5족 원소를 3족 원소보다 0.3 내지 10 원자% 많이 함유시키면 좋다. 5족 원소가 1 원자% 미만에서는 캐리어 농도가 10¹⁹(M/m³) 미만이 되어, 전기 저항이 그다지 저하하지 않고, 또한, 제벡 계수도 낮기 때문에, 성능 지수도 향상하지 않는다. 반대로 첨가량이 10.0 원자%를 초과하면, 첨가 원소가 Si 원자와 결정 중에서 일부 치환되지 않고서, 다른 결정상을 석출하여 제벡 계수가 저하한다. 이 때문에 높은 제벡 계수를 얻기 위해서는 이들 원소의 첨가량은 1 내지 10.0 원자%가 적절하다.

본 발명에 있어서, 화합물 반도체의 첨가량은 1 내지 10 원자%가 적절하며, 1 원자% 미만에서는 캐리어 농도가 지나치게 낮고 전기 전도도가 저하하며, 또한 10.0 원자%를 초과하면, 캐리어 농도가 높아져 제벡 계수가 저하되기 때문에, 1 내지 10 원자% 범위 밖의 첨가량에서는 결과적으로 성능 지수가 저하한다.

본 발명에 있어서, 재료의 열전도율을 실온에서 150 W/m·K 이하로 저감하는 방법으로서, Si의 원소의 일부를 원자량이 다른 4족 원소로 치환시키는 방법이 있어, Si에 함유시키는 Ge, C, Sn의 4족 원소는 단독 혹은 복합 첨가의 함유량으로 0.1 내지 5.0 원자%가 적당하며, 5.0원자%를 초과하는 경우는 편석의 문제가 있어, 재료를 균질하게 제작하는 것이 곤란하다. 바람직하게는 0.5 내지 5.0 원자%이다.

본 발명에 있어서, P형 Si 반도체를 제작하기 위해서 첨가하는 원소로서는 3족 원소인 Sc, Y, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, B, Al, Ga, In, Tl을 단독 또는 복합하여 첨가할 수 있어, 캐리어 농도를 조정하여, 제벡 계수를 향상시키는 것이 가능하다. 이들 원소의 경우, 캐리어 농도를 10¹⁹내지 10²¹(M/m³)로 하는 것이 바람직하며, 첨가량은 0.1 내지 5.0 원자%가 적절하다.

P형 반도체의 경우, 상기 원소의 단독 또는 복합 첨가량이 0.1 원자% 미만에서는 캐리어 농도가 10¹⁹(M/m³) 미만이 되어, 전기 저항이 그다지 저하하지 않고, 또한, 제벡 계수도 낮기 때문에, 성능 지수도 향상하지 않는다. 반대로 첨가량이 5.0 원자%를 초과하면, 첨가 원소가 Si 원자와 결정 중에서 일부 치환되지 않고서, 다른 결정상을 석출하여 제벡 계수가 저하한다. 이 때문에 높은 제벡 계수를 얻기 위해서는 이들 원소의 첨가량은 0.1 내지 5.0 원자%가 적절하다.

한편, N형 Si 반도체를 제작하기 위해서 첨가하는 원소로서는 5족 원소의 V, Nb, Ta, N, P, As, Sb, Bi를 단독 또는 복합하여 첨가할 수 있어, 캐리어 농도를 조정하여, 제벡 계수를 향상시키는 것이 가능하다. 이들 원소의 경우, 캐리어 농도를 10¹⁹내지 10²¹(M/m³)로 하는 것이 바람직하고, 첨가량은 0.1 내지 10.0 원자%가 적절하다.

N형 반도체의 경우, 상기 원소의 단독 또는 복합 첨가량이 0.5 원자% 미만에서는 캐리어 농도가 10¹⁹(M/m³) 미만이 되어, 전기 저항이 그다지 저하하지 않고, 또한 제벡 계수도 낮기 때문에, 성능 지수도 향상하지 않는다. 또한 반대로 첨가량이 10.0 원자%를 초과하면, 첨가 원소가 Si 원자와 결정 중에서 일부 치환되지 않고서, 다른 결정상을 석출하여 제벡 계수가 저하한다. 이 때문에 높은 제벡 계수를 얻기 위해서는 이들 원소의 첨가량은 0.5 내지 10.0 원자%가 적절하다.

조성(첨가 원소)

또, 본 발명에 있어서, P형 Si 반도체를 제작하기 위해서 첨가하는 첨가 원소 A 이외에, 천이 금속 원소 M₁로서, Y, Mo, Zr가 있고, 이 원소의 단독 첨가 혹은 복합 첨가에 의해서 캐리어 농도를 조정하는 것이 가능하다. 이들 원소의 단독 또는 복합 첨가의 경우, 캐리어 농도를 10¹⁹내지 10²¹(M/m³)로 하기 위해서는 첨가량은 0.5 내지 10.0 원자%가 적절하다.

P형 반도체의 경우, 상기 원소의 첨가량이 0.50 원자% 미만에서는 캐리어 농도가 10¹⁹(M/m³) 미만이 되어, 전기 저항과 열전도율은 그다지 저하하지 않고, 또한 제벡 계수도 낮기 때문에, 성능 지수도 향상하지 않는다. 또한 상기 첨가량이 0.50원자% 내지 10.0 원자%에서는 전기 저항과 열전도율이 함께 저하하며, 특히 열전도율(Si의 실온에서의 K:148(W/mK))은 크게 저하되어, Si-Ge계보다도 높은 성능 지수(Z)를 얻을 수 있다.

더욱이 상기 첨가량이 10.0 원자%를 초과하면, 전기 저항과 열전도율은 저하하지만, 제벡 계수도 동시에 저하하기 때문에, 결과적으로는 성능 지수도 저하한다. 제벡 계수 저하의 원인은 첨가 원소가 Si 결정 중에서 Si 원자와 일부 치환되지 않고서 다른 결정상을 석출하기 때문이다. 따라서, 높은 제벡 계수를 얻기 위해서는 이들 원소의 첨가량은 0.5 내지 10.0 원자%가 적절하다.

한편, N형 Si 반도체를 제작하기 위해서 첨가하는 첨가 원소 B 이외에, 희토류 원소 RE로서, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Yb, Lu의 희토류 원소가 가능하고, 또한 천이 금속 원소 M₂로서는 Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Nb, Ru, Rh, Pd, Ag, Hf, Ta, W, Re, Os, Ir, Pt, Au가 있고, 이 원소의 단독첨가 혹은 다른 희토류 원소의 복합 첨가, 또는 다른 희토류 원소와 천이 금속 원소의 복합 첨가, 또 다른 천이 금속 원소와 희토류 원소의 복합 첨가에 의해서 캐리어 농도를 조정하는 것도 가능하다.

이들 원소의 단독 혹은 복합 첨가의 경우, 캐리어 농도를 10¹⁹내지 10²¹(M/m³)로 하기 위해서는 첨가량은 0.5 내지 10.0 원자%가 적절하다. N형 반도체의 경우에는 첨가량 0.5 원자% 미만에서는 캐리어 농도가 10¹⁹(M/m³) 미만이 되어, 전기 저항과 열전도율은 그다지 저하되지 않고, 또한 제벡 계수도 낮기 때문에, 성능 지수도 향상하지 않는다.

또, 상기 첨가량이 0.5 내지 10.0 원자%에서는 전기 저항과 열전도율 양방이 저하하여, 특히 열전도율(Si의 실온에서의 K:148(W/mK))은 무거운 원소인 희토류 원소를 첨가한 경우, 첨가량의 증가와 함께 급격히 저하하여 Si-Ge계에 비해서 꽤 높은 성능 지수(Z)를 얻을 수 있었다.

또한, 상기 첨가량이 10.0 원자%를 초과하면, 전기 저항과 열전도율은 저하하지만, 제벡 계수도 함께 저하되기 때문에, 결과적으로는 성능 지수도 저하한다. 제벡 계수 저하의 원인은 첨가 원소가 Si 원자와 일부 치환되지 않고서, 다른 결정상을 석출하기 때문이다. 따라서, 높은 제벡 계수를 얻기 위해서는 이들 원소의 첨가량은 0.5 내지 10.0 원자%가 적절하다.

제조 방법(급냉)

본 발명에 있어서, 급냉 방법은 예컨대 아크 용해 직후에, 도 13에 나타낸바와 같이, 용해 도가니(3)는 두꺼운 부분에 냉각수관(4)을 배치하여 수냉 가능하게 해 놓고, 이 용해 도가니(3) 내의 용융 잉곳(5)을 열전도율이 양호한 금속의 칠러(6)와 수냉하고 있는 용해 도가니(3)에서 샌드위치형으로 눌러 급냉함으로써, 용해 잉곳(5)의 결정 입경이 미세하게 된다.

Si를 주체로 하는 본 발명의 열전 변환 재료는 그 결정 입경이 미세하게 되고, 또 금속 입계상이 분산되어 존재하기 때문에, 이 분산된 금속 입계상을 호핑(hopping)하여 전자나 정공의 캐리어가 이동하여 전기 저항률을 저하시키지만, 열과 같은 집단적인 포논의 확산에는 반대로 결정 입경이 작다는 점과 입계상이 분산하고 있다는 점에 의해 입계 산란이 일어나지 쉽게 되어, 열전도율은 저감된다.

그러나, 아크 용해후 급냉하지 않은 경우는 도 12b에 나타내는 바와 같이, 결정 입자(1)의 입경이 커져, 금속 혹은 반금속 결정 입계상(2)이 부분적으로 이어져 온도 구배에 의해 발생한 반도체상의 열기전력을 상쇄하도록 입계상(2) 중의 캐리어가 이동하기 때문에, 제벡 계수는 현저히 저하한다.

그런데, 도 12a에 나타내는 바와 같이, 급냉에 의해 결정이 미세화되어 금속 혹은 반금속 입계상이 분산되면, 제벡 계수를 그다지 열화시키지 않고서 전기 저항률과 열전도율이 저하하기 때문에, 열전 특성이 양호한 열전 변환 재료를 얻을 수 있다.

도 14 및 도 15는 반도체 중의 결정 조직을 나타내는 단면 XMA 분석 사진도(배율 100배)로, 각 도 14a, 도 15a는 무첨가, 각 도 14b, 도 15b는 Al를 1.0 중량% 첨가한 P형 반도체, 각 도 14c, 도 15c는 Al를 3.0 중량% 첨가한 P형 반도체를 나타내는 것으로, 도 14는 모두 아크 용해후 급냉을 하지 않고, 도 15는 아크 용해후 급냉을 한 것이다. 즉, 소요되는 첨가 원소를 첨가하여 아크 용해한 후 급냉하면, 이 반도체 중의 결정 조직을 모식적으로 나타낸 도 12a와 같이, 결정이 미세화되어 금속 혹은 반금속 입계상이 분산하고 있음을 잘 알 수 있다.

또, 도 16 및 도 17도 마찬가지로 단면 XMA 분석 사진도(배율 100배)로, 각 도 16a, 도 17a는 무첨가, 각 도 16b, 도 17b는 P를 1.0 중량% 첨가한 N형 반도체, 각 도 16c, 도 17c는 P를 3.0 중량% 첨가한 N형 반도체를 나타내는 것으로, 도 16은 모두 아크 용해후 급냉을 하지 않고, 도 17은 아크 용해후 급냉을 한 것이다. 즉, 소요의 첨가 원소를 첨가하여 아크 용해후 급냉하면, 이 반도체 중의 결정 조직을 모식적으로 나타낸 도 12a와 같이, 결정이 미세화되어 금속 혹은 반금속 입계상이 분산하고 있음을 알 수 있다.

본 발명에 있어서, 열전 변환 재료의 평균 결정 입경은 0.1 ㎛ 미만에서는 금속 입계상이 지나치게 분산되어 전기 저항률이 오르고, 또한 평균 결정 입경이 5 ㎛을 초과하면, 열전도율이 오르기 때문에, 평균 결정 입경은 0.1 내지 5 ㎛이 최적이다.

또, 고온의 용융 잉곳의 급냉 방법으로서는 평균 결정 입경은 0.1 내지 5 ㎛으로 제어할 수 있는 것이라면 공지의 어떤 방법도 채용할 수 있지만, 용융 잉곳을 압연 냉각하더라도, 또 용융한 온수를 쌍 롤에 의해 판형으로 냉각하더라도 좋고, 또한 쌍 롤로 박판형, 리본형으로 초급냉하여 대부분 혹은 전부를 비정질로 한 후, 평균 결정 입경이 상기 범위가 되도록 조건을 적절하게 선정하여 열처리하는 방법도 채용할 수 있다.

본 발명에 있어서, Si의 P형, N형 벌크 형상의 반도체를 분말 야금적 수법에 의해 제작하는 경우, Si의 미분말은 매우 활성으로 산화되기 쉽기 때문에, 분쇄에서부터 소결까지 진공 혹은 불활성 가스 분위기 중에서 실행하지 않으면 안되어, 비용적으로 매우 고가의 것이 되기 때문에, 전술한 용해 급냉법이 바람직하다.

요컨대 전술한 기술은 Si에 각종 원소를 첨가한 용융 잉곳을 급냉함으로써, 반도체 벌크 중의 결정 입자상을 P형, N형의 반도체상으로 하고, 결정 입계상을 금속 혹은 반금속상의 전도체상으로 하여, 반도체상의 제벡 계수를 떨어트리지 않고서, 전기 저항률과 열전도율을 내려 열전 특성을 비약적으로 높인 P형 반도체와 N형 반도체의 고효율 열전 변환 재료를 얻을 수 있다.

제조 방법(다공성)

마찬가지로, 낮은 전기 저항, 열전도율, 특히 열전도율의 저감을 실현하여 열전 변환 효율이 높은 열전 변환 재료를 얻는 제조 방법으로서, 벌크 반도체를 다공성으로 하거나, 또한 반도체의 결정 입경을 작게 하는 방법이 있다.

발명자들은 P형 Si 반도체를 제작하기 위해서, 천이 금속 원소, 2, 3족 원소를 캐리어 농도가 10¹⁷내지 10²¹(M/m³)이 되도록, 단독 혹은 복합 첨가하여 용해한 잉곳을 조(粗)분쇄, 디스크 밀 분쇄, 제트 밀 분쇄한 후, 상기 분말의 성형 온도, 압력의 조건을 바꾸어 고온 프레스 처리함으로써, 기공율이 제어된 P형 반도체의 열전 변환 재료를 제작하여 열전 변환 특성을 측정했다.

Al을 3 원자% 첨가한 P형 반도체에서는 제벡 계수와 전기 저항은 기공율 40%까지는 기공율에 의해 큰 변화는 없지만, 열전도율은 기공율 5%부터 기공율의 증가와 함께 대폭 저하하여, 기공율 40%에서 기공율 2%의 고온 프레스 물품의 44%까지 저하하는 것을 알 수 있었다.

P형 반도체에서는, 기공율 5% 미만에서는 열전도율은 잉곳의 그것과 거의 변화 없고, 또한 기공율이 40%를 초과하면, 제벡 계수가 저하되고, 또 전기 저항도 증가하기 때문에, 결과적으로 성능 지수가 저하되는 것을 알 수 있었다. 여기서 기공율(X%)은 잉곳의 밀도를 100%로 하여 고온 프레스 물품의 상대 밀도(Y%)에서, (100-Y)(%)의 계산식으로 구했다.

또한, 상기 P형 반도체 분쇄 분말을, 불활성 가스 분위기 중, 볼 밀 내에서 장시간 기계적 합금한 후, 성형 압력과 성형 온도를 바꿔 기공율이 거의 일정하게 되도록 고온 프레스함으로써, 평균 결정 입경이 다른 P형 반도체의 열전 변환 재료를 제작하여 열전 변환 특성을 측정했다.

Al을 3 원자% 첨가한 P형 반도체에서는, 제벡 계수와 전기 저항은 평균 결정 입경 5 ㎛ 미만에서는 평균 결정 입경에 의해 크게 변화하지는 않았지만, 열전도율은 평균 결정 입경이 작아지는 동시에 대폭 저하하여, 평균 결정 입경 0.1 ㎛로 평균 결정 입경 8.4 ㎛의 잉곳의 47%까지 저하되는 것을 알 수 있었다.

그러나, P형 반도체의 결정 입경이 0.1 ㎛ 미만이 되면, 제벡 계수는 변화하지 않지만, 전기 저항이 증가하기 때문에 성능 지수도 저하되는 것을 알 수 있었다. 이 때문에 높은 성능 지수의 P형 반도체의 열전 변환 재료를 얻기 위해서는 반도체의 기공율을 5 내지 40%로 하거나, 혹은 평균 결정 입경을 0.1 내지 5 ㎛의크기로 조정할 필요가 있다.

한편, N형 Si 반도체를 제작하기 위해서, 희토류 원소, 5, 6족 원소를 캐리어 농도가 10¹⁷내지 10²¹(M/m³)이 되도록, 단독 혹은 복합 첨가하여 용해한 잉곳을 조분쇄, 디스크 밀 분쇄, 제트 밀 분쇄한 후, 상기 분말의 성형 온도, 압력의 조건을 바꾸어 고온 프레스 처리함으로써, 기공율이 제어된 N형 반도체의 열전 변환 재료를 제작하여 열전 변환 특성을 측정했다.

P를 3 원자% 첨가한 N형 반도체에서는, 제벡 계수와 전기 저항은 P형 반도체와 마찬가지로 기공율 40%까지는 기공율에 의해 큰 변화는 없었지만, 열전도율은 기공율 5%에서부터 기공율의 증가와 함께 대폭 저하하여, 기공율 40%에서 기공율 2%의 고온 프레스 물품의 44%까지 저하되는 것을 알 수 있었다.

N형 반도체에서는 기공율 5% 미만에서는 열전도율은 잉곳의 그것과 거의 변화 없고, 또 기공율이 40%를 초과하면, 제벡 계수가 저하되고, 또 전기 저항도 증가하기 때문에, 결과적으로 성능 지수가 저하되는 것을 알 수 있었다.

또한, 상기 N형 반도체 분쇄 분말을, 불활성 가스 분위기 중, 볼 밀 내에서 장시간 기계적 합금한 후, 성형 압력과 성형 온도를 바꾸어 가능한 한 기공율이 일정하게 되도록 고온 프레스함으로써, 평균 결정 입경이 다른 N형 반도체의 열전 변환 재료를 제작하여 열전 변환 특성을 측정했다.

P를 3 원자% 첨가한 N형 반도체에서는 제벡 계수와 전기 저항은 P형 반도체와 마찬가지로 평균 결정 입경 5 ㎛ 미만에서는 평균 결정 입경에 의해 크게 변화하지는 않았지만, 열전도율은 평균 결정 입경이 작아지는 동시에 대폭 저하되어,평균 결정 입경 0.1 ㎛에서 평균 결정 입경 8.6 ㎛의 잉곳의 64%까지 저하되는 것을 알았다.

그러나, N형 반도체의 결정 입경이 0.1 ㎛ 미만이 되면, 제벡 계수는 변화하지 않지만, 전기 저항이 증가하기 때문에 성능 지수도 저하하는 것을 알았다. 이 때문에 높은 성능 지수의 N형 반도체의 열전 변환 재료를 얻기 위해서는 반도체의 기공율을 5 내지 40%로 하거나, 혹은 평균 결정 입경을 0.1 내지 5 ㎛의 크기로 조정할 필요가 있다.

본 발명에 있어서, Si 반도체를 제작하기 위해서 용제하고, 냉각하여 잉곳으로 만들거나, 혹은 급냉법으로 리본이나 박판으로 성형하거나, 초급냉하여 대부분 혹은 전부를 비정질상으로 한 후, 평균 결정 입경이 소요 범위가 되는 열처리를 실시하는 등, 여러 가지 방법으로 얻은 반도체 재료를 분쇄 가루로 만드는데, 분쇄 가루의 평균 입경은 1 ㎛ 내지 5 ㎛가 바람직하다. 또, 분쇄법은 공지의 잉곳 조분쇄 방법, 디스크 밀 분쇄법, 제트 밀 분쇄법을 채용할 수 있다.

본 발명에 있어서, 고온 프레스 처리 조건은 온도 1000 내지 1200℃, 압력 49 내지 245 MP가 바람직하다. 온도가 1000℃ 미만에서는 소결체의 기공율이 40%를 초과하고, 또 온도가 1200℃를 초과하면 평균 결정 입경이 5 ㎛를 초과한다. 또한 압력은 소정의 기공율, 평균 결정 입경이 되도록 적절하게 선정하면 된다.

본 발명에 있어서, 기계적 합금 처리 조건은 밀의 회전 속도, 밀의 지름, 볼 투입량에 따라 변하지만, 기본적으로는 불활성 가스 분위기 속에서 있으면 되고, 평균 결정 입경이 0.1 ㎛ 이하가 되도록 기계적 합금할 수 있으면 된다.

제조 방법(도핑)

본 발명에 있어서, Si에 P형 또는 N형 반도체로 만들기 위한 여러 가지 원소를 도핑하여, 캐리어 농도를 10¹⁷내지 10²¹(M/m³)로 만든 고효율의 Si계 열전 변환 재료를 얻기 위해서, 가능한 한 첨가 원소의 첨가량이 소정의 성분이 되도록 할 필요가 있는데, 미리 예정 첨가 원소와 Si의 화합물을 제작하여, 화합물의 형태로 Si 단일체에 첨가하여 용해함으로써, 첨가 화합물의 융점을 Si의 융점에 가깝게 하여 성분 어긋남을 적게 할 수 있다.

Si 반도체 중의 캐리어 농도를 제어할 때의 첨가 원소로서, 예컨대, B, Al, Ga, In, Tl 등의 3족, N, P, As, Sb, Bi 등의 5족, 혹은 Be, Mg, Ca, Sr, Ba 등의 2족, Zn, Cd, Hg 등의 2B족, O, S, Se, Te, Po 등의 6족의 원소를 도핑함에 있어서, Al₄Si, B₄Si, Mg₂Si, Ba₂Si, SiP, SiO₂, SiS₂, Si₃N₄등의 Si계 화합물을 이용하여 용해함으로써, 보다 균일하고 보다 정밀도 좋게 캐리어 농도를 제어할 수 있다. 또한 순도가 낮은 Si 원료의 사용 가능 여부를 검토한 결과, 순도 3N의 원료로도 충분히 사용할 수 있다.

이상의 제조 방법을 요약하면, 상기 조성에 용해한 후, 칠러로 급냉하거나, 혹은 회전 롤로 용융물을 초급냉하여 대부분 혹은 전부를 비정질상으로 한 후 열처리하는 등, 용융물을 급냉함으로써, Si를 주체로 하는 본 발명의 열전 변환 재료는 그 결정 입경이 미세하게 되고, 또 금속 입계상이 분산되어 존재하기 때문에, 이 분산된 금속 입계상을 호핑하여 전자나 정공의 캐리어가 이동하여 전기 저항률을저하시키지만, 열과 같은 집단적인 포논 확산에는 반대로 결정 입경이 작다는 점과 입계상이 분산되어 있다는 점에 의해 입계 산란이 일어나기 쉽게 되어, 열전도율은 저감된다.

예컨대, 아크 용해후 급냉하지 않은 경우는 결정 입자의 입경이 커져, 금속 혹은 반금속 결정 입계상이 부분적으로 이어져 온도 구배에 의해 발생한 반도체상의 열기전력을 상쇄하도록 입계상 중의 캐리어가 이동하기 때문에, 제벡 계수는 현저히 저하한다.

그런데, 급냉에 의해 결정이 미세화되어 금속 혹은 반금속 입계상이 분산되면, 제벡 계수를 너무 열화시키지 않고서 전기 저항률과 열전도율이 저하하기 때문에, 열전 특성이 양호한 열전 변환 재료를 얻을 수 있다.

본 발명에 있어서, 열전 변환 재료의 평균 결정 입경은 0.1 ㎛ 미만에서는 금속 입계상이 지나치게 분산되어 전기 저항률이 오르고, 또한 평균 결정 입경이 5 ㎛을 초과하면, 열전도율이 오르기 때문에, 평균 결정 입경은 0.1 내지 5 ㎛가 최적이다.

한편, 열전 변환 재료가 완전한 고용체인 제작에 있어서, Si계에서는 종래부터 이용되는 아크 용해법 등에 의해, 안정된 품질의 것을 얻는 것이 가능하지만, Si-Ge계에서는 편석이 발생하여 균일한 재료를 생기지 않고, 장시간이 필요하다. 그 때문에, 분말 야금법이 적합하지만, 분말 야금법에서는 분말이 산화되기 쉽다고 하는 문제가 있어, 품질이 불안정하게 되기 쉽다. Si계의 발명에서는 이러한 문제가 없다.

실시예 1

P형의 Si 열전 반도체를 제작하기 위해서, 고순도 Si(10N)과 3족 원소를 표 1a에 나타낸 바와 같이 배합한 후, Ar 가스 분위기 속에서 아크 용해했다. 얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 지름 10 ×2 mm의 형상으로 절단 가공하여, 각각의 제벡 계수, 홀 계수(캐리어 농도와 전기 전도율을 포함함), 열전도율을 측정했다.

제벡 계수는 고온부와 저온부의 온도차를 6℃로 설정하여, 고온부와 저온부의 평균 온도 200℃에서의 P형 반도체의 열기전력을 디지털 멀티 미터로 측정한 후, 온도차(6℃)로 나눈 값으로서 구했다.

또, 홀 계수의 측정은 200℃에서 교류법에 의해 행하고, 캐리어 농도와 동시에 4단자법에 의해 전기 저항을 측정하여, 그 역수로부터 전기 전도율을 구했다. 또한, 열전도율은 레이저 플래시법에 의해 200℃에서 측정했다. 이들의 측정 결과를 표 1b 및 도 4, 6, 8에 나타내고, 이들로부터 산출한 성능 지수를 도 10에 나타낸다.

실시예 2

N형의 Si 열전 반도체를 제작하기 위해서, 고순도 Si(10N)와 4족 원소를 표 2a에 나타낸 바와 같이 배합한 후, Ar 가스 분위기 중에서 아크 용해했다. 얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 지름 10 ×2 mm의 형상으로 절단 가공하여, 각각의 제벡 계수, 홀 계수(캐리어 농도와 전기 전도율을 포함함), 열전도율을 측정했다.

제벡 계수는 고온부와 저온부의 온도차를 6℃로 설정하여, 고온부와 저온부의 평균 온도가 200℃에서의 N형 반도체의 열기전력을 디지털 멀티 미터(digital multi-meter)로 측정한 후, 온도차(6℃)로 나눈 값으로서 구했다.

또, 홀 계수의 측정은 200℃에서 교류법에 의해 행하고, 캐리어 농도와 동시에 4단자법에 의해 전기 저항을 측정하여, 그 역수로부터 전기 전도율을 구했다. 또한, 열전도율은 레이저 플래시법에 의해 200℃에서 측정했다. 이들의 측정 결과를 표 2b 및 도 5, 도 7, 도 9에 나타내고, 이들로부터 산출한 성능 지수를 도 11에 나타낸다.

실시예 3

P형 Si 반도체를 제작하기 위해서, 고순도 단결정 Si(10N)과 표 3a에 나타낸 바와 같은 원소를 소정의 비율로 측량한 후, Ar 가스 분위기 속에서 아크 용해했다. 얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 외경 10 ×2 mm의 형상으로 절단 가공하여, 각각 제벡 계수, 홀 계수(전기 저항을 포함함), 열전도율측정용의 시료를 제작했다.

제벡 계수는 고온부와 저온부의 온도차 6℃로 설정하고, 고온부와 저온부의 평균 온도 200℃에서의 P형 반도체의 열기전력을 디지털 멀티 미터로 측정한 후, 그 열기전력을 6℃로 나눈 값으로서 구했다. 또한, 홀 계수의 측정은 200℃에서 교류법에 의해 행하고, 또 그 때, 4단자법에 의해 전기 저항도 측정했다. 또한, 열전도율은 레이저 플래시법에 의해 200℃에서 측정했다. 이들의 측정 결과를 표 3b에 나타낸다.

실시예 4

N형 Si 반도체를 제작하기 위해서, 고순도 단결정 Si(10N)과 표 4a에 나타낸 바와 같은 원소를 소정의 비율로 측량한 후, Ar 가스 분위기 속에서 아크 용해했다. 얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 외경 10 ×2 mm의 형상으로 절단 가공하여, 각각 제벡 계수, 홀 계수(전기 저항을 포함함), 열전도율 측정용의 시료를 제작했다. 또, N, O 원소의 첨가는 Si₃N₄, SiO₂을 아크 용해전에 첨가함으로써 행했다.

제벡 계수는 고온부와 저온부의 온도차 6℃로 설정하고, 고온부와 저온부의 평균 온도 200℃에서의 N형 반도체의 열기전력을 디지털 멀티 미터로 측정한 후, 그 열기전력을 6℃로 나눈 값으로서 구했다. 또한 홀 계수의 측정은 200℃에서 교류법에 의해 행하고, 또 그 때, 4단자법에 의해 전기 저항도 측정했다. 또한, 열전도율은 레이저 플래시법에 의해 200℃에서 측정했다. 이들의 측정 결과를 표 4b에 나타낸다.

비교예

N형과 P형 Si-Ge 반도체를 제작하기 위해서, 상기 Si, 다결정 Ge(4N)를 원자비로 4:1의 비율로 하여, 표 3a, 표 3b, 표 4a, 표 4b의 번호 19, 20 및 40, 41에 나타내는 원소를 소정의 비율로 측량한 후, Ar 가스 분위기 속에서 아크 용해했다. 용해후의 측정 시료는 실시예 3, 4와 동일 형상으로 가공하고, 또한 그 측정 조건도 실시예 3, 4와 동일하다.

표 3a, 표 3b, 표 4a, 표 4b로부터 분명한 바와 같이, Si 단일체에 각종 원소를 첨가한 실시예(번호 1 내지 18 및 번호 21 내지 39)의 성능 지수(Z)는, Si-Ge계(Si:Ge=4:1)에 각종 원소를 첨가한 비교예(번호 19, 20 및 번호 40, 41)의 성능 지수와 동등 또는 그 이상임을 알 수 있다.

더욱이, 표 3a, 표 3b에 있어서, 첨가 원소의 첨가량이 0.5 내지 5.0 원자%로 캐리어 농도가 10¹⁹내지 10²¹(M/m³)의 범위에 있는 실시예의 성능 지수는 비교예 번호 19, 20의 성능 지수(Z)보다도 현저히 향상했다. 마찬가지로, 표 4a, 표 4b에 있어서는 첨가 원소의 첨가량이 0.5 내지 10.0 원자%로 캐리어 농도가 10¹⁹내지 10²⁰(M/m³)의 범위 내에 있는 실시예의 성능 지수가 비교예 번호 40, 41의 성능 지수보다도 훨씬 높아지는 것을 알 수 있다.

특히, 표 3a, 표 3b, 표 4a, 표 4b에 있어서, 첨가 원소의 첨가량이 표3a에서는 0.5 내지 5.0 원자%, 표 4a에서는 0.5 내지 10.0 원자%의 범위 내라면 첨가량이 많을수록 제벡 계수가 향상하고, 전기 저항이 저감되어, 성능 지수가 비약적으로 증대되는 것을 알 수 있다.

실시예 5

P형의 Si 열전 반도체를 제작하기 위해서, 고순도 Si(10N)과 3족과 5족의 첨가 원소를 표 5a에 나타낸 바와 같이 배합한 후, Ar 가스 분위기 속에서 아크 용해했다. 또한, 첨가량은 P형의 캐리어 농도가 10¹⁹내지 10²⁰(M/m³)가 되도록 P형의 원소가 조금 많아지도록 배합하여 용해했다.

얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×l0 ×2 mm, 외경 10 ×2 mm의 형상으로 절단 가공하여, 각각의 제벡 계수, 홀 계수(캐리어 농도와 전기 저항을 포함함), 열전도율을 측정했다.

제벡 계수는 고온부와 저온부의 온도차를 6℃로 설정하여, 고온부와 저온부의 평균 온도가 200℃에서의 P형 반도체의 열기전력을 디지털 멀티 미터로 측정한 후, 온도차(6℃)로 나눈 값으로서 구했다.

또, 홀 계수의 측정은 200℃에서 교류법에 의해 행하고, 캐리어 농도와 동시에 4단자법에 의해 전기 저항을 측정했다. 또한, 열전도율은 레이저 플래시법에 의해 200℃에서 행했다. 이들의 측정 결과를 표 5b에 나타낸다.

실시예 6

N형의 Si 열전 반도체를 제작하기 위해서, 고순도 Si(10N)와 3족과 5족의 첨가 원소를 표 6a에 나타낸 바와 같이 배합한 후, Ar 가스 분위기 속에서 아크 용해했다. 또한 첨가량은 N형의 캐리어 농도가 10¹⁹내지 10²⁰(M/m³)가 되도록 N형의 원소가 조금 많아지도록 배합하여, 용해했다.

얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 외경 10 ×2 mm의 형상으로 절단 가공하여, 각각의 제벡 계수, 홀 계수(캐리어 농도와 전기 저항을 포함함), 열전도율을 측정했다. 또, 제벡 계수, 홀 계수, 전기 저항 나아가 열전도율의 측정을 실시예 5와 같은 식으로 행했다. 이들의 측정 결과를 표 6b에 나타낸다.

실시예 7

P형 및 N형의 Si 열전 반도체를 제작하기 위해서, 2-6 화합물 반도체 또는 3-5 화합물 반도체 및 고순도 Si(10N)와 3족 또는 5족의 첨가 원소를 표 7a에 나타낸 바와 같이 배합한 후, Ar 가스 분위기 속에서 아크 용해했다. 또한 3, 5족 원소의 첨가량은 P, N형의 캐리어 농도가 10¹⁹내지 10²⁰(M/m³)가 되도록 배합하여 용해했다.

얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 외경 10 ×2 mm의 형상으로 절단 가공하여, 각각의 제벡 계수, 홀 계수(캐리어 농도와 전기 저항을 포함함), 열전도율을 측정했다. 또, 제벡 계수, 홀 계수, 전기 저항 나아가 열전도율의 측정을 실시예 5와 같은 방식으로 행했다. 이들의 측정 결과를 표 7b에 나타낸다.

표 5a 내지 표 7b로부터 분명한 바와 같이, Si에 3족과 5족 원소의 각각을 적어도 1종을 총량으로 1 내지 20 원자% 함유한 실시예 번호1 내지 28 및 번호 31 내지 58과, 2-6 화합물 반도체 또는 3-5 화합물 반도체를 1 내지 10 원자% 함유시킨 실시예 번호 61 내지 90의 성능 지수(Z)는 Si-Ge계(Si:Ge = 4:1)에 각 원소를 첨가한 비교예 번호 29, 30, 59, 60의 성능 지수와 동등 또는 그 이상임을 알 수 있다.

실시예 8

P형의 Si 열전 반도체를 제작하기 위해서, 고순도 Si(10N)와 3족 원소, 4족 원소를 표 8a에 나타낸 바와 같이 배합한 후, Ar 가스 분위기 속에서 아크 용해했다. 얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 외경 10 ×2 mm의 형상으로 절단 가공하여, 각각의 제벡 계수, 홀 계수(캐리어 농도와 전기 저항을 포함함), 열전도율을 측정했다.

제벡 계수는 고온부와 저온부의 온도차를 6℃로 설정하여, 고온부와 저온부의 평균 온도가 200℃에서의 P형 반도체의 열기전력을 디지털 멀티 미터로 측정한 후, 온도차(6℃)로 나눈 값으로서 구했다. 또, 홀 계수의 측정은 200℃에서 교류법에 의해 행하고, 캐리어 농도와 동시에 4단자법에 의해 전기 저항을 측정했다. 또한 열전도율은 레이저 플래시법에 의해 200℃에서 행했다. 이들의 측정 결과를 표 8b에 나타낸다.

실시예 9

N형의 Si 열전 반도체를 제작하기 위해서, 고순도 Si(10N)과 5족 원소, 4족 원소를 표 9a에 나타낸 바와 같이 배합한 후, Ar 가스 분위기 속에서 아크 용해했다. 얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 외경 10 ×2 mm의 형상으로 절단 가공하여, 각각의 제벡 계수, 홀 계수(캐리어 농도와 전기 저항을 포함함), 열전도율을 측정했다.

제벡 계수는 고온부와 저온부의 온도차를 6℃로 설정하여, 고온부와 저온부의 평균 온도가 200℃에서의 N형 반도체의 열기전력을 디지털 멀티 미터로 측정한 후, 온도차(6℃)로 나눈 값으로서 구했다. 또한, 홀 계수의 측정은 200℃에서 교류법에 의해 행하고, 캐리어 농도와 동시에 4단자법에 의해 전기 저항을 측정했다. 또한 열전도율은 레이저 플래시법에 의해 200℃에서 행했다. 이들의 측정 결과를 표 9b에 나타낸다.

표 8a 내지 표 9b에서 분명한 바와 같이, Si에 Ge, C, Sn의 4족 원소를 0.05 내지 5 원자%(바람직한 범위는 0.1 내지 5 원자%) 함유한 실시예 번호1 내지 9 및 번호 21 내지 29의 성능 지수(Z)는 Si 단체에 각 원소를 첨가한 비교예 번호 10, 11, 30, 31 및 Si-Ge계(Si:Ge = 4:1)에 각 원소를 첨가한 비교예 번호 12, 13, 32, 33의 성능 지수와 동등 또는 그 이상임을 알 수 있다.

실시예 10

P형 Si 반도체를 제작하기 위해서, 고순도 단결정 Si(10N)과 표 10a, 표 10b, 표 10c 및 표 10d에 나타낸 바와 같은 원소를 소정의 비율로 측량한 후, Ar 가스 분위기 속에서 통상의 아크 용해한 시료와, 아크 용해 직후에 위에서부터 칠러로 눌러 급냉한 시료 2종류를 제작했다. 또한, 비교를 위해 통상 아크 용해한 시료를 1000℃ 정도로 열처리하여 결정을 입자 성장시킨 비교 시료를 작성했다.

아크 용해 도가니의 형상은 도 13에 나타낸 바와 같이 역원추대 형태로 상부 내경 60 mm, 저부 내경 40 mm, 깊이 30 mm이며, 칠러는 동으로 만들어 정확히 이도가니에 들어가는 치수 형상인데, 냉각 효율을 올리기 위해서, 열 용량이 커지도록 두께 50 mm에 가공한 것을 사용했다.

얻어진 버튼형의 잉곳의 치수 형상은 외경 40 mm ×4 mm였다. 이 잉곳을 5 ×5 ×3 mm, 10 ×10 ×2 mm, 외경 10 ×2 mm의 형상으로 절단 가공하여, 각각 제벡 계수, 홀 계수(전기 저항을 포함함), 열전도율 측정용의 시료를 제작했다.

제벡 계수는 고온부의 전극을 Ag, 저온부의 전극을 Cu, 이들의 온도차를 6℃로 설정하여, 고온부와 저온부의 평균 온도 200℃에서의 P형 반도체의 열기전력을 디지털 멀티 미터로 측정한 후, 그 열기전력을 6℃로 나눈 값으로서 구했다.

또, 홀 계수의 측정은 200℃에서 교류법에 의해 행하고, 또 그 때, 4단자법에 의해 전기 저항도 측정했다. 또한 열전도율은 레이저 플래시법에 의해 200℃에서 측정했다. 이들의 측정 결과를 표 10a, 표 10b, 표 10c 및 표 10d에 나타낸다.

평균 결정 입경은 시료를 연마한 후 화학 에칭하여 측정했다. 통상 아크 용해한 시료의 평균 결정 입경은 10 내지 20 ㎛ 정도였다. 또, 결정 입자 내부와 결정 입계의 첨가 원소의 석출 상태에 대해 EPMA에 의해 관찰한 결과, 급냉 시료에서는 첨가 원소가 입계를 따라서 분산되어 존재하고 있지만, 급냉하지 않은 2종의 시료에서는 거의 연속적으로 입계를 따라서 띠 모양으로 점재(點在)하고 있었다.

실시예 11

N형 Si 반도체를 제작하기 위해서, 고순도 단결정 Si(10N)와 표 11a, 표 11b, 표 11c 및 표 11d에 나타낸 바와 같은 원소를 소정의 비율로 측량한 후, Ar 가스 분위기 속에서 통상 아크 용해한 시료와, 아크 용해 직후에 위에서부터 칠러로 눌러 급냉한 시료 2종류를 제작했다. 또한, 비교를 위해 통상 아크 용해한 시료를 1000℃ 정도로 열처리하여 결정을 입자 성장시킨 비교 시료를 작성했다. 아크 용해후의 급냉 방법은 실시예 10과 동일하다.

얻어진 버튼형의 잉곳의 치수 형상은 외경 40 ×4 mm였다. 이 잉곳을 5 ×5×3 mm, 10 ×10 ×2 mm, 외경 10 ×2 mm의 형상으로 절단 가공하여, 각각 제벡 계수, 홀 계수(전기 저항을 포함함), 열전도율 측정용의 시료를 제작했다. 제벡 계수는 홀 계수, 전기 저항, 열전도율을 실시예 1과 같은 방법으로 측정했다. 이들의 측정 결과를 표 11a, 표 11b, 표 11c 및 표 11d에 나타낸다.

평균 결정 입경은 시료를 연마한 후 화학 에칭하여 측정했다. 통상 아크 용해한 시료의 평균 결정 입경은 10 내지 20 ㎛ 정도였다. 또, 결정 입자 내부와 결정 입계의 첨가 원소의 석출 상태에 대해 EPMA에 의해 관찰한 결과, 실시예 1과 마찬가지로 급냉 시료에서는 첨가 원소가 입계를 따라서 분산되어 존재하고 있지만, 급냉하지 않은 2종의 시료에서는 거의 연속적으로 입계를 따라서 띠 모양으로 점재하고 있었다.

실시예 12

P형 Si 반도체를 제작하기 위해서, 고순도 단결정 Si(10N)와 표 12a에 나타낸 바와 같은 원소를 소정의 비율로 측량한 후, Ar 가스 분위기 속에서 아크 용해했다. 얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 직경 10 ×2 mm의 형상으로 절단 가공하여, 각각 제벡 계수, 홀 계수(전기 저항을 포함함), 열전도율 측정용의 시료를 제작했다.

또한, 홀 계수의 측정은 200℃에서 교류법에 의해 행하고, 또 그 때 4단자법에 의해 전기 저항도 측정했다. 또, 열전도율은 레이저 플래시법에 의해 200℃에서 측정했다. 이들의 측정 결과를 표 12b에 나타낸다. 전부 종래부터 있는 Fe-Si계보다도 높은 성능 지수를 얻을 수 있었는데, 첨가 원소의 양을 0.5 내지 10.0 원자%의 범위 이내로 함으로써, 성능 지수가 Si-Ge계와 동등 또는 그 이상인 매우 우수한 재료를 얻을 수 있었음을 알 수 있다.

실시예 13

N형 Si 반도체를 제작하기 위해서, 고순도 단결정 Si(10N)와 표 13a에 나타낸 바와 같은 원소를 소정의 비율로 측량한 후, Ar 가스 분위기 속에서 아크 용해했다. 얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 직경 10 ×2 mm의 형상으로 절단 가공하여, 각각 제벡 계수, 홀 계수(전기 저항을 포함함), 열전도율 측정용의 시료를 제작했다.

제벡 계수는 홀 계수, 전기 저항, 열전도율을 실시예 12와 같은 방법으로 측정했다. 이들의 측정 결과를 표 13a, 표 13b, 표 13c, 표 13d에 나타낸다. 전부 종래부터 있는 Fe-Si계보다도 높은 성능 지수를 얻을 수 있었는데, 첨가 원소의 양을 0.5 내지 10.0 원자%의 범위 이내로 함으로써, 성능 지수가 Si-Ge계와 동등 또는 그 이상인 매우 우수한 재료를 얻을 수 있었음을 알 수 있다.

실시예 14

P형 반도체를 제작하기 위해서, 고순도 단결정 Si(10N)과 표 14a에 나타내는 첨가 원소를 소정의 배합으로 측량한 후, Ar 가스 분위기 속에서 아크 용해했다. 얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 지름 10 ×2 mm의 형상으로 절단 가공하여, 각각 제벡 계수, 홀 계수(전기 저항을 포함함), 열전도율 측정용의 시료를 제작했다.

제벡 계수는 고온부의 전극을 Ag, 저온부의 전극을 Cu, 이들의 온도차를 5℃로 설정하여, 고온부와 저온부의 평균 온도 200℃에서의 P형 반도체의 열기전력을 디지털 멀티 미터로 측정한 후, 그 열기전력을 5℃로 나눈 값으로서 구했다.

또한, 홀 계수의 측정은 200℃에서 교류법에 의해 행하고, 또 그 때 4단자법에 의해 전기 저항도 측정했다. 또, 열전도율은 레이저 플래시법에 의해 200℃에서 측정했다. 이들의 측정 결과를 표 14b에 나타낸다.

전부 종래부터 있는 Fe-Si계보다도 높은 성능 지수를 얻을 수 있었는데, 첨가 원소의 양을 0.5 내지 10.0 원자%의 범위 이내로 함으로써, 성능 지수가 Si-Ge계와 동등 또는 그 이상인 매우 우수한 재료를 얻을 수 있었음을 알 수 있다.

실시예 15

N형 반도체를 제작하기 위해서, 고순도 단결정 Si(10N)와 표 15a에 나타내는 첨가 원소를 소정의 배합으로 측량한 후, Ar 가스 분위기 속에서 아크 용해했다. 얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 지름 10 ×2 mm의 형상으로 절단 가공하여, 각각 제벡 계수, 홀 계수(전기 저항을 포함함), 열전도율 측정용의 시료를 제작했다. 한편, N, O 원소의 첨가는 Si₃N₄, SiO₂를 아크 용해시에 첨가함으로써 행했다.

제벡 계수는 홀 계수, 전기 저항, 열전도율을 실시예 1과 같은 방법으로 측정했다. 이들의 측정 결과를 표 15b에 나타낸다. 전부 종래부터 있는 Fe-Si계보다도 높은 성능 지수를 얻을 수 있었는데, 첨가 원소의 양을 0.5 내지 10.0 원자%의 범위 이내로 함으로써, 성능 지수가 Si-Ge계와 동등 또는 그 이상인 매우 우수한 재료를 얻을 수 있었음을 알 수 있다.

비교예

N형과 P형 Si-Ge 반도체를 제작하기 위해서, 상기 Si, 다결정 Ge(4N)를 원료비로 4:1의 비율로 하여, 표 14a, 표 15a의 번호 29, 30 및 59, 60에 나타내는 원소를 소정의 비율로 측량한 후, Ar 가스 분위기 속에서 아크 용해했다. 용해후의 측정 시료는 실시예 14와 동일 형상으로 가공하고, 또 그 측정 조건도 실시예 1과 동일하다.

표 14b, 표 15b로부터 분명한 바와 같이, Si 단일체에 각종 원소를 첨가한 실시예(번호 1 내지 28 및 번호 31 내지 58)의 성능 지수(Z)는 Si-Ge계(Si:Ge = 4:1)에 각종 원소를 첨가한 비교예(번호 29, 30 및 번호 59, 60)의 성능 지수와 동등 또는 그 이상임을 알 수 있다.

또한, 표 14a에 있어서, 첨가 원소의 첨가량이 0.5 내지 5.0 원자%로 캐리어 농도가 10¹⁹내지 10²¹(M/m³)의 범위인 실시예의 성능 지수는 비교예 번호 29, 30의 성능 지수(Z)보다도 현저히 향상되었다. 마찬가지로 표 15b에 있어서는 첨가 원소의 첨가량이 0.5 내지 10.0 원자%로 캐리어 농도가 10¹⁹내지 10²¹(M/m³)의 범위에 있는 실시예의 성능 지수가 비교예(번호 59, 60)의 성능 지수보다도 훨씬 높아짐을 알 수 있다.

특히 표 14b, 표 15b에 있어서, 첨가 원소의 첨가량이 표 1에서는 0.5 내지 10.0 원자%, 표 4에서는 0.5 내지 10.0 원자%의 범위라면 첨가량이 많을수록 제벡 계수가 향상하여, 전기 저항이 저감되고, 성능 지수가 비약적으로 증대하는 것을 알 수 있다.

실시예 16

P형 Si 반도체를 제작하기 위해서, 고순도 단결정 Si(10N)와 표 16a에 나타내는 여러 가지 원소를 소정의 비율로 측량한 후, Ar 가스 분위기 속에서 아크 용해했다. 얻어진 버튼형의 잉곳을 조분쇄, 디스크 밀 분쇄한 후, 제트 밀 분쇄하여 표 1에 나타내는 평균 입경의 분말을 제작한 후, 표 16b, 16c에 나타내는 고온 프레스 조건으로 3시간 유지하여, 표 16b에 나타내는 여러 가지 기공율을 갖는 소결체를 제작했다.

또, 얻어진 버튼형의 잉곳을 Ar 분위기 속에서 50시간 기계적 합금한 후, 표 16d, 16e에 나타내는 고온 프레스 조건으로 3시간 유지하고, 표 16d에 나타내는 여러 가지 평균 결정 입경을 갖는 소결체를 제작했다.

얻어진 소결체를 5 ×5 ×5 mm, 10 ×10 ×2 mm, 외경 10×2 mm의 형상으로 절단 가공하여, 각각 제벡 계수, 홀 계수(전기 저항을 포함함), 열전도율 측정용의 시료를 제작했다.

또, 홀 계수의 측정은 200℃에서 교류법에 의해 행하고, 또한 그 때, 4단자법에 의해 전기 저항도 측정했다. 또한 열전도율은 레이저 플래시법에 의해 200℃에서 측정했다. 이들의 측정 결과를 표 16c 및 표 16e에 나타낸다.

실시예 17

N형 Si 반도체를 제작하기 위해서, 고순도 단결정 Si(10N)과 표 17a에 나타내는 여러 가지 원소를 소정의 비율로 측량한 후, Ar 가스 분위기 속에서 아크 용해했다. 얻어진 버튼형의 잉곳을 조분쇄, 디스크 밀 분쇄한 후, 제트 밀 분쇄하여 표 17a에 나타내는 평균 입경의 분말을 제작한 후, 표 17b에 나타내는 고온 프레스 조건으로 3시간 유지하여, 표 17c에 나타내는 여러 가지 기공율을 갖는 소결체를제작했다.

또, 얻어진 버튼형의 잉곳을 Ar 분위기 속에서 50시간 기계적 합금한 후, 표 17d에 나타내는 고온 프레스 조건으로 3시간 유지하여, 표 17e에 나타내는 여러 가지 평균 결정 입경을 갖는 소결체를 제작했다. 얻어진 소결체를 실시예 1과 같은 치수로 가공하여 각종 측정용 시료를 제작했다. 열전 특성의 측정 조건은 실시예 1과 동일하다. 이들의 측정 결과를 표 17c와 표 17e에 나타낸다.

실시예 18

P형 Si 반도체를 제작하기 위해서, 고순도 Si(10N) 또는 저순도 Si(3N)과 표 18a에 나타내는 Si계 화합물을 소정의 비율로 배합한 후, Ar 가스 분위기 속에서 아크 용해했다. 또, 첨가량은 캐리어 농도가 10²⁰(M/m³)가 되도록 배합하여 용해했다.

얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 외경 10 ×2 mm의 형상으로 절단 가공하여, 각각의 제벡 계수, 홀 계수(캐리어 농도와 전기 저항을 포함함), 열전도율을 측정했다.

또한, 홀 계수의 측정은 200℃에서 교류법에 의해 행하고, 또 그 때, 4단자법에 의해 전기 저항도 측정했다. 또 열전도율은 레이저 플래시법에 의해 200℃에서 측정했다. 이들의 측정 결과를 표 18a 및 표 18b에 나타낸다.

한편, 표 18a 및 18b로부터 알 수 있는 바와 같이, 첨가 원소를 Si 화합물로 한 경우는 용해후 분석치가 나타낸 바와 같이 용해시의 첨가 원소의 증발·비산이 적고 95% 이상 남아, 첨가량의 정확한 제어가 가능하며, 게다가, 성능 지수도 양호하다.

실시예 19

N형 Si 반도체를 제작하기 위해서, 고순도 Si(10N) 또는 저순도(3N)와 표 19a에 나타내는 Si계 화합물을 소정의 비율로 배합한 후, Ar 가스 분위기 속에서 아크 용해했다. 또한, 첨가량은 캐리어 농도가 10²⁰(M/m³)가 되도록 배합하여 용해했다.

얻어진 버튼형의 잉곳을 5 ×5 ×5 mm, 10 ×10 ×2 mm, 외경 10 ×2 mm의 형상으로 절단 가공하여, 각각의 제벡 계수, 홀 계수(캐리어 농도와 전기 저항을 포함함), 열전도율을 실시예 1과 같은 식으로 측정했다. 이들의 측정 결과를 표 19a 및 표 19b에 나타낸다.

또, 표 19a 및 표 19b로부터 알 수 있는 바와 같이, 첨가 원소를 Si 화합물로 한 경우는 용해후 분석치가 나타낸 바와 같이 용해시의 첨가 원소의 증발·비산이 적고 95% 이상 남아, 첨가량의 정확한 제어가 가능하고, 게다가 성능 지수도 양호하다.

본 발명에 의한 신규의 Si계 열전 변환 재료는 Si의 P형 반도체와 N형 반도체 중의 캐리어 농도를 첨가 원소의 첨가량에 의해 조정함으로써, 전기 저항을 낮춰, 제벡 계수를 향상시키는 것이 가능하고, 이 방법에 의해 Si가 원래 갖는 높은 제벡 계수를 손상시키지 않고서 취출할 수 있다. 또한, 캐리어 농도가 큰 곳에서 제벡 계수가 커지기 때문에, 전기 저항도 작고, 성능 지수가 큰 재료를 얻는 데에 유효한 방법이다. 또한, 첨가 원소의 종류나 양에 따라 그 물성치를 제어할 수 있는 이점이 있다.

본 발명에 의한 열전 변환 재료는 Si에 3족 원소와 5족 원소의 각각을 적어도 1종씩 첨가하여, P형 반도체와 N형 반도체로 하기 위해서 3족 또는 5족의 첨가량을 조정하여, 캐리어 농도를 10¹⁹내지 10²¹(M/m³)로 제어하거나, 혹은 3-5족 화합물 반도체 혹은 2-6족 화합물 반도체를 첨가하고, 혹은, Si에 Ge, C, Sn의 4족 원소를 0.1 내지 5 원자% 함유하여, Si의 원소의 일부를 원자량이 다른 4족 원소로 치환시키고, 또한 P형 반도체와 N형 반도체로 만들기 위한 3족 또는 5족의 첨가 원소를 단독 또는 복합하여 첨가하여, 첨가 원소의 종류와 첨가량을 적절하게 선정하여 조정함으로써, 전기 저항을 내려, 제벡 계수를 향상시키는 동시에, 열전도율이 작게 억제됨으로써, 성능 지수가 큰 열전 변환 효율을 향상시킨 열전 변환 재료를 얻을 수 있다.

또한, 본 발명에 의한 열전 변환 재료는 Si보다 무거운 각종 원소의 첨가에 의해서 열전도율도 내리는 것이 가능하며, 또한 급냉하여 평균 결정 입경을 0.1 ㎛ 내지 5 ㎛로 함으로써, 반도체의 평균 결정 입경이 미세하게 되어, 금속 혹은 반금속 전도를 보이는 입계상이 분산되기 때문에, 열전도율 및 전기 저항률이 낮고, 제벡 계수가 높은 열전 변환 재료를 얻을 수 있다.

또, 상기 열전 변환 재료 분말을 고온 프레스 처리로 기공율을 높여 다공성으로 하거나, 혹은 상기 분말을 기계적 합금법에 의해서, 평균 결정 입경을 0.1 ㎛ 내지 5 ㎛로 함으로써, 반도체의 평균 결정 입경이 미세하게 되어, 금속 혹은 반금속 전도를 보이는 입계상이 분산되어 제벡 계수가 높고, 열전도율이 낮으며, 더구나 전기 저항률이 낮은 열전 변환 재료를 얻을 수 있다.

본 발명에 의한 열전 변환 재료는 Si를 주체에 이용함으로써, 고가의 Ge를 다량으로 포함한 Si-Ge계보다도 저렴하고, Fe-Si계보다도 높은 성능 지수를 얻을수 있다. 또한 본 발명에 이용하는 Si는 반도체 디바이스용에 비해서 훨씬 순도가 낮기 때문에 원료는 비교적 저렴하게 입수할 수 있으며, 생산성이 좋고, 품질이 안정된 저렴한 열전 변환 재료를 얻을 수 있다.

본 발명에 의한 열전 변환 재료는 주체인 Si가 지구 환경, 지구 자원 나아가 안전성의 점에서도 매우 우수하고, 더구나 비중이 작고 가볍기 때문에 차량 탑재용 열전 변환 소자용으로서 매우 안성맞춤이며, 또 벌크형의 Si는 내식성이 우수하기 때문에, 표면 처리 등이 불필요하다고 하는 이점도 있다.

Claims

Si에, P형 반도체로 만들기 위한 첨가 원소를, 단독 또는 복합으로 0.001 원자% 내지 20 원자% 함유하는 것을 특징으로 하는 P형 반도체로 이루어진 열전 변환 재료.
Si에, N형 반도체로 만들기 위한 첨가 원소를, 단독 또는 복합으로 0.001 원자% 내지 20 원자% 함유하는 것을 특징으로 하는 N형 반도체로 이루어진 열전 변환 재료.
Si에, P형 반도체로 만들기 위한 첨가 원소(첨가 원소 α)와 N형 반도체로 만들기 위한 첨가 원소(첨가 원소 β)를, 각 군에서 1종 이상씩 총량으로 0.002 원자% 내지 20 원자% 함유하며, 첨가 원소 α의 총량이 첨가 원소 β의 총량을 초과하여 P형 반도체가 되는데 필요한 양만 함유하는 것을 특징으로 하는 P형 반도체로 이루어진 열전 변환 재료.
Si에, P형 반도체로 만들기 위한 첨가 원소(첨가 원소 α)와 N형 반도체로 만들기 위한 첨가 원소(첨가 원소 β)를, 각 군에서 1종 이상씩 총량으로 0.002 원자% 내지 20 원자% 함유하며, 첨가 원소 β의 총량이 첨가 원소 α의 총량을 초과하여 N형 반도체가 되는데 필요한 양만 함유하는 것을 특징으로 하는 N형 반도체로이루어진 열전 변환 재료.
제1항 내지 제4항 중 어느 한 항에 있어서, P형 반도체로 만들기 위한 첨가 원소(첨가 원소 α)는 첨가 원소 A(Be, Mg, Ca, Sr, Ba, Zn, Cd, Hg, B, Al, Ga, In, Tl), 천이 금속 원소 M₁(M₁; Y, Mo, Zr)의 각 군에서 선택하는 1종 또는 2종 이상이며,

N형 반도체로 만들기 위한 첨가 원소(첨가 원소 β)는 첨가 원소 B(N, P, As, Sb, Bi, O, S, Se, Te), 천이 금속 원소 M₂(M₂; Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Nb, Ru, Rh, Pd, Ag, Hf, Ta, W, Re, Os, Ir, Pt, Au, 단 Fe는 10 원자% 이하), 희토류 원소 RE(RE; La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Yb, Lu)의 각 군에서 선택하는 1종 또는 2종 이상인 것을 특징으로 하는 P형 반도체 또는 N형 반도체로 이루어진 열전 변환 재료.
제1항 내지 제4항 중 어느 한 항에 있어서, 평균 결정 입경이 0.1 ㎛ 내지 5 ㎛인 것을 특징으로 하는 열전 변환 재료.
제1항 내지 제4항 중 어느 한 항에 있어서, 반도체 조직이 반도체 결정 입자상과, 벌크 중에서 분산되는 금속 또는 반금속의 전도체 결정 입계상으로 이루어진 것을 특징으로 하는 열전 변환 재료.
제1항 내지 제4항 중 어느 한 항에 있어서, 캐리어 농도가 10¹⁷내지 10²¹(M/m³)인 것을 특징으로 하는 열전 변환 재료.
제1항 내지 제4항 중 어느 한 항에 있어서, 기공율이 5 내지 40%인 것을 특징으로 하는 열전 변환 재료.
Si에, 첨가 원소 A(Be, Mg, Ca, Sr, Ba, Zn, Cd, Hg, B, Al, Ga, In, Tl)의 원소를 단독 또는 복합하여 0.001 원자% 내지 0.5 원자% 함유하고, 캐리어 농도가 10¹⁷내지 10²⁰(M/m³)인 것을 특징으로 하는 P형 반도체로 이루어진 열전 변환 재료.
Si에, 첨가 원소 A(Be, Mg, Ca, Sr, Ba, Zn, Cd, Hg, B, Al, Ga, In, Tl)의 원소를 단독 또는 복합하여 0.5 원자% 내지 5.0 원자% 함유하고, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)인 것을 특징으로 하는 P형 반도체로 이루어진 열전 변환 재료.
Si에, 첨가 원소 B(N, P, As, Sb, Bi, O, S, Se, Te)의 원소를 단독 또는 복합하여 0.001 원자% 내지 0.5 원자% 함유하고, 캐리어 농도가 10¹⁷내지 10²⁰(M/m³)인 것을 특징으로 하는 N형 반도체로 이루어진 열전 변환 재료.
Si에, 첨가 원소 B(N, P, As, Sb, Bi, O, S, Se, Te)의 원소를 단독 또는 복합하여 0.5 원자% 내지 10 원자% 함유하고, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)인 것을 특징으로 하는 N형 반도체로 이루어진 열전 변환 재료.
Si에, 첨가 원소 A(Be, Mg, Ca, Sr, Ba, Zn, Cd, Hg, B, Al, Ga, In, Tl)와, 첨가 원소 B(N, P, As, Sb, Bi, O, S, Se, Te)의 각각을 1종 이상씩 총량으로 1 내지 20 원자% 함유하고, 또 첨가 원소 A를 첨가 원소 B보다 0.3 내지 5 원자% 많이 함유하며, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)이고, 열전도율이 실온에서 150 W/m·K 이하인 것을 특징으로 하는 고효율의 P형 반도체로 이루어진 열전 변환 재료.
Si에, 첨가 원소 A(Be, Mg, Ca, Sr, Ba, Zn, Cd, Hg, B, Al, Ga, In, Tl)와, 첨가 원소 B(N, P, As, Sb, Bi, O, S, Se, Te)의 각각을 1종 이상씩 총량으로 1 내지 20 원자% 함유하고, 한 첨가 원소 B를 첨가 원소 A보다 0.3 내지 10 원자% 많이 함유하며, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)이고, 열전도율이 실온에서 150 W/m·K 이하인 것을 특징으로 하는 고효율의 N형 반도체로 이루어진 열전 변환 재료.
Si에, 3-5족 화합물 반도체 혹은 2-6족 화합물 반도체를 1 내지 10 원자%, 또 첨가 원소 A(Be, Mg, Ca, Sr, Ba, Zn, Cd, Hg, B, Al, Ga, In, Tl)의 1종 이상을 1 내지 10 원자% 함유하고, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)이며, 열전도율이 실온에서 150 W/m·K 이하인 것을 특징으로 하는 고효율의 P형 반도체로 이루어진 열전 변환 재료.
Si에, 3-5족 화합물 반도체 혹은 2-6족 화합물 반도체를 1 내지 10 원자%, 또 첨가 원소 B(N, P, As, Sb, Bi, O, S, Se, Te)의 1종 이상을 1 내지 10 원자% 함유하고, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)이며, 열전도율이 실온에서 150 W/m·K 이하인 것을 특징으로 하는 고효율의 N형 반도체로 이루어진 열전 변환 재료.
Si에, Ge, C, Sn의 1종 이상을 0.1 내지 5 원자%, 첨가 원소 A(Be, Mg, Ca, Sr, Ba, Zn, Cd, Hg, B, Al, Ga, In, Tl)의 원소를 단독 또는 복합하여 0.001 원자% 이상 함유하고, 열전도율이 실온에서 150 W/m·K 이하인 것을 특징으로 하는 고효율의 P형 반도체로 이루어진 열전 변환 재료.
제18항에 있어서, 첨가 원소 A의 함유량이 단독 또는 복합으로 0.5 원자% 내지 5.0 원자%이며, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)인 것을 특징으로 하는 고효율의 P형 반도체로 이루어진 열전 변환 재료.
Si에, Ge, C, Sn의 1종 이상을 0.1 내지 5 원자%, 첨가 원소 B(N, P, As, Sb, Bi, O, S, Se, Te)의 원소를 단독 또는 복합하여 0.001 원자% 이상 함유하고, 열전도율이 실온에서 150 W/m·K 이하인 것을 특징으로 하는 고효율의 N형 반도체로 이루어진 열전 변환 재료.
제20항에 있어서, 첨가 원소 B의 함유량이 단독 또는 복합으로 0.5 원자% 내지 10 원자%이며, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)인 것을 특징으로 하는 고효율의 N형 반도체로 이루어진 열전 변환 재료.
Si에, 천이 금속 원소 M₁(M₁; Y, Mo, Zr)을 단독 또는 복합하여 0.5 원자% 내지 10 원자% 함유하고, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)인 것을 특징으로 하는 P형 반도체로 이루어진 열전 변환 재료.
Si에, 희토류 원소 RE(RE; La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Yb, Lu)를 단독 또는 복합하여 0.5 원자% 내지 10 원자% 함유하고, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)인 것을 특징으로 하는 N형 반도체로 이루어진 열전 변환재료.
Si에, 천이 금속 원소 M₂(M₂; Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Nb, Ru, Rh, Pd, Ag, Hf, Ta, W, Re, Os, Ir, Pt, Au, 단 Fe는 10 원자% 이하)를 단독 또는 복합하여 0.5 원자% 내지 10 원자% 함유하고, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)인 것을 특징으로 하는 N형 반도체로 이루어진 열전 변환 재료.
Si에, 천이 금속 원소 M₂(M₂; Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Nb, Ru, Rh, Pd, Ag, Hf, Ta, W, Re, Os, Ir, Pt, Au, 단 Fe는 10 원자% 이하)와, 희토류 원소 RE(RE; La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Yb, Lu)의 각 군에서 1종 이상씩 총량으로 0.5 원자% 내지 10 원자% 함유하고, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)인 것을 특징으로 하는 N형 반도체로 이루어진 열전 변환 재료.
Si에, 첨가 원소 A(Be, Mg, Ca, Sr, Ba, Zn, Cd, Hg, B, Al, Ga, In, Tl)와, 천이 금속 원소 M₁(M₁; Y, Mo, Zr)의 각 군에서 1종 이상씩 총량으로 1 내지 10 원자% 함유하고, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)인 것을 특징으로 하는 P형 반도체로 이루어진 열전 변환 재료.
Si에, 첨가 원소 A(Be, Mg, Ca, Sr, Ba, Zn, Cd, Hg, B, Al, Ga, In, Tl)와, 천이 금속 원소 M₁(M₁; Y, Mo, Zr), 희토류 원소 RE(RE; La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Yb, Lu)의 각 군에서 1종 이상씩 총량으로 1 내지 10 원자% 함유하고, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)인 것을 특징으로 하는 P형 반도체로 이루어진 열전 변환 재료.
Si에, 첨가 원소 B(N, P, As, Sb, Bi, O, S, Se, Te)와, 천이 금속 원소 M₂(M₂; Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Nb, Ru, Rh, Pd, Ag, Hf, Ta, W, Re, Os, Ir, Pt, Au, 단 Fe는 10 원자% 이하)의 각 군에서 1종 이상씩 총량으로 1 내지 10 원자% 함유하고, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)인 것을 특징으로 하는 N형 반도체로 이루어진 열전 변환 재료.
Si에, 첨가 원소 B(N, P, As, Sb, Bi, O, S, Se, Te)와, 희토류 원소 RE(R E; La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Yb, Lu)의 각 군에서 1종 이상씩 총량으로 1 내지 10 원자% 함유하고, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)인 것을 특징으로 하는 N형 반도체로 이루어진 열전 변환 재료.
Si에, 첨가 원소 B(N, P, As, Sb, Bi, O, S, Se, Te)와, 천이 금속 원소M₂(M₂; Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Nb, Ru, Rh, Pd, Ag, Hf, Ta, W, Re, Os, Ir, Pt, Au, 단 Fe는 10 원자% 이하), 희토류 원소 RE(RE; La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Yb, Lu)의 각 군에서 1종 이상씩 총량으로 1 내지 10 원자% 함유하고, 캐리어 농도가 10¹⁹내지 10²¹(M/m³)인 것을 특징으로 하는 N형 반도체로 이루어진 열전 변환 재료.
제10항 내지 제30항 중 어느 한 항에 있어서, 평균 결정 입경이 0.1 ㎛ 내지 5 ㎛인 것을 특징으로 하는 열전 변환 재료.
제10항 내지 제30항 중 어느 한 항에 있어서, 반도체 조직이 반도체 결정 입자상과, 벌크 중에서 분산되는 금속 또는 반금속의 전도체 결정 입계상으로 이루어지는 것을 특징으로 하는 열전 변환 재료.
제10항 내지 제30항 중 어느 한 항에 있어서, 캐리어 농도가 10¹⁷내지 10²¹(M/m³)인 것을 특징으로 하는 열전 변환 재료.
제10항 내지 제30항 중 어느 한 항에 있어서, 기공율이 5 내지 40%인 것을 특징으로 하는 열전 변환 재료.
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