KR20010007097A - 액세스 시간이 단축된 클럭 동기형 반도체 기억 장치 - Google Patents

액세스 시간이 단축된 클럭 동기형 반도체 기억 장치 Download PDF

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KR20010007097A
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Abstract

연속하여 행해지는 동작 모드에 있어서 최초의 동작 모드에 대해 생성되는 내부 제어 펄스(판독, 기록 펄스)의 발생 타이밍/펄스 폭을 제어한다. 로우 액세스 커맨드 인가 후의 데이터 액세스 시간이 단축된다.

Description

액세스 시간이 단축된 클럭 동기형 반도체 기억 장치{CLOCK SYNCHRONOUS SEMICONDUCTOR MEMORY DEVICE HAVING A REDUCED ACCESS TIME}
본 발명은, 반도체 기억 장치에 관한 것으로, 특히, 메모리셀 데이터를 검지하여 증폭하는 감지 증폭기 회로가 각 컬럼에 대응하여 설치되는 반도체 기억 장치에 관한 것이다. 보다 특정적으로는, 본 발명은 클럭 신호에 동기하여 동작하는 클럭 동기형 반도체 기억 장치에 있어서의 액세스 시간을 단축하기 위한 구성에 관한 것이다.
도 40은, 종래의 반도체 기억 장치의 어레이부의 구성을 개략적으로 나타내는 도면이다. 도 40에 있어서, 비트선쌍 BLP과 워드선 WL의 교차부에 대응하여 메모리셀 MC가 배치된다. 메모리셀 MC는 행렬형으로 배열되고, 비트선쌍 BLP이 메모리셀 컬럼에 대응하여 배치되며, 또한 워드선 WL이 메모리셀 로우에 대응하여 배치된다. 도 40에 있어서는, 1개의 비트선쌍 BLP 및 1개의 워드선 WL을 대표적으로 나타낸다. 비트선쌍 BLP는 비트선 BL 및 ZBL을 포함한다. 비트선쌍 BLP 에서는, 비트선 BL 및 ZBL의 하나에 메모리셀 MC가 접속된다. 도 40에 있어서는, 비트선 BL에 접속되는 메모리셀 MC를 대표적으로 나타낸다. 메모리셀 MC는 정보를 기억하기 위한 메모리셀 캐패시터 MS와, 워드선 WL의 신호 전위에 응답하여 도통하고, 메모리셀 캐패시터 MS를 대응의 비트선 BL(또는 ZBL)에 접속하는 액세스 트랜지스터 MT를 포함한다. 액세스 트랜지스터 MT는 n채널 MOS 트랜지스터(절연 게이트형전계 효과 트랜지스터)로 구성된다.
비트선쌍 BLP에는, 감지 증폭기 활성화 신호 φSAE에 응답하여 활성화되고, 비트선 BL 및 ZBL의 전위를 차동 증폭하는 감지 증폭기 회로 SA와, 컬럼 선택 신호 CSL에 따라서 비트선 BL 및 ZBL을 내부 데이터선쌍 IOP에 전기적으로 결합하는 컬럼 선택 게이트 YG가 설치된다. 내부 데이터선쌍 IOP는 상보 신호를 전달하는 내부 데이터선 I/0 및 ZI/0를 포함한다. 이 내부 데이터선쌍 IOP가 입출력 회로 NSK에 결합된다. 다음에, 도 40에 도시한 반도체 기억 장치의 동작을, 도 41에 도시한 신호 파형도를 참조하여 설명한다.
스탠바이 사이클에 있어서는, 비트선 BL 및 ZBL은 중간 전압으로 프리차지되고 또한 이퀄라이즈되어 있다. 또한 워드선 WL도 비선택 상태에 있고, 메모리셀 MC 에서는 액세스 트랜지스터 MT는 비도통 상태에 있다. 또한, 마찬가지로 컬럼 선택 신호 CSL도 L 레벨의 비선택 상태이고, 컬럼 선택 게이트 YG는 비도통 상태에 있다.
메모리 사이클이 시작되면 , 비트선 BL 및 ZBL이 프리차지 전압에서 부유 상태가 된다. 계속해서, 어드레스 신호에 따라서 어드레스 지정된 로우에 대응하는 워드선 WL이 선택 상태로 구동되고, 그 전압 레벨이 상승한다. 이 워드선 WL의 전위 상승에 따라서 메모리셀 MC에 포함되는 액세스 트랜지스터 MT가 도통하고, 메모리셀 캐패시터 MS의 기억하는 정보가 대응의 비트선 BL(또는 ZBL)에 판독된다. 도 41에 있어서는, 비트선 BL로 L 레벨의 데이터가 판독된 경우의 신호 파형을 일례로서 나타낸다.
비트선 BL에 메모리셀이 접속될 때, 비트선 ZBL은 메모리셀 데이터가 전달되지 않기 때문에, 프리차지 전압 레벨을 유지한다.
비트선쌍 BLP의 전위차가 충분히 커지면, 계속해서 감지 증폭기 활성화 신호φSAE가 활성화되고, 감지 증폭기 회로 SA가, 비트선 BL 및 ZBL의 전압을 차동 증폭한다. 이 감지 증폭기 회로 SA의 감지 동작에 의해, 비트선 BL 및 ZBL의 전압이, 메모리셀 MC의 기억 정보에 따라서 H 레벨 및 L 레벨로 확정한다.
감지 증폭기 회로 SA에 의한 감지 동작이 완료하면 , 계속해서, 컬럼 선택 동작이 행해진다. 컬럼 선택 시에 있어서는, 도시하지 않은 컬럼 디코더에 의해, 어드레스 지정된 컬럼에 대응하는 컬럼 선택 신호 CSL이 활성 상태의 H 레벨로 구동되며, 컬럼 선택 게이트 YG가 도통하고, 어드레스 지정된 컬럼에 대응하여 배치되는 비트선쌍 BLP가 내부 데이터선쌍 IOP에 전기적으로 결합된다. 내부 데이터선 상의 신호에 따라서 입출력 회로 NSK가 외부로의 판독 데이터 DQ를 생성한다. 데이터 기입 시에 있어서는, 입출력 회로 NSK가, 내부 데이터선쌍 IOP를 구동하여, 선택된 컬럼 선택 게이트 YG를 통해 비트선쌍 BLP에 기입 데이터를 전달한다.
상술된 바와 같이, 메모리셀 MC가 1트랜지스터·1캐패시터의 구성을 구비하는 반도체 기억 장치는, 다이내믹형 반도체 기억 장치(이하, DRAM이라 칭함)라 불리고, 메모리셀 점유 면적이 작아 고밀도·고집적화에 적합하다.
그러나, DRAM에 있어서는, 메모리셀 캐패시터 MS의 용량치는 작고, 비트선쌍 BLP 에서 메모리셀 데이터 판독 시에 발생되는 전압차는 작고, 또한 메모리셀의 데이터가 판독되면, 메모리셀의 기억 데이터가 파괴되기 때문에, 감지 증폭기 회로 SA를 이용하여 판독 데이터를 증폭시키고 또한 메모리셀로 원래의 데이터를 재기입할 필요가 있다.
감지 증폭기 회로 SA의 감지 동작이 완료하여, 비트선 전압이 안정화하기 전에 컬럼 선택을 행한 경우, 내부 데이터선과 선택 컬럼과의 접속에 의해, 선택 컬럼의 비트선쌍 전압이 변동함에 따라서 감지 증폭기 회로가 오동작하고, 메모리셀 데이터를 정확하게 판독할 수 없게 될 가능성이 있다. 따라서, 통상, 로우 선택이 행해지는 시각 ta로부터 컬럼 선택이 가능해지는 시각 tb까지의 기간은, 컬럼 인터 로크 기간이라 불리고, 컬럼 선택 동작이 금지된다(도 41 참조). 이 기간은, DRAM에서는, RAS-CAS 지연 시간 tRCD라 불리고 있고, 로우 선택을 행하는 로우 액세스가 지시되고 나서 컬럼 선택을 행하는 컬럼 액세스까지의 기간에는, 유한의 시간이 필요해진다. 데이터 기입 시에 있어서는, 선택 컬럼의 메모리셀 데이터가 파괴되더라도 별다른 문제는 발생되지 않는다(기입 데이터가 메모리셀에 전달된다). 그러나, 데이터 판독 시와 데이터 기입 시의 컬럼 액세스 타이밍을 동일하게 하기 위해서, 이 데이터 판독 모드 시 및 데이터 기입 모드 시 중 어느 하나에 있어서도, 컬럼 선택 동작은 감지 증폭기 회로의 동작 완료 후가 아니면 행할 수 없다. 따라서, 로우 액세스가 행해지고 나서 실제로 메모리셀 데이터가 외부로 판독되기까지의 액세스 시간(RAS 액세스 시간) tRAC를 짧게 할 수가 없어, 고속 액세스를 할 수 없게 된다고 하는 문제가 생긴다.
또한, 최근, 클럭 신호에 동기하여 데이터의 기입 및 판독을 행하는 클럭 동기형 반도체 기억 장치가 실용화되어 있다. 이 클럭 동기형 반도체 기억 장치에 있어서는, 동작 모드는 클럭 신호에 동기하여 제공되는 커맨드에 의해 지정된다. 이 클럭 동기형 반도체 기억 장치는, 데이터의 기입 및 판독이, 클럭 신호에 동기하여 행해지지만, 메모리셀 어레이부의 구성은 표준의 DRAM과 실질적으로 동일하다.
도 42는, 클럭 동기형 반도체 기억 장치의 커맨드 인가 시퀀스의 일례를 나타내는 도면이다. 도 42에 있어서, 클럭 신호 CLK1의 상승 엣지에 있어서, 로우 선택 동작을 활성화하는 로우 액세스 커맨드 RACT 및 컬럼 선택 동작 및 데이터의 기입/판독을 지시하는 컬럼 액세스 커맨드 CACT가 제공된다. 컬럼 액세스 커맨드 CACT는 로우 액세스 커맨드 RACT가 제공되고 나서 시간 tRCD 경과 후에 제공할 수 있다. 따라서, 클럭 신호 CLK1에 동기하여 클럭 동기형 반도체 기억 장치가 동작하고 있는 경우에는, 이 시간 tRCD는 2 클럭 사이클 기간이 된다.
한편, 이 클럭 동기형 반도체 기억 장치가, 고속의 클럭 신호 CLK2에 동기하여 동작하는 경우, 이 시간 tRCD는 클럭 신호 CLK2의 4 사이클 기간과 동일하게 된다. 따라서, 고속의 클럭 신호 CLK에 동기하여 동작하고 있는 경우에 있어서도, 이 시간 tRCD는 짧게 할 수 없기 때문에, 고속 액세스를 실현할 수 없다고 하는 문제가 발생된다.
본 발명의 목적은, 액세스 시간을 단축하는 것이 가능한 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은, 컬럼 액세스 개시 타이밍을 빠르게 하는 것이 가능한 반도체 기억 장치를 제공하는 것이다.
본 발명의 또 다른 목적은, 로우 선택 개시 지시와 컬럼 선택 개시 지시 사이의 시간을 단축하는 것이 가능한 반도체 기억 장치를 제공하는 것이다.
본 발명의 또 다른 목적은, 로우 액세스 커맨드와 컬럼 액세스 커맨드의 사이에 요하는 시간을 단축하는 것이 가능한 클럭 동기형 반도체 기억 장치를 제공하는 것이다.
본 발명에 따른 반도체 기억 장치는, 동작 모드 지시 신호에 응답하여, 이 동작 모드 지시 신호가 지정하는 동작을 행하기 위한 내부 제어 펄스 신호를 발생하기 위한 내부 제어 신호 발생 회로를 구비한다. 이 내부 제어 신호 발생 회로는 동작 모드 지시 신호가 연속하여 제공될 때, 최초의 내부 제어 펄스 신호와 이후의 내부 제어 펄스 신호의 발생 타이밍 및 펄스 폭 중 적어도 하나를 다르게 하게 하기 위한 회로를 포함한다.
동일 동작 모드가 반복하여 행해질 때, 최초의 내부 제어 펄스 신호의 발생 타이밍 및 펄스 폭 중 적어도 하나를 이후의 내부 제어 펄스 신호의 그것과 다르게 함으로써, 최초의 동작 모드에 있어서의 동작은 최적 타이밍으로 개시할 수가 있 도록 내부 회로 동작 타이밍을 설정할 수가 있어, 고속 동작이 실현된다.
특히, 동작 모드 지시 신호가 컬럼 액세스 지시일 때, 빠른 타이밍으로 칼럼액세스 지시를 인가할 수가 있어, 고속 액세스가 실현된다.
본 발명의 기타 목적 및 특징은, 첨부 도면을 참조한 이하의 실시예를 통해 명백해질 것이다.
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 전체의 구성을 개략적으로 나타내는 도면.
도 2는 도 1에 도시한 내부 클럭 발생 회로의 구성을 개략적으로 나타내는 도면.
도 3은 도 1에 도시한 주변 제어 회로의 구성을 개략적으로 나타내는 도면.
도 4는 도 1에 도시한 주변 제어 회로의 구성을 개략적으로 나타내는 도면.
도 5는 도 1에 도시한 주변 제어 회로의 구성을 개략적으로 나타내는 도면.
도 6은 도 1에 도시한 데이터 입출력 회로의 구성을 개략적으로 나타내는 도면.
도 7은 도 1에 도시한 메모리 어레이의 구성을 개략적으로 나타내는 도면이다.
도 8은 도 1에 도시한 메모리 어레이의 내부 데이터 버스의 배치를 개략적으로 나타내는 도면이다.
도 9는 도 7에 도시한 판독/기록 회로 및 멀티플렉서/셀렉터의 구성을 개략적으로 나타내는 도면이다.
도 10은 도 9에 도시한 시프트 회로의 구성을 구체적으로 나타내는 도면.
도 11은 도 10에 도시한 시프트 제어 회로의 구성을 개략적으로 나타내는 도면.
도 12a는 도 6에 도시한 데이터 출력 회로의 구성을 개략적으로 나타내고, 도 12b는 도 12a에 도시한 회로의 동작을 나타내는 신호 파형도.
도 13은 도 6에 도시한 데이터 출력 회로의 다른 구성을 개략적으로 나타내는 도면.
도 14는 도 1에 도시한 주변 제어 회로에 포함되는 판독 동작 제어부의 구성을 개략적으로 나타내는 도면.
도 15는 도 7에 도시한 메모리 블록 및 그 주변 회로의 구성을 나타내는 도면.
도 16은 도 7에 도시한 메모리 블록의 컬럼 선택에 관련된 부분의 구성을 개략적으로 나타내는 도면.
도 17은 본 발명의 실시예 1에 있어서의 반도체 기억 장치의 데이터 판독부의 구성을 개략적으로 나타내는 도면.
도 18은 도 17에 도시한 반도체 기억 장치의 동작을 나타내는 타이밍차트.
도 19는 도 18에 도시한 판독 펄스 발생부의 구성을 개략적으로 나타내는 도면.
도 20은 도 19에 도시한 판독 펄스 발생부의 동작을 나타내는 타이밍차트.
도 21은 본 발명의 실시예 1에 있어서의 데이터 판독 제어부의 구성을 개략적으로 나타내는 도면.
도 22는 본 발명의 실시예 2에 있어서의 반도체 기억 장치의 주요부의 구성을 개략적으로 나타내는 도면.
도 23은 도 22에 도시한 기입 버퍼 회로에 포함되는 버퍼의 구성을 개략적으로 나타내는 도면.
도 24는 도 22에 도시한 비트선 전개 회로의 구성을 개략적으로 나타내는 도면.
도 25는 도 22에 도시한 기입 선택 회로 및 기록 드라이브 회로의 구성을 개략적으로 나타내는 도면이다.
도 26은 본 발명의 실시예 2에 있어서의 데이터 기입부의 구성을 개략적으로 나타내는 도면.
도 27은 도 26에 도시한 데이터 기입부의 동작을 나타내는 타이밍차트.
도 28a는 감지 증폭기 회로의 구성을 나타내고, 도 28b는 기록 데이터선 이퀄라이즈의 효과를 설명하기 위한 도면.
도 29는 발명의 실시예 2에 있어서의 데이터 기입 제어부의 구성을 개략적으로 나타내는 도면.
도 30은 도 29에 도시한 회로의 동작을 나타내는 타이밍차트.
도 31은 본 발명의 실시예 2의 변경예의 구성을 개략적으로 나타내는 도면.
도 32는 본 발명의 실시예 4에 따른 반도체 기억 장치의 주요부의 구성을 개략적으로 나타내는 도면.
도 33은 본 발명의 실시예 4에 따른 반도체 기억 장치의 감지 증폭기 대역의 구성을 개략적으로 나타내는 도면.
도 34는 도 33에 도시한 전하 제어 회로의 구성을 개략적으로 나타내는 도면.
도 35는 도 34에 도시한 3상태 버퍼의 구성을 나타내는 도면.
도 36은 도 33 내지 도 35에 도시한 회로의 데이터 기입 시의 동작을 나타내는 신호 파형도.
도 37은 도 33 내지 도 35에 도시한 회로의 데이터 판독 시의 동작을 나타내는 신호 파형도.
도 38은 본 발명의 실시예 4의 변경예를 나타내는 도면.
도 39는 도 38에 도시한 구성의 동작을 나타내는 신호 파형도.
도 40은 종래의 다이내믹형 반도체 기억 장치의 주요부의 구성을 개략적으로 나타내는 도면.
도 41은 도 40에 도시한 회로의 동작을 나타내는 신호 파형도.
도 42는 종래의 클럭 동기형 반도체 기억 장치의 커맨드 인가 시퀀스를 나타내는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 집적 회로 장치
2 : 논리 회로 블록
3 : 반도체 기억 장치
4 : 메모리 어레이
5 : 내부 클럭 발생 회로
6 : 주변 제어 회로
7 : 데이터 입출력 회로
6b : 모드 디코더
8W : 기록 글로벌 데이터 버스
8R : 판독 글로벌 데이터 버스
10 : 입력 회로
11 : 출력 회로
MB : 메모리셀 블록
SAB : 감지 증폭기 대역
R/W : 판독/기록 회로
MES : 멀티플렉서/셀렉터
I/F : 인터페이스 회로
12r : 판독 데이터선쌍
12w : 기록 데이터선쌍
RGa0-RGa5, RGb0-RGb5 : 판독 게이트 증폭기
WGa0-WGa5, WGb0-WGb5 : 기입 컬럼 선택 게이트
SAa0-SAa5, SAb0-SAb5, SA : 감지 증폭기 회로
BLP, BLPa0-BLPa5, BLPb0-BLPb5 : 비트선쌍
RG : 판독 게이트 증폭기
MC : 메모리셀
41, 42, 45 : 단안정 펄스 발생 회로
43 : 래치 회로
44 : AND 회로
46 : OR 회로
47 : 멀티플렉서
48 : 출력 제어 회로
6na : 판독 뱅크 래치 회로
6nb : 멀티플렉서
6n : 뱅크 어드레스 래치
6q : 판독 어드레스 래치
6qa : 판독 어드레스 래치 회로
6qb : 멀티플렉서
6w : 판독 프리 디코더
50 : 판독 컬럼 선택 회로
60 : 기입 매체 회로
65 : 기입 선택 회로
66 : 기록 드라이브 회로
66a, 66b : 기록 드라이버
65a3 : 마스크 제어 회로
75a, 75b : 프리차지 MOS 트랜지스터
75c : 이퀄라이즈 MOS 트랜지스터
WG : 기입 컬럼 선택 게이트
80 : 래치 회로
81 : AND 회로
82, 83 : 지연 회로
84 : 인버터
85, 86: AND 회로
87 : 멀티플렉서
88 : 기입 컬럼 선택 회로
89 : 기입 제어 회로
90 : 기록 드라이버
91 : 전치 증폭기
IOP : 내부 데이터선쌍
YG : 컬럼 선택 게이트
112L, 112R : 분리 게이트
113N, 113NN, 113P : 감지 증폭기 드라이브 트랜지스터
100 : 전하 제어 회로
[실시예 1]
도 1은, 본 발명의 실시예 1에 따른 반도체 집적 회로 장치의 전체의 구성을 개략적으로 나타내는 도면이다. 도 1에 있어서, 본 발명의 실시예 1에 따른 반도체 집적 회로 장치(1)는, 외부로부터 제공되는 클럭 신호 CLK에 따라서 동작하고,제공된 커맨드 CMD에 따라서 처리 동작을 행하고, 또한 데이터의 입출력을 행하는 논리 회로 블록(2)과, 논리 회로 블록(2)으로부터의 상보 클럭 신호 CLK 및 CLKB 에 따라서 동작하고, 논리 회로 블록(2)과 기입 데이터 D 및 판독 데이터 Q를 송수신하는 반도체 기억 장치(3)를 포함한다. 즉, 이 도 1에 도시한 반도체 집적 회로 장치(1)는 논리와 메모리가 혼재된 시스템 LSI(시스템 온 칩)다.
반도체 기억 장치(3)는, 각각이 행렬형으로 배열되는 복수의 메모리셀을 지니고, 또한 상호 독립적으로 활성 상태로 구동되는 뱅크 #0∼#7을 포함하는 메모리 어레이(4)와, 논리 회로 블록(2)으로부터의 상보 클럭 신호 CLK 및 CLKB에 따라서 상보 내부 클럭 신호 intCLK 및 intCLKB를 생성하고, 또한 논리 회로 블록(2)으로부터의 클럭 인에이블 신호 CKE에 따라서 내부 클럭 인에이블 신호 CKE를 생성하는 내부 클럭 발생 회로(5)와, 내부클럭 인에이블 신호 CKE의 활성화시, 내부 클럭 발생 회로(5)로부터의 내부 클럭 신호 intCLK 및 intCLKB에 따라서, 논리 회로 블록(2)으로부터 제공되는 커맨드 신호군 CMDG 및 어드레스 신호군 ADD를 수신하고, 내부 동작에 필요한 신호를 생성하는 주변 제어 회로(6)와, 내부 클럭 발생 회로(5)로부터의 내부 클럭 신호 intCLK 및 intCLKB에 따라서 동작하고, 논리 회로 블록(2)과 메모리 어레이(4) 사이에서 데이터의 전송을 행하는 데이터 입출력 회로(7)를 포함한다. 데이터 입출력 회로(7)는 메모리 어레이와 글로벌 데이터 버스(8)를 통해 결합된다. 이 글로벌 데이터 버스(8)는, 메모리 어레이(4)의 뱅크 #0∼#7에 공통으로 설치되고, 기입 데이터를 전달하는 기록 글로벌 데이터 버스(8W)와 판독 데이터를 전달하는 판독 글로벌 데이터 버스(8R)를 포함한다.
기입 데이터 버스(8W) 및 판독 데이터 버스(8R)를 각각 설치함으로써, 판독 데이터와 기입 데이터가 동일 버스 상에서 충돌하지 않고, 고속의 데이터 전송을 실현할 수가 있다. 또한, 1개의 뱅크에 대해 데이터의 기입을 행하고, 다른 뱅크에서 데이터의 판독을 행하는 것도 가능하다.
이 도 1에 있어서, 논리 회로 블록(2)과 클럭 동기형의 반도체 기억 장치(3)를 나타내고 있다. 그러나, 이 반도체 집적 회로 장치(1)는, 시스템·온·칩 구성을 지니고, SRAM(Static Random Access Memory), 게이트 어레이, FPGA(Field Programable Gate Array), 불휘발성 RAM(Random Access Memory), 및 ROM(Read Only Memory) 등의 구성 요소도 포함한다.
도 2는, 도 1에 도시한 내부 클럭 발생 회로(5)의 구성을 개략적으로 나타내는 도면이다. 도 2에 있어서, 내부 클럭 발생 회로(5)는, 논리 회로 블록(2)으로부터의 클럭 신호 CLK 및 CLKB 에 따라서 내부 클럭 신호 intCLK를 생성하는 클럭 입력 버퍼(5a)와, 상보 클럭 신호 CLK 및 CLKB에 따라서 내부 클럭 신호 intCLKB를 생성하는 클럭 입력 버퍼(5b)와, 논리 회로 블록(2)으로부터의 클럭 인에이블 신호 CKE를 버퍼 처리하여 내부 클럭 인에이블 신호 CKE를 생성하는 클럭 입력 버퍼(5c)를 포함한다.
클럭 입력 버퍼(5a 및 5b)는 제공된 클럭 신호 CLK 및 CLKB의 교차부를 검출하여, 각각 내부 클럭 신호 intCLK 및 intCLKB를 생성한다. 클럭 입력 버퍼(5a 및 5b)의 각각은, 예를 들면 차동 증폭 회로에서 구성된다. 상보 클럭 신호 CLK 및 CLKB의 교차부를 검출하여 내부 클럭 신호 intCLK 및 intCLKB를 생성함으로써, 정확하게 클럭 신호 CLK 및 CLKB에 위상 동기한 내부 클럭 신호 intCLK 및 intCLKB를 생성할 수가 있다.
도 3은, 도 1에 도시한 주변 제어 회로(6)의 커맨드 신호군 CMDG에 대해 설치되는 부분의 구성을 개략적으로 나타내는 도면이다. 도 3에 있어서, 주변 제어 회로(6)는, 커맨드 신호 ROWA, PC, READ, WRITE, APC, REF, SRI 및 SRO 각각에 대응하여 설치되는 입력 버퍼(6a1∼6a8)를 포함한다. 이들의 입력 버퍼(6a1∼6a8)의 각각은, 클럭 인에이블 신호 CKE가 활성 상태일 때 작동 상태로 되고, 기준 전압 Vref와 대응의 커맨드 신호를 비교하여, 그 비교 결과에 따라서 내부 커맨드 신호를 생성한다. 신호 ROWA는 로우 액세스 지시 신호이며, 로우를 선택 상태로 구동하는 동작을 지정한다. 신호 PC는 프리차지 지시 신호이고, 활성 상태의 어레이를 프리차지 상태로 복귀시키는 동작을 지정한다. 신호 READ는 데이터 판독 동작을 지정한다. 신호 WRITE는 데이터 기입 동작을 지정한다. 신호 APC는 오토 프리차지 지시 신호이고, 데이터의 기입 또는 판독 완료 후, 선택 상태의 어레이(뱅크)를 프리차지 상태로 복귀시킨다. 신호 REF는, 리프레시 동작을 지정한다. 신호 SRI는 셀프 리프레시 모드에 들어 가는 것을 지정한다. 신호 SRO는 셀프 리프레시 동작을 완료시키는 것을 지정한다.
주변 제어 회로(6)는 또한, 이들의 입력 버퍼(6a1∼6a8)로부터의 내부 커맨드 신호를 수신하여, 내부 클럭 신호 intCLK에 동기하여 내부 동작 지시 신호 ROWA, COLA, PC, READ, WRITE, APC 및 SR을 생성하는 모드 디코더(6b)를 포함한다. 모드 디코더(6b)로부터의 동작 모드 지시 신호는 각각, 커맨드 신호군 CMDG에 포함되는 커맨드 신호에 대응한다. 신호 COLA는 컬럼 액세스 지시 신호이고, 컬럼 선택 동작을 행하는 것을 지정한다. 이 컬럼 액세스 지시 신호 COLA는, 판독 동작 지시 커맨드 신호 READ 및 기입 동작 지시 커맨드 신호 WRITE의 하나가 제공되었을 때에 활성 상태로 구동된다. 신호 SR은, 셀프 리프레시 모드 지시 신호이고, 셀프 리프레시 커맨드 신호 SRI가 활성화되면 활성화되고, 셀프 리프레시 아웃 커맨드 신호 SRO가 활성화되면 리세트된다.
이 반도체 집적 회로 장치(1)에 있어서는, 논리 회로 블록(2)과 반도체 기억 장치(3)가 동일한 반도체 칩 상에 집적화되어 있다. 따라서, 논리 회로 블록(2)에 있어서, 미리, 동작 모드를 지정하는 커맨드를 디코드하여, 커맨드 신호로서 반도체 기억 장치(3)로 제공함으로써, 반도체 기억 장치(3)에 있어서의 회로 규모 저감 및 디코드 동작에 요하는 시간의 저감을 실현할 수가 있어, 내부의 동작 개시 타이밍을 빠르게 할 수가 있다.
도 4는, 도 1에 도시한 주변 제어 회로(6)의 어드레스 신호군 ADD에 관련된 부분의 구성을 개략적으로 나타내는 도면이다. 어드레스 신호군 ADD는, 활성화하는 뱅크를 지정하는 액트 뱅크 어드레스 신호 AB0-AB7과, 프리차지하는 뱅크를 지정하는 프리차지 뱅크 어드레스 신호 PB0-PB7과, 데이터 판독을 행하는 뱅크를 지정하는 판독 뱅크 어드레스 신호 RB0-RB7과, 데이터 기입을 행하는 뱅크를 지정하는 기록 뱅크 어드레스 신호 WB0-WB7과, 선택 뱅크(액트 뱅크 어드레스 신호에 의해 지정되는 뱅크)에 있어서 선택 로우를 지정하는 액트 어드레스 신호 AA0-AA10와, 판독 뱅크 어드레스 신호 RB0-RB7이 지정하는 뱅크에 있어서, 데이터 판독을 행하는 컬럼을 지정하는 판독 어드레스 신호 RA0-RA5와, 기록 뱅크 어드레스 신호 WB0-WB7에 의해 지정된 뱅크에 있어서 데이터 기입을 행하는 컬럼을 지정하는 기록 어드레스 신호 WA0-WA5를 포함한다. 상술한 바와 같이, 논리 회로 블록(2)은 이 반도체 기억 장치(3)와 동일 칩 상에 집적화되어 있다. 따라서, 논리 회로 블록(2)에 있어서, 뱅크 지정 신호를 디코드하여 생성함으로써, 도 1에 도시한 8개의 뱅크 #0∼#7 중 어느 하나를 빠른 타이밍으로 특정할 수가 있다.
주변 제어 회로(6)는, 또한, 액트 뱅크 어드레스 신호 AB0-AB7에 대해 설치되는 입력 버퍼 회로(6c)와, 프리차지 뱅크 어드레스 신호 PB0_ PB7에 대해 설치되는 입력 버퍼 회로(6d)와, 판독 뱅크 어드레스 신호 RB0-RB7에 대해 설치되는 입력 버퍼 회로(6e)와, 기록 뱅크 어드레스 신호 WB0-WB7에 대해 설치되는 입력 버퍼 회로(6f)와, 액트 어드레스 신호 AA0-AA10에 대해 설치되는 어드레스 입력 버퍼 회로(6g)와, 판독 어드레스 신호 RA0-RA5에 대해 설치되는 어드레스 입력 버퍼 회로(6h)와, 기록 어드레스 신호 WA0-WA5에 대해 설치되는 어드레스 입력 버퍼 회로(6i)를 포함한다. 이들의 입력 버퍼 회로(6c-6i)의 각각은 대응의 어드레스 신호를 기준 전압 Vref와 비교하여 내부 어드레스 신호를 생성하는 버퍼(비교 회로)를 포함한다.
주변 제어 회로(6)는, 또한, 액트 뱅크 어드레스 신호 AB0-AB7을 입력 버퍼 회로(6c)를 통해 수신하여 래치하는 액트 뱅크 래치(6k)와, 프리차지 뱅크 어드레스 신호 PB0-PB7을 입력 버퍼 회로(6d)를 통해 수신하는 프리차지 뱅크 래치(61)와, 판독 뱅크 어드레스 신호 RB0-RB7을 입력 버퍼 회로(6e)를 통해 받는 판독 뱅크 래치(6m)와, 기록 뱅크 어드레스 신호 WB0-WB7을 입력 버퍼 회로(6f)를 통해 받는 기록 뱅크 래치(6n)와, 액트 어드레스 신호 AA0-AA10을 입력 버퍼 회로(6g)를 통해 수신하는 로우 어드레스 래치(6p)와, 판독 어드레스 신호 RA0-RA5를 입력 버퍼 회로(6h)를 통해 받는 판독 어드레스 래치(6q)와, 기록 어드레스 신호 WA0-WA5를 입력 버퍼 회로(6i)를 통해 받는 기록 어드레스 래치(6r)를 포함한다.
이들의 뱅크 래치(6k-6n) 및 어드레스 래치(6p-6r)는 내부 클럭 신호 intCLK의 상승에 응답하여 제공된 어드레스 신호를 수신하여 래치한다. 뱅크 래치(6k-6n)의 출력 신호와 도 3에 도시한 모드 디코더로부터의 동작 모드 지시 신호와의 조합에 따라서, 지정된 뱅크에 대해 지정된 동작이 실행된다.
주변 제어 회로(6)는, 또한, 도 3에 도시한 모드 디코더로부터의 셀프 리프레시 지시 신호 SR의 활성화에 응답하여 계시 동작을 실행하는 셀프 리프레시 타이머(6s)와, 셀프 리프레시 타이머(6s)로부터의 리프레시 요구 신호에 따라서 카운트 동작을 행하여 리프리시 어드레스를 생성하는 리프레시 어드레스 카운터(6t)와, 도시하시지 않은 셀프 리프레시 모드 지시 신호 SR에 따라서 리프레시 어드레스 카운터(6t)의 출력 어드레스 신호 및 로우 어드레스 래치(6p)로부터의 어드레스 신호의 하나를 선택하는 멀티플렉서(MUX: 6u)와, 멀티플렉서(MUX: 6u)의 출력 어드레스 신호를 프리디코드하여 메모리 어레이의 로우 디코더로 제공하는 로우 프리디코더(6v)와, 판독 어드레스 래치(6q)로부터의 어드레스 신호를 프리디코드하여 도시하지 않은 판독용 컬럼 디코더로 프리디코더 신호를 제공하는 판독 프리디코더(6w)와, 기록 어드레스 래치(6r)로부터의 어드레스 신호를 프리디코드하여, 도시하지 않은 기록 컬럼 디코더로 프리디코더 신호를 제공하는 기록 프리디코더(6z)와, 세트 모드 레지스터 커맨드가 제공되었을 때에 기동되고 로우 어드레스 래치(6p)로부터의 소정의 어드레스 신호를 저장하는 모드 레지스터(6x)를 포함한다.
셀프 리프레시 타이머(6s)는 셀프 리프레시 지시 신호 SR의 활성화시, 소정의 주기로 리프레시 요구를 생성하여 리프레시 어드레스 카운터(6t)로 제공한다. 이 셀프 리프레시 타이머(6s)는 활성화시, 예를 들면 내부 클럭 신호 intCLK 및 intCLKB를 카운트하여, 미리 정해진 리프레시 주기로 리프레시 요구를 생성한다. 모드 레지스터(6x)는 예를 들면 이 반도체 기억 장치의 동작 모드, 예를 들면 컬럼 액세스가 지정되고 나서 유효 데이터가 출력되기까지의 컬럼 레이턴시, 데이터의 출력 모드를 투명 모드 또는 레지스터 모드 중 어느 하나로 행할지 등의 출력 모드를 지정한다. 또한, 이 모드 레지스터(6x)에는 데이터 비트 폭을 지정하는 데이터가 저장되어도 좋다.
도 5는, 이 도 1에 도시한 반도체 기억 장치의 주변 제어 회로(6)에 포함되는 부분의 구성을 개략적으로 나타내는 도면이다. 도 5에 있어서, 이 주변 제어 회로(6)는 뱅크 #0~#7 각각에 대응하여 설치되고, 모드 디코더(6b)로부터의 동작 모드 지시 신호 OPM과 뱅크 래치(6k-6n)로부터의 뱅크 지정 신호를 수신하는 뱅크 제어 회로(9-0∼9-7)를 포함한다. 이들의 뱅크 제어 회로(9-0∼9-7)의 각각은, 각각 뱅크 래치(6k-6n)로부터의 대응의 뱅크 지정 신호 BK0-BK7을 수신한다. 이들의 뱅크 지정 신호 BK0-BK7은, 액트 뱅크 어드레스 신호, 프리차지 뱅크 어드레스 신호, 판독 뱅크 어드레스 신호 및 기록 뱅크 어드레스 신호를 총칭적으로 나타낸다. 따라서, 뱅크 지정 신호 BK0-BK7이 지정하는 뱅크에 있어서, 모드 디코더(6b)로부터의 동작 모드 OPM(각종 동작 모드 지시 신호 ROWA, COLA 등)이 지정하는 동작을 실행한다.
동작 모드 지시 신호에는, 로우 선택에 관련된 로우 액세스 지시 신호 ROWA 및 프리차지 지시 신호 PC와, 컬럼 선택에 관련된 컬럼 액세스 지시 신호 COLA, 판독 동작 지시 신호 READ, 데이터 기입 지시 신호 WRITE, 및 오토 프리차지 지시 신호 APC가 있다. 컬럼 선택에 있어서, 데이터 판독 버스와 데이터 기입 버스는 따로따로 설치되어 있다. 따라서, 다른 4개의 뱅크에 대해, 4개의 동작 모드 지시 신호 ROWA, PC, READ 및 WRITE를 병행하여 제공할 수 있다. 이 4 뱅크의 완전 독립 동작은, 뱅크 #0-#7 각각에 대응하여 뱅크 제어 회로(9-0∼9-7)를 설치함으로써 실현된다. 이에 따라, 논리 회로 블록(2)은 필요한 데이터를 도중에 끊기지 않고 전송할 수가 있다.
도 6은, 도 1에 도시한 데이터 입출력 회로(7)의 구성을 개략적으로 나타내는 도면이다. 도 6에 있어서 데이터 입출력 회로(7)는, 기록 글로벌 데이터 버스(8W)에 대해 설치되는 기입 회로(10)와, 판독 글로벌 데이터 버스(8R)에 대해 설치되는 판독 회로(11)를 포함한다. 기입 회로(10)는, 논리 회로 블록(2)으로부터 제공되는 512 비트의 기입 데이터 DI0-DI511을 받는 입력 버퍼 회로(10a)와, 입력 버퍼 회로(1Oa)로부터 제공되는 데이터를 직렬/병렬 변환하여 기록 글로벌 데이터 버스(8W) 상에 전달하는 직렬/병렬 변환 회로(10b)를 포함한다. 이 직렬/병렬 변환 회로(1Ob)는, 예를 들면 고속의 클럭 신호의 상승 엣지 및 하강 엣지로 제공되는 기입 데이터를 입력하여, 이들의 기입 데이터를 병렬 기입 데이터로 변환하여 기록 글로벌 데이터 버스(8W)로 전달한다. 이에 따라, 반도체 기억 장치 내부에서의 기입 데이터의 전송 속도는, 입력 데이터 DI0-DI511이 전송되는 속도의 1/2로 할 수 있어, 내부의 동작 마진을 충분히 확보할 수가 있다.
판독 회로(11)는, 판독 글로벌 데이터 버스(8R)를 통해 제공되는 데이터를 직렬 데이터로 변환하는 병렬/직렬 변환 회로(11a)와, 이 병렬/직렬 변환 회로(11a)로부터의 데이터를 버퍼 처리하여 출력 데이터 DQ0-DQ511을 생성하는 출력 버퍼 회로(1lb)를 포함한다. 병렬/직렬 변환 회로(11a)는 판독 글로벌 데이터 버스(8R)를 통해 전달되는 판독 데이터를, 예를 들면 클럭 신호의 상승 엣지 및 하강 엣지로 순차 출력함으로써, 데이터 전송 속도의 조정을 도모한다. 이들의 직렬/병렬 변환 회로(1Ob) 및 병렬/직렬 변환 회로(11a)는 반도체 기억 장치 외부의 데이터 전송 속도가 반도체 기억 장치 내부의 동작 속도보다도 고속일 때에 직렬/병렬 변환 및 병렬/직렬 변환을 실행한다.
도 6에 도시한 바와 같이, 데이터의 입출력은 512 비트 단위로 실행된다. 논리 회로 블록(2)과 반도체 기억 장치(3)가 동일 반도체 칩 상에 집적화되어 있고, 이들의 논리 회로 블록(2)과 반도체 기억 장치(3) 사이의 데이터 버스는, 어떠한 핀 단자의 피치의 영향을 받지 않고, 단순히 배선의 최소 치수에 의해 결정되는 폭으로 배치할 수가 있어, 따라서, 비트 폭이 넓은 데이터 버스를 배치할 수가 있다. 이에 따라, 한번의 전송 사이클로, 512 비트의 데이터를 전송할 수가 있어, 고속 데이터 전송이 실현된다.
도 7은, 도 1에 도시한 메모리 어레이(4)의 구성을 개략적으로 나타내는 도면이다. 도 7에 도시한 바와 같이, 이 메모리 어레이(4)는, 8개의 메모리 뱅크 #0-#7로 분할된다. 이들의 뱅크 #0-#7은 동일 구성을 갖는다. 메모리 뱅크 #0-# 7의 각각은, 각각이 행렬형으로 배열되는 복수의 메모리셀을 갖는 메모리셀 블록 MB와, 불량 컬럼을 구제하기 위한 스페어 컬럼 회로 SPC를 포함한다. 스페어 컬럼 회로는, 뱅크 단위로 불량 컬럼을 구제한다.
메모리 뱅크 #0-#7의 각각에 있어서는, 행 방향으로 정렬하는 메모리셀 블록 MB에 공통으로 배치되는 메인 워드선 MWL과, 메모리셀 블록 MB 각각에 있어서 배치되고, 대응의 메모리셀 블록의 메모리셀 로우가 접속하는 서브 워드선 SWL을 포함한다. 서브 워드선 SWL은 메모리셀 블록의 사이에 배치되는 서브 워드선 드라이버 대역 SWD에 포함되는 서브 워드선 드라이브 회로에 의해 구동된다. 메모리 뱅크 #0-#7 각각에 있어서는, 도 4에 도시한 로우 프리디코더(6v)로부터의 로우 프리디코드 신호를 디코드하는 로우 디코더 RDC와, 이 로우 디코더 RDC의 출력 신호에 따라서 메인 워드선 MWL을 선택 상태로 구동하는 메인 워드 드라이버 MWD가 설치된다.
메모리셀 블록 MB의 컬럼 방향의 양측에 감지 증폭기 대역 SAB가 배치된다. 이 감지 증폭기 대역 SAB는 대응의 메모리셀 블록 MB의 각 컬럼에 대응하여 설치되는 감지 증폭기 회로와, 컬럼 디코더 CDC로부터의 컬럼 선택 신호에 따라서 감지 증폭기를 선택하는 컬럼 선택 게이트를 포함한다. 컬럼 디코더 CDC로는, 도 4에 도시한 판독 프리디코더(6w) 및 기록 프리디코더(6z)의 프리디코드 신호가 각각 개별로 제공된다. 이것은, 후에 상세히 설명하지만, 이 메모리 어레이(4)에 있어서는, 메모리 어레이(4)의 컬럼 방향을 따라서 판독 데이터를 전달하는 판독 데이터 버스 및 기입 데이터를 전달하는 기록 데이터 버스가 따로따로 설치되어 있고, 이 기록데이터 버스와 감지 증폭기 회로와의 전기적 접속 및 판독 데이터 버스와 감지 증폭기 회로와의 전기적 접속이 각각 개별로 행해진다.
뱅크 단위로 감지 증폭기 대역 SAB를 구동하기 위해, 감지 제어 회로 SCT가 각 메모리 뱅크 #0-#7에 있어서 설치된다. 이 도 7에 도시한 감지 증폭기의 배치는, 공유 감지 증폭기(보다 정확하게는 교대 배치형 공유 감지 증폭기) 구성이며, 1개의 감지 증폭기 대역 SAB는, 그 컬럼 방향에 있어서의 양측의 메모리셀 블록 MB에 의해 공유된다. 이들의 로우 디코더 RDC, 컬럼 디코더 CDC 및 감지 제어 회로 SCT는 도 5에 도시한 뱅크 제어 회로(9-0∼9-7)에 의해, 뱅크 단위로 그 동작이 제어된다. 여기서, 감지 증폭기 대역 SAB가 다른 뱅크에 의해 공유되어 있기 때문에, 뱅크 활성화시, 선택 메모리 뱅크에 인접하는 메모리 뱅크에의 활성화에 대해서는, 적당한 중재 처리가 실시된다(메모리셀 데이터의 후퇴 등).
메모리 뱅크 #0-#7 각각에 있어서, 컬럼 디코더 CDC는, 감지 증폭기 대역 SAB에 포함되는 컬럼 선택 게이트를 선택하고, 또한 동시에 대응의 스페어 컬럼 회로 SPC의 선택을 행한다. 불량 컬럼 구제 시에 있어서, 불량 컬럼이 어드레스 지정되었는지 여부의 판정을 행하지 않고서, 메모리셀 블록 MB의 불량 컬럼과 동시에 대응의 스페어 컬럼 회로 SPC의 대응의 스페어 컬럼을 선택한다. 불량 컬럼 어드레스가 지정되었는지 여부의 판정을 기다리지 않고 컬럼 선택을 행할 수 있어, 컬럼 선택 동작을 고속화할 수가 있다(컬럼 선택 개시 타이밍이 빠르게 되기 때문에).
메모리 어레이(4)는, 또한, 컬럼 방향으로 연장되는 판독 데이터 버스 및 기록 데이터 버스와 기입 데이터 및 판독 데이터의 수수를 행하는 판독/기록 회로 R/W와, 불량 로우를 구제하기 위한 스페어 로우 회로 SPR과, 판독 데이터 버스 및 기록 데이터 버스를 선택하는 멀티플렉서/셀렉터 MUS와, 글로벌 데이터 버스(8)와 멀티플렉서/셀렉터 MUS 사이에서 데이터의 수수를 행하는 인터페이스 회로 I/F를 포함한다.
스페어 로우 회로 SPR은 메모리 뱅크 #0-#7에 공통으로 설치된다. 또한, 이 도 7에 있어서는 명확하게 나타내고 있지 않지만, 스페어 로우 회로 SPR이, 메모리 뱅크 #0-#7에 공통으로 설치되어 있기 때문에, 이들의 스페어 로우 회로 SPR에서는, 감지 증폭기 회로 및 컬럼 선택 게이트가 마찬가지로 설치된다. 이 스페어 로우 회로 SPR에 의한 불량 로우의 구제는 서브 워드선 SWL 단위로 실행되어도 좋고, 메인 워드선 MWL 단위로 실행되어도 좋다.
멀티플렉서/셀렉터 MUS는 후에 상세히 그 구성은 설명하지만, 판독 데이터 버스 및 기록 데이터 버스의 선택, 및 불량 기록 데이터 버스의 시프트 동작에 의한 구제(시프트 리던던시)를 실행한다. 데이터 버스의 시프트 리던던시에 의해 불량 비트 구제를 행함으로써, 컬럼 선택 동작과 병행하여 시프트 동작에 의한 불량 데이터 버스의 분리 및 스페어 데이터 버스의 글로벌 데이터 버스에의 접속을 실현할 수가 있어, 데이터 액세스를 고속으로 행할 수 있다.
도 8은, 메모리 어레이(4) 상의 기록 데이터 버스 및 판독 데이터 버스의 배치를 나타내는 도면이다. 이 도 8에 도시한 바와 같이, 판독 데이터선쌍(12r) 및 기록 데이터선쌍(12w)이, 메모리 어레이(4) 상에 걸쳐서 컬럼 방향으로 연장하여 배치되고, 메모리 뱅크 #0-#7과 기입 데이터 및 판독 데이터의 수수를 행할 수 있다. 스페어 컬럼 영역(4s)에서도, 스페어 판독 데이터선쌍(12sr) 및 스페어 기록 데이터선쌍(12sw)이 배치된다.
데이터 판독 시에 있어서는, 노멀 메모리 어레이(4n)의 판독 데이터선쌍(12r)과 스페어 어레이 영역(4s)의 스페어 판독 데이터선쌍(12sr) 상에는, 동시에 데이터가 판독된다. 데이터 기입 시에 있어서는, 멀티플렉서/셀렉터 MUS에 의해 불량 비트 구제가 행해지고 있고, 불량 비트가 존재하지 않는 경우에는, 스페어 기록 데이터선쌍(12sw) 상에는 기입 데이터는 전달되지 않는다.
이 도 8에 도시한 바와 같이, 노멀 메모리 어레이 영역(4n) 상에 컬럼 방향으로 연장하여 판독 데이터선쌍(12r) 및 기록 데이터선쌍(12w)을 배치함으로써, 판독 데이터 버스 및 기록 데이터 버스의 버스 폭을 넓게 취할 수 있어, 따라서 글로벌 데이터 버스(8)의 판독 글로벌 데이터 버스(8R) 및 기록 글로벌 데이터 버스(8W)의 비트 폭도 넓게 할 수 있다.
도 9는, 도 7에 도시한 판독/기록 회로 R/W, 및 멀티플렉서/셀렉터 MUS의 구성을 개략적으로 나타내는 도면이다. 도 9에 있어서는, 데이터 판독부의 구성을 나타낸다. 판독 데이터 버스(12R)로서, 4개의 판독 데이터선쌍(12r1∼12r4)을 대표적으로 나타낸다.
판독/기록 회로 R/W는, 판독 데이터 버스(12R)에 대응하여 설치되고, 선택 신호 φS에 따라서 판독 데이터선쌍의 반을 선택하는 판독 선택 회로(20)와, 이 판독 선택 회로(20)에 의해 선택된 판독 데이터선쌍 상의 데이터를 증폭시키는 판독 증폭 회로(21)를 포함한다. 도 9에 있어서는, 판독 데이터선쌍(12r1 및 12r2)에 대해 설치된 판독 셀렉터(20a)와, 판독 데이터선쌍(12r3 및 12r4)에 대해 설치된 판독 셀렉터(20b)와, 판독 셀렉터(20a)에 대해 설치되는 판독 증폭기(21a)와, 판독 셀렉터(20b)에 대해 설치되는 판독 증폭기(21b)를 대표적으로 나타낸다.
도 7에 도시한 컬럼 디코더 CDC는 4:1 선택을 행한다. 따라서, 예를 들면, 메모리 뱅크의 1로우가 4K 비트의 경우, 컬럼 디코더 CDC에 의해 1K 비트의 메모리셀이 선택된다. 1K 비트의 판독 데이터 버스(12R)로부터, 판독 선택 회로(20)에 의해, 512 비트의 데이터를 선택한다. 컬럼 디코더 CDC에 제공되는 컬럼 어드레스 신호의 비트수를 저감시킴으로써, 컬럼 디코드 동작을 고속화한다. 판독 선택 회로(20)에 제공되는 선택 신호 φS는, 컬럼 어드레스 신호에 따라서 생성된다.
멀티플렉서/셀렉터 MUS는, 판독 증폭 회로(21)의 출력 데이터 중 불량 비트의 데이터를 시프트 동작에 의해 구제하는 시프트 회로(22)와, 시프트 회로(22)에 의해 출력되는 판독 데이터로부터, 원하는 비트 폭의 데이터를 선택하는 출력 셀렉터(23)를 포함한다. 출력 셀렉터(23)는, 예를 들면 512 비트로부터 64 비트의 사이에서 데이터의 비트 폭을 선택할 수가 있다. 이 출력 셀렉터(23)는, 그 출력 데이터 비트 폭에 따라서, 컬럼 어드레스 신호의 최하위 비트의 유효/무효를 결정한다. 예를 들면, 이 출력 셀렉터(23)는, 출력 데이터가 512 비트의 경우에는, 선택 동작을 행하지 않고, 시프트 회로(22)의 출력하는 데이터 비트를 출력한다. 또한, 출력 데이터가 64 비트의 경우에는, 3 비트의 컬럼 어드레스 신호를 디코드하여, 512 비트의 데이터로부터 64 비트의 데이터를 선택한다.
도 10은, 도 9에 도시한 시프트 회로(22)의 구성을 개략적으로 나타내는 도면이다. 도 10에 있어서, 시프트 회로(22)는 출력 셀렉터(23)의 입력 노드(27a-27z) 각각에 대응하여 설치되는 선택 스위치(26a-26z)를 포함한다. 선택 스위치(26a-26z)의 각각은, 3개의 전송 게이트 T0-T2를 포함하며, 출력 셀렉터(23)의 대응의 입력 노드(27)를, 3개의 판독 증폭기 중 1개에 결합시킨다. 출력 셀렉터(23)의 입력 노드(27a-27z)는 판독 증폭기(21a-21z)에 각각 대응한다.
시프트 제어 회로(30)로부터의 스페어 판독 데이터선쌍의 데이터를 선택하기 위해, 스페어 판독 증폭기(21s1 및 21s2)가 설치된다. 이 스페어 판독 증폭기(21s1)는 불량 구제 시, 선택 스위치를 통해 출력 셀렉터(23)의 2개의 인접하는 입력 노드(27y 및 27z) 중 어느 하나에 접속된다. 스페어 판독 증폭기(21s2)는 선택 스위치(26z)를 통해 선택적으로 출력 셀렉터(23)의 입력 노드(27z 또는 27y)에 접속된다. 판독 증폭기(21a-21z)는 출력 셀렉터(23)의 3개의 인접하는 입력 노드 중 어느 하나에 접속 시킬 수가 있다.
선택 스위치(26a-26z)의 각각에 대응하여, 시프트 제어 회로(30)로부터의 시프트 제어 신호에 따라서 선택 신호를 발생하는 디코더(25a-25z)가 설치된다. 이들의 디코더(25a-25z)는, 시프트 제어 회로(30)로부터의 시프트 제어 신호를 디코드하여, 대응의 선택 스위치에 포함되는 3개의 전송 게이트 T0-T2를 선택적으로 온 상태로 한다.
예를 들면, 판독 증폭기(21a)에 불량 비트의 데이터가 판독될 때, 선택 스위치(26a-26z)의 전송 게이트 T0 및 T2가 비도통 상태로 되고, 전송 게이트 T1이 도통 상태로 되어, 판독 증폭기(21b-21z)가 각각 출력 셀렉터(23)의 입력 노드(27a-27y) (도시하지 않음)에 접속된다. 이 출력 셀렉터(23)의 입력 노드(27z)로는 선택 스위치(26z)를 통해 스페어 판독 증폭기(21s1 또는 21s2)의 출력 신호가 전달된다. 이에 따라, 판독 증폭기(21a)에 판독된 불량 비트가, 스페어 판독 증폭기(21s1 또는 21s2)로부터의 판독 데이터에 의해 치환되고, 불량 비트의 구제가 행해진다. 1개의 판독 증폭기는, 출력 셀렉터(23)의 3개의 입력 노드에 접속 가능하다. 따라서, 판독 증폭기로부터의 2 비트의 불량을 구제할 수가 있다. 1개의 판독 데이터선쌍에는, 4개의 감지 증폭기 중의 1개의 데이터가 판독된다. 따라서, 2 비트의 불량 컬럼을 구제할 수가 있다(1 비트 불량에 대해, 4 열이 1조로서 치환된다).
도 11은, 도 10에 도시한 시프트 제어 회로(30)의 구성을 개략적으로 나타내는 도면이다. 도 11에 있어서, 시프트 제어 회로(30)는, 중복 회로(스페어 컬럼 회로) 각각에 대응하여 설치되는 스페어 판정 회로(30-1∼30-n)를 포함한다. 스페어 판정 회로(30-1∼30-n)의 각각은, 컬럼 어드레스 신호 CADD와 뱅크 어드레스 신호 BADD를 수신하고, 그곳에 저장된 불량 어드레스와의 일치/불일치를 판정하는 내용 참조 메모리(CAM: 30a)와, 내용 참조 메모리(30a)로부터의 일치 검출 신호에 따라서 저장된 제어 신호를 출력하는 ROM(Read Only Memory: 30b)을 포함한다. 이 ROM(30b)으로부터, 디코더(25a-25z)에 대해 접속 형태를 지정하는 제어 신호가 제공된다. 스페어 판정 회로(30-1∼30-n)의 출력 신호는 와이어드 접속된다. 이에 따라, 선택 스위치(26a-26z) 각각에 있어서 개개로 접속 경로를 확립하고, 불량 비트를 출력 셀렉터(23)로부터 분리한다.
이 시프트 회로(30)는, 컬럼 선택 동작과 병행하여 그 스페어 판정 동작을 행하고 있고, 불량 비트가 판독 증폭기(21a-21)로부터 출력될 때에, 선택 스위치(26a-26z)의 접속 경로가 확립되어 있는 것이 요구될 뿐으로, 컬럼 선택 동작에 대해 어떠한 악영향을 미치지 않는 불량 비트의 구제를 행할 수 있다.
불량 로우의 구제는 스페어 로우 회로를 이용하여 행해지지만, 이것은, 스페어 로우 및 불량 행동 시에 선택 동작을 행하도록 구성된다. 불량 로우는 비선택 상태로 유지되는 바와 같이 퓨즈로 프로그램되어 있고, 다른 문제는 생기지 않는다. 다만, 스페어 로우 회로가 복수의 뱅크에서 공용되기 때문에, 이 다른 뱅크가 동시에 스페어 로우를 사용하는 경우에는, 구제 조치가 필요해진다(선택 메모리셀 데이터 중 어느 하나로의 후퇴 등).
도 12a는, 도 6에 도시한 병렬/직렬 변환 회로의 구성을 개략적으로 나타내는 도면이다. 도 12a에 있어서, 병렬/직렬 변환 회로(11)는, 출력 셀렉터로부터 제공되는 데이터를 내부 클럭 신호 intCLK에 따라서 입력하는 플립플롭 FF1, FF2,…와, 클럭 신호 CLKOe에 따라서 도통하여 플립플롭 FF1의 래치 데이터를 전송하는 전송 게이트 TG1과, 출력 클럭 신호 CLKOo에 따라서 도통하여 플립플롭 FF2의 래치 데이터를 전송하는 전송 게이트 TG2와, 도시하지 않은 제어 회로의 제어 하에서 동작하고, 전송 게이트 TG1 및 TG2로부터 전달되는 신호를 버퍼 처리하여 외부로 출력하는 출력 버퍼 회로 OB1과, 도시하지 않은 제어 회로의 제어 하에서, 출력 하이 임피던스 상태로 되는 출력 버퍼 OB2를 포함한다.
이 병렬/직렬 변환 회로(11)에 있어서, 병렬/직렬 변환을 행하는 경우에는, 내부의 판독 속도가, 외부의 데이터 전송 속도를 결정하는 클럭 신호의 속도보다도 느린 경우이다. 출력 셀렉터로부터 병렬로 판독된 데이터가, 플립플롭 FF1, FF2, …에 전달된다. 도 12b에 도시한 바와 같이, 출력 클럭 신호 CLKOe 및 CLKOo는 각각, 내부 클럭 신호 intCLK의 상승 엣지 및 하강 엣지에 동기하여 H 레벨이 된다. 따라서, 이들의 전송 게이트 TG1 및 TG2는 내부 클럭 신호 intCLK의 상승 엣지 및 하강 엣지로 각각 도통하여 플립플롭 FF1 및 FF2의 래치 데이터를 전송한다. 출력 버퍼 OB1은, 이 출력 클럭 신호 CLKOe 및 CLKOo에 동기하여 동작한다. 이에 따라, 출력 데이터 Q가 출력 클럭 신호 CLKO의 상승 엣지 및 하강 엣지로 출력된다.
출력 버퍼 OB2는, 이 플립플롭 FF2의 출력 데이터를 병렬/직렬 변환 시 전달할 필요 없이, 출력 하이 임피던스 상태로 설정된다. 병렬/직렬 변환을 행하지 않은 경우에 있어서는, 전송 게이트 TG2가 비도통 상태로 되고, 플립플롭 FF2의 래치 데이터는 출력 버퍼 OB2를 통해 출력된다. 이 병렬/직렬 변환에 의해, 출력 셀렉터로부터 감지 증폭기까지의 거리에 따라서 고유적으로 정해지는 데이터 전송 시간을 외관상 작게 하고, 연속 사이클로, 데이터를 출력하고, 이에 따라 내부 클럭 신호 intCLK보다도 고속의 클럭 신호에 동기하여, 데이터의 출력을 행할 수 있다(따라서, 이 병렬/직렬 변환 회로의 기능은, 특히 DDR(Doble Data Rate)의 구성에 한정되지 않는다).
또한, 출력 회로에 있어서, 병렬/직렬 변환이 행해지지 않는 경우, 도 13에 도시한 바와 같이 단순히, 2단의 플립플롭이 세로 접속하여 접속되고, 이들의 플립플롭이 출력 클럭 신호 CLKOe 및 CLKOo 에 따라서 데이터 전송을 행하도록 구성되어도 좋다. 이 경우에는, 내부 클럭 신호 intCLK에 동기하여 데이터의 출력이 행해진다.
또한, 플립플롭 FF1, FF2에 대해 직렬 인 데이터 SIN 및 직렬 아웃 데이터 SOUT가 입출력되는 것은, 이것은 스캔 패스를 이 플립플롭 FF1, FF2, …를 통해 형성하여, 경계 스캔 레지스터를 구성함으로써, 내부의 불량을 검출하는 테스트[JTAG (Joint Test Action Group) 테스트)에 대응하기 위해서이다.
이 판독/기록 회로 R/W로부터 인터페이스 회로 I/F 등의 부분의 회로 동작은, 메모리 뱅크 #0-#7에 공통이다. 따라서, 이 데이터 판독부의 동작 제어는, 도 14에 도시한 판독 동작 지시 신호 READ에 따라서 내부 클럭 신호 intCLK에 동기하여 동작하는 판독 제어 회로(32)의 제어 하에서 행해진다. 이 판독 동작 지시 신호 READ는, 도 3에 도시한 모드 디코더(6b)로부터 출력된다.
도 15는, 메모리셀 블록의 구성을 개략적으로 나타내는 도면이다. 도 15에 있어서, 메모리셀 블록 MBa-MBc에 공통으로, 메인 워드선 MWLa, MWLb, …가 배치된다. 메모리 블록 MBb에서는, 1개의 메인 워드선 MWLa에 대해 8개의 서브 워드선 SWL이 배치된다. 즉, 메인 워드선 MWLa에 대해 서브 워드선 SWLa0, SWLb0∼SWLa3, SWLb3이 배치되고, 메인 워드선 MWLb에 대해 서브 워드선 SWLa4, SWLb4∼SWLa7, SWLb7이 배치된다. 이들의 서브 워드선 SWLa0, SWLb0∼SWLa7, SWLb7과 비트선쌍 BLP의 교차부에 메모리셀 MC가 배치된다. 도 15에 있어서는, 서브 워드선 SWLa0∼SWLa7과 비트선 BL의 교차부에 메모리셀 MC가 배치되고, 서브 워드선 SWLb0∼SWLb7과 비트선 ZBL의 교차부에 대응하여 메모리셀 MC가 배치된다. 메모리 블록 MBb의 양측에 서브 워드선을 선택 상태로 구동하기 위한 서브 워드선 드라이버가 배치된다. 메모리셀 블록 MBb의 한쪽 측에 있어서, 메인 워드선 MWLa에 대응하여 서브 워드선 드라이버 SDa0∼SDa3이 배치되고, 또한 메인 워드선 MWLb에 대응하여 서브 워드선 드라이버 SDa4∼SDa7이 배치된다. 메모리 블록 MBb의 다른쪽측에 있어서, 메인 워드선 MWLa에 대응하여 서브 워드선 드라이버 SDb0∼SDb3이 배치되고, 또한 메인 워드선 MWLb에 대응하여 서브 워드선 드라이버 SDb4∼SDb7이 배치된다.
서브 워드선 드라이버 SDa0∼SDa3은 메인 워드선 MWLa 상의 신호와 로우 디코더로부터의 서브 워드선 선택 신호 φ0∼φ3에 따라서 대응의 서브 워드선 SWLa0∼SWLa3을 선택 상태로 구동한다. 서브 워드선 드라이버 SDa4∼SDa7은 메인 워드선 MWLb 상의 신호와 서브 워드선 선택 신호 φ0∼φ3에 따라서 서브 워드선 SWLa4∼SWLa7을 선택 상태로 구동한다. 서브 워드선 선택 신호 φ0∼φ3은 4개의 서브 워드선 중의 하나를 특정한다.
서브 워드선 드라이버 SDb0∼SDb3은 메인 워드선 MWLa 상의 신호와 서브 워드선 선택 신호 φ4∼φ7에 따라서 서브 워드선 SWLb0∼SWLb3을 선택 상태로 구동한다. 서브 워드선 드라이버 SDb4∼SDb7은, 메인 워드선 MWLb 상의 신호 전위와 서브 워드선 선택 신호 φ4∼φ7에 따라서 서브 워드선 SWLb4∼SWLb7을 선택 상태로 구동한다. 서브 워드선 선택 신호 φ4∼φ7도, 4개의 서브 워드선 중의 1개를 특정한다. 서브 워드선 드라이버 SDa0∼SDa7 및 SDb0∼SDb7의 각각은, 2개의 메모리셀 블록의 서브 워드선을 동시에 선택 상태로 구동한다. 메모리셀 블록의 양측에 교대로 서브 워드선 드라이버를 배치함으로써, 서브 워드선 드라이버의 피치 조건을 완화하여, 고밀도로 서브 워드선을 배치한다.
서브 워드선 드라이버 SDa0∼SDa7, SDb0∼SDb7의 각각은, 뱅크 선택 신호 φ BK에 응답하여 도통하고, 대응의 메인 워드선 MWL(MWLa 또는 MWLb) 상의 신호 전위를 전달하는 트랜스퍼 게이트 T3과, 도통 시 대응의 서브 워드선 선택 신호 φi (i=0∼7)를 전달하는 트랜스퍼 게이트 T4와, 대응의 서브 워드선 선택 신호 φi에 응답하여 도통하고, 트랜스퍼 게이트 T3으로부터의 신호를 대응의 서브 워드선 상에 전달하는 트랜스퍼 게이트 T5를 포함한다.
서브 워드선 SWLa0∼SWLa3의 각각에는, 로우 디코더로부터의 리세트 신호 φa∼φd에 응답하여 도통하고, 대응의 서브 워드선을 비선택 상태로 유지하는 트랜스퍼 게이트 Ta∼Td가 설치되고, 또한 마찬가지로 서브 워드선 SWLa4∼SWLa7에 대해서도, 로우 디코더에서의 리세트 신호 φa∼φd에 응답하여 도통하고, 대응의 서브 워드선을 비선택 상태로 유지하는 트랜스퍼 게이트 Ta∼Td가 설치된다.
서브 워드선 SWLb0∼SWLb3 및 SWLb4∼SWLb7에 대해서도 각각 리세트 신호 φe∼φh에 응답하여 선택적으로 도통하고, 대응의 서브 워드선을 비선택 상태로 유지하는 트랜스퍼 게이트 Ta∼Td가 설치된다. 메모리셀 MC는 캐패시터와 트랜지스터를 구비한다.
동작 시에 있어서는, 어드레스 지정된 로우에 대응하는 메인 워드선 MWL이 선택 상태로 구동된다. 지금, 서브 워드선 SWLa0이 선택 상태로 구동되는 동작에 대해 생각한다. 뱅크 선택 신호 φBK는 H 레벨의 선택 상태에 있고, 서브 워드선 드라이버 SDa0∼SDa7 및 SDb0∼SDb7에 있어서, 트랜스퍼 게이트 T3은 전부 도통 상태에 있고, 메인 워드선 MWL 상의 신호 전위가 각 서브 워드선 드라이버 내에 입력된다. 메인 워드선 MWLa가 선택 상태로 구동되면, 서브 워드선 드라이버 SDa0∼SDa3에 있어서, 트랜스퍼 게이트 T4가 도통하고, 서브 워드선 선택 신호 φ0∼φ3을 대응의 서브 워드선 SWLa0∼SWLa3 상에 전달한다. 서브 워드선 SWLa0이 선택될 때에는, 서브 워드선 선택 신호 φ0이 선택 상태의 H 레벨이며, 남은 서브 워드선 선택 신호 φ1∼φ3은 L 레벨을 유지한다. 따라서, 이 H 레벨의 서브 워드선 선택 신호 φ0이 트랜스퍼 게이트 T4를 통해 서브 워드선 상에 전달되고, 또한 트랜스퍼 게이트 T4가 도통하여, 확실하게, 트랜스퍼 게이트 T4를 온 상태로 유지한다. 남은 서브 워드선 드라이버 SDa1∼SDa3에 있어서는, 서브 워드선 선택 신호φ1∼φ3이 L 레벨이며, 트랜스퍼 게이트 T4를 통해 대응 서브 워드선 상에 L 레벨의 신호가 전달되고, 또한 트랜스퍼 게이트 T5는, 비도통 상태를 유지한다.
한편, 리세트 신호 φa∼φd 중, 리세트 신호 φa를 제외하고, 리세트 신호 φb∼φd가 모두 H 레벨로 되어, 비선택 서브 워드선은 각각 트랜스퍼 게이트 Tb∼Td에 의해 접지 전압 레벨로 유지된다. 리세트 신호 φa∼φd가 이용되는 것은 이하의 이유에 의한다.
메인 워드선 MWLb가 L 레벨일 때, 서브 워드선 선택 신호 φ1∼φ3이 L 레벨 이면, 서브 워드선 드라이버 SDa5∼SDa7에 있어서는, 트랜스퍼 게이트 T4 및 T5가 함께 비도통 상태로 되고, 서브 워드선이 부유 상태가 된다. 이것을 방지하기 위해서, 리세트용의 트랜스퍼 게이트 Tb∼Td를 도통 상태로 하여, 이 비선택 서브 워드선이 부유 상태가 되는 것을 방지한다.
서브 워드선 드라이버 SDb0∼SDb3에 있어서는, 메인 워드선 MWLa가 선택 상태로 구동되어도, 서브 워드선 선택 신호 φ4∼φ7은 전부 L 레벨의 비선택 상태이며, 서브 워드선 SWLb0∼SWLb3은 비선택 상태를 유지한다.
이에 따라, 1개의 서브 워드선 드라이버에 의해 2개의 메모리셀 블록에 있어서의 서브 워드선을 선택 상태로 구동한다.
또한, 뱅크 선택 신호 φBK는, 액트 어드레스 신호에 따라서 생성된다. 서브 워드선 선택 신호 φ0∼φ7 및 리세트 신호 φa∼φh는 로우 프리디코더로부터의 프리디코드 신호에 따라서 생성된다.
도 16은, 판독 데이터 버스, 기록 데이터 버스 및 감지 증폭기 대역의 구성을 나타내는 도면이다. 도 16에 있어서, 메모리 블록 MB의 비트선쌍 BLPa0∼BLPa3및 BLPbO∼BLPb4에 대해 판독 데이터선쌍(12ra 및 12rb)과 기록 데이터선쌍(12wa 및 12wb)이 배치된다. 판독 데이터는 소진폭 신호이며, 노이즈의 영향을 받는 것을 방지하기 위해, 이 판독 데이터선쌍(12ra 및 12rb)은 트위스트 구조를 갖는다.
비트선쌍 BLPa0∼BLPa4에 대해서는, 이 메모리 블록 MB의 한쪽 측에 있어서 감지 증폭기 회로 SAa0∼SAa4가 배치된다. 비트선쌍 BLPb0∼BLPb4에 대해서는, 이 메모리 블록 MB의 다른쪽측에 있어서 감지 증폭기 회로 SAb0∼SAb3이 설치된다. 이들의 비트선쌍 BLP(비트선을 총칭적으로 나타낸다)는, 인접 메모리 블록 사이에서 공유되는 것처럼 도시하지만, 후에 도시하는 바와 같이 비트선 분리 게이트에 의해 블록 사이에서 분리된다. 감지 증폭기를 1개의 메모리 블록 MB의 비트선쌍 BLP의 양측에 교대로 배치하는 교대 배치형 공유 감지 증폭기 구성이 이용된다. 이 도 16에 있어서는, 인접 메모리 블록 사이의 비트선쌍을 분리하기 위한 비트선 분리 게이트는, 도면을 간략화하기 위해 도시하고 있지 않다. 메모리 블록 MB의 선택 시에 있어서는, 이 메모리 블록 MB의 양측의 메모리 블록의 비트선쌍이, 이 도시하지 않은 비트선 분리 게이트에 의해, 이 메모리 블록 MB의 비트선쌍 BLP로부터 분리된다.
또한, 비트선쌍 BLPa0∼BLPa3에 대해 판독 소스 선택 신호 RS0∼RS3에 응답하여 선택적으로 활성화되는 판독 게이트 증폭기 RGa0∼RGa3이 설치된다. 또한 비트선쌍 BLPa4 및 BLPa5에 대해서는, 마찬가지로 판독 소스 선택선 신호 RS3 및 RS2에 따라서 선택적으로 활성화되는 판독 게이트 증폭기가 설치된다.
이들의 판독 게이트 증폭기 RGa0∼RGa3에 인접하여, 기입 소스 선택 신호 WS0∼WS3에 응답하여 선택적으로 도통하는 기입 컬럼 선택 게이트 WGa0∼WGa3이 배치된다. 마찬가지로 비트선쌍 BLPa4 및 BLPa5에 대해서도, 기입 소스 선택 신호 WS0및 WS1에 응답하여 선택적으로 도통하는 기입 컬럼 선택 게이트 WGa4 및 WGa5가 설치된다.
마찬가지로 감지 증폭기 회로 SAb0∼SAb5에 대해, 판독 소스 선택 신호 RS4∼RS7에 따라서 선택적으로 활성화되는 판독 게이트 증폭기 RGb0∼RGb5가 설치되고, 또한 마찬가지로 기입 소스 선택 신호 WS4∼WS7에 응답하여 선택적으로 도통하는 기입 컬럼 선택 게이트 WGb0∼WGb5가 설치된다. 판독 게이트 증폭기 RGb0∼RGb3이 판독 데이터선(12ra 및 12rb)에 대응하여 설치되고, 또한 판독 게이트 증폭기 RGb4 및 RGb5가 판독 데이터선(12rc) 및 도시하지 않은 판독 데이터선(12rd)에 대응하여 설치된다. 마찬가지로 판독 게이트 증폭기 RGa0∼RGa3도 이 판독 데이터선(12ra 및 12ab)에 대응하여 설치되고, 판독 게이트 증폭기 RGa4 및 RGa5가, 판독 데이터선(12rc 및 12rd)에 대응하여 설치된다.
판독 게이트 증폭기 RGa0∼RGa5 및 RGb0∼RGb5의 각각은, 대응의 비트선쌍이 각각의 게이트에 접속되고, 그 소스가 대응의 판독 소스 선택 신호를 수신하며, 드레인이 대응의 판독 데이터 버스선에 접속되는 차동 회로를 구성하는 MOS 트랜지스터 Te 및 Tf를 포함한다. 대응의 감지 증폭기 회로의 래치 데이터에 따라서, 대응의 판독 데이터선(전원 전압 레벨에 프리차지되어 있다)이 방전된다.
기입 컬럼 선택 게이트 WG는, 대응의 선택 신호 WS(WS0-WS7)에 따라서 도통하고, 대응의 감지 증폭기 회로를 대응의 기록 데이터선에 접속하는 트랜스퍼 게이트 Tg 및 Th를 포함한다.
이 도 16에 도시한 교대 배치형 공유 감지 증폭기 구성에 있어서는, 메모리 블록 MB의 양측의 감지 증폭기 대역의 한쪽 측의 감지 증폭기 회로가 선택된다. 즉, 데이터 판독 시에 있어서는, 판독 소스 선택 신호 RS0∼RS7의 1개가 선택 상태의 L 레벨로 구동되어, 4개의 판독 게이트 증폭기의 조에 있어서 1개의 판독 게이트 증폭기가 활성화된다. 데이터 기입 동작 시에 있어서는, 기입 소스 선택 신호 WS0∼WS7의 1개가 선택 상태의 H 레벨로 구동되며, 4개의 기입 컬럼 선택 게이트의 조에 있어서 1개의 기입 컬럼 선택 게이트가 도통 상태가 된다. 따라서, 1개의 메모리 뱅크에 있어서, 메인 워드선이 선택 상태로 구동된 후, 이 1 로우의 메모리셀의 1/8의 셀과 판독 데이터 버스 또는 기록 데이터 버스와의 전기적인 결합이 행해진다. 예를 들면 1 로우의 메모리셀이 4K 비트의 경우, 따라서, 판독 데이터 버스 및 기록 데이터 버스의 버스 폭은 512 비트가 된다.
또한, 기입 소스 선택 신호 WS0∼WS7은, 기록 뱅크 어드레스 신호 WA0∼WA7과 기록 어드레스 신호 WAA0∼WAA5 중의 3 비트와의 조합에 의해 생성되고, 또한 판독 소스 선택 신호 RS0∼RS7도, 판독 뱅크 어드레스 신호와 판독 어드레스 신호와의 조합에 의해 1개가 선택 상태로 구동된다.
도 17은, 본 발명의 실시예 1에 따른 반도체 기억 장치의 데이터 판독부의 경로를 개략적으로 나타내는 도면이다. 비트선쌍 BLP와 서브 워드선 SWL의 교차부에 대응하여 메모리셀 MC가 배치되고, 또한 비트선쌍 BLP에 감지 증폭기 회로 SA가 결합된다. 이 비트선쌍 BLP는, 판독 게이트 증폭기 RG를 통해 판독 데이터선쌍(12r)에 결합된다. 이 판독 데이터선쌍(12r)은, 선택 신호 φS를 수신하는 판독 셀렉터(20i)를 통해 판독 증폭기(21i)에 결합된다. 이 판독 증폭기(21i)는, 전치 증폭기 활성화 신호 φPAE의 활성화에 응답하여 증폭 동작을 행하고, 증폭한 신호를 다음단의 멀티플렉서/셀렉터를 통해 출력부의 병렬/직렬 변환 회로로 전달한다.
판독 게이트 증폭기 RG는 한쌍의 차동 트랜지스터 Te 및 Tf를 갖고 있다. 또한, 판독 데이터선쌍(12r)에는, 이 판독 데이터선쌍의 전위를 전원 전압 Vcc레벨에 프리차지하여 또한 이퀄라이즈하는 프리차지/이퀄라이즈 회로(40)가 접속된다. 이 프리차지/이퀄라이즈 회로(40)는, 데이터 판독 시에 있어서는, 판독 데이터선쌍(12r)의 진폭 제한 기능을 지니고, 데이터 판독 시, 이 판독 데이터선쌍(12r)의 진폭이 크게 변화하는 것을 방지한다.
도 18은, 본 발명의 실시예 1에 따른 반도체 기억 장치의 데이터 판독 시의 동작을 나타내는 타이밍차트이다. 클럭 신호 CLK에 동기하여 커맨드가 제공된다. 지금, 사이클 #C1에 있어서 로우 액세스 커맨드 ROWA가 제공된 상태를 생각한다. 이 로우 액세스 커맨드 ROWA와 동시에 제공되는 액트 뱅크 어드레스 신호 AB0-AB7 및 액트 어드레스 신호 AA0-AA10에 따라서 메모리 블록의 선택, 메인 워드선 및 서브 워드선의 선택이 행해지고, 계속해서, 감지 증폭기 회로 SA가 감지 증폭기 활성화 신호 φSAE에 의해 활성화된다. 감지 증폭기 회로 SA는 활성화시, 대응의 비트선쌍 BLP의 전위를 차동 증폭한다. 도 18에 있어서는 비트선쌍 BLP에 H 레벨의 데이터가 판독된 경우의 신호 파형을 나타낸다. 감지 증폭기 회로 SA는 통상, 비트선쌍 BLP의 비트선 BL 및 ZBL을, 전원 전압 Vcc및 접지 전압 레벨로 구동하고, 계속해서 그 구동 전압을 래치한다.
종래에 있어서는, 이 감지 증폭기 회로 SA에 의한 감지 동작이 완료하고, 비트선쌍 BLP의 전압 레벨이 확정된 후에, 컬럼 액세스 커맨드를 인가하는 것이 허가된다. 즉, 도 18에 있어서, 클럭 사이클 #C3에 있어서 데이터 판독을 지시하는 판독 커맨드 READ를 제공하는 것이 허용되고 있다. 그러나, 본 실시예 1에 있어서는, 이 감지 증폭기 회로 SA에 의한 감지 동작 중에 있어서, 다음의 데이터 판독을 나타내는 판독 커맨드 READ의 인가를 허가한다. 이 로우 액세스 커맨드 ROWA에 계속해서 제공되는 판독 커맨드일 때에는, 통상의 사이클보다도 빠른 타이밍으로 판독 펄스를 활성화하여, 이 판독 게이트 증폭기 RG에 대한 판독 소스 선택 신호 RS를 선택 상태로 구동한다. 이 판독 게이트 증폭기 RG는 차동 트랜지스터쌍 Te 및 Tf로 구성되어 있고, 이들의 MOS 트랜지스터 Te 및 Tf의 게이트가 비트선쌍 BLP의 비트선에 결합되어 있다. 따라서, 감지 증폭기 회로 SA의 감지 동작 기간 중에, 이 판독 게이트 증폭기 RG가 활성화되더라도, 판독 데이터선쌍(12r)과 비트선쌍 BLP는 전기적/물리적으로 분리되어 있고, 이 판독 데이터선쌍(12r)의 전압이, 단순히 비트선쌍 BLP의 전압에 따라서 변화할 뿐이며, 어떠한 감지 증폭기 회로 SA의 감지 동작에 악영향은 미치지 않는다. 판독 게이트 증폭기 RG의 활성화 기간을 규정하는 판독 펄스의 펄스 폭을, 충분히 넓게 함으로써, MOS 트랜지스터 Te 및 Tf의 전압차가 비교적 작은 사이에서도, 판독 데이터선쌍(12r)의 전압을 충분히 변화시킬 수 있다. 따라서, 이 판독 데이터선쌍(12r)의 전압 레벨이 충분히 변화한 상태에서, 판독 증폭기(21i)에 대한 전치 증폭기 활성화 신호 φPAE를 활성화함으로써, 클럭 사이클 #C2에 있어서 판독 커맨드 READ를 인가하였어도, 어떠한 메모리 데이터에 악영향을 미치지 않고 메모리셀 데이터의 판독을 행할 수 있다.
감지 증폭기의 감지 동작이 완료한 후에 있어서는, 클럭 신호 CLK에 동기하여 제공되는 판독 커맨드 READ 에 따라서 판독 펄스를 발생하여, 내부 클럭 신호에 따라서 판독 게이트 증폭기 RG를 활성화한다. 이 때에는, 판독 펄스의 펄스 폭은 짧더라도, 비트선쌍 BLP의 전압 레벨은 확정 상태에 있고, 판독 데이터선쌍(12r)의 전압은 판독 게이트 증폭기 RG에 의해 충분히 구동된다.
즉, 클럭 사이클 #C3에 있어서는, 일례로서, 종래와 마찬가지의 타이밍으로 판독 증폭기(21i)의 활성화를 실행하고, 또한 판독 게이트 증폭기 RG의 활성화도 예를 들면 종래와 마찬가지의 타이밍으로 실행한다. 한편, 클럭 사이클 #C2에 있어서는, 종래보다도 빠른 타이밍으로 판독 게이트 증폭기 RG를 활성화하고, 또한 그 활성화 기간을 종래보다도 길게 잡는다. 판독 증폭기(21i)의 활성화 타이밍은 클럭 사이클 #C2 및 #C3에 있어서 동일하며, 판독 데이터선쌍(12r)의 전압차가 충분히 생긴 시점에서 전치 증폭기 활성화 신호 φPAE가 활성화된다.
도 19는, 본 발명의 실시예 1에 있어서의 판독 펄스를 발생하는 제어부의 구성을 개략적으로 나타내는 도면이다. 이 도 19에 도시한 제어부는, 도 1에 도시한 주변 제어 회로(6)에 포함되며, 보다 구체적으로는, 도 3에 도시한 모드 디코더(6b)에 포함된다.
도 19에 있어서, 제어 신호 발생부는, 로우 액세스 커맨드 ROWA에 따라서 단안정의 펄스 신호 φPA를 생성하는 단안정 펄스 발생 회로(41)와, 내부 클럭 신호 intCLK과 비동기로 동작하고, 판독 커맨드 READ가 제공되면 단안정의 펄스 신호 φPB를 발생하는 단안정 펄스 발생 회로(42)와, 내부 클럭 신호 intCLK에 따라서 판독 커맨드 READ를 수신하는 래치 회로(43)와, 내부 클럭 신호 intCLK의 상승에 응답하여 래치 회로(43)의 출력 신호를 통과시키는 AND 회로(44)와, AND 회로(44)의 출력 신호의 상승에 응답하여 단안정의 펄스 신호 φPC를 발생시키는 단안정 펄스 발생 회로(45)와, 단안정 펄스 발생 회로(42 및 45)의 출력하는 펄스 신호 φPB 및 φPC를 수신하는 OR 회로(46)와, 단안정 펄스 발생 회로(41)로부터의 펄스 신호φPA에 따라서 OR 회로(46)의 출력 신호와 단안정 펄스 발생 회로(45)로부터의 펄스 신호 φPC의 하나를 선택하여 판독 펄스를 생성하는 멀티플렉서(47)를 포함한다.
단안정 펄스 발생 회로(41)로부터의 펄스 신호 φPA는 로우 액세스 커맨드 ROWA가 제공되고 나서, 감지 증폭기가 동작하고, 비트선쌍의 전위가 충분히 확대될 때까지 요하는 기간 활성 상태가 된다. 단안정 펄스 발생 회로(41)는 내부 클럭 신호 intCLK와 동기하여 동작하여도 좋고, 또한 비동기로 동작하여도 좋다(로우 액세스 커맨드와 판독 커맨드가 동일 뱅크에 대해 동일 사이클로 제공되는 일은 없기 때문에). 멀티플렉서(47)는, 이 단안정 펄스 신호 φPA가 활성 상태일 때에는, OR 회로(46)의 출력 신호를 통과시킨다.
멀티플렉서(47)로부터의 판독 펄스는, 컬럼 디코더 인에이블 신호 CLE로서, 뱅크 제어 회로에 의해 어드레스 신호와 합성되어 컬럼 디코더로 제공된다. 한편,단안정 펄스 발생 회로(45)로부터의 펄스 신호 φPC는 전치 증폭기 활성화 신호 φPAE 등을 출력하는 출력 제어 회로(48)로도 제공된다. 출력 제어 회로(48)는, 각 뱅크 공통으로 데이터 판독 동작을 제어하고 있고, 한편, 판독 펄스는, 각 뱅크 단위로 컬럼 선택 기간을 결정한다. 출력 제어 회로(48)는, 또한, 시프트 회로의 시프트 동작 및 판독 데이터 버스의 버스 선택 및 병렬/직렬 변환 회로에 있어서의 데이터 출력 동작을 함께 제어한다. 다음에, 이 도 19에 도시한 제어 신호 발생부의 동작을, 도 20에 도시한 타이밍차트를 참조하여 설명한다.
클럭 신호 intCLK의 사이클 #Ca에 있어서, 로우 액세스 커맨드 ROWA가 주어지면, 단안정 펄스 발생 회로(41)가, 시간 tSA의 펄스 폭을 갖는 펄스 신호 φPA를 발생한다. 로우 액세스 커맨드 ROWA에 따라서, 내부에서 로우 선택 동작 지시 신호(ROWA)가 생성되고, 워드선(메인 및 서브의 워드선)의 선택 및 감지 증폭기의 활성화가 행해진다. 펄스 신호 φPA는 감지 증폭기가 동작하고, 비트선쌍의 전압차가 충분히 확대되는 기간(tSA) H 레벨로 된다.
클럭 사이클 #Ca 내에 있어서 판독 커맨드 READ가 제공된다. 이 판독 커맨드 READ는, 클럭 신호 intCLKi에 대해 셋업 시간 tsu를 갖고 있다. 이 판독 커맨드 READ 에 따라서 단안정 펄스 발생 회로(42)가 클럭 신호 intCLK와 비동기로 단안정의 펄스 신호 φPB를 발생시킨다. 멀티플렉서(47)는, 단안정 펄스 발생 회로(41)로부터의 펄스 신호 φPA가 활성되어 있는 기간 OR 회로(46)의 출력 신호를 선택하여 판독 펄스를 생성한다. 따라서, 이 판독 펄스는 클럭 신호 intCLK의 클럭 사이클 #Ca 내에서 활성 상태가 되어, 컬럼 선택 동작이 실행된다. 이 때, 당연히, 뱅크 어드레스 신호 및 판독 어드레스 신호도 동일 정도의 셋업 시간을 갖고 있다. 논리 회로 블록으로부터는, 신호 출력 타이밍의 제어를 용이하다고 하기 때문에, 커맨드 및 어드레스 신호는 동일 타이밍으로 출력된다.
이 판독 펄스에 따라서, 컬럼 선택 계통 회로(어드레스 래치, 컬럼 프리디코더 및 컬럼 디코더)가 동작하고, 클럭 사이클 #Cb가 시작되기 전에, 클럭 사이클 #Ca로부터, 컬럼 선택 동작이 개시된다.
클럭 사이클 #Cb에 있어서 내부 클럭 신호 intCLK가 H 레벨로 상승되면, 래치(43) 및 AND 회로(44)에 의해, 이 판독 커맨드 READ가 입력되어, 단안정 펄스 발생 회로(45)가, 이 판독 커맨드 READ에 따라서 단안정의 펄스 신호 φPC를 발생시킨다. OR 회로(46)는 펄스 신호 φPB 및 φPC의 논리합을 취하고 있다. 따라서, 단안정 펄스 신호 φPB가 L 레벨로 하강하여도, 판독 펄스는 여전히 H 레벨을 유지하고, 컬럼 선택이 행해지며, 판독 데이터 버스에의 비트선 상의 메모리셀 데이터의 판독이 행해진다.
단안정 펄스 발생 회로(45)로부터의 펄스 신호 φPC에 따라서, 출력 제어 회로(48)가, 전치 증폭기 활성화 신호 φPAE를 활성화하고, 판독 증폭기를 활성화하고, 판독 데이터 버스 상에 판독된 메모리셀 데이터의 증폭이 행해진다. 여기서, 판독 커맨드가 제공되고 나서 유효 데이터가 출력될 때까지 요하는 클럭 사이클수(컬럼 레이턴시)를 1로 하고 있다. 이 경우에는, 클럭 사이클 #Cc로부터 유효 데이터가 출력된다.
로우 액세스 커맨드 ROWA가 제공되어 소정 기간이 경과하면, 단안정 펄스 발생 회로(41)로부터의 펄스 신호 φPA가 L 레벨로 하강하고, 멀티플렉서(47)가 단안정 펄스 발생 회로(45)의 출력 신호를 선택하는 상태로 설정된다.
클럭 사이클 #Cc에 있어서 판독 커맨드 READ가 다시 제공되면, 단안정 펄스 발생 회로(42 및 45)가 모두, 펄스 신호 φPB 및 φPC를 발생시킨다. 그러나, 멀티플렉서(47)는 단안정 펄스 발생 회로(41)로부터의 펄스 신호 φPA에 따라서 단안정 펄스 발생 회로(45)로부터의 펄스 신호 φPC를 선택하여 판독 펄스를 생성한다. 따라서, 클럭 사이클 #Cc에 있어서는 내부 클럭 신호 intCLK에 따라서 컬럼 선택 동작이 실행된다. 펄스 신호 φPC가 활성화되고 나서 소정 기간 tPA 경과 후, 전치 증폭기 활성화 신호 φPAE가 활성화된다. 따라서, 클럭 사이클 #Cb 및 #Cc에 있어서, 전치 증폭기 활성화 신호 φPAE는 내부 클럭 신호 intCLK에 대해, 동일 타이밍으로 활성화된다. 한편, 판독 펄스는, 로우 액세스 커맨드가 제공된 다음의 사이클에 있어서는, 그 전연부가 판독 커맨드의 셋업 시간만큼 빠르게 되고, 이 판독 펄스의 후연부(비활성화)는 클럭 사이클 #Cb 및 # Cc 중 어느 것에 있어서도 동일하다(펄스 신호 φPC에 의해 후연부가 결정된다). 따라서, 전치 증폭기 활성화 신호 φPAE의 활성화 기간을, 판독 커맨드 인가 사이클에 관계 없이, 동일하다고 할 수가 있다.
도 21은, 컬럼 선택계의 구성을 개략적으로 나타내는 도면이다. 도 21에 있어서, 도 4에 도시한 판독 뱅크 래치(6m)는, 내부 클럭 신호 intCLK에 동기하여 판독 뱅크 어드레스 신호 RB를 수신하여 판독 뱅크 래치 회로(6ma)와, 펄스 신호 φPA 에 따라서 판독 뱅크 신호 RB와 판독 뱅크 래치 회로(6ma)의 출력 신호의 하나를 선택하는 멀티플렉서(MUX: 6mb)를 포함한다.
판독 어드레스 래치(6q)는, 내부 클럭 신호 intCLK에 따라서 판독 어드레스 신호 RA를 수신하여 래치하는 판독 어드레스 래치 회로(6qa)와, 펄스 신호 φPA에 따라서 판독 어드레스 신호 RA와 판독 어드레스 래치 회로(6qa)의 출력 신호의 하나를 선택하는 멀티플렉서(6qb)를 포함한다. 이 판독 어드레스 래치(6q)로부터의 출력 신호는 판독 프리디코더(6w)로 제공된다. 판독 뱅크 래치(6m)로부터의 판독 뱅크 어드레스 신호와 판독 프리디코더(6w)의 출력하는 프리디코드 신호는, 뱅크 BK에 포함되는 판독 컬럼 선택 회로(50)로 제공된다. 이 판독 컬럼 선택 회로(50)는 컬럼 선택 제어 회로 및 컬럼 디코더 양자를 포함한다.
판독 프리디코더(6w)는, 판독 펄스(또는 컬럼 인에이블 신호 CLE)에 따라서 활성화되고, 판독 어드레스 래치(6q)로부터의 판독 어드레스 신호를 프리디코드한다. 판독 컬럼 선택 회로(50)는, 판독 뱅크 래치(6m)로부터의 판독 뱅크 어드레스 신호와 판독 펄스(또는 컬럼 인에이블 신호 CLE)에 따라서 활성화되어, 판독 프리디코더(6w)로부터의 컬럼 프리디코드 신호를 디코드하여 판독 소스 선택 신호 RS를 생성한다.
이 래치(6m 및 6q)에 있어서 멀티플렉서(6mb 및 6qb)를 설치함으로써, 내부 어드레스 신호를 로우 액세스 커맨드가 제공된 사이클의 다음의 사이클과 그 이후의 사이클로 다르게 할 수 있다. 이에 따라, 판독 펄스(또는 컬럼 인에이블 신호)에 따라서 컬럼 선택 동작을 행할 수 있다. 판독 펄스에 의해 판독 소스 선택 신호의 활성화 기간이 결정된다.
또한, 도 21에 도시한 구성에 있어서, 판독 프리디코더(6w) 및 판독 컬럼 선택 회로(50)에는, 동일 컬럼 인에이블 신호 CLE가 제공되어 있다. 그러나, 이것들의 판독 프리디코더(6w) 및 판독 컬럼 선택 회로(50)의 활성화 타이밍을 다르게 하게 하기 위해서, 이들의 컬럼 인에이블 신호는, 다른 타이밍으로 각각에 제공되도록 구성되어도 좋다.
또한, 상술의 설명에 있어서는, 각 클럭 사이클마다 판독 커맨드가 제공되어 있다. 그러나, 1개의 판독 커맨드가 제공되면, 내부에서 자동적으로 컬럼 어드레스(버스트 어드레스)를 생성하여 순차 데이터를 판독하는 버스트 모드 동작을 행하는 반도체 기억 장치에서도, 컬럼 선택 게이트로서 판독 게이트 증폭기가 설치되는 구성이면, 본 발명은 적용 가능하다. 내부 데이터 버스로서는, 판독 데이터 버스와 기록 데이터 버스가 각각 설치되어 있어도 좋고, 또한 판독 데이터와 기입 데이터를 함께 전달하는 IO 공통 데이터 버스여도 좋다.
이상과 같이, 본 발명의 실시예 1에 따르면, 로우 액세스 커맨드가 제공되고 나서 소정 기간 내에 제공되는 최초의 판독 커맨드와 이후의 판독 커맨드에서, 컬럼 선택 동작 개시 타이밍을 다르게 하도록 구성되어 있기 때문에, 로우 액세스 커맨드가 제공되고 나서 유효 데이터가 출력하기까지의 시간을 단축할 수가 있어, 고속 액세스를 실현할 수가 있다.
[실시예 2]
도 22는, 본 발명의 실시예 2에 따른 반도체 기억 장치의 데이터 기입부의 구성을 개략적으로 나타내는 도면이다. 도 22에 있어서, 데이터 기입부는, 직렬/병렬(S/P) 변환 회로로부터 제공되는 기입 데이터 D0-D511과 마스크 데이터 M0-M63을 기입 지시 신호 WRITE에 따라서 입력하는 기입 버퍼 회로(60)와, 기입 버퍼 회로(60)로부터의 내부 기입 데이터의 비트 폭을 선택하는 비트 폭 선택 회로(61)와, 기입 버퍼 회로(60)로부터의 마스크 데이터를 비트 폭을 확장하는 비트 전개 회로(62)와, 비트 폭 선택 회로(61)로부터의 내부 기입 데이터를 불량 메모리셀을 피하도록 시프트 동작을 행하여 전송하는 시프트 회로(63)와, 비트 전개 회로(62)로부터의 마스크 데이터에 대해 불량 비트를 분리하도록 시프트 동작을 행하는 시프트 회로(64)와, 시프트 회로(63)의 출력하는 기입 데이터를 선택하여 또한 시프트 회로(64)로부터의 마스크 데이터에 따라서 선택적으로 출력하는 기입 선택 회로(65)와, 기록 드라이버 인에이블 신호 WDE의 활성화에 응답하여 활성화되고 기입 선택 회로(65)로부터의 기입 데이터에 따라서 기록데이터 버스[12W: 및 스페어 기록 데이터 버스(12SW)]를 구동하는 기록 드라이브 회로(66)를 포함한다.
기입 버퍼 회로(60)는, 도 7에 도시한 인터페이스 회로 I/F에 대응하고, 비트 폭 선택 회로(61), 비트 전개 회로(62), 시프트 회로(63) 및 시프트 회로(64)는, 도 7에 도시한 멀티플렉서/셀렉터 MUS에 대응하고, 기입 선택 회로(65) 및 기록 드라이브 회로(66)는, 도 7에 도시한 판독/기록 회로 R/W에 대응한다. 마스크 데이터 M0-M63의 각각은, 기입 데이터에 대해 1 바이트의 기입 데이터에 마스크를 형성하는(기입을 금지한다)지의 여부를 지정한다.
도 23은, 도 22에 도시한 기입 버퍼 회로(60)에 포함되는 기입 버퍼의 구성을 개략적으로 나타내는 도면이다. 도 23에 있어서, 기입 버퍼 회로(60)는 기입 데이터 D(또는 마스크 데이터 M)를 받고, 기입 동작 지시 신호 WRITE의 활성화시 출력 하이 임피던스 상태로 되고 기입 데이터 D(또는 마스크 데이터 M)를 입력하여 기입 버퍼(60a)를 포함한다. 기입 데이터 D(또는 마스크 데이터 M)의 셋업 시간 내에 기입 버퍼(60a)를 동작 시켜 내부 기입 데이터 Din(또는 내부 마스크 데이터 Min)을 생성한다.
비트 폭 선택 회로(61)는, 기입 데이터의 비트 폭에 따라서 기입 버퍼 회로(60)의 출력하는 기입 데이터를 선택한다.
도 24는, 도 22에 도시한 비트 전개 회로(62)의 구성을 나타내는 도면이다. 도 24에 있어서 비트 전개 회로(62)는, 1 비트의 마스크 데이터 M을, 8 비트의 마스크 데이터 Ma∼Mh로 확장한다. 이 비트 폭 확장은, 단순히 배선에 의해 실현된다. 이 마스크 데이터 Ma∼Mh는, 각각 1 비트의 기입 데이터에 대응하고, 메모리셀에의 데이터의 기입에 대해, 각각 개별로 마스크를 형성한다.
시프트 회로(63 및 64)는, 도 10에 도시한 시프트 회로(22)와 마찬가지의 구성을 구비하고, 그 접속 경로의 전환에 의해, 불량 비트와 비트 폭 선택 회로(61) 및 비트 전개 회로(62)의 출력을 분리한다. 마스크 데이터에 대해서도, 이 기입 데이터와 마찬가지의 시프트 동작을 행함으로써, 정확하게, 기입 데이터에 대해 마스크를 형성할 수 있다.
도 25는, 도 22에 도시한 기입 선택 회로(65) 및 기록 드라이브 회로(66)의 구성을 개략적으로 나타내는 도면이다. 도 25에 있어서, 기입 선택 회로(65)는, 시프트 회로(63)로부터 제공되는 기입 데이터 Din에 대해 설치되는 2개의 플립플롭(65a 및 65b)을 포함한다. 플립플롭(65a 및 65b)은, 선택 신호 φSW에 의해 하나가 선택된다. 플립플롭(65a 및 65b)은, 또한, JTAG 테스트에 대응시키기 위해서, 데이터 전송의 스캔 패스를 형성하도록 직렬 인 입력 SIN 및 직렬 아웃 출력 SOUT를 갖는다. 이들의 플립플롭(65a 및 65b)은 또한, 마스크 데이터 Mi를 클럭 신호에 따라서 입력한다. 플립플롭(65a 및 65b)은, 이 마스크 데이터 Mi가 유효하며, 데이터 기입에 마스크를 입력한거는 것을 지시하고 있는 경우에는, 기록 드라이버(66a 및 66b)가 출력 하이 임피던스 상태가 되는 상태로 설정되는 바와 같이 구성되어도 좋다.
여기서, 플립플롭(65a 및 65b)에 공통의 마스크 데이터 Mi가 제공되어 있는 것은, 기입 데이터 Din의 비트수는 내부의 기입 데이터선쌍(12w)의 수의 1/2이기때문이다.
플립플롭(65a 및 65b) 각각에 대해, 기록 드라이버 인에이블 신호 WDE의 활성화에 응답하여 활성화되어 기입 데이터선쌍(12wa 및 12wb)을 각각 구동하는 기록 드라이버(66a 및 66b)가 설치된다. 이들의 기록 드라이브 회로(66)에 포함되는 기록 드라이버(66a 및 66b)는, 대응의 플립플롭(65a 및 65b)의 비선택 상태일 때 또는 데이터 마스크가 형성되어 있을 때에는, 출력 하이 임피던스 상태로 된다.
또한, 도 25에 도시한 구성에 있어서는, 기입 선택 회로(65)에 마스크 데이터 Mi가 제공되어 있다. 이 마스크 데이터 Mi는, 플립플롭으로부터 기록 드라이브 회로(66)로 제공되고, 이 마스크 데이터 Mi에 따라서 기록 드라이버의 활성/비활성이 제어된다.
도 26은, 메모리셀 MC에의 데이터 기입 경로를 나타내는 도면이다. 도 26에 있어서는, 1비트의 기입 데이터 전송 경로를 대표적으로 나타낸다.
도 26에 있어서, 플립플롭(65a)는, 내부 클럭 신호에 따라서 내부 기입 데이터 Di를 통과시키는 트랜스미션 게이트(65a1)와, 트랜스미션 게이트(65a1)를 통과한 기입 데이터를 래치하는 래치 회로(65a2)와, 마스크 데이터 Mi를 내부 클럭 신호에 동기하여 입력하고, 기록 드라이버(66a)에 대한 기입 제어 신호를 생성하는 마스크 제어 회로(65a3)를 포함한다. 래치 회로(65a2)는, 또한 직렬 스캔 패스를 형성하기 위해서 직렬 입력 SIN 및 직렬 출력 SOUT를 지니고, 인접 래치 사이에서, 데이터의 전송을 행할 수 있다.
마스크 제어 회로(65a3)는, 내부 클럭 신호에 동기하여 기입 마스크 데이터 Mi를 전송하는 트랜스미션 게이트(70)와, 트랜스미션 게이트(70)로부터의 마스크 데이터를 반전하는 인버터(71)와, 리세트 펄스 RST 및 클리어 펄스 CLR를 수신하는 NOR 회로(72)와, NOR 회로(72)의 출력 신호와 인버터(71)의 출력 신호를 수신하여, 그 출력 신호를 인버터(71)의 입력부에 전달하는 NAND 회로(73)와, 인버터(71)의 출력 신호를 반전하는 인버터(74)를 포함한다. 리세트 펄스 RST는, 이 반도체 기억 장치의 초기화 시에 H 레벨로 소정 기간 유지된다. 클리어 펄스 CLR은, 기입 동작 완료 후 기록 펄스의 비활성화에 응답하여 소정 기간 H 레벨의 활성 상태로 구동되고, 설정된 마스크 데이터를 초기화한다.
기록 드라이버(66a)는, 각각이 기록 드라이버 인에이블 신호 WDE와 래치 회로(65a2)의 출력 신호를 수신하는 AND 회로(66a1)와, 래치 회로(65a2)의 출력 신호를 반전하는 인버터(66a3)와, 마스크 제어 회로(65a3)의 출력하는 마스크 신호에 따라서 선택적으로 작동 상태로 되고, AND 회로(66a1)의 출력 신호에 따라서 기록 데이터선(12wi)을 구동하는 3상태 인버터 버퍼(66a4)와, 인버터(66a3)의 출력 신호와 기록 드라이버 인에이블 신호 WDE를 수신하는 AND 회로(66a2)와, 마스크 제어 회로(65a3)의 출력하는 마스크 신호에 따라서 선택적으로 작동 상태에 되어, 인버터(66a3)로부터의 내부 기입 데이터에 따라서 기록 데이터선(12wj)를 구동하는 3상태 인버터 버퍼(66a5)를 포함한다.
3상태 인버터 버퍼(66a4 및 66a5)는, 마스크 데이터 Mi가 H 레벨일 때에는 작동 상태로 되고, 한쪽으로 마스크 데이터 Mi가 데이터 기입을 금지하는 마스크 지시를 제공할 때에는, 출력 하이 임피던스 상태로 된다. 이 마스크 제어 회로(65a)에 있어서는, 기입 완료 후, 클리어 펄스 신호 CLR에 따라서 마스크 해제 상태에서 설정되고, 3상태 인버터 버퍼(66a4 및 66a5)가 작동 상태로 되어, 기록 데이터선(12wi 및 12wj)을, AND 회로(66a1 및 66a2)의 출력 신호에 따라서, 각각 전원 전압 Vcc레벨로 구동한다. 마스크 데이터와 기록 드라이버 인에이블 신호 WDE와의 논리 합성에 의해, 기록 드라이버는 비활성 시(데이터 기입 금지 시) 출력 하이 임피던스 상태가 되도록 구성되어도 좋다.
기록 데이터선(12wi 및 12wj)에는, 각각, 프리차지 지시 신호 ZPR의 활성화시 도통하고, 이들의 기록 데이터선(12wi 및 12wj)을 전원 전압 VCC레벨로 프리차지하는 p채널 MOS 트랜지스터(75a 및 75b)와, 기록 펄스 신호 WSP와 마스크 제어 회로(65a3)로부터의 마스크 신호를 수신하는 AND 회로(76)의 출력 신호에 따라서 기록 데이터선(12wi 및 12wj)을 전기적으로 단락하는 p채널 MOS 트랜지스터(75c)가 설치된다. 프리차지 지시 신호 ZPR은 기록 펄스 신호 WSP의 활성화시, 비활성 상태의 H 레벨로 구동된다.
기록 데이터선쌍(12w1)은 기입 컬럼 선택 게이트 WG를 통해 비트선쌍 BLP에 접속된다. 비트선쌍 BLP에는 감지 증폭기 활성화 신호 φSAE에 응답하여 활성화하는 감지 증폭기 회로 SA 및 메모리셀 MC가 배치된다. 이 메모리셀 MC는 서브 워드선 SWL과 비트선쌍 BLP의 교차부에 대응하여 배치된다.
기입 컬럼 선택 게이트 WG는, 기입 소스 선택 신호 WS에 응답하여 도통하는 트랜스미션 게이트 Tg 및 Th를 포함한다. 다음에, 이 도 26에 도시한 기입 경로의 동작을, 도 27에 도시한 신호 파형도를 참조하여 설명한다.
클럭 사이클 #C0에 있어서 로우 액세스 커맨드 ROWA가 제공되고, 지정된 뱅크에서 로우 선택 동작이 실행된다. 계속해서, 선택 로우의 메모리셀 데이터가 대응의 비트선쌍 BLP 상에서 판독된다. 도 25에 있어서는, H 레벨 데이터가 판독된 상태를 일례로서 나타낸다.
다음의 클럭 사이클 #C1에 있어서 기록 커맨드 WRITE가 제공되고, 컬럼 선택 동작 및 데이터 기입이 실행된다. 이 기입 동작 시에 있어서, 감지 증폭기 회로 SA의 감지 동작이 완료하고 있지 않고, 비트선쌍 BLP의 진폭이 충분하지 않은 상태에서 데이터의 기입 동작이 실행된다. 데이터 기입 시에 있어서는, 프리차지 지시 신호 ZPR이, H 레벨로 되고, 프리차지용의 MOS 트랜지스터(75a 및 75b)가 비도통 상태가 된다. 마스크 지시 신호 Mi가 데이터 기입에 마스크를 형성하는 상태일 때, AND 회로(76)의 출력 신호는 L 레벨이고, 이퀄라이즈용의 MOS 트랜지스터(75c)는 도통 상태를 유지하여, 기록 데이터선(12wi 및 12wj)이 단락된다.
이 감지 증폭기 회로의 감지 동작 완료 전에, 기록 펄스에 따라서 기입 소스 선택 신호 WS가 선택 상태로 구동되고, 기입 컬럼 선택 게이트 WG가 도통하고, 비트선쌍 BLP가 기록 데이터선쌍(12w1)에 전기적으로 결합된다. 데이터 기입에 마스크가 형성되어 있는 상태에서는, 이 기록 데이터선쌍(12w1)의 프리차지 전하가, 단순히 비트선쌍 BLP에 전달되고, 감지 증폭기 회로 SA는 고전위측 비트선의 전위가 더욱 상승하기 때문에, 고속으로 감지 동작을 행할 수 있다. 저전위측의 비트선은, 감지 증폭기 회로 SA에 포함되는 n채널 MOS 트랜지스터의 구동력은 크고, 고속으로 접지 전위 레벨로 방전된다. 이퀄라이즈용의 MOS 트랜지스터(75c)가 온 상태이기 때문에, 이 기록 데이터선(12wi 및 12wj)은, 감지 동작에 있어서 그 전하가 방출되고, 그 전압 레벨이 저하한다. 배선 저항에 의해, 기록 데이터선(12wi 및 12wj)에는 전위차가 감지 증폭기 회로의 충방전에 의해 발생된다.
한편, 마스크 데이터 Mi가 H 레벨이고, 데이터 기입을 나타낼 때에는, 3상태 인버터 버퍼(66a4 및 66a5)는 작동 상태로 된다. 기록 드라이버 인에이블 신호 WDE가 H 레벨의 활성 상태로 구동되면 , AND 회로(66a1 및 66a2)가 기입 데이터를 전달하고, 3상태 인버터 버퍼(66a4 및 66a5)가 기록 데이터선(12wi 및 12wj)에 기입 데이터를 전달한다. 이 데이터 기입을 행하는 경우에는, AND 회로(76)의 출력 신호도 H 레벨로 되고, 이퀄라이즈용의 MOS 트랜지스터(75c)도 비도통 상태에 있다. 또한, 3상태 인버터 버퍼(66a4 및 66a5)의 구동력은 감지 증폭기 회로 SA의 구동력보다도 충분히 크고, 또한, 감지 데이터의 진폭도 작고, 이 감지 증폭기 회로의 감지 데이터가 기입 데이터에 따라서 변화한다.
기입 동작이 완료하면, 클리어 펄스 CLR에 따라서 마스크 제어 회로(65a3)로부터의 신호가, 기입 지시 상태로 되고, AND 회로(76)의 출력 신호가 L 레벨로 되며, 또한 프리차지 지시 신호 ZPR도 L 레벨로 되어, 기록 데이터선(12wi 및 12wj)가 전원 전압 VCC레벨로 프리차지되고 또한 이퀄라이즈된다. 이 프리차지/이퀄라이즈 동작 시에 있어서는, 기입 컬럼 선택 게이트 WG가 비도통 상태로 되고, 비트선쌍 BLP와 기입 데이터선쌍(12w1)은 분리 상태에 있다. 이 기입 동작 완료 시에 있어서, 감지 증폭기 회로 SA가, 또한 증폭 동작을 행하고, 비트선쌍 BLP의 전압이, 각각 전원 전압 VCC레벨의 H 레벨 및 접지 전위 GND 레벨의 L레벨로 구동된다.
사이클 #C2에 있어서 기록 커맨드 WRITE가 다시 제공된다. 이 클럭 사이클 #C2에 있어서는 감지 증폭기 회로 SA가 감지 동작을 완료하고 있고, 비트선쌍 BLP의 전압은 H 레벨 및 L 레벨로 고정되어 있다.
이 사이클 #C2에 있어서는, 기록 커맨드 WRITE에 따라서, 우선 마스크 데이터 Mi 및 기입 데이터 Di가 제공된다. 계속해서 기록 드라이버 인에이블 신호 WDE 에 따라서 AND 회로(66a1 및 66a2)가 내부 기입 데이터를 생성한다. 마스크 데이터 Mi의 논리치에 따라서, 3상태 인버터 버퍼(66a4 및 66a5)가 출력 하이 임피던스 상태 또는 작동 상태 중 어느 하나로 설정된다. 또한, 이퀄라이즈용의 MOS 트랜지스터(75c)가 마스크 데이터에 따라서 선택적으로 비도통 상태 또는 도통 상태 중 어느 하나로 설정된다. 프리차지용의 MOS 트랜지스터(75a 및 75b)는, 기입 동작 시에는 비도통 상태이다. 감지 증폭기 SA의 감지 동작이 완료하고 있고, 비트선쌍 BLP의 전압 진폭이 충분히 크기 때문에 이 비트선쌍 BLP의 전압차는 충분히 커져 있다. 따라서 이 비트선쌍 BLP의 전압을, 기입 데이터에 따라서 설정하기 때문에, 기록 펄스 WS의 펄스 폭은, 클럭 사이클 #C1보다도 크게 된다. 이에 따라, 데이터 기입 시에 있어서는, 기록 데이터선쌍(12w1) 상의 기입 데이터에 따라서 비트선쌍 BLP의 전압이 변화한다.
데이터 기입 마스크가 제공되어 있을 때에는, 이퀄라이즈용의 M0S 트랜지스터(75c)가 도통 상태이며, 또한 3상태 인버터 버퍼(66a4 및 66a5)가 출력 하이 임피던스 상태이다. 이 상태에 있어서, 기록 펄스에 따라서 기록 소스 선택 신호 WS가 선택 상태로 구동되고, 비트선쌍 BLP와 기록 데이터선쌍(12w1)이 전기적으로 결합되면, 비트선쌍 BLP과 기록 데이터선쌍(12w1) 사이에서 전하가 이동한다. 감지 증폭기 회로 SA에 있어서는, 그 충전 능력보다도 방전 능력이 크고 기록 데이터선쌍(12w1)의 전압 레벨이 저하한다. 그러나, 감지 증폭기 회로 SA는 기록 데이터선쌍(12w1)의 전압 저하의 영향을 받지 않고 안정적으로 비트선쌍 BLP의 전압 레벨을 H 레벨 및 L 레벨로 고정한다. 여기서, 이퀄라이즈용의 MOS 트랜지스터(75c)는 데이터 기입 마스크 시에 도통 상태로 하고 있는 것은, 기록 데이터선(12wi 및 12 wj)을 완전히 부유 상태로 한 경우, 비트선쌍 BLP과 기록 데이터선쌍(12w1)과의 접속 시, 이 비트선쌍 BLP에 역상의 노이즈가 발생하고, 감지 증폭기 회로 SA의 오동작이 일어날 가능성이 있다. 동상의 노이즈를 감지 증폭기 회로 SA의 감지 노드에 노이즈 발생 시 생기게 하기 위해서, 이퀄라이즈 MOS 트랜지스터(75c)를 도통 상태로 유지한다. 이에 따라, 감지 증폭기 회로 SA의 감지 동작 시에서, 비트선쌍 BLP의 전압 진폭이 작은 경우에 있어서도, 이 소진폭 신호를, 기입 데이터에 따라서 고속으로 반전시킬 수 있고, 또한 마스크 시에 감지 증폭기 회로의 동작에 대해 악영향이 생기는 일은 없다.
도 28a는, 감지 증폭기 회로 SA의 구성을 개략적으로 나타내는 도면이다. 감지 증폭기 회로 SA는, n 채널 MOS 트랜지스터 NQ1 및 NQ2에서 형성되는 N 감지 증폭기와, p채널 MOS 트랜지스터 PQ1 및 PQ2에서 형성되는 p 감지 증폭기를 포함한다. MOS 트랜지스터 NQ1 및 NQ2의 소스 노드로, 감지 증폭기 활성화 신호 φSN이 제공되고, p채널 MOS 트랜지스터 PQ1및 PQ2의 소스노드로 감지 증폭기 활성화 신호 φSP가 제공된다. 감지 증폭기 회로 SA는 비트선 BL 및 ZBL의 전압을 차동 증폭시킨다. 감지 동작 기간 중에, 비트선 BL 및 ZBL이 기록 데이터선(12wi 및 12wj)에 결합된다. 데이터 기입 마스크 시, 도 28b에 도시한 바와 같이, 고전위의 비트선에 기록 데이터선으로부터 전하가 주입되고, 그 전압 레벨이 상승하여, P 감지 증폭기의 감지 동작이 가속된다. 한편, 저전위의 비트선에 주입된 전하는, N 감지 증폭기에 의해 방전되고, 일단 그 전압이 상승한 저전위의 비트선 전위는, 접지 전위 레벨로 다시 구동된다. 이것은, N 감지 증폭기의 구동력은 크고, 주입 전하에 의한 저전위의 비트선의 전압 레벨의 상승은 그다지 문제는 발생되지 않는다. 감지 동작 기간 중에 비트선쌍과 기록 데이터선쌍이 결합되는 기간은 짧게 되어 있고, 또한, 이 때의 기록 소스 선택 신호 WS의 활성화 타이밍은 느리게 되어 있고, 비트선쌍의 전압차가 비교적 크게 된 상태에서 비트선쌍과 기록 데이터선쌍이 전기적으로 결합된다. 따라서, 기록 펄스 WS의 활성화 기간이 짧더라도, 감지 동작 기간 중이며, 감지 증폭기 회로의 감지 데이터를 기입 데이터에 따른 상태로 충분히 설정할 수가 있다.
도 29는, 데이터 기입에 관련된 제어 신호를 발생하는 부분의 구성을 개략적으로 나타내는 도면이다. 도 29에 있어서, 기입 제어 신호 발생부는 로우 액세스 커맨드 ROWA에 따라서 단안정의 펄스 신호 φPA를 발생하는 단안정 펄스 발생 회로(41)와, 기록 커맨드 WRITE를 내부 클럭 신호 intCLK에 따라서 입력하는 래치(80)와, 이 래치(80)의 출력 신호를 내부 클럭 신호 intCLK에 따라서 전달하여 펄스 신호 φPG를 생성하는 AND 회로(81)와, AND 회로(81)의 출력 신호의 PG를 시간 d1 지연하는 지연 회로(82)와, 지연 회로(82)의 출력 신호를 시간 d2 지연하는 지연 회로(83)와, 지연 회로(83)의 출력 신호를 반전하는 인버터(84)와, 지연 회로(82)의 출력 신호와 인버터(84)의 출력 신호를 받아 펄스 신호 φPD를 생성하는 AND 회로(85)와, AND 회로(81)로부터의 출력 신호 φPG와 인버터(84)의 출력 신호를 받아 펄스 신호 φPF를 생성하는 AND 회로(86)와, AND 회로(85)의 출력 펄스신호 φPD와 AND 회로(86)의 출력 펄스 신호 PF의 하나를 단안정 펄스 발생 회로(41)로부터의 펄스 신호 φPA에 따라서 선택하여 기록 펄스 WP를 생성하는 멀티플렉서(MUX: 87)를 포함한다.
단안정 펄스 발생 회로(41)는, 앞의 도 19에 도시한 단안정 펄스 발생 회로(41)과 마찬가지의 구성을 구비하고, 로우 액세스 커맨드 ROWA가 제공되고 나서, 내부에서 감지 증폭기 회로가 동작하고, 이 감지 증폭기 회로의 감지 동작에 의해 비트선쌍의 전압차가 충분한 크기로 확정하기까지의 기간 예를 들면 H 레벨의 상태로 설정된다.
멀티플렉서(87)로부터의 기록 펄스 WP가 뱅크 BK 각각에 포함되는 기입 컬럼 선택 회로(88)로 제공된다. 기입 컬럼 선택 회로(88)는, 컬럼 선택 제어 회로 및 컬럼 디코더를 포함하며, 기록 뱅크 어드레스 신호 WB 및 기록 어드레스 신호 WA 에 따라서 선택적으로 활성화되어 컬럼 선택 동작을 행하여 기록 소스 선택 신호 WS를 생성한다. 이 기록 소스 선택 신호 WS의 활성화 기간은, 기록 펄스 WP에 의해 결정된다.
AND 회로(86)로부터의 펄스 신호 φPF는, 또한, 뱅크에 공통으로 설치되는 기입 제어 회로(89)로 제공된다. 이 기입 제어 회로(89)는 기록 드라이버 인에이블 신호 WDE, 프리차지 지시 신호 ZPRE 및 기록 데이터선 이퀄라이즈 지시 신호(기록 펄스) WSP, 기입 동작 지시 신호 WRITE를 생성한다. 기입 동작 지시 신호 WRITE는, 외부로부터 제공되는 기입 데이터의 입력을 행하는 기입 버퍼, 데이터 기입 경로에 설치된 시프트 회로의 접속 경로를 설정하기 위한 불량 컬럼 판정 회로, 및 기입 선택 회로의 기입 데이터선 선택 등의 동작을 제어한다. 다음에, 이 도 29에 도시한 기입 제어 신호 발생부의 동작을 도 30에 도시한 타이밍차트를 참조하여 설명한다.
내부 클럭 신호 intCLK의 사이클 #C0에 있어서, 로우 액세스 커맨드 ROWA가 제공된다. 이 로우 액세스 커맨드 ROWA에 따라서, 단안정 펄스 발생 회로(41)가, 소정 기간 활성 상태(제1의 논리치 상태)로 되는 단안정의 펄스 신호 φPA를 생성한다. 멀티플렉서(87)는, 이 펄스 신호 φPA의 활성화에 따라서, AND 회로(85)의 출력 펄스 신호를 선택하는 상태로 설정된다.
다음의 사이클 #C1에 있어서 기록 커맨드 WRITE가 제공된다. 이 기록 커맨드 WRITE는 래치 회로(80)에 내부 클럭 신호 intCLK의 상승으로 입력된다. AND 회로(81)가, 내부 클럭 신호 intCLK의 상승에 따라서 버퍼로서 동작하고, 이 래치 회로(80)에 의해 수신된 신호에 따라서, 펄스 신호 φPG를 내부 클럭 신호 intCLK의 반 사이클 기간 H 레벨로 유지한다.
지연 회로(82 및 83)는, 각각 지연 시간 d1 및 d2를 갖고 있다. 따라서, AND 회로85로부터의 펄스 신호 φPD는, AND 회로(81)로부터의 펄스 신호 φPG가 H 레벨로 상승되고, 지연 시간 d1 경과 후 H 레벨로 된다. 이 펄스 신호 φPD가 H 레벨에 있는 기간은, 지연 회로(83)가 갖는 지연 시간 d2이다. 한편, 펄스 신호 φPF는, AND 회로(81)로부터의 펄스 신호 φPG의 상승에 응답하여 H 레벨로 되고, 지연 회로(83)의 출력 신호가 H 레벨로 상승되면, L 레벨로 하강한다. 따라서 펄스신호 φPF의 H 레벨의 기간은 시간 d1+d2이다. 펄스 신호 φ PD 및 φPF의 L 레벨에의 하강 타이밍은 동일하다.
멀티플렉서(87)는, 클럭 사이클 #C1에 있어서는 AND 회로(86)로부터의 펄스 신호 φPD를 선택하고 있고, 따라서 기록 펄스 WP가, 이 펄스 신호 φPD에 따라서 생성된다. 기입 컬럼 선택 회로(88)는, 이 기록 펄스 WP에 따라서 컬럼 선택 동작을 일으켜서, 기록 소스 선택 신호 WS 선택 상태로 구동한다. 따라서 이 기록 소스 선택 신호 WS는 펄스 신호 φPG가 H 레벨로 상승되어 시간 d1 경과 후에 H 레벨로 되고, 펄스 신호 PD가 L 레벨로 되면, 이 기록 펄스 신호 WP도 L 레벨로 구동된다. 한편, 기입 제어 회로(89)는, 펄스 신호 φPF에 따라서 동작하고 있고, 이 펄스 신호 φPG의 상승에 응답하여, 기록 데이터선에의 기입 데이터를 전달하는 것에 필요한 동작이 행해진다. 즉, 기록 드라이버 인에이블 신호 WDE가 펄스 신호 φPF의 활성화에 따라서 활성 상태로 구동되고, 한쪽 프리차지 지시 신호 ZPRE가 H 레벨의 비활성 상태로 구동되고, 또한 기록 데이터선 이퀄라이즈 지시 신호 WSP도 H 레벨로 구동된다. 사이클 #C1에 있어서, 기록 드라이버에 의해 기록 데이터선쌍이 구동되고, 기입 데이터가 전달된 후, 이 기록 소스 선택 신호 WS에 따라서 기록 데이터선쌍과 선택 비트선쌍이 전기적으로 결합된다.
클럭 사이클 #C2에 있어서 기록 커맨드 WRITE가 다시 제공된다. 이 클럭 사이클 #C2에 있어서, 펄스 신호 φPA는 L레벨로 하강되어 있고, 멀티플렉서(87)는 AND 회로(86)로부터의 펄스 신호 φPF를 선택하는 상태로 설정된다. 기록 커맨드 WRITE에 따라서, 앞에서의 사이클 #C1과 마찬가지로 하여, 펄스 신호 φPD 및 PF가 생성된다. 멀티플렉서(87)는 펄스 신호 φPF를 선택하기 위해서, 기록 펄스 WP가, 펄스 신호 φPF에 따라서 변화한다. 기입 컬럼 선택 회로(88)는, 이 기록 펄스 WP의 활성화에 따라서 컬럼 선택 동작을 개시한다. 따라서, 이 사이클 #C2에 있어서는, 기록 소스 선택 신호 WS는 펄스 신호 φPF의 상승에 응답하여 활성화되기 때문에, 사이클 #C1에 있어서의 보다 빠른 타이밍으로 활성 상태로 구동된다.
한편, 기입 제어 회로(89)는, 사이클 #C1과 마찬가지로, 펄스 신호 φPF에 따라서 기록 데이터선쌍에의 데이터의 기입의 제어를 실행한다. 이 사이클# C2에 있어서, 감지 증폭기 회로에 의한 감지 동작은 완료하고 있고, 비트선쌍의 전압차는 H 레벨 및 L 레벨로 고정되어 있다. 따라서, 비교적 긴 기간 선택 비트선쌍과 기록 데이터선쌍을 접속하여 감지 증폭기 회로의 래치 데이터를 기입 데이터에 따른 상태로 설정한다. 사이클 # C1 및 # C2에 있어서, 기록 소스 선택 신호 WS가 비활성 상태로 구동되는 타이밍은 동일하다. 단순히, 컬럼 선택 개시 타이밍이 다를 뿐이다. 따라서, 데이터 기입에 요하는 시간은 외부로부터 본 경우와 동일하다.
또한, 도 26에 도시한 기록 드라이버의 구성에 있어서, 드라이버(66a1 및 66a2)가 래치(65a2)로부터 제공된 기입 데이터에 따라서 기입 데이터를 생성하고 있다. 기록 데이터선쌍은, 2:1 선택이 행해지고 있고, 비선택의 기록 데이터선쌍에의 기입 데이터는 전달되지 않는다. 따라서 이 경우, 비선택 기록 데이터선쌍에 대해 설치된 워드 드라이버를 출력 하이 임피던스 상태로 하기 위해서, 마스크 데이터 Mi와 선택 신호 φSW의 논리곱(AND)을 취한 신호가, 마스크 제어 회로(65a3)로 제공된다. 이에 따라, 비선택 기록 데이터선쌍에 대해 설치된 기록 드라이버를 출력 하이 임피던스 상태로 설정할 수가 있다.
[변경예]
도 31은, 본 발명의 실시예2의 변경예의 구성을 개략적으로 나타내는 도면이다. 도 31에서, 기록 드라이버(90) 및 프리앰블(91)이, 공통으로 내부 데이터선쌍 IOP에 결합된다. 즉, 이 내부 데이터선쌍 IOPF, 판독 데이터 및 기입 데이터 양자를 전달한다. 이 내부 데이터선쌍 IOP가 비트선쌍 BLP에 컬럼 선택 게이트하여 YG를 통해 전기적으로 결합된다. 컬럼 선택 게이트 YG는, 컬럼 디코더(92)로부터의 컬럼 선택 신호 CSL에 따라 선택 상태로 구동된다. 비트선쌍 BLP에는, 감지 증폭기 회로 SA가 결합되고, 또한 내부 데이터선쌍 IOP에는, IO 이퀄라이즈/프리차지 회로 IOEQ가 접속된다. 기록 드라이버(92)에는, 기록 드라이버 인에이블 신호 WDE가 제공되고, 컬럼 디코더(92)에는, 기록 펄스 WP가 제공된다.
이 도 31에 도시된 구성에 있어서는, 데이터 기입에 관한 한, 로우 선택 지시가 있고나서, 빠른 타이밍으로 외부 데이터의 기입을 행할 수 있다. 기록 드라이버(90) 및 컬럼 디코더(92)의 동작은, 앞에서 설명한 동작과 동일하고, 로우 선택 지시가 있고나서 소정 시간 내에 기입 지시가 있으면, 컬럼 디코더(92)의 활성화 타이밍이 늦어지고, 컬럼 선택 신호 CSL의 활성화 기간이 짧아진다(기록 펄스 WP에 따름).
한편, 기록 드라이버(90)는, 이 기입 지시에 따라 기록 드라이버 인에이블 신호 WDE에 따라 내부 데이터선쌍 IOP를 구동한다.
이 도 31에 도시된 구성에서는, 데이터 판독 시에, 전치 증폭기(91)는, 판독 지시가 있으면, 항상 동일 타이밍으로 활성화된다. 따라서, 데이터 기입에 관한 한, 판독 데이터와 기입 데이터가 내부 데이터선쌍 IOP로 전달되는 구성에서도, 외부로부터의 데이터 기입 타이밍을 빠르게 할 수 있다.
또, 기록 드라이버(90) 및 전치 증폭기(91)는, 입출력 회로에 결합되는, 이 출력 회로는, 동일 데이터 노드를 통해 데이터의 입출력을 행해도 되고 또한, 다른 데이터 노드를 통해 데이터의 입출력을 행해도 좋다.
이상과 같이, 본 발명의 실시예 2에 따르면, 로우 선택 지시가 있고나서 소정 기간 내에 데이터 기입 지시가 있을 때에는, 선택 메모리셀의 데이터 기입 타이밍을 이후의 데이터 기입 사이클의 기입 타이밍에 비해 느리게 하고, 또한 컬럼 선택 시간을 짧게 하기 때문에, 감지 증폭기의 감지 동작 완료전에 데이터 기입을 행할 수 있고, 고속 액세스를 실현할 수 있다.
[실시예3]
도 32는, 본 발명의 실시예 3에 따른 반도체 기억 장치의 주요부의 구성을 나타내는 도면이다. 이 도 32에서는, 판독 펄스 및 기록 펄스를 발생시키는 제어 회로의 구성이 도시된다. 도 32에 도시된 제어 신호 발생 회로는, 앞의 도 19에 도시된 실시예1에서의 판독 펄스 발생 회로와 도 29에 도시한 기록 펄스 발생 회로를 조합한 것이다. 즉, 도 32에 도시된 제어 신호 발생 회로를 이용하면, 로우 액세스 지시가 있고 나서 소정 기간 내에 판독 커맨드 READ가 있었을 때에는, 판독 컬럼 선택 동작 개시 타이밍이 빨라지고, 또한 그 기간이 길어진다. 한편, 로우 액세스 커맨드 ROWA가 있어 소정 기간 내에 기록 커맨드 WRITET가 있었을 때에는, 기입 컬럼 선택 동작 개시 타이밍이 느려지고, 또한 그 기간이 짧아진다. 판독 컬럼 선택을 위한 판독 게이트 증폭기는, 게이트가 비트선에 접속되는 MOS 트랜지스터를 포함한다. 한편, 기입 컬럼 선택 게이트는, 단순히 트랜스퍼 게이트로 구성된다. 따라서, 데이터 판독시에 메모리셀 데이터의 파괴를 동반하지 않고 판독 동작 개시 타이밍을 빠르게 할 수 있다. 또한 기입 동작 시에도, 기입 데이터가 파괴되어도, 기입 데이터로 그 메모리셀 데이터가 변경되기 때문에, 외부 데이터 기입 타이밍을 빠르게 할 수 있다. 이에 따라, 로우 액세스 커맨드가 있고나서 빠른 타이밍으로 데이터의 기입 및 판독 모두 행할 수 있어, 고속 액세스의 반도체 기억 장치가 실현된다.
이 실시예 3에 따른 반도체 기억 장치는, 판독 컬럼 선택 게이트와 기입 컬럼 선택 게이트가 따로따로 설치되어 있고, 또한 판독 컬럼 선택 게이트가 비트선쌍의 데이터를 차동적으로 증폭시켜 판독 데이터선쌍으로 전달하는 반도체 기억 장치이면, 어떠한 다이내믹형 반도체 기억 장치라도 좋다.
이상과 같이, 본 발명의 실시예 3에 따르면, 로우 액세스 커맨드가 있고나서 소정 기간 내에 있는 컬럼 액세스 커맨드와 이후의 컬럼 액세스 커맨드로, 내부의 동작 타이밍/기간을 변경하도록 구성하기 때문에, 빠른 타이밍으로 데이터의 기입/판독을 행할 수 있어, 고속 액세스의 반도체 기억 장치가 실현된다.
[실시예4]
도 33은, 본 발명의 실시예 4에 따른 반도체 기억 장치의 주요부의 구성을 나타내는 도면이다. 도 33에서는, 2개의 컬럼 방향에 인접하는 메모리부(111L 및 111R)와, 이들사이에 배치되는 감지 증폭기 대역의 구성을 나타낸다. 이 도 33에 도시한 메모리 어레이의 구성에서, 감지 증폭기 회로는 교대 배치형 공유 감지 증폭기 구성에 따라 배치된다. 교대 배치형 공유 감지 증폭기 구성에서는, 감지 증폭기 회로 SA는, 1 컬럼마다 비트선쌍에 대응하여 배치된다. 도 33에서는, 감지 증폭기 대역에 대응하여 설치되는 비트선쌍을 나타내고, 도 33에 도시된 감지 증폭기 대역과 항상 분리되는 비트선쌍은 나타나지 않는다. 메모리 블록(111L 및 111R)은, 앞의 실시예 1의 컬럼 방향에 인접하는 메모리셀 블록에 대응한다.
메모리 블록(111L)은, 메모리셀 컬럼 각각에 대응하여 배치되는 비트선쌍 BL0L, ZBL0L, BL1L, ZBLlL, BL2L, ZBL2L을 포함한다. 메모리 블록(111L)에서 워드선 WL0L을 대표적으로 나타낸다. 이 워드선 WL0L과 쌍을 이루는 비트선 하나와의 교차부에 대응하여 메모리셀 MC가 배치된다. 도 33에서는, 워드선 WL0L과 비트선 BL0L, BLlL, 및 BL2L의 교차부에 대응하여 메모리셀이 배치된다.
메모리 블록(111R)에서도 마찬가지로 비트선 BL0R, ZBL0R, BLlR, ZBLlR, BL2R, ZBL2R가, 메모리셀 MC의 각 컬럼에 대응하여 배치된다. 이들 메모리 블록(111L 및 111R)의 비트선쌍은 각각 상호 대응하여 배치되고 있다.
이들 메모리 블록(111L 및 111R) 각각에 대응하여 공통 비트선 BL0, ZBL0, BL1, ZBL1, BL2, ZBL2가 배치된다. 이들 공통 비트선 BL0, ZBL0∼BL2. ZBL2 각각에 대응하여 감지 증폭기 회로 SA가 배치된다. 감지 증폭기 회로 SA는, 게이트와 드레인이 교차 결합되는 n 채널 MOS 트랜지스터 SAlN 및 SA2N과, 게이트와 드레인이 교차 결합되는 p 채널 MOS 트랜지스터 SAlP 및 SA2P를 포함한다. MOS 트랜지스터 SAlN은, 그 드레인이 공통 비트선 BL(BL0)로 결합되고, 그 게이트는 공통 비트선 ZBL(ZBL0)에 접속되고, 또한 그 소스가 N 공통 소스 노드 SN에 접속된다. MOS 트랜지스터 SA2N은, 그 드레인 및 게이트가 각각 공통 비트선 BL 및 ZBL에 접속되며, 그 소스가 N 공통 소스 노드 SN에 접속된다.
MOS 트랜지스터 SA1P는, 그 게이트 및 드레인이 각각, 공통 비트선 ZBL 및 BL에 접속되고, 그 소스가 P 공통 소스 노드 SP에 접속된다. MOS 트랜지스터 SA2P는, 그 게이트 및 드레인이 각각, 공통 비트선 BL 및 ZBL에 접속되고, 그 소스가 P 공통 소스 노드 SP에 접속된다. 감지 증폭기 회로 SA의 P 소스 노드는, 소정수의 감지 증폭기마다 공통으로 결합된다(모든 감지 증폭기 회로의 P 소스 노드가, P 공통 소스 노드 SP에 공통으로 접속되어도 됨). 또한, N 공통 소스 노드 SN에 대해서도 소정수의 감지 증폭기 회로마다 각 N 공통 소스 노드가 공통으로 접속된다.
이들 감지 증폭기 회로 SA에 공통으로 접지 전위 Vss를 전달하는 전원 공급선 Vs와, 감지 증폭기 회로 SA 각각에 대응하여 설치되고, 감지 증폭기 구동 신호 SE에 응답하여 도통하고, 대응하는 감지 증폭기의 N 소스 노드를 전원 공급선 Vs에 접속하는 감지 증폭기 드라이브 트랜지스터(113N)가 더 설치된다. 또한, 감지 증폭기 회로 SA에 공통으로 전원 전압 Vcc를 전달하는 전원 공급선 Vc와, 감지 증폭기 회로 SA 각각에 대응하여 설치되고, 감지 증폭기 구동 신호 SE1에 응답하고 도통하여 대응의 감지 증폭기의 P 감지 노드를 전원 공급선 Vc에 결합하는 감지 증폭기 드라이브 트랜지스터(113NN)를 포함한다. 이 감지 증폭기 드라이브 트랜지스터(113NN)는, n 채널 MOS 트랜지스터로 구성된다. 감지 증폭기 구동 신호 SE는, 감지 증폭기 구동 신호 SE1과 동일 타이밍으로 또는 그보다 약간 빠르게 활성화된다.
공통 비트선쌍 각각에 대응하여, 이퀄라이즈 회로(비트선 이퀄라이즈 회로(116)가 설치된다. 이 비트선 이퀄라이즈 회로(116)는, 이퀄라이즈 지시 신호 EQ의 활성화에 응답하여 도통하고, 대응하는 공통 비트선을 전기적으로 단락하는 이퀄라이즈 트랜지스터 EQ1과, 이퀄라이즈 지시 신호 EQ의 활성화시 도통하고, 공통 비트선 BL 및 ZBL에, 도시하지 않은 중간 전압 레벨의 프리차지 전압을 전달하는 프리차지 트랜지스터 EQ2 및 EQ3을 포함한다.
감지 증폭기 대역과 메모리 블록(111L)사이에, 비트선 분리 지시 신호 BLIL을 따라 선택적으로 도통하는 분리 게이트(112L)가 각 비트선쌍에 대응하여 설치된다. 비트선 분리 게이트(112L)은, 이 비트선 분리 지시 신호 BLIL에 따라 대응하는 비트선쌍을 공통 비트선쌍에 접속하기 위한 한쌍의 트랜스퍼 게이트(112L1 및 112L2)를 포함한다.
마찬가지로, 감지 증폭기 대역과 메모리 블록(111R) 사이에, 각 비트선쌍에 대응하여, 비트선 분리 지시 신호 BLIR에 따라 선택적으로 도통하는 분리 게이트(112R)가 설치된다. 이 분리 게이트(112R)는, 비트선 분리 지시 신호 BLIR에 따라 대응하는 비트선쌍을 공통 비트선쌍에 접속하기 위한 한쌍의 트랜스퍼 게이트(112R1 및 112R2)를 포함한다.
컬럼 선택 게이트로서는, 각각 기록 소스 선택 신호선군 WS에 따라 선택적으로 도통하는 기입 컬럼 선택 게이트(117)(WSG)가 공통 비트선쌍 각각에 대응하여 설치된다. 이 기입 컬럼 선택 게이트(117)에 의해, 4개의 감지 증폭기 회로 SA 중 1개가 선택되어, 도시하지 않은 기록 데이터선쌍 12w로 전기적으로 결합된다. 공통 비트선쌍 각각에 대응하여 판독 게이트 증폭기(WCA)도 설치되지만, 이 도 33에서는, 도면을 간략화하기 위해 도시하지 않는다.
1개의 감지 증폭기 회로 SA에 대해 한쌍의 감지 드라이브 트랜지스터(1l3N 및 113NN)가 설치될 뿐으로, 점유 면적의 증대는 억제된다. 또한, 감지 증폭기 회로 SA는, 각각 대응하는 감지 증폭기 드라이브 트랜지스터(113N 및 113NN)를 통해 전원 공급선 Vs및 Vc에 결합된다. 따라서, 감지 증폭기 회로 SA의 N 소스 노드와 P 소스 노드의 전압 레벨이, 각각 접지 전압 Vss및 전원 전압 Vcc레벨로 되고, 안정적으로 감지 전원 전압을 공급되어 감지 동작을 행할 수 있다. 또한, 복수의 감지 증폭기 회로에서, 공통 소스 노드 SN 및 SP에 의해 소스 노드를 상호 접속하고 있기 때문에, 감지 전원 전압의 분포가 생기지 않고, 안정된 감지 동작 및 고속의 감지 동작이 실현된다. 특히, 감지 전원 전압이 각 감지 증폭기 회로에 대해 동일해지고, 동일 감지 속도로 감지 동작을 행할 수 있다.
이 감지 증폭기 대역에서, 또한 감지 증폭기 구동 신호선 SE 및 SE1과 비트선 분리 지시 신호 BLIL 및 BLIR을 선택적으로 단락하여, 비트선 분리 지시 신호의 전압 레벨을 조정하는 전하 제어 회로(100)가 설치된다. 여기서, 신호와 그 신호를 전달하는 신호선을 동일 참조 번호로 아래에 기입한다.
비트선 분리 지시 신호 BLIL 및 BLIR은, 스탠바이 상태 시 및 선택 시에는, 전원 전압 Vcc보다도 높은 승압 전압 Vpp레벨이다. 비선택 시에는, 비트선 분리 지시 신호 BLIL 및 BLIR은, 접지 전압 레벨로 방전된다. 또한, 감지 증폭기 드라이브 트랜지스터(13NN)는, n 채널 MOS 트랜지스터로 구성되기 때문에, 감지 구동 신호 SE1도, 승압 전압 Vpp레벨이다.
전하 제어 회로(100)에 의해, 비트선 분리 지시 신호선과 감지 증폭기 구동 신호선을 선택적으로 단락하고, 선택 상태의 비트선 분리 지시 신호의 전압 레벨을 저하시키고, 또한 감지 증폭기 구동 신호는 상승을 빨리하고, 분리 게이트의 참조 번호(112L 또는 112R)의 온 저항을 높임과 함께, 감지 구동 신호 SE 및 SE1의 활성화를 빨리하여, 감지 동작을 고속화한다.
도 34는, 도 33에 도시된 전하 제어 회로(100)의 구성의 일례를 나타내는 도면이다. 도 34에서, 전하 제어 회로(100)는, 메인 감지 증폭기 구동 신호 MSE를 반전하는 인버터(151I)와, 메인 감지 증폭기 구동 신호 MSE의 활성화에 응답하여 소정 기간 H 레벨이 되는 펄스 신호를 발생시키는 펄스 발생 회로(150)와, 메모리 블록(111R)을 지정하는 메모리 블록 지정 신호 BSR을 수신하는 3상태 버퍼(152)와, 인버터(151I)의 출력 신호를 수신하는 3상태 버퍼(153 및 154)와, 메모리 블록(111L)을 지정하는 메모리 블록 지정 신호 BSL을 수신하는 3상태 버퍼(155)를 포함한다. 메모리 블록 지정 신호 BSR 및 BSL의 각각은, 1개의 뱅크가 복수의 로우 블록을 포함하고, 1개의 뱅크 내에서 공유 감지 증폭기 구성이 이용되는 경우에는, 뱅크 지정 신호와 로우 블록 지정 신호와의 합성에 의해 생성된다. 메모리 뱅크가 1개의 로우 블록으로 구성되는 경우에는, 이들 메모리 블록 지정 신호 BSR 및 BSL은, 각각 뱅크 어드레스 신호 BA에 따라 생성된다.
메인 감지 증폭기 구동 신호 MSE는, 감지 증폭기 활성화 트리거 신호 SOE 및 뱅크 지정 신호(또는 그것과 로우 블록 지정 신호와의 조합)에 따라 활성화된다. 즉, 이 메인 감지 증폭기 구동 신호 MSE는, 선택 뱅크의 선택 로우 블록에서만 감지 증폭기 활성화 트리거 신호 SOE에 응답하여 활성화된다. 3상태 버퍼(152)로부터 비트선 분리 지시 신호 BLIL이 출력되고, 3상태 버퍼(155)로부터 비트선 분리 지시 신호 BLIR이 출력된다. 3상태 버퍼(153)로부터 감지 증폭기 구동 신호 SE가 출력되고, 3상태 버퍼(154)로부터 감지 증폭기 구동 신호 SE1이 출력된다. 3상태 버퍼(152, 154, 및 155)는 승압 전압 Vpp를 한쪽 동작 전원 전압으로서 동작하고, 3상태 버퍼(153)는, 전원 전압 Vcc를 한쪽 동작 전원 전압으로서 동작한다.
전하 제어 회로(100)는, 또한 단안정 펄스 발생 회로(150)로부터의 펄스 신호에 따라 3상태 버퍼(152, 153, 154 및 155)를, 각각 출력 하이 임피던스 상태로 설정하는 인버터(152I, 153I, 154I, 및 155I)와, 펄스 발생 회로(150)로부터의 펄스 신호와 메모리 블록 지정 신호 BSL을 수신하는 AND 회로(159L)와, 메모리 블록 지정 신호 BSR과 펄스 발생 회로(150)가 출력하는 펄스 신호를 수신한 AND 회로(159R)와, AND 회로(159L)의 출력 신호가 H 레벨일 때 도통하고, 3상태 버퍼(152 및 153)의 출력을 단락하는 스위치 회로(156)와, 펄스 발생 회로(150)가 출력하는 펄스 신호에 따라 3상태 버퍼(153 및 154)의 출력을 단락하는 스위치 회로(157)와, AND 회로(159R)의 출력 신호가 H 레벨일 때 도통하고, 3상태 버퍼(154 및 155)의 출력을 단락시키는 스위치 회로(158)를 포함한다. 이들 스위치 회로(156, 157 및 158)는, 도통 시, 대응하는 신호를 동일 전압 레벨로 설정한다.
도 35는, 도 34에 도시된 3상태 버퍼(152-155)의 구성의 일례를 나타내는 도면이다. 이들 3상태 버퍼(152-155)는 동일 구성을 갖기 때문에, 도 35에서는, 3상태 버퍼(152)를 대표적으로 나타낸다.
도 35에서, 3상태 버퍼(152)(153, 154, 155)는, 입력 신호 IN을 수신하는 인버터(152a)와, 인버터(152a)의 출력 신호와 출력 제어 신호 /HIZ를 수신한 NAND 회로(152b)와, 출력 제어 신호 /HIZ와 입력 신호 IN을 수신한는 NAND 회로(152c)와, NAND 회로(152c)의 출력 신호를 반전하는 인버터(152d)와, NAND 회로(152b)의 출력 신호가 L 레벨일 때 도통하고, 출력 신호 OUT를 전원 노드의 전압(승압 전압 Vpp) 레벨로 구동하는 p 채널 MOS 트랜지스터(152e)와, 인버터(152d)의 출력 신호가 H 레벨일 때 도통하고, 출력 신호 OUT를 접지 전압 레벨로 방전하는 n 채널 MOS 트랜지스터(152f)를 포함한다.
출력 제어 신호 /HIZ는, 펄스 발생 회로(150)로부터 출력되는 펄스 신호를 수신하는 인버터로부터 출력되고, 인버터(152I∼155I)의 출력 신호에 대응한다. p 채널 MOS 트랜지스터(152e)의 소스로 제공되는 전원 전압은, 승압 전압 Vpp또는 전원 전압 Vcc이다. 이어서, 이 도 33으로부터 도 35에 도시된 본 발명의 실시예4의 데이터 기입시의 동작을, 도 36에 도시된 신호 파형도를 참조하여 설명한다.
로우 액세스 커맨드가 있고, 메모리 블록(111L)이 지정된다. 스탠바이 상태시에는, 비트선 분리 지시 신호 BLIR 및 BLIL은 승압 전압 Vpp레벨이고, 또한 비트선 이퀄라이즈 지시 신호 EQ 및 데이터선 이퀄라이즈 신호 IOEQ도 H 레벨에 있다. 또, 데이터선 이퀄라이즈 신호 IOEQ가 승압 전압 Vpp레벨로 구동되는 것은, 데이터선 이퀄라이즈 회로로서 n 채널 MOS 트랜지스터가 이용되고 있기 때문이다.
메모리 블록(111L)이 지정되면, 메모리 블록 지시 신호 BSR은 L 레벨을 유지하고, 한편 메모리 블록 지정 신호 BSL이 H 레벨로 상승한다. 따라서, 도 34에 도시된 전하 제어 회로(100)에서, 3상태 버퍼(152)로부터 출력되는 비트선 분리 지시 신호 BLIL은 승압 전압 Vpp레벨을 유지하고, 한편 비트선 분리 지시 신호 BLIR이, L 레벨로 하강한다.
계속해서, 비트선 이퀄라이즈 지시 신호 EQ 및 데이터선 이퀄라이즈 신호 IOEQ가 L 레벨로 구동되고, 비트선쌍의 이퀄라이즈 및 데이터선의 이퀄라이즈 동작이 완료한다. 데이터 기입 시에는, 기록 데이터선쌍이 프리차지 전압 레벨로 부유 상태가 되고, 또한 공통 비트선이 중간 전압 레벨로 부유 상태가 된다. 이 로우 액세스 커맨드에 따라, 메모리 블록(111L)에서 워드선 선택 동작이 행해지고, 선택 워드선 WL의 전압 레벨이 승압 전압 Vpp레벨로 상승한다.
이 선택 워드선 WL에 접속되는 메모리셀 MC의 데이터가 대응하는 비트선을 통해 공통 비트선 BL, ZBL (BL0, ZBL0)로 전달된다. 공통 비트선 BL0, ZBL0의 전압 레벨이 충분히 확대되면, 메인 감지 구동 신호 MSE가 활성화된다. 이 메인 감지 증폭기 구동 신호 MSE의 활성화에 응답하여, 펄스 발생 회로(150)가, 단안정(펄스 폭 Tp)의 펄스 신호를 생성한다. 메인 감지 구동 신호 MSE의 활성화에 응답하여 인버터(151I)의 출력 신호가 L 레벨로 하강한다. 한편, 인버터(152I-155I)의 출력 신호가 펄스 발생 회로(150)가 발생하는 펄스 신호에 따라 L 레벨이 되고, 3상태 버퍼(152-155)가 출력 하이 임피던스 상태가 된다. 이것은, 도 35에서, 출력 제어 신호 /HIZ가 L 레벨이 되고, NAND 회로(152b)의 출력 신호가 H 레벨이 되고, 또한 인버터(152d)의 출력 신호가 L 레벨이 되고, MOS 트랜지스터(152e 및 152f)가 모두 비도통 상태가 됨에 따라 실현된다.
펄스 발생 회로(150)로부터의 펄스 신호에 따라, AND 회로(159L)의 출력 신호가 H 레벨이 되고, 스위치 회로(156)가 도통하고, 또한 스위치 회로(157)가, 펄스 발생 회로(150)가 출력하는 펄스 신호에 따라 도통한다. 메모리 블록 지정 신호 BSR은 L 레벨이기 때문에, AND 회로(159R)의 출력 신호는 L 레벨이고, 스위치 회로(158)는 비도통 상태를 유지한다.
3상태 버퍼(152-154)는 출력 하이 임피던스 상태에 있기 때문에, 신호 BLIL, SE 및 SE1이 동일 전압 레벨로 이퀄라이즈된다. 즉, 승압 전압 Vpp레벨의 비트선 분리 지시 신호 BLIL의 전압 레벨이 저하하고, 한편 감지 증폭기 구동 신호 SE 및 SE1의 전압 레벨이 접지 전압 레벨로부터 상승한다. 신호 BLIL, SE 및 SE1의 이퀄라이즈 전압의 레벨은, 이들 신호 배선의 부하 용량의 비, 펄스 발생 회로(150)의 펄스 발생 직전의 이들 신호의 전압 레벨에 따라 결정된다. 적어도 이 이퀄라이즈 전압 Va는, Vss＜Va＜Vpp를 만족한다.
비트선 분리 지시 신호 BLIL의 전압 레벨이 저하하면, 도 33에 도시된 분리 게이트(112L)에 포함되는 트랜스퍼 게이트(112L1 및 112L2)의 온 저항이 높아지고, 메모리 블록(111L)의 비트선이 공통 비트선으로부터 전기적으로 분리되고, 감지 증폭기 회로 SA의 부하가 경감된다. 이 비트선 분리 지시 신호 BLIL의 전압 저하와 거의 동시에 감지 증폭기 구동 신호 SE 및 SE1의 전압 레벨이 상승하기 때문에, 감지 증폭기 회로 SA가 감지 동작이 개시한다. 감지 증폭기 구동 신호 SE 및 SE1의 전압 레벨은 낮지만, 감지 증폭기 회로 SA의 부하가 작기 때문에, 비교적 고속으로 감지 동작이 실행된다.
계속해서, 펄스 발생 회로(150)가 출력하는 펄스 신호가 L 레벨로 하강하면, AND 회로(159L)의 출력 신호가 L 레벨이 되고, 또한 스위치 회로(156)가 비도통 상태가 되고, 또한 스위치 회로(157)도 펄스 발생 회로(150)의 출력 신호에 따라 비도통 상태가 된다. 동시에, 인버터(152I-155I)의 출력 신호가 H 레벨이 되고, 3상태 버퍼(152-155)가 출력 하이 임피던스 상태로부터 작동 상태로 복귀한다.
인버터(151I)의 출력 신호는 레벨이므로, 3상태 버퍼(153 및 154)가 출력하는 감지 증폭기 구동 신호 SE 및 SE1이 각각 고속으로 전원 전압 Vcc레벨 및 승압 전압 Vpp레벨로 상승한다. 또한, 비트선 분리 지시 신호 BLIL도 승압 전압 Vpp레벨로 복귀한다. 여기서, 도 36에 도시된 파형도에서는, 감지 증폭기 구동 신호 SE 및 SE1 및 게이트선 분리 지시 신호 BLIL이 각각 다른 타이밍으로, H 레벨로 구동되고 있다. 이것은, 도 35에 도시된 3상태 버퍼의 구성에서 NAND 회로(152b)에, 하강 지연 기능을 가지게 하면 실현된다. 감지 구동 신호 SE 및 SE1에 의한 감지 증폭기 회로 SA의 감지 동작 시에도, 비트선 분리 지시 신호 BLIL이 중간 전압 레벨이고, 이 감지 증폭기 회로의 부하가 작아, 고속으로 감지 동작이 실행된다. 이 감지 증폭기 회로 SA에 의해, 감지 노드(공통 비트선)의 전압 레벨이 충분히 확대되면, 비트선 분리 지시 신호 BLIL이 승압 전압 Vpp레벨이 되고, 낮은 온 저항 상태가 된 분리 게이트(112L)를 통해 메모리 블록(111L)의 각 비트선이 고속으로 구동된다.
이 비트선 분리 지시 신호 BLIL의 승압 동작 후에, 데이터의 기입을 행한다. 즉 우선, 기록 데이터선쌍에 기록 드라이버에 의한 기입 전압이 전달되고, 계속해서, 기록 펄스(기록 소스 선택 신호) WS가 소정 기간 H 레벨로 구동된다. 이 기록 펄스에 의해, 선택 컬럼 선택 게이트가 도통하고, 기입 데이터가 감지 증폭기 회로 SA 및 메모리셀로 전달된다. 기록 펄스(기록 소스 선택 신호) WS가 L 레벨이 되면, 선택 게이트(117)가 비도통 상태가 되고, 데이터 기입이 완료하여 기록 데이터선쌍이 프리차지 전압 레벨로 복귀한다.
이 도 36에 도시된 바와 같이, 데이터 기입 타이밍은, 감지 증폭기 회로 SA의 감지 동작 기간 중에 실행할 수 있어, 고속의 데이터 판독을 행할 수 있다.
도 36에 도시된 신호 파형에서, 기록 펄스 WS의 활성화 타이밍은, 비트선 분리 지시 신호 BLIL의 승압의 타이밍보다도 빨라져도 좋다.
이 비트선 분리 지시 신호 BLIL을 중간 전압 레벨로저하시켜 감지 증폭기의 감지 동작을 고속화함으로써, 감지 동작에 필요한 시간을 단축할 수 있고, 로우 액세스 커맨드 인가 후 빠른 타이밍으로 데이터 기입을 행하는 경우에도, 충분히 데이터 기입을 행할 수 있다. 이 감지 동작의 고속화에 의해, 감지 증폭기 회로 SA가 있는 공통 비트선의 전압 레벨이 큰 경우라도, 감지 동작 기간 중에 데이터 기입이 행해지면, 이후의 기입 사이클시간보다도 감지 증폭기 회로의 감지 노드의 전압 진폭은 작아, 고속으로 데이터 기입을 행할 수 있다. 또한, 비트선 분리 지시 신호 BLIL의 중간 전압 레벨사이에 데이터 기입을 행하면, 기록 드라이버는 비트선 부하를 구동할 필요가 없어, 고속 기입이 실현된다.
도 37은, 본 발명의 실시예4에서의 데이터 판독시의 신호 파형을 나타낸 도면이다. 이 도 37에 도시된 신호 파형에서, 비트선 분리 지시 신호 BLIL이 중간 전압 레벨로 유지된 후 승압 전압 Vpp레벨까지 구동되는 동작은, 도 36에 도시된 동작과 동일하다. 이 비트선 분리 지시 신호 BIL이 승압 전압 BIL로 구동된 후, 판독 펄스(판독 소스 선택 신호) RS가 소정 기간 선택 상태로 구동되고, 도시하지 않은 판독 게이트 증폭기를 통해 공통 비트선 상의 신호가 판독 데이터선쌍으로 전달된다. 판독 동작 시에는 이 판독 펄스 RS의 펄스 폭은, 이후의 판독 사이클에 있어서의 펄스 폭보다도 넓어지고, 충분히 판독 데이터선쌍에 큰 전압차를 생기게 할 수 있다.
이 경우에는, 감지 증폭기 회로 SA의 감지 동작이 고속화되어 있고, 감지 증폭기 회로에 의한 공통 비트선의 전압 진폭은 충분히 커지고 있어, 정확하게 데이터의 판독을 행할 수 있다.
또, 이 실시예4에서, 판독 펄스 RS의 발생 타이밍에 있어서, 감지 증폭기 회로 SA의 감지 동작 시에, 공통 비트선 BL 및 ZBL의 전압의 진폭이 충분히 확대되고, 공통 비트선의 판독 데이터선쌍에의 접속 시에도 감지 증폭기 회로의 감지 데이터가 반전하지 않은 경우에는, 비트선에 게이트가 접속되는 차동 트랜지스터쌍으로 구성되는 판독 게이트 증폭기가 아니라 통상의 트랜스퍼 게이트로 구성되는 판독 게이트 증폭기라도, 데이터의 판독을 정확하게 행할 수 있다.
또한, 판독 컬럼 선택 게이트 및 기입 컬럼 선택 게이트 모두 트랜스퍼 게이트를 이용할 수 있는 경우, 및 판독 데이터선 및 기록 데이터선이 공통된 내부 데이터선으로 구성되는 경우라도, 본 실시예4는 적용 가능하다.
또한, 이 실시예4에서, 모든 컬럼 액세스 사이클에 있어서, 판독 펄스 및 기록 펄스의 펄스 폭 및 활성화 타이밍이 동일한 경우, 단순히 로우 액세스 커맨드 인가 후 빠른 타이밍으로 감지 증폭기 회로 동작이 완료하므로, 빠른 타이밍으로 컬럼 액세스를 행할 수 있어, 고속 액세스가 실현된다. 따라서, 이 경우, 특히 최초의 컬럼 액세스와 이후의 컬럼 액세스로 그 액세스 타이밍을 변경할 필요는 없는 경우라도 고속 액세스를 실현할 수 있다.
또한, 판독 펄스 발생 타이밍은, 비트선 분리 지시 신호 BLIL의 승압 동작전에 설정되어도 좋다.
이상과 같이, 본 발명의 실시예4에 따르면, 감지 동작 개시시, 비트선 분리용의 게이트를 높은 온 저항 상태로 설정하여 감지 동작을 개시하고, 충분히 공통 비트선의 전압 레벨이 확대된 후에 비트선 분리용의 게이트를 낮은 온 저항 상태로 설정하고 있다. 따라서 감지 동작 개시시 감지 증폭기 회로의 구동 부하를 저감할 수 있어, 감지 동작을 고속화할 수 있다.
또한 비트선 분리 지시 신호와 감지 증폭기 구동 신호의 이퀄라이즈에 의해 비트선 분리용 게이트를 높은 온 저항 상태로 설정하기 때문에, 복잡한 타이밍 제어가 불필요하다.
또한 감지 동작이 고속화되기 때문에, 로우 액세스 커맨드 인가 후 빠른 타이밍으로 컬럼 액세스를 실행할 수 있어, 고속 액세스의 반도체 기억 장치가 실현된다.
[변경예]
도 38은, 본 발명의 실시예4의 변경예의 구성을 나타내는 도면이다. 이 도 38에 도시된 구성에서는, 감지 증폭기 회로 SA에 대해, 감지 증폭기 드라이브 트랜지스터로서 p 채널 MOS 트랜지스터(113P)가 이용된다. 이들 p 채널 MOS 트랜지스터로 구성되는 감지 증폭기 드라이브 트랜지스터(113P)를 구동하기 위해, 스탠바이 상태시 전원 전압 Vcc레벨의 설정되는 감지 증폭기 구동 신호 ZSE가 이용된다. 다른 구성은, 도 33에 도시된 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 붙여 그 상세 설명은 생략한다. 이 도 38에 도시된 구성에서도, 판독 게이트 증폭기는 도시되지 않는다.
전하 제어 회로(100)는, 도 34에 도시된 구성과 동일한 구성을 구비한다. 따라서, 감지 증폭기의 활성화시에, 선택 상태의 비트선 분리 지시 신호 BIL이 부유 상태로 설정되고, 또한 선택 상태의 비트선 분리 지시 신호와 감지 증폭기 구동 신호 SE 및 ZSE가 전부 단락되어, 이들 전압 레벨이 이퀄라이즈된다. 이어서, 이 도 38에 도시된 구성의 동작을 도 39에 도시된 신호 파형도를 참조하여 설명한다.
스탠바이 상태 시에는, 비트선 분리 지시 신호 BLIR 및 BLIL은 승압 전압 Vpp레벨이고, 또한 이퀄라이즈 지시 신호 EQ 및 IOEQ도 H 레벨이다. 감지 증폭기 구동 신호 SE는, 접지 전압 Vss레벨이고, 감지 증폭기 구동 신호 SE는, 전원 전압 Vcc레벨이다. 여기서, 공통 소스 노드 SN 및 SP는, 스탠바이 상태 시에, 도시하지 않은 이퀄라이즈 회로에 의해 중간 전압 레벨로 이퀄라이즈되어 있다.
또한, 비선택 메모리 블록에 대한 비트선 분리 지시 신호 BIR이, H 레벨로부터 L 레벨로 상승하고, 감지 증폭기 회로 SA로부터 메모리 블록(111R)이 분리된다(뱅크 지정 신호 및 로우 블록 지정 신호에 의해 이 선택/비선택 메모리 블록의 결정이 행해짐).
이어서, 로우 선택 동작이 어드레스 신호에 따라 행해지고, 선택 워드선 WL의 전위가 승압 전압 Vpp레벨로 상승한다. 이 선택 워드선 WL의 전압 상승에 따라, 선택 워드선에 접속되는 메모리셀의 데이터가 대응하는 비트선에 판독된다.
계속해서, 소정의 타이밍으로, 메인 감지 증폭기 구동 신호 MSE가 활성화되면, 전하 제어 회로(100)의 제어하에, 감지 증폭기 구동 신호 SE 및 ZSE 및 비트선 분리 지시 신호 BLIL의 이퀄라이즈가 행해진다. 도 30에 도시된 펄스 발생 회로(150)의 펄스 신호에 의한 이퀄라이즈에 의해, 비트선 분리 지시 신호 BLIL의 전압 및 감지 증폭기 구동 신호 ZSE의 전압 레벨이 저하하고, 한편 감지 증폭기 구동 신호 SE의 전압 레벨이 상승한다. 이들 신호 BLIL, ZSE 및 SE의 이퀄라이즈 전압 Vb는, 이들 신호를 전달하는 신호선의 부하 용량 및 이들 신호의 펄스 신호 발생전의 전압 레벨에 따라 결정된다. 단, Vss＜Vb＜Vpp의 관계가 만족스럽다.
감지 증폭기 구동 신호 SE의 전압 레벨이 상승하고, 한편 감지 증폭기 구동 신호 ZSE의 전압 레벨이 저하하고, 감지 증폭기 회로 SA가 감지 동작이 개시한다. 여기서, 도 39에서, 공통 P 소스 노드 SP의 전압 레벨이, 이퀄라이즈 기간(단락 기간)에, 중간 전압 레벨로 유지되는 것은, 감지 증폭기 구동 신호 ZSE의 전압 레벨이 저하해도, 이 감지 증폭기 드라이브 트랜지스터(113P)는, n 채널 MOS 트랜지스터로 구성되는 감지 증폭기 드라이브 트랜지스터(113N)에 비해 깊은 온 상태가 되지 않기 때문이다. 이것은, 이퀄라이즈 전압 Vb가 중간 전압보다도 높은 전압 레벨이 되기 때문이다. 공통 N 소스 노드 SN의 전압 레벨의 저하에 따라, 감지 증폭기 회로 SA에서 n 채널 MOS 트랜지스터로 구성되는 N 감지 증폭기가 동작하고, 비트선 ZBL의 전압 레벨을 저하시킨다. 이 이퀄라이즈 기간 내에, 이 이퀄라이즈 전압 Vb의 전압 레벨에 의해 P 감지 증폭기 드라이브 트랜지스터(113P)가 도통하고, P 공통 소스 노드 SP의 전압 레벨이 높아지고, 비트선 BL의 전압 레벨이 상승해도 좋다. 비트선 분리 지시 신호 BLIL의 전압 레벨의 저하에 따라, 분리 게이트(112L)가 높은 온 저항 상태가 되고, 감지 증폭기 회로 SA의 구동 부하가 경감된다. 이 상태에서 감지 증폭기 활성화 신호 SE 및 ZSE를 각각 H 레벨 및 L 레벨로 구동하고, 감지 증폭기 회로 SA를 동작 시킨다. 감지 증폭기 회로 SA의 구동 제어 부하는 작기 때문에 고속으로 감지 동작이 실행되고, 공통 비트선 BL 및 ZBL의 전압 레벨이 고속으로 확대된다.
감지 증폭기 회로 SA의 감지 동작에 따라, 공통 비트선 BL 및 ZBL의 전위차가 충분히 확대되면, 비트선 분리 지시 신호 BLIL이, 승압 전압 Vpp레벨로 복귀한다. 그에 따라, 앞의 실시예와 마찬가지로, 비트선이 감지 증폭기 회로 SA에 의해 고속으로 구동된다.
비트선 분리 지시 신호 BLIL이 승압 전압 Vpp레벨로 상승하는 시점은, 이 감지 증폭기 회로 SA의 구동 부하가 증가해도, 감지 증폭기 회로 SA를 오동작하지 않은 시점이다. 따라서 비트선 분리 지시 신호 BLIL이 승압 전압 Vpp레벨로 상승한 후, 곧 판독 펄스 또는 기록 펄스를 발생시켜 컬럼 액세스를 행할 수 있다. 감지 증폭기 회로 SA의 감지 동작 완료 전에, 컬럼 선택을 행하여, 데이터의 기입/판독을 행할 수 있다.
또, 이 판독 펄스 또는 기록 펄스의 발생 타이밍은, 도 39에서 일점쇄선으로 도시한 바와 같이, 비트선 분리 지시 신호 BLIL이 승압 전압 Vpp레벨로 구동되기 전이라도 좋다. 단, 이 비트선 분리 지시 신호 BLIL의 승압 전압 Vpp레벨에의 구동에 의한 감지 증폭기 회로 SA의 부하의 증대에 따른 공통 비트선 BL 및 ZBL의 전압 변화가, 아무런 판독 동작 및 기입 동작에 악영향을 미치지 않는 조건을 요구한다.
이 변경예의 구성의 경우라도, 비트선 분리 지시 신호의 전압 레벨을 저하시켜, 감지 증폭기 회로 SA의 구동 부하를 작게 하기 때문에, 고속의 감지 동작을 실현할 수 있다. 따라서, 컬럼 선택을 빠른 타이밍으로 행할 수 있고, 로우 액세스 커맨드 인가 후 빠른 타이밍으로, 컬럼 액세스를 행할 수 있다.
또, 본 발명의 실시예4의 비트선 분리 게이트와 감지 증폭기 구동 신호와의 단락에 따른 전압 레벨의 이퀄라이즈에 의한 감지 동작의 고속화는, 통상의 다이나믹스형 반도체 기억 장치에 대해서도 적용 가능하다. 즉, 판독 데이터와 기입 데이터가 공통 데이터선을 통해 전달되는 구성이라도, 이 실시예4의 구성은 적용 가능하다.
또한, 로우 액세스 커맨드 인가 후, 컬럼 액세스의 타이밍 및 액세스 기간의 전부 동일해지는 반도체 기억 장치에서도, 이 실시예4는 적용 가능하고, 고속의 액세스가 실현된다. 따라서, 이 실시예4는, 또한 실시예1로부터 3와 따로따로 여러 다이내믹형 반도체 기억 장치에 적용할 수 있다.
그러나, 이 실시예4의 구성을 실시예1로부터 실시예3의 구성과 조합하여 이용함으로써 보다 고속의 클럭 신호에 따라 동작하는 클럭 동기형 반도체 기억 장치에 있어서, 액세스 시간을 단축할 수 있고, 고속 동작하는 클럭 동기형 반도체 기억 장치를 실현할 수 있다.
이것은 감지 동작의 고속화에 따라, 판독 펄스 및 기록 펄스 발생 타이밍을 빠르게 할 수 있기 때문이다.
이번 개시된 실시예는 모든 점에서 예시이고 제한적인 것이 아니라고 생각되어야 된다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해 설명되고, 특허 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명에 따르면, 동작 모드를 결정하는 내부 제어 펄스 신호의 발생 타이밍 및/또는 펄스 폭을 변경 가능하게 하기 때문에, 동작 시퀀스에 따라 최적의 타이밍으로 내부 제어 펄스 신호에 따라 내부 동작을 행하게 할 수 있어, 고속 동작하는 반도체 기억 장치를 얻을 수 있다.

Claims (3)

  1. 동작 모드 지시 신호에 응답하여, 상기 동작 모드 지시 신호가 지정하는 동작을 행하기 위한 내부 제어 펄스 신호를 발생하기 위한 내부 제어 신호 발생 회로를 구비하고,
    상기 내부 제어 신호 발생 회로는, 상기 동작 모드 지시 신호가 연속하여 제공될 때, 최초의 내부 제어 펄스 신호와 이후의 내부 제어 펄스 신호의 발생 타이밍 및 펄스 폭 중 적어도 하나를 다르게 하게 하기 위한 회로를 포함하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 반도체 기억 장치는, 복수의 메모리셀을 더 구비하고, 상기 동작 모드 지시 신호는, 상기 복수의 메모리셀의 선택 메모리셀에의 데이터 기입을 지정하는 데이터 기입 지시 신호인 반도체 기억 장치.
  3. 제1항에 있어서,
    행렬형으로 배열되는 복수의 메모리셀을 포함하는 제1의 어레이와,
    각 상기 컬럼에 대응하여 배열되고, 각각에 대응의 컬럼의 메모리셀이 접속하는 복수의 제1의 비트선쌍과,
    행렬형으로 배열되는 복수의 메모리셀을 포함하는 제2의 어레이와,
    상기 제2의 어레이의 각 상기 컬럼에 대응하여 배치되고, 각각에 대응하는 컬럼의 메모리셀이 접속하는 복수의 제2의 비트선쌍을 구비하고, 상기 제1 및 제2의 비트선쌍은 대응하여 배치되며, 또한
    각각이, 대응하는 제1 및 제2의 비트선쌍에 대응하여 배치되고, 활성화시 감지 노드쌍의 전위를 차동 증폭하는 복수의 감지 증폭기 회로와,
    상기 복수의 제1의 비트선쌍 각각에 대응하여 설치되고, 각각이 제1의 분리 지시 신호의 비활성화시 도통하여 대응의 제1의 비트선쌍을 대응의 감지 증폭기 회로의 감지 노드에 전기적으로 접속하는 복수의 제1의 비트선 분리 게이트와,
    상기 복수의 제2의 비트선쌍 각각에 대응하여 설치되고, 각각이 제2의 분리 지시 신호의 비활성화시 도통하여 대응의 제2의 비트선쌍을 대응의 감지 증폭기 회로의 감지 노드에 전기적으로 결합하는 복수의 제2의 비트선 분리 게이트와,
    어레이 활성화 지시 신호에 응답하여, 상기 제1 및 제2의 어레이 중 비선택 어레이에 대한 비트선 분리 신호를 활성 상태로 구동하여 상기 비선택 어레이와 상기 복수의 감지 증폭기 회로를 분리하고, 또한 상기 제1 및 제2의 어레이 중 선택 어레이의 비트선 분리 신호를 비활성 상태로 유지함과 함께, 메인 감지 증폭기 활성화 신호의 활성화에 응답하여 상기 복수의 감지 증폭기 회로로 감지 동작을 활성화하기 위한 감지 증폭기 활성화 신호를 제공하며, 또한 상기 비활성 상태의 비트선 분리 신호를 하이 임피던스 상태로서 소정 기간 상기 감지 증폭기 활성화 신호와 상기 비활성 상태의 비트선 분리 신호를 단락하는 감지 제어 회로를 더 구비하는 반도체 기억 장치.
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