JP5699582B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、詳しくはマルチビットエラーの抑制技術に関する。

半導体記憶装置におけるメモリセルは、放射線によってソフトエラーを発生し得る。放射線によるソフトエラーは、半導体記憶装置に係る設計ルールが大きいときには単ビットでの不良が多かった。しかし、最近の設計ルールの微細化により、単一の放射線（特に中性子線による影響が大きい）により連続する複数のメモリセルで同時にソフトエラーが起きるという傾向にある。

このソフトエラーに対する対策として、通常、半導体記憶装置の外部にＥＣＣ（Error Correcting Code：誤り訂正符号）を付加することでエラー訂正が行われている。しかし、半導体記憶装置が有するデータ入出力端子（Ｉ／Ｏ端子）の複数の端子にエラー（マルチビットエラー）が発生すると、訂正機能を実現させるために付加する回路の規模が非常に大きくなるなどエラー訂正が困難になる。

従来のマルチビットエラーを抑制する技術としては、カラム構成を採用して、同一サイクルにおいて各データ入出力端子に対応してアクセスされるメモリセルの物理位置を離間させる技術が提案されている。また、ＤＲＡＭの回路では下記特許文献１、２に記載のような技術が提案されているが、これらも基本的にはカラム構成と同様の物理構成とし、同一サイクルにおいてアクセスされるメモリセルの物理位置を離間させている。

例えば、図８（Ａ）に示すように４カラム構成にすると、それぞれ１つのＣＯＬ＃０、ＣＯＬ＃１、ＣＯＬ＃２、ＣＯＬ＃３を１組として１つのブロックを構成し、データＤ０〜Ｄ２の入出力端子にそれぞれ１つのブロックが対応づけられる。そして、各ブロックの対応するカラムのメモリセルが、同一サイクルにおいてアクセスされる。すなわち、あるアドレスのアクセスでは、同じ行のメモリセルに対して４つ（４列）間隔でアクセスされることとなる。したがって、放射線により図８（Ａ）においてハッチングを施したメモリセルでソフトエラーが発生しても、同一サイクルのアクセスで発生し得るのは１ビットエラーであるため、１ビット訂正ＥＣＣで対応することができる。

しかし、設計ルールの微細化が進み半導体記憶装置におけるメモリセルのサイズが小さくなると、１つの放射線でソフトエラーが起こるメモリセルの数が増加する。例えば、図８（Ｂ）に示すように、同じ４カラム構成であってもメモリセルのサイズが小さいと、図８（Ａ）に示した例と比較して多くのメモリセルでソフトエラーが発生してしまう。図８（Ｂ）に示したようにハッチングを施したメモリセルで放射線によるソフトエラーが発生すると、同一サイクルのアクセスで２ビットエラーが発生し得る（ＣＯＬ＃０がアクセスされる場合）。これを訂正するには、２ビット訂正ＥＣＣが必要であり、付加する回路の規模が非常に大きくなるなどエラー訂正が困難になる。

前述のような２ビットエラーの発生を防止するには、図８（Ｃ）に示すように、同一行で１つの放射線によりソフトエラーとなるメモリセルの数を超えるカラム数を有するようにすれば良い。図８（Ｃ）は、図８（Ｂ）に示したサイズのメモリセルで８カラム構成とした場合の例を示している。図８（Ｃ）においては、それぞれ１つのＣＯＬ＃０、ＣＯＬ＃１、ＣＯＬ＃２、ＣＯＬ＃３、ＣＯＬ＃４、ＣＯＬ＃５、ＣＯＬ＃６、ＣＯＬ＃７を１組として１つのブロックを構成し、データＤ０〜Ｄ２の入出力端子にそれぞれ１つのブロックが対応づけられる。図８（Ｃ）に示すように構成した場合には、同一サイクルのアクセスで発生し得るのは１ビットエラーであるため、１ビット訂正ＥＣＣで対応することができる。

特開２０００−２６８５６０号公報 特開２００８−２１７９１６号公報

しかしながら、図８（Ｃ）に一例を示したようにカラム数を大きくすると、次のような問題が発生する。例えば、高性能プロセッサに使用される半導体記憶装置などの多くのデータ入出力端子が要求される場合に、カラム方向について同一の物理サイズに搭載できるデータ入出力端子の数が少なくなることから、要求される数のデータ入出力端子を設けることが困難になる。また、要求される数のデータ入出力端子を設けるように半導体記憶装置を構成すると回路面積が増大してしまう。例えば、図８（Ｂ）と図８（Ｃ）とを比較すると、同じ物理サイズ（横幅）での図８（Ｃ）におけるデータ入出力端子の数は、図８（Ｂ）に示したものの半分となる。また、要求される数のデータ入出力端子を設けるように半導体記憶装置を構成すると、図８（Ｃ）に示すものは図８（Ｂ）に示したものの約２倍の横幅となるため回路面積が増大するとともに、アクセス時間が遅くなる問題がある。

本発明の一観点によれば、複数のカラムを有するとともに互いに異なる１つのデータの端子に各々が対応づけられるメモリブロックを複数有し、それらメモリブロックをカラム方向に隣り合わせて配置した第１のメモリセルアレイ、及びそれと同じく構成された第２のメモリセルアレイと、第１の組のメモリブロックから出力されたデータ又は第２の組のメモリブロックから出力されたデータを、アクセスするアドレスに応じて選択して出力する出力回路とを備える半導体記憶装置が提供される。第１のメモリセルアレイの偶数番目のメモリブロックと第２のメモリセルアレイの奇数番目のメモリブロックとを第１の組とし、第１のメモリセルアレイの奇数番目のメモリブロックと第２のメモリセルアレイの偶数番目のメモリブロックとを第２の組として、アドレスを割り当てる。

開示の半導体記憶装置は、あるアドレスに対するアクセスにおいて隣り合うメモリブロックの出力がデータとして出力されることはなく、各メモリセルアレイにてそれぞれ１つおきのメモリブロックの出力がデータとして出力される。したがって、小さなカラム数の構成でもマルチビットエラーの発生を抑制することができる。

第１の実施形態における半導体記憶装置の構成例を示す図である。 第１の実施形態における半導体記憶装置（読み出し系）の構成例を示す図である。 第１の実施形態における半導体記憶装置（書き込み系）の構成例を示す図である。 １Ｉ／Ｏビットに対応するセルアレイの構成例を示す図である。 第１の実施形態における半導体記憶装置の動作例を示す図である。 第２の実施形態における半導体記憶装置の構成例を示す図である。 第３の実施形態における半導体記憶装置の構成例を示す図である。 半導体記憶装置における問題点を説明するための図である。

以下、本発明の実施形態を図面に基づいて説明する。

（第１の実施形態）
本発明の第１の実施形態について説明する。
図１（Ａ）は、第１の実施形態における半導体記憶装置の構成例を示す図であり、図１（Ｂ）は、従来の一般的な半導体記憶装置の構成例を示す図である。図１（Ａ）及び図１（Ｂ）には、ともに４カラム構成の半導体記憶装置を一例として示している。

図１（Ａ）において、１１Ａ、１１Ｂは複数のメモリセルを有するメモリセルアレイである。メモリセルアレイ１１Ａでは、それぞれ１つのＣＯＬ＃０、ＣＯＬ＃１、ＣＯＬ＃２、ＣＯＬ＃３（４カラム）を１組として１つのブロック（１Ｉ／Ｏビットに対応するセルアレイ）１２Ａが構成される。同様に、メモリセルアレイ１１Ｂでは、それぞれ１つのＣＯＬ＃０、ＣＯＬ＃１、ＣＯＬ＃２、ＣＯＬ＃３を１組として１つのブロック（１Ｉ／Ｏビットに対応するセルアレイ）１２Ｂが構成される。言い換えれば、メモリセルアレイ１１Ａ、１１Ｂは、カラム方向に隣り合わせて配置されたブロック１２Ａ−ｉ、１２Ｂ−ｉ（ｉは添え字であり、ｉ＝０、１、２、３）で構成されている。また、ブロック１２Ａ−ｉ、１２Ｂ−ｉが、添え字ｉの値が同じデータＤｉの入出力端子に対応づけられる。

１３Ａ、１３Ｂはカラムスイッチであり、アクセスするアドレスに応じて１つのカラムを選択する。カラムスイッチ１３Ａ、１３Ｂは、アクセスするアドレスに対応したカラムのメモリセルからの出力を選択して出力する。本実施形態における半導体記憶装置は、添え字ｉの値が同じブロック１２Ａ−ｉ、１２Ｂ−ｉの組に対して、論理積演算回路（ＡＮＤ回路）１４−ｉ、１５−ｉ、及び論理和演算回路（ＯＲ回路）１６−ｉを有する。

ＡＮＤ回路１４−ｉには、ブロック１２Ａ−ｉの出力がカラムスイッチ１３Ａを介して入力され、ＡＮＤ回路１５−ｉには、ブロック１２Ｂ−ｉの出力がカラムスイッチ１３Ｂを介して入力される。また、ＡＮＤ回路１４−０、１４−２、１５−１、１５−３には選択信号ＳＥＬが入力され、ＡＮＤ回路１４−１、１４−３、１５−０、１５−２には選択信号ＳＥＬが反転入力される。ＯＲ回路１６−ｉには、ＡＮＤ回路１４−ｉ、１５−ｉの出力（演算結果）が入力され、ＯＲ回路１６−ｉの演算結果がデータＤｉとして入出力端子より出力される。

また、ＷＬはワード線である。１つのワード線ＷＬは、メモリセルアレイ１１Ａにおけるワード線ＷＬＡ及びメモリセルアレイ１１Ｂにおけるワード線ＷＬＢに分岐されており、ワード線ＷＬが活性化されるとワード線ＷＬＡ及びＷＬＢがともに活性化される。

また、図１（Ｂ）において、１７は複数のメモリセルを有するメモリセルアレイである。メモリセルアレイ１７では、それぞれ１つのＣＯＬ＃０、ＣＯＬ＃１、ＣＯＬ＃２、ＣＯＬ＃３を１組として１つのブロック１８が構成され、添え字ｊ（ｊ＝０、１、２、３）の値が同じデータＤｊの入出力端子にブロック１８−ｊが対応づけられる。

１９はカラムスイッチであり、アクセスするアドレスに応じて１つのカラムを選択する。カラムスイッチ１９は、各ブロック１８−ｊについて、アクセスするアドレスに対応したカラムのメモリセルからの出力を選択しデータＤｊとして入出力端子より出力する。ＷＬはワード線である。

図１（Ａ）に示す第１の実施形態における半導体記憶装置では、アクセスするアドレスに応じて選択信号ＳＥＬのレベルが決定されるようになっている。選択信号ＳＥＬがハイレベル（“Ｈ”）の場合には、ブロック１２Ａ−０、１２Ｂ−１、１２Ａ−２、１２Ｂ−３からの出力がデータＤ０、Ｄ１、Ｄ２、Ｄ３として出力される。一方、選択信号ＳＥＬがローレベル（“Ｌ”）の場合には、ブロック１２Ｂ−０、１２Ａ−１、１２Ｂ−２、１２Ａ−３からの出力がデータＤ０、Ｄ１、Ｄ２、Ｄ３として出力される。

すなわち、選択信号ＳＥＬが“Ｈ”の場合には、メモリセルアレイ１１Ａではブロック１２Ａ−０、１２Ａ−２の出力が選択され、メモリセルアレイ１１Ｂではブロック１２Ｂ−１、１２Ｂ−３からの出力が選択される。一方、選択信号ＳＥＬが“Ｌ”の場合には、メモリセルアレイ１１Ａではブロック１２Ａ−１、１２Ａ−３の出力が選択され、メモリセルアレイ１１Ｂではブロック１２Ｂ−０、１２Ｂ−２からの出力が選択される。

このように図１（Ａ）に示す第１の実施形態における半導体記憶装置では、ブロック１２Ａ−０、１２Ｂ−１、１２Ａ−２、１２Ｂ−３を組としてアドレスが割り当てられ、ブロック１２Ｂ−０、１２Ａ−１、１２Ｂ−２、１２Ａ−３を組としてアドレスが割り当てられる。そのため、同一サイクルのアクセスにおいて隣り合うブロックの出力がデータとして出力されることはなく、メモリセルアレイ１１Ａ、１１Ｂにてそれぞれ１つおきのブロックの出力がデータとして出力される。一方、図１（Ｂ）に示す半導体記憶装置では、同一サイクルのアクセスにおいて、ブロック１８−０、１８−１、１８−２、１８−３からの出力がデータとして出力される。

例えば、図１（Ａ）及び図１（Ｂ）において、“×”で示したメモリセルで放射線によるソフトエラーが発生したとすると、図１（Ｂ）に示した半導体記憶装置では２ビットエラーが発生し得る（ＣＯＬ＃１がアクセスされる場合）。それに対して、図１（Ａ）に示す第１の実施形態における半導体記憶装置では、メモリセルアレイ１１Ａのブロック１２Ａ−１、１２Ａ−２が同一サイクルでアクセスされることがないため、発生したとしても１ビットエラーである。したがって、第１の実施形態によれば、小さなカラム数の構成でもマルチビットエラーの発生を抑制することができ、エラー訂正が容易な半導体記憶装置を提供することができる。

図２及び図３は、第１の実施形態における半導体記憶装置の構成例を示す図であり、１２８Ｗｏｒｄ×４ｂｉｔのスタティックメモリに適用した例を示している。また、図２には半導体記憶装置における読み出し系に係る構成を示し、図３には半導体記憶装置における書き込み系に係る構成を示している。

図２において、タイミング生成回路２１は、クロック信号ＣＬＫ及び制御信号（ライト／リード信号）ＷＲが入力され、これらの信号ＣＬＫ、ＷＲに基づいて半導体記憶装置での動作に係るタイミング信号等を生成し出力する。ラッチ回路２２は、タイミング生成回路２１からのラッチ指示信号に応じて、入力されるアドレス信号ＡＤ［０：６］をラッチする。ここで、信号に係る表記において“［Ｘ：Ｙ］”は当該信号のＸビット目〜Ｙビット目であることを示すものとする（以下についても同様）。また、アドレス信号ＡＤ［０：６］は、アクセスするアドレス（論理アドレス）を示す７ビットの信号である。

プリデコーダ２３は、ラッチ回路２２からラッチされたアドレス信号ＡＬ［２：５］が入力されるとともに、タイミング生成回路２１からのデコード信号ＤＥＣが入力される。プリデコーダ２３は、ラッチされたアドレス信号ＡＬ［２：３］に係るデコードをデコード信号ＤＥＣに応じて行い、そのデコード結果に応じてアドレスプリデコード線ＡＰＤ［０：３］の１つの線を選択的に活性化する。また、プリデコーダ２３は、ラッチされたアドレス信号ＡＬ［４：５］に係るデコードをデコード信号ＤＥＣに応じて行い、そのデコード結果に応じてアドレスプリデコード線ＡＰＤ［４：７］の１つの線を選択的に活性化する。

メインデコーダ２４Ａ、２４Ｂは、アドレスプリデコード線ＡＰＤ［０：３］の１つの線とアドレスプリデコード線ＡＰＤ［４：７］の１つの線とが互いに異なる組み合わせで入力される複数の論理積演算回路を有する。メインデコーダ２４Ａ、２４Ｂは、アドレスプリデコード線ＡＰＤ［０：３］及びアドレスプリデコード線ＡＰＤ［４：７］に係るデコードを行う。そのデコード結果に応じて、メインデコーダ２４Ａはワード線ＷＬ０Ａ〜ＷＬ１５Ａの内の１つのワード線を活性化し、メインデコーダ２４Ｂはワード線ＷＬ０Ｂ〜ＷＬ１５Ｂの内の１つのワード線を活性化する。なお、メインデコーダ２４Ａ、２４Ｂにより活性化されるワード線ＷＬ０Ａ〜ＷＬ１５Ａ、ＷＬ０Ｂ〜ＷＬ１５Ｂは対応している。例えば、ワード線ＷＬ０Ａが活性化されている場合はワード線ＷＬ０Ｂも活性化されており、ワード線ＷＬ１Ａが活性化されている場合はワード線ＷＬ１Ｂも活性化されている。

デコーダ２５は、ラッチ回路２２からラッチされたアドレス信号ＡＬ［０：１］が入力されるとともに、タイミング生成回路２１からのデコード信号ＤＥＣが入力される。デコーダ２５は、ラッチされたアドレス信号ＡＬ［０：１］に係るデコードをデコード信号ＤＥＣに応じて行い、そのデコード結果に応じてカラム選択線ＣＯＬ［０：３］の１つの線を選択的に活性化する。

ブロック２６Ａ−ｉ（ｉは添え字であり、ｉ＝０、１、２、３、以下についても同様）は、それぞれが複数のメモリセル２７、カラムスイッチ２８、及びセンスアンプ２９を有する１Ｉ／Ｏビットに対応するセルアレイである。同様に、ブロック２６Ｂ−ｉは、それぞれが複数のメモリセル２７、カラムスイッチ２８、及びセンスアンプ２９を有する１Ｉ／Ｏビットに対応するセルアレイである。ブロック２６Ａ−ｉ、２６Ｂ−ｉが、添え字ｉの値が同じデータＤＯ［ｉ］の入出力端子に対応づけられる。

ブロック２６Ａ−ｉにおいて、メモリセル２７は、ビット線ＢＬ０〜ＢＬ３及びワード線ＷＬ０Ａ〜ＷＬ１５Ａの各交差部に配され、それぞれ１ビットのデータを保持する。カラムスイッチ２８は、カラム選択線ＣＯＬ［０：３］がカラム選択線ＣＯＬＡ［０：３］として入力され、カラム選択線ＣＯＬＡ［０：３］に応じて１つのカラムを選択する。すなわち、カラムスイッチ２８は、カラム選択線ＣＯＬＡ［０：３］に応じて、ビット線ＢＬ０〜ＢＬ３の内から１つのビット線を選択する。センスアンプ２９は、タイミング生成回路２１からのセンスアンプイネーブル信号ＳＡＥに応じて、カラムスイッチ２８の出力を増幅して出力する。なお、ブロック２６Ｂ−ｉについては、ブロック２６Ａ−ｉにおけるＷＬ０Ａ〜ＷＬ１５Ａ及びカラム選択線ＣＯＬＡ［０：３］を、それぞれワード線ＷＬ０Ｂ〜ＷＬ１５Ｂ及びカラム選択線ＣＯＬＢ［０：３］に置き換えれば良く、ブロック２６Ａ−ｉと内部構成は同様である。

図１（Ａ）に示した半導体記憶装置と同様に、添え字ｉの値が同じブロック２６Ａ−ｉ、２６Ｂ−ｉの組に対して、ＡＮＤ回路３１−ｉ、３２−ｉ、及びＯＲ回路３３−ｉが設けられる。ＡＮＤ回路３１−ｉには、ブロック２６Ａ−ｉの出力が入力され、ＡＮＤ回路３２−ｉには、ブロック２６Ｂ−ｉの出力が入力される。また、ＡＮＤ回路３１−０、３１−２、３２−１、３２−３には選択信号ＳＥＬが入力され、ＡＮＤ回路３１−１、３１−３、３２−０、３２−２には選択信号ＳＥＬが反転入力される。ここで選択信号ＳＥＬは、ラッチ回路２２によりラッチされたアドレス信号ＡＬ［６］に相当する。

ＯＲ回路３３−ｉには、ＡＮＤ回路３１−ｉ、３２−ｉの出力（演算結果）が入力され、ＯＲ回路３３−ｉの演算結果が出力Ｙｉとして出力される。ＯＲ回路３３−ｉの出力Ｙｉは、タイミング生成回路２１からのデータラッチイネーブル信号ＤＬＥに応じて入出力回路（Ｉ／Ｏ回路）３４−ｉにてラッチされ、データＤＯ［ｉ］として入出力端子より出力される。

次に、図３に示す構成について説明する。なお、図３において、図２に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
図３において、ブロック２６Ａ−ｉ、２６Ｂ−ｉは、複数のメモリセル２７、カラムスイッチ２８、及びライトアンプ４１を有する。ブロック２６Ａ−ｉ、２６Ｂ−ｉが、添え字ｉの値が同じデータＤＩ［ｉ］の入出力端子に対応づけられる。

ブロック２６Ａ−ｉのライトアンプ４１には、入出力回路（Ｉ／Ｏ回路）４４−ｉから出力されたライトデータＷＤ［ｉ］が入力されるとともに、ＡＮＤ回路４２−ｉの出力がライトイネーブル信号ＷＥＵ［ｉ］として入力される。ブロック２６Ａ−ｉのライトアンプ４１は、ライトイネーブル信号ＷＥＵ［ｉ］に応じて、ライトデータＷＤ［ｉ］をカラムスイッチ２８に出力する。

同様に、ブロック２６Ｂ−ｉのライトアンプ４１には、入出力回路（Ｉ／Ｏ回路）４４−ｉから出力されたライトデータＷＤ［ｉ］が入力されるとともに、ＡＮＤ回路４３−ｉの出力がライトイネーブル信号ＷＥＤ［ｉ］として入力される。ブロック２６Ｂ−ｉのライトアンプ４１は、ライトイネーブル信号ＷＥＤ［ｉ］に応じて、ライトデータＷＤ［ｉ］をカラムスイッチ２８に出力する。

入出力回路（Ｉ／Ｏ回路）４４−ｉから出力されるライトデータＷＤ［ｉ］は、データＤＩ［ｉ］の入出力端子より入力され、タイミング生成回路２１からのデコード信号ＤＥＣに応じて入出力回路（Ｉ／Ｏ回路）４４−ｉでラッチされたデータである。

ＡＮＤ回路４２−ｉ、４３−ｉには、タイミング生成回路２１からのライトイネーブル信号ＷＥＰが入力される。また、ＡＮＤ回路４２−０、４２−２、４３−１、４３−３には選択信号ＳＥＬが入力され、ＡＮＤ回路４２−１、４２−３、４３−０、４３−２には選択信号ＳＥＬが反転入力される。ＡＮＤ回路４２−ｉは演算結果をライトイネーブル信号ＷＥＵ［ｉ］としてブロック２６Ａ−ｉのライトアンプ４１に出力し、ＡＮＤ回路４３−ｉは演算結果をライトイネーブル信号ＷＥＤ［ｉ］としてブロック２６Ｂ−ｉのライトアンプ４１に出力する。

図４は、図２及び図３に示した半導体記憶装置における１Ｉ／Ｏビットに対応するセルアレイの構成例を示す図である。なお、図４においては、ブロック２６Ａを一例として１Ｉ／Ｏビットに対応するセルアレイを説明するが、ブロック２６Ｂもワード線、カラム選択線、及びライトイネーブル信号がブロック２６Ｂに対応するものに代わるだけで同様である。

図４（Ａ）において、メモリセル２７は、ワード線ＷＬｍＡ（ｍは添え字であり、ｍ＝０〜１５の整数）及びビット線ＢＬｎ、ＢＬＸｎ（ｎは添え字であり、ｎ＝０〜３の整数）に接続される。ここで、ビット線ＢＬＸｎは、ビット線ＢＬｎの相補のビット線である。メモリセル２７は、例えば図４（Ｂ）に示すようにＰチャネルトランジスタ６２、６２Ｘ及びＮチャネルトランジスタ６３、６３Ｘ、６４、６４Ｘを有する。

トランジスタ６２のソースが電源電位ＶＤＤに対して接続され、トランジスタ６３のソースが基準電位ＶＳＳに対して接続され、トランジスタ６２のドレインとトランジスタ６３のドレインとが接続される。同様に、トランジスタ６２Ｘのソースが電源電位ＶＤＤに対して接続され、トランジスタ６３Ｘのソースが基準電位ＶＳＳに対して接続され、トランジスタ６２Ｘのドレインとトランジスタ６３Ｘのドレインとが接続される。トランジスタ６２、６３のゲートがトランジスタ６２Ｘ、６３Ｘのドレインの相互接続点に接続され、トランジスタ６２Ｘ、６３Ｘのゲートがトランジスタ６２、６３のドレインの相互接続点に接続される。

また、トランジスタ６２、６３のドレインの相互接続点は、ゲートがワード線ＷＬに接続されたトランジスタ６４を介してビット線ＢＬに接続され、トランジスタ６２Ｘ、６３Ｘのドレインの相互接続点は、ゲートがワード線ＷＬに接続されたトランジスタ６４Ｘを介してビット線ＢＬＸに接続される。なお、図４（Ｂ）には、いわゆるスタティックセルをメモリセル２７の一例として示したが、メモリセル２７は図４（Ｂ）に示すものに限定されず、ソフトエラーが発生し得る任意のメモリセルを適用可能である。

プリチャージ回路５１は、カラム選択線ＣＯＬＡ［ｎ］が活性化されていない期間において、ビット線ＢＬｎ、ＢＬＸｎを等電位にするための回路である。カラムスイッチ２８は、ビット線ＢＬｎ、ＢＬＸｎにそれぞれ対応して配されたＮチャネルトランジスタ５２−ｎ、５３−ｎ及びＰチャネルトランジスタ５４−ｎ、５５−ｎと、インバータ５６−ｎを有する。

センスアンプ２９は、Ｐチャネルトランジスタ５７Ａ、５７Ｂ、及びＮチャネルトランジスタ５８Ａ、５８Ｂ、６５を有する。トランジスタ５７Ａ、５７Ｂは、ソースが電源電位ＶＤＤに対して接続され、トランジスタ５８Ａ、５８Ｂは、ソースがゲートにセンスアンプイネーブル信号ＳＡＥが供給されるトランジスタ６５を介して基準電位ＶＳＳに対して接続される。トランジスタ５７Ａのドレイン及びトランジスタ５８Ａのドレインが接続され、その相互接続点及び信号線ＤＢＯＡがトランジスタ５７Ｂ、５８Ｂのゲートに接続される。同様に、トランジスタ５７Ｂのドレイン及びトランジスタ５８Ｂのドレインが接続され、その相互接続点及び信号線ＤＢＯＢがトランジスタ５７Ａ、５８Ａのゲートに接続される。信号線ＤＢＯＡは、カラムスイッチ２８内のトランジスタ５４−ｎを介してビット線ＢＬｎに接続され、信号線ＤＢＯＢは、カラムスイッチ２８内のトランジスタ５５−ｎを介してビット線ＢＬＸｎに接続される。

また、ライトアンプ４１は、否定論理積演算回路（ＮＡＮＤ回路）５９、６０及びインバータ６１を有する。ＮＡＮＤ回路５９は、図３に示したＡＮＤ回路４２から出力されたライトイネーブル信号ＷＥＵ、及びライトデータＷＤが入力され、その演算結果を出力する。ＮＡＮＤ回路６０は、図３に示したＡＮＤ回路４２から出力されたライトイネーブル信号ＷＥＵが入力されるとともに、インバータ６１を介してライトデータＷＤが入力され、その演算結果を出力する。ＮＡＮＤ回路５９の出力端は、カラムスイッチ２８内のトランジスタ５３−ｎを介してビット線ＢＬＸｎに接続され、ＮＡＮＤ回路６０の出力端は、カラムスイッチ２８内のトランジスタ５２−ｎを介してビット線ＢＬｎに接続される。

ここで、カラムスイッチ２８において、トランジスタ５２−ｎ、５３−ｎは、ゲートにカラム選択線ＣＯＬＡ［ｎ］が接続され、トランジスタ５４−ｎ、５５−ｎは、ゲートにインバータ５６−ｎを介してカラム選択線ＣＯＬＡ［ｎ］が接続される。したがって、カラムスイッチ２８のトランジスタ５２−ｎ、５３−ｎ、５４−ｎ、及び５５−ｎは、対応するカラム選択線ＣＯＬＡ［ｎ］が活性化されているとき（“Ｈ”のとき）に導通状態となり、そうでないとき（“Ｌ”のとき）に非導通状態となる。これにより、カラム選択線ＣＯＬＡ［ｎ］が活性化されると、対応するビット線ＢＬｎ、ＢＬＸｎとセンスアンプ２９とがトランジスタ５４−ｎ及び５５−ｎを介して接続され、対応するビット線ＢＬｎ、ＢＬＸｎとライトアンプ４１とがトランジスタ５２−ｎ及び５３−ｎを介して接続される。

図５は、図２及び図３に示した半導体記憶装置の動作例を示す図である。図５（Ａ）には読み出し動作（リード動作）に係る波形を示しており、図５（Ｂ）には書き込み動作（ライト動作）に係る波形を示している。

図５（Ａ）に示すように、制御信号ＷＲを“Ｌ”としてクロック信号ＣＬＫが入力されると、半導体記憶装置にて読み出し動作が開始される。半導体記憶装置では、アクセスするアドレス（論理アドレス）を示すアドレス信号ＡＤ［０：６］がラッチされデコードされる。

ラッチされたアドレス信号ＡＬ［０：５］のデコード結果に応じて、ワード線ＷＬ０Ａ〜ＷＬ１５Ａ、ＷＬ０Ｂ〜ＷＬ１５Ｂが選択的に活性化されるとともに、カラムスイッチ２８でのカラム選択によりビット線ＢＬ０〜ＢＬ３が選択的にセンスアンプ２９に接続される。これにより、ブロック２６Ａ−ｉ、２６Ｂ−ｉの各々において１つのメモリセルが選択されて、それに保持されているデータがセンスアンプ２９により増幅され出力される。

また、ラッチされたアドレス信号ＡＬ［６］が選択信号ＳＥＬとしてＡＮＤ回路３１−ｉ、３２−ｉに供給され、ＡＮＤ回路３１−ｉに入力されたブロック２６Ａ−ｉの出力又はＡＮＤ回路３２−ｉに入力されたブロック２６Ｂ−ｉの出力が選択信号ＳＥＬのレベルに応じて出力される。図２に示した例では、選択信号ＳＥＬが“Ｈ”の場合には、ブロック２６Ａ−０、２６Ｂ−１、２６Ａ−２、及び２６Ｂ−３の出力が出力され、ＯＲ回路３３−ｉ及びＩ／Ｏ回路３４−ｉを介しデータＤＯ［ｉ］として入出力端子より出力される。一方、選択信号ＳＥＬが“Ｌ”の場合には、ブロック２６Ｂ−０、２６Ａ−１、２６Ｂ−２、及び２６Ａ−３の出力が出力され、ＯＲ回路３３−ｉ及びＩ／Ｏ回路３４−ｉを介しデータＤＯ［ｉ］として入出力端子より出力される。

このように、アドレス信号ＡＤ［６］の値（選択信号ＳＥＬのレベル）に応じて、ブロック２６Ａ−０、２６Ｂ−１、２６Ａ−２、及び２６Ｂ−３の組、又はブロック２６Ｂ−０、２６Ａ−１、２６Ｂ−２、及び２６Ａ−３の組からデータが読み出されて出力される。つまり、あるアドレスに対するアクセスにおいて隣り合うブロックからのデータが出力されることはなく、ブロック２６Ａ−０〜２６Ａ−３の群及びブロック２６Ｂ−０〜２６Ｂ−３の群において、それぞれ１つおきのブロックからデータが出力される。したがって、小さなカラム数の構成としてもマルチビットエラーの発生を抑制することができ、エラー訂正が容易な半導体記憶装置を提供することができる。

また、図５（Ｂ）に示すように、制御信号ＷＲを“Ｈ”としてクロック信号ＣＬＫが入力されると、半導体記憶装置にて書き込み動作が開始される。半導体記憶装置では、アクセスするアドレス（論理アドレス）を示すアドレス信号ＡＤ［０：６］がラッチされデコードされる。

ラッチされたアドレス信号ＡＬ［０：５］のデコード結果に応じて、ワード線ＷＬ０Ａ〜ＷＬ１５Ａ、ＷＬ０Ｂ〜ＷＬ１５Ｂが選択的に活性化されるとともに、カラムスイッチ２８でのカラム選択によりビット線ＢＬ０〜ＢＬ３が選択的にライトアンプ４１に接続される。また、ラッチされたアドレス信号ＡＬ［６］が選択信号ＳＥＬとしてＡＮＤ回路４２−ｉ、４３−ｉに供給され、選択信号ＳＥＬのレベルに応じてブロック２６Ａ−ｉ又はブロック２６Ｂ−ｉのライトアンプ４１にライトイネーブル信号が出力される。

図３に示した例では、選択信号ＳＥＬが“Ｈ”の場合には、ブロック２６Ａ−０、２６Ｂ−１、２６Ａ−２、及び２６Ｂ−３のライトアンプ４１にライトイネーブル信号が出力される。一方、選択信号ＳＥＬが“Ｌ”の場合には、ブロック２６Ｂ−０、２６Ａ−１、２６Ｂ−２、及び２６Ａ−３のライトアンプ４１にライトイネーブル信号が出力される。これにより、読み出し動作でのブロック選択に対応して、アドレスが示すメモリセルにデータを書き込むことができる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図６は、第２の実施形態における半導体装置の構成例を示す図である。この図６において、図２に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。

図６に示す第２の実施形態における半導体記憶装置は、ブロック２６Ａ−ｉ、２６Ｂ−ｉの選択論理をカラム選択線ＣＯＬＡ［０：３］、ＣＯＬＢ［０：３］に含ませるようにしたものである。第１の実施形態における半導体記憶装置では、カラム選択線ＣＯＬ［０：３］が、カラム選択線ＣＯＬＡ［０：３］及びＣＯＬＢ［０：３］として供給されている。それに対して、第２の実施形態における半導体記憶装置では、カラム選択線ＣＯＬ［０：３］が、選択信号ＳＥＬのレベルに応じてカラム選択線ＣＯＬＡ［０：３］又はＣＯＬＢ［０：３］として供給される。

図６に示す第２の実施形態における半導体記憶装置において、ＡＮＤ回路７１Ａは、カラム選択線ＣＯＬ［０：３］及び選択信号ＳＥＬが入力される。ＡＮＤ回路７１Ａは、カラム選択線ＣＯＬ［０：３］の各ビットに対して選択信号ＳＥＬと論理積演算を行い、演算結果をカラム選択線ＣＯＬＡ［０：３］として出力する。一方、ＡＮＤ回路７１Ｂは、カラム選択線ＣＯＬ［０：３］が入力されるとともに、選択信号ＳＥＬがインバータ７２により反転されて入力される。ＡＮＤ回路７１Ｂは、カラム選択線ＣＯＬ［０：３］の各ビットに対して反転された選択信号ＳＥＬとの論理積演算を行い、演算結果をカラム選択線ＣＯＬＢ［０：３］として出力する。

すなわち、選択信号ＳＥＬが“Ｈ”の場合には、カラム選択線ＣＯＬＡ［０：３］としてカラム選択線ＣＯＬ［０：３］が出力される。また、このときカラム選択線ＣＯＬＢ［０：３］は、カラム選択線ＣＯＬ［０：３］に応じて変化することなく、活性化されていない状態が維持される。一方、選択信号ＳＥＬが“Ｌ”の場合には、カラム選択線ＣＯＬＢ［０：３］としてカラム選択線ＣＯＬ［０：３］が出力され、カラム選択線ＣＯＬＡ［０：３］は、カラム選択線ＣＯＬ［０：３］にかかわらず活性化されていない状態が維持される。

また、第２の実施形態では、ブロック２６Ａ−０、２６Ｂ−１、２６Ａ−２、及び２６Ｂ−３がそれぞれ有するカラムスイッチ２８Ａ−０、２８Ｂ−１、２８Ａ−２、及び２８Ｂ−３は、カラム選択線ＣＯＬＡ［０：３］によって制御される。また、ブロック２６Ｂ−０、２６Ａ−１、２６Ｂ−２、及び２６Ａ−３がそれぞれ有するカラムスイッチ２８Ｂ−０、２８Ａ−１、２８Ｂ−２、及び２８Ａ−３は、カラム選択線ＣＯＬＢ［０：３］によって制御される。

したがって、第２の実施形態における半導体記憶装置によれば、アクセスするアドレスに応じて、ブロック２６Ａ−０、２６Ｂ−１、２６Ａ−２、及び２６Ｂ−３の組、又はブロック２６Ｂ−０、２６Ａ−１、２６Ｂ−２、及び２６Ａ−３の組からデータが読み出されて出力される。つまり、隣り合うブロックからのデータが同一サイクルのアクセスで出力されることはなく、ブロック２６Ａ−０〜２６Ａ−３の群及びブロック２６Ｂ−０〜２６Ｂ−３の群において、それぞれ１つおきのブロックからデータが出力される。

したがって、小さなカラム数の構成としてもマルチビットエラーの発生を抑制することができ、エラー訂正が容易な半導体記憶装置を提供することができる。また、添え字ｉの値が同じブロック２６Ａ−ｉ、２６Ｂ−ｉから同時にデータが出力されることがなく、一方からのみデータが出力されるので、センスアンプ２９−ｉを共用することができ、回路面積及び消費電力を削減することができる。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
図７は、第３の実施形態における半導体装置の構成例を示す図である。この図７において、図２及び図６に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。

図７に示す第３の実施形態における半導体記憶装置は、ワード線ＷＬ０Ａ〜ＷＬ１５Ａ、ＷＬ０Ｂ〜ＷＬ１５Ｂを、それぞれ２つのワード線ＷＬ０Ａ０〜ＷＬ１５Ａ０、ＷＬ０Ａ１〜ＷＬ１５Ａ１、ＷＬ０Ｂ０〜ＷＬ１５Ｂ０、ＷＬ０Ｂ１〜ＷＬ１５Ｂ１に分ける。そして、ブロック２６Ａ−０及び２６Ａ−２が有するメモリセル２７はワード線ＷＬ０Ａ０〜ＷＬ１５Ａ０に接続し、ブロック２６Ａ−１及び２６Ａ−３が有するメモリセル２７はワード線ＷＬ０Ａ１〜ＷＬ１５Ａ１に接続する。同様に、ブロック２６Ｂ−０及び２６Ｂ−２が有するメモリセル２７はワード線ＷＬ０Ｂ１〜ＷＬ１５Ｂ１に接続し、ブロック２６Ｂ−１及び２６Ｂ−３が有するメモリセル２７はワード線ＷＬ０Ｂ０〜ＷＬ１５Ｂ０に接続する。

また、メインデコーダ８１Ａ、８１Ｂは、アドレスプリデコード線ＡＰＤ［０：３］及びアドレスプリデコード線ＡＰＤ［４：７］に係るデコードを行い、そのデコード結果及び選択信号ＳＥＬのレベルに応じて、それぞれ１つのワード線を活性化する。メインデコーダ８１Ａは、選択信号ＳＥＬが“Ｈ”の場合にはワード線ＷＬ０Ａ０〜ＷＬ１５Ａ０の内の１つのワード線を活性化し、選択信号ＳＥＬが“Ｌ”の場合にはワード線ＷＬ０Ａ１〜ＷＬ１５Ａ１の内の１つのワード線を活性化する。また、メインデコーダ８１Ｂは、選択信号ＳＥＬが“Ｈ”の場合にはワード線ＷＬ０Ｂ１〜ＷＬ１５Ｂ１の内の１つのワード線を活性化し、選択信号ＳＥＬが“Ｌ”の場合にはワード線ＷＬ０Ｂ０〜ＷＬ１５Ｂ０の内の１つのワード線を活性化する。すなわち、メインデコーダ８１Ａ、８１Ｂは、選択ブロックのメモリセルが接続されたワード線だけを活性化する。

なお、図７には前述した第２の実施形態における半導体記憶装置に適用した場合を一例として示したが、前述した第１の実施形態における半導体記憶装置にも適用可能である。
第３の実施形態によれば、前述した第１、第２の実施形態で得られる効果に加え、非選択ブロックにおけるリード電流を低減することができ、またワード線に係る負荷を低減することができる。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

２１ タイミング生成回路
２２ ラッチ回路
２３ プリデコーダ
２４Ａ、２４Ｂ メインデコーダ
２５ デコーダ
２６ ブロック（１Ｉ／Ｏビットに対応するセルアレイ）
２７ メモリセル
２８ カラムスイッチ
２９ センスアンプ
３１、３２ ＡＮＤ回路
３３ ＯＲ回路
３４ 入出力回路
４１ ライトアンプ
４２、４３ ＡＮＤ回路
４４ 入出力回路

Claims (6)

1. 複数のカラムを有するとともに互いに異なる１つのデータの端子に各々が対応づけられるメモリブロックを複数有し、前記複数のメモリブロックを前記カラム方向に隣り合わせて配置した第１のメモリセルアレイと、
   前記メモリブロックに対するデータの端子の対応付け及び複数のメモリブロックの配置が前記第１のメモリセルアレイと同じ第２のメモリセルアレイと、
   第１の組のメモリブロックから出力されたデータ、又は第２の組のメモリブロックから出力されたデータを、アクセスするアドレスに応じて選択して出力する出力回路とを備え、
   前記第１のメモリセルアレイの偶数番目のメモリブロックと前記第２のメモリセルアレイの奇数番目のメモリブロックとを前記第１の組とし、前記第１のメモリセルアレイの奇数番目のメモリブロックと前記第２のメモリセルアレイの偶数番目のメモリブロックとを前記第２の組として、アドレスが割り当てられていることを特徴とする半導体記憶装置。
2. 前記出力回路は、
   前記第１の組のメモリブロックから出力されたデータが入力されるとともに前記アクセスするアドレスに応じた選択信号が入力される第１の論理積演算回路と、
   前記第２の組のメモリブロックから出力されたデータが入力されるとともに前記選択信号が反転入力される第２の論理積演算回路と、
   前記第１の論理積演算回路の出力及び前記第２の論理積演算回路の出力が入力される第１の論理和演算回路とを有することを特徴とする請求項１記載の半導体記憶装置。
3. 前記メモリブロックの各々が前記複数のカラムの内から１つのカラムを選択するカラムスイッチを有し、
   前記第１の組のメモリブロックが有するカラムスイッチ又は前記第２の組のメモリブロックが有するカラムスイッチを、アクセスするアドレスに応じて動作させることを特徴とする請求項１記載の半導体記憶装置。
4. 前記アクセスするアドレスに応じた選択信号に基づいて、前記第１の組のメモリブロックが有するカラムスイッチを制御する第１のカラム選択線、又は前記第２の組のメモリブロックが有するカラムスイッチを制御する第２のカラム選択線を活性化する制御回路を備えることを特徴とする請求項３記載の半導体記憶装置。
5. 前記第１の組のメモリブロックと前記第２の組のメモリブロックとでセンスアンプを共用することを特徴とする請求項３又は４記載の半導体記憶装置。
6. 前記第１の組のメモリブロックのメモリセルが接続される第１のワード線と、
   前記第２の組のメモリブロックのメモリセルが接続される第２のワード線とを備え、
   前記第１のワード線又は前記第２のワード線を、アクセスするアドレスに応じて活性化することを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置。

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