TW509944B

TW509944B - Semiconductor memory device

Info

Publication number: TW509944B
Application number: TW089108727A
Authority: TW
Inventors: Tsukasa Ooishi
Original assignee: Mitsubishi Electric Corp
Priority date: 1999-06-22
Filing date: 2000-05-08
Publication date: 2002-11-11
Also published as: KR100383502B1; US6587385B2; US20010019503A1; KR20010007097A; US6246614B1; JP4748828B2; JP2001006359A

Description

509944 五、發明说明（1) 【發明所屬之技術領域】本發明係關於-種半導體記憶裝置以檢知及放大記憶體單元I祖匕其是關於一種用設的半導體記憶裝置。更特'定^ =放大電路對應各行而與時脈信號同步動作之時脈 =^於一種用以縮短時間的構成。 t牛v體記憶裝置之存取【習知之技術】圖40係概略顯示習知半導體記圖。在圖40中，係對應位元線對BLp盘字之主要成設有記憶體單元MC。記情沪單元ΜΓ 、、友L之乂叉邛而 „ ^BLP ^ ^ Μ ^ ^ " ^ ^ ® 4〇T^ Λ - ^ '^WL ^ BLP及一個字線WL為代表。BLp ’俜‘勺、==—個位兀線對 ^ , ^ 係包含有位元線BL及 ZBL。在位元線對BLP中，係在位元線BL azbl之一方上連接體單^。在®40中，係顯^連接位元線BL之 §己憶體早兀MC為代表。記憶體單元Mc，包含有用以圮伊資訊的記憶體單元電容器MS、及響應字線WL之信號電位=導，且將記憶體單元電容器MS連接在其對應之位元線乩（或是BZL)上的存取電晶體[。存取電晶體訂，係由n通道M〇s 電晶體（絕緣閘型場效電晶體）所構成。在位元線對B L P上設有感測放大器電路g a及行選擇閘 YG，該感測放大器電路SA係響應感測放大器活性化信號0 SAE而活性化，用以差動放大位元線BL AZBL的電位，而行選擇閘YG係按照行選擇信號CSL而將位元線BL及ZBL電耦合

I 89108727.ptd 第4頁

用以值A; Λ對1 I0P上者。内部資料線對I0P，係包含有線對i〇Pm信號的内部資料線1/〇及21/〇。此内部資料夕^耦5在輸出入電路NSK上。其次，參照圖41所示之心號波形圖說明圖40所示之半導體記憶裝置的動作。，待，週期(standby eyele)中，位元線儿及飢係被預 ^至間電壓且被等化。而字線WL亦處於非選擇狀態，在記憶體單元MC中存取電晶體Μτ係處於非導通狀態。^，同樣地行遥擇“號CSL亦處於L位準的非選擇狀態，而行選擇閘Y G處於非導通狀態。〜當記憶體週期開始時，位元線BL &ZBL，會因預充電電壓而呈浮動狀態。接著，對應其按照位址信號而被指定位址之列的字線WL會被驅動成選擇狀態，而其電壓位準會上升二包含於記憶體單元【内的存取電晶體…可依該字線叽之電位上升而導通，記憶體單元電容器MS所記憶的資訊係由其對應之位元線BL(或ZBL)而讀出。在圖41中，係顯示在位tl線BL上L位準之資料被讀出時的信號波形為其一例0 當在位元線BL上連接有記憶體單元時，位元線ZBL，由於不被傳輸記憶體單元資料，所以會維持預充電電壓位準。。當位π線對BLP之電位差變得十分大時，接著感測放大器活性化信號SAE就會被活性化，而感測放大器電路SA，會差動放大位元線BL及ZBL的電壓。依此感測放大器電路 SA的感測動作，位元線BL及ZBL之電壓，可按照記憶體單

89108727.ptd 第5頁 509944 五、發明說明（3) 兀Mj之記憶資訊而確定於η位準及L位準當依感測放大器電路SA所進行的感測動作完成時，接著丄就會進行行選擇動作。在行選擇時，依未圖示的行解 :^f應指定位址之行的行選擇信號CSL會驅動成活性广、位準，而行選擇閘YG會導通，對應被指定位址的 =:配置的位元線對BLp會電耦合在内部資料線對⑽上。 =0! ίNSK係依内部資料線上之信號而產1對外部讀 Η ΥΓ :脾：料。☆貧料寫入時，係透過被選擇之行選擇甲將寫入資料傳輸至位元線對BLP上。器主ΐ憶體單元虹具備有一個電晶體及-個電容穿、、導體§己憶裝置’係被稱為動態型半導體記憶於高密度·高集積化 …“體…有面積小而適在：而均^RAM中’當記憶體單元電容器MS之電容值小， ί:、=Ρ中於讀出記憶體單元資料時所產生的電壓且屺fe、體單元的資料被讀出時，記憶資料會被破壞，所以有必㈣用？广己饫體早凡之放大讀出資料且：要二測放大器電路心中。义要肘原不的貝科再次寫入於記憶體單元

放大器電路SA之感測動作完成，而位元疋化則進仃行選擇時，選擇行之位元 t 資料線與選擇行之連接而變動，i因此而部發生誤動#，有可能造成無法正確讀出庀電路情形。因而，诵堂從列#煜妯4 憶體早兀貧料的通*伙列进擇破進行的時刻ta至

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仃的時刻tb之期間，係被稱為行連鎖（c〇lumn = teri〇ck)，且行選擇動作被禁止（參照圖41)。此期在卯AM中，被稱為RAS-CAS延遲時間“⑶，且在進行曰登，擇之，存取被指示之後至進行行選擇之行存取為止的期^ ^ 5而要有限的時間。在寫入資料時，即使選擇行之气憶體單元資料被破壞亦不會特別發生問題（寫入資料被傳，至，憶體單元内）。然而，由於資料讀出時與資料寫入日守=仃存取時間設為相同，所以即使在此資料讀出模式π 及貝料寫入模式時中的一個時期，行選擇動作，亦备在2

測放大電路之動作完成後進行。因而，就無法縮短^進& 列，取之後至記憶體單元資料實際被讀出至外部為止的取日寸間（RAS存取時間）tRAC，而會發生無法進行高速存的問題。 ^ ^ 又’最近，與時脈信號同步以進行資料之寫入及讀出時脈=步型半導體裝置已被實用化。在此時脈同步型半導體記憶裝置中，動作模式，係依與時脈信號同步而被提供的命令而指定。此時脈同步型半導體記憶裝置，雖然資料之寫入及讀出係與時脈信號同步進行，但是記憶體單元陣列部之構成，實質上係與標準的DRAM相同。圖42係顯示習知時脈同步型半導體記憶裝置的命令施加時序的一例圖。在圖42中，係在時脈信號CLK1之上升邊緣’提供使列選擇動作活性化的列存取命令r A c τ及用以指示行選擇動作及資料之寫入/讀出的行存取命令CACT。行" 存取命令CACT，係在列存取命令RACT被提供之後可在經過

五、發明說明（5) 時間tRCD後提供。因而，時牛時脈信_而動作時，此時體記憶裝置在與 (ciochycie)期間。，會變成2時派週期另一方面，該時脈同步型半導體記【發明之概要】本發明之目的在於提供一種憶裝置。 7 Ύ細紐存取時間的半導體記本發明之另一目的在於提供一種可草― 的半導體記憶裝置。订存取開始時間属本發明之更另一目的在於提供一種 :£示與行選擇開始指示間之時間擇開始指與行存取命令間所需時種可縮短列存取命令本發明之+導體記憶裝置，係具備二戒置脈衝信號的内部控制信號產生電路，而續内部2部控制號：係響，模式指示信號，用以進行該動以= :唬所指定的動作者。該内部控制信號產生電路，、；曰= 有在連續提供動作模式指示信號時，用以使最係l a 制脈衝信號與以後的内部控制脈衝信號之發間：：，之至少一方產生不同的電路。 ]及脈見五、發明說明（6) 备反覆進行相同的動作士脈衝信號之發生時n b !:式㈠'，藉由使最初的内部控制脈衝信號之發生時至少-方與以後的内部控制動作模式中之動作就可在方產生不同，最初的内部電路動作時間，而；的時間開始的情況下設定尤甘s 丄 J只現南速動作。、疋，在動作模式指示作較早的時間中指示行存取於t唬為订存取指示時，就可在【發明之實施形態】知不，而可實現高速存取。【實施形態1】圖1係概略顯示本發明實體的構成圖。在圖η : ::;、1之半導體記憶裝置之整置1，係包含右、羅結φ 本^月貫施形態1之半導體記憶裝輯電路塊2係依3::;2的及0”體記憶裝置^ ^ 提供的命令⑽而進行處理動二：^而動作，並按所而半導體記憶裝置3係依來自仃貝料之輸出入， CLK及CLKB而動作， ^ ^軏琶路塊2之互補時脈信號讀出資料q。Ϊ::所Λ輯電路塊2與寫^ 、、Η人右爲赭θ所不之半導體積體電路裝置1，係二有邏輯與記憶體的系統LSI(系統單晶片一 :匕體記憶裝置3 ’係包含有記憶體陣列4 生琶路5、週邊控制電路6、及 $脈產體陣列4係具有各個排列成行列狀的複數：記路二 :相獨立驅動呈活性狀態的群組(bank)#〇〜” 杨脈產生電路5係依來自邏輯電路塊2之互補時脈信號麵第9頁

IH 89108727.ptd 509944

β-Λ V

9L S, 修正買案號 89108727 五、發明說明（7) CLK及CLKB以生成互補内部時月於依來自邏輯電路塊2之内二;::號1ntCLK[ntCLKB ’且如士/ ^ 脈致能信號CKE以生成内部内部時脈致能信號CKE，週邊控制φ ^ + 號CKE活性化時，依來係在内部時脈致能信時脈產生電路5之内部時脈信號】n t C/ L Κ 及 i n t C L K B，而入丄、沖 _ 信號群cmdgT^T信由# ί電路塊2戶斤提供的命令 :"卜料輸出入電路7係依來自内部乍斤：要的部時脈信號i^cLK及iJIi£jjLg而動作，用以在 :、:己l、，陣m之間進仃貧料之傳輸。資料輸出入電路7，係透過圮憶體陣列與全局資料匯流排8而耦合。此全料匯流排8，係共同設在記憶體陣削之群組#〇〜#了 /，且包含有用以傳輸寫入資料的寫入全局（write 匯流排8W與用以傳輸讀出資料的讀出全局& 貝·^

資料匯流排8R。 & Dai J 赭由分別設置寫入全局資料匯流排8W及讀出全局資料匯流排8R，利出資料與寫人資料就不會在同—匯流排生衝犬而可貫現尚速的資料傳輸。又，亦可對_個群组進行資料之寫入，且可自另一個群組中進行資料之讀出、、。 f，圖1中，係顯示邏輯電路塊2與時脈同步型之半導體記憶裝置3。然而，此半導體積體電路裝置丨，係具 = 單晶片構造曰，亦包含有^-(靜態隨機存取記憶體')、閘陣列、FPGA(場程式化閘陣列）、非揮發性RAM(隨機 f 體）、及ROM(僅讀記憶體）等的構成要素。 ° 圖2係概略顯示圖1所示之内部時脈產生電路5的構成 509944 Γ—: ! 9ί· 3·找 _；_案號89108727 1丰凡日 t__修正1 五、發明說明（8) : " 圖。在圖2中，内部時脈產生電路5，係包含有時脈輸入緩衝器5a、時脈輸入緩衝器5b、及時脈輸入缓衝器5c，而該時脈輸入緩衝器5 a係依來自邏輯電路塊2之互補時脈信號 CLK及CLKB而生成内部時脈信號intCLg，時脈輸入緩衝器 5b係依互補時脈信號CLK及CLKB而生成内部時脈信號 int.CLKB，時脈輸入緩衝器5c係緩衝處理來自邏輯電路塊2 之内部時脈致能信號CKE用以生成内部時脈致能信號CKE。時脈輸入緩衝器5a及5b，係檢測所提供的互補時脈信號 CLK及CLKB之父叉部，用以分別生成内部時脈信號intCLK 及jjitCLKB。時脈輸入緩衝器5a及5b之各個，例如係由差動放大電路所構成。藉由檢測互補時脈信號CLK ACLKB之父叉部而生成内部時脈信號intCLK及intCLKB，以可正確與互補時脈信號CLK及CLKB相位同步地生成内部時脈信號intCLK 及intCLKB 〇圖3係概略顯示對圖1所示之週邊控制電路6之命令信號群CMDG而設之部分的構成圖。在圖3中，係包含有分別對應命令信號ROWA、PC、READ、WRITE、APC、REF、SRI 及 SR0而設的輸入緩衝器6al〜6a8。該等輸入緩衝器6&1〜 6a8之各個，係在CKE為活性化狀態時就呈動作狀態，比較基準電壓Vref與其對應之命令信號，並依其比較結果生成内部命令信號。信號R〇WA，係列存取指示信號，用以指定將列驅動成選擇狀態的動作。信號pc係預充電指示信號，用以指定使活性狀態之陣列回復預充電狀態的動作。信號 READ，係用以指定資料讀出動作。信號WRITE，係用以指

^09944 91 3.

Μ· 3· 2S 意玉贾 MM 8910S797 五、發明說明（9)

資料之寫入J M'號APC ’係、自動預充電指示信號，在 =電匕完成後，使選擇狀態之陣列(群組)回復預j l狀'。信號咖，係用以指定復新（refresh)動作。二二：广用以指定進入自我復新模 <。信號SR0，係用以扣疋使自我復新動作完成。哭Τ ί路6更包含有模式解碼器6b，而該模式解碼厂6b係接叉來自該等輸入緩衝器6al〜6a8之内部命令信脈信號同步以生成信號R0WA、C〇LA、係仃存取私不#谠，用以指定行選擇動入疒，rTad t :存取指示信號C〇LA，係當讀出動作指示命活性狀態。信號SR，係自我復新模式^# 仇田自我设新内部命令信號SRI被活性化時就會被活性

；；,：(：e：e〇^〇M 在此半導體積體電路裴置Μ，邏輯電路塊憶裝置3係！積化於同-半導體晶片上。因而，在邏輯電路塊2巾，猎由預先解碼用以指定動作模式的命令，並合作命令信號而提供至半導體記憶裝置3，即可實現半導^ 各己憶裝置3之電路規模的減低及解碼動作所需時間的減低，且可提早内部之動作開始時間。、圖4係概略顯示圖J所示之週邊控制電路6之相關位址信

509944 五、發明說明（ίο) 號群A D D部分的構成圖。位址作缺 ΑΒΠ AR7 · m vi ^ ^ 自動解碼）群組位址信號

Ad[)-Ad(，用以指定予苜右雷链如仏 pro PR7 ·田丨、η^ 的預充電群組位址信號 Ρ β (J JP Β 7，用以才曰首刺_ 士矣山毋名/ Ζ ί ΐ +目貝群組的讀出群組位址信號 RBO RB7，用以才曰疋貧料窝入雜4 WR(1 WM . +、s战#、，的寫入群組位址信號 WB0-WB7，在選擇群組（由亞券胜組）中用u γ $、g | μ 見特群組位址信號所指定的群、、且）千用才曰疋擇列的亞吞社主乂」日]兑兄将位址信號AAO-AA10 ;在讀 ^群組位址信號RB0-RB7m指定的群組中，用以指定資^ 碩出行的讀出位址信號RA〇-RA5 ·以为/ + # , 、/ a #WDA ιπηΓ7 ^〜，以及在由寫入群組位址化號WB0-WB7所才日定的群組中用〜位址信親議。如前述貧料寫入行的寫人駚# Ρ^隹# ^ 邏輯電路塊2，係此與半導體口己fe瓜置3集積化於同一 Θ ti L η 中，藉由解碼及生成群組指定W因Λ，在邏輯電路塊2 定m所示之群蝴—#7中；；；：：：即可以較早的時間特週邊控制電路6，係更具備右料， ARO-AR7 ^ λα ^ . 有有對亞克特群組位址信號於PBO 外二二緩衝器電路6C ;對預充電群組位址信剛入緩衝器電路6d ;對讀出群組位址信號RB0-RB7*§又的輪入緩衝器電路6e ; 號WB0-WB7而設的輪人緩衝哭 J )群組位址# AA〇-AA10而設的位址輸入^衝電哭路φ6\，β對亞克特位址信號， RA0-RA5 rfn ^ ^ ^ u 务為電路;對讀出位址信號 RA5而a又的位址輸入緩衝器電路仿信號WA0-WA5而設的位址輸入乂及對寫入位址丨儿！ {別八緩衝态電路6 ^ 土乂以生成内部位址信號的緩衝器（比緩衝器電路6c-6i之各個，係包含及4的輸^ 與基準雷厚Vr p f彳执α #、、/、對應之位址彳§ 7虎

89108727.ptd 第13頁 509944

9L 3. 29 修正F 較電路）。週邊控制電路6，係更具備有透過輸入緩衝器電路6 c而接受亞克特群組位址信號AB0-AB7且予以閂鎖的亞克特群組2鎖器6k ;透過輸入緩衝器電路6d而接受預充電群組位址信號PB0-PB7的預充電群組閂鎖器61 ;透過輸入緩衝器電路6e而接受讀出群組位址信號RB0-RB7的讀出群組閃鎖器6m ;透過輸入緩衝器電路6f而接受寫入群組位址信號 WB 0 7的寫入群組閂鎖器6 n ;透過位址輸入緩衝器電路 6 g而接受亞克特位址信號a a 〇 - a A1 0的列位址閂鎖器6 p ;透，位址輸入緩衝器電路讣而接受讀出位址信號ra〇 — RA5的讀出位址閂鎖器旳；以及透過位址輸入緩衝器電路6丨而接受寫入位址信號W A 0 - W A 5的寫入位址閂鎖器6 r。該等的群組閃鎖器6k — 6n及位址閂鎖器6ρ_6Γ，係取入閃鎖響應内部時脈信號jj^CLK之上升而提供的位址信號。依群組閂鎖器6k-6η之輸出信號與來自圖3所示之模式解碼器的動作杈式指示信號之組合，而可對所指定的群組，被指定的動作。，邊控制電路6，係更具備有響應來自圖3所示之模式解馬器之自我復新模式指示信號別的活性化而執行計時動的^我復新計時器6s ;依來自自我復新計時器6s之復新要求信號而進行計數動作以生成復新位址的復新位址計數哭 6/ ，未圖示之自我復新模式指示信號SR而選擇復新位: 汁數器61之輸出位址信號及列位址閂鎖器6p之位址信號一方的多工器（MUX)6u ;預解碼多工器（MUX)6u之輪出位址

89108727.ptc 第14頁 509944 3. 2δ mr 年' 修正

i號 891DR797 五、發明說明（12) <吕"5虎並提供至古p «咅雜苗_ 〜」解碼來自讀出二70之列解碼器的列預解碼器6v;預用行以ί=鎖器6q之位址信號以對未圖示之讀出自寫入位址閃鎖術：广!讀出預解碼器6w;預解碼來碼器提供預解碼^號的二址仏谠，以對未圖示之寫入行解 |存器命令被““啟;以及當設芨模式 ^才曰啟動並儲存來自列位址閂鎖器6P之預疋位址k旒的模式暫存器6x。自我復新計時器6 s，技+ ώ a 化時，在預定二：我復新模式指示信號SR活性 ^fi+ , + ώ 。/ 生成復新要求並提供至復新位址#& r二=我r計時器6s，係在活性化時，例如= 生成復新要求。模式暫^77尨/預疋的復新週期内印产駐W Μ & 、式暫存6 係用以指定例如此半導舻 ° f思S置的動作模式，例如透 mode) ^ 例如以逯明杈式（transparence ▲ode)次暫存為杈式之一個，進行行存取被指定之 f ^ 7被輸出為止的丨出模式等的輸出模式…在此模式暫存二貝=輸存有用以指定資料位元寬度的資料。亦可儲圖5係概略顯示包含於圖J所示之週邊控分的構成圖。在圖5中，此週邊控制電路6，係分内之部組#j-#7而设，且包含有用以接受來自模式解碼器讣之^動群控制電路9-0〜9-7。該等群組控制電路〜，組係分別自群組閂鎖器6k — 6n而接受其對應之群組指固， BK0-BK7。該等的群組指定信號M〇—BK 呂號你亞見特群組位

89108727.ptc 第15頁

509944 五、發明說明（13) =號、預充電群組位址信號、冑出群組鲆組位址信號的總稱。因而，〜仏唬及寫入指定的群組中，係執行來自^、、且^日疋信號狀0-BK7所〇pm( ^ „ , ,t !iR〇WA ^ c〇la f} 在動作模式指示信號中，右鱼 π 信號ROM及預充電指示信號了的列存取指示示信細LA、讀出動作指f;㈣與£二州;關的行存取指 write '及自動預充電虎READ、貢料寫入指示信號出匯流排與資料寫入匯流排係個別設置。因：中= 的四個群組，可並行提供 ί於不同 PC ^ RFAD ^ WPTTF 〇· 们動作杈式私示信號R0WA、 READ及WRITE。此四個群組之完全㈣應群副-#7設置群組控制電路9_0〜9=ϋ =，邏輯電路塊2,就不會在中斷所需要的資。二猎輸。圖6係概略顯不圖1所示之咨斗立山、+ h 圖"，資料輸出入電路;=的，圖二匯流排8W而設的寫入電路} 〇 '、、及相 i屮，..，入王局貝料 M8P X, ^ ΛΛ - ^ 及相對於頊出全局資料匯流 ^而δ又的頃出電路u。寫入電路1G，係包含有接受輯電路塊2所提供之512位元之寫入資料di〇_di5u的輸入綾衝器電路10a、及將由輸入緩衝器電路1〇&所提供的資料進行類比/數位轉換並傳輪至寫入全局資料匯流排㈣上的串列/並行轉換電路1()b。此串列/並行轉換電路iQb，例如係接文在南速之時脈信號的上升邊緣及下降邊緣所提供的

509944 五、發明說明（14) ί ί ΐ料，且將該等的寫入資料轉換成並行寫入資料並傳 ”、、入全局貧料匯流排8W上。藉此，在半導體記憶裝置所二!!寫入貧料之傳輸速度，可設為輸入資料dί〇511 綠雨2速度之1 / 2，而可十分確保内部之動作界限。 =j私路11，係包含有將透過讀出全局資料匯流排所換:ϋ料轉換成串列資料（seria 1 data)的並行/串列轉資：a、及緩衝處理來自此並行/串列轉換電路】la的貝枓以生成輸出資料DQ〇 —DQ511的輸出緩衝器電路ub。並仃/串列轉換電路11 a，係將透過綠屮八欠，的讀咖，例如藉: = : 輸出’以圖資料傳輸速度之調整亚仃轉換電路1〇b及並行/串列轉換電路lla, ¥ 置傳r度高於半導體記憶者。速又守’用以執仃串列/並行轉換及並行/串列轉換如圖6所示’資料之輸出人係以512位輯電路塊2,與半導體記憶裝置3係集積化於同—：二：上’而該等的邏輯電路塊2與半導體記憶裝置二：匯流排，完全不會受到接腳端子的腳距 0勺貝配線之最小尺寸所決定的寬度來配置，因；％可單純以寬較寬的資料匯流排。藉此，以一次：配置位：輪512位元的資料，而可實現高速資料傳寻輪輸週期，即可傳圖7係概略顯示圖1所示之記憶體陣列*的所示，此記憶體陣列4，係被分割成8個記憶體成圖。如圖7 ' 砰組 89108727.ptd 第17頁 509944 五、發明說明（15) = 該等的群組#〇-#7，係具有相同的構成。記憶體群個吃# 7之> 各個，係包含有分別具有排列成行列狀之複數二、體早兀的記憶體單元塊ΜΒ、及用以救濟不良行的備 ^電路SPC。備用行電路，係以群組單位來救濟不良 =憶體群組#〇-#7之各個上，係包含有共同配設於以 3向^齊，列之記憶體單元細上的主字線隐、及配 L/己fe、體早兀塊MB之各個上且連接有所對應之記憶體單憶體單元的副字線SWL。副字線飢，係由配置於 ^:二早兀塊間之包含於副字線驅動器區swd内的副字線所驅動。在記憶體群組#0_#7之各個上，係設有 =自圖4所示之列預解碼器^之列預解碼信號的列解碼杰KDC、及依此列解碼器Rj)r之於山p # r動#、趕裡& & h 1 輸出仏號而將主字線Μη 驅動成遥擇狀恶的主字線驅動器區腳^。 ε s:記憶此體/:ΛΜ β之行方向的兩側上配置〆感測放大器體早το塊MB的各行而設的感測放大電路器CDC之行選擇信號而選擇残及依來自仃解碼千之括屮箱妒庶印R 的行選擇閘。圖4所不之項出預解碼益6w及寫入預解碼器以之預別提供至行解碼㈣(；上。此雖將於後詳細說明、、，=係在刀此§己憶體陣列4中，係分別設有沿著記憶體陣列4疋 = 的=資料匯流排及用以傳輸寫入ί料的寫入貝枓匯k排，此寫入資料匯流排盥二連接及讀出資料匯流排與感測放大 ^電 1路之電 % <冤連接係可分別

89108727.ptd 第18頁 509944 五、發明說明（16) 進行者。為了以群組單位驅動感測放大器區SAB，而在各記憶體群組#0-#7中設有感測控制電路SCT。此圖7所設的感^放大器之配置，係共用感測放大器（更正確為交互配置型共用感測放大器）構成，一個感測放大器區SAB，係由其行方向中之兩側的5己憶體單元塊難所共有。該等的列解碼器 RDC、行解碼器CDC及感測控制電路SCT，係利用圖5所示之群組控制電路9-0〜9-7，即可以群組單位來控制並動作。在此，由於感測放大器區SAB係甴不同的群組所共有，所以在群組活性化時，有關對鄰接選擇記憶體群組的記憶體群組之活性化，可施予適當的仲裁處理（記憶體的退避等）。 π ^ Μ it 在記憶體群組#〇-#7之各個中，行解碼器CDC，係選擇包含於感測放大器區SAB内的行選擇閘，且亦同時應·^用行電路SPC之選擇。在救濟不良行時，不進行不 = = 2址之判定，而係與記憶體單元獅之不良订同日守延擇所對應之備用行電路SPC之對應的備用行。不用等待不良行位址是否被指定的判定即可進行，故可使打選擇乍高速化（由於行選擇開㈤時變致）。記憶體陣列4，更包含有進行延伸於行方向匯流排及寫入資料匯流排與寫入資料及讀出資料之受的

人Λ路R/w、用以救濟不良列的備關電路聊、用以、擇項出貢料匯流排及寫入資料匯流排的多工哭擇器薦、及在全局資料匯流排8與多卫器/選擇器^之間

89108727.ptd 第19頁 509944 五、發明說明（17) 進行資料之授受的介面電路I / F。備用列電路SPR係共同設於記憶體群組#〇_#7上。另外，在此圖7中雖未明確顯示，但是備用列電路SpR，由於係共同設於記憶體群組#0-#7上，所以在該等的備用列電路SPR 中，同樣設有感測放大電路及行選擇閘。此備用列電路 SPR所進行之不良列的救濟，亦可以副字線SWL單位來執行，或可以主字線MWL單位來執行。多工器/選擇器MUS，雖然其構成將於後面詳細說明，但是其係用以執行讀出資料匯流排及寫入資料匯流排之選擇、及不良寫入資料匯流排之移位動作的救濟（移位冗餘：shift redundancy)。因資料匯流排之移位冗餘而進行不良位元救濟，藉此可與行選擇動作並行而實現移位動作之不良資料匯流排的切離及被用資料匯流排至全局資料匯流排的連接，而可高速進行資料存取。圖8係概略顯示圖1所示之記憶體陣列4上之寫入資料匯流排及讀出資料匯流排的配置圖。如此圖8所示，讀出資料線對1 2 r及寫入資料線對1 2 w，係延伸於行方向而配置在記憶體陣列4上，可進行記憶體群組#〇 — #7與寫入資料及讀出資料之授受。即使在備用陣列區域4 s中，亦配置有備用讀出資料線對1 2 s r及備用寫入資料線對1 2 s r。在4出資料時’正常記憶體陣列4 n之讀出資料線對1 2 r 與備用陣列區域4s之備用讀出資料線對12sr上，資料同時被讀出。在寫入資料時，利用多工器/選擇器MUS即可進行不良位元救濟，且不存在不良位元時，寫入資料就無法傳

509944 五、發明說明（18) 輸至備用寫入資料線對12sw上如此，8所不，藉由在正常記憶體陣列上延伸於行方 $配置靖出貧料線對12r及寫入資料線對丨？*，即可增寬讀匯流排及寫入資料匯流排的脈寬，&此亦可增寬全二^广匯伽_排8之讀出全局資料匯流排8 R及寫入全局資料匯流排8W的位元寬。、，n=顯㈣所示之讀出/寫入電路R/w及多王器/ :擇：MUS的構成圖。在圖9中，係顯示資料讀出部之構二。貝枓線對12r，係以四個讀出資料線對i2ri〜 i Z r 4為代表。鲁，寫入電路R/w，係對應讀出資料線對l2r而設，且 :i擇ί =選擇信號S而選擇一半的讀出資料線對的讀讀出資ΐi及用以放大由此讀出選擇電路20所選擇之 °貝出、貝枓線對上之資料的讀出放大電路21。在圖9中，抱以相對於讀出資料線對12rl及12r2而設的讀出選擇哭“ Hi相對於1買出資料線對Kr3及1 2r4而設的讀出選擇 2〇匕、相對於讀出選擇器2〇a而設的讀出放大器2】出广：：於。貝出選擇益20b而設的讀出放大器2ib為代表。圖7所示的行解碼器CDC，係進行4 : i。因而丨思體群組之1列為4K位元時，可由行解碼器cd :己選擇電路2 0，選摆^〗9仞-沾次M 〗用頃出 ^ ^rnp y &擇512位兀的貝枓。猎由減低提供至馬的CDC之仃位址信號的位元數，俾使行解碼動化。提供至讀出選擇電路20之選擇信號0 s，可仿ϋ ^ j m仃位址

89108727.ptd 第21頁 509944 五、發明說明（19) 信號而生成。女二^态/遠擇器MUS ’係包含有依移位動作而救濟讀出放 0二2 1之輸出資料中之不良位元之資料的移位電路2 2、 ^攸^移位電路22所輸出的讀出資料中，選擇所希望位元見之貝料的輪出選擇器23。輸出選擇器Μ，例如可從Η 2 :2至位兀之間選擇貧料之位元寬。此輸出選擇器2 3，係其輸出資料位元寬，❿決定行位址信號之最低階位二、有严/無$文。例士口，此輸出選擇器23，在輸出資料為从次t兀日守，不進行選擇動作，而輸出移位電路22所輸出 )貢料位元。又，在輸出資料為64位元時，解碼3位元的仃位址信號，以選擇從512位元之資料至64位元之資料。圖10係具體顯示圖9所示之移位電路22的構成圖。在圖中，移位電路22係包含有對應輸出選擇器23之輸入節點 2 7a-2 7z之各個而設的選擇開關26a —26z。選擇開關 · 26a-26z之各個，係包含有三個傳輸閘了〇 —了2，且將輸擇器23之對應的輸入節點27耦合在三個讀出放大器之一個上。輸出選擇器23之輸入節點27a —27ζ，係分放大電路21a-21ζ。丁愿。貝出

為了選擇來自移位控制電路3〇之備用讀出資料線對 t，而設有備用讀出放大器21sl及21s2。此備用讀出放大器21 si，係在救濟不良時，透過選擇開關，連接在擇器23之鄰接二個的輸入節點27y及27z之任一個上。備用讀出放大器21s2係透過選擇開關26z選擇性地連接在選擇器23之輸入節點27Z或27y上。讀出放大電路 J

89108727.ptd 第22頁 509944 五、發明說明（20) 個餘^。連接在輸出選擇器23之鄰接三個的輸人節對應選擇開關26a-26z之各個’而 =路30之移位控制信號而產生選擇信號的解碼器制制8電^〇之 =的i解石馬器25a_25z，係用以解碼來自移位控位控制信號，，包含於所對應之選擇開關内的二個傳輸閘Τ0-Τ2成為導通狀態。 ]内搂：Ϊ;9:在項出放大器21 a上讀出不良位元之資料時，選閘tU /為2二之二輸閘T〇及72會成為非導通狀態，傳輪在輸出ii = r而讀出放大器2ib_2iz會分別連接擇斋23之輪入節點27a_27y(未圖示）上。讀出至：出出!"虎，係透過選擇開關26z而傳輪大器21a上的"/入印點上。藉此’讀出至讀出放 2ls2之Λ 可由來自備用讀出放大器2lsl或續出i义料而置換’並可進行不良位元之救濟。-個因而，ΐυΐ接在輸出選擇器23之三個輸入節點上？救濟2位元之不良行（對於“立元不良，:貝上因組來置換）。货、Μ 4仃為；[ 在；: : :1:所不之移位控制電路30的構成圖。用行恭败a 電路30，係包含有對應冗長電路（供 ^ )之各個而設的備用判定電路30-1〜3〇-n # 判定電路一 0-n之各個，係包含有接受二。二用 89108727.ptd 第23頁 509944 a 修正 2 9

案號 89108797 五、發明說明（21) CADD與群組位址信號BADD，以判定與儲存於該處之不良位址為一致/不一致的内容參照記憶體（CAM) 30a ;以及用以輸出依來自内容參照記憶體30a之一致檢測信號而被儲存之控制信號的僅讀記憶體（r〇m)3〇b。可從此僅讀記憶體 3/b，提供用以對解碼器25a —25z指定連接態樣的控制信唬。備用判定電路3〇-1〜3〇-n之輸出信號係被線連接。藉此在逑擇開關2 6 a - 2 6 z之各個中係分別確立連接路徑，且將不良位元從輸出選擇器2 3中切離。，移位控制電路30，係與行選擇動作並行而進行其備用判定作用，當不良位元從讀出放大器21a_21z輸出時，只有被要求確立選擇開關26a —26z之連接路徑，而不會對選擇動作帶來任何的不良影響可進行不良位元之救濟。成：Π Ϊ救濟雖係可使用備用列電路進行，但是此係構 j莆用列及不良列同時進行選擇動作。不良列在保所以在今不=由於備用列電路係由複數個群組所共用， ^組同時使用備用列時，就有必要進行救 m選擇記憶體單元資料中之-個等）。 @ θ +係概略顯示圖6所示之並行/串列轉#電& & M 圖。在圖12A中，讀出雷糾二”轉換電路的構成 ^intCLK而取入由幹出噥摆#匕3有依内部時脈信 FF1、FF2、.輪出^擇态所提供之資料的正反器反器FFi之閃鎖資依料輸Λ時Λ信號CLKOe而導通用以傳輪正而導通用以傳只、專輸閘TG1，依輸出時脈信號CLKOo 圖示乂傳輪正反器吓2之閃鎖資料的傳輸閑TG2;在未

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9L 3. 29 修正慕之控制電路的控制傳輸的信號並輪出未圖示之控制電路緩衝器電路0B2。下動作，緩衝處理由 1外部的輸出緩衝器的控制下，成為輸出傳輸閘TG1或TG2所電路0B1 ;以及在高阻抗狀態的輸出在此讀出電路Π Φ，1 出速度，係慢於用以也^于並行列轉換時，内部之讀的速度之产7。、 /、疋外部之貧料傳輸速度之時脈信號 2 n 。由輸出選擇器並行讀出的資料，係輸出至 °如圖12B所示，輸出時脈信號CLK〇e K0〇，係刀別與内部時脈信號intCLK之上升邊緣及下 :位準。因而，該等的傳輸閘tgi及，厂刀別在内部時脈信號iumi之上升邊緣及下降邊緣上導二’並傳輸正反器FF1及叮2的閃鎖資料。㉟出緩衝器電路 ’#係與此輸出時脈信號CLK〇e及CLK0〇同步動作。夢此，讀出資料Q，係可在輸出時脈信號cu〇 ^ 下降邊緣輸出。开逯、，水及 J出緩衝器電路0B2，並不需要在進行並行/串列轉 ⑼剧此正反器FF 2之輸出資料，而可設定在輸出高阻抗狀、態二在未進行並行/串列轉換時，傳輸閘TG2係成為非導1 狀態，正反器FF2之閂鎖資料係透過輸出緩衝器電路卯2 = 輸出。在外觀上可利用此並行/串列轉換，縮小依從輸出 I擇裔至感測放大益之距離而固定的資料傳輸時間，且連續週期中，輸出資料，並藉此可與比内部時脈信號在還高速的時脈信號同步，進行資料之輸出（因~而，此並行/串列轉換電路之功能，不特別限定於DDR(雙伴資

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料速率）的構成中）。另外，在輸出電路中，未進行並行/串列轉換昉，一 · 如圖1 3所示，單純地縱向連接2級的正反器，而該等$會反器’亦可構成依輸出時脈信號CLKOe及CLK〇0而"進"的欠正,; 傳輸。此情況，可與内部時脈信號intCLK同岳 2貝料輸出。/進仃賁料之另外，之所以要對正反器FF1、FF2輸出入串列内部次； SIN及串列外部資料3〇1]丁者，此係因透過此正反器以^貝料 FF2、…而形成掃描路徑，且藉由構成邊界掃描暫存器 (boundary scan register)，以對應用以檢測内部不°良之測试（JTAG( Joint · Test · Action · Group)測試）之故。從此讀出/寫入電路r/W至介面電路I/F等部分的電路動作，係與記憶體群組#3-#7共同。因而，此資料讀出部之動作控制，係按照圖1 4所示之讀出動作指示信號READ而在與内部時脈信號intCLK同步動作的讀出控制電路32之控制下進行者。此讀出動作指示命令信號R E A D，係從圖3所示之模式解碼器6b中輸出。圖1 5係概略顯示記憶體單元塊的構成圖。在圖1 5中，與記憶體單元塊MBa-MBc共同，配置有主字線MWLa、 MWLb、…。在記憶體單元塊MBb中，對一個主字線MWLa配置有8條副字線SWL。亦即，對主字線MWLa，配置有副字線 SWLaO、SWLbO 〜SWLa3、SWLb3，對主字線MWLb，配置有副字線SWLa4、SWLb4〜SWLa7、SWLb7。在該等的副字線 SWLaO、SWLbO〜SWLa7、SWLb7與位元線對BLP之交又部

89108727.ptc 第26頁 509944 五、發明說明（24) '- 上配置有記憶體單元MC。在圖1 5中，副字線swLaO〜 SWLa7與位元線BL之交又部上配置有記憶體單元…，且對應副字線SWLbO〜sWLb7與位元線ZBL之交又部配置有記情體單元MC。在記憶體單元塊MBb之兩侧上配置有用以將昌厂字線驅動呈選擇狀態的副字線驅動器。在記憶體單元塊 MBb之一方侧上，對應主字線MWLa配置有副字線驅動器 SDaO〜SDa3，且對應主字線MWLb而配置有副字線驅動器 SDa4〜SDa7。在記憶體單元塊MBb之另一方側上，對應主字線MWLa配置有副字線驅動器SDb〇〜SDb3，且對應主字線 MWLb而配置有副字線驅動器sDb4〜SDb7。、副字線驅動器SDaO〜SDa3，係依主字線MWLa上之信號與來自列解碼器之副字線選擇信號0 0 3而將所對應的副子線SWLaO〜SWLa3驅動成選擇狀態。副字線驅動器別a4 〜SDa7係依主字線MWLb上之信號與副字線選擇信號0 〇〜必3而將所對應的副字線SWU4〜SWU7驅動成選擇狀態。副字線選擇信號0 〇〜0 3，係特定四個副字線中之一個。田彳予線驅動器SDbO〜SDb3，係依主字線MWLa上之信號與副^線選擇信號0 4〜0 7而將副字線sWLbO〜SWLb3驅動成選擇狀態。副字線驅動器SDb4〜SDb7，係依主字線MWLb 上之化號電位與副字線選擇信號0 4〜0 7而將副字線 ⑽U4〜sWLb7驅動成選擇狀態。副字線選擇信號$ 4〜0 7 ’係亦特定四個副字線中之一個。副字線驅動器SDa〇〜及副字線驅動器SDbO〜SDb7之各個，係將二個記憶體單元塊之副字線同時驅動成選擇狀態。藉由將副字線驅

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五、發明說明（25) 動為父互配置在記憶體早元塊之兩侧上，以緩和副字線辱區動益之間距條件’並以南密度配置副字線。副字線驅動器S D a 0〜S D a 7、S D b 0〜S D b 7之各個，係包含有響應群組選擇信號0 BK而導通，而傳輸所對應之主字線MWL(MWLa或MWLb)上之信號電位的傳輸閘T3 ;傳輸導通時對應之副字線選擇信號0 i(i = 0〜7)的傳輸閘T4 ;以及響應所對應之副字線選擇信號4 i而導通，且將來自傳輸閘T3之信號傳輸至所對應之副字線上的傳輸閘T5。在副字線SWLaO〜SWLa3之各個上，係設有響應來自列解碼器之重設信號0 a〜d而導通，並將所對應的副字線保持於非選擇狀態的傳輸閘T a〜T d ’而且同樣地，即使對副字線SWLa4〜SWLa7而言，係亦設有響應來自列解碼器之重設 h號0 a〜d而導通，並將所對應的副字線保持於非選擇狀態的傳輸閘Ta〜Td 〇即使對副字線SWLbO〜SWLb3及SWLb4〜SWLb7而言，係亦設有分別響應重設信號0 e〜h而選擇性地導通，並將所對應的副字線保持於非選擇狀態的傳輸閘Ta〜Td。記憶體單元MC ’係具備有電容器與電晶體。在動作時，對應被指定位址的列之主字線MWL係被驅動成選擇狀態。現在，係就副字線SWLaO被驅動成選擇狀態的動作加以考量。群組選擇信號0 BK係處於Η位準的選擇狀態，且在副字線驅動器SDa0〜SDa7及SDb〇〜SDb7中，傳輪閘T3係全部處於導通狀態，而主字線MWL上之信號電位係被取入於副字線驅動器内。當主字線MWLa被驅動成選擇

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狀心、日守在田丨】子線驅動器S D a 0〜S d a 3中，傳輪門τ 4合莫 $ ’而將副字線選擇信號0 〇〜0 3傳輸至所對；的‘字線乂二：上'3上。當副字線SWLa0被選擇時，副字線選擇 « k 4就為選擇狀態位準，其餘的 1〜㈣則維持“立準。“，此Η位準之副字= = 〇就可透過傳輸閘Τ4而傳輸至副字線上，而傳輸問會導 Ιπϋν也將傳輸閘Τ4維持於導通狀態。在其餘的副字 j焉動為SDal〜SDa3中，副字線選擇信號01〜必㈠紅位準，且可透過傳輸閘T4將^位準之信號傳輸至對應副字線上’且傳輸閘T 5會維持非導通狀態。方面’在重設信號0 a〜d之中，除了重設信號必a 之外，重設信號0 b〜d全部會變成Η位準，而非選擇副字線了刀別依傳輸閘T b〜T d而保持於接地電壓位準。重設信號0 a〜d被採用的理由如下。、當主字線MWLb為L位準時，若副字線選擇信號0工〜0 3 為L位準’則在副字線驅動器S D a 5〜S D a 7中，傳輸閘τ 4及白S受成非導通狀態，副字線就會成為浮動狀態。為了 =止此種情況，係將重設用之傳輸閘Tb〜Td設為導通狀 ^ 以防止此非選擇副字線變成浮動狀態。、在副字線驅動器SDbO〜SDb3中，主字線MWLa即使被驅動成選擇狀態，副字線選擇信號0 4〜0 7亦會全部成為L位準之非選擇狀態，而副字線^1^〇〜^[^3則保持非選擇狀態。藉此，利用一個副字線驅動器將二個記憶體單元塊之副

89108727.ptd 第29頁 509944 五、發明說明（27) 字線驅動成選擇狀態。另外’群組選擇信號0 BK，係依亞克特位址信號而生成。副字線選擇信號0 〇〜0 7及重設信號0 a〜h，係依來自列預解碼器之預解碼信號而生成。圖1 6係顯示讀出資料匯流排、寫入資料匯流排及感測放大器區的構成圖。在圖丨6中，係對記憶體單元塊Μβ之位元

線對BLPaO〜BLPa3及BLPbO〜BLPb4，配置有讀出資料線 1 2ra及1 2rb與寫入資料線對1 2wa及1 2wb。讀出資料為小振幅信號’為了要防止受到雜訊之影響，而此讀出資料線 12ra及12rb ’係具有扭轉（^丨^)構造。相對於位元線對BLPaO〜BLPa4，在此記憶體單元塊Μβ之一方侧上，配置有感測放大器電路SAa〇〜SAa4。相對於位元線對BLPbO〜BLPb4，在此記憶體單元塊MB之另一方側上配置有感測放大裔電路S A b 0〜S a b 3。該等的位元線對 BLP(總稱為位元線），雖係顯示在鄰接記憶體塊間共有，' 但是如後面所示可利用位元線分離閘在塊間分離。可利用將感測放大器交互配置在一個記憶體單元塊MB之位元線 BLP之兩側上的交互配置型共用感測放大器構成。在此： 1 6中’用以分離鄰接記憶體塊間之位元線對的位元線八。

閘，為了簡化圖式而未顯示。在選擇記憶體單元塊抑二離此記憶體單元塊MB之兩側的記憶體塊之位元線對，^ ’ 未圖不之位元線分離閘，從此記憶體單元塊懸一 BLP分離。位凡線對又’設有對位元線對BLPaO〜BLPa3響應讀出源極、释信

509944 五、發明說明（28) 號RS0〜RS3而被選擇性地活性化的讀出閘放大器RGaO〜 RGa3。又，設有對位元線對BLPa4及BLPa5，同樣依讀出源極選擇信號RS3及RS2而被選擇性地活性化的讀出閘放大器。鄰接該等的讀出問放大器RGaO〜RGa3，並配置有響應寫入源極選擇信號WS0〜WS3而選擇導通之寫入行選擇閘WGaO 〜WGa3。同樣地，設有即使對位元線對BLPa4及BLPa5，亦可響應寫入源極選擇信號WS0及WS1而選擇性地導通的寫入行選擇閘WGa4及WGa5。同樣地，設有對於感測放大器電路SAbO〜SAb5，可依讀出源極選擇信號RS4〜RS7而選擇性地被活性化的讀出閘放大器RGbO〜RGb5，又，同樣地，設有響應寫入源極選擇信號WS4〜WS7而選擇性地導通的寫入行選擇閘wGbO〜WGb5。讀出閘放大器RGbO〜RGb3係對應讀出資料線1 2ra及1 2rb而设’且言買出閘放大器R G b 4及R G b 5係對應讀出資料線1 2 r c及未圖示的讀出資料線12rd而設。同樣地，讀出閘放大器 RGaO〜RGa3係亦對應讀出資料線I2ra及I2rb而設，且&出閘放大器RGa4及RGa5，係對應讀出資料線12rc 而設。讀出閘放大器RGaO〜Rga5及RGbO〜RGb5之各個，係包含有所對應之位元線對鄰接在各自的閘極上，且其源極接= 所對應之讀出源極選擇信號，以構成汲極連接所對廡之讀出資料匯流排線之差動電路的M0S電晶體Te&Tf。按^所# 對應之感測放大電路的閂鎖資料，所對應之讀出資料''線

509944 五、發明說明（29) (被預充電成電源電壓位準）即可放電。寫入行選擇閘W G，係包含有依所對應的寫入源極選擇产號WS(WS0-WS7)而導通，且將所對應之感測放大電路<連接θ 在所對應之寫入資料線上的傳輸閘Tg及Th。在圖1 6所示之交互配置型共用感測放大器構成中，可選擇記憶體單元塊MB兩侧之感測放大器區之—方侧的感測= 大電路。亦即，在資料讀出時，讀出源極選擇信號rs〇〜 RS7之一個會被驅動成選擇狀態之l位準，而在四個ϋ讀出問放大器之組中，有一個讀出閘放大器會被活性化。在資料 =:!，寫入源極選擇信號ws〇〜WS7之-個會被i動成k擇狀悲之Η位準，且在四個寫入行選擇閑之組中問會成為導通狀態。因而，在-個記憶體 4二:：'!被驅動成選擇狀態之後，可進行此1列之 3己丨思體早凡的半導體積體電路裝置18個單次 ^ ^ ^ t # Μ ^ # ^ ^ 〇 „ ,〇1 ,tJ ^ 4 K位元的情況，因而，讀出資及 ·- 、、之匯流排寬會成為512位元排及寫入資料匯流排另外，寫入源極選擇信號WS() 〜WS7， M0〜WA7與WAA0〜WAA5之中的3位元之/人由寫入位址U 出源極選擇信號RSO〜RS7，亦可有一如° 1生成，有讀 m 7总f 唬之組合而被驅動成選擇狀能。 ::概略顯示本發明實施形態擇貧料讀出部之踗菸沾摄上卞命體圮fe衮置之 SWL之交又部而配以成圖。對應百记fe體早兀MC，且在位元線對BLp上

^09944 五、發明說明（30) 耦合感測放大器電路SA。此位元線對BLp 放大器RG而叙合在讀出資料線對丨2r上。此鈐==出閑 1 2r，係透過接受選擇信號分s的讀 =^，對讀出放大器2U上。此讀出放大器211，係；搞合' 活性化信號0 PAE之活性化而進行放大動作，‘Π大器 J多工器/選擇器而將已放大的信號傳輸至輪出：：級串列轉換電路上。 4之並仃/ 口貝出閘放大器RG係具有一對的M0S電晶體Te &Tf。在讀出資料線對12r上，連接有將此讀出資料線預充電及等化至電源電壓Vcc位準的預充電路4 ，充電/等化電路40，係在資料讀出時，具4二電：二。線對1 2r之振幅限制功能，用以防止資料讀出山資料線對12r之振幅變化很大的情形。項出 ^圖18係顯示本發明實施形態1之半導體記憶裝置之資讀出時之動作的時序圖。與時脈信號cu同步提供命令\ ^在’係考慮在週期#C1中提供列存取指示信號⑽^二狀悲。，與此列存取指示信號R0WA同時被提供的亞克特群組位址信號ABO-AB7及亞克特位址信號AA〇 —AA1〇，而進行記，體塊之選擇、、主字線及副字線之選擇，接著，感測放大态電路SA可依感測放大器活性化信號必SAE而被活性化。感測放大器電路SA，在活性化時，用以差動放大所對應之位兀線對BLP之電位。在圖1全局資料匯流排8中係顯示在位το線對BLP上讀出Η位準之資料時的信號波形。感測放大器電路SA，通常，係將位元線對BLp之位元線乩&ZB]L，驅五、發明 1¾明（31) " --—-- $成電源電壓Vcc及接地電壓位準，接著閂鎖該驅動電 /$ 〇

在習知技術中，在完成該感測放大器電路SA之感測動，^確定位元線對BLP之電壓位準之後，可允許施加行 =取命令。亦即，在圖丨8中，允許在時脈週期#c3中提供 =:資料讀出的讀出動作指示命令信號READ。然而，在/本貫施形態1中，在依此感測放大器電路SA ，中，允許顯示下一個資料讀出的讀出動作指； EAj之施加。當接在此列存取指示信號r〇wa之後而提供讀出命令時，就會以早於一般週期的時間使讀出脈衝活性、 ΐ L以將對此讀出閘放大調的讀出源極選擇信號RS驅動擇狀態。此讀出閘放大器RG，係由差動電晶體對^及 T 一f所構成，該等的M0S電晶體Te&Tf之閘極，係耦合在位疋線對BLP之位元線上。因@，在感測放大器電路sa之感測動作期間中，即使此讀出閘放大器RG被活性化，出\ =線對12r與位元線對BLP，亦可作電性/物理性分離、，此、讀出資料線對12r之電壓，只會依位元線對BLp之電壓而變化，對感測放大器電路SA之感測動作不會帶來任何不良的影響二藉由充分增寬用以規定讀出閘放大器“之活性化期間的頃出脈衝之脈寬，則即使在M〇s電晶體Te及以之電壓 ^為比較小的期間，亦可充分使讀出資料線對丨2r之電壓 2自:：而二ί此讀出資料線對…之電壓位準充分變化的狀恶下，稭由使對讀出放大器21丨之前置放大器活性化信號0 PAE活性化，則即使在時脈週期#C2施加讀出動作指

509944 五、發明說明（32) 示命令信號READ，亦不會對記憶體資料帶來任何不良的$ 響而可進行記憶體單元資料之讀出。〜在感測放大器之感測動作完成之後，會依與時脈信號 CLK同步所提供的讀出動作指示命令信號⑽⑪而發生讀出脈衝’且依内部時脈信號使讀出閘放大器RG活性化。此犄，即使a買出脈衝之脈寬很短，位元線對BLp之電壓位準亦處於確定狀態，而讀出資料線對丨2r之電壓，可比讀閘放大器RG還被充分地驅動。、亦即，在時脈週期#C3中，以與習知同樣的時間執行讀出放大态2 1 1之活性化為其一例，且讀出閘放大器Rg之活性化亦以例如與習知同樣的時間執行。另一方面，在週期#C2中，以早於習知之時間使讀出閘放大器RG活性& 化，且將其活性化期間取得比習知長。讀出放大器2 1 i之化時間，在時脈週期#C2及#C3中係為相同，在充分產，出資料線對l2r之電位差的時間點上前置放大器活性化仏戒0 PAE可被活性化。，1 9係概略顯示本發明實施形態1〜压一 Μ…叫〜 ::m冓成圖。此圖19所示的控制部，係包含於圖1所示式=控制電路6中，更具體言之，係包含於武角午碼器6b中。 ,| 號4圖A1 而9 L控制信號產生部，係包含有依列存取指示< 與士產生脈衝信號必PA的單觸發脈衝產生電路4 1 ;巧 ‘令信號intCLK非同ΐ動作，且提供讀出動作指^ σ ^ D時，用以產生單觸發之脈衝信號必pB的單角五、發明說明（33) ^脈衝產生電路42 ;依内部時脈信號intCLK而取入作心示命令信號READ的閃鎖電路43 ;響應内部時脈信號動 ^tCIf之上升而使閂鎖電路43之輸出信號通過的AND電路 :響應MD電路44之輸出信號之上升而 = 以及μ白！= 脈衝信號_及0PC的0R電路46; ^依來自早觸發脈衝產生電路41之脈衝信號0pa而選作與來自單觸發脈衝產生電路45之脈衝 L 5虎0 PC之一方以生成讀出脈衝的多工器47。

t自單觸發脈衝產生電路41之脈衝信號必P ί:指示信號嶋之後，感測放大器會動作，且變Ϊ: 位被充分擴大為止所需要的期間活性；：成；觸發脈衝產生電路41，亦 =狀心早作，且亦可非同牛fww m 〃、 P ^lntCLK同步動群电π 11 作（因列存取命令與讀出命令對同一 =、、、不a以相同的週期提供之故）。多工哭〇，彳;i;:衝信號0ρα為活性狀態時’會績電⑽之輸早出號係依群組控制電路與位址信一方面，來自i _八此乜唬CLE提供至行解碼器中。另可丄電路45之時脈信號州，亦控制電路48上。為活性化信號0PAE等的輸出資料讀出動作，：”48 ’係共同在各群組中控制定行選擇期間。輪項出脈衝係以各群組單位決輪出控制電路48 ’係一併控制移位電路之五、發明說明（34) :讀出資料匯流排之匯流排選擇及並行/串列轉換電路中的資料輪出動作 κ丁，平歹】轉說明此圖19所示的控制信號產：部=2。°所示之時序圖在内部時脈信號intCLK之 1信號_A時，單觸發脈衝產生電路4丨’ / 取指在内二寬衝信號0 PA。依列存取指示信號_可 (主丨成列^擇動作指示信號（R0WA)，且可進行字線 ^ρα 充八辨Π ^ 動作’而變成位元線對之電壓差被充分擴大的期間（tSA)H位準。土左m 在時脈週期#Ca内，提供读ψ私从4t 一入人此讀出動祚扣- A人丄出動作和不命令信號READ 〇

且右 θ不°Ρ々仏號READ，係對内部時脈信號intCLK up)時間tsu。單觸發脈衝產生電路42係依項出=作才曰不命令信號READ，而以與内部時脈信號 iό π f步產生單觸發之脈衝信號必PB。多工器47，係期η # 叙脈衝產生電路41之脈衝信號必PA被活性化的读f ^擇電路46之輸出信號以生成讀出脈衝。因而，此 ^氏衝，在内部時脈信號intCLK之時脈週期#ca内會變成1性狀，，且可執行行選擇動作。此時，當然，群組位 ^號及項出位址^號亦具有相同程度的建立時間。從邏輯電路塊來看，由於很容易控制信號輸出時間，所以命令及位址信號可在相同的時間輸出。依^讀出脈衝，行選擇系電路（位址閂鎖、行預解碼器及灯解碼器）就會動作，且在時脈週期#Cb開始之前，會從 89108727.ptd 第37頁刈9944 案號 89108727 913· 29、, 修正日月五、發明說明（35) 時脈週期#〇8，開始行選擇動作在時脈週期#cb中當内部時脈信號intCLK上升至H位準時，就可依問鎖電路43及AND電路44取入此讀出動作指命令信號READ，而單觸發脈衝產生電路45，會依此讀出' 作指不命令乜^READ產生單觸發之脈衝信號必pc。〇R 46，係取脈衝信號0PB及0PC之邏輯和。因而，即使發之脈衝信號0ΡΒ下降為LM，讀出脈衝，依然 1 位準，且可進行行選擇，並進行對料 = 元線上之記憶體單元資料。只出位 =來自單觸發脈衝產生電路45之脈衝信 c 制電路48 ’會使前置放大器活性化信號州E活性化，出且控 = 可進行在讀出資料匯流排上所讀出 1 2 貝。在此，係將提供讀出命令之後 1此Λ效貧料為止所需要的時脈週期數（行魅）設為 1。此心況，可從時脈週期#Cc輸出有效資料。輩示信號嶋被提供且經過預定期間時，來自 =衝產生電路41的脈衝信號ΡΑ就會下降為L位準， ί & ΐ γ啼就會被設定在用以選擇單觸發脈衝產生電路45 之輸出信號的狀態。玍土电崎40 在時脈週期# C C中當再次提供綠 READ時，單觸發脈衝產&路4二出動？"令信號 0ΡΒ及0PC。梦而f 2及45白會產生脈衝信號電路41之脈衝信號^ pA而.g # + :，來自早觸發脈衝產生之脈衝信號0PC以生成讀出脈產生電路45 衡因而，在時脈週期#Cc 89108727.ptc 第38頁 509944 五、發明說明（36) 中可依内部時脈信號intCLK而執行行選擇動作。在脈衝信號0 PC被活性化且經過預定期間tPA之後，前置放大器活性化彳s號0 PAE就會被活性化。因而，在時脈週期及 #Cc中，前置放大器活性化信號0PAE，會對内部時脈信號 intCLK ’以相同的時間活性化。另—方面，讀出脈衝，在列存取命令被提供的下一個週期中，其前緣，會提早讀取命令之建立時間，此讀出脈衝之後緣（非活性化），即使在時脈，期#Cb&#Cc之任一個中亦為相同（依脈衝信號0ρ(：而決定後緣）。因而，無論是否在讀出命令施加週期中，亦可將前置放大器活性化信號P A E之活性化期間設為相同。圖21係概略顯示列選擇系的構成圖。在圖21中，圖4所群，鎖器6m，係包含有與内部時脈信號in· 。/ L取入項出群組位址信號肋的讀出群組閂鎖電路 t; /Λ依脈衝信號0 p A而選擇讀出群組位址信號_ 碩出鮮組閂鎖電路6ma之輸出信號之一 (MUX)6mb 。夕如取==鎖器6Q，係包含有依内部時脈信號intCLK而立址信號_讀出位址閃鎖器電路6叩’·以哭‘路(Γ νΐ0ΡΑ而選擇讀出位址信號RA與讀出位址問鎖 :出信號Λ—方的多工器6qb。來自此讀出位 *读屮^:, f心#u，可提供至讀出預解碼器6w上。來 “輸出’ J讀出群組位址信號與讀出預解碼器的預角午碼#唬，可提供至包含於群組BK内的讀出 89108727.ptd 第39頁 ^U9944

電路50上此讀出行選擇電路5 〇你β仃選行選擇控制電讀出而被活址信號之讀出被活性生成讀在此列存取期中，是行致決定讀另外提供至了使該時間不上分別另外令。然生成行資料的明。内入資料路及行解碼器兩者。 $馬：6、W ’係可依讀出脈衝(或行致能信號CLE) 。钱+ =預解碼來自讀出位址閂鎖器6(1的讀出位群二π H ^擇電路5 〇，係依來自讀出群組閂鎖器6m 二Ϊ Ϊ 與讀出脈衝（或是行致能信號CLE)而出、I ^來自讀出預解碼器6W之行預解碼信號以出源極選擇信號RS。閂鎖器6 m及6 α Φ兹ώ 恶夕人八、士坦置多工器6-及6心，即可在 “；位：J = 口下：：週期舆該週期以後的週能信幻而進VWU精作此’就可依讀出脈衝（或出源極選擇心说f Ξ所不之構成中，相同的行致能信號CLE可以：：器6w及讀出行選擇電路50上。然而，為同二：Π碼器6w及讀出行選擇電路50之活性化提供。的仃致能信號，亦可構成在不同的時間而在說:月：可在每一時脈週期中提供讀出命 :址Γ成二讀出命令時’即使為會在内部自動 ίί=ϊ:1的半導裝；’亦可適用於本發 m ' 亦可/刀別3又有碩出資料匯流排盥寫 '-排，或可為同時傳輸讀出資料與寫入資料的广0

509944 五發明說明（38) 共用資料匯流排。、如以上所不’若依據本發明之實施形態1，則由於係構成用^提供列存取命令之後於預定期間内被提供的最初之靖出〒令與以後之讀出命令，以使行選擇動作開始時間 =^ 士所以可縮短提供列存取命令之後至輸出有效資料止的日守間，而可實現高速存取。 …、【實施形態2】次=22係概略顯示本發明實施形態2之半導體記憶裝置之寫入部的構成圖。纟圖22中，資料寫入部，.係包 ^ :入動作指不命令信號WRITE取入由並行/串列（s/p)轉入緩供之寫入資料D〇_D5U與遮罩資料M〇_M63的寫宮A」:“路60 ;用以選擇來自寫入緩衝器電路60之内邻位元寬的位元寬選擇電路61…擴張來“ 7=6=之遮罩資料…)之位元寬的位元 ^ r , 為了避開不良§己憶體單元而進行移位·動作以二輪寬選擇電路61之内部寫入資料的移位電路乂料= i刀離不良位70而對來自位元展開電路6 2之遮罩資移位電歡^ ^ ^ 移位電路64之遮罩資料而選擇性地輸出活==;65;以及響應寫入驅動器致能信侧之 ^ ^ 4J-化且依來自寫入選擇電路65之寫入資料而寫排m(及備用寫入資料匯流排卿的寫入緩衝器電路60，係對應圖7所示之介面電路W，位 7 五二發明說明（39) 一 ϋ選ί電路61、纟元展開電路62、移位電路63及移位電，係對應圖7所示之多工器/選擇器MUS，而寫入坚雷65及寫入驅動器電路66，係對應圖7 讀k 電路R/W。涉罝咨粗办〈口貝出/寫入否對Γ貝個，係對寫入資料指定是否位兀組之寫入資料施加遮罩（禁止寫入）。疋圖23係概略顯示圖22所示之含於 =巧構成圖。在圖23中，寫入緩衝器=内；寫資β ^ 雙成輸出高阻抗狀態以取入寫入貝，或是遮罩資„)的寫入緩衝器6。：入 = = 之建立時間内使寫入緩衝器心Ϊ以 1舄入貝料Dln(或是内部遮罩資料Min)。位凡覓選擇電路61，係變雍入緩衝器電賴所輸出的之位元寬而選擇寫概略顯示圖22所示之位元成成8位元之遮罩資料Ma= 2 \係將1位元之遮罩資料Μ擴張線來實現。此遮Λ 資料，而對記憶體單元：刀別對應1位70之寫入遮罩。之貝枓寫入，以分別在個別上施加移位電路63及64，係具備有盥同的構成，利用其連掊跋：有”圖10所不之移位電路22相元寬選擇電路6 1及位元屎^之切換，以分離不良位元與位言，亦可藉由進之輸出。對遮罩資料而此寫入貢料同樣的移位動作，而正確 89108727.ptd 第42頁 509944 五、發明說明（40) 地對寫入資料施加遮罩圖25係概略顯示圖22所示之寫入選擇電路65及寫入驅動電路66的構成圖。在圖25中，寫入選擇電路“，係包含有對由移位電路63所提供的内部寫入資料Din而設的二個正反器65a及65b。正反器65a及65b，係可利用選擇信號必別而選擇其—方。正反器65a及65b ’由於係對應測所以為了形成資料傳輸之掃描路徑而具㈣及乂列外部輸出謂。該等的正反器65 J65b= 入依日寸脈仏唬而取入遮罩貧料Ml。正反器65a及65b，亦可 J ” ：料Mi為有纟，且指示在資料寫入上施加遮，汉=成寫入驅動器66a及66b變成輸出高阻抗狀態的狀能。在此，對正反器65a及65b提供共用的遮罩了 ^ ^ ^ f ^ ^ , ^ „ Λ Λ Λ/ 12w之數的ι/2之故。 |心呙八貝枓線對對於正反器65a及65b之各個，係設有響之活性化而被活性化且分㈣ 12wa^2wb的寫入驅動器66a及_。包含於該等66内十入驅動态66a及66b，係在所對應之正寫擇狀態時或是被施加遮罩時，會變成輪出高^ 另外^在圖25所示之構成中，可在寫入選擇電= 供遮罩資料Mi。此遮罩資料Mi，係從正反哭提 k 動器電路66上，可依此遮罩f Wi 二動^入驅圖26係顯示記憶體單元MC之資料寫入路徑的圖。在圖π

89108727.ptd 第43頁五、發明說明（41) 中’係以1位元夕宜次在圖26中，正寫„貝料傳輸路徑為代表。内部寫入資料Di 係包含有依内部時脈信號而使之寫入資料^ t =輪間⑽1 ;閃鎖通過傳輸間— 取入遮罩資丄以及與内部時脈信號同步列彳閃鎖器電路65a2，係為了形成串二有串列内部輸出…及串列外部輸出 :星；：；鄰接閃鎖器間，進行資料之傳輸。輸迚罩ΐ料^，65a3，係包含有與内部時脈信號同步而傳 ΐΐ的=7傳:以 _電路72，·接=衝RST及清除脈衝W的信號，以將 =2之輸出信號與反相器71之輸出 ^73 · jv « m 。號傳輸至反相器71之輸入部的NAND電 =衝;^m轉之輸出信號的反相器74。重響應寫入脈衝之非活性化、廿Γ 糸寫入動作完成後料壯能 Λ 性化並在預定期間驅動成Η位準之活性狀恶，以使被設定之遮罩資料初期化。早之活咕wL'驅動器66a，得、包含有個別接受寫入驅動哭致处r 5MDE與閃鎖器電路65a2之輸出二“: 反轉閃鎖器電路65a2之輸出信號的反相器=66二；= 制電路65a3所輸出的遮罩信號選擇性地形成動作狀'雜罩$ 依ND電路66al之輸出信號驅動寫入資‘^ 。相緩衝繼；用以接受反相議之輸出信號的二 89108727.ptd 第44頁 509944 五、發明說明（42) 動器致能信號WDE的AND電路66a2 ;以及佑、廢罢^ μ， 65a3所輸出的遮罩信號選擇性地狀玉日，路一部寫入資料而驅動=

反相緩衝器6 6 a 5。 J J L 日士緩衝器66a4及66a5，係當遮罩資料"η位準 ί二ϊ ΐ作狀恶’且對另一方提供遮罩資料Mi禁止資料寫入的遮罩指示時，會變成輸出高阻抗狀態。在此正反哭二Λ广完成後，清除脈衝CLR而設定成遮罩“ 心一悲反相級衝恭66a4及66a5，會變成動作狀離， =and電路66al&66a2之輸出信號，將寫入資料線12^及 wj ’分別驅動成電源電壓Vcc位準。利用遮罩資料與入驅動器致能信號WDE之邏輯合成，亦可構成寫入驅動; 於非活性時（禁止資料寫入時）變成輸出高阻抗狀態。°° 在寫入資料線12wi及12wj上，分別設有於預充電指示俨號ZPR活性化時導通，使該等的寫入資料線12wiw2wj預口充電至電源電壓Vcc位準的P通道M0S電晶體75a及75b ;以及依用以接受寫入脈衝信號wsp與來自遮罩控制電路65U 之遮罩信號的AND電路76之輸出信號而將寫入資料線丨2wi 及12wj電性短路的p通道M〇s電晶體75c。預充電指示信號 ZPR，係在寫入脈衝信號WSP活性化時，驅動成非活性^ 的Η位準。〜寫入資料線對12wl，係透過寫入行選擇閘WG而連接在位元線對BfP上。在位元線對BLP上，配置有響應感測放大器活性化信號SAE而活性化的感測放大器電路SA及記憶體單麵

509944 五、發明說明（43) ^----— _____ 元MC。此記憶體單元MC係對應副字線SWL與交叉部而配置。 ”131疋線對虬？之寫入行選擇閘WG，係包含有響應寫入源極、g 導通的傳輸閘Tg及Th。其次，參照圖27所示^ ^信號WS而而說明此圖2 6所示的寫入路徑之動作。之^號波形圖在時脈週期#C0中提供列存取指示信號的^ 定的群組中執行列選擇動作。接著，選擇 \且在被指資料可在所對應之位元線對BLp上讀出。在之冗憶體單元位準資料被讀出的狀態為其一例。圖25中，係以Η 在下一個時脈週期#π中提供寫入動 WR I TE，且可執行行選擇動作及資料寫入。日J咋令信號時，不會完成感測放大器電路SA之感測此寫入動作線對BLP之振幅不足的狀態執行資料之，而會以位元

:入時，預充電指示信號ZPR會變成11位’作。在資料 M〇S電晶體75a及751)會變成非導通狀能。且預充電用之貧料寫入上施加遮罩的狀態時，and電/遮罩貧料Mi在位準，等化用之M0S電晶體75c會之&輸出信號為L 料線12wi及I2wj會短路。、f ^通狀恶，而寫入資在此感測放大電路之感測謂可依寫入脈衝而驅動成選擇寫入源極選擇信導通，而位元線對BLP會電勉八释狀匕、—寫入行選擇閘WG會在資料寫入上施加遮罩曰的狀離口在寫入資料線對〗2wl上。 1 2 w 1之預充電電荷，合 =’只有此寫入資料線對大器電路SA，由於高；位位元線對BLP上，而感測放凡線之電位會更加上升，所 509944 五、發明說明（44) 行感測動作。低電位側之位元線，係包含於感 = 内的n通道M0S電晶體之驅動力很大，而彳電成接地電位位準。由於等㈣樣s電晶體75c為 ^通狀悲，所以此寫入資料線12幻及12 而該電壓位準會降低。因ίϊ電T而 ί 位i 1及12wj會依感測放大電路之充放電而發另：=’當遮罩資料Ml_位準，且顯示資料寫入日守，二恶反相緩衝器66a4及66a5，會變成動作狀離。當寫 ==Γ ΓΕ驅動成H位準之活性狀態時電、 ==宜寫入資料’而三態反相緩衝器_ ί進:卜=入資料傳輸至寫入資料線12wi及12…上。 ί Γ等二:二時雷，電路76之輸出信號亦會變成Η位電日日體7 5 c亦會處於非導通狀能。三態反相緩衝器66a4及66a5之駆動六 ^ ^ 心路SA之驅動力還十分大，】之： = = 測，士電路之感測資料，會依寫入資料而變化。 ' 當完成寫入動作時，來自遮罩控制電路65心之清除脈衝CLR而變成寫入指千壯浐。號了依合變成l位準，而悲，and電路76之輸出信號曰艾成，而預充電指示信號ZPR，亦會變成，铲預充電及等化至電源電壓…位傲成非導ΐ狀r ::化動作時，寫入行選擇閘Μ，會於分離狀態。在此寫入完成時寫入線對12wl會處户兀成日才，感測放大器電路SA，第47頁 509944 五、發明說明（45) 更進一步進行放大動作，位元線對BLp之電壓，會分別驅動成電源電壓Vcc位準之Η位準及接地電位GND位準之L位準。

在時脈週期#C2中可在此提供寫入動作指示命令信號 WR ITE。在此時脈週期#C2中感測放大器電路會完成烕測動作’而位元線對BLP之電壓，會以Η位準及L位曰準^定^ 在此時脈週期#C2中，首先可依寫入動作指示命令信號 WRITE提供遮罩貧料Ml及寫入資料Di。藉著A仙電路Μ"及 66a2會依寫入驅動器致能信號WDE而生成内部寫入資料。依遮草資料Mi之邏輯值，三態反相緩衝器“^及““可設定在輸出高阻抗狀態或動作狀態中之一個狀態。又，p通道\〇S電晶體75c可依遮罩資料選擇性地設定^非導通狀態或是導通狀態中之一個狀態。p通道M〇s電晶體75a及75b，係，寫入動作時，為非導通狀態。由於感測放大器電路以之感測動作完成，且位元線對BLP之電壓振幅十分大，所以此位元線對BLP之電壓差會變得十分大。因而，由於係依寫=資料設定此位元線對BLP之電壓，所以寫入脈衝^ 之脈見，可設得比時脈週期#C1大。藉此，在資料寫入

時^位元線對BLP之電壓就會依寫入資料線對12“上之寫入貧料而變化。 ^貧料寫入遮罩被提供時，p通道M〇s電晶體75c為導通而三態反相緩衝器66a4及66a5，為輸出高阻抗狀 n i ϊ狀悲τ，寫入源極選擇信號ws可依寫入脈衝驅j 成l擇狀態，巾當位元線對BLP與寫入資mm2wi㈣

509944 五、發明說明（46) 合時’電荷就會在位元線對BLP與寫入資料線對1 2wl之間移動。在感測放大器電路SA中，放電能力大於其充電能力且寫入資料線對1 2 w 1之電壓位準會降低。然而，感測放大器電路SA，不會受到寫入資料線對丨2wl之電壓降低影響，而會穩定地將位元線對BLP之電壓位準固定在η位準及l位準。在此，ρ通道M0S電晶體75c，於資料寫入遮罩時呈導通狀態’係在完全將寫入資料線12^及12幻形成浮動狀態的情況，於位元線對BLP與寫入資料線對12幻連接時，就u 會在此位元線對BLP上發生逆相的雜訊，且有可能發生感測放大态電路SA之誤動作。由於雜訊發生時同相之雜訊會在感測放大态電路SA之感測節點上產生，所以會將ρ通道 M0S電晶體75c維持於導通狀態。藉此，在感測放大器電路 SA之感測動作時，即使位元線對BLp之電壓振幅很小時，可依寫入資料高速使此小振幅信號反轉，而在遮罩時不會對感測放大電路之動作產生部良影響。圖28A係概略顯示感測放大電路SA的構成圖。感測放大器電路SA，係包含有由n通道N通道M〇s電晶體NQ1及叫〇所形成的N感測放大裔、及由ρ通道ρ通道M Q S電晶體p Q 1及p Q 2 所形成的Ρ感測放大器。對Ν通道M0S電晶體NQ1及NQ2之源極節點供感測放大器活性化信號0 S Ν，而對ρ通道ρ通道M0S電晶體PQ1及PQ2之源極節點提供感測放大器活性化信號4 SP。感測放大器電路SA係用以差動放大位元線虬及 ZBL之電壓。在感測動作期間中，位元線BL AZBl係耦合在寫入資料線12wi及12wj上。在資料寫入遮罩時，如圖28β

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位之位TL線從寫入資料線注入所示，位準會面，被大器放次驅動大，而不會發資料線號WS之態下可衝WS之感測放態0 在南電上升，注入於電，其成接地注入電生問題對所耦活性化電|馬合活性化大電路而p感測放大器之感測動作會加亲何’其電壓低電位之位元線上的電荷，可另一方電壓一旦上升的低電位 ]用N感測放 Φ )低電位之位70線電位，合再電位位準。此因N感測放大器曰再何t,電位之位元線的電壓位準之上升幾手。在感測動作期間中可縮短位 2 2十 :?間，且可減慢此時的寫入源極選擇作 Β寸間，在位元線對之電壓差形成比較大的狀位7L線對與寫入資料線。因而’ 期間㈣’亦可在感測動作期間中，；可：之感測資料充分地設定在按照寫入資料的狀圖29係概略顯示產生與資料寫入相關之控制信號之部分構成圖。在圖29中，寫入控制信號產生部，係包含有依列存取指示信號R0WA而產生單觸發之脈衝信號0 ρΑ的單觸發脈衝產生電路41 ;依内部時脈信號intCLK取入寫入動作/旨不命令信號WRITE的閂鎖器8〇 ;依内部時脈信號intCLK傳輸此閃鎖器80之輸出信號以生成脈衝信號0 pG的―^電路 81 ;使AND電路81之脈衝信號0 PG延遲時間。的延遲電路 82 ;使延遲電路82之輸出信號延遲時間d2的延遲電路83 ; 使延遲電路83之輸出信號反轉的反相器84 ;接受延遲電路 82之輸出信號與反相器84之輸出信號以生成脈衝信號0 PD 的AND電路85 ;接受來自AND電路81之脈衝信號0 PG與反相

89108727.ptd 第50頁五、發明說明（48) 以及2 ί S :虎以生成輪出脈衝信號0 PF的AND電路86 ; AND f路85 蜀發脈衝產生電路41之脈衝信號0ΡΑ而選擇 ^之方Λ衝们虎0 PD與娜電糊之輸出脈衝信號必單觸發脈衝if C:多工器⑽x)87。觸發脈衝產生電路，係具備有與前面，所示之單 ROWA之德rf 问樣的構成’在提供列存取指示信號大電匕會在内部㈣，且利用此感測放的期間4=在二=電壓差似夠大小為止内二窝二一二2之寫入脈衝WP係提供至分別包含於群組Μ 選擇控制；：及ί:88上。寫入行選擇電路88，係包含行入位：信麵二性群位址信入源極選擇信號作以生成寫間，係由寫入脈衝wp= 延擇之活性化期群ίΙΓ宜電路86之脈衝信號0pf，仍是提供至共同設於生成寫A”電路89上。此寫入控制電路89，係用以生^寫入動盗致能信號綱、預充電指示信號入貝料線等化指示信號（寫入脈一二 ^t^WRITE 〇，行由外部提供之寫入資料之取入的寫入緩衝；用二f =資料寫入路徑上的移位電路之連 U寫入選擇電路之寫入資料線選擇的動：： -人，圖30所示之時序圖說明此圖29所示之寫入控制信 89108727.ptd 1^· 第51頁五、發明說明（49) 號產生部的動作。 i):V/生成在預定恶）之單觸發的脈衝信浐4 夕^〇π ^ ^罕耳值狀信號0 PA之活性化，而1 ^ &夕工杰87，係可依此脈衝信號的狀態。而"疋成選擇遍電路85之輸出脈衝 wriIe下一:宜週期JC1中可提供寫入動作指示命令信號 lntCLK之上升=1指於示門命鎖^=RITE係在内部日夺脈信號 ^ B±rr ^ +ΓΤ,於閂鎖盗80内。AND電路81，係依内二鎖哭Yo t f升而當作緩衝器來動作，且依由此 intClI之丰ή 7 f k號，而將脈衝信0 PG在内部時脈信號 intCLK之+週期期間保持於η位準。水^遲f路82及83，係分別具有延遲時間dl及d2。因而，节二r路85之脈衝^號必PD，係在來自AND電路81之脈 Ϊ^0Ρ(Ϊ上升至11位準，且經過延遲時間cH之後變成η位準。此脈衝信號0PD處於η位準的期間，係延遲電路”所具有的延遲日守間d2。另-方面，脈衝信號^ pF，係塑自AMD電路81之脈衝信號0PG的上升而變成Η位準，^電路83之輸出^號當上升至η位準時，京尤會下降至乙位準。因而，脈衝信號0PF之Η位準的期間，係時間(11+(12。脈衝信號j PD及0 PF下降至L位準的下降時間係為相同。 / ^工器87，在時脈週期#C1中係選擇來自MD電路86之脈衝信號0 PD ’因而’寫入脈衝肝，可依此脈衝信號$ pD而

509944 五、發明說明（50) 2。寫人行選擇電糊，係依此寫人脈衝wp而進擇動作，且驅動成寫入源極選擇信號ws選擇狀態。因而^ 此寫入源極選擇信號ws，係在脈衝信號0 PG上升至H位 ^經過時間dl後變成Η位準，而當脈衝信號0PD變成[位日守，此寫入脈衝WP亦被驅動成L位準。另一方面，寫入制電路89，係依脈衝信號0PF而動作，並響應此脈衝作^虎 r作Gm進行對寫入資料線傳輪寫入資料所需要：動作。亦即，寫入驅動器致能信號WDE可依脈衝信號必” 之活性化而驅動成活性狀態，另一方面，預充刪係被驅動成Η位準之非活性狀態，且寫入脈衝信號3 亦被驅：成Η位準。在週期#C1中，寫入資料線對可利入驅動器來驅動，且在寫入資料被傳輸之後，可依此二源，=擇#號以而電㉟合寫人f料線對與選擇對。在時脈週績2中可再次提供寫入動作指示命令^對 W/ITE/在此時脈週期#C2中，脈衝信號以係下降至

tpF^r7价係設定成選擇來自應電路86之脈衝信號中、勺狀心。依寫入動作指示命令信號WR I TE，可盥前面之週期#Π同樣，生成脈衝信號0 PD及0PF。多工哭87 A 衝= PF，所以寫入脈衝-，會依脈衝信匕 :而開始行選擇動作。因而，在此週臟中，衝迷擇仏唬WS，由於響應脈衝信號0 pF之上升而活、性化’、，以可=週期#c 1中之更早的時間驅動成活性狀態。另一方面，寫入控制電路89，與週期#C1同樣，係依脈

89108727.ptd 第53頁五、發明說明（51) 衝信號0 PF而執行對寫週期#C2中，感測放大”電路所進〜對寫入資料的控制。在此位元線對之電壓差會以Η位仃的感測動作會完成，且較長的期間内連接選擇位元 ^準固定。因而’可在比放大電路之問鎖資料設定按日” ^寫入資料線對且將感測 #ΠΜ2中，寫入源極 ^寫入資料的狀態。在週期時間係為相同。只是行選擇J口;虎⑽:皮驅動成非活性狀態的料寫入所需要的時間從外部：二：：同而^。因*，資另外，在圖26所示之寫入喷私係為相同的。及66a2，係依由閃鎖哭=驅動器的構成中’驅動器—1 資料。寫入資料二提=寫入資料而生成寫入之寫入資料線對傳輪寫二、擇，·S不會對非選擇非選擇寫入資料線對而二：*而，此情況’為了將對態，而取遮罩資動器設為輸*高阻抗狀號，就可提供至遮；;：二:=邏輯積(则的信選擇寫入資料線對而=路…3上。藉此’就可將對非終。 °又的寫入驅動器設定在輸出高阻抗狀【變更例】概略顯示本發明實施形態2之變更例的構成圖。 ^ ，寫入驅動器9 0及前置放大器9 1，係共同耦合在 :二i 對1 op上。亦即，此内部資料線對1 0P，係用以 <二=出貝料及寫入資料兩者。此内部資料線對1 〇p係透過仃廷擇閘YG而電耦合在位元線對BLp上。行選擇閘yg，係依來自仃角午碼為9 2的行選擇信號CSL而驅動成選擇狀

第54頁立、努明說明（52) 態。在位元線對BLP上，叙人士内部資料線對I 〇P上，連 σ有感測放大器電路SA，且在寫入驅動器9〇上提供有宫有10等化/預充電電路IOEQ。在瑪器92上，提供有寫入脈2動器致能信號_，在行解在此圖3 1所示的構成φ 供列選擇指示後，以較早的二要關於貧料寫入，皆可在提入驅動器90及行解碼器92之：：進料之寫入。寫同，當列選擇指示被提供之後於箱，=1面說明的動作相時，行解碼器92之活性;匕時二間内提供寫入指示 %八 Τ間就會延遲，且缩銪；f子遝遮尸竣CSL之活性化期間（依寫人脈衝wp)。心以擇^ 另-方面，寫入驅動器9〇，係按照此寫入指示 _動内部資料線對IOP。在此圖31所示的構成中，於資料讀出時，前置放大哭 ^，係當讀出指示被提供時，就會經常以相同的時間^活 $化。因ίά，只要有關資料寫入，即使在讀出資料盥寫入貝料傳輸至内部資料線對；[0Ρ上的構成中，亦可提早外部之資料寫入時間。个另外，寫入驅動器90及前置放大器91，係耦合至輸出入電路上，此輸出電路，亦可透過相同的資料節點而進行資料之輸出入，且可透過其他的資料節點而進行資料之輸= 如以上所示，若依據本發明之實施形態2，則在列選擇指示被提供之後於預定期間内提供資料寫入指示時，由於了將送擇§己彳思體單元之資料寫入時間設得比以後的資料寫 509944 五、發明說明（53) __ 入週期之寫入時間還慢，且縮短行 =大器之感測動作完成前進行資料；：而；感存取。阳J貝現高速【實施形態3】圖32係顯示本發明實施形態3之半部分的構成圖。在此圖32中，係顯衣置之主要脈衝的控制電路之構成。圖32所示：杵制;!：：衝及寫入圖29所示之寫入脈衝產生電路者。亦貝出脈衝產生電路與之控制信號產生電路㈣，則：右：：圖32所示預定期間内提供讀出動作指示命令信』：巧提供之後於出行選擇動作開始時間，且可婵复^ k，可提早讀列存取指示信號R0WA被提供於^至…S 。另一方面，在示命令信號WRITE時，可減怦窝、入疋間内提供寫入動作指且可縮短其期間。讀二寫用入二^ ^„,M0StνΛΦ Λ^#^ 問，係單純由傳輸閘所構成n ^寫^亍選擇隨記憶體單元資料之破壞而可提早讀出動：;;：日:不會伴入次）、丨士廿 ^ 戈寫入貧料被破壞時，由於力宜入貧料中其記憶體單元資料亦可於在寫料寫入時間。藉此，介^Γ — , ^ 斤乂了提早外部資的時間進行資料之寫二及讀【：：：令被提：之！以較早之半導體記憶裝置。、 έ，而可貫現高速存取本實施形態3的半導體記憶裝置，係分別設有讀出行選 89108727.ptd 第56頁 509944 五、發明說明（54) —" -- 擇閘與寫入行選擇閘，且若為讀出行選擇閘係用以差放大位兀線對之資料並傳輸至讀出資料線對的半導體記憶裝置的話，則亦可為任何形式的動態型半導體記情^置二如以上所示，若依據本發明之實施形態3，'"則°由〜於衣係構成以在列存取命令被提供之後於預定期間内所提供的行存取命令與以後的行存取命令，來變更内部之動作時間/期間，所以可以較早的時間來進行資料之寫入/讀出，θ而可實現高速存取之半導體記憶裝置。【實施形態4】圖3 3係概略顯示本發明實施形態4之半導體記憶裝置之主要部分的構成圖。在圖33中，係顯示鄰接二個^向之記憶體部111L及111R、與配置於該等之間的感測放大器區的構成。在此圖3 3所示之記憶體陣列的構成中，感測放大為電路係依父互配置型共用感測放大器構成而配置。在交互配置型共用感測放大器構成中，感測放大器電路係對 -應每1行的位元線對而配置。在圖3 3中，係顯示對應感測放大器區而設的位元線對，而與圖33所示之感測放大器區經常切離的位元線對則未顯示。記憶塊1 1 1 L及1 1 1 R，係對應鄰接前面實施形態1之行方向的記憶體單元塊。記憶塊111L，係包含有對應記憶體單元行之各個而配置的位元線對BLOL、ZBL0L、BL1L、ZBL1L、BL2L、ZBL2L。在記憶塊111L中係以字線WLOL為代表。對應此字線WLOL與成對之位元線之一方的交叉部而配置有記憶體單元MC。在圖33中，對應字線WLOL與位元線對bl〇L、BL1L及BL2L之交

89108727.ptd 第57頁 509944 五、發明說明（55) 叉部而配置有記憶體單元。即使在記憶塊111R中亦為同樣，位元線BL0R、ZBL0R、 BL1R、ZBL1R、BL2R、ZBL2R，係對應記憶體單元MC之各行而配置。該等的記憶塊111 L及111 R之位元線對係互相分別對應而配置。對應該等的記憶塊1 11 L及111 R之各個而配置有共用位元線BL0、ZBL0、BL1、ZBL1、BL2、ZBL2。對應該等的共用位元線BL0、ZBL0〜BL2· ZBL2之各個而配置有感測放大器電路SA。感測放大器電路SA，係包含有閘極與沒極所交叉耦合的η通道M0S電晶體SA1N及SA2N、及閘極與汲極所交叉搞合的ρ通道M0S電晶體SA1P及SA2P °M0S電晶體SA1N，係將其汲極耦合在共用位元線BL(BLO)上，其閘極係連接在共用位元線ZBL(ZBLO)上，且其源極係連接在n共用源極節點S N上。Μ 0 S電晶體S A 2 N，係將其没極及閘極分別連接在共用位元線B L及Z B L上’其源極係連接在n共用源極節點$ n 上。 ” M0S電晶體SA1 P，係將其閘極及汲極分別連接在共用位元線ZBL及BL上，其源極係連接在ρ共用源極節點sp上。 M0S電晶體SA2P，係將其閘極及汲極分別連接在共用位元線BL及ZBL上，其源極係連接在ρ共用源極節點sp上。感測放大裔電路SA之P源極節點，係共同耦合在每一預定數的感測放大器上（所有的感測放大電路之ρ源極節點，亦可共同連接在P共用源極節點sp上）。又，有關N共用源極節點 SN亦是在每一預定數的感測放大電路上共同連接有各N共

509944 五、發明說明（56) 用源極節點。更設有在該等的感測放大器電路SA上共同傳輸接地電位 Vss的電源供給線Vs ;以及分別對應感測放大器電路SA而 e又’並響應感測放大器驅動信號而導通，以將所對應的感測放大器之N源極節點連接在電源供給線Vs上的η通道 Μ 0 S電晶體11 3 Ν。又，更設有在感測放大器電路$ a上共同傳輸電源電位Vcc的電源供給線Vc ;以及分別對應感測放大器電路SA而設，並響應感測放大器驅動信號mi而導通’以將所對應的感測放大器之P源極節點連接在電源供給線Vc上的η通道M0S電晶體113NN。此η通道m〇S電晶體 11 3ΝΝ，係由η通道M0S電晶體所構成。感測放大器驅動信號SE ’係可在與感測放大器驅動信號μι相同的時間或比其還稍微早的時間活性化。對應共用位元線對之各個，設有等化電路（位元線等化電路）11 6。此位元線專化電路11 6，係包含有響應等化指不信號EQ之活性化而導通，以將所對應之共用位元線作電性短路的等化電晶體EQ1 ;以及在等化指示信號Eq活性化時導通，且在共用位元線BL及ZBL上，傳輸未圖示之中間電壓位準之預充電電壓的預充電電晶體Eq2及eq3。在感測放大器區與記憶體塊111L之間，係對應各位元線對而設有依位元線分離指示信號BL I L而選擇性導通的分離閑11 2L。位元線分離閘丨丨2L，係包含有依此位元線分離指不信號BL I L而將所對應之位元線對連接在共用位元線對上的一對傳輸閘112L1及112L2。

509944 五、發明說明（57) 同樣地，在感測放大器區與記憶體塊丨丨丨R之間，係對應各位元線對而設有依位元線分離指示信號BL丨R而選擇性導通的分離閘11 2R。位元線分離閘i丨2R，係包含有依此位元線分離指示“號B L I R而將所對應之位元線對連接在共用位元線對上的一對傳輪閘11 2 r 1及1 1 2 R 2。對應共用位元線對之各個而設有分別依寫入源極選擇信號ws而選擇性地導通的寫入行選擇閘117(WSG)，以作為行選擇閘。利用此寫入行選擇閘丨丨7，即可選擇四個感測放大器電路SA中之一個，且可電耦合在未圖示之寫‘入資料匯流排1 2 W上。雖然亦可對應共用位元線對之各個而設有讀出閘放大器（WGA )，但是在此圖3 3中，為了要簡化圖式而未顯示。八對個感測放大态電路SA設有一對感測放大器驅動電晶體11 3N及11 3NN，可抑制佔有面積之增大。又，感測放大器電路SA，係分別透過所對應之感測放大器驅動電晶體 113N及11 3NN而耦合在電源供給線vs及vc上。因而，感測放大器電路SA之N源極節點與p源極節點之電壓位準/會分別變成接地電壓Vss及電源電壓Vcc位準，且可穩定地^給感測電源電壓以進行感測動作。又，在複數個感測放^ 路中，由於係利用共用源極節點SN及評而互相連接源極節點，所以不會發生感測電源電壓之分佈，而可實現穩定的感測動作及高速的感測動作。尤其是，感測電源電壓對各感測放大電路而言皆為相同，可以同一感測速度進行感測動作。

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第60頁 509944 五、發明說明（58) 在此感測放大器區中，更設有選擇性地將感測放大器驅動信號線SE及SE1與位元線分離指示信號BUL ABUr短路，以調整位元線分離指示信號之電壓位準的電路100。电在此，以下係以相同的參照符號附記信號與傳輸該俨之信號線。 °〜位几線7刀離指不信號BL丨L及队〗R，係在待機狀態時及選擇日守比黾源電壓V c c還高的升壓電壓v p p。在非選擇時，位元線分離指示信號BLIL&BLIR，係被放電至接地電壓位準。又’感測放大器驅動電晶體113NN，由於係由^通道 MOS電晶體所構成，所以感測驅動信號SE工，亦為升壓電壓 V p p位準。。利用電荷控制電路丨〇〇，選擇性地將位元線分離指示信，，與感’則放大器驅動信號線短路，以使選擇狀態之位元線^ ^指示信號之電壓位準降低，且感測放大器驅動信號可提南上乘速度，且可提高分離閘之1121或112{^之導通電阻’同時可提高感測放大器驅動信號SE及SE1之活性化，並使感測動作高速化。圖34係顯示圖33所示之電荷控制電路1〇〇之構成之例的圖、。在圖34中，電荷控制電路100，係包含有用以反轉主 f測放大器驅動信號MSE的反相器丨5丨丨；響應主感測放大态驅動信號MSE之活性化而於預定期閒内產生變成η位準之脈衝1號的脈衝產生電路丨5〇 ;用以接受指定記憶塊nlR 之冗憶體塊指定信號BSR的三態緩衝器丨5 2 ;用以接受反相

509944 五、發明說明（59) 器1 5 1 I之輸出信號的三態緩衝器丨5 3及1 5 4 ;以及用以接受指定記憶塊111 L之記憶塊指定信號bsL的三態緩衝器1 55。記憶塊指定信號BSR及BSL之各個，係在一個群組包含有複數個列塊，且在一個群組内利用共用感測放大器構成時，由群組指定信號與列塊指定信號之合成所生成。在記憶體群組係由一個列塊所構成時，該等的記憶塊指定信號BSr 及BSL，就可分別依群組位址信號ba而生成。主感測放大為驅動彳§號M S E ’係可依感測放大器活性化觸發信號S0E及群組指定信號（或是該群組指定信號與列塊指定信號之組合）而活性化。亦即，此主感測放大器驅動信號MSE，係只在選擇群組之選擇列塊中響應感測放大器活性化觸發信號S0E而活性化。可從三態缓衝器1 52輸出位元線分離指示信號BLIL，從三態緩衝器155輸出位元線分 _指示信號B L I R。從三態緩衝器1 5 3輸出感測放大器驅動信號SE，從三態緩衝器154輸出感測放大器驅動信號SEi。二悲緩衝器1 5 2、1 5 4、及1 5 5係以升壓電壓V p p作為一方動作電源電壓而動作。電荷控制電路100，更包含有依來自脈衝產生電路15〇之脈衝信號以將三態緩衝器152、153、154、及155，分別設定在輸出高阻抗狀態的反相器1521、1531、1541、及 1 5 5 I ;用以接受來自脈衝產生電路丨5 〇之脈衝信號與記憶塊指定信號BSL的AND電路15 9L ;用以接受記憶塊指定信號 BSR與脈衝產生電路15〇所輸出之脈衝信號的ANI)電路 1 59R ;在AND電路159L之輸出信號為Η位準時導通，以將三

509944 五、發明說明（60) 態緩衝器1 5 2及1 5 3之輸出短路的開關電路1 5 6 ;依脈衝產生電路1 5 0所輸出之脈衝信號而將三態緩衝器1 5 3及1 5 4之輸出短路的開關電路1 57 ;以及在AND電路1 59R之輸出信號為Η位準時導通，以將三態缓衝器1 5 4及1 5 5之輸出短路的開關電路158。該等的開關電路156、157及158，係在導通時’將所對應的信號設定在同一電壓位準上。圖35係顯示圖34之三態緩衝器1 5 2- 1 55的構成之一例的圖。該等的三態緩衝器1 52- 1 55由於具有同一構成，所以在圖3 5中，係以三態緩衝器1 5 2為代表。在圖35中，三態緩衝器1 5 2 ( 1 53、154、155)，係包含有用以接受輸入信號I N的反相器1 5 2 a ;用以接受反相器1 5 2 a 之輸出信號與輸出控制信號/HIZ的NAND電路1 52b ;用以接受輸出控制信號/HIZ與輸入信號IN的NAND電路152c ;用以反轉“抑電路152〇之輸出信號的反相器152(1;當“0電路 2b之輸出信號為l位準時導通，以將輸出信號〇υτ驅動成電源節點之電壓（升壓電壓Vpp)位準的p通道M〇s電晶體 152e ;當反相器152d之輸出信號為η位準時導通，以將輸出化號out放電至接地電壓位準的1)通道M〇s電晶體丨52f。輸出控制信號/HIZ，係從用以接受由脈衝產生電路丨5〇輸出之脈衝信號的反相器中輸出，且對應反相器丨5 2丨〜 1551 ^輸出信號。提供至p通道M〇s電晶體152e之源極的電源電壓’係為升壓電壓以^或是電源電壓Vcc。其次，參照圖3 6所不之信號波形圖說明此圖3 3至圖3 5所示之本發明實施形態4之資料寫入時的動作。 509944 五、發明說明（61) -- 士列存取命令被提供，記憶塊丨丨丨L被指定。在待機狀態時，位元線分離指示信號BLIR及blil係為升壓電壓Vpp位準，而等化指示信號EQ及1〇等化指示信號Eq亦處於}1位準。另外，I 0等化指示信號EQ被驅動成升壓電壓位準，係因採用η通道M0S電晶體以作為資料線等化電路之故0 當記憶塊111 L被指定時，記憶塊指定信號BSR就會維持L 位準，另一方面，記憶塊指定信號BSL會上升至Η位準。因而，在圖34所示之電荷控制電路1〇〇中，由三態緩衝器152 所輸出的位元線分離指示信號虬^會維持升壓電壓¥卯位準，另一方面，位元線分離指示信號讥11?，會降低至L位準。、接著，等化指示信號EQ及資料線等化信號1〇印被驅動成LI準，且完成位元線對之等化及資料線之等化動作。 ^資料f入時，寫入資料線對係因預充電電壓位準而變成 =動狀態，而共用位元線係因中間電壓位準而變成浮動狀態。依此列存取命令，即可在記憶塊丨丨1L中進行字元線擇動作，而選擇字線WL之電壓位準會上升至升壓電壓”、位準。連接在此選擇字線WL上的記憶體單元MC之資料係透過所對應的位元線而傳輸至共用位元線BL、ZBL(BL〇、zbl〇) 上。當共用位元線BLO、ZBL0之電壓位準被十分放大時，主感測放大器驅動信號MSE就會被活性化。響應此主感測放大器驅動信號MSE之活性化，脈衝產生電路f5〇，就會生

89108727.ptd 第64頁 509944 五、發明說明（62)

成單觸發（脈寬Tp)的脈衝信號。響應主感測放大器驅動號MSE之活性化反相器1 5 1 I之輸出信號就會下降至L位準: 另一方面，反相器1521-1551之輸出信號會依脈衝產生電路1 50所產生的脈衝信號而變成[位準，且三態緩衝哭 152-155會變成輸出高阻抗狀態。此在圖35中，可藉由出控制信號/ΗΙΖ變成L位準，NAND電路152b之輸出^號^ 成Η位準，而反相态1 5 2d之輸出信號變成L位準，M〇s電晶體1 5 2 e及1 5 2 f皆變成非導通狀態來實現。曰曰依來自脈衝產生電路150之脈衝信號，AND電路159L之輸出信號就會變成Η位準，開關電路丨56會導通，而開關電路 1 5 7，會依脈衝產生電路1 5 〇所輸出的脈衝信號而導通。記憶塊指定信號BSR由於係為L位準，所以ANd電路159R之輸出信號為L·位準，而開關電路丨58則維持非導通狀態。，二悲緩衝器1 5 2 - 1 5 4由於係處於輸出高阻抗狀態，所以信號BLIL、SE及SE1會被等化至同一電壓位準。亦即，升壓電壓Vpp位準之位元線分離指示信號BLIL之電壓位準會降低，另一方面，感測放大器驅動信號SE及8£：1之電壓位準會從接地電壓位準開始上升。信號BUL、SE^SE;l之等化電壓的位準，係按照該等信號配線之負載電容之比、脈衝產生電路1 5 0之脈衝產生前之該等信號的電壓位·準所決定。至少此等化電壓Va，要滿足Vss <Va <Vpp。、當位元線分離指示信號BL I L之電壓位準降低時，包含於圖33所示之分離閘112L内的傳輪閘112U及11212的導通電阻就會變高，而記憶體塊111 L之位元線就會從共用位元線

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中電性切離，可減輕感測放大器電路sa之負載。由於與此 =線分離指示信號BLIL之電壓降低的大致同時，感測放 =益驅動信號SE及SE1之電塵位準會上升，所以感測放大阳電路SA會開始感測動作。感測放大器驅動信號讣及8£；1 之電壓位準雖很低，但是由於感測放大器電路sa之負載很小，所以可以較高的速度執行感測動作。、、接著，當脈衝產生電路丨5〇所輸出的脈衝信號下降至L位準呀A ND电路1 5 9 L之輸出信號就會變成[位準，且開關電路156會變成非導通狀態，開關電路157也會因脈衝產生電路1 50之輸出信號而變成非導通狀態。同時，反相器 1 5 2 I - 1 5 5 I之輸出信號會變成H位準，而三態緩衝器 152-155會從輸出高阻抗狀態回復至動作狀態。叩

反相器1 5 1 I之輸出信號由於係[位準，所以三態緩衝器 1 53及1 54所輸出的感測放大器驅動信號SE及35：1會分別高速上升至電源電壓Vcc位準及升壓電壓Vpp位準。又，位元線分離指示信號BLIL亦會回復至升壓電壓Vpp位準。在此，在圖36所示之波形圖中，感測放大器驅動信號SE及 SE1以及位元線分離指示信號π I l係分別以不同的時間，

被驅動成Η位準。此在圖3 5所示之三態緩衝器之構成中，若在NAND電路15 2b上具有下降延遲功能則可實現。即使在依感測放大裔驅動彳έ號SE及SE1而進行感測放大器電路sa 之感測動作時，位元線分離指示信號BL丨L為中間電壓位準’且此感測放大電路之負載很小，而可高速執行感測動作° ¥利用此感測放大器電路SA，使感測節點（共用位元

89108727.ptd 第66頁 509^44 —發明說明（64) 線）之電懕^立進4 BLIL就會變成升^^地_被放大時’位元線分離指示信號線可透過變1CPM，且記憶塊U1L之各位元在 —¥通電阻較低狀態的分離閘11 2 L高速驅動。位70線分離指示信號BL I L之升壓動作後，進行資料之馬入。亦即，去a 之寫入電壓，先祐；寫入資料線對上傳輸寫入驅動器預定期間内驅動成H :1脈衝(寫入源極選擇信號)WS於衝而導通，而Ϊ 準。選擇行選擇閘可利用此寫入脈體單元上。去、入貧料可傳輸至感測放大器電路SA及記憶硌，宜Λ二=寫入脈衝（寫入源極選擇信號）WS變成L位準入士 ώ 擇，1 1 7就會變成非導通狀態，且因資料寫 : ^貢料線對回復至預充電電壓位準。爛==中；料寫入時間，可在感測放大器細在圖36所示二二可進行高速之資料讀出。亦可設得比位元二中，寫入脈衝…之活性化時間，使此位元線分^ 规1'之升壓的時間還快。感測放大器之减測==號虬1L降低至中間電壓位準以使要的時間，即# ^ ΐ南速化，藉此可縮短感測動作所需料寫入時，亦可充< ί取命令施加後以較早的時間進行資高速化，料使料寫人。利用此感測動作之電壓位準很大時在：2測放大器電路SA之共用位元線的戍測放大雷政Γ a右感測動作期間中進行資料寫入，因 t，故？；測節點的電壓振幅比以後的寫入週期時信號寫入。又，若在位元線分離指示中間電壓位準之間進行資料寫入的話，則寫入

509944 五發明說明（65) 驅動器不需要驅動位元線負載，即 -古、圖3 7係顯示本發明實施形態4之仃鬲速寫入。的圖。在此圖37所示的信號波形中、/、、'出時之信號波形 BL I L在保持於中間電壓位準後， 70線分離指示信號準為止的動作，係與圖36所示的動=至升壓電壓Vpp位指示信號BL I L在被驅動至升壓電_ v目同。此位兀線分離衝（讀出源極選擇信號）RS會於^ =之後，讀出脈態’且共用位元線上的信號會透=内=至選擇狀而傳輸至讀出資料線對上。在讀；㈡；；之=放大器之脈見，係、設得比以後的讀出週期 #出脈衝Rs 出資料線對上充分地產生較大以。-寬，且可在讀在此h況下，感測放大器電路之片且二測放大電路之共用位元線的電亚可正確地進行資料之讀出。支侍十为大， 1外，在本實施形態4中，在讀出源極選擇信諕二間中，於感測放大器電路SA之感：：至讀出資料線對上時，在感測放大電路之、況下，即使非為由位元線上連接有閑極之對所構成的讀出問放大器，而是由-般二ί 問所構成的讀出問放大器，#可正確進行f料之^傳輪 n ms!即使在讀出行選擇閘及寫入行選蘀閘皆為利用傳& 及讀出資料線及寫入資料線係由共用」枓、、泉所構成的情況，本實施形態4亦可適用。、

509944 五發明說明（66) 再者，在本實施形態4中，/ 出脈衝及寫入脈衝之脈寬及、、舌在卜/斤有的行存取週期中，讀要列存取命令施加後以較早：！化時間為相同日寺’由於只作，所以可以較早的時間進^ ”完成感測放大電路動取。因而，此情況，特別是^存取可實現高逮存後的行存取來變更其存取時需要以最初的行存取與以再者，讀出脈衝發生時間:1:亦可實現高速存取。 BLI L之升壓動作前設定。 ’、可在位兀線分離指示信號如以上所示，若依據本菸動作開始時，將位元線分^ 貫施形態4，則可在感测阻狀態而開始感測動作，且之閘極設定在較高的導通電分地被放大後，將位元線分=用位元線之電壓位準被十阻狀態。因而，感測動作 1之閘设定在較低的導通電之驅動負[而可使感測：：可減低感測放大電路又’由於利用位元時八:、號之等化而將位元線；感測放大器驅動信態，所以不需要複雜的時疋在較"的導通電阻狀又’由於感測動作可古可以較早的時間執行杆^ ^ L所以在列存取命令施加後導體記憶裝置。存取動作’而可實現高速存取之半【變更例】圖38係顯示本發明實闫9 β轿+少搂屮A /〜1々艾又⑺的構成圖。在此挪電晶體113P ’ 採 _ 為感測放大為驅動電晶體。為了驅 509944 五、發明說明（67) =該：=刪1晶體所構成的感測放大器驅動電晶體 >j放大ί於待機狀悲時設定於電源電MVcc位準的感 = 構成，係與圖33所示的構 d月在:斤對應的部分上附記相同的參照編 :即使在此關所示的構成中，讀出間放大器亦構】何t:電：1 〇〇 ’係具備有與圖34所示之構成相同的八離沪-"彡感測放大器活性化時，選擇狀態之位元線 :線义：二1:會被設定於浮動狀態，且選擇狀態之位政、"^楚曰不仏號與感測放大器驅動信號SE及ZSE全部短 Ϊ波;=壓位準會嫩。其次，參照_所示的信號波形圖§兄明此圖38所示之構成的動作。在待機狀態時，位元绩& M & η τ τ d 測放士。Λ 4指不信EEQ及1_亦為η位準。感 ’係為接地電壓Vss位準，感測放大

;SP ::為電源電壓Vcc。在此，共用源極節點SN 化;^中„狀態時’可利用未圖示之等化電路而被等化於中間電壓位準。丁付ί ^ ί砥擇記憶塊的位元線分離指示信號BIR，係從Η 塊11 女1至L位準，且從感測放大器電路^中分離記憶非選摆卞^群組指定信號及列塊指定信號而進行此選擇/ 评遠擇纪憶塊的決定）。電;立二ϋ選擇動作可依位址信號進行，而選擇字線WL之自上升至升壓電壓VPP位準。依此選擇字線WL之電壓

五、發明說明（68) " --— t升’連接在選擇字線上的記憶體單元之資料可在所對應的位元線上被讀出。 “ 接著’當以預定的時間，使主感測放大器驅動信號mse 才/舌丨生化時’在電荷控制電路1 0 0之控制下，可進行感測放大為驅動信號SE &ZSE及位元線分離指示信號BLIL之等化。利用圖30所示之脈衝產生電路15〇之脈衝信號的等化，位το線分離指示信號虬丨L之電壓及感測放大器驅動信唬ZSE之電壓位準會降低，另一方面，感測放大器驅動信號SE之電壓位準會上升。該等的信號BUL、ZSE及“之等化電I Vb，係依傳輸該等信號的信號線之負載電容及該等信號之脈衝信號產生前的電壓位準而決定。但是，要滿足 Vss < Vb < Vpp 之關係。感測放大為驅動信號SE之電壓位準上升，另一方面，感測放大器驅動信號ZSE之電壓位準降低，感測放大器電路 SA就可開始感測動作。在此，在圖39中，共用p源極節點 SP之電壓位準，係在等化期間（短路期間）之間，保持於中間電壓位準者，此係因即使感測放大器驅動信號ZSE之電壓位準降低，此感測放大器驅動電晶體丨丨3p，比起由η通道M0S電晶體所構成的感測放大器驅動電晶體1〗3Ν還不會變成較洙的導通狀態之故。此係因等化電壓Vb變成比中間電壓還咼的電壓位準之故。依共用N源極節點SN之電壓位準的降低，在感測放大為電路SA中由n通道M〇s電晶體所構成的N感測放大為會動作，而使位元線ZBL之電壓位準降低。在此等化期間中，P感測放大器驅動電晶體丨丨3p亦可

509944 五、發明說明（69) 依此等化電壓Vb之電壓位準而導通’且p共用源極之電壓位準會變高，而位元線BL之電壓位準會上升。由離指示信號BUL之電壓位準的降低，分離閘1;2L 运、交成較高的導通電阻狀態，並可減輕感測放大哭電路Μ ^驅動負載。在此狀態下係將感測放*器驅“號Μ及刀1j驅動成H位準及L位準，以使感測放大器電路動 :三由於感測放大器電路SA之驅動控制負載小所以可高行感測動作，且可咼速擴大共用位元線及2^[之電壓、 βΪ :7°RT利用感測放大器電路SA之感測動作，當共用位元線及ZBL之電位差十分擴大時，位元線分離指示庐號會回復至升壓電壓VPP位準。藉此，與前：實施开二冋樣，位元線可利用感測放大器電路SA而高速驅動。 2位凡線分離指示信號BLIL上升至升壓電壓Vpp位準的 :二點上’即使此感測放大器電路SA之驅動負載會增加， /、‘、、'不會使感測放大器電路SA誤動作的時間點。因位儿線分離指示信號BL丨L上升至升壓電壓Vpp位準之 I ==產生讀出脈衝或寫入脈衝以進行行存取。在感測放 “路SA之感測動作完成前，可進行行 ^進資料之寫入/讀出。、伴且*7進仃 f :卜’此讀出脈衝或寫入脈衝之發生時間，係如圖Μ中之 ^鏈線所示，亦可為位元線分離指示_ τ r，準之前。但是，會被要求如下條件，該雷芦v疋’ &者將此位儿線分離指示信^IL驅動成升壓 ” ^ PP位準，使感測放大器電路SA之負載增大，而造成

89108727.ptd 509944 五、發明說明（70) ------- 共用位元線BL及ZBL的電屢變化，不會帶給讀出動入動作任何不良影響者。即使在此變更例的構成時，由於係使位元線分離指示^ 號之電壓位準降低，並縮小感測放大器電路SA之驅載，所以可實現高速的存取動作。因而，可以較早時間進行行選擇’且可在列存取命令施加後以較早的時間進行行存取。另。外，依本發明之實施形態4的位元線分離閘與感測放區之短路，❿因來電壓位準之等化所帶來的感置。π即:適用於一般的動態型半導體記憶裝而傳輸的構成，本實施形態構成貝 =，在施加列存取命令後，即使在期間全部設為相同的半導體 1之w間及存取可適用…實現高速的存取中二本實施形態4亦適用於與實施形態⑴各為：2施形態4，可中。 j的動恕型半導體記憶裝置然而，在藉由組合利用本實至3之構成，而依更高速的時 ^占4之構成與實施形態1 導體記憶裝置中，可縮短存取破動作的時脈同步型半時脈同步型半導體記憶裝置。"^ θ ’且可實現高速動作之此係因利用感測動作之高速化衝發生時間提早之故。 ’可使讀出脈衝及寫入脈如以上所示，若依據本發明， J由於可變更用以決定動

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的發生時間及/或脈寬，所以間依内部控制脈衝信號進行内的半導體記憶裝置。作模式之内部控制脈衝信號可依動作時序以最適當的時部動作，而可獲得高速動作【元件編號之說明】 BLP 位元線對 WL 子線 MC 記憶體單元 BL 位元線 MS 記憶體單元電容器 MT 存取電晶體 0SAE 感測放大器活性化信號 SA 感測放大器電路 CSL 行選擇信號 Ι0Ρ 内部資料線對 YG 行選擇閘 I/O 内部資料線 NSK 輸出入電路 ZBL 位元線 DQ 讀出資料 tRCD RAS-CAS延遲時間 CLK1 時脈信號 RACT 列存取命令 CACT 行存取命令 CLK2 、時脈信號

89108727.ptd 第74頁 509944 五、發明說明（72) CLK 時脈信號 1 半導體積體電路裝置 CMD 命令 2 邏輯電路塊 D 寫入資料 Q 讀出資料 ( 輸出資料 ) 3 半導體記憶裝置 4 記憶體陣列 intCLK 内部時脈信號 CKE 内部時脈致能信號 5 内部時脈產生電路 CMDG 命令信號群 ADD 位址信號群 6 週邊控制電路 7 資料輸出入電路 8 全局資料匯流排 8W 寫入全局資料匯流排 ( 寫入資料匯流排 8R 讀出全局資料匯流排 ( 讀出資料匯流排 5a 時脈輸入緩衝器 5b 時脈輸入緩衝器 5c 時脈入緩衝器 6 a 1 〜6 a8 入緩衝器 Vref 基準電壓 6b 模式解碼器

89108727.ptd 第75頁 509944 五、發明說明（73) COLA 行 READ 讀號 WRITE 寫號 SRI 白 SRO AB0-AB7 亞 PB0-PB7 預 RB0-RB7 讀 WBO-WB7 寫 AA0-AA10 亞 RA0-RA5 讀 WA0-WA5 寫 6c 輸 6d 6e 6f fm 6g 位 6h 位 6i 位 6k 亞 61 預 6m 石貝存取指示信號出動作指示命令信號 ) 入動作指示命令信號 ) 我復新内部命令信號我復新外部命令信號克特群組位址信號充電群組位址信號出群組位址信號入群組位址信號克特位址信號出位址信號入位址信號入緩衝器電路入緩衝器電路入緩衝器電路入緩衝器電路址輸入緩衝器電路址輸入緩衝器電路址輸入緩衝器電路克特群組閂鎖器充電群組閂鎖器出群組閂鎖器 (讀出動作指示信 (資料寫入指示信

89108727.ptd 第76頁 509944 五、發明說明（74) 6n 寫 6p 列 6q 讀 6 r 寫 6s SR 號 6t 復 6 v 列 6 w 讀 6z 寫 6x 模 9 - 0 〜9 - 7 群 BK0-BK7 群 0PM 動 ROWA 列 PC 預 APC 10 寫 11 讀 DI0-DI511 寫 10a 輸 10b 串 11a 並入群組閂鎖器位址閂鎖器出位址閂鎖器入位址閃鎖器我復新計時器我復新指示信號（自 ) 新位址計數器預解碼器出預解碼器入預解碼器式暫存器組控制電路組指定信號作模式存取指示信號充電指示信號動預充電指示信號入電路出電路入資料入緩衝器電路列/並行轉換電路行/串列轉換電路我復新模式指不信

89108727.ptd 第77頁 509944 五、發明說明（75) lib 輸出緩衝器電路 DQ0-DQ511 輸出資料 #0- #7 記憶體群組 MB 記憶體單元塊 SPC 備用行電路 MWL 主字線 SWL 副字線 SWD 副字線驅動為'區 RDC 列解碼器 MWD 主字線驅動區 CDC 行解碼器 SAB 感測放大區 SCT 感測控制電路 SPR 備用列電路 MUS 多工器/選擇器 I/F 介面電路 12r 讀出資料線對 12w 寫入資料線對 4s 備用行區域（備用陣列區域） 1 2sr 備用讀出資料線對 1 2 s w 備用寫入資料線對 4n 正常記憶體陣列 R/W 讀出/寫入電路 12R 言買出貧料匯流排

89108727.ptd 第78頁 509944 五、發明說明（76) 12rl 〜12r4 讀出資料線對 0S 選擇信號 20 讀出選擇電路 2 0a v 讀出選擇器 20b 讀出選擇器 21 讀出放大電路 21a 讀出放大器 21b 讀出放大器 22 移位電路 23 輸出選擇器 26a-26z 選擇開關 27a-27z 入々/Γ 即點 T0-T5 傳閘 27 輸入 Λ/Γ 即點 21a-21z 讀出放大器 30 移位控制電路 21sl 備用讀出放大器 21s2 備用讀出放大器 25a-25z 解碼器 30-1 〜30-n 備用判定電路 CADD 行位址信號 BADD 群組位址信號 30a 内容參昭 S \ w 記憶體 30b 僅讀記憶體

89108727.ptd 第79頁 509944 五、發明說明（77) FF1、FF2、… CLKOe TG1 TG2 0B1 0B2 CLKOo CLKO SIN SOUT 32 MBa-MBc MWLa、MWLb、 SDaO 〜SDa7 SDbO 〜SDb7 0 0 〜0 7 SWLaO 〜SWLa7 0ΒΚ Φ i 0 a 〜0 h Ta 〜Td 1 2ra 1 2 wa SAaO 〜SAa4 正反器輸出時脈信號傳輸閘傳輸閘輸出緩衝器電路（輸出緩衝器）輸出緩衝器輸出時脈信號輸出時脈信號串列内部資料串列外部資料讀出控制電路記憶體單元塊主字線副字線驅動裔副字線驅動器副字線選擇信號副字線群組選擇信號副字線選擇信號重設信號傳輸閘讀出資料線（對）寫入資料線對感測放大器電路

89108727.ptd 第80頁 509944 五、發明說明（78) SAbO 〜SAb5 BLPaO 〜BLPa5 RSO 〜RS7 RGaO 〜RGa5 WSO 〜WS7 WGaO 〜WGa5 RGbO 〜RGb5 WGbO 〜WGb5 12rd Te、Tf WG WS Tg、Th WAAO 〜WAA5 20 i 21 i 40 Vcc #C0- #C3 φ?Κ 0ΡΒ (p?C 41 42 感測放大器電路位元線對讀出源極選擇信號讀出閘放大器寫入源極選擇信號寫入行選擇閘讀出閘放大器寫入行選擇閘讀出資料線 MOS電晶體寫入行選擇閘選擇信號（寫入源極選擇信號）傳輸閘寫入位址信號讀出選擇器讀出放大器預充電/等·化電路電源電壓時脈週期脈衝信號脈衝信號脈衝信號單觸發脈衝產生電路單觸發脈衝產生電路

89108727.ptd 第81頁 509944 五、發明說明（79) 43 閂鎖電路 44 AND電路 45 單觸發脈衝產生電路 46 OR 電路 47 多工器 48 輸出控制電路 t SU 建立時間 #Ca- #Cc 時脈週期 6ma 讀出群組閂鎖電路 6ga 讀出位址閂鎖電路 6gb 多工器 50 讀出行選擇電路 CLE 行致能信號 6mb 多工器 12W 寫入資料匯流排 D0-D511 寫入資料 M0-M63 遮罩資料 60 寫入緩衝器電路 61 位元寬選擇電路 62 位元展開電路 63 移位電路 64 移位電路 65 寫入選擇電路 66 寫入焉區動器電路

89108727.ptd 第82頁 509944 五、發明說明（80) 12SW 備用寫入資料匯流排 Μ 遮罩資料 D 寫入資料 6 0a 寫入緩衝器 Din 内部寫入資料 Min 内部遮罩資料 Ma 〜Mh 遮罩資料 6 5a、6 5 b 正反器 65al 傳輸閘 6 5a2 閂鎖器電路 6 5a3 遮罩控制電路 6 6a 寫入驅動器 70 傳輸閘 71 反相器 72 NOR電路 73 NAND電路 74 反相器 RST 重設脈衝 CLR 清除脈衝 66al AND電路 66a2 AND電路 6 6 a 3 反相器 66a4 三態反相緩衝器 66a5 三態反相緩衝器

89108727.ptd 第83頁 509944 五、發明說明（81) WDE 寫入驅動器致能信號 1 2w j 寫入資料線 12wi 寫入資料線 ZPR 預充電指示信號 75a、 75b p通道MOS電晶體 76 AND電路 WSP 寫入脈衝信號 75c p通道M0S電晶體 12wl 寫入資料線對 GND 接地電位 NQ1、 NQ2 η通道M0S電晶體 PQ1、 PQ2 ρ通道M0S電晶體 0SN 感測放大器活性化信號 0SP 感測放大器活性化信號 80 閂鎖器 81 AND電路 82 延遲電路 83 延遲電路 84 反相器 0PD 脈衝信號 0PG 脈衝信號 φ?¥ 脈衝信號 85 AND電路 86 AND電路

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五、發明說明（82) 87 多工 PF 輸出 88 寫入 WA 寫入 WB 寫 WP 寫入 89 寫入 ZPRE 預充 0SW 選擇 90 寫入 91 前置 92 行解 I0EQ 10等 111L 記憶 111R 記憶 WL0L 字線 BL0L 、 ZBL0L 、BL1L

SAIN 、 SA2N 器脈衝信號行選擇電路位址信號群組位址信號脈衝控制電路電指示信號信號驅動器放大器碼器化/預充電電路塊塊

ZBL1L 、 BL2L 、 ZBL2L 位元線

SA1P 、 SA2P

SN SP Vss SE 113N

η通道M0S電晶體 ρ通道M0S電晶體 Ν共用源極節點 Ρ共用源極節點接地電位感測放大感測放大器驅動電晶體

89108727.ptd 第85頁 509944 五、發明說明（83) 113NN 感測放大器焉區動電晶體 116 位元線等化電路 EQ 等化指示信號 EQ1 等化電晶體 EQ2、 EQ3 預充電電晶體 BLIL 位元線分離指示信號 112L 位元線分離閘 112L1 、1 12L2 傳閘 112R 分離閘 112R1 、112R2 傳輸閘 117 寫入行選擇閘 100 電何控制電路 1511 反相器 152 二態緩衝器 153 > 154 二態緩衝器 BSL、 BSR 記憶塊指定信號 155 二態緩衝器 MSE 主感測放大器驅動信號 BA 群組位址信號 SOE 感測放大器活性化觸發信號 1521 〜1551 反相器 159L AND電路 159R AND電路 156 開關電路

89108727.ptd 第86頁 509944 五、發明說明（84) 157 、 158 開關電路 152a 反相器 152b 、 152c NAND電路 152d 反相器 152e p通道M0S電晶體 152f η通道M0S電晶體 /HIZ 輸出控制信號 OUT 輸出信號 IN 輸入信號 113P p通道M0S電晶體 ZSE 感測放大器驅動信號 BLIR 位元線分離指示信號 Vb 等化電壓 150 脈衝產生電路

89108727.ptd 第87頁圖式簡單說明圖1係概略g 體的構成圖；“本發明實施形態1之半導體記憶裝置之整圖2係概略顯— 一圖3係概略顯：1:: m時脈產生電路的構成圖。圖4概略顯示圖制電路的構成圖。 =;既〜路的構成圖。圖6概略顯邊技制電路的構成圖。 =概略= = 電路的物圖8係概略顯记L、體陣列的構成圖。的配置圖。… τ之記憶體陣列之内部資料匯流排圖9係概略顯一器的構成圖。 Θ 不之s買出/寫入電路及多工器/選擇圖1 0係具體顯示圖9所示之圖11係概略顯示圖10所示：位電路的構成圖。圖124係概略顯示圖6所_ =移位控制電路的構成圖。 12B係顯示圖12A所示之電路二枓輸出電路的構成圖；圖圖13係概略顯示圖6所示動作的信號波形圖。圖。〈貝料輸出電路的另一構成圖14係概略顯示圖1所示動作控制部的構成圖。 S ;週边控制電路内之讀出圖1 5係顯不圖7所示之記卜立圖。體塊及其週邊電路的構成圖1 6係概略顯示圖7所示> 分的構成圖。相關於記憶體塊之行選擇部

89108727.ptd 第88頁 —圖1=係概略顯示本發明實施形態i之貧料讀出部的構成圖。 V體記憶裝置之圖18係顯示圖17所示之半導體記憶圖。 < 動作的時序圖1 9係概略顯示圖1 8所示之讀出脈衝居圖2〇係顯示圖！ 9所示 ^的構成圖。圖。 $之動作的時序椹3 2岡1係概略顯示本發明實施形態1之資料綠屮士構成圖。升σ貝出控制部的圖22係概略顯示本發明實施形態2之主要部分的構成圖。 ¥體記憶裝置之圖2 3係概略顯示圖2 2所示之含於寫ρ 器的構成圖。、咬衝電路内之緩衝圖24係概略顯示圖22所示之位元線展圖2 5係概略顯示圖2 2所示之寫入：路的構成圖。路的構成圖。電路及寫入驅動電圖26係概略顯示本發明實施形態2 圖。貝枓寫入部的構成圖27係顯示圖26所示之資料寫入部之圖2 8 Α係顯示感測放大電路的構成圖·的日寸序圖。線等化之效果的說明圖。，圖28B為寫入資料料寫入控制部的，29係概略顯示本發明實施形構成圖。 ^〈貝路動作的時序圖3 0係顯示圖2 9所示之電圖 89108727.ptd 第89頁 509944 圖式簡單說明圖3 1係概略顯示本發明實施形態2之變更例的構成圖。圖3 2係概略顯示本發明實施形態3之半導體記憶裝置之主要部分的構成圖。圖3 3係概略顯示本發明實施形態4之半導體記憶裝置之感測放大器區的構成圖。圖3 4係概略顯不圖3 3所不之電何控制電路的構成圖。圖35係顯示圖34之三態緩衝器的構成圖。圖3 6係顯示圖3 3至圖3 5所示電路之資料寫入時之動作的信號波形圖。圖3 7係顯示圖3 3至圖3 5所示電路之資料讀出時之動作的信號波形圖。圖3 8係顯示本發明實施形態4之變更例的圖。圖39係顯示圖38所示構成之動作的信號波形圖。圖40係概略顯示習知動態型半導體記憶裝置之主要部分的構成圖。圖4 1係顯示圖4 0所示之電路動作的信號波形圖。圖4 2係顯示習知時脈同步型半導體記憶裝置的命令施加時序圖。

89108727.ptd 第90頁

Claims

六、申請專利範圍 \ h —種半導體記憶裝置，其係具備有用以產生部控制信號產生電㉟，而ί内部控制脈= 信號所的：:Γ'指不信號用以進行前述動作模式指示内部控制信號產生電路，係包含有在連續提供前述以德t式ί示信號時’用以使最初的内部控制脈衝信號與曼的内部控制脈衝信號之發生時間及脈寬之至小一生不同的電路。 ^ 2酋如申請專利範圍第i項之半導體記憶裝置，纟中前述 =V體記憶裝置係具有排列成行列狀的複數個記憶體單中：Ϊ:作模式指示信?虎’係讀出前述複數個記憶體單元〒之選擇記憶體單元之資料的資料讀出指示作號。 3首如申請專利範圍第i項之半導體記憶襄置…其 + V體記憶裝置係具有排列成行列狀的複數個記憶體單 7〇，、、豆來自前述内部控制信號產生電路之内部控制脈係用以決定電耦合選擇行與内部資料線的期間者。σ〜 4. 如申請專利範圍第3項之半導體記憶裝置Β，复。巧有讀出閘，該讀出閘係在前述内部控制脈衝信號更生化 =丄在電分離前述選擇行與前述内部資料線的狀^下，按照W述選擇行上之信號而驅動前述内部資料線，二體單元資料傳輸至前述内部資料線上者。 f 口 5. 如申請專利範圍第2項之半導體記憶裝置，其中前述

89108727.ptd 509944 六、申請專利範圍内部控制信號產生電路，係包含有使前述最初之内部控制 ^信號的發生時間早於前述·之内部控制號的發生時間的電路。 6·如申請專利範圍第2項之半導體記憶裝置，其中前述内部控制信號產生電路，係包含有使前述最初之内部控制脈衝信號的脈寬寬於前述以後之内部控制脈衝信號的脈寬的電路。。 7.如申請專利範圍第2項之半導體記憶裝置，其中前述内部控制信號產生電路ϋ含有冑前述最初之内部控制信號的發生時間早於前述以後之内部控制脈衝信號的 ^生日守間，且使前述最初之内部控制脈衝信號的脈寬寬於月9述以後之内部控制脈衝信號的脈寬的電路。，8 ·如申請專利範圍第1項之半導體記憶裝置，其中前述半導體記憶裝置，係更具備有複數個記憶體單元，前^動作模式指示信號，係用以對前述複數個記憶體單元圮憶體單元指定資料寫入的資料寫入指示信號。 9. 如申請專利範圍第8項之半導體記憶裝置"，其内部控制信號產生電路，係、包含有使前述最初之内部月^制脈衝信號的發生時間慢於前述以後之内部控制脈衝^ 發生時間的電路。 σ 10. 如申請專利範圍第8項之半導體記憶裝置，其内部控制信號產生電路，係包含有使前述最初之;部=制脈衝信號的脈寬窄於前述以後之内部控制脈衝信號的2寬的電路。、第92頁

89108727.ptd 六、申請專利範圍 11 ·如申請專利範 ^ ^ 内部控制信號產生電項之半導體記憶裝置，其中前、+、脈衝信號的發生時間户於ΐ包含有使前述最初之内部控^ 2生時間，且使前述ί初以後之内部控制脈衝信號的珂述内部控制脈衝俨之内部控制脈衝信號的脈寬认 12.如申請專利Ζ第Τ寬的電路。於複數個記憶體單元係mi體記憶裝置，其中雨述半導體記憶裝置，ί:::.，複數個位元線對，有. 個行之記憶體單元；、义行而配置，且連接有對應各用以將對應產生前述曰疋址的行之位元線對，電耦入/工制脈衝信號時被等化電路，用以等化前述部資料線對上；官等化控制電路，按照前述資料寫:J對之電位；以及罩資料，用以控制前述等心：信號與禁止資料則述等化控制電路，包含有在路之等化動作，止寫入時使前述等化電路活性化：罩資料指示資料禁 13·如中請專利範圍第8項之半路。内部控制信號產生電路，係具備有··、己憶裝置，其中前述 :鎖電路，與時脈信號同步用以取入4 乜唬，則述動作模式指示脈衝產，電路，響應前述閂鎖電路、表i異的第—及第二脈衝信號；以及别出信號以產生前 t擇電路按照選擇指示信號選擇々一，述第—及第二脈衝 89108727.ptd 第93頁 509944

控制脈衝信號。體記憶裝置，其中包含信號之一方用以輸出作為前述内部 14·如申請專利範圍第1項之半有：狀的複數個記憶體單元；前述行而排列，且連接有第一陣列，包含有排列成行列複數個第一位元線對，對應各對應各個行之記憶體單元；以：P車列’包含有排列成行列狀的複數個記憶體單元;

配ί數元線對，對應前述第二陣列之各前綱第一你_連接有對應各個行之記憶體單元，巾前述第-万弟二位TL線對係對應而配置’更包含有，二：數：Ϊ測放大電路，各個係對應其所對應之第-及第 i的ί位，而配置，且於活性化時用以差動放大感測節點複數個對之各個導通，用測放大電感測控及第二陣成活性狀大電路，線分離信性化信號而設，以將所路的感制電路列之中悲，並且將前號維持之活性元線分而各個對應之測節點，響應相對於分離前述第一在非活化，對離閘，在第一第二位上；以陣列活非選擇述非選及第二性狀態前述複對應前分離指元線對及性化指陣列的擇陣列陣列之，同時數個感述複數個第一位元示信號非活性化時電輕合在所對應之示信號，將前述第位元線分離信號驅與前述複數個感測中的選擇陣列之位響應主感測放大器測放大電路提供用

509944 六、申請專利範圍使感測動作活性化的感測放大器活性化信號，更將前述非活性狀態之位元線分離信號形成高阻抗狀態，以在預定期間内使前述感測放大器活性化信號與前述非活性狀態之位元線分離信號短路者。 1 5.如申請專利範圍第1 4項之半導體記憶裝置，其中前述感測放大器活性化信號，係包含有第一及第二感測活性化信號，而前述感測控制電路，更包含有在前述預定期間内使前述第一及第二感測活性化信號短路者。

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