KR102595042B1 - 반도체 장치 및 반도체 장치를 포함하는 표시 장치 - Google Patents

반도체 장치 및 반도체 장치를 포함하는 표시 장치 Download PDF

Info

Publication number
KR102595042B1
KR102595042B1 KR1020187021385A KR20187021385A KR102595042B1 KR 102595042 B1 KR102595042 B1 KR 102595042B1 KR 1020187021385 A KR1020187021385 A KR 1020187021385A KR 20187021385 A KR20187021385 A KR 20187021385A KR 102595042 B1 KR102595042 B1 KR 102595042B1
Authority
KR
South Korea
Prior art keywords
film
oxide semiconductor
insulating film
transistor
semiconductor film
Prior art date
Application number
KR1020187021385A
Other languages
English (en)
Other versions
KR20180099764A (ko
Inventor
히로유키 미야케
겐이치 오카자키
야스하루 호사카
유키노리 시마
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority to KR1020237036279A priority Critical patent/KR20230152792A/ko
Publication of KR20180099764A publication Critical patent/KR20180099764A/ko
Application granted granted Critical
Publication of KR102595042B1 publication Critical patent/KR102595042B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/60—Organic compounds having low molecular weight

Abstract

신규 반도체 장치를 제공한다. 반도체 장치는 제 1 트랜지스터 및 제 2 트랜지스터를 포함한다. 제 1 트랜지스터는 제 1 게이트 전극; 제 1 게이트 전극 위의 제 1 절연막; 제 1 절연막 위의 제 1 산화물 반도체막; 제 1 산화물 반도체막 위의 제 1 소스 전극 및 제 1 드레인 전극; 제 1 산화물 반도체막, 제 1 소스 전극, 및 제 1 드레인 전극 위의 제 2 절연막; 및 제 2 절연막 위의 제 2 게이트 전극을 포함한다. 제 2 트랜지스터는 제 1 드레인 전극; 제 2 드레인 전극 위의 제 2 절연막; 제 2 절연막 위의 제 2 산화물 반도체막; 제 2 산화물 반도체막 위의 제 2 소스 전극 및 제 2 드레인 전극; 제 2 산화물 반도체막, 제 2 소스 전극, 및 제 2 드레인 전극 위의 제 3 절연막; 및 제 3 절연막 위의 제 3 게이트 전극을 포함한다. 제 1 산화물 반도체막은 제 2 산화물 반도체막과 부분적으로 중첩된다.

Description

반도체 장치 및 반도체 장치를 포함하는 표시 장치
본 발명의 일 형태는 산화물 반도체막을 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치에 관한 것이다.
또한 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 본 발명의 일 형태의 기술분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 그 구동 방법, 및 그 제작 방법에 관한 것이다.
본 명세서 등에서 반도체 장치는 일반적으로, 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다. 트랜지스터 등의 반도체 소자, 반도체 회로, 연산 장치, 및 기억 장치는 각각 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지 및 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 각각 반도체 장치를 포함할 수 있다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용한 트랜지스터(FET(field-effect transistor) 또는 TFT(thin film transistor)라고도 함)를 형성하는 기술이 주목을 받고 있다. 이러한 트랜지스터는, 집적 회로(IC) 또는 화상 표시 장치(표시 장치) 등의 다양한 전자 디바이스에 적용된다. 실리콘으로 대표되는 반도체 재료는 트랜지스터에 사용될 수 있는 반도체 박막을 위한 재료로서 널리 알려져 있고, 산화물 반도체도 주목을 받고 있다.
예를 들어, 특허문헌 1에는, 산화물 반도체막을 포함하는 제 1 트랜지스터 및 산화물 반도체막을 포함하는 제 2 트랜지스터를 포함하는 복수의 메모리 셀을 적층시킴으로써 셀 면적을 저감하는 기술이 개시되어 있다.
특허문헌 2에는, 복수의 화소를 동작시키는 구동 회로부를 포함하는 제 1 층과 2차원 배치된 복수의 화소를 포함하는 화소부를 포함하는 제 2 층을 적층시킴으로써, 화소부 근방의 구동 회로부의 면적을 저감하는 기술이 개시되어 있다.
일본 공개특허공보 제2013-138191호 일본 공개특허공보 제2015-194577호
트랜지스터의 면적은 특허문헌 1 및 2에 개시된 바와 같이 복수의 트랜지스터를 적층시킴으로써 저감할 수 있다. 한편, 복수의 트랜지스터를 적층하면 마스크 수 또는 제작 공정 수가 증가된다는 문제가 있다.
상기를 감안하여, 본 발명의 일 형태의 한 과제는 가능한 한 적은 마스크 또는 제작 공정을 사용하여, 적층된 트랜지스터들을 포함하는 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 마스크 또는 제작 공정의 수의 증가를 억제하여, 산화물 반도체막을 포함하는 적층된 트랜지스터들을 포함하는 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 반도체 장치를 제공하는 것이다.
또한 상술한 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서 모든 과제를 해결할 필요는 없다. 상술한 목적 이외의 목적은 명세서 등의 기재로부터 명백해질 것이며 추출될 수 있다.
본 발명의 일 형태는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 반도체 장치이다. 제 1 트랜지스터는 제 1 게이트 전극; 제 1 게이트 전극 위의 제 1 절연막; 제 1 절연막 위의 제 1 산화물 반도체막; 제 1 산화물 반도체막 위의 제 1 소스 전극; 제 1 산화물 반도체막 위의 제 1 드레인 전극; 제 1 산화물 반도체막, 제 1 소스 전극, 및 제 1 드레인 전극 위의 제 2 절연막; 및 제 2 절연막 위의 제 2 게이트 전극을 포함한다. 제 2 트랜지스터는 제 1 소스 전극 및 제 1 드레인 전극 중 하나; 제 1 드레인 전극 위의 제 2 절연막; 제 2 절연막 위의 제 2 산화물 반도체막; 제 2 산화물 반도체막 위의 제 2 소스 전극; 제 2 산화물 반도체막 위의 제 2 드레인 전극; 제 2 산화물 반도체막, 제 2 소스 전극, 및 제 2 드레인 전극 위의 제 3 절연막; 및 제 3 절연막 위의 제 3 게이트 전극을 포함한다. 제 1 산화물 반도체막은 제 2 산화물 반도체막과 부분적으로 중첩된다.
본 발명의 다른 형태는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 반도체 장치이다. 제 1 트랜지스터는 제 1 게이트 전극; 제 1 게이트 전극 위의 제 1 절연막; 제 1 절연막 위의 제 1 산화물 반도체막; 제 1 산화물 반도체막 위의 제 1 소스 전극; 제 1 산화물 반도체막 위의 제 1 드레인 전극; 제 1 산화물 반도체막, 제 1 소스 전극, 및 제 1 드레인 전극 위의 제 2 절연막; 및 제 2 절연막 위의 제 2 게이트 전극을 포함한다. 제 2 트랜지스터는 제 1 절연막 위의 제 3 게이트 전극; 제 3 게이트 전극 위의 제 2 절연막; 채널 영역, 소스 영역, 및 드레인 영역을 포함하며 제 2 절연막 위에 있는 제 2 산화물 반도체막; 채널 영역과 접하는 제 3 절연막; 제 3 절연막과 접하는 제 4 게이트 전극; 소스 영역, 드레인 영역, 및 제 4 게이트 전극과 접하는 제 4 절연막; 소스 영역에 전기적으로 접속되는 제 2 소스 전극, 및 드레인 영역에 전기적으로 접속되는 제 2 드레인 전극을 포함한다. 제 1 산화물 반도체막은 제 2 산화물 반도체막과 부분적으로 중첩된다.
상술한 실시형태에서, 제 1 게이트 전극 및 제 2 게이트 전극은 제 1 절연막 및 제 2 절연막의 개구에서 서로 접속되고, 제 1 산화물 반도체막의 측단부보다 외측에 위치한 영역을 포함한다.
상술한 실시형태에서, 제 1 산화물 반도체막 및/또는 제 2 산화물 반도체막은 산소, In, Zn, 및 M(M은 Al, Ga, Y, 또는 Sn)을 포함하는 것이 바람직하다.
상술한 실시형태에서, 그 원자수비는 In:M:Zn=4:2:3 근방에 있고, In이 4일 경우에 M이 1.5 이상 2.5 이하이며 Zn이 2 이상 4 이하인 것이 바람직하다.
상술한 실시형태에서, 제 1 산화물 반도체막 및 제 2 산화물 반도체막 중 한쪽 또는 양쪽이 결정부를 포함하고, 그 결정부가 c축 배향을 갖는 것이 바람직하다.
본 발명의 다른 형태는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 반도체 장치이다. 제 1 트랜지스터는 제 1 산화물 반도체막; 제 1 산화물 반도체막 위의 제 1 절연막; 제 1 절연막을 개재(介在)하여 제 1 산화물 반도체막과 중첩되는 영역을 포함하는 제 1 도전막; 제 1 산화물 반도체막 및 제 1 도전막 위의 제 2 절연막; 제 1 산화물 반도체막 위의 제 2 도전막; 제 1 산화물 반도체막 위의 제 3 도전막; 및 제 1 산화물 반도체막, 제 2 도전막, 및 제 3 도전막 위의 제 3 절연막을 포함한다. 제 2 트랜지스터는 제 3 도전막; 제 3 도전막 위의 제 3 절연막; 제 3 절연막 위의 제 2 산화물 반도체막; 제 2 산화물 반도체막 위의 제 4 도전막; 및 제 2 산화물 반도체막 위의 제 5 도전막을 포함한다. 제 1 산화물 반도체막은 제 1 절연막과 접하는 채널 영역, 제 2 절연막과 접하는 소스 영역, 및 제 2 절연막과 접하는 드레인 영역을 포함한다. 제 1 산화물 반도체막은 제 2 산화물 반도체막과 부분적으로 중첩된다.
본 발명의 다른 형태는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 반도체 장치이다. 제 1 트랜지스터는 제 1 산화물 반도체막; 제 1 산화물 반도체막 위의 제 1 절연막; 제 1 절연막을 개재하여 제 1 산화물 반도체막과 중첩되는 영역을 포함하는 제 1 도전막; 제 1 산화물 반도체막 및 제 1 도전막 위의 제 2 절연막; 제 1 산화물 반도체막 위의 제 2 도전막; 제 1 산화물 반도체막 위의 제 3 도전막; 및 제 1 산화물 반도체막, 제 2 도전막, 및 제 3 도전막 위의 제 3 절연막을 포함한다. 제 2 트랜지스터는 제 3 도전막; 제 3 도전막 위의 제 3 절연막; 제 3 절연막 위의 제 2 산화물 반도체막; 제 2 산화물 반도체막 위의 제 4 도전막; 제 2 산화물 반도체막 위의 제 5 도전막; 제 2 산화물 반도체막, 제 4 도전막, 및 제 5 도전막 위의 제 4 절연막; 및 제 4 절연막을 개재하여 제 2 산화물 반도체막과 중첩되는 영역을 포함하는 제 6 도전막을 포함한다. 제 1 산화물 반도체막은 제 1 절연막과 접하는 채널 영역, 제 2 절연막과 접하는 소스 영역, 및 제 2 절연막과 접하는 드레인 영역을 포함한다. 제 1 산화물 반도체막은 제 2 산화물 반도체막과 부분적으로 중첩된다.
본 발명의 다른 형태는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 반도체 장치이다. 제 1 트랜지스터는 제 1 산화물 반도체막; 제 1 산화물 반도체막 위의 제 1 절연막; 제 1 절연막을 개재하여 제 1 산화물 반도체막과 중첩되는 영역을 포함하는 제 1 도전막; 제 1 산화물 반도체막 및 제 1 도전막 위의 제 2 절연막; 제 1 산화물 반도체막 위의 제 2 도전막; 제 1 산화물 반도체막 위의 제 3 도전막; 및 제 1 산화물 반도체막, 제 2 도전막, 및 제 3 도전막 위의 제 3 절연막을 포함한다. 제 1 산화물 반도체막은 제 1 절연막과 접하는 채널 영역, 제 2 절연막과 접하는 소스 영역, 및 제 2 절연막과 접하는 드레인 영역을 포함한다. 제 2 트랜지스터는 제 3 도전막; 제 3 도전막 위의 제 3 절연막; 제 3 절연막 위의 제 2 산화물 반도체막; 제 2 산화물 반도체막 위의 제 4 도전막; 제 2 산화물 반도체막 위의 제 5 도전막; 제 2 산화물 반도체막 위의 제 4 절연막; 제 4 절연막을 개재하여 제 2 산화물 반도체막과 중첩되는 영역을 포함하는 제 6 도전막; 및 제 2 산화물 반도체막 및 제 6 도전막 위의 제 5 절연막을 포함한다. 제 2 산화물 반도체막은 제 4 절연막과 접하는 채널 영역, 제 5 절연막과 접하는 소스 영역, 및 제 5 절연막과 접하는 드레인 영역을 포함한다. 제 1 산화물 반도체막은 제 2 산화물 반도체막과 부분적으로 중첩된다.
상술한 실시형태들에서는, 제 1 산화물 반도체막 및/또는 제 2 산화물 반도체막은 산소, In, M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 포함하는 것이 바람직하다.
상술한 실시형태들에서, 산화물 반도체막은 In:M:Zn=4:2:3 근방의 원자수비를 갖고, In의 비율이 4일 경우에 M의 비율이 1.5 이상 2.5 이하이며 Zn의 비율이 2 이상 4 이하인 것이 바람직하다.
본 실시형태들에서, 제 1 산화물 반도체막 및/또는 제 2 산화물 반도체막은 결정부를 포함하고, 이 결정부는 c축 배향을 갖는 것이 바람직하다.
본 발명의 다른 형태는 상술한 형태들 중 임의의 것에 따른 반도체 장치 및 발광 소자를 포함하는 표시 장치이다. 상기 발광 소자는 유기 화합물을 포함하는 것이 바람직하고, 상기 유기 화합물은 고분자 화합물을 포함하는 것이 바람직하다.
본 발명의 다른 형태는 상기 표시 장치 및 터치 센서를 포함하는 표시 모듈이다. 본 발명의 다른 형태는 상술한 형태들 중 임의의 것에 따른 반도체 장치, 상기 표시 장치, 또는 상기 표시 모듈과, 조작 키 또는 배터리를 포함하는 전자 기기이다.
본 발명의 일 형태에 따르면, 가능한 한 적은 마스크 또는 제작 공정을 사용하여, 적층된 트랜지스터들을 포함하는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 가능한 한 적은 마스크 또는 제작 공정을 사용하여, 산화물 반도체막을 포함하는 적층된 트랜지스터들을 포함하는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 신규 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 모든 효과를 반드시 달성할 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 추출될 수 있다.
도 1의 (A) 및 (B)는 반도체 장치의 상면도 및 단면도.
도 2는 반도체 장치의 회로를 도시한 도면.
도 3은 반도체 장치의 단면도.
도 4의 (A) 및 (B)는 반도체 장치의 단면도.
도 5는 반도체 장치의 단면도.
도 6의 (A) 및 (B)는 반도체 장치의 단면도.
도 7의 (A) 및 (B)는 에너지 밴드를 도시한 도면.
도 8의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 9의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 10의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 11의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 12의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 13의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 14의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 15의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 16의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 17의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 18의 (A) 및 (B)는 반도체 장치를 도시한 상면도 및 단면도.
도 19의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 20의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 21의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 22의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 23의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 24의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 25의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 26의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 27의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 28의 (A) 및 (B)는 반도체 장치를 도시한 상면도 및 단면도.
도 29의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 30의 (A) 및 (B)는 반도체 장치를 도시한 상면도 및 단면도.
도 31은 반도체 장치의 회로를 도시한 도면.
도 32는 반도체 장치의 단면도.
도 33은 반도체 장치의 단면도.
도 34의 (A) 및 (B)는 반도체 장치의 단면도.
도 35의 (A) 및 (B)는 에너지 밴드를 도시한 도면.
도 36의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 37의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 38의 (A) 및 (B)는 반도체 장치를 도시한 상면도 및 단면도.
도 39의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 40의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 41의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 42의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 43의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 44의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 45의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 46의 (A) 및 (B)는 반도체 장치를 도시한 상면도 및 단면도.
도 47의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 48의 (A) 및 (B)는 반도체 장치를 도시한 상면도 및 단면도.
도 49의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 50의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 51의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 52의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 53의 (A) 및 (B)는 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 54는 발광 소자의 단면 모식도.
도 55의 (A) 내지 (D)는 EL층의 형성 방법을 도시한 단면 모식도.
도 56은 액적 토출 장치를 도시한 개념도.
도 57의 (A) 내지 (C)는 산화물 반도체의 원자수비의 범위를 각각 나타낸 도면.
도 58은 InMZnO4의 결정 구조를 도시한 도면.
도 59는 채널 영역에 산화물 반도체가 사용된 트랜지스터의 에너지 밴드를 도시한 도면.
도 60의 (A) 내지 (E)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 분석, 및 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 것.
도 61의 (A) 내지 (E)는 CAAC-OS의 단면 TEM 이미지 및 평면 TEM 이미지, 및 그 분석을 통하여 얻은 이미지를 나타낸 것.
도 62의 (A) 내지 (D)는 nc-OS의 전자 회절 패턴 및 단면 TEM 이미지를 나타낸 것.
도 63의 (A) 및 (B)는 a-like OS의 단면 TEM 이미지를 나타낸 도면.
도 64는 전자 조사에 의한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 것.
도 65는 표시 장치의 일 형태를 도시한 상면도.
도 66은 표시 장치의 일 형태를 도시한 단면도.
도 67은 표시 장치의 일 형태의 단면도 나타낸 것.
도 68은 표시 장치를 도시한 블록도.
도 69는 표시 모듈을 도시한 도면.
도 70의 (A) 내지 (E)는 전자 기기를 각각 나타낸 것.
도 71의 (A) 내지 (G)는 전자 기기를 각각 나타낸 것.
도 72의 (A) 및 (B)는 표시 장치를 도시한 사시도.
이하에서 실시형태에 대하여 도면을 참조하여 설명한다. 또한 실시형태는 다른 많은 형태로 실시할 수 있다. 본 발명의 취지 및 범위에서 벗어남이 없이 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자에 의하여 쉽게 이해될 것이다. 따라서, 본 발명은 아래의 실시형태의 설명에 한정되어 해석되지 말아야 한다.
도면에 있어서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 본 발명의 형태들은 이러한 스케일에 한정되지는 않는다. 또한, 도면은 이상적인 예를 나타낸 개략도이고, 본 발명의 형태들은 도면에 나타낸 형상 또는 값에 한정되지 않는다.
본 명세서에서 "제 1", "제 2", 및 "제 3" 등의 서수는 구성 요소 간의 혼동을 피하기 위하여 사용하는 것이며, 이들 용어는 구성 요소들을 수적으로 한정하지는 않는다.
본 명세서에서, "위에" 및 "아래에" 등, 배치를 설명하는 단어는, 도면을 참조하여 구성 요소들 사이의 위치 관계를 설명하기 위하여 편의상 사용된다. 구성 요소의 위치 관계는 각 구성 요소를 설명하는 방향에 따라 적절히 변화된다. 따라서, 본 명세서에서 사용되는 용어에 대한 한정은 없고, 상황에 따라 적절히 설명할 수 있다.
본 명세서 등에서, 트랜지스터는 게이트, 드레인, 및 소스의 적어도 3개의 단자를 갖는 소자이다. 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 포함하고, 드레인, 채널 영역, 및 소스를 통하여 전류가 흐를 수 있다. 또한, 본 명세서 등에 있어서, 채널 영역이란, 전류가 주로 흐르는 영역을 말한다.
"소스" 및 "드레인"의 기능은 예를 들어, 반대 극성의 트랜지스터를 사용하는 경우 또는 회로 동작에서 전류 흐름의 방향이 변화하는 경우에는 서로 바뀌는 경우가 있다. 따라서, 본 명세서 등에서는 용어 "소스" 및 "드레인"은 서로 교체될 수 있다.
본 명세서 등에서, 용어 "전기적으로 접속"은 구성 요소가 어떠한 전기적 작용을 갖는 물체를 통해 접속되어 있는 경우를 포함한다. "어떤 전기적 작용을 갖는 물체"에는, 그 물체를 통하여 접속된 구성 요소들 사이에서 전기 신호가 송수신될 수 있기만 하면, 특별한 한정은 없다. "어떠한 전기적 작용을 갖는 물체"의 예는 전극 및 배선 뿐만 아니라, 트랜지스터 등의 스위칭 소자, 저항소자, 인덕터, 용량소자 및 다양한 기능을 갖는 소자를 포함한다.
본 명세서 등에서 "평행"이라는 용어는 두 직선 사이에 형성되는 각도가 -10° 이상 10° 이하임을 나타내기 때문에, 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. 또한, "수직"이라는 용어는 두 직선이 이루는 각도가 80° 이상 100° 이하임을 가리키기 때문에, 그 각도가 85° 이상 95° 이하인 경우도 포함한다.
본 명세서 등에서 "막" 및 "층"이라는 용어는 서로 교체될 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한 "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
특별히 지정하지 않는 한, 본 명세서 등에서 오프 상태 전류란, 오프 상태(비도통 상태 및 차단(cutoff) 상태라고도 함)에서의 트랜지스터의 드레인 전류를 말한다. 특별히 지정하지 않는 한, n채널 트랜지스터의 오프 상태는 그 게이트와 소스 사이의 전압(V gs: 게이트-소스 전압)이 문턱 전압 V th보다 낮은 것을 의미하고, p채널 트랜지스터의 오프 상태는 게이트-소스 전압 V gs가 문턱 전압 V th보다 높은 것을 의미한다. 예를 들어, n채널 트랜지스터의 오프 상태 전류는 게이트-소스 전압 V gs가 문턱 전압 V th보다 낮을 때에 흐르는 드레인 전류를 말하는 경우가 있다.
트랜지스터의 오프 상태 전류는 V gs에 의존하는 경우가 있다. 따라서, "트랜지스터의 오프 상태 전류가 I 이하"란, 트랜지스터의 오프 상태 전류가 I 이하가 되는 V gs가 있다는 것을 의미할 수 있다. 트랜지스터의 오프 상태 전류란, 예를 들어 소정의 V gs, 소정의 범위 내의 V gs, 또는 충분히 낮은 오프 상태 전류가 얻어지는 Vgs에서의 오프 상태 전류를 말할 수 있다.
일례로서, 문턱 전압 V th가 0.5V이고, 드레인 전류가 V gs 0.5V에서 1×10-9A, V gs 0.1V에서 1×10-13A, V gs -0.5V에서 1×10-19A, 그리고 V gs -0.8V에서 1×10-22A인 n채널 트랜지스터를 상정한다. 상기 트랜지스터의 드레인 전류는 Vgs -0.5V에서 또는 V gs -0.8V 내지 -0.5V의 범위에서 1×10-19A 이하이기 때문에, 상기 트랜지스터의 오프 상태 전류는 1×10-19A 이하라고 할 수 있다. 상기 트랜지스터의 드레인 전류가 1×10-22A 이하가 되는 V gs가 있기 때문에, 상기 트랜지스터의 오프 상태 전류는 1×10-22A 이하라고 할 수 있다.
본 명세서 등에서는, 채널 폭 W의 트랜지스터의 오프 상태 전류를 채널 폭 W당 전류값 또는 소정의 채널 폭(예를 들어, 1μm)당 전류값으로 나타내는 경우가 있다. 후자(後者)의 경우, 오프 상태 전류는 길이당 전류(예를 들어, A/μm)로 나타낼 수 있다.
트랜지스터의 오프 상태 전류는 온도에 의존하는 경우가 있다. 특별히 지정하지 않는 한, 본 명세서에서 오프 상태 전류는 실온, 60℃, 85℃, 95℃, 또는 125℃에서의 오프 상태 전류일 수 있다. 또는, 오프 상태 전류는 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 온도, 또는 상기 반도체 장치 등이 사용되는 온도(예를 들어, 5℃ 내지 35℃의 온도 범위)에서의 오프 상태 전류일 수 있다. 트랜지스터의 오프 상태 전류가 I 이하인 상태는 실온, 60℃, 85℃, 95℃, 125℃, 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 온도, 또는 상기 반도체 장치 등이 사용되는 온도(예를 들어, 5℃ 내지 35℃의 온도 범위)에서의 트랜지스터의 오프 상태 전류가 소정의 V gs에서 I 이하인 것을 가리킨다.
트랜지스터의 오프 상태 전류는 그 드레인과 소스 사이의 전압 V ds에 의존하는 경우가 있다. 특별히 지정하지 않는 한, 본 명세서에서 오프 상태 전류는, V ds가 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V일 때의 오프 상태 전류일 수 있다. 또는, 오프 상태 전류는 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 V ds, 또는 상기 반도체 장치 등에서 사용되는 V ds에서의 오프 상태 전류일 수 있다. 트랜지스터의 오프 상태 전류가 I 이하인 상태는, 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V의 V ds, 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 V ds, 또는 상기 반도체 장치 등에서 사용되는 V ds에서의 트랜지스터의 오프 상태 전류가, 소정의 V gs에서 I 이하인 것을 가리킨다.
상술한 오프 상태 전류의 기재에서, 드레인이 소스와 교체되어도 좋다. 즉, 오프 상태 전류는 오프 상태의 트랜지스터의 소스를 통하여 흐르는 전류를 말하는 경우가 있다.
본 명세서 등에서, "리크 전류"라는 용어는 오프 상태 전류와 같은 뜻을 표현하는 경우가 있다. 본 명세서 등에서, 오프 상태 전류는 예를 들어, 트랜지스터가 오프 상태일 때 소스와 드레인 사이에 흐르는 전류를 말하는 경우가 있다.
본 명세서 등에서, 트랜지스터의 문턱 전압은 트랜지스터에 채널이 형성될 때의 게이트 전압(V g)을 말한다. 구체적으로는, 가로축이 게이트 전압(V g)을 나타내고 세로축이 드레인 전류(I d)의 제곱근을 나타내는 그래프에서, 트랜지스터의 문턱 전압은 드레인 전류(I d)의 제곱근이 0(I d=0A)일 때와, 플롯된 곡선(V g-√I d 특성)에 대한 최대 기울기와의 접선인 외삽된 직선의 교점에서의 게이트 전압(V g)을 말할 수 있다. 또는, 트랜지스터의 문턱 전압은, L이 채널 길이고 W이 채널 폭인 경우 I d[A]×L[μm]/W[μm]의 값이 1×10-9[A]일 때의 게이트 전압(V g)을 말할 수 있다.
본 명세서 등에서 "반도체"는 예를 들어 도전성이 충분히 낮은 경우에는 "절연체"의 특성을 갖는 경우가 있다. 또한, "반도체"와 "절연체"의 경계는 명백하지 않기 때문에, "반도체"와 "절연체"는 서로 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에서 "반도체"를 "절연체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서 등에서 "절연체"를 "반도체"라고 부를 수 있는 경우가 있다. 또는, 본 명세서 등에서 "절연체"를 "반절연체"라고 부를 수 있는 경우가 있다.
본 명세서 등에서 "반도체"는 예를 들어 도전성이 충분히 높은 경우에는 "도전체"의 특성을 갖는 경우가 있다. 또한, "반도체"와 "도전체"의 경계는 명백하지 않기 때문에, "반도체"와 "도전체"는 서로 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에서 "반도체"를 "도전체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서 등에서 "도전체"를 "반도체"라고 부를 수 있는 경우가 있다.
본 명세서 등에서, 반도체 내의 불순물은 반도체의 주성분이 아닌 원소를 말한다. 예를 들어, 농도 0.1atomic% 미만의 원소가 불순물이다. 반도체가 불순물을 포함하면, 예를 들어 반도체 내에 DOS(density of states)가 형성되거나, 캐리어 이동도가 저하되거나, 또는 결정성이 저하되는 경우가 있다. 반도체가 산화물 반도체를 포함하는 경우에는, 반도체의 특성을 변화시키는 불순물의 예에는 제 1 원소, 제 2 원소, 제 14 원소, 제 15 원소, 및 주성분 이외의 전이 금속이 포함되고, 구체적인 예로서 수소(물에도 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소가 있다. 산화물 반도체에서는, 수소 등의 불순물이 들어감으로써 산소 빈자리가 형성될 수 있다. 또한 반도체가 실리콘을 포함하는 경우, 반도체의 특성을 변화시키는 불순물의 예에는 산소, 수소 이외의 제 1 원소, 제 2 원소, 제 13 원소, 및 제 15 원소가 포함된다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태인 반도체 장치, 및 상기 반도체 장치의 제작 방법에 대하여 도 1의 (A) 및 (B) 내지 도 17의 (A) 및 (B)를 참조하여 설명한다.
<1-1. 반도체 장치의 구조예 1>
도 1의 (A)는 본 발명의 일 형태의 반도체 장치(100)의 상면도이다. 도 1의 (B)는 도 1의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이다. 또한 트랜지스터(Tr1)의 채널 길이(L) 방향에서의 단면 및 트랜지스터(Tr2)의 채널 길이(L) 방향에서의 단면이 도 1의 (B)에 포함된다.
복잡화를 피하기 위하여, 도 1의 (A)에서는 반도체 장치(100)의 일부 구성 요소(예를 들어 게이트 절연막으로서 기능하는 절연막) 및 구성 요소의 일부 부호를 도시하지 않았다. 또한 아래에서 설명하는 반도체 장치의 상면도에서, 일부 구성 요소 및 구성 요소의 일부 부호를 도 1의 (A)와 같이 도시하지 않는 경우가 있다.
도 1의 (A) 및 (B)에 도시된 반도체 장치(100)는 트랜지스터(Tr1), 및 트랜지스터(Tr1)와 적어도 부분적으로 중첩되는 트랜지스터(Tr2)를 포함한다. 또한 트랜지스터(Tr1) 및 트랜지스터(Tr2)는 보텀 게이트 트랜지스터이다.
트랜지스터(Tr1)는 트랜지스터(Tr2)와 적어도 부분적으로 중첩되기 때문에, 트랜지스터 면적이 저감될 수 있다.
트랜지스터(Tr1)는 기판(102) 위의 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 도전막(112a), 산화물 반도체막(108) 위의 도전막(112b), 산화물 반도체막(108), 도전막(112a), 및 도전막(112b) 위의 절연막(114), 절연막(114) 위의 절연막(116), 및 절연막(116) 위의 도전막(122c)을 포함한다.
트랜지스터(Tr2)는 도전막(112b), 도전막(112b) 위의 절연막(114), 절연막(114) 위의 절연막(116), 절연막(116) 위의 산화물 반도체막(128), 산화물 반도체막(128) 위의 도전막(122a), 산화물 반도체막(128) 위의 도전막(122b), 산화물 반도체막(128), 도전막(122a), 및 도전막(122b) 위의 절연막(124), 절연막(124) 위의 절연막(126), 및 절연막(126) 위의 도전막(130)을 포함한다. 또한 도전막(130)은 절연막(124 및 126)에 제공된 개구(182)를 통하여 도전막(122a)에 접속된다.
도 1의 (A) 및 (B)에 도시된 바와 같이, 산화물 반도체막(108) 및 산화물 반도체막(128)은 서로 부분적으로 중첩된다. 또한 도 1의 (A) 및 (B)에 도시된 바와 같이, 트랜지스터(Tr1)의 산화물 반도체막(108)에 형성되는 채널 영역은 트랜지스터(Tr2)의 산화물 반도체막(128)에 형성되는 채널 영역과 중첩되지 않는 것이 바람직하다.
트랜지스터(Tr1)의 채널 영역이 트랜지스터(Tr2)의 채널 영역과 중첩되면, 동작하는 트랜지스터들 중 하나가 다른 하나의 트랜지스터에 악영향을 줄 가능성이 있다. 이 악영향을 피하기 위하여, 트랜지스터(Tr1)와 트랜지스터(Tr2) 사이의 거리를 증가시키는 구조, 또는 트랜지스터(Tr1)와 트랜지스터(Tr2) 사이에 도전막이 제공되는 구조 등을 사용할 수 있다. 그러나, 전자(前者)의 구조가 사용되는 경우, 반도체 장치의 두께가 증가된다. 따라서 예를 들어, 반도체 장치(100)가 플렉시블 기판 등 위에 형성되는 경우, 접힘성 등에 문제가 생길 수 있다. 후자의 구조가 사용되는 경우, 도전막의 형성 공정이 필요하고 반도체 장치의 두께가 증가되는 문제가 있다.
그러나, 본 발명의 일 형태의 반도체 장치(100)에서는, 트랜지스터(Tr1)는 트랜지스터(Tr2)와 중첩되고 그들의 채널 영역은 서로 중첩되지 않는다. 또한 채널 영역이 형성되는 이들 산화물 반도체막의 일부가 서로 중첩되기 때문에, 트랜지스터 면적이 바람직하게 저감될 수 있다.
또한, 산화물 반도체막(108) 및 산화물 반도체막(128) 각각은 In, M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 포함한다. 예를 들어, 산화물 반도체막(108) 및 산화물 반도체막(128) 각각은 In의 원자수비가 M의 원자수비보다 높은 영역을 포함하는 것이 바람직하다. 또한 본 발명의 일 형태의 반도체 장치는 이에 한정되지 않고, In의 원자수비가 M의 원자수비보다 낮은 영역을 각각 포함하거나, 또는 In의 원자수비가 M의 원자수비와 동등한 영역을 포함하여도 좋다.
산화물 반도체막(108) 및 산화물 반도체막(128)의 조성은 동일하거나 또는 대략 동일한 것이 바람직하다. 산화물 반도체막(108) 및 산화물 반도체막(128)의 조성이 동일하면, 제작 비용을 삭감할 수 있다. 또한 본 발명의 일 형태의 반도체 장치는 이에 한정되지 않고, 산화물 반도체막(108) 및 산화물 반도체막(128)의 조성은 서로 상이하여도 좋다.
산화물 반도체막(108) 및 산화물 반도체막(128) 각각이, In의 원자수비가 M의 원자수비보다 큰 영역을 포함하면, 트랜지스터(Tr1) 및 트랜지스터(Tr2)의 전계 효과 이동도를 증가시킬 수 있다. 구체적으로, 트랜지스터(Tr1) 및 트랜지스터(Tr2)의 전계 효과 이동도 중 한쪽 또는 양쪽이 10cm2/Vs를 초과, 바람직하게는 30cm2/Vs를 초과할 수 있다.
예를 들어, 전계 효과 이동도가 높은 트랜지스터가, 게이트 신호를 생성하는 표시 장치의 게이트 드라이버에 사용되면, 표시 장치의 베젤을 좁게 할 수 있다. 전계 효과 이동도가 높은 트랜지스터가, 표시 장치에 포함되는 신호선으로부터 신호를 공급하는 소스 드라이버(특히, 소스 드라이버에 포함되는 시프트 레지스터의 출력 단자에 접속되는 디멀티플렉서)에 사용되면, 표시 장치에 접속되는 배선 수를 저감할 수 있다. 또한 전계 효과 이동도가 높은 트랜지스터가, 표시 장치에 포함되는 화소 회로의 선택 트랜지스터 및 구동 트랜지스터 중 한쪽 또는 양쪽으로서 사용되면, 표시 장치의 표시 품질을 증가시킬 수 있다.
도 1의 (A) 및 (B)에 나타낸 반도체 장치(100)는 표시 장치의 화소 회로에 적합하게 사용될 수 있다. 도 1의 (A) 및 (B)에 나타낸 레이아웃에 의하여 표시 장치의 화소 밀도를 증가시킬 수 있다. 예를 들어, 표시 장치의 화소 밀도가 1000ppi(pixel per inch) 또는 2000ppi를 초과하는 경우에도, 도 1의 (A) 및 (B)에 나타낸 구조에 의하여 화소의 개구율을 증가시킬 수 있다. 또한 ppi는 인치당 화소수를 나타내는 단위이다.
<1-2. 표시 장치의 화소 회로>
도 1의 (A) 및 (B)에 나타낸 반도체 장치(100)를 표시 장치의 화소 회로에 사용한 예에 대하여 도 2를 참조하여 설명한다.
도 2는 반도체 장치(100)를 표시 장치의 화소 회로에 사용한 예를 나타낸 회로도이다.
도 2에 나타낸 반도체 장치(100)는 트랜지스터(Tr1), 트랜지스터(Tr2), 용량 소자(Cs1), 및 발광 소자(160)를 포함한다. 또한 도 2의 예는 열 방향으로 서로 인접한 2개의 반도체 장치(100)를 나타낸다. 반도체 장치(100)는 화소(또는 부화소라고도 함)로서 기능한다. 도 1의 (A) 및 (B)에는 용량 소자(Cs1)가 도시되지 않았지만, 용량 소자(Cs1)는 트랜지스터(Tr1)에 포함되는 도전막(112b)과 트랜지스터(Tr2)에 포함되는 도전막(122b) 사이의 기생 용량을 사용하여 형성될 수 있다.
도 2의 회로도는 화소에 데이터 신호를 입력하는 데이터선(DL_Y-1), 인접한 화소에 데이터 신호를 입력하는 데이터선(DL_Y), 발광 소자에 전위를 공급하는 애노드선(ANODE_X-1), 인접한 발광 소자에 전위를 공급하는 애노드선(ANODE_X), 및 화소에 주사 신호를 공급하는 주사선(GL_X)을 포함한다.
트랜지스터(Tr1)의 소스 전극 및 드레인 전극 중 하나는 데이터선(DL_Y-1)에 전기적으로 접속된다. 트랜지스터(Tr1)의 제 1 게이트 전극 및 제 2 게이트 전극은 주사선(GL_X)에 전기적으로 접속된다. 트랜지스터(Tr1)는 온 상태 또는 오프 상태가 되어 데이터 신호의 기록을 제어한다.
용량 소자(Cs1)의 한 쌍의 전극 중 하나는 트랜지스터(Tr1)의 소스 전극 및 드레인 전극 중 다른 하나에 전기적으로 접속된다. 용량 소자(Cs1)의 한 쌍의 전극 중 다른 하나는 트랜지스터(Tr2)의 제 2 게이트 전극(백 게이트 전극이라고도 함)에 전기적으로 접속된다. 용량 소자(Cs1)는 기록된 데이터를 저장하는 저장 용량 소자로서 기능한다.
트랜지스터(Tr2)의 소스 전극 및 드레인 전극 중 하나는 애노드선(ANODE_X-1)에 전기적으로 접속된다.
발광 소자(160)의 한 쌍의 전극 중 하나는 트랜지스터(Tr2)의 소스 전극 및 드레인 전극 중 다른 하나에 전기적으로 접속되고, 발광 소자(160)의 다른 하나의 전극은 캐소드선(CATHODE)에 전기적으로 접속된다. 또한 발광 소자(160)의 한 쌍의 전극 중 하나는 용량 소자(Cs1)의 한 쌍의 전극 중 다른 하나에 전기적으로 접속된다.
상술한 구조는 도 1의 (A) 및 (B)에 나타낸 반도체 장치(100)를 표시 장치의 화소에 사용한 예이다.
<1-3. 반도체 장치의 구조>
도 1의 (A) 및 (B)에 나타낸 반도체 장치(100)에 대하여 다시 설명한다. 도 1의 (A) 및 (B)에 나타낸 반도체 장치(100)를 표시 장치의 화소에 사용하면, 트랜지스터의 채널 길이(L) 및 채널 폭(W), 그리고 트랜지스터에 접속된 배선 및 전극의 선폭 등을 비교적 크게 할 수 있다. 예를 들어, 트랜지스터(Tr1)와 트랜지스터(Tr2)가 도 1의 (A) 및 (B)에 나타낸 바와 같이 적어도 부분적으로 서로 중첩되는 경우, 트랜지스터(Tr1) 및 트랜지스터(Tr2)가 같은 면에 제공되는 경우에 비하여 선폭 등을 크게 할 수 있으므로, 가공 치수의 편차를 저감할 수 있다.
또한 도전막 및 절연막 중 한쪽 또는 양쪽을 트랜지스터(Tr1) 및 트랜지스터(Tr2)가 공유함으로써, 마스크 또는 공정의 수를 저감할 수 있다.
예를 들어 트랜지스터(Tr1)에서, 도전막(104)은 제 1 게이트 전극으로서 기능하고, 도전막(112a)은 소스 전극으로서 기능하고, 도전막(112b)은 드레인 전극으로서 기능하고, 도전막(122c)은 제 2 게이트 전극으로서 기능한다. 또한 트랜지스터(Tr1)에서, 절연막(106)은 제 1 게이트 절연막으로서 기능하고, 절연막(114 및 116)은 제 2 게이트 절연막으로서 기능한다. 트랜지스터(Tr2)에서, 도전막(112b)은 제 1 게이트 전극으로서 기능하고, 도전막(122a)은 소스 전극으로서 기능하고, 도전막(122b)은 드레인 전극으로서 기능하고, 도전막(130)은 제 2 게이트 전극으로서 기능한다. 또한 트랜지스터(Tr2)에서 절연막(114 및 116)은 제 1 게이트 절연막으로서 기능하고, 절연막(124 및 126)은 제 2 게이트 절연막으로서 기능한다.
또한 본 명세서 등에서, 절연막(106)을 제 1 절연막이라고 하여도 좋고, 절연막(114 및 116)을 통합적으로 제 2 절연막이라고 하여도 좋고, 절연막(124 및 126)을 통합적으로 제 3 절연막이라고 하여도 좋다.
도전막(130) 위에 절연막(134)이 제공된다. 절연막(134) 위에 절연막(136)이 제공된다. 도전막(130)에 도달하도록 개구(184)가 절연막(134 및 136)에 제공된다. 또한 절연막(136) 위에 도전막(138)이 제공된다. 또한 도전막(138)은 개구(184)에서 도전막(130)에 접속된다.
또한 도전막(138) 위에 절연막(140), EL층(142), 및 도전막(144)이 제공된다. 절연막(140)은 도전막(138)의 측단부의 일부를 덮고 인접한 화소들 사이에서의 도전막(138)의 단락(short circuit)을 방지한다. EL층(142)은 광을 방출한다. 발광 소자(160)는 도전막(138), EL층(142), 및 도전막(144)으로 구성된다. 도전막(138)은 발광 소자(160)의 한쪽 전극으로 기능한다. 도전막(144)은 발광 소자(160)의 다른 쪽 전극으로서 기능한다.
상술한 바와 같이, 본 발명의 일 형태의 반도체 장치에서는, 복수의 트랜지스터가 적층되어 트랜지스터 면적이 저감된다. 또한 절연막 및 도전막 중 한쪽 또는 양쪽을 복수의 트랜지스터가 공유하기 때문에, 마스크 또는 공정의 수를 저감할 수 있다.
<1-4. 게이트 전극의 구조>
도 1의 (A) 및 (B)에 나타낸 바와 같이, 트랜지스터(Tr1) 및 트랜지스터(Tr2) 각각은 2개의 게이트 전극을 포함한다.
여기서, 2개의 게이트 전극의 효과에 대하여 도 1의 (A) 및 (B) 그리고 도 3을 참조하여 설명한다.
또한 도 3은 도 1의 (A)의 일점쇄선 B1-B2를 따라 취한 단면도이다. 트랜지스터(Tr1)의 채널 폭(W) 방향의 단면이 도 3에 포함된다.
도 3에 나타낸 바와 같이, 제 2 게이트 전극으로서 기능하는 도전막(122c)은 제 1 게이트 전극으로서 기능하는 도전막(104)에 개구(181)에서 전기적으로 접속된다. 따라서, 도전막(104) 및 도전막(122c)에는 같은 전위가 공급된다. 또한 도 3에 나타낸 바와 같이, 산화물 반도체막(108)은 도전막(104) 및 도전막(122c)에 대향하고, 2개의 게이트 전극으로서 기능하는 도전막들 사이에 끼워진다. 도전막(104) 및 도전막(122c) 각각의 채널 폭 방향의 길이는 산화물 반도체막(108)의 채널 폭 방향의 길이보다 크다. 산화물 반도체막(108) 전체가 절연막(106, 114, 및 116)을 개재하여 도전막(104) 및 도전막(122c)과 중첩된다.
바꿔 말하면, 도전막(104) 및 도전막(122c)은 절연막(106, 114, 및 116)에 제공된 개구(181)에서 접속되고, 각각이 산화물 반도체막(108)의 측단부보다 외측에 위치한 영역을 포함한다.
이러한 구조를 가짐으로써, 트랜지스터(Tr1)에 포함되는 산화물 반도체막(108)을 도전막(104) 및 도전막(122c)의 전계에 의하여 전기적으로 둘러쌀 수 있다. 트랜지스터(Tr1)와 같이, 채널 영역이 형성되는 산화물 반도체막을 제 1 게이트 전극 및 제 2 게이트 전극의 전계가 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 S-channel(surrounded-channel) 구조라고 할 수 있다.
트랜지스터(Tr1)는 S-channel 구조를 갖기 때문에, 채널을 유발하는 전계가 제 1 게이트 전극으로서 기능하는 도전막(104)에 의하여 산화물 반도체막(108)에 효율적으로 인가될 수 있고, 그러므로 트랜지스터(Tr1)의 전류 구동 능력을 향상시킬 수 있고 높은 온 상태 전류 특성을 얻을 수 있다. 또한 온 상태 전류가 높기 때문에, 트랜지스터(Tr1)의 사이즈를 저감할 수 있다. 또한 트랜지스터(Tr1)는 제 1 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로 기능하는 도전막(122c)에 의하여 산화물 반도체막(108)이 둘러싸이는 구조를 갖기 때문에, 트랜지스터(Tr1)의 기계적 강도를 증가시킬 수 있다.
위에서는 제 1 게이트 전극이 제 2 게이트 전극에 전기적으로 접속되는 구조에 대하여 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도 1의 (B)에 나타낸 트랜지스터(Tr2)와 같이, 제 2 게이트 전극으로서 기능하는 도전막(130)이 트랜지스터(Tr2)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(122a)에 전기적으로 접속되어도 좋다.
<1-5. 반도체 장치의 구성 요소>
다음으로, 본 실시형태의 반도체 장치의 구성 요소에 대하여 자세히 설명한다.
[기판]
적어도 나중에 수행되는 가열 처리에 견딜 수 있을 정도의 내열성을 갖는 재료이기만 하면, 기판(102)의 재료의 특성 등에 특별한 한정은 없다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판을 기판(102)으로서 사용하여도 좋다. 실리콘 또는 탄소화 실리콘 등으로 만들어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄 등으로 만들어진 화합물 반도체 기판, 또는 SOI 기판 등을 기판(102)으로서 사용하여도 좋다. 이들 기판 중 임의의 것에 반도체 소자가 제공된 기판을 기판(102)으로서 사용하여도 좋다. 기판(102)으로서 유리 기판을 사용하는 경우, 대형 표시 장치를 제작하기 위하여 다음 중 어느 크기의 유리 기판을 사용할 수 있다: 6세대(1500mm×1850mm), 7세대(1870mm×2200mm), 8세대(2200mm×2400mm), 9세대(2400mm×2800mm), 및 10세대(2950mm×3400mm).
기판(102)으로서 플렉시블 기판을 사용하여도 좋고, 반도체 장치(100) 등을 플렉시블 기판에 직접 제공하여도 좋다. 기판(102)과 반도체 장치(100) 사이에 분리층을 제공하여도 좋다. 분리층은, 분리층 위에 형성된 반도체 장치의 일부 또는 전체를 기판(102)으로부터 분리하고 다른 기판으로 전치(轉置)할 때에 사용할 수 있다. 이러한 경우, 반도체 장치(100)는 내열성이 낮은 기판 또는 플렉시블 기판에도 전치할 수 있다.
[도전막]
도전막(104), 도전막(112a), 도전막(112b), 도전막(122a), 도전막(122b), 도전막(122c), 도전막(130), 도전막(138), 및 도전막(144) 각각은 크로뮴(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브데넘(Mo), 탄탈럼(Ta), 타이타늄(Ti), 텅스텐(W), 망가니즈(Mn), 니켈(Ni), 철(Fe), 및 코발트(Co) 중에서 선택되는 금속 원소; 이들 금속 원소 중 임의의 것을 성분으로서 포함하는 합금; 또는 이들 원소 중 임의의 것의 조합을 포함하는 합금 등을 사용하여 형성할 수 있다.
도전막(104), 도전막(112a), 도전막(112b), 도전막(122a), 도전막(122b), 도전막(122c), 도전막(130), 도전막(138), 및 도전막(144) 각각은, 인듐 및 주석을 포함하는 산화물, 텅스텐 및 인듐을 포함하는 산화물, 텅스텐, 인듐, 및 아연을 포함하는 산화물, 타이타늄 및 인듐을 포함하는 산화물, 타이타늄, 인듐, 및 주석을 포함하는 산화물, 인듐 및 아연을 포함하는 산화물, 실리콘, 인듐, 및 주석을 포함하는 산화물, 인듐, 갈륨, 및 아연을 포함하는 산화물 등의 산화물 도전체를 사용하여 형성될 수 있다.
상술한 산화물 도전체는 도전막(130)으로서 특히 바람직하다. 여기서 산화물 도전체에 대하여 설명한다. 본 명세서 등에서의 산화물 도전체는 OC라고 하여도 좋다. 산화물 도전체는 예를 들어 아래와 같이 얻을 수 있다. 산화물 반도체에 산소 빈자리를 형성한 다음, 산소 빈자리에 수소를 첨가함으로써, 전도대 근방에 도너 준위가 형성된다. 결과적으로, 산화물 반도체는 증가된 도전율을 갖게 되어 도전체가 된다. 도전체가 된 산화물 반도체를 산화물 도전체라고 할 수 있다. 일반적으로 산화물 반도체는 에너지 갭이 크기 때문에 가시광을 투과시킨다. 산화물 도전체는 전도대 근방에 도너 준위를 갖는 산화물 반도체이다. 따라서, 산화물 도전체에서는 도너 준위로 인한 흡수의 영향이 작고, 산화물 도전체는 산화물 반도체와 비슷한 가시광 투과성을 갖는다.
도전막(104), 도전막(112a), 도전막(112b), 도전막(122a), 도전막(122b), 도전막(122c), 도전막(130), 도전막(138), 및 도전막(144)으로서 Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 사용하여도 좋다. Cu-X 합금막을 사용하면 웨트 에칭에 의하여 막을 가공할 수 있기 때문에 제작 비용을 삭감할 수 있다.
Cu-X 합금막은 도전막(104), 도전막(112a), 도전막(112b), 도전막(122a), 도전막(122b), 및 도전막(122c) 중 하나 또는 복수로서 바람직하게 사용할 수 있다. Cu-X 합금막으로서는 특히 Cu-Mn 합금막이 바람직하다.
상술한 금속 원소 중에서, 알루미늄, 구리, 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중 하나 또는 복수가 도전막(104), 도전막(112a), 도전막(112b), 도전막(122a), 도전막(122b), 및 도전막(122c) 중 하나 또는 복수의 구성 요소로서 특히 바람직하다.
도전막(104), 도전막(112a), 도전막(112b), 도전막(122a), 도전막(122b), 및 도전막(122c) 중 하나 또는 복수로서, 질소 및 탄탈럼을 포함하는 질화 탄탈럼막이 바람직하게 사용된다. 질화 탄탈럼막은 도전성을 갖고 구리 및 수소에 대한 배리어성이 높다. 질화 탄탈럼막은 수소의 방출량이 작기 때문에 산화물 반도체막(108)과 접하는 금속막 또는 산화물 반도체막(108) 근방의 금속막으로서 가장 바람직하게 사용될 수 있다.
[절연막]
절연막(106), 절연막(114), 절연막(116), 절연막(124), 절연막(126), 절연막(134), 절연막(136), 및 절연막(140) 각각으로서, 플라스마 CVD법 또는 스퍼터링법 등에 의하여 형성되는 다음의 막들 중 적어도 하나를 포함하는 절연층을 사용할 수 있다: 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막.
절연막(106)은 산소의 투과를 억제하는 블로킹막으로서 기능한다. 예를 들어, 절연막(114), 절연막(116), 산화물 반도체막(108), 산화물 반도체막(128), 절연막(124), 및 절연막(126) 중 하나 또는 복수가 산소 과잉 영역을 포함할 때, 절연막(106)은 산소의 투과를 억제할 수 있다.
또한 산화물 반도체막(108) 및 산화물 반도체막(128) 중 한쪽 또는 양쪽과 접하는 절연막은 산화물 절연막인 것이 바람직하고, 화학량론적 조성보다 산소를 과잉으로 포함하는 영역(산소 과잉 영역)을 포함하는 것이 바람직하다. 바꿔 말하면, 산소 과잉 영역을 포함하는 산화물 절연막은 산소를 방출할 수 있는 절연막이다.
산화물 절연막의 산소 과잉 영역은, 예를 들어 산소 분위기에서 절연막을 형성하는 방법, 절연막을 형성하고 나서 산소 분위기에서 가열 처리를 실시하는 방법, 및 절연막을 형성하고 나서 이 절연막에 산소를 첨가하는 방법 중 임의의 방법을 사용하여 형성할 수 있다. 형성된 절연막에 산소를 첨가하기 위해서는 플라스마 처리가 바람직하다.
트랜지스터(Tr1) 및 트랜지스터(Tr2) 각각의 게이트 절연막으로서 기능하는 절연막은 산화 하프늄을 사용하여 형성하여도 좋다. 게이트 절연막으로서 기능하는 절연막에 산화 하프늄을 사용하면 다음의 효과들을 얻을 수 있다.
산화 하프늄은 산화 실리콘 및 산화질화 실리콘보다 높은 비유전율을 갖는다. 따라서, 산화 하프늄을 사용하여 형성되는 절연막의 두께를 산화 실리콘을 사용하여 형성되는 절연막의 두께보다 크게 할 수 있어, 터널 전류로 인한 리크 전류를 낮게 할 수 있다. 즉, 오프 상태 전류가 낮은 트랜지스터를 제작할 수 있다. 더구나, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄보다 높은 비유전율을 갖는다. 따라서, 오프 상태 전류가 낮은 트랜지스터를 제작하기 위해서는 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예에는 단사정 구조 및 입방정 구조가 포함된다. 또한 본 발명의 일 형태는 상술한 예에 한정되지 않는다.
트랜지스터(Tr1) 및 트랜지스터(Tr2) 각각의 게이트 절연막으로서 기능하는 절연막은 질화 실리콘을 사용하여 형성하여도 좋다. 게이트 절연막으로서 기능하는 절연막에 질화 실리콘을 사용하면 다음의 효과들을 얻을 수 있다. 질화 실리콘은 산화 실리콘보다 높은 비유전율을 갖고, 산화 실리콘과 동등한 용량을 얻기 위하여 두께가 더 클 필요가 있다. 따라서, 게이트 절연막의 두께를 증가시킬 수 있다. 이에 의하여, 트랜지스터(Tr1) 및 트랜지스터(Tr2)의 내압 저하의 방지 또한 내압 증가가 가능해짐으로써, 트랜지스터(Tr1) 및 트랜지스터(Tr2)의 정전 파괴를 방지할 수 있다.
절연막(114, 116, 124, 및 126)은 산화물 반도체막(108) 및/또는 산화물 반도체막(128)에 산소를 공급하는 기능을 갖는다. 즉, 절연막(114, 116, 124, 및 126)은 산소를 포함한다. 절연막(114 및 124)은 산소를 투과시킬 수 있는 절연막이다. 또한 절연막(114)은 나중의 단계에서 절연막(116)을 형성할 때에 산화물 반도체막(108)에 대한 대미지를 완화시키는 막으로도 기능한다. 절연막(124)은 나중의 단계에서 절연막(126)을 형성할 때에 산화물 반도체막(128)에 대한 대미지를 완화시키는 막으로도 기능한다.
절연막(114 및 124)으로서는 두께 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하의 산화 실리콘막 또는 산화질화 실리콘막 등을 사용할 수 있다.
또한, 절연막(114 및 124)의 결함 수는 적은 것이 바람직하고, 대표적으로는 ESR(electron spin resonance) 측정에 의하여 측정되었을 때, 실리콘의 댕글링 본드(dangling bond)로 인하여 g=2.001에서 나타나는 신호의 스핀 밀도가 1×1018spins/cm3 이하인 것이 바람직하다. 이는 절연막(114 및 124) 각각에서의 결함의 밀도가 높으면 산소가 결함에 결합되고, 절연막(114)을 투과하는 산소의 양이 감소되기 때문이다.
절연막(114 및 124)은 각각 질소 산화물로 인한 상태 밀도가 낮은 산화물 절연막을 사용하여 형성될 수 있다. 또한, 질소 산화물로 인한 상태 밀도는 산화물 반도체막의 가전자대 상단의 에너지(Ev _os)와 전도대 하단의 에너지(Ec _os) 사이에 형성될 수 있다. 상술한 산화물 절연막으로서는, 질소 산화물의 방출이 적은 산화질화 실리콘막 및 질소 산화물의 방출이 적은 산화질화 알루미늄막 등을 사용할 수 있다.
또한 질소 산화물의 방출이 적은 산화질화 실리콘막은, TDS(thermal desorption spectroscopy)에서의 암모니아의 방출량이 질소 산화물의 방출량보다 큰 막이고; 암모니아의 방출량은 대표적으로 1×1018cm-3 이상 5×1019cm-3 이하이다. 또한 암모니아의 방출량은, TDS에서 50℃ 내지 650℃의 범위 또는 50℃ 내지 550℃의 온도 범위의 가열 처리에 의하여 방출된 암모니아의 총량이다. 암모니아의 방출량은 TDS에서 암모니아 분자로 변환된 암모니아의 총 방출량이다.
질소 산화물(NO x ; x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는 절연막(114 및 124) 각각에 준위를 형성한다. 이 준위는 산화물 반도체막(108 및 128)의 에너지 갭에 위치한다. 그러므로, 질소 산화물이 절연막(114)과 산화물 반도체막(108)의 계면 또는 절연막(124)과 산화물 반도체막(128)의 계면으로 확산되면, 절연막(114 및 124) 측에서 이 준위에 의하여 전자가 포획될 수 있다. 그 결과, 포획된 전자가 절연막(114)과 산화물 반도체막(108)의 계면 또는 절연막(124)과 산화물 반도체막(128)의 계면의 근방에 남아서, 트랜지스터의 문턱 전압이 양의 방향으로 시프트된다.
질소 산화물은 가열 처리에서 암모니아 및 산소와 반응한다. 절연막(114 및 124)에 포함되는 질소 산화물은 가열 처리에서 절연막(116 및 126)에 포함되는 암모니아와 반응하기 때문에, 절연막(114 및 124)에 포함되는 질소 산화물이 저감된다. 따라서, 절연막(114)과 산화물 반도체막(108)의 계면 또는 절연막(124)과 산화물 반도체막(128)의 계면의 근방에서 전자가 포획되기 어렵다.
이러한 산화물 절연막을 사용함으로써, 절연막(114 및 124)에 의하여 트랜지스터의 문턱 전압의 시프트가 저감될 수 있고, 트랜지스터의 전기 특성의 변화가 작아진다.
또한 절연막(114 및 124)의 100K 이하의 ESR 스펙트럼에서, 트랜지스터의 제작 공정의 가열 처리, 대표적으로는 300℃ 이상 350℃ 미만의 온도에서의 가열 처리에 의하여, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호가 관찰된다. X밴드를 사용한 ESR 측정에 의하여 얻어지는 제 1 및 제 2 신호들의 스플릿 폭과 제 2 및 제 3 신호들의 스플릿 폭의 각각은 약 5mT이다. g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 스핀 밀도의 합계는 1×1018spins/cm3 미만, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
100K 이하의 ESR 스펙트럼에서, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 스핀 밀도의 합은 질소 산화물(NO x ; x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하)에 기인한 신호의 스핀 밀도의 합에 상당한다. 질소 산화물의 대표적인 예에는, 일산화질소 및 이산화질소가 포함된다. g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 스핀 밀도의 합이 낮아질수록, 산화물 절연막의 질소 산화물의 함유량이 낮아진다고 할 수 있다.
SIMS에 의하여 측정되는 상술한 산화물 절연막의 질소 농도는 6×1020atoms/cm3 이하이다.
실레인 및 일산화이질소를 사용한 기판 온도 220℃ 이상 350℃ 이하의 PECVD법에 의하여 산화물 절연막을 치밀하고 단단하게 형성할 수 있다.
절연막(116 및 126)은 화학량론적 조성보다 산소 함유량이 높은 산화물 절연막을 사용하여 형성된다. 가열에 의하여, 화학량론적 조성보다 산소 함유량이 높은 산화물 절연막으로부터 산소의 일부가 방출된다. 화학량론적 조성보다 산소 함유량이 높은 산화물 절연막은 1.0×1019cm-3 이상, 바람직하게는 3.0×1020cm-3 이상의 산소를 방출한다. 또한 산소의 방출량은 TDS에서의 50℃ 내지 650℃의 범위 또는 50℃ 내지 550℃ 범위의 가열 처리에 의한 산소의 총 방출량이다. 산소의 방출량은 TDS에서의 산소 분자로 변환된 산소의 총 방출량이다.
절연막(116 및 126) 각각으로서, 두께 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하의 산화 실리콘막 또는 산화질화 실리콘막 등을 사용할 수 있다.
또한 절연막(116 및 126)에서의 결함 수는 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여 측정되었을 때, 실리콘의 댕글링 본드로 인하여 g=2.001에서 나타나는 신호의 스핀 밀도가 1.5×1018spins/cm3 미만, 더 바람직하게는 1×1018spins/cm3 미만이다.
절연막(114 및 116) 그리고 절연막(124 및 126)은 같은 종류의 재료를 포함하는 절연막을 사용하여 형성할 수 있기 때문에, 절연막들(114 및 116) 사이의 경계 및 절연막들(124 및 126) 사이의 경계를 명확하게 관찰할 수 없는 경우가 있다. 따라서 본 실시형태에서는, 절연막들(114 및 116) 사이의 경계 및 절연막들(124 및 126) 사이의 경계를 파선으로 나타낸다.
절연막(134)은 트랜지스터(Tr1) 및 트랜지스터(Tr2) 각각의 보호 절연막으로서 기능한다.
절연막(134)은 수소 및 질소 중 한쪽 또는 양쪽을 포함한다. 또는, 절연막(134)은 질소 및 실리콘을 포함한다. 절연막(134)은 산소, 수소, 물, 알칼리 금속, 또는 알칼리 토금속 등을 차단하는 기능을 갖는다. 절연막(134)을 제공함으로써, 산화물 반도체막(108) 및 산화물 반도체막(128)으로부터의 산소의 외부 확산, 절연막(114, 116, 124, 및 126)에 포함되는 산소의 외부 확산, 그리고 외부로부터 산화물 반도체막(108 및 128)에 대한 수소 또는 물 등의 진입을 방지할 수 있다.
절연막(134)은 예를 들어 질화물 절연막을 사용하여 형성할 수 있다. 질화물 절연막은 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 또는 질화산화 알루미늄 등을 사용하여 형성한다.
[산화물 반도체막]
상술한 재료를 사용하여 산화물 반도체막(108 및 128)을 형성할 수 있다.
산화물 반도체막(108 및 128) 각각이 In-M-Zn 산화물을 포함하는 경우, In-M-Zn 산화물의 형성에 사용되는 스퍼터링 타깃의 금속 원소의 원자수비는 In>M을 만족하는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소들 간의 원자수비는 예를 들어 In:M:Zn=2:1:3, In:M:Zn=3:1:2, 또는 In:M:Zn=4:2:4.1이다.
산화물 반도체막(108) 및 산화물 반도체막(128) 각각이 In-M-Zn 산화물을 포함하는 경우, In-M-Zn 산화물의 퇴적에 사용되는 스퍼터링 타깃의 금속 원소들 간의 원자수비는 In≤M을 만족할 수 있다. 이러한 스퍼터링 타깃의 금속 원소들 간의 원자수비는 예를 들어 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=1:3:2, In:M:Zn=1:3:4, 또는 In:M:Zn=1:3:6이다.
산화물 반도체막(108) 및 산화물 반도체막(128) 각각이 In-M-Zn 산화물인 경우, 스퍼터링 타깃으로서 다결정 In-M-Zn 산화물을 포함하는 타깃을 사용하는 것이 바람직하다. 다결정 In-M-Zn 산화물을 포함하는 타깃을 사용하면 결정성을 갖는 산화물 반도체막(108 및 128)의 형성이 용이해진다. 또한 형성된 산화물 반도체막(108 및 128)의 금속 원소의 원자수비는 상술한 스퍼터링 타깃의 금속 원소의 원자수비로부터 ±40%의 범위 내에서 변동된다. 예를 들어, In 대 Ga 대 Zn의 원자수비가 4:2:4.1인 스퍼터링 타깃을 산화물 반도체막(108 및 128)에 사용하는 경우, 산화물 반도체막(108 및 128)의 In 대 Ga 대 Zn의 원자수비는 4:2:3 또는 4:2:3 근방이 될 수 있다.
산화물 반도체막(108 및 128)의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 이러한 넓은 에너지 갭을 갖는 산화물 반도체를 사용함으로써, 트랜지스터(Tr1 및 Tr2)의 오프 상태 전류를 저감할 수 있다.
산화물 반도체막(108 및 128)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 또는 더 바람직하게는 3nm 이상 50nm 이하이다.
산화물 반도체막(108 및 128)에 포함되는 수소는 금속 원자에 결합된 산소와 반응하여 물이 되고, 또한 산소가 방출된 격자(또는 산소가 방출된 부분)에 산소 빈자리를 형성한다. 산소 빈자리에 수소가 들어가면, 캐리어로서 기능하는 전자가 발생되는 경우가 있다. 또한, 수소의 일부와, 금속 원자에 결합된 산소의 결합이, 캐리어로서 기능하는 전자의 발생을 초래하는 경우가 있다. 따라서, 수소를 포함하는 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 반도체막(108 및 128)에서 수소가 가능한 한 저감되는 것이 바람직하다.
구체적으로는, 산화물 반도체막(108 및 128) 각각에서 SIMS에 의하여 측정되는 수소의 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하이다.
제 14족에 속하는 원소 중 하나인 실리콘 또는 탄소가 산화물 반도체막(108 및 128)에 포함되면, 산화물 반도체막(108 및 128)에 산소 빈자리가 증가되어, 산화물 반도체막(108 및 128)이 n형의 막이 된다. 따라서, 산화물 반도체막(108 및 128) 각각에서 SIMS에 의하여 측정된 실리콘 농도는 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다. 산화물 반도체막(108 및 128) 각각에서 SIMS에 의하여 측정된 탄소 농도는 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, SIMS에 의하여 측정되는, 산화물 반도체막(108) 및 산화물 반도체막(128) 각각의 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체에 결합될 때에 캐리어를 생성할 수 있고, 그 경우, 트랜지스터의 오프 상태 전류가 높아질 수 있다. 따라서, 산화물 반도체막(108 및 128)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
산화물 반도체막(108) 및 산화물 반도체막(128c)은 예를 들어 비단결정 구조를 가져도 좋다. 비단결정 구조의 예에는 후술하는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 구조, 미결정(microcrystalline) 구조, 또는 비정질 구조가 포함한다. 비단결정 구조 중, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
또한 도전막, 절연막, 및 산화물 반도체막 등의 상술한 막은 스퍼터링법, PECVD(plasma-enhanced chemical vapor deposition)법, 또는 열 CVD법에 의하여 형성할 수 있다. 열 CVD법의 예에는 MOCVD(metal organic chemical vapor deposition)법 및 ALD(atomic layer deposition)법이 포함된다.
열 CVD법은 플라스마를 사용하지 않는 퇴적법이므로, 플라스마 대미지로 인한 결함이 생기지 않는다는 이점을 갖는다.
열 CVD법에 의한 퇴적은, 원료 가스 및 산화제를 동시에 체임버에 공급하여 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 기판 근방 또는 기판 위에서 서로 반응시키는 식으로 수행하여도 좋다.
ALD법에 의한 퇴적은 체임버의 압력이 대기압 또는 감압으로 설정되고, 반응을 위한 원료 가스를 사용한 조건에서 수행하여도 좋다.
본 실시형태에서의 상술한 도전막, 절연막, 산화물 반도체막, 및 금속 산화물막 등의 다양한 막은 MOCVD법 또는 ALD법 등의 열 CVD법으로 형성할 수 있다. 예를 들어, In-Ga-Zn-O막을 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연을 사용하여 형성할 수 있다. 또한 트라이메틸인듐의 화학식은 In(CH3)3이다. 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 다이메틸아연의 화학식은 Zn(CH3)2이다. 상술한 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식: Ga(C2H5)3)을 사용할 수 있고 다이메틸아연 대신에 다이에틸아연(화학식: Zn(C2H5)2)을 사용할 수 있다.
예를 들어, ALD법을 사용한 퇴적 장치에 의하여 산화 하프늄막을 형성하는 경우, 산화제로서의 오존(O3), 및 용매와 하프늄 전구체 화합물을 포함하는 액체(예를 들어, 하프늄 알콕사이드, 또는 테트라키스(다이메틸아마이드)하프늄(TDMAH) 등의 하프늄 아마이드)를 기화시킴으로써 얻어지는 원료 가스의 2종류의 가스를 사용한다. 또한 테트라키스(다이메틸아마이드)하프늄의 화학식은 Hf[N(CH3)2]4이다. 다른 재료액의 예에는 테트라키스(에틸메틸아마이드)하프늄이 포함된다.
예를 들어, ALD법을 사용한 퇴적 장치에 의하여 산화 알루미늄막을 형성하는 경우, 산화제로서의 H2O, 및 용매와 알루미늄 전구체 화합물을 포함하는 액체(예를 들어, TMA: 트라이메틸알루미늄))를 기화시킴으로써 얻어지는 원료 가스의 2종류의 가스를 사용한다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 다른 재료액의 예에는, 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 및 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)가 포함된다.
예를 들어, ALD를 사용한 퇴적 장치에 의하여 산화 실리콘막을 형성하는 경우, 막이 형성되는 면에 헥사클로로다이실레인을 흡착시키고, 흡착물에 포함되는 염소를 제거하고, 산화성 가스(예를 들어, O2 또는 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD법을 사용한 퇴적 장치를 사용하여 텅스텐막을 형성하는 경우, WF6 가스 및 B2H6 가스를 사용하여 초기 텅스텐막을 형성한 다음, WF6 가스 및 H2 가스를 사용하여 텅스텐막을 형성한다. 또한 B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, 산화물 반도체막, 예를 들어 In-Ga-Zn-O막을 ALD를 채용한 퇴적 장치를 사용하여 형성하는 경우, In(CH3)3 가스 및 O3 가스를 순차적으로 복수회 도입하여 In-O층을 형성한 다음, Ga(CH3)3 가스 및 O3 가스를 사용하여 GaO층을 형성한 다음, Zn(CH3)2 가스 및 O3 가스를 사용하여 ZnO층을 형성한다. 또한 이들 층의 순서는 이 예에 한정되지 않는다. 이들 가스를 혼합하여, In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. Ar 등의 불활성 가스를 사용하여 버블링함으로써 얻어진 H2O 가스를 O3 가스 대신에 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스를 사용하여도 좋다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
<1-6. 반도체 장치의 구조예 2>
다음으로, 도 1의 (A) 및 (B)에 나타낸 반도체 장치(100)의 변형예에 대하여 도 4의 (A) 및 (B) 그리고 도 5를 참조하여 설명한다.
도 4의 (A)는 도 1의 (B)에 나타낸 반도체 장치(100)의 변형예를 나타낸 단면도이다. 도 4의 (B)는 도 1의 (B)에 나타낸 반도체 장치(100)의 변형예를 나타낸 단면도이다. 도 5는 도 1의 (B)에 나타낸 반도체 장치(100)의 변형예를 나타낸 단면도이다.
도 4의 (A)는 반도체 장치(100)에 포함된 트랜지스터(Tr1)의 제 2 게이트 전극으로서 기능하는 도전막(122c)이 없는 구조를 나타낸 것이다.
도 4의 (B)는 반도체 장치(100)에 포함된 트랜지스터(Tr2)의 제 2 게이트 전극으로서 기능하는 도전막(130) 및 도전막(130) 위의 절연막(134)이 없는 구조를 나타낸 것이다. 또한 도 4의 (B)에 나타낸 구조에서, 절연막(124) 및 절연막(126)에 형성된 개구(182) 그리고 절연막(134) 및 절연막(136)에 형성된 개구(184) 대신에, 절연막(124), 절연막(126), 및 절연막(136)에 개구(183)가 형성된다. 하나의 개구를 포함한 이러한 구조는 제작 공정을 저감할 수 있어 바람직하다.
도 5는 반도체 장치(100)에 포함된 트랜지스터(Tr1)의 제 2 게이트 전극으로서 기능하는 도전막(122c), 반도체 장치(100)에 포함된 트랜지스터(Tr2)의 제 2 게이트 전극으로서 기능하는 도전막(130), 및 반도체 장치(100)에 포함된 도전막(130) 위의 절연막(134)이 없는 구조를 나타낸 것이다. 또한 도 4의 (B)와 같이, 절연막(124), 절연막(126), 및 절연막(136)에 개구(183)가 형성된다.
<1-7. 반도체 장치의 구조예 3>
다음으로, 도 1의 (A) 및 (B)의 반도체 장치(100)의 변형예에 대하여 도 6의 (A) 및 (B) 그리고 도 7의 (A) 및 (B)를 참조하여 설명한다.
산화물 반도체막의 적층 구조에 대하여 아래에서 설명한다.
도 6의 (A) 및 (B)는 반도체 장치(100)에 포함되는 트랜지스터(Tr1)의 채널 길이(L) 방향의 단면도이다.
도 6의 (A)는 트랜지스터(Tr1)의 산화물 반도체막(108)이 산화물 반도체막(108a), 산화물 반도체막(108a) 위의 산화물 반도체막(108b), 및 산화물 반도체막(108b) 위의 산화물 반도체막(108c)을 포함하는 구조를 나타낸 것이다. 즉, 산화물 반도체막(108)은 3층 구조를 갖는다.
도 6의 (B)는 트랜지스터(Tr1)의 산화물 반도체막(108)이 산화물 반도체막(108b), 및 산화물 반도체막(108b) 위의 산화물 반도체막(108c)을 포함하는 구조를 나타낸 것이다. 즉, 이 산화물 반도체막은 2층 구조를 갖는다.
도 7의 (A) 및 (B)는 산화물 반도체막(108), 및 산화물 반도체막(108)과 접하는 절연막의 밴드 구조의 예를 나타낸 것이다.
도 7의 (A)는 절연막(106), 산화물 반도체막(108a, 108b, 및 108c), 및 절연막(114)을 포함하는 적층 구조의 두께 방향의 밴드 구조의 예를 나타낸 것이다. 도 7의 (B)는 절연막(106), 산화물 반도체막(108b 및 108c), 및 절연막(114)을 포함하는 적층 구조의 두께 방향의 밴드 구조의 예를 나타낸 것이다. 이해를 쉽게 하기 위하여, 절연막(106), 산화물 반도체막(108a, 108b, 및 108c), 및 절연막(114) 각각의 전도대 하단의 에너지 준위(Ec)를 밴드 구조에 나타내었다.
도 7의 (A)는 산화 실리콘막을 절연막(106 및 114) 각각으로서 사용하고, 금속 원소의 원자수비가 In:Ga:Zn=1:3:2인 금속 산화물 타깃을 사용하여 형성된 산화물 반도체막을 산화물 반도체막(108a)으로서 사용하고, 금속 원소의 원자수비가 In:Ga:Zn=4:2:4.1인 금속 산화물 타깃을 사용하여 형성된 산화물 반도체막을 산화물 반도체막(108b)으로서 사용하고, 금속 원소의 원자수비가 In:Ga:Zn=1:3:2인 금속 산화물 타깃을 사용하여 형성된 산화물 반도체막을 산화물 반도체막(108c)으로서 사용한 구조의 밴드도이다.
도 7의 (B)는 산화 실리콘막을 절연막(106 및 114) 각각으로서 사용하고, 금속 원소의 원자수비가 In:Ga:Zn=4:2:4.1인 금속 산화물 타깃을 사용하여 형성된 산화물 반도체막을 산화물 반도체막(108b)으로서 사용하고, 금속 원소의 원자수비가 In:Ga:Zn=1:3:2인 금속 산화물 타깃을 사용하여 형성된 금속 산화막을 산화물 반도체막(108c)으로서 사용한 구조의 밴드도이다.
도 7의 (A) 및 (B)에 도시된 바와 같이, 전도대 하단의 에너지 준위는 산화물 반도체막(108a)과 산화물 반도체막(108b) 사이, 그리고 산화물 반도체막(108b)과 산화물 반도체막(108c) 사이에서 서서히 변화된다. 바꿔 말하면, 전도대 하단의 에너지 준위가 연속적으로 변화 또는 연속적으로 연결되어 있다. 이러한 밴드 구조를 얻기 위해서는 산화물 반도체막(108a)과 산화물 반도체막(108b)의 계면, 또는 산화물 반도체막(108b)과 산화물 반도체막(108c)의 계면에, 트랩 중심 또는 재결합 중심 등의 결함 준위를 형성하는 불순물이 존재하지 않는다.
산화물 반도체막(108a)과 산화물 반도체막(108b) 사이, 그리고 산화물 반도체막(108b)과 산화물 반도체막(108c) 사이에 연속 접합을 형성하기 위해서는, 이 막들을, 로드록 체임버가 제공된 멀티 체임버 퇴적 장치(스퍼터링 장치)를 사용하여 대기에 노출시키지 않고 연속적으로 형성한다.
도 7의 (A) 또는 (B)의 밴드 구조로 하면, 산화물 반도체막(108b)이 웰(well)로서 기능하게 되고, 이 적층 구조를 갖는 트랜지스터에서 채널 영역이 산화물 반도체막(108b)에 형성된다.
산화물 반도체막(108a) 및/또는 산화물 반도체막(108c)을 제공함으로써, 산화물 반도체막(108b)을 트랩 상태로부터 떨어뜨릴 수 있다.
또한, 트랩 상태는 채널 영역으로서 기능하는 산화물 반도체막(108b)의 전도대 하단의 에너지 준위(Ec)보다 진공 준위에서 떨어져 있는 경우가 있고, 이로 인하여 트랩 상태에 전자가 축적되기 쉬워진다. 트랩 상태에 전자가 축적되면, 전자는 음의 고정 전하가 되어 트랜지스터의 문턱 전압이 양의 방향으로 시프트된다. 따라서, 트랩 상태의 에너지 준위는 산화물 반도체막(108b)의 전도대 하단의 에너지 준위(Ec)보다 진공 준위에 가까운 것이 바람직하다. 이러한 구조에 의하여 트랩 상태에서의 전자의 축적이 억제된다. 그 결과, 트랜지스터의 온 상태 전류 및 전계 효과 이동도를 높일 수 있다.
산화물 반도체막(108a 및 108c) 각각의 전도대 하단의 에너지 준위는, 산화물 반도체막(108b)보다 더 진공 준위에 가깝다. 대표적으로 산화물 반도체막(108b)의 전도대 하단과, 산화물 반도체막(108a 및 108c) 각각의 전도대 하단의 에너지 준위의 차는 대표적으로는 0.15eV 이상 또는 0.5eV 이상이고 2eV 이하 또는 1eV 이하이다. 즉, 산화물 반도체막(108a 및 108c) 각각의 전자 친화력과 산화물 반도체막(108b)의 전자 친화력 간의 차는 0.15eV 이상 또는 0.5eV 이상이고 2eV 이하 또는 1eV 이하이다.
이러한 구조에서, 산화물 반도체막(108b)은 전류의 주된 경로 및 채널 영역으로서 기능한다. 또한, 산화물 반도체막(108a 및 108c) 각각은 채널 영역이 형성되는 산화물 반도체막(108b)에 포함되는 것과 같은 금속 원소를 하나 이상 포함하기 때문에, 산화물 반도체막(108a)과 산화물 반도체막(108b)의 계면 또는 산화물 반도체막(108b)과 산화물 반도체막(108c)의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 계면에서 캐리어의 이동이 저해되지 않기 때문에, 트랜지스터는 높은 전계 효과 이동도를 가질 수 있다.
산화물 반도체막(108a 및 108c) 각각이 채널 영역의 일부로서 기능하는 것을 방지하기 위해서는, 산화물 반도체막(108a 및 108c)에 도전율이 충분히 낮은 재료를 사용한다. 또는 전자 친화력(진공 준위와 전도대 하단 간의 에너지 준위의 차)이 산화물 반도체막(108b)보다 작고, 전도대 하단의 에너지 준위에 산화물 반도체막(108b)과의 차분(밴드 오프셋)을 갖는 재료를 산화물 반도체막(108a 및 108c)에 사용한다. 또한 드레인 전압의 값으로 인하여 문턱 전압 간에 차가 발생되는 것을 억제하기 위해서는, 전도대 하단의 에너지 준위가 산화물 반도체막(108b)의 전도대 하단의 에너지 준위보다 진공 준위에 가까운 재료를 사용하여 산화물 반도체막(108a 및 108c)을 형성하는 것이 바람직하다. 예를 들어, 산화물 반도체막(108b)의 전도대 하단과 산화물 반도체막(108a 및 108c)의 전도대 하단 간의 에너지 준위의 차는 바람직하게는 0.2eV 이상, 더 바람직하게는 0.5eV 이상이다.
산화물 반도체막(108a 및 108c)은 스피넬 결정 구조를 갖지 않는 것이 바람직하다. 이는, 산화물 반도체막(108a 및 108c)이 스피넬 결정 구조를 가지면, 스피넬 결정 구조와 다른 영역의 계면에서, 도전막(112a 및 112b)의 구성 원소가 산화물 반도체막(108b)으로 확산될 수 있기 때문이다. 또한, 산화물 반도체막(108a 및 108c) 각각이 후술하는 CAAC-OS이면, 도전막(112a 및 112b)의 구성 원소, 예를 들어, 구리 원소에 대한 높은 차단성이 얻어지므로 바람직하다.
산화물 반도체막(108a 및 108c) 각각의 두께는, 도전막(112a 및 112b)의 구성 원소가 산화물 반도체막(108b)으로 확산되는 것을 억제할 수 있는 두께 이상, 절연막(114)으로부터 산화물 반도체막(108b)에 대한 산소의 공급이 억제되는 두께 미만으로 한다. 예를 들어, 산화물 반도체막(108a 및 108c) 각각의 두께를 10nm 이상으로 하면, 도전막(112a 및 112b)의 구성 원소가 산화물 반도체막(108b)으로 확산되는 것을 억제할 수 있다. 산화물 반도체막(108a 및 108c) 각각의 두께가 100nm 이하이면, 절연막(114)으로부터 산화물 반도체막(108b)으로 산소를 효과적으로 공급할 수 있다.
산화물 반도체막(108a 및 108c) 각각이 M(M은 Al, Ga, Y, 또는 Sn)의 원자수비가 In보다 높은 In-M-Zn 산화물인 경우, 산화물 반도체막(108a 및 108c) 각각의 에너지 갭을 크게 할 수 있고 전자 친화력을 작게 할 수 있다. 그러므로, 산화물 반도체막(108b)과 산화물 반도체막(108a 및 108c) 각각 간의 전자 친화력의 차를 원소 M의 비율에 의하여 제어할 수 있다. 또한 M의 원자수비가 In보다 높은 산화물 반도체층에서는 M이 산소와 강하게 결합되는 금속 원소이기 때문에 산소 빈자리가 생성되기 어렵다.
산화물 반도체막(108a 및 108c)에 In-M-Zn 산화물을 사용하는 경우, Zn 및 O를 고려하지 않은 In 및 M의 비율은 다음과 같은 것이 바람직하다: In의 원자수비를 50atomic% 미만으로 하고 M의 원자수비를 50atomic%보다 크게 하거나; 더 바람직하게는 In의 원자수비를 25atomic% 미만으로 하고 M의 원자수비를 75atomic%보다 크게 한다. 또는, 산화물 반도체막(108a 및 108c) 각각으로서 산화 갈륨막을 사용하여도 좋다.
또한, 산화물 반도체막(108a, 108b, 및 108c) 각각이 In-M-Zn 산화물인 경우, 산화물 반도체막(108a 및 108c) 각각에서의 M 원자의 비율은 산화물 반도체막(108b)보다 높다. 대표적으로, 산화물 반도체막(108a 및 108c) 각각에서의 M 원자의 비율은 산화물 반도체막(108b)의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 높다.
또한, 산화물 반도체막(108a, 108b, 및 108c) 각각이 In-M-Zn 산화물인 경우, 산화물 반도체막(108b)이 원자수비 In:M:Zn=x 1:y 1:z 1이고 산화물 반도체막(108a 및 108c) 각각이 원자수비 In:M:Zn=x 2:y 2:z 2일 때, y 2/x 2는 y 1/x 1보다 크고, 바람직하게는 y 2/x 2는 y 1/x 1의 1.5배 이상, 더 바람직하게는 y 2/x 2는 y 1/x 1의 2배 이상, 더욱 바람직하게는 y 2/x 2는 y 1/x 1의 3배 이상 또는 4배 이상 크다. 이 경우, 산화물 반도체막(108b)에서 y 1이 x 1 이상이면, 산화물 반도체막(108b)을 포함하는 트랜지스터의 안정적인 전기 특성을 가질 수 있으므로 바람직하다. 하지만, y 1이 x 1의 3배 이상이면, 산화물 반도체막(108b)을 포함하는 트랜지스터의 전계 효과 이동도가 저하된다. 따라서, y 1은 x 1의 3배 미만인 것이 바람직하다.
산화물 반도체막(108b)이 In-M-Zn 산화물이고, 산화물 반도체막(108b)을 퇴적하는 데 금속 원소의 원자수비 In:M:Zn=x 1:y 1:z 1의 타깃을 사용하는 경우, x 1/y 1은 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이고, z 1/y 1은 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이다. 또한 z 1/y 1이 1 이상 6 이하일 때, 산화물 반도체막(108b)으로서 후술하는 CAAC-OS가 형성되기 쉽다. 타깃의 금속 원소의 원자수비의 대표적인 예에는 In:M:Zn=4:2:4.1, In:M:Zn=1:1:1.2, 및 In:M:Zn=3:1:2가 포함된다.
산화물 반도체막(108a 및 108c) 각각이 In-M-Zn 산화물이고, 산화물 반도체막(108a 및 108c)을 퇴적하는 데 금속 원소의 원자수비 In:M:Zn=x 2:y 2:z 2의 타깃을 사용하는 경우, x 2/y 2는 바람직하게는 x 1/y 1 미만이고 z 2/y 2는 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이다. 인듐보다 M의 원자수비가 높으면, 산화물 반도체막(108a 및 108c)의 에너지 갭을 크게 할 수 있고 그 전자 친화력을 작게 할 수 있으므로, y 2/x 2는 3 이상 또는 4 이상인 것이 바람직하다. 타깃의 금속 원소의 원자수비의 대표적인 예에는 In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:5, In:M:Zn=1:3:6, In:M:Zn=1:4:2, In:M:Zn=1:4:4, In:M:Zn=1:4:5, 및 In:M:Zn=1:5:5가 포함된다.
또한, 산화물 반도체막(108a 및 108c) 각각이 In-M 산화물인 경우, 2가의 금속 원소(예를 들어, 아연)가 M으로서 포함되어 있지 않으면, 스피넬 결정 구조를 포함하지 않는 산화물 반도체막(108a 및 108c)을 형성할 수 있다. 산화물 반도체막(108a 및 108c) 각각으로서 예를 들어, In-Ga 산화물막을 사용할 수 있다. 예를 들어, In-Ga막 산화물은 In-Ga 금속 산화물 타깃(In:Ga=7:93)을 사용하여 스퍼터링법으로 형성할 수 있다. DC 방전을 사용한 스퍼터링법으로 산화물 반도체막(108a 및 108c)을 퇴적하기 위해서는, In:M의 원자수비를 x:y로 가정할 때 y/(x+y)가 0.96 이하, 더 바람직하게는 0.95 이하, 예를 들어 0.93인 것이 바람직하다.
산화물 반도체막(108a, 108b, 및 108c) 각각에서, 상술한 원자수비에서의 원자의 비율은 오차로서 ±40%의 범위 내에서 변동된다.
도 6의 (A) 및 (B)에서 트랜지스터(Tr1)의 산화물 반도체막(108)은 2층의 적층 구조 및 3층의 적층 구조를 갖고, 트랜지스터(Tr2)의 산화물 반도체막(128)도 같은 구조를 가져도 좋다.
상술한 바와 같이, 본 발명의 반도체 장치에서, 제 2 게이트 전극의 존재 또는 산화물 반도체막의 적층 구조를 변경하여도 좋다. 본 실시형태의 트랜지스터의 구조들은 서로 자유로이 조합할 수 있다.
<1-8. 반도체 장치의 제작 방법>
다음으로, 본 발명의 일 형태의 반도체 장치(100)의 제작 방법에 대하여 도 8의 (A) 및 (B) 내지 도 17의 (A) 및 (B)를 참조하여 설명한다.
또한 도 8의 (A), 도 9의 (A), 도 10의 (A), 도 11의 (A), 도 12의 (A), 도 13의 (A), 도 14의 (A), 도 15의 (A), 도 16의 (A), 및 도 17의 (A)는 반도체 장치(100)의 제작 방법을 도시한 상면도이고, 도 8의 (B), 도 9의 (B), 도 10의 (B), 도 11의 (B), 도 12의 (B), 도 13의 (B), 도 14의 (B), 도 15의 (B), 도 16의 (B), 및 도 17의 (B)는 반도체 장치(100)의 제작 방법을 도시한 단면도이다.
먼저, 도전막을 기판(102) 위에 형성하고 리소그래피 공정 및 에칭 공정을 통하여 가공함으로써, 제 1 게이트 전극으로서 기능하는 도전막(104)을 형성한다. 그리고, 도전막(104) 위에 제 1 게이트 절연막으로서 기능하는 절연막(106)을 형성한다(도 8의 (A) 및 (B) 참조).
본 실시형태에서는, 기판(102)으로서 유리 기판을 사용하고, 제 1 게이트 전극으로서 기능하는 도전막(104)으로서 두께 100nm의 텅스텐막을 스퍼터링법으로 형성한다. 절연막(106)으로서 두께 400nm의 질화 실리콘막 및 두께 50nm의 산화질화 실리콘막을 PECVD법으로 형성한다.
또한 절연막(106)은 질화 실리콘막들의 적층 구조를 가질 수 있다. 구체적으로, 상기 질화 실리콘막은 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막의 3층 구조를 가질 수 있다. 3층 구조의 예는 다음과 같다.
예를 들어, 제 1 질화 실리콘막은 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 원료 가스로서 PECVD 장치의 반응 체임버에 공급하고, 반응 체임버의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건하에서 두께 50nm로 형성할 수 있다.
제 2 질화 실리콘막은 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 2000sccm의 암모니아 가스를 원료 가스로서 PECVD 장치의 반응 체임버에 공급하고, 반응 체임버의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건하에서 두께 300nm로 형성할 수 있다.
제 3 질화 실리콘막은 유량 200sccm의 실레인 및 유량 5000sccm의 질소를 원료 가스로서 PECVD 장치의 반응 체임버에 공급하고, 반응 체임버의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건하에서 두께 50nm로 형성할 수 있다.
또한 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막 각각은 기판 온도 350℃ 이하에서 형성할 수 있다.
절연막(106)이 질화 실리콘막들의 3층 구조를 가질 때, 예를 들어 도전막(104)으로서 Cu를 포함하는 도전막을 사용하면, 다음 효과를 얻을 수 있다.
제 1 질화 실리콘막은 도전막(104)으로부터의 구리(Cu) 원소의 확산을 억제할 수 있다. 제 2 질화 실리콘막은 수소를 방출하는 기능을 가지며, 게이트 절연막으로서 기능하는 절연막의 내전압을 향상시킬 수 있다. 제 3 질화 실리콘막은 소량의 수소를 방출하며, 제 2 질화 실리콘막으로부터 방출되는 수소의 확산을 억제할 수 있다.
다음으로, 절연막(106) 위에 산화물 반도체막(108)을 형성한다(도 9의 (A) 및 (B) 참조).
본 실시형태에서는, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용한 스퍼터링법에 의하여 산화물 반도체막을 형성한다. 산화물 반도체막이 형성될 때의 기판 온도는 170℃이다. 산화물 반도체막 형성 시의 퇴적 가스에는, 유량 60sccm의 산소 가스 및 유량 140sccm의 아르곤 가스를 사용한다. 그리고, 산화물 반도체막을 원하는 형상으로 가공함으로써, 섬 형상의 산화물 반도체막(108)을 형성한다. 또한 산화물 반도체막을 형성하기 위하여 웨트 에칭 장치를 사용한다.
다음으로, 절연막(106) 및 산화물 반도체막(108) 위에 도전막을 형성하고 원하는 형상으로 가공함으로써, 도전막(112a 및 112b)을 형성한다. 그 후, 절연막(106), 산화물 반도체막(108), 및 도전막(112a 및 112b) 위에 절연막(114 및 116)을 형성한다(도 10의 (A) 및 (B) 참조).
본 실시형태에서, 도전막(112a 및 112b) 각각으로서, 두께 100nm의 알루미늄막 및 두께 50nm의 타이타늄막이 순차적으로 적층된 적층막을 스퍼터링법에 의하여 형성한다.
도전막(112a 및 112b)을 형성한 후, 산화물 반도체막(108)의 표면(백 채널 측)을 세정한다. 세정은 예를 들어, 인산 용액 등의 에천트를 사용하여 수행할 수 있다. 세정에 의하여, 산화물 반도체막(108)의 표면에 부착된 불순물(예를 들어 도전막(112a 및 112b)에 포함된 원소)을 제거할 수 있다. 또한 세정을 반드시 수행하지 않아도 되고, 따라서 세정이 불필요한 경우도 있다.
도전막(112a 및 112b)을 형성하는 공정 및/또는 세정 공정에 있어서, 산화물 반도체막(108)에서 도전막(112a 및 112b)으로 덮여 있지 않은 영역의 두께가 감소될 수 있다.
본 실시형태에서는, 절연막(114) 및 절연막(116)으로서, 두께 20nm의 산화질화 실리콘막 및 두께 200nm의 산화질화 실리콘막을 각각 PECVD법에 의하여 형성한다.
또한 절연막(114)을 형성한 후, 대기에 노출시키지 않고 연속적으로 절연막(116)을 형성하는 것이 바람직하다. 절연막(114)을 형성한 후, 원료 가스의 유량, 압력, 고주파 전력, 및 기판 온도 중 적어도 하나를 조절하면서, 대기에 노출시키지 않고 연속적으로 절연막(116)을 형성함으로써, 절연막(114)과 절연막(116)의 계면에서 대기 성분에서 유래하는 불순물의 농도를 저감할 수 있고, 절연막(114 및 116)의 산소를 산화물 반도체막(108)으로 이동시킬 수 있고, 이에 따라 산화물 반도체막(108)에서의 산소 빈자리의 양을 저감할 수 있다.
본 실시형태에서는 절연막(114)으로서, 기판(102)을 온도 220℃로 유지하고, 유량 50sccm의 실레인 및 유량 2000sccm의 일산화이질소를 원료 가스로서 사용하고, 처리 체임버 내의 압력을 20Pa로 하고, 평행 평판 전극에 13.56MHz로 100W(전력 밀도로서는 1.6×10-2W/cm2)의 고주파 전력을 공급하는 조건하에서 PECVD법으로 산화질화 실리콘막을 형성한다.
절연막(116)으로서는, 다음 조건하에서 산화 실리콘막 또는 산화질화 실리콘막을 형성한다: 진공 배기된 PECVD 장치의 처리 체임버 내에 놓인 기판을 180℃ 이상 350℃ 이하의 온도에서 유지하고, 처리 체임버에 원료 가스를 도입하여 처리 체임버 내의 압력을 100Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리 체임버 내에 제공된 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급한다.
절연막(116)의 퇴적 조건으로서, 상술한 전력 밀도의 고주파 전력을 상술한 압력의 반응 체임버에 공급하여 플라스마에서의 원료 가스의 분해 효율을 높이고, 산소 라디칼을 증가시키고, 원료 가스의 산화를 촉진시킴으로써, 절연막(116)의 산소 함유량이 화학량론적 조성보다 높아진다. 상술한 온도 범위의 기판 온도에서 형성된 막에서는 실리콘과 산소의 결합이 약하기 때문에, 이 막의 산소의 일부가 나중의 단계에서 가열 처리에 의하여 방출된다. 그러므로, 화학량론적 조성보다 많은 산소를 포함하고 산소의 일부가 가열에 의하여 방출되는 산화물 절연막을 형성할 수 있다.
또한 절연막(116)을 형성하는 단계에서 절연막(114)은, 산화물 반도체막(108)의 보호막으로서 기능한다. 그러므로 산화물 반도체막(108)에 대한 대미지를 저감하면서 전력 밀도가 높은 고주파 전력을 사용하여 절연막(116)을 형성할 수 있다.
또한 절연막(116)의 퇴적 조건에서, 산화성 가스에 대한 실리콘을 포함하는 퇴적 가스의 유량을 높이면, 절연막(116)의 결함량을 저감할 수 있다. 대표적으로, 결함량이 적은, 즉 ESR 측정에 의하여 실리콘의 댕글링 본드에 기인하는 g=2.001에서 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 더 바람직하게는 1.5×1017spins/cm3 이하인 산화물 절연막을 형성할 수 있다. 그 결과, 트랜지스터(Tr1)의 신뢰성을 향상시킬 수 있다.
절연막(114 및 116)을 형성한 후에 가열 처리(이하에서 제 1 가열 처리라고 함)를 수행하는 것이 바람직하다. 제 1 가열 처리에 의하여 절연막(114 및 116)에 포함되는 질소 산화물을 저감할 수 있다. 제 1 가열 처리에 의하여, 절연막(114 및 116)에 포함되는 산소의 일부를 산화물 반도체막(108)으로 이동시킬 수 있어, 산화물 반도체막(108)에 포함되는 산소 빈자리의 양을 저감할 수 있다.
제 1 가열 처리의 온도는 대표적으로는 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 150℃ 이상 350℃ 이하로 한다. 제 2 가열 처리는 질소, 산소, 초건조 에어(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하), 또는 희가스(예를 들어 아르곤, 헬륨)의 분위기에서 수행하여도 좋다. 또한 질소, 산소, 초건조 에어, 또는 희가스에는 수소 및 물 등이 포함되지 않는 것이 바람직하다. 가열 처리에는 전기로(electric furnace) 또는 RTA(rapid thermal anneal) 등을 사용할 수 있다.
다음으로, 절연막(116) 위에 산화물 반도체막(128)을 형성한다(도 11의 (A) 및 (B) 참조).
본 실시형태에서는, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용한 스퍼터링법에 의하여 산화물 반도체막을 형성한다. 산화물 반도체막이 형성될 때의 기판 온도는 170℃이다. 산화물 반도체막 형성 시의 퇴적 가스에는, 유량 60sccm의 산소 가스 및 유량 140sccm의 아르곤 가스를 사용한다. 그리고, 산화물 반도체막을 원하는 형상으로 가공함으로써, 섬 형상의 산화물 반도체막(108)을 형성한다. 또한 산화물 반도체막을 형성하기 위하여 웨트 에칭 장치를 사용한다.
다음으로, 절연막(116) 및 산화물 반도체막(128) 위에 도전막(122a, 122b, 및 122c)을 형성한다. 그 후, 절연막(116), 산화물 반도체막(128), 및 도전막(122a, 122b, 및 122c) 위에 절연막(124 및 126)을 형성한다(도 12의 (A) 및 (B) 참조).
도전막(122a, 122b, 및 122c)은 도전막(112a 및 112b)과 같은 식으로 형성할 수 있다. 절연막(124 및 126)은 절연막(114 및 116)과 같은 식으로 형성할 수 있다.
다음으로, 절연막(124 및 126)의 원하는 영역에, 도전막(122a)에 도달하는 개구(182)를 형성한다. 그 후, 절연막(126) 및 도전막(122a) 위에 도전막(130)을 형성한다(도 13의 (A) 및 (B) 참조).
개구(182)는 드라이 에칭 장치 또는 웨트 에칭 장치를 사용하여 형성할 수 있다. 인듐, 주석, 및 실리콘을 포함하는 산화물(ITSO라고도 함)의 타깃(In2O3:SnO2:SiO2=85:10:5[중량%])을 사용하여 두께 100nm의 ITSO막을 형성하고 섬 형상으로 가공함으로써, 도전막(130)을 얻는다.
다음으로, 절연막(126) 및 도전막(130) 위에 절연막(134 및 136)이 되는 절연막들의 적층막을 형성한다. 그 후, 적층막의 원하는 영역에, 도전막(130)에 도달하는 개구(184)를 형성한다(도 14의 (A) 및 (B) 참조).
절연막(134)으로서, PECVD법에 의하여 두께 200nm의 산화질화 실리콘막을 형성한다. 절연막(136)으로서, 두께 1.5μm의 아크릴계 감광성 유기 수지막을 형성한다.
개구(184)는 드라이 에칭 장치 또는 웨트 에칭 장치를 사용하여 형성한다.
다음으로, 절연막(136) 및 도전막(130) 위에 도전막을 형성하고 섬 형상으로 가공함으로써, 도전막(138)을 형성한다(도 15의 (A) 및 (B) 참조).
본 실시형태의 도전막(138)에는, 두께 10nm의 ITSO막, 두께 200nm의 반사성 금속막(여기서는 은, 팔라듐, 및 구리를 포함한 금속막이 사용됨), 및 두께 10nm의 ITSO막의 적층막을 사용한다. 적층막은 웨트 에칭 장치를 사용하여 도전막(138)으로 가공한다.
다음으로, 절연막(136) 및 도전막(138) 위에 섬 형상의 절연막(140)을 형성한다(도 16의 (A) 및 (B) 참조).
절연막(140)으로서, 두께 1.5μm의 폴리이미드계 감광성 유기 수지막을 사용한다.
다음으로, 도전막(138) 위에 EL층(142)을 형성한 후, 절연막(140) 및 EL층(142) 위에 도전막(144)을 형성함으로써, 발광 소자(160)를 얻는다(도 17의 (A) 및 (B) 참조).
또한 실시형태 3에서 발광 소자(160)의 제작 방법에 대하여 설명한다.
상술한 제작 공정을 거쳐, 도 1의 (A) 및 (B)에 나타낸 반도체 장치(100)를 제작할 수 있다.
또한 본 실시형태에서 설명한 구조 및 방법은 다른 실시형태들 중 임의의 것에서 설명하는 구조 및 방법과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치 및 반도체 장치의 제작 방법에 대하여 도 18의 (A) 및 (B) 내지 도 29의 (A) 및 (B)를 참조하여 설명한다.
<2-1. 반도체 장치의 구조예 1>
도 18의 (A)는 본 발명의 일 형태의 반도체 장치(200)의 상면도이다. 도 18의 (B)는 도 18의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이다. 또한 트랜지스터(Tr1)의 채널 길이(L) 방향에서의 단면, 및 트랜지스터(Tr2)의 채널 길이(L) 방향에서의 단면이 도 18의 (B)에 포함된다.
도 18의 (A) 및 (B)에 도시된 반도체 장치(100)는 트랜지스터(Tr1), 및 트랜지스터(Tr1)와 적어도 부분적으로 중첩되는 트랜지스터(Tr2)를 포함한다. 또한 트랜지스터(Tr1) 및 트랜지스터(Tr2)는, 각각 보텀 게이트 트랜지스터 및 톱 게이트 트랜지스터이다.
트랜지스터(Tr1)는 트랜지스터(Tr2)와 적어도 부분적으로 중첩되기 때문에, 트랜지스터 면적이 저감될 수 있다.
트랜지스터(Tr1)는 기판(102) 위의 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 도전막(112a), 산화물 반도체막(108) 위의 도전막(112b), 산화물 반도체막(108), 도전막(112a), 및 도전막(112b) 위의 절연막(114), 절연막(114) 위의 절연막(116), 절연막(116) 위의 절연막(118), 절연막(118) 위의 절연막(119), 절연막(119) 위의 절연막(210a), 및 절연막(210a) 위의 도전막(212a)을 포함한다.
트랜지스터(Tr2)는 도전막(112c), 도전막(112c) 위의 절연막(114), 절연막(114) 위의 절연막(116), 절연막(116) 위의 절연막(118), 절연막(118) 위의 절연막(119), 절연막(119) 위의 산화물 반도체막(208), 산화물 반도체막(208) 위의 절연막(210b), 절연막(210b) 위의 도전막(212b), 산화물 반도체막(208) 및 도전막(212b) 위의 절연막(214), 절연막(214) 위의 절연막(216), 산화물 반도체막(208)에 전기적으로 접속되고 절연막(216) 위에 있는 도전막(218a), 및 산화물 반도체막(208)에 전기적으로 접속되고 절연막(216) 위에 있는 도전막(218b)을 포함한다.
또한 도 18의 (A) 및 (B)에 나타낸 바와 같이 산화물 반도체막(108) 및 산화물 반도체막(208)은 부분적으로 서로 중첩된다.
산화물 반도체막(108)은 실시형태 1에서 설명한 구조와 같은 구조를 가질 수 있다. 산화물 반도체막(208)은 실시형태 1에서 설명한 산화물 반도체막(128)과 같은 구조를 가질 수 있다.
구체적으로, 트랜지스터(Tr1) 및 트랜지스터(Tr2)의 전계 효과 이동도 중 한쪽 또는 양쪽이 10cm2/Vs를 초과, 바람직하게는 30cm2/Vs를 초과할 수 있다.
예를 들어, 전계 효과 이동도가 높은 트랜지스터가, 게이트 신호를 생성하는 표시 장치의 게이트 드라이버에 사용되면, 표시 장치의 베젤을 좁게 할 수 있다. 전계 효과 이동도가 높은 트랜지스터가, 표시 장치에 포함되는 신호선으로부터 신호를 공급하는 소스 드라이버(특히, 소스 드라이버에 포함되는 시프트 레지스터의 출력 단자에 접속되는 디멀티플렉서)에 사용되면, 표시 장치에 접속되는 배선 수를 저감할 수 있다. 또한 전계 효과 이동도가 높은 트랜지스터가, 표시 장치에 포함되는 화소 회로의 선택 트랜지스터 및 구동 트랜지스터 중 한쪽 또는 양쪽으로서 사용되면, 표시 장치의 표시 품질을 증가시킬 수 있다.
도 1의 (A) 및 (B)에 나타낸 반도체 장치(100)는 표시 장치의 화소 회로에 적합하게 사용될 수 있다. 도 1의 (A) 및 (B)에 나타낸 레이아웃에 의하여 표시 장치의 화소 밀도를 증가시킬 수 있다. 예를 들어, 표시 장치의 화소 밀도가 1000ppi 또는 2000ppi를 초과하는 경우에도, 도 1의 (A) 및 (B)에 나타낸 구조에 의하여 화소의 개구율을 증가시킬 수 있다.
또한 표시 장치의 화소 회로에 도 18의 (A) 및 (B)에 나타낸 반도체 장치(100)를 사용하는 경우, 도 2에 나타낸 화소 회로와 같은 구조를 사용할 수 있다.
도 1의 (A) 및 (B)에 나타낸 반도체 장치(100)를 표시 장치의 화소에 사용하면, 트랜지스터의 채널 길이(L) 및 채널 폭(W), 그리고 트랜지스터에 접속된 배선 및 전극의 선폭 등을 비교적 크게 할 수 있다. 예를 들어, 트랜지스터(Tr1) 및 트랜지스터(Tr2)가 도 1의 (A) 및 (B)에 나타낸 바와 같이 적어도 부분적으로 서로 중첩되는 경우, 트랜지스터(Tr1) 및 트랜지스터(Tr2)가 같은 면에 제공되는 경우에 비하여 선폭 등을 크게 할 수 있으므로, 가공 치수의 편차를 저감할 수 있다.
또한 도전막 및 절연막 중 한쪽 또는 양쪽을 트랜지스터(Tr1) 및 트랜지스터(Tr2)가 공유함으로써, 마스크 또는 공정의 수를 저감할 수 있다.
예를 들어 트랜지스터(Tr1)에서, 도전막(104)은 제 1 게이트 전극으로서 기능하고, 도전막(112a)은 소스 전극으로서 기능하고, 도전막(112b)은 드레인 전극으로서 기능하고, 도전막(212a)은 제 2 게이트 전극으로서 기능한다. 또한 트랜지스터(Tr1)에서, 절연막(106)은 제 1 게이트 절연막으로서 기능하고, 절연막(114, 116, 118, 119, 및 210a)은 제 2 게이트 절연막으로서 기능한다. 트랜지스터(Tr2)에서, 도전막(112b)은 제 1 게이트 전극으로서 기능하고, 도전막(122a)은 소스 전극으로서 기능하고, 도전막(218b)은 드레인 전극으로서 기능하고, 도전막(130)은 제 2 게이트 전극으로서 기능한다. 또한 트랜지스터(Tr2)에서 절연막(114, 116, 118, 및 119)은 제 1 게이트 절연막으로서 기능하고, 절연막(210b)은 제 2 게이트 절연막으로서 기능한다.
또한 본 명세서 등에서, 절연막(210a)을 제 4 절연막이라고 하여도 좋고, 절연막(210b)을 제 5 절연막이라고 하여도 좋다.
절연막(216) 및 도전막(218a 및 218b) 위에 절연막(136)이 제공된다. 도전막(130)에 도달하도록 개구(186)가 절연막(136)에 제공된다. 또한 절연막(136) 위에 도전막(138)이 제공된다. 또한 도전막(138)은 개구(186)에서 도전막(218b)에 접속된다.
또한 도전막(138) 위에 절연막(140), EL층(142), 도전막(144)이 제공된다. 발광 소자(160)는 도전막(138), EL층(142), 및 도전막(144)으로 구성된다.
상술한 바와 같이, 본 발명의 일 형태는 보텀 게이트 트랜지스터 및 톱 게이트 트랜지스터를 조합하여 사용할 수 있다.
또는, 도 18의 (A) 및 (B)에 나타낸 트랜지스터(Tr1) 및 트랜지스터(Tr2) 각각은 도시되지 않았지만, 실시형태 1에서 설명한 S-channel 구조를 가져도 좋다.
본 실시형태의 반도체 장치(200)에 포함되는 트랜지스터(Tr1) 및 트랜지스터(Tr2)는 실시형태 1의 반도체 장치(100)에 포함되는 트랜지스터(Tr1) 및 트랜지스터(Tr2)와 조합할 수 있다.
상술한 바와 같이, 본 발명의 일 형태의 반도체 장치에서는, 복수의 트랜지스터가 적층되어 트랜지스터 면적이 저감된다. 또한 절연막 및 도전막 중 한쪽 또는 양쪽을 복수의 트랜지스터가 공유하기 때문에, 마스크 또는 공정의 수를 저감할 수 있다.
<2-2. 반도체 장치의 구성 요소>
다음으로, 본 실시형태의 반도체 장치의 구성 요소에 대하여 자세히 설명한다.
[도전막]
도전막(212a, 212b, 218a, 및 218b)은 실시형태 1에서 설명한 도전막(도전막(104), 도전막(112a), 도전막(112b), 도전막(122a), 도전막(122b), 도전막(122c), 도전막(130), 도전막(138), 및 도전막(144))의 재료를 사용하여 형성할 수 있다. 특히, 산화물 도전체(OC)는 산소를 절연막(210a 및 210b)에 첨가할 수 있기 때문에 도전막(212a 및 212b)에 바람직하게 사용된다.
[절연막]
절연막(118, 119, 214, 216, 210a, 및 210b)은 실시형태 1에서 설명한 절연막(절연막(106), 절연막(114), 절연막(116), 절연막(124), 절연막(126), 절연막(134), 절연막(136), 및 절연막(140))의 재료를 사용하여 형성할 수 있다.
특히, 절연막(118)으로서 질화 실리콘막 또는 질화산화 실리콘막을 사용하면, 트랜지스터(Tr1)로의 불순물 침입을 방지할 수 있어 바람직하다. 절연막(119)은 산화물 반도체막(208)과 접하기 때문에, 절연막(119)으로서 산화물 절연막, 특히 산화 실리콘막 또는 산화질화 실리콘막이 바람직하게 사용된다. 절연막(210a 및 210b) 각각으로서 산화물 절연막이 바람직하게 사용된다. 절연막(210a 및 210b) 각각은 화학량론적 조성보다 산소를 과잉으로 포함하는 영역(산소 과잉 영역)을 포함하는 것이 바람직하다. 절연막(210a 및 210b) 각각으로서 산화 실리콘막 또는 산화질화 실리콘막이 바람직하게 사용된다.
절연막(214)은 수소 및 질소 중 한쪽 또는 양쪽을 포함한다. 또는 절연막(214)은 질소 및 실리콘을 포함한다. 절연막(214)은 산소, 수소, 물, 알칼리 금속, 또는 알칼리 토금속 등을 차단하는 기능을 갖는다. 산화물 반도체막(208)이 절연막(214)과 접하기 때문에, 절연막(214)의 수소 및 질소 중 한쪽 또는 양쪽이 산화물 반도체막(208)으로 이동하므로, 산화물 반도체막(208)의 캐리어 밀도가 증가된다. 따라서, 산화물 반도체막(208) 중 절연막(214)과 접하는 영역이 소스 영역 또는 드레인 영역으로서 기능한다.
[산화물 반도체막]
산화물 반도체막(208)은 실시형태 1에서 설명한 산화물 반도체막(산화물 반도체막(108) 및 산화물 반도체막(128))의 재료를 사용하여 형성할 수 있다.
<2-3. 반도체 장치의 제작 방법>
다음으로, 본 발명의 일 형태의 반도체 장치(200)의 제작 방법에 대하여 도 19의 (A) 및 (B) 내지 도 29의 (A) 및 (B)를 참조하여 설명한다.
또한 도 19의 (A), 도 20의 (A), 도 21의 (A), 도 22의 (A), 도 23의 (A), 도 24의 (A), 도 25의 (A), 도 26의 (A), 도 27의 (A), 도 28의 (A), 및 도 29의 (A)는 반도체 장치(200)의 제작 방법을 도시한 상면도이고, 도 19의 (B), 도 20의 (B), 도 21의 (B), 도 22의 (B), 도 23의 (B), 도 24의 (B), 도 25의 (B), 도 26의 (B), 도 27의 (B), 도 28의 (B) 및 도 29의 (B)는 반도체 장치(200)의 제작 방법을 도시한 단면도이다.
먼저, 도전막을 기판(102) 위에 형성하고 리소그래피 공정 및 에칭 공정에 의하여 가공함으로써, 제 1 게이트 전극으로서 기능하는 도전막(104)을 형성한다. 그리고, 도전막(104) 위에 제 1 게이트 절연막으로서 기능하는 절연막(106)을 형성한다(도 19의 (A) 및 (B) 참조).
본 실시형태에서는, 기판(102) 및 제 1 게이트 전극으로서 기능하는 도전막(104)으로서, 각각 유리 기판 및 스퍼터링법에 의하여 형성된 두께 100nm의 텅스텐막을 사용한다. 절연막(106)으로서 두께 400nm의 질화 실리콘막 및 두께 50nm의 산화질화 실리콘막을 PECVD법으로 형성한다.
그 후, 절연막(106) 위에 산화물 반도체막(108)을 형성한다(도 20의 (A) 및 (B) 참조).
본 실시형태에서는, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용한 스퍼터링법에 의하여 산화물 반도체막을 형성한다. 산화물 반도체막이 형성될 때의 기판 온도는 170℃이다. 산화물 반도체막 형성 시의 퇴적 가스에는, 유량 60sccm의 산소 가스 및 유량 140sccm의 아르곤 가스를 사용한다. 그리고, 산화물 반도체막을 원하는 형상으로 가공함으로써, 섬 형상의 산화물 반도체막(108)을 형성한다. 또한 산화물 반도체막을 형성하기 위하여 웨트 에칭 장치를 사용한다.
다음으로, 절연막(106) 및 산화물 반도체막(108) 위에 도전막을 형성하고 원하는 형상으로 가공함으로써, 도전막(112a 및 112b)을 형성한다. 그 후, 절연막(106), 산화물 반도체막(108), 및 도전막(112a, 112b, 및 112c) 위에 절연막(114, 116, 118, 및 119)을 형성한다(도 21의 (A) 및 (B) 참조).
본 실시형태에서, 도전막(112a, 112b, 및 112c) 각각으로서, 두께 100nm의 알루미늄막 및 두께 50nm의 타이타늄막이 순차적으로 적층된 적층막을 스퍼터링법에 의하여 형성한다.
본 실시형태에서는, 절연막(114), 절연막(116), 절연막(118), 및 절연막(119)으로서, 각각 두께 20nm의 산화질화 실리콘막, 두께 200nm의 산화질화 실리콘막, 두께 100nm의 질화산화 실리콘막, 및 두께 50nm의 산화질화 실리콘막을 PECVD법에 의하여 형성한다.
절연막(114, 116, 118, 및 119)을 형성한 후에 제 1 가열 처리를 수행하는 것이 바람직하다. 제 1 가열 처리에 의하여, 절연막(114 및 116)에 포함되는 산소의 일부를 산화물 반도체막(108)으로 이동시킬 수 있어, 산화물 반도체막(108)에 포함되는 산소 빈자리의 양을 저감할 수 있다.
다음으로, 절연막(119) 위에 산화물 반도체막(208)을 형성한다(도 22의 (A) 및 (B) 참조).
본 실시형태에서는, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용한 스퍼터링법에 의하여 산화물 반도체막을 형성한다. 산화물 반도체막이 형성될 때의 기판 온도는 170℃이다. 산화물 반도체막 형성 시의 퇴적 가스에는, 유량 60sccm의 산소 가스 및 유량 140sccm의 아르곤 가스를 사용한다. 그리고, 산화물 반도체막을 원하는 형상으로 가공함으로써, 섬 형상의 산화물 반도체막(208)을 형성한다. 또한 산화물 반도체막을 형성하기 위하여 웨트 에칭 장치를 사용한다.
다음으로, 절연막(119) 및 산화물 반도체막(208) 위에, 절연막 및 도전막을 포함하는 적층막을 형성한다. 그 후, 적층막을 원하는 형상으로 가공하여 섬 형상의 절연막(210a 및 210b) 및 섬 형상의 도전막(212a 및 212b)을 형성한다. 다음으로, 절연막(119), 산화물 반도체막(208), 및 도전막(212a 및 212b) 위에 절연막(214 및 216)을 형성한다(도 23의 (A) 및 (B) 참조).
본 실시형태에서는, 절연막(210a 및 210b)으로서 두께 50nm의 산화질화 실리콘막을 PECVD 장치에 의하여 형성한다. 도전막(212a 및 212b)으로서 두께 200nm의 산화물 반도체막을 스퍼터링 장치에 의하여 형성한다. 또한 산화물 반도체막의 조성은 산화물 반도체막(208)과 같다. 절연막(214)으로서 두께 100nm의 질화 실리콘막을 PECVD 장치에 의하여 형성한다. 절연막(216)으로서 두께 200nm의 산화질화 실리콘막을 PECVD 장치에 의하여 형성한다.
절연막(214) 중의 수소 및 질소 중 한쪽 또는 양쪽이 절연막(214)과 접하는 산화물 반도체막(208)의 일부 및 도전막(212a 및 212b)으로 이동하여, 산화물 반도체막(OC)이 된다.
또한 절연막(210a 및 210b)은 도전막(212a 및 212b)을 마스크로서 사용하여 자기정합적으로 형성한다.
다음으로, 산화물 반도체막(208)에 도달하는 개구(282a 및 282b)를 절연막(214 및 216)의 원하는 영역에 형성한다(도 24의 (A) 및 (B) 참조).
개구(282a 및 282b)는 드라이 에칭 장치 또는 웨트 에칭 장치를 사용하여 형성한다.
다음으로, 개구(282a 및 282b)를 채우도록 절연막(216) 및 산화물 반도체막(208) 위에 도전막을 형성하고 섬 형상으로 가공함으로써, 도전막(218a 및 218b)을 형성한다(도 25의 (A) 및 (B) 참조).
도전막(218a 및 218b)으로서 두께 100nm의 텅스텐막 및 두께 200nm의 구리막을 스퍼터링법으로 형성한다.
다음으로, 절연막(216) 및 도전막(218a 및 218b) 위에 절연막(136)을 형성한다. 그 후, 절연막(136)의 원하는 영역을 가공하여 도전막(218b)에 도달하는 개구(186)를 형성한다(도 26의 (A) 및 (B) 참조).
본 실시형태에서는 절연막(136)으로서 두께 1.5μm의 아크릴계 감광성 유기 수지막을 형성한다.
다음으로, 절연막(136) 및 도전막(218b) 위에 도전막을 형성하고 섬 형상으로 가공함으로써, 도전막(138)을 형성한다(도 27의 (A) 및 (B) 참조).
본 실시형태의 도전막(138)에는, 두께 10nm의 ITSO막, 두께 200nm의 반사성 금속막(여기서는 은, 팔라듐, 및 구리를 포함한 금속막이 사용됨), 및 두께 10nm의 ITSO막의 적층막을 사용한다. 적층막은 웨트 에칭 장치를 사용하여 도전막(130)으로 가공한다.
다음으로, 절연막(136) 및 도전막(138) 위에 섬 형상의 절연막(140)을 형성한다(도 28의 (A) 및 (B) 참조).
절연막(140)으로서, 두께 1.5μm의 폴리이미드계 감광성 유기 수지막을 사용한다(도 29의 (A) 및 (B) 참조).
다음으로, 도전막(138) 위에 EL층(142)을 형성한 후, 절연막(140) 및 EL층(142) 위에 도전막(144)을 형성함으로써, 발광 소자(160)를 얻는다.
또한 실시형태 3에서 발광 소자(160)의 제작 방법에 대하여 설명한다.
상술한 제작 공정을 거쳐, 도 18의 (A) 및 (B)에 나타낸 반도체 장치(200)를 제작할 수 있다.
또한 본 실시형태에서 설명한 구조 및 방법은 다른 실시형태들 중 임의의 것에서 설명하는 구조 및 방법과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태인 반도체 장치, 및 상기 반도체 장치의 제작 방법에 대하여 도 30의 (A) 및 (B) 내지 도 45의 (A) 및 (B)를 참조하여 설명한다.
<3-1. 반도체 장치의 구조예 1>
도 30의 (A)는 본 발명의 일 형태의 반도체 장치(300)의 상면도이다. 도 30의 (B)는 도 30의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이다. 또한 트랜지스터(Tr1)의 채널 길이(L) 방향에서의 단면, 및 트랜지스터(Tr2)의 채널 길이(L) 방향에서의 단면이 도 30의 (B)에 포함된다.
복잡화를 피하기 위하여, 도 30의 (A)에서는 반도체 장치(100)의 일부 구성 요소(예를 들어 게이트 절연막으로서 기능하는 절연막) 및 구성 요소의 일부 부호를 도시하지 않았다. 또한 아래에서 설명하는 반도체 장치의 상면도에서, 일부 구성 요소 및 구성 요소의 일부 부호를 도 30의 (A)와 같이 도시하지 않는 경우가 있다.
도 30의 (A) 및 (B)에 도시된 반도체 장치(100)는 트랜지스터(Tr1) 및 트랜지스터(Tr2)를 포함한다. 트랜지스터(Tr1)는 적어도 트랜지스터(Tr2)와 부분적으로 중첩된다. 또한 트랜지스터(Tr1) 및 트랜지스터(Tr2)는, 각각 톱 게이트 트랜지스터 및 보텀 게이트 트랜지스터이다.
트랜지스터(Tr1)는 트랜지스터(Tr2)와 적어도 부분적으로 중첩되기 때문에, 트랜지스터 면적이 저감될 수 있다.
트랜지스터(Tr1)는 기판(302) 위의 절연막(306), 절연막(306) 위의 산화물 반도체막(308), 산화물 반도체막(308) 위의 절연막(310), 절연막(310) 위의 도전막(320), 및 절연막(306), 산화물 반도체막(308), 및 도전막(320) 위의 절연막(314)을 포함한다. 산화물 반도체막(308)은 도전막(320)과 중첩되며 절연막(314)과 접하는 채널 영역(308i), 절연막(314)과 접하는 소스 영역(308s), 및 절연막(314)과 접하는 드레인 영역(308d)을 포함한다.
또한 트랜지스터(Tr1)는 절연막(314) 위의 절연막(316), 절연막(314 및 316)에 형성된 개구(341a)에서 산화물 반도체막(308)의 소스 영역(308s)에 전기적으로 접속된 도전막(312a), 절연막(314 및 316)에 형성된 개구(341b)에서 산화물 반도체막(308)의 드레인 영역(308d)에 전기적으로 접속된 도전막(312b), 및 절연막(316), 도전막(312a) 및 도전막(312b) 위의 절연막(318)을 포함한다.
트랜지스터(Tr2)는 도전막(312b), 도전막(312b) 위의 절연막(318), 절연막(318) 위의 산화물 반도체막(328), 산화물 반도체막(328) 위의 도전막(322a), 산화물 반도체막(328) 위의 도전막(322b), 산화물 반도체막(328), 도전막(322a), 및 도전막(322b) 위의 절연막(324), 절연막(324) 위의 절연막(326), 및 절연막(326) 위의 도전막(330)을 포함한다. 또한 도전막(330)은 절연막(324 및 326)에 제공된 개구(382)를 통하여 도전막(322a)에 접속된다.
도 30의 (A) 및 (B)에 도시된 바와 같이, 산화물 반도체막(308) 및 산화물 반도체막(328)은 서로 부분적으로 중첩된다. 또한 도 30의 (A) 및 (B)에 도시된 바와 같이, 트랜지스터(Tr1)의 산화물 반도체막(308)에 형성되는 채널 영역은 트랜지스터(Tr2)의 산화물 반도체막(328)에 형성되는 채널 영역과 중첩되지 않는 것이 바람직하다.
트랜지스터(Tr1)의 채널 영역이 트랜지스터(Tr2)의 채널 영역과 중첩되면, 동작하는 하나의 트랜지스터가 다른 하나의 트랜지스터에 악영향을 줄 가능성이 있다. 이 악영향을 피하기 위하여, 트랜지스터(Tr1)와 트랜지스터(Tr2) 사이의 거리를 증가시키는 구조, 또는 트랜지스터(Tr1)와 트랜지스터(Tr2) 사이에 도전막이 형성되는 구조 등을 사용할 수 있다. 그러나, 전자의 구조가 사용되는 경우, 반도체 장치의 두께가 증가된다. 따라서, 예를 들어, 반도체 장치(300)가 플렉시블 기판 등 위에 형성되는 경우, 접힘성 등에 문제가 생길 수 있다. 후자의 구조가 사용되는 경우, 도전막의 형성 공정이 필요하고 반도체 장치의 두께가 증가되는 문제가 있다.
그러나, 본 발명의 일 형태의 반도체 장치(300)에서는, 트랜지스터(Tr1)는 트랜지스터(Tr2)와 중첩되고 그들의 채널 영역은 서로 중첩되지 않는다. 또한 채널 영역이 형성되는 이들 산화물 반도체막의 일부가 서로 중첩되기 때문에, 트랜지스터 면적이 바람직하게 저감될 수 있다.
또한, 산화물 반도체막(308) 및 산화물 반도체막(328) 각각은 In, M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 포함한다. 예를 들어, 산화물 반도체막(308) 및 산화물 반도체막(328) 각각은 In의 원자수비가 M의 원자수비보다 높은 영역을 포함하는 것이 바람직하다. 또한 본 발명의 일 형태의 반도체 장치는 이에 한정되지 않고, In의 원자수비가 M의 원자수비보다 낮은 영역을 각각 포함하거나, 또는 In의 원자수비가 M의 원자수비와 동등한 영역을 포함하여도 좋다.
산화물 반도체막(308) 및 산화물 반도체막(328)의 조성은 동일하거나 또는 대략 동일한 것이 바람직하다. 산화물 반도체막(308) 및 산화물 반도체막(328)의 조성이 동일하면, 제작 비용을 삭감할 수 있다. 또한 본 발명의 일 형태의 반도체 장치는 이에 한정되지 않고, 산화물 반도체막(308) 및 산화물 반도체막(328)의 조성은 서로 상이하여도 좋다.
산화물 반도체막(308) 및 산화물 반도체막(328) 각각이, In의 원자수비가 M의 원자수비보다 큰 영역을 포함하면, 트랜지스터(Tr1) 및 트랜지스터(Tr2)의 전계 효과 이동도를 증가시킬 수 있다. 구체적으로, 트랜지스터(Tr1) 및 트랜지스터(Tr2)의 전계 효과 이동도 중 한쪽 또는 양쪽이 10cm2/Vs를 초과, 바람직하게는 30cm2/Vs를 초과할 수 있다.
예를 들어, 전계 효과 이동도가 높은 트랜지스터가, 게이트 신호를 생성하는 표시 장치의 게이트 드라이버에 사용되면, 표시 장치의 베젤을 좁게 할 수 있다. 전계 효과 이동도가 높은 트랜지스터가, 표시 장치에 포함되는 신호선으로부터 신호를 공급하는 소스 드라이버(특히, 소스 드라이버에 포함되는 시프트 레지스터의 출력 단자에 접속되는 디멀티플렉서)에 사용되면, 표시 장치에 접속되는 배선 수를 저감할 수 있다. 또한 전계 효과 이동도가 높은 트랜지스터가, 표시 장치에 포함되는 화소 회로의 선택 트랜지스터 및 구동 트랜지스터 중 한쪽 또는 양쪽으로서 사용되면, 표시 장치의 표시 품질을 증가시킬 수 있다.
도 30의 (A) 및 (B)에 나타낸 반도체 장치(300)는 표시 장치의 화소 회로에 적합하게 사용될 수 있다. 도 30의 (A) 및 (B)에 나타낸 레이아웃에 의하여 표시 장치의 화소 밀도를 증가시킬 수 있다. 예를 들어, 표시 장치의 화소 밀도가 1000ppi(pixel per inch) 또는 2000ppi를 초과하는 경우에도, 도 30의 (A) 및 (B)에 나타낸 구조에 의하여 화소의 개구율을 증가시킬 수 있다. 또한 ppi는 인치당 화소수를 나타내는 단위이다.
<3-2. 표시 장치의 화소 회로>
도 30의 (A) 및 (B)에 나타낸 반도체 장치(300)를 표시 장치의 화소 회로에 사용한 예에 대하여 도 32를 참조하여 설명한다.
도 31은 반도체 장치(300)를 표시 장치의 화소 회로에 사용한 예를 나타낸 회로도이다.
도 32에 나타낸 반도체 장치(300)는 트랜지스터(Tr1), 트랜지스터(Tr2), 용량 소자(Cs1), 및 발광 소자(360)를 포함한다. 또한 도 32의 예는 열 방향으로 서로 인접한 2개의 반도체 장치(300)를 나타낸다. 반도체 장치(300)는 화소(또는 부화소라고도 함)로서 기능한다. 도 30의 (A) 및 (B)에는 용량 소자(Cs1)가 도시되지 않았지만, 용량 소자(Cs1)는 트랜지스터(Tr1)에 포함되는 도전막(312b)과 트랜지스터(Tr2)에 포함되는 도전막(322b) 사이의 기생 용량을 사용하여 형성될 수 있다.
도 2의 회로도는 화소에 데이터 신호를 입력하는 데이터선(DL_Y-1), 인접한 화소에 데이터 신호를 입력하는 데이터선(DL_Y), 발광 소자에 전위를 공급하는 애노드선(ANODE_X-1), 인접한 발광 소자에 전위를 공급하는 애노드선(ANODE_X), 및 화소에 주사 신호를 공급하는 주사선(GL_X)을 포함한다.
트랜지스터(Tr1)의 소스 전극 및 드레인 전극 중 하나는 데이터선(DL_Y-1)에 전기적으로 접속된다. 트랜지스터(Tr1)의 제 1 게이트 전극 및 제 2 게이트 전극은 주사선(GL_X)에 전기적으로 접속된다. 트랜지스터(Tr1)는 데이터 신호의 배선을 제어한다.
용량 소자(Cs1)의 한 쌍의 전극 중 하나는 트랜지스터(Tr1)의 소스 전극 및 드레인 전극 중 다른 하나에 전기적으로 접속된다. 용량 소자(Cs1)의 한 쌍의 전극 중 다른 하나는 트랜지스터(Tr2)의 제 2 게이트 전극(백 게이트 전극이라고도 함)에 전기적으로 접속된다. 용량 소자(Cs1)는 기록된 데이터를 저장하는 저장 용량 소자로서 기능한다.
트랜지스터(Tr2)의 소스 전극 및 드레인 전극 중 하나는 애노드선(ANODE_X-1)에 전기적으로 접속된다.
발광 소자(360)의 한 쌍의 전극 중 하나는 트랜지스터(Tr2)의 소스 전극 및 드레인 전극 중 다른 하나에 전기적으로 접속되고, 발광 소자(360)의 다른 하나의 전극은 캐소드선(CATHODE)에 전기적으로 접속된다. 또한 발광 소자(360)의 한 쌍의 전극 중 하나는 용량 소자(Cs1)의 한 쌍의 전극 중 다른 하나에 전기적으로 접속된다.
상술한 구조는 도 30의 (A) 및 (B)에 나타낸 반도체 장치(300)를 표시 장치의 화소에 사용한 예이다.
<3-3. 반도체 장치의 구조>
도 30의 (A) 및 (B)에 나타낸 반도체 장치(300)에 대하여 다시 설명한다. 도 30의 (A) 및 (B)에 나타낸 반도체 장치(300)를 표시 장치의 화소에 사용하면, 트랜지스터의 채널 길이(L) 및 채널 폭(W), 그리고 트랜지스터에 접속된 배선 및 전극의 선폭 등을 비교적 크게 할 수 있다. 예를 들어, 트랜지스터(Tr1) 및 트랜지스터(Tr2)가 도 30의 (A) 및 (B)에 나타낸 바와 같이 적어도 부분적으로 서로 중첩되는 경우, 트랜지스터(Tr1) 및 트랜지스터(Tr2)가 같은 면에 제공되는 경우에 비하여 선폭 등을 크게 할 수 있으므로, 가공 치수의 편차를 저감할 수 있다.
또한 도전막 및 절연막 중 한쪽 또는 양쪽을 트랜지스터(Tr1) 및 트랜지스터(Tr2)가 공유함으로써, 마스크 또는 공정의 수를 저감할 수 있다.
예를 들어 트랜지스터(Tr1)에서, 도전막(320)은 게이트 전극으로서 기능하고, 도전막(312a)은 소스 전극으로서 기능하고, 도전막(312b)은 드레인 전극으로서 기능한다. 또한 트랜지스터(Tr1)에서, 절연막(310)은 제 게이트 절연막으로서 기능한다. 트랜지스터(Tr2)에서, 도전막(312b)은 제 1 게이트 전극으로서 기능하고, 도전막(322a)은 소스 전극으로서 기능하고, 도전막(322b)은 드레인 전극으로서 기능하고, 도전막(330)은 제 2 게이트 전극으로서 기능한다. 또한 트랜지스터(Tr2)에서 절연막(314 및 316)은 제 1 게이트 절연막으로서 기능하고, 절연막(324 및 326)은 제 2 게이트 절연막으로서 기능한다.
또한 본 명세서 등에서, 절연막(306)을 제 1 절연막이라고 하여도 좋고, 절연막(314 및 316)을 통합적으로 제 2 절연막이라고 하여도 좋고, 절연막(324 및 326)을 통합적으로 제 3 절연막이라고 하여도 좋다.
도전막(330) 위에 절연막(334)이 제공된다. 절연막(334) 위에 절연막(336)이 제공된다. 도전막(330)에 도달하도록 개구(384)가 절연막(334 및 336)에 제공된다. 또한 절연막(336) 위에 도전막(338)이 제공된다. 또한 도전막(338)은 개구(384)에서 도전막(330)에 접속된다.
또한 도전막(338) 위에 절연막(340), EL층(342), 및 도전막(344)이 제공된다. 절연막(340)은 도전막(338)의 측단부의 일부를 덮고 인접한 화소들 사이에서의 도전막(338)의 단락(short circuit)을 방지한다. EL층(342)은 광을 방출한다. 발광 소자(360)는 도전막(338), EL층(342), 및 도전막(344)으로 구성된다. 도전막(338)은 발광 소자(360)의 한쪽 전극으로 기능한다. 도전막(344)은 발광 소자(360)의 다른 쪽 전극으로서 기능한다.
상술한 바와 같이, 본 실시형태에서는 톱 게이트 트랜지스터와 보텀 게이트 트랜지스터를 조합할 수 있다.
상술한 바와 같이, 본 발명의 일 형태의 반도체 장치에서는, 복수의 트랜지스터가 적층되어 트랜지스터 면적이 저감된다. 또한 절연막 및 도전막 중 한쪽 또는 양쪽을 복수의 트랜지스터가 공유하기 때문에, 마스크 또는 공정의 수를 저감할 수 있다.
<3-4. 게이트 전극의 구조>
도 30의 (A) 및 (B)에 나타낸 바와 같이, 트랜지스터(Tr1) 및 트랜지스터(Tr2) 각각은 2개의 게이트 전극을 포함한다.
여기서, 2개의 게이트 전극의 효과에 대하여 도 30의 (A) 및 (B) 그리고 도 32를 참조하여 설명한다.
또한 도 32는 도 30의 (A)의 일점쇄선 B1-B2를 따라 취한 단면도이다. 트랜지스터(Tr2)의 채널 폭(W) 방향의 단면이 도 32에 포함된다.
또한 도 32에 나타낸 바와 같이, 산화물 반도체막(328)은 도전막(312b) 및 도전막(330)에 대향하고, 2개의 게이트 전극으로서 기능하는 도전막들 사이에 끼워진다. 도전막(312b) 및 도전막(330) 각각의 채널 폭 방향의 길이는 산화물 반도체막(328)의 채널 폭 방향의 길이보다 크다. 산화물 반도체막(328) 전체는 절연막(318, 324, 및 326)을 개재하여 도전막(312b) 및 도전막(330)으로 덮인다.
바꿔 말하면, 도전막(312b) 및 도전막(330)은 산화물 반도체막(328)의 측단부보다 외측에 위치한 영역을 포함한다.
이러한 구조를 가짐으로써, 트랜지스터(Tr2)에 포함되는 산화물 반도체막(328)을 도전막(312b) 및 도전막(322c)의 전계에 의하여 전기적으로 둘러쌀 수 있다. 트랜지스터(Tr2)와 같이, 채널 영역이 형성되는 산화물 반도체막을 제 1 게이트 전극 및 제 2 게이트 전극의 전계가 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 S-channel(surrounded-channel) 구조라고 할 수 있다.
트랜지스터(Tr2)는 S-channel 구조를 갖기 때문에, 채널을 유발하는 전계가 제 1 게이트 전극으로서 기능하는 도전막(312b)에 의하여 산화물 반도체막(328)에 효율적으로 인가될 수 있고, 그러므로 트랜지스터(Tr2)의 전류 구동 능력을 향상시킬 수 있고 높은 온 상태 전류 특성을 얻을 수 있다. 또한 온 상태 전류가 높기 때문에, 트랜지스터(Tr2)의 사이즈를 저감할 수 있다. 또한 트랜지스터(Tr2)는 제 1 게이트 전극으로서 기능하는 도전막(312b) 및 제 2 게이트 전극으로 기능하는 도전막(330)에 의하여 산화물 반도체막(308)이 둘러싸이기 때문에, 트랜지스터(Tr2)의 기계적 강도를 증가시킬 수 있다.
도 30의 (B)에 나타낸 트랜지스터(Tr2)에서는, 제 2 게이트 전극으로서 기능하는 도전막(330)이 트랜지스터(Tr2)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(322a)에 전기적으로 접속되지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 제 1 게이트 전극은 제 2 게이트 전극에 전기적으로 접속되어도 좋다. 이 경우, 절연막(318, 324, 및 326)에 개구가 형성되므로, 제 2 게이트 전극으로서 기능하는 도전막(330)이 상기 개구에서 제 1 게이트 전극으로서 기능하는 도전막(312b)에 전기적으로 접속될 수 있다. 이로써, 도전막(312b) 및 도전막(330)에 같은 전위가 공급된다.
<3-5. 반도체 장치의 구성 요소>
다음으로, 본 실시형태의 반도체 장치의 구성 요소에 대하여 자세히 설명한다.
[기판]
적어도 나중에 수행되는 가열 처리에 견딜 수 있을 정도의 내열성을 갖는 재료이기만 하면, 기판(302)의 재료의 특성 등에 특별한 한정은 없다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판을 기판(302)으로서 사용하여도 좋다. 실리콘 또는 탄소화 실리콘 등으로 만들어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄 등으로 만들어진 화합물 반도체 기판, 또는 SOI 기판 등을 기판(302)으로서 사용하여도 좋다. 이들 기판 중 어느 것에 반도체 소자가 제공된 것을 기판(302)으로서 사용하여도 좋다. 기판(302)으로서 유리 기판을 사용하는 경우, 대형 표시 장치를 제작하기 위하여 다음 중 어느 크기의 유리 기판을 사용할 수 있다: 6세대(1500mm×1850mm), 7세대(1870mm×2200mm), 8세대(2200mm×2400mm), 9세대(2400mm×2800mm), 및 10세대(2950mm×3400mm).
기판(302)으로서 플렉시블 기판을 사용하여도 좋고, 반도체 장치(300) 등을 플렉시블 기판에 직접 제공하여도 좋다. 기판(302)과 반도체 장치(300) 사이에 분리층을 제공하여도 좋다. 분리층은, 분리층 위에 형성된 반도체 장치의 일부 또는 전체를 기판(302)으로부터 분리하고 다른 기판으로 전치할 때에 사용할 수 있다. 이러한 경우, 반도체 장치(300)는 내열성이 낮은 기판 또는 플렉시블 기판에도 전치할 수 있다.
[도전막]
도전막(312a), 도전막(312b), 도전막(320), 도전막(322a), 도전막(322b), 도전막(330), 도전막(338), 및 도전막(344) 각각은 크로뮴(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브데넘(Mo), 탄탈럼(Ta), 타이타늄(Ti), 텅스텐(W), 망가니즈(Mn), 니켈(Ni), 철(Fe), 및 코발트(Co) 중에서 선택되는 금속 원소; 이들 금속 원소 중 어느 것을 성분으로서 포함하는 합금; 또는 이들 원소 중 어느 것의 조합을 포함하는 합금 등을 사용하여 형성할 수 있다.
도전막(312a), 도전막(312b), 도전막(320), 도전막(322a), 도전막(322b), 도전막(330), 도전막(338), 및 도전막(344) 각각은, 인듐 및 주석을 포함하는 산화물, 텅스텐 및 인듐을 포함하는 산화물, 텅스텐, 인듐, 및 아연을 포함하는 산화물, 타이타늄 및 인듐을 포함하는 산화물, 타이타늄, 인듐, 및 주석을 포함하는 산화물, 인듐 및 아연을 포함하는 산화물, 실리콘, 인듐, 및 주석을 포함하는 산화물, 인듐, 갈륨, 및 아연을 포함하는 산화물 등의 산화물 도전체를 사용하여 형성될 수 있다.
상술한 산화물 도전체는 도전막(320 및 330)으로서 특히 바람직하다. 여기서 산화물 도전체에 대하여 설명한다. 본 명세서 등에서의 산화물 도전체는 OC라고 하여도 좋다. 산화물 도전체는 예를 들어 아래와 같이 얻을 수 있다. 산화물 반도체에 산소 빈자리를 형성한 다음, 산소 빈자리에 수소를 첨가함으로써, 전도대 근방에 도너 준위가 형성된다. 결과적으로, 산화물 반도체는 증가된 도전율을 갖게 되어 도전체가 된다. 도전체가 된 산화물 반도체를 산화물 도전체라고 할 수 있다. 일반적으로 산화물 반도체는 에너지 갭이 크기 때문에 가시광을 투과시킨다. 산화물 도전체는 전도대 근방에 도너 준위를 갖는 산화물 반도체이다. 따라서, 산화물 도전체에서는 도너 준위로 인한 흡수의 영향이 작고, 산화물 도전체는 산화물 반도체와 비슷한 가시광 투과성을 갖는다.
도전막(312a), 도전막(312b), 도전막(322a), 도전막(322b), 도전막(330), 도전막(338), 및 도전막(344)으로서 Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 사용하여도 좋다. Cu-X 합금막을 사용하면 웨트 에칭에 의하여 막을 가공할 수 있기 때문에 제작 비용을 삭감할 수 있다.
Cu-X 합금막은 도전막(312a), 도전막(312b), 도전막(322a), 도전막(322b), 및 도전막(330) 중 하나 또는 복수로서 바람직하게 사용할 수 있다. Cu-X 합금막으로서는 특히 Cu-Mn 합금막이 바람직하다.
상술한 금속 원소 중에서, 알루미늄, 구리, 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중 하나 또는 복수가 도전막(312a), 도전막(312b), 도전막(322a), 도전막(322b), 및 도전막(330) 중 하나 또는 복수의 구성 요소로서 특히 바람직하다.
도전막(312a), 도전막(312b), 도전막(322a), 도전막(322b), 및 도전막(330) 중 하나 또는 복수로서, 질소 및 탄탈럼을 포함하는 질화 탄탈럼막이 바람직하게 사용된다. 질화 탄탈럼막은 도전성을 갖고 구리 및 수소에 대한 배리어성이 높다. 질화 탄탈럼막은 수소의 방출량이 작기 때문에 산화물 반도체막(308)과 접하는 금속막 또는 산화물 반도체막(308) 근방의 금속막으로서 가장 바람직하게 사용될 수 있다.
[절연막]
절연막(306), 절연막(314), 절연막(316), 절연막(318), 절연막(324), 절연막(326), 절연막(334), 절연막(336), 및 절연막(340) 각각으로서, 플라스마 CVD법 또는 스퍼터링법 등에 의하여 형성되는 다음의 막들 중 적어도 하나를 포함하는 절연층을 사용할 수 있다: 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막.
절연막(306)은 산소의 투과를 억제하는 블로킹막으로서 기능한다. 예를 들어, 절연막(314), 절연막(316), 산화물 반도체막(308), 산화물 반도체막(328), 절연막(324), 및 절연막(326) 중 하나 또는 복수가 산소 과잉 영역을 포함할 때, 절연막(306)은 산소의 투과를 억제할 수 있다.
또한 산화물 반도체막(308) 및 산화물 반도체막(328) 중 한쪽 또는 양쪽과 접하는 절연막은 산화물 절연막인 것이 바람직하고, 화학량론적 조성보다 산소를 과잉으로 포함하는 영역(산소 과잉 영역)을 포함하는 것이 바람직하다. 바꿔 말하면, 산소 과잉 영역을 포함하는 산화물 절연막은 산소를 방출할 수 있는 절연막이다.
산화물 절연막의 산소 과잉 영역은, 예를 들어 산소 분위기에서 절연막을 형성하는 방법, 절연막을 형성하고 나서 산소 분위기에서 가열 처리를 실시하는 방법, 및 절연막을 형성하고 나서 이 절연막에 산소를 첨가하는 방법 중 임의의 방법을 사용하여 형성할 수 있다.
트랜지스터(Tr1) 및 트랜지스터(Tr2) 각각의 게이트 절연막으로서 기능하는 절연막은 산화 하프늄을 사용하여 형성하여도 좋다. 게이트 절연막으로서 기능하는 절연막에 산화 하프늄을 사용하면 다음의 효과들을 얻을 수 있다.
산화 하프늄은 산화 실리콘 및 산화질화 실리콘보다 높은 비유전율을 갖는다. 따라서, 산화 하프늄을 사용하여 형성되는 절연막의 두께를 산화 실리콘을 사용하여 형성되는 절연막의 두께보다 크게 할 수 있어, 터널 전류로 인한 리크 전류를 낮게 할 수 있다. 즉, 오프 상태 전류가 낮은 트랜지스터를 제작할 수 있다. 더구나, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄보다 높은 비유전율을 갖는다. 따라서, 오프 상태 전류가 낮은 트랜지스터를 제작하기 위해서는 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예에는 단사정 구조 및 입방정 구조가 포함된다. 또한, 본 발명의 일 형태는 상술한 예에 한정되지 않는다.
트랜지스터(Tr1) 및 트랜지스터(Tr2) 각각의 게이트 절연막으로서 기능하는 절연막은 질화 실리콘을 사용하여 형성하여도 좋다. 게이트 절연막으로서 기능하는 절연막에 질화 실리콘을 사용하면 다음의 효과들을 얻을 수 있다. 질화 실리콘은 산화 실리콘보다 높은 비유전율을 갖고, 산화 실리콘과 동등한 용량을 얻기 위하여 두께가 더 클 필요가 있다. 따라서, 게이트 절연막의 두께를 증가시킬 수 있다. 이에 의하여, 트랜지스터(Tr1) 및 트랜지스터(Tr2)의 내압 저하의 방지 또한 내압 증가가 가능해짐으로써, 트랜지스터(Tr1) 및 트랜지스터(Tr2)의 정전 파괴를 방지할 수 있다.
절연막(310, 316, 318, 324, 및 326)은 산화물 반도체막(308) 및/또는 산화물 반도체막(328)에 산소를 공급하는 기능을 갖는다. 즉, 절연막(310, 316, 318, 324, 및 326)은 산소를 포함한다. 절연막(310 및 324)은 산소를 투과시킬 수 있는 절연막이다. 또한 절연막(310)은 나중의 단계에서 도전막(320)을 형성할 때에 산화물 반도체막(308)에 대한 대미지를 완화시키는 막으로도 기능한다. 절연막(324)은 나중의 단계에서 절연막(326)을 형성할 때에 산화물 반도체막(328)에 대한 대미지를 완화시키는 막으로도 기능한다.
절연막(310 및 324)으로서는 두께 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하의 산화 실리콘막 또는 산화질화 실리콘막 등을 사용할 수 있다.
또한, 절연막(310 및 324)의 결함 수는 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여 측정되었을 때, 실리콘의 댕글링 본드로 인하여 g=2.001에서 나타나는 신호의 스핀 밀도가 1×1018spins/cm3 이하인 것이 바람직하다. 이는 절연막(310 및 324) 각각에서의 결함의 밀도가 높으면 산소가 결함에 결합되고, 절연막(310)을 투과하는 산소의 양이 감소되기 때문이다.
절연막(310 및 324)은 각각 질소 산화물로 인한 상태 밀도가 낮은 산화물 절연막을 사용하여 형성될 수 있다. 또한, 질소 산화물로 인한 상태 밀도는 산화물 반도체막의 가전자대 상단의 에너지(Ev _os)와 전도대 하단의 에너지(Ec _os) 사이에 형성될 수 있다. 상술한 산화물 절연막으로서는, 질소 산화물의 방출이 적은 산화질화 실리콘막 및 질소 산화물의 방출이 적은 산화질화 알루미늄막 등을 사용할 수 있다.
또한 질소 산화물의 방출이 적은 산화질화 실리콘막은, TDS(thermal desorption spectroscopy)에서의 암모니아의 방출량이 질소 산화물의 방출량보다 큰 막이고; 암모니아의 방출량은 대표적으로는 1×1018cm-3 이상 5×1019cm-3 이하이다. 또한, 암모니아의 방출량은, TDS에서 50℃ 내지 650℃의 범위 또는 50℃ 내지 550℃의 온도 범위의 가열 처리에 의하여 방출된 암모니아의 총량이다. 암모니아의 방출량은 TDS에서 암모니아 분자로 변환된 암모니아의 총 방출량이다.
질소 산화물(NO x ; x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는 절연막(310 및 324) 각각에 준위를 형성한다. 이 준위는 산화물 반도체막(308 및 328)의 에너지 갭에 위치한다. 그러므로, 질소 산화물이 절연막(310)과 산화물 반도체막(308)의 계면 또는 절연막(324)과 산화물 반도체막(328)의 계면으로 확산되면, 절연막(310 및 324) 측에서 이 준위에 의하여 전자가 포획될 수 있다. 그 결과, 포획된 전자가 절연막(310)과 산화물 반도체막(308)의 계면 또는 절연막(324)과 산화물 반도체막(328)의 계면의 근방에 남아서, 트랜지스터의 문턱 전압이 양의 방향으로 시프트된다.
질소 산화물은 가열 처리에서 암모니아 및 산소와 반응한다. 절연막(324)에 포함되는 질소 산화물은 가열 처리에서 절연막(326)에 포함되는 암모니아와 반응하기 때문에, 절연막(324)에 포함되는 질소 산화물이 저감된다. 따라서, 절연막(324)과 산화물 반도체막(328)의 계면 근방에서 전자가 포획되기 어렵다.
이러한 산화물 절연막을 사용함으로써, 절연막(310 및 324)에 의하여 트랜지스터의 문턱 전압의 시프트가 저감될 수 있어, 트랜지스터의 전기 특성의 변화가 작아진다.
또한 절연막(310 및 324)의 100K 이하의 ESR 스펙트럼에서, 트랜지스터의 제작 공정의 가열 처리, 대표적으로는 300℃ 이상 350℃ 미만의 온도에서의 가열 처리에 의하여, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호가 관찰된다. X밴드를 사용한 ESR 측정에 의하여 얻어지는 제 1 및 제 2 신호들의 스플릿 폭과 제 2 및 제 3 신호들의 스플릿 폭의 각각은 약 5mT이다. g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 스핀 밀도의 합계는 1×1018spins/cm3 미만, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
100K 이하의 ESR 스펙트럼에서, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 스핀 밀도의 합은 질소 산화물(NO x ; x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하)에 기인한 신호의 스핀 밀도의 합에 상당한다. 질소 산화물의 대표적인 예에는, 일산화질소 및 이산화질소가 포함된다. g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 스핀 밀도의 합이 낮아질수록, 산화물 절연막의 질소 산화물의 함유량이 낮아진다고 할 수 있다.
SIMS에 의하여 측정되는 상술한 산화물 절연막의 질소 농도는 6×1020atoms/cm3 이하이다.
실레인 및 일산화이질소를 사용한 기판 온도 220℃ 이상 350℃ 이하의 PECVD법에 의하여 산화물 절연막을 치밀하고 단단하게 형성할 수 있다.
절연막(314)은 질소 또는 수소를 포함한다. 절연막(314)으로서 예를 들어 질화물 절연막을 사용할 수 있다. 상기 질화물 절연막은 질화 실리콘, 질화산화 실리콘, 또는 산화질화 실리콘 등을 사용하여 형성할 수 있다. 절연막(314)에서의 수소 농도는 1×1022atoms/cm3 이상인 것이 바람직하다. 또한 절연막(314)은 산화물 반도체막(308)의 소스 영역(308s) 및 드레인 영역(308d)과 접한다. 또한 절연막(314)은 도전막(320)과 접하는 영역을 포함한다. 따라서, 절연막(314)과 접하는 소스 영역(308s), 드레인 영역(308d), 및 도전막(320)에서의 수소 농도는 증가되어, 소스 영역(308s), 드레인 영역(308d), 및 도전막(320)에서의 캐리어 밀도가 증가될 수 있다. 소스 영역(308s), 드레인 영역(308d), 및 도전막(320)은 절연막(314)과 접하기 때문에, 같은 수소 농도의 영역을 갖는 경우가 있다.
절연막(316, 318, 및 326)은 화학량론적 조성보다 산소 함유량이 높은 산화물 절연막을 사용하여 형성된다. 가열에 의하여, 화학량론적 조성보다 산소 함유량이 높은 산화물 절연막으로부터 산소의 일부가 방출된다. 화학량론적 조성보다 산소 함유량이 높은 산화물 절연막은 1.0×1019cm-3 이상, 바람직하게는 3.0×1020cm-3 이상의 산소를 방출한다. 또한 산소의 방출량은 TDS에서의 50℃ 내지 650℃의 범위 또는 50℃ 내지 550℃ 범위의 가열 처리에 의한 산소의 총 방출량이다. 산소의 방출량은 TDS에서의 산소 분자로 변환된 산소의 총 방출량이다.
절연막(316, 318, 및 326) 각각으로서, 두께 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하의 산화 실리콘막 또는 산화질화 실리콘막 등을 사용할 수 있다.
또한 절연막(316, 318, 및 326)에서의 결함 수는 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여 측정되었을 때, 실리콘의 댕글링 본드로 인하여 g=2.001에서 나타나는 신호의 스핀 밀도가 1.5×1018spins/cm3 미만, 더 바람직하게는 1×1018spins/cm3 미만이다.
절연막(324 및 326)은 같은 종류의 재료를 포함하는 절연막을 사용하여 형성할 수 있기 때문에, 절연막들(324 및 326) 사이의 경계를 명확하게 관찰할 수 없는 경우가 있다. 따라서 본 실시형태에서는, 절연막들(324 및 326) 사이의 경계를 파선으로 나타낸다.
절연막(334)은 트랜지스터(Tr1) 및 트랜지스터(Tr2) 각각의 보호 절연막으로서 기능한다.
절연막(334)은 수소 및 질소 중 한쪽 또는 양쪽을 포함한다. 또는, 절연막(334)은 질소 및 실리콘을 포함한다. 절연막(334)은 산소, 수소, 물, 알칼리 금속, 또는 알칼리 토금속 등을 차단하는 기능을 갖는다. 절연막(334)을 제공함으로써, 산화물 반도체막(308) 및 산화물 반도체막(328)으로부터의 산소의 외부 확산, 절연막(310, 316, 324, 및 326)에 포함되는 산소의 외부 확산, 그리고 외부로부터 산화물 반도체막(308 및 328)에 대한 수소 또는 물 등의 진입을 방지할 수 있다.
절연막(334)은 예를 들어 질화물 절연막을 사용하여 형성할 수 있다. 질화물 절연막은 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 또는 질화산화 알루미늄 등을 사용하여 형성한다.
[산화물 반도체막]
상술한 재료를 사용하여 산화물 반도체막(308 및 328)을 형성할 수 있다.
산화물 반도체막(308 및 328) 각각이 In-M-Zn 산화물을 포함하는 경우, In-M-Zn 산화물의 형성에 사용되는 스퍼터링 타깃의 금속 원소의 원자수비는 In>M을 만족하는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소들 간의 원자수비는 예를 들어 In:M:Zn=2:1:3, In:M:Zn=3:1:2, 또는 In:M:Zn=4:2:4.1이다.
산화물 반도체막(308) 및 산화물 반도체막(328) 각각이 In-M-Zn 산화물을 포함하는 경우, In-M-Zn 산화물의 퇴적에 사용되는 스퍼터링 타깃의 금속 원소들 간의 원자수비는 In≤M을 만족할 수 있다. 이러한 스퍼터링 타깃의 금속 원소들 간의 원자수비는 예를 들어 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=1:3:2, In:M:Zn=1:3:4, 또는 In:M:Zn=1:3:6이다.
산화물 반도체막(308) 및 산화물 반도체막(328) 각각이 In-M-Zn 산화물인 경우, 스퍼터링 타깃으로서 다결정 In-M-Zn 산화물을 포함하는 타깃을 사용하는 것이 바람직하다. 다결정 In-M-Zn 산화물을 포함하는 타깃을 사용하면 결정성을 갖는 산화물 반도체막(308 및 328)의 형성이 용이해진다. 또한, 형성된 산화물 반도체막(308 및 328)의 금속 원소의 원자수비는 상술한 스퍼터링 타깃의 금속 원소의 원자수비로부터 ±40%의 범위 내에서 변동된다. 예를 들어, In 대 Ga 대 Zn의 원자수비가 4:2:4.1인 스퍼터링 타깃을 산화물 반도체막(308 및 328)에 사용하는 경우, 산화물 반도체막(308 및 328)의 In 대 Ga 대 Zn의 원자수비는 4:2:3 또는 4:2:3 근방이 될 수 있다.
산화물 반도체막(308 및 328)의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 이러한 넓은 에너지 갭을 갖는 산화물 반도체를 사용함으로써, 트랜지스터(Tr1 및 Tr2)의 오프 상태 전류를 저감할 수 있다.
산화물 반도체막(308 및 328)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 또는 더 바람직하게는 3nm 이상 50nm 이하이다.
산화물 반도체막(308 및 328)에 포함되는 수소는 금속 원자에 결합된 산소와 반응하여 물이 되고, 또한 산소가 방출된 격자(또는 산소가 방출된 부분)에 산소 빈자리를 형성한다. 산소 빈자리에 수소가 들어가는 것으로 인하여, 캐리어로서 기능하는 전자가 발생되는 경우가 있다. 또한, 수소의 일부와, 금속 원자에 결합된 산소의 결합이, 캐리어로서 기능하는 전자의 발생을 초래하는 경우가 있다. 따라서, 수소를 포함하는 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 반도체막(308 및 328)에서 수소가 가능한 한 저감되는 것이 바람직하다.
구체적으로는, 산화물 반도체막(308 및 328) 각각에서 SIMS에 의하여 측정되는 수소의 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하이다.
제 14족에 속하는 원소 중 하나인 실리콘 또는 탄소가 산화물 반도체막(308 및 328)에 포함되면, 산화물 반도체막(308 및 328)에 산소 빈자리가 증가되어, 산화물 반도체막(308 및 328)이 n형의 막이 된다. 따라서, 산화물 반도체막(308 및 328) 각각에서 SIMS에 의하여 측정된 실리콘 농도를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다. 산화물 반도체막(308 및 328) 각각에서 SIMS에 의하여 측정된 탄소 농도를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, SIMS에 의하여 측정되는, 산화물 반도체막(308) 및 산화물 반도체막(328) 각각의 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체에 결합될 때에 캐리어를 생성할 수 있고, 그 경우, 트랜지스터의 오프 상태 전류가 높아질 수 있다. 따라서, 산화물 반도체막(308 및 328)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
산화물 반도체막(308) 및 산화물 반도체막(328c)은 예를 들어 비단결정 구조를 가져도 좋다. 비단결정 구조의 예에는 후술하는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 구조, 미결정(microcrystalline) 구조, 또는 비정질 구조가 포함한다. 비단결정 구조 중, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
또한 도전막, 절연막, 및 산화물 반도체막 등의 상술한 막은 스퍼터링법, PECVD(plasma-enhanced chemical vapor deposition)법, 또는 열 CVD법에 의하여 형성할 수 있다. 열 CVD법의 예에는 MOCVD(metal organic chemical vapor deposition)법 및 ALD(atomic layer deposition)법이 포함된다.
열 CVD법은 플라스마를 사용하지 않는 퇴적법이므로, 플라스마 대미지로 인한 결함이 생기지 않는다는 이점을 갖는다.
열 CVD법에 의한 퇴적은, 원료 가스 및 산화제를 동시에 체임버에 공급하여 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 기판 근방 또는 기판 위에서 서로 반응시키는 식으로 수행하여도 좋다.
ALD법에 의한 퇴적은 체임버의 압력이 대기압 또는 감압으로 설정되고, 반응을 위한 원료 가스를 사용한 조건에서 수행하여도 좋다.
본 실시형태에서의 상술한 도전막, 절연막, 산화물 반도체막, 및 금속 산화물막 등의 다양한 막은 MOCVD법 또는 ALD법 등의 열 CVD법으로 형성할 수 있다. 예를 들어, In-Ga-Zn-O막을 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연을 사용하여 형성할 수 있다. 또한 트라이메틸인듐의 화학식은 In(CH3)3이다. 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 다이메틸아연의 화학식은 Zn(CH3)2이다. 상술한 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식: Ga(C2H5)3)을 사용할 수 있고 다이메틸아연 대신에 다이에틸아연(화학식: Zn(C2H5)2)을 사용할 수 있다.
예를 들어, ALD법을 사용한 퇴적 장치에 의하여 산화 하프늄막을 형성하는 경우, 산화제로서의 오존(O3), 및 용매와 하프늄 전구체 화합물을 포함하는 액체(예를 들어, 하프늄 알콕사이드, 또는 테트라키스(다이메틸아마이드)하프늄(TDMAH) 등의 하프늄 아마이드)를 기화시킴으로써 얻어지는 원료 가스의 2종류의 가스를 사용한다. 또한 테트라키스(다이메틸아마이드)하프늄의 화학식은 Hf[N(CH3)2]4이다. 다른 재료액의 예에는 테트라키스(에틸메틸아마이드)하프늄이 포함된다.
예를 들어, ALD법을 사용한 퇴적 장치에 의하여 산화 알루미늄막을 형성하는 경우, 산화제로서의 H2O, 및 용매와 알루미늄 전구체 화합물을 포함하는 액체(예를 들어, TMA: 트라이메틸알루미늄))를 기화시킴으로써 얻어지는 원료 가스의 2종류의 가스를 사용한다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 다른 재료액의 예에는, 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 및 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)가 포함된다.
예를 들어, ALD를 사용한 퇴적 장치에 의하여 산화 실리콘막을 형성하는 경우, 막이 형성되는 면에 헥사클로로다이실레인을 흡착시키고, 흡착물에 포함되는 염소를 제거하고, 산화성 가스(예를 들어, O2 또는 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD법을 사용한 퇴적 장치를 사용하여 텅스텐막을 형성하는 경우, WF6 가스 및 B2H6 가스를 사용하여 초기 텅스텐막을 형성한 다음, WF6 가스 및 H2 가스를 사용하여 텅스텐막을 형성한다. 또한 B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, 산화물 반도체막, 예를 들어 In-Ga-Zn-O막을 ALD를 채용한 퇴적 장치를 사용하여 형성하는 경우, In(CH3)3 가스 및 O3 가스를 순차적으로 복수회 도입하여 In-O층을 형성한 다음, Ga(CH3)3 가스 및 O3 가스를 사용하여 GaO층을 형성한 다음, Zn(CH3)2 가스 및 O3 가스를 사용하여 ZnO층을 형성한다. 또한 이들 층의 순서는 이 예에 한정되지 않는다. 이들 가스를 혼합하여, In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. Ar 등의 불활성 가스를 사용하여 버블링함으로써 얻어진 H2O 가스를 O3 가스 대신에 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스를 사용하여도 좋다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
<3-6. 반도체 장치의 구조예 2>
다음으로, 도 30의 (A) 및 (B)에 나타낸 반도체 장치(300)의 변형예에 대하여 도 33을 참조하여 설명한다.
도 33은 도 30의 (B)에 나타낸 반도체 장치(300)의 변형예의 단면도이다.
도 33은 반도체 장치(300)에 포함된 트랜지스터(Tr2)의 제 2 게이트 전극으로서 기능하는 도전막(330), 및 도전막(330) 위의 절연막(334)이 없는 구조를 나타낸 것이다. 또한 도 33에 나타낸 구조에서, 절연막(324) 및 절연막(326)에 형성된 개구(382) 그리고 절연막(334) 및 절연막(336)에 형성된 개구(384) 대신에, 절연막(324), 절연막(326), 및 절연막(336)에 개구(383)가 형성된다. 하나의 개구를 포함한 이러한 구조는 제작 공정을 저감할 수 있어 바람직하다.
<3-7. 반도체 장치의 구조예 3>
다음으로, 도 30의 (A) 및 (B)의 반도체 장치(300)의 변형예에 대하여 도 34의 (A) 및 (B) 그리고 도 35의 (A) 및 (B)를 참조하여 설명한다.
산화물 반도체막의 적층 구조에 대하여 아래에서 설명한다.
도 34의 (A) 및 (B)는 반도체 장치(300)에 포함되는 트랜지스터(Tr2)의 채널 길이(L) 방향의 단면도이다.
도 34의 (A)는 트랜지스터(Tr2)의 산화물 반도체막(328)이 산화물 반도체막(328a), 산화물 반도체막(328a) 위의 산화물 반도체막(328b), 및 산화물 반도체막(328b) 위의 산화물 반도체막(328c)을 포함하는 구조를 나타낸 것이다. 즉, 산화물 반도체막(328)은 3층 구조를 갖는다.
도 34의 (B)는 트랜지스터(Tr2)의 산화물 반도체막(328)이 산화물 반도체막(328b), 및 산화물 반도체막(328b) 위의 산화물 반도체막(328c)을 포함하는 구조를 나타낸 것이다. 즉, 이 산화물 반도체막은 2층 구조를 갖는다.
도 35의 (A) 및 (B)는 산화물 반도체막(328), 및 산화물 반도체막(328)과 접하는 절연막의 밴드 구조의 예를 나타낸 것이다.
도 35의 (A)는 절연막(318), 산화물 반도체막(328a, 328b, 및 328c), 및 절연막(324)을 포함하는 적층 구조의 두께 방향의 밴드 구조의 예를 나타낸 것이다. 도 35의 (B)는 절연막(318), 산화물 반도체막(328b 및 328c), 및 절연막(324)을 포함하는 적층 구조의 두께 방향의 밴드 구조의 예를 나타낸 것이다. 이해하기 쉽게 하기 위하여, 절연막(318), 산화물 반도체막(328a, 328b, 및 328c), 및 절연막(324) 각각의 전도대 하단의 에너지 준위(Ec)를 밴드 구조에 나타내었다.
도 35의 (A)는 산화 실리콘막을 절연막(318 및 324) 각각으로서 사용하고, 금속 원소의 원자수비가 In:Ga:Zn=1:3:2인 금속 산화물 타깃을 사용하여 형성된 산화물 반도체막을 산화물 반도체막(328a)으로서 사용하고, 금속 원소의 원자수비가 In:Ga:Zn=4:2:4.1인 금속 산화물 타깃을 사용하여 형성된 산화물 반도체막을 산화물 반도체막(328b)으로서 사용하고, 금속 원소의 원자수비가 In:Ga:Zn=1:3:2인 금속 산화물 타깃을 사용하여 형성된 산화물 반도체막을 산화물 반도체막(328c)으로서 사용한 구조의 밴드도이다.
도 35의 (B)는 산화 실리콘막을 절연막(318 및 324) 각각으로서 사용하고, 금속 원소의 원자수비가 In:Ga:Zn=4:2:4.1인 금속 산화물 타깃을 사용하여 형성된 산화물 반도체막을 산화물 반도체막(328b)으로서 사용하고, 금속 원소의 원자수비가 In:Ga:Zn=1:3:2인 금속 산화물 타깃을 사용하여 형성된 금속 산화막을 산화물 반도체막(328c)으로서 사용한 구조의 밴드도이다.
도 35의 (A) 및 (B)에 도시된 바와 같이, 전도대 하단의 에너지 준위는 산화물 반도체막(328a)과 산화물 반도체막(328b) 사이, 그리고 산화물 반도체막(328b)과 산화물 반도체막(328c) 사이에서 서서히 변화된다. 바꿔 말하면, 전도대 하단의 에너지 준위가 연속적으로 변화 또는 연속적으로 연결되어 있다. 이러한 밴드 구조를 얻기 위해서는 산화물 반도체막(328a)과 산화물 반도체막(328b)의 계면, 또는 산화물 반도체막(328b)과 산화물 반도체막(328c)의 계면에, 트랩 중심 또는 재결합 중심 등의 결함 준위를 형성하는 불순물이 존재하지 않는다.
산화물 반도체막(328a)과 산화물 반도체막(328b) 사이, 그리고 산화물 반도체막(328b)과 산화물 반도체막(328c) 사이에 연속 접합을 형성하기 위해서는, 이 막들을, 로드록 체임버가 제공된 멀티 체임버 퇴적 장치(스퍼터링 장치)를 사용하여 대기에 노출시키지 않고 연속적으로 형성한다.
도 35의 (A) 또는 (B)의 밴드 구조로 하면, 산화물 반도체막(328b)이 웰(well)로서 기능하게 되고, 이 적층 구조를 갖는 트랜지스터에서 채널 영역이 산화물 반도체막(328b)에 형성된다.
산화물 반도체막(328a) 및/또는 산화물 반도체막(328c)을 제공함으로써, 산화물 반도체막(328b)을 트랩 상태로부터 떨어뜨릴 수 있다.
또한, 트랩 상태는 채널 영역으로서 기능하는 산화물 반도체막(328b)의 전도대 하단의 에너지 준위(Ec)보다 진공 준위에서 떨어져 있는 경우가 있고, 이로 인하여 트랩 상태에 전자가 축적되기 쉬워진다. 트랩 상태에 전자가 축적되면, 전자는 음의 고정 전하가 되어 트랜지스터의 문턱 전압이 양의 방향으로 시프트된다. 따라서, 트랩 상태의 에너지 준위는 산화물 반도체막(328b)의 전도대 하단의 에너지 준위(Ec)보다 진공 준위에 가까운 것이 바람직하다. 이러한 구조에 의하여 트랩 상태에서의 전자의 축적이 억제된다. 그 결과, 트랜지스터의 온 상태 전류 및 전계 효과 이동도를 높일 수 있다.
산화물 반도체막들(328a 및 328c) 각각의 전도대 하단의 에너지 준위는, 산화물 반도체막(328b)보다 더 진공 준위에 가깝다. 대표적으로 산화물 반도체막(328b)의 전도대 하단과, 산화물 반도체막들(328a 및 328c) 각각의 전도대 하단의 에너지 준위의 차는 대표적으로는 0.15eV 이상 또는 0.5eV 이상이고 2eV 이하 또는 1eV 이하이다. 즉, 산화물 반도체막들(328a 및 328c) 각각의 전자 친화력과 산화물 반도체막(328b)의 전자 친화력 간의 차는 0.15eV 이상 또는 0.5eV 이상이고 2eV 이하 또는 1eV 이하이다.
이러한 구조에서, 산화물 반도체막(328b)은 전류의 주된 경로 및 채널 영역으로서 기능한다. 또한, 산화물 반도체막들(328a 및 328c) 각각은 채널 영역이 형성되는 산화물 반도체막(328b)에 포함되는 것과 같은 금속 원소를 하나 이상 포함하기 때문에, 산화물 반도체막(328a)과 산화물 반도체막(328b)의 계면 또는 산화물 반도체막(328b)과 산화물 반도체막(328c)의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 계면에서 캐리어의 이동이 저해되지 않기 때문에, 트랜지스터는 높은 전계 효과 이동도를 가질 수 있다.
산화물 반도체막들(328a 및 328c) 각각이 채널 영역의 일부로서 기능하는 것을 방지하기 위해서는, 산화물 반도체막들(328a 및 328c)에 도전율이 충분히 낮은 재료를 사용한다. 또는 전자 친화력(진공 준위와 전도대 하단 간의 에너지 준위의 차)이 산화물 반도체막(328b)보다 작고, 전도대 하단의 에너지 준위에 산화물 반도체막(328b)과의 차분(밴드 오프셋)을 갖는 재료를 산화물 반도체막(328a 및 328c)에 사용한다. 또한 드레인 전압의 값으로 인하여 문턱 전압 간에 차가 발생되는 것을 억제하기 위해서는, 전도대 하단의 에너지 준위가 산화물 반도체막(328b)의 전도대 하단의 에너지 준위보다 진공 준위에 가까운 재료를 사용하여 산화물 반도체막(328a 및 328c)을 형성하는 것이 바람직하다. 예를 들어, 산화물 반도체막(328b)의 전도대 하단과 산화물 반도체막(328a 및 328c)의 전도대 하단 간의 에너지 준위의 차는 바람직하게는 0.2eV 이상, 더 바람직하게는 0.5eV 이상이다.
산화물 반도체막(328a 및 328c)은 스피넬 결정 구조를 갖지 않는 것이 바람직하다. 이는, 산화물 반도체막(328a 및 328c)이 스피넬 결정 구조를 가지면, 스피넬 결정 구조와 다른 영역의 계면에서, 도전막(322a 및 322b)의 구성 원소가 산화물 반도체막(328b)으로 확산될 수 있기 때문이다. 또한, 산화물 반도체막들(328a 및 328c) 각각이 후술하는 CAAC-OS이면, 도전막(322a 및 322b)의 구성 원소, 예를 들어, 구리 원소에 대한 높은 차단성이 얻어지므로 바람직하다.
산화물 반도체막들(328a 및 328c) 각각의 두께는, 도전막(322a 및 322b)의 구성 원소가 산화물 반도체막(328b)으로 확산되는 것을 억제할 수 있는 두께 이상, 절연막(324)으로부터 산화물 반도체막(328b)에 대한 산소의 공급이 억제되는 두께 미만으로 한다. 예를 들어, 산화물 반도체막들(328a 및 328c) 각각의 두께를 10nm 이상으로 하면, 도전막(322a 및 322b)의 구성 원소가 산화물 반도체막(328b)으로 확산되는 것을 억제할 수 있다. 산화물 반도체막들(328a 및 328c) 각각의 두께가 100nm 이하이면, 절연막(324)으로부터 산화물 반도체막(328b)으로 산소를 효과적으로 공급할 수 있다.
산화물 반도체막(328a 및 328c) 각각이 M(M은 Al, Ga, Y, 또는 Sn)의 원자수비가 In보다 높은 In-M-Zn 산화물인 경우, 산화물 반도체막(328a 및 328c) 각각의 에너지 갭을 크게 할 수 있고 전자 친화력을 작게 할 수 있다. 그러므로, 산화물 반도체막(328b)과 산화물 반도체막들(328a 및 328c) 각각 간의 전자 친화력의 차를 원소 M의 비율에 의하여 제어할 수 있다. 또한 M의 원자수비가 In보다 높은 산화물 반도체층에서는 M이 산소와 강하게 결합되는 금속 원소이기 때문에 산소 빈자리가 생성되기 어렵다.
산화물 반도체막(328a 및 328c)에 In-M-Zn 산화물을 사용하는 경우, Zn 및 O를 고려하지 않은 In 및 M의 비율은 다음과 같은 것이 바람직하다: In의 원자수비를 50atomic% 미만으로 하고 M의 원자수비를 50atomic%보다 크게 하거나; 더 바람직하게는 In의 원자수비를 25atomic% 미만으로 하고 M의 원자수비를 75atomic%보다 크게 한다. 또는, 산화물 반도체막들(328a 및 328c) 각각으로서 산화 갈륨막을 사용하여도 좋다.
또한, 산화물 반도체막들(328a, 328b, 및 328c) 각각이 In-M-Zn 산화물인 경우, 산화물 반도체막들(328a 및 328c) 각각에서의 M 원자의 비율은 산화물 반도체막(328b)보다 높다. 대표적으로, 산화물 반도체막들(328a 및 328c) 각각에서의 M 원자의 비율은 산화물 반도체막(328b)의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 높다.
또한, 산화물 반도체막들(328a, 328b, 및 328c) 각각이 In-M-Zn 산화물인 경우, 산화물 반도체막(328b)이 원자수비 In:M:Zn=x 1:y 1:z 1이고 산화물 반도체막들(328a 및 328c) 각각이 원자수비 In:M:Zn=x 2:y 2:z 2일 때, y 2/x 2는 y 1/x 1보다 크고, 바람직하게는 y 2/x 2는 y 1/x 1의 1.5배 이상, 더 바람직하게는 y 2/x 2는 y 1/x 1의 2배 이상, 더욱 바람직하게는 y 2/x 2는 y 1/x 1의 3배 이상 또는 4배 이상 크다. 이 경우, 산화물 반도체막(328b)에서 y 1이 x 1 이상이면, 산화물 반도체막(328b)을 포함하는 트랜지스터의 안정적인 전기 특성을 가질 수 있으므로 바람직하다. 하지만, y 1이 x 1의 3배 이상이면, 산화물 반도체막(328b)을 포함하는 트랜지스터의 전계 효과 이동도가 저하된다. 따라서, y 1은 x 1의 3배 미만인 것이 바람직하다.
산화물 반도체막(328b)이 In-M-Zn 산화물이고, 산화물 반도체막(328b)을 퇴적하는 데 금속 원소의 원자수비 In:M:Zn=x 1:y 1:z 1의 타깃을 사용하는 경우, x 1/y 1은 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이고, z 1/y 1은 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이다. 또한 z 1/y 1이 1 이상 6 이하일 때, 산화물 반도체막(328b)으로서 후술하는 CAAC-OS가 형성되기 쉽다. 타깃의 금속 원소의 원자수비의 대표적인 예에는 In:M:Zn=4:2:4.1, In:M:Zn=1:1:1.2, 및 In:M:Zn=3:1:2가 포함된다.
산화물 반도체막들(328a 및 328c) 각각이 In-M-Zn 산화물이고, 산화물 반도체막들(328a 및 328c)을 퇴적하는 데 금속 원소의 원자수비 In:M:Zn=x 2:y 2:z 2의 타깃을 사용하는 경우, x 2/y 2는 바람직하게는 x 1/y 1 미만이고 z 2/y 2는 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이다. 인듐보다 M의 원자수비가 높으면, 산화물 반도체막(328a 및 328c)의 에너지 갭을 크게 할 수 있고 그 전자 친화력을 작게 할 수 있으므로, y 2/x 2는 3 이상 또는 4 이상인 것이 바람직하다. 타깃의 금속 원소의 원자수비의 대표적인 예에는 In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:5, In:M:Zn=1:3:6, In:M:Zn=1:4:2, In:M:Zn=1:4:4, In:M:Zn=1:4:5, 및 In:M:Zn=1:5:5가 포함된다.
또한, 산화물 반도체막들(328a 및 328c) 각각이 In-M 산화물인 경우, 2가의 금속 원소(예를 들어, 아연)가 M으로서 포함되어 있지 않으면, 스피넬 결정 구조를 포함하지 않는 산화물 반도체막(328a 및 328c)을 형성할 수 있다. 산화물 반도체막(328a 및 328c) 각각으로서 예를 들어, In-Ga 산화물막을 사용할 수 있다. 예를 들어, In-Ga 산화물은 In-Ga 금속 산화물 타깃(In:Ga=7:93)을 사용하여 스퍼터링법으로 형성할 수 있다. DC 방전을 사용한 스퍼터링법으로 산화물 반도체막(328a 및 328c)을 퇴적하기 위해서는, In:M의 원자수비를 x:y로 가정할 때 y/(x+y)가 0.96 이하, 더 바람직하게는 0.95 이하, 예를 들어 0.93인 것이 바람직하다.
산화물 반도체막들(328a, 328b, 및 328c) 각각에서, 상술한 원자수비에서의 원자의 비율은 오차로서 ±40%의 범위 내에서 변동된다.
도 6의 (A) 및 (B)에서 트랜지스터(Tr2)의 산화물 반도체막(328)은 2층의 적층 구조 및 3층의 적층 구조를 갖고, 트랜지스터(Tr2)의 산화물 반도체막(128)도 같은 구조를 가져도 좋다.
상술한 바와 같이, 본 발명의 반도체 장치에서, 제 2 게이트 전극의 존재 또는 산화물 반도체막의 적층 구조를 변경하여도 좋다. 본 실시형태의 트랜지스터의 구조들은 서로 자유로이 조합할 수 있다.
<3-8. 반도체 장치의 제조 방법>
다음으로, 본 발명의 일 형태의 반도체 장치(300)의 제조 방법에 대하여 도 36의 (A) 및 (B) 내지 도 45의 (A) 및 (B)를 참조하여 기재한다.
또한 도 36의 (A), 도 37의 (A), 도 38의 (A), 도 39의 (A), 도 40의 (A), 도 41의 (A), 도 42의 (A), 도 43의 (A), 도 44의 (A), 및 도 45의 (A)는 반도체 장치(100)의 제조 방법을 도시한 상면도이고, 도 36의 (B), 도 37의 (B), 도 38의 (B), 도 39의 (B), 도 40의 (B), 도 41의 (B), 도 42의 (B), 도 43의 (B), 도 44의 (B), 및 도 45의 (B)는 반도체 장치(300)의 제조 방법을 도시한 단면도이다.
먼저, 절연막(306)을 기판(102) 위에 형성하고, 절연막(306) 위에 산화물 반도체막을 형성한다. 그리고, 산화물 반도체막을 섬 형상으로 가공함으로써 산화물 반도체막(308)을 형성한다(도 36의 (A) 및 (B) 참조).
본 실시형태에서는 기판(302)으로서 유리 기판을 사용할 수 있다.
절연막(306)은 스퍼터링법, CVD법, 증착법, 펄스 레이저 퇴적(PLD)법, 인쇄법, 또는 도포법 등으로 적절히 형성할 수 있다. 본 실시형태에서 절연막(306)으로서 PECVD 장치를 사용하여 두께 400nm의 질화 실리콘막 및 두께 50nm의 산화질화 실리콘막을 형성한다.
절연막(306)을 형성한 후, 절연막(306)에 산소를 첨가하여도 좋다. 절연막(306)에 첨가하는 산소로서는, 산소 라디칼, 산소 원자, 산소 원자 이온, 또는 산소 분자 이온 등이 사용되어도 좋다. 이온 도핑법, 이온 주입법, 또는 플라스마 처리법 등으로 산소를 첨가할 수 있다. 또는, 절연막(306) 위에 산소의 이탈을 억제하는 막을 형성하여도 좋고, 그 후 상기 막을 통하여 절연막(306)에 산소를 첨가하여도 좋다.
산소 방출을 억제하는 상술한 막은, 인듐, 아연, 갈륨, 주석, 알루미늄, 크로뮴, 탄탈럼, 타이타늄, 몰리브데넘, 니켈, 철, 코발트, 및 텅스텐 중에서 선택된 금속 원소, 상기 금속 원소를 성분으로서 포함하는 합금, 상기 금속 원소 중 임의의 것을 조합하여 포함하는 합금, 상기 금속 원소를 포함하는 금속 질화물, 상기 금속 원소를 포함하는 금속 산화물, 또는 상기 금속 원소를 포함하는 금속 질화산화물 등의 도전성 재료를 사용하여 형성할 수 있다.
마이크로파에 의하여 산소를 여기시켜 고밀도 산소 플라스마를 발생시키는 플라스마 처리에 의하여 산소를 첨가하는 경우, 절연막(306)에 첨가되는 산소량을 증가시킬 수 있다.
산화물 반도체막(308)은 스퍼터링법, 도포법, 펄스 레이저 퇴적법, 레이저 어블레이션법, 또는 열 CVD법 등에 의하여 형성할 수 있다. 또한 산화물 반도체막은 다음 순서로 산화물 반도체막(308)으로 가공할 수 있다: 산화물 반도체막 위에 리소그래피 공정에 의하여 마스크를 형성하고, 그 후 상기 마스크를 사용하여 산화물 반도체막을 부분적으로 에칭한다. 또는, 분리된 산화물 반도체막(308)은 절연막(306) 위에 인쇄법에 의하여 직접 형성하여도 좋다.
스퍼터링법으로 산화물 반도체막을 형성할 때 플라스마를 발생시키기 위한 전원 장치로서, RF 전원 장치, AC 전원 장치, 또는 DC 전원 장치 등을 적절히 사용할 수 있다. 산화물 반도체막을 형성하기 위한 스퍼터링 가스로서, 희가스(대표적으로는 아르곤), 산소, 또는 희가스 및 산소의 혼합 가스를 적절히 사용한다. 희가스와 산소의 혼합 가스에서, 희가스에 대한 산소의 가스 비율이 높은 것이 바람직하다.
스퍼터링법에 의하여 형성되는 산화물 반도체막의 결정성을 높이기 위하여, 예를 들어 150℃ 이상 750℃ 이하, 150℃ 이상 450℃ 이하, 200℃ 이상 350℃ 이하의 기판 온도에서 산화물 반도체막을 퇴적시키는 것이 바람직하다.
본 실시형태에서, 산화물 반도체막(308)으로서 스퍼터링 장치를 사용하고, 스퍼터링 타깃으로서 In-Ga-Zn 금속 산화물(In:Ga:Zn=4:2:4.1[원자수비])을 사용하여 막 두께 40nm의 산화물 반도체막을 퇴적한다.
산화물 반도체막(308)을 형성한 후, 가열 처리에 의하여, 산화물 반도체막(308)을 탈수소화 또는 탈수화하여도 좋다. 가열 처리의 온도는 대표적으로는 150℃ 이상 기판의 변형점 미만, 또는 250℃ 이상 450℃ 이하, 또는 300℃ 이상 450℃ 이하이다.
가열 처리는 헬륨, 네온, 아르곤, 제논, 크립톤 등의 희가스, 또는 질소를 포함하는 불활성 가스 분위기에서 수행할 수 있다. 또는, 먼저 불활성 가스 분위기에서 가열 처리를 수행한 후, 산소 분위기에서 가열 처리하여도 좋다. 상기 불활성 분위기 및 상기 산소 분위기에 수소 및 물 등이 포함되지 않는 것이 바람직하다. 처리 시간은 3분 이상 24시간 이하로 하면 좋다.
상기 가열 처리에는 전기로, 또는 RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 가열 시간이 짧으면 기판의 변형점 이상의 온도에서 가열 처리를 수행할 수 있다. 따라서, 가열 처리 시간을 짧게 할 수 있다.
가열하면서 산화물 반도체막을 퇴적시키거나, 또는 산화물 반도체막 형성 후에 가열 처리를 수행함으로써, 이차 이온 질량 분석에 의하여 측정되는 산화물 반도체막의 수소 농도를 5×1019atoms/cm3 이하, 1×1019atoms/cm3 이하, 5×1018atoms/cm3 이하, 1×1018atoms/cm3 이하, 5×1017atoms/cm3 이하, 또는 1×1016atoms/cm3 이하로 할 수 있다.
다음으로, 절연막 및 도전막을 절연막(306) 및 산화물 반도체막(308) 위에 형성하고 섬 형상으로 가공함으로써, 절연막(310) 및 도전막(320)을 형성한다(도 37의 (A) 및 (B) 참조).
절연막(310)으로서는 PECVD법에 의하여 산화 실리콘막 또는 산화질화 실리콘막을 형성할 수 있다. 이 경우, 원료 가스로서 실리콘을 포함한 퇴적성 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 가스의 대표적인 예에는 실레인, 다이실레인, 트라이실레인, 및 플루오린화 실레인이 포함된다. 산화성 가스의 예로서는 산소, 오존, 일산화이질소, 및 이산화질소를 들 수 있다.
절연막(310)으로서, 산화성 가스의 유량을 퇴적 가스의 유량의 20배보다 크고 100배 미만, 또는 40배 이상 80배 이하로 하고, 처리 체임버 내의 압력을 100Pa 미만 또는 50Pa 이하로 하는 조건에서, PECVD법에 의하여 결함이 적은 산화질화 실리콘막을 형성할 수 있다.
절연막(310)으로서, 치밀한 산화 실리콘막 또는 치밀한 산화질화 실리콘막을 다음의 조건하에서 형성할 수 있다: PECVD 장치의 진공 배기된 처리 체임버에 배치된 기판을 280℃ 이상 400℃ 이하의 온도에서 유지하고, 원료 가스가 도입된 처리 체임버 내의 압력을 20Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 250Pa 이하로 하고, 처리 체임버 내에 제공된 전극에 고주파 전력을 공급한다.
절연막(310)은 마이크로파를 사용하는 플라스마 CVD 법에 의하여 형성되어도 좋다. 마이크로파란 300MHz 내지 300GHz의 주파수 범위의 파를 말한다. 마이크로파에서, 전자 온도는 낮으며 전자 에너지는 낮다. 또한, 공급 전력에서, 전자의 가속에 사용되는 전력 비율이 적고, 따라서 보다 많은 분자의 해리 및 전리에 전력이 사용될 수 있다. 따라서, 밀도가 높은 플라스마(고밀도 플라스마)가 여기될 수 있다. 그러므로, 퇴적 표면 및 퇴적물은 플라스마에 의하여 덜 손상되고, 결함이 적은 절연막(310)이 형성될 수 있다.
또한, 절연막(310)은 유기 실레인 가스를 사용한 CVD법을 사용하여 형성할 수 있다. 유기 실레인 가스로서는, 규산 에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실레인(TMS: 화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸다이실라잔(HMDS), 트라이에톡시실레인(SiH(OC2H5)3), 트리스다이메틸아미노실레인(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다. 유기 실레인 가스를 사용한 CVD법을 사용함으로써, 피복성이 높은 절연막(310)을 형성할 수 있다.
본 실시형태에서 절연막(310)으로서 PECVD 장치를 사용하여 두께 150nm의 산화질화 실리콘막을 형성한다.
도전막(320)에 산화물 도전체(OC)를 사용하는 것이 바람직하다. 도전막(320)이 형성될 때, 도전막(320)으로부터 절연막(310)으로 산소가 이동된다.
도전막(320)은 스퍼터링법을 사용하여 산소 가스를 포함하는 분위기에서 형성하면 바람직하다. 산소 가스를 포함하는 분위기에서의 도전막(320)의 형성에 의하여 절연막(310)으로 산소가 적합하게 첨가된다.
또한, 도전막(320)으로서는 위에서 기재한 산화물 반도체막(308)과 비슷한 재료를 사용할 수 있다.
또한 도전막(320)으로서, In-Ga-Zn 금속 산화물(In:Ga:Zn=5:1:7[원자수비])을 스퍼터링 타깃으로서 사용하여 스퍼터링 장치로 막 두께 20nm의 도전막을 퇴적한다.
본 실시형태에서는 도전막(320) 및 절연막(310)은 드라이 에칭법에 의하여 가공한다.
도전막(320)과 절연막(310)으로 가공하면, 도전막(320)이 중첩되지 않는 영역의 산화물 반도체막(308)의 막 두께가 얇아지는 경우가 있다.
다음으로, 상기 절연막(306), 산화물 반도체막(308), 및 도전막(320) 위로부터 불순물 원소를 첨가한다.
불순물 원소는 이온 도핑법, 이온 주입법, 또는 플라스마 처리법 등에 의하여 첨가할 수 있다. 플라스마 처리법에서는, 불순물 원소를 포함하는 가스 분위기에서 발생된 플라스마를 사용하여 플라스마 처리를 수행함으로써 불순물 원소를 첨가할 수 있다. 드라이 에칭 장치, 애싱 장치, 플라스마 CVD 장치, 또는 고밀도 플라스마 CVD 장치 등은 플라스마를 발생하기 위하여 사용할 수 있다.
또한, 불순물 원소의 원료 가스로서 B2H6, PH3, CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, H2, 및 희가스 중 적어도 하나를 사용할 수 있다. 또는, 희가스로 희석된 B2H6, PH3, N2, NH3, AlH3, AlCl3, F2, HF, 및 H2 중 적어도 하나를 사용할 수 있다. 희가스로 희석된 B2H6, PH3, N2, NH3, AlH3, AlCl3, F2, HF, 및 H2 중 적어도 하나를 사용하여 산화물 반도체막(308) 및 불순물 원소를 도전막(320)에 첨가함으로써 희가스, 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 및 염소 중 적어도 하나를 산화물 반도체막(308) 및 도전막(320)에 첨가할 수 있다.
또는, 희가스를 사용하여 산화물 반도체막(308) 및 도전막(320)에 불순물 원소를 첨가한 후, B2H6, PH3, CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, 및 H2 중 적어도 하나를 원료 가스로서 사용하여 그곳에 불순물 원소를 첨가하여도 좋다.
또는, B2H6, PH3, CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, 및 H2 중 적어도 하나를 원료 가스로서 사용하여 산화물 반도체막(308) 및 도전막(320)에 불순물 원소를 첨가한 후, 희가스를 사용하여 그곳에 불순물 원소를 첨가하여도 좋다.
불순물 원소의 첨가는 가속 전압 및 도즈양(dose) 등의 주입 조건을 적절히 설정하여 제어하여도 좋다. 예를 들어, 이온 주입법에 의하여 아르곤을 첨가하는 경우, 가속 전압을 10kV 이상 100kV 이하, 도즈양은 1×1013ions/cm2 이상 1×1016ions/cm2 이하로 하면 좋고, 예를 들어, 1×1014ions/cm2로 하면 좋다. 이온 주입법에 의하여 인이온을 첨가하는 경우, 가속 전압을 30kV, 도즈양은 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하면 좋고, 예를 들어 1×1015ions/cm2로 하면 좋다.
본 실시형태에서, 불순물 원소로서 도핑 장치를 사용하여 산화물 반도체막(308) 및 도전막(320)에 아르곤을 첨가한다. 또한 본 발명의 일 형태는 본 실시형태에서 기재된, 아르곤을 불순물 원소로서 첨가하는 예에 한정되지 않고, 예를 들어 질소를 첨가하여도 좋고 또는 불순물 원소를 첨가하는 공정을 수행할 필요가 없다.
다음으로, 절연막(306), 산화물 반도체막(308), 및 도전막(320) 위에 절연막(314)을 형성한다. 또한, 산화물 반도체막(308)은 절연막(314)의 형성에 의하여 절연막(314)과 접하게 되고 소스 영역(308s) 및 드레인 영역(308d)으로서 기능한다. 절연막(314)과 접하지 않는 산화물 반도체막(308), 즉 절연막(310)과 접하는 산화물 반도체막(308)은 채널 영역(308i)으로서 기능한다. 따라서, 채널 영역(308i), 소스 영역(308s), 및 드레인 영역(308d)을 포함하는 산화물 반도체막(308)이 형성된다(도 38의 (A) 및 (B) 참조).
또한 절연막(314)은 절연막(314)에 사용할 수 있는 재료를 사용하여 형성할 수 있다. 본 실시형태에서는 절연막(314)으로서, PECVD 장치로 두께 100nm의 질화 실리콘막을 형성한다.
절연막(314)으로서 질화 실리콘막을 사용하면 절연막(314)에 접하는 도전막(320), 소스 영역(308s), 및 드레인 영역(308d)에 질화 실리콘막의 수소 및/또는 질소가 들어가 도전막(320), 소스 영역(308s), 및 드레인 영역(308d)의 캐리어 밀도를 높일 수 있다.
다음으로, 절연막(314) 위에 절연막(316)을 형성한다.
절연막(316)은 절연막(316)에 사용할 수 있는 재료를 사용하여 형성할 수 있다. 본 실시형태에서는, 절연막(316)으로서 PECVD 장치로 두께 300nm의 산화질화 실리콘막을 형성한다.
이어서, 절연막(316) 위의 원하는 위치에 리소그래피에 의하여 마스크를 형성한 후, 절연막(316) 및 절연막(314)을 부분적으로 에칭하여 소스 영역(308s)에 도달하는 개구(341a) 및 드레인 영역(308d)에 도달하는 개구(341b)를 형성한다(도 38의 (A) 및 (B) 참조).
절연막(316) 및 절연막(314)을 에칭하는 방법으로서는 웨트 에칭법 및/또는 드라이 에칭법을 적절히 사용할 수 있다. 본 실시형태에서는 드라이 에칭법에 의하여 절연막(316) 및 절연막(314)을 가공한다.
다음으로 개구(341a) 및 개구(341b)를 채우도록 절연막(319) 위에 도전막을 형성하고, 원하는 위치에 리소그래피 공정에 의하여 마스크를 형성한다. 그리고, 도전막의 일부를 에칭하여 도전막(312a) 및 도전막(312b)을 형성한다(도 38의 (A) 및 (B) 참조).
도전막(312a) 및 도전막(312b)은 도전막(312a) 및 도전막(312b)에 사용할 수 있는 재료를 사용하여 형성할 수 있다. 본 실시형태에서, 도전막(312a) 및 도전막(312b)으로서 스퍼터링 장치로 두께 50nm의 타이타늄막, 두께 400nm의 알루미늄막, 두께 100nm의 타이타늄막을 포함하는 적층을 형성한다.
도전막(312)의 가공 방법으로서는 웨트 에칭법 및/또는 드라이 에칭법을 적절히 사용할 수 있다. 본 실시형태에서는 드라이 에칭법에 의하여 도전막(312)을 도전막(312a) 및 도전막(312b)으로 가공한다.
상기 공정을 거쳐 트랜지스터(Tr1)를 제작할 수 있다.
또한 트랜지스터(Tr1)에 포함되는 막 또는 층(예를 들어, 절연막, 산화물 반도체막, 또는 도전막)은 스퍼터링법, 화학 기상 퇴적(CVD)법, 진공 증착법, 펄스 레이저 퇴적(PLD)법, 또는 원자층 성막(ALD)법에 의하여 형성할 수 있다. 또는, 도포법 또는 인쇄법을 사용할 수 있다. 스퍼터링법 및 플라스마 화학 기상 퇴적(PECVD)법이 대표적이지만, 열 CVD법이어도 좋다. 열 CVD법의 예로서, 유기 금속 화학 기상 퇴적(MOCVD)법을 들 수 있다.
열 CVD법에 의한 퇴적 다음 순서로 수행해진다: 대기압 또는 감압으로 설정된 체임버에 원료 가스 및 산화제를 동시에 공급하고, 기판 근방 또는 기판 위에서 원료 가스 및 산화제가 서로 반응한다. 위에서 볼 수 있듯이, 열 CVD법에 의한 퇴적 동안은 플라스마를 발생시키지 않아 플라스마 대미지로 인한 결함이 형성되는 일이 없다는 이점을 갖는다.
ALD법에 의한 퇴적은 다음의 순서로 수행해진다: 대기압 또는 감압으로 설정된 체임버에 반응을 위한 원료 가스를 도입하여 반응시킨 후, 이 순서를 반복한다. 원료 가스와 함께 불활성 가스(아르곤 또는 질소 등)를 캐리어 가스로서 도입하여도 좋다. 예를 들어, 2개 이상의 원료 가스를 순차적으로 체임버에 공급하여도 좋다. 이 경우, 원료 가스가 혼합되는 것을 방지하기 위하여, 제 1 원료 가스의 반응과 제 2 원료 가스의 도입 사이에 불활성 가스를 도입한다. 또는, 불활성 가스를 도입하는 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 반응이 일어나 제 1 층이 형성되고, 그 후에 제 2 원료 가스를 도입하고 흡착 및 반응이 일어나 제 1 층 위에 제 2 층이 형성됨으로써 박막이 형성된다. 가스 도입의 순서를 제어하고 원하는 두께가 얻어질 때까지 복수회 반복함으로써, 우수한 피복성을 갖는 박막을 형성할 수 있다. 박막의 두께는 가스 도입을 반복하는 횟수에 의하여 정밀하게 조절할 수 있기 때문에, 미세한 FET의 제작에는 ALD법이 적합하다.
도전막, 절연막, 산화물 반도체막, 및 금속 산화막 등의 막은 MOCVD법 등의 열 CVD법에 의하여 형성할 수 있다. 예를 들어, 예를 들어 In-Ga-Zn-O막을 퇴적시키는 경우에는, 트라이메틸인듐(In(CH3)3), 트라이메틸갈륨(Ga(CH3)3), 및 다이메틸아연(Zn(CH3)2)을 사용한다. 상술한 조합에 한정되지 않으며, 트라이메틸갈륨 대신에 트라이에틸갈륨(Ga(C2H5)3)을 사용할 수 있고, 다이메틸아연 대신에 다이에틸아연(Zn(C2H5)2)을 사용할 수 있다.
예를 들어, ALD법을 채용한 퇴적 장치로 산화 하프늄막을 형성하는 경우에는, 2종류의 가스, 즉, 용매와 하프늄 전구체를 포함하는 액체(하프늄알콕사이드 또는 테트라키스(다이메틸아마이드)하프늄(TDMAH, Hf[N(CH3)2]4) 또는 테트라키스(에틸메틸아마이드)하프늄 등의 하프늄아마이드)를 기화시켜 얻은 원료 가스와, 산화제로서 오존(O3)을 사용한다.
예를 들어, ALD법을 채용한 퇴적 장치로 산화 알루미늄막을 형성하는 경우에는, 2종류의 가스, 즉, 용매와 알루미늄 전구체가 포함되는 액체(예를 들어 트라이메틸알루미늄(TMA, Al(CH3)3))를 기화시킨 원료 가스와, 산화제로서 H2O를 사용한다. 다른 재료의 예에는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)가 포함된다.
예를 들어, ALD를 채용한 퇴적 장치로 산화 실리콘막을 형성하는 경우에는, 퇴적되는 막의 표면에 헥사클로로다이실레인을 흡착시키고 산화성 가스(O2 또는 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD법을 채용한 퇴적 장치로 텅스텐막을 형성하는 경우에는, WF6 가스 및 B2H6 가스를 순차적으로 도입하여 초기 텅스텐막을 형성한 후에, WF6 가스와 H2 가스를 사용하여 텅스텐막을 형성한다. 또한 B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, ALD법을 채용한 퇴적 장치로 In-Ga-Zn-O막 등의 산화물 반도체막을 형성하는 경우에는, In(CH3)3 가스 및 O3 가스를 사용하여 In-O층을 형성하고, Ga(CH3)3 가스 및 O3 가스를 사용하여 GaO층을 형성하고, Zn(CH3)2 가스 및 O3 가스를 사용하여 ZnO층을 형성한다. 또한 이들 층의 순서는 이 예에 한정되지 않는다. 이들 가스를 사용하여 In-Ga-O층 또는 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. O3 가스 대신에 Ar 등의 불활성 가스로 물을 버블링하여 얻어진 H2O 가스를 사용하여도 되지만, H를 포함하지 않는 O3 가스를 사용하는 것이 더 바람직하다.
다음으로, 절연막(316)과 도전막(312a) 및 도전막(312b) 위에 절연막(318)을 형성한다.
절연막(318)은 스퍼터링법, CVD법, 증착법, 펄스 레이저 퇴적(PLD)법, 인쇄법, 또는 도포법 등을 적절히 사용하여 형성할 수 있다. 본 실시형태에서 절연막(318)으로서 PECVD 장치를 사용하여 두께 400nm의 질화 실리콘막 및 두께 50nm의 산화질화 실리콘막을 형성한다.
또한, 절연막(318)을 형성한 후, 절연막(318)에 산소를 첨가하여도 좋다. 절연막(318)에 첨가하는 산소로서는 산소 라디칼, 산소 원자, 산소 원자 이온, 및 산소 분자 이온 등이 있다. 산소는 이온 도핑법, 이온 주입법, 또는 플라스마 처리법 등으로 첨가할 수 있다. 또는, 절연막 위에 산소의 이탈을 억제하는 막을 형성한 후, 상기 막을 통하여 절연막(318)에 산소를 첨가하여도 좋다.
산소 방출을 억제하는 상술한 막은, 인듐, 아연, 갈륨, 주석, 알루미늄, 크로뮴, 탄탈럼, 타이타늄, 몰리브데넘, 니켈, 철, 코발트, 및 텅스텐 중에서 선택된 금속 원소, 상기 금속 원소를 성분으로서 포함하는 합금, 상기 금속 원소 중 임의의 것을 조합하여 포함하는 합금, 상기 금속 원소를 포함하는 금속 질화물, 상기 금속 원소를 포함하는 금속 산화물, 또는 상기 금속 원소를 포함하는 금속 질화산화물 등의 도전성 재료를 사용하여 형성할 수 있다.
플라스마 처리에 의하여 산소를 첨가하는 경우, 마이크로파로 산소를 여기시켜 고밀도 산소 플라스마를 발생시킴으로써 절연막(318)으로의 산소 첨가량을 증가시킬 수 있다.
또한 절연막(318)은 질화 실리콘막의 적층 구조를 가질 수 있다. 구체적으로, 질화 실리콘막은 제 1 질화 실리콘막, 제 2 질화 실리콘막, 제 3 질화 실리콘막의 3층 적층 구조를 가질 수 있다. 상기 3층 적층 구조의 예는 이하와 같다.
예를 들어 제 1 질화 실리콘막은 원료 가스로서 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아 가스가 PE-CVD 장치의 체임버에 공급되고, 체임버 내의 압력이 100Pa로 제어되고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건하에서, 두께 50nm를 갖도록 형성할 수 있다.
제 2 질화 실리콘막은 원료 가스로서 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 2000sccm의 암모니아 가스가 PECVD 장치의 체임버에 공급되고, 체임버 내의 압력이 100Pa로 제어되고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건하에서, 두께 300nm를 갖도록 형성할 수 있다.
제 3 질화 실리콘막은 원료 가스로서 유량 200sccm의 실레인, 및 유량 5000sccm의 질소가 PECVD 장치의 체임버에 공급되고, 체임버 내의 압력이 100Pa로 제어되고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건하에서, 두께 50nm를 갖도록 형성할 수 있다.
또한 상기 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막 은 기판 온도 350℃ 이하에서 형성할 수 있다.
절연막(318)이 질화 실리콘막의 3층 구조를 가질 때, 예를 들어 도전막(112a) 및 도전막(112b)으로서 Cu를 포함하는 도전막을 사용하는 경우에, 다음 효과가 얻어진다.
제 1 질화 실리콘막은 도전막(112a) 및 도전막(112b)으로부터의 구리(Cu) 원소의 확산을 억제할 수 있다. 제 2 질화 실리콘막은 수소를 방출하는 기능을 갖고, 게이트 절연막으로서 기능하는 절연막의 내압을 향상시킬 수 있다. 제 3 질화 실리콘막은 수소 방출이 적고, 제 2 질화 실리콘막으로부터 방출되는 수소의 확산을 억제할 수 있다.
다음으로, 절연막(318) 위에 산화물 반도체막(328)을 형성한다(도 39의 (A) 및 (B) 참조).
본 실시형태에서는, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하여, 스퍼터링법으로 산화물 반도체막을 형성한다. 산화물 반도체막을 형성할 때의 기판 온도는 170℃이다. 상기 산화물 반도체막의 형성을 위한 퇴적 가스로서 유량 60sccm의 산소 가스 및 유량 140sccm의 아르곤 가스를 사용한다. 그리고, 상기 산화물 반도체막을 원하는 형상으로 가공함으로써, 섬 형상의 산화물 반도체막(328)을 형성한다. 또한 웨트 에칭 장치를 사용하여 산화물 반도체막을 형성한다.
다음으로, 절연막(318) 및 산화물 반도체막(328) 위에 도전막을 형성하고 원하는 형상으로 가공함으로써 도전막(112a), 도전막(112b)을 형성한다. 그리고, 절연막(318), 산화물 반도체막(328), 및 도전막(112a), 도전막(112b) 위에 절연막(324) 및 절연막(326)을 형성한다(도 40의 (A) 및 (B) 참조).
본 실시형태에서는, 도전막(112a) 및 도전막(112b) 각각으로서, 두께 100nm의 알루미늄막 및 두께 50nm의 타이타늄막을 순서대로 적층한 적층막을 스퍼터링법으로 형성한다.
도전막(112a) 및 도전막(112b)을 형성한 후에, 산화물 반도체막(328)의 표면(백 채널 측)을 세정하여도 좋다. 상기 세정은 예를 들어, 인산 수용액 등의 부식액을 사용하여 수행되어도 좋다. 상기 세정은 산화물 반도체막(328)의 표면에 부착된 불순물(예를 들어, 도전막(112a), 도전막(112b)에 포함되는 원소)을 제거할 수 있다. 또한 상기 세정을 반드시 수행할 필요는 없으므로 세정을 수행하지 않아도 된다.
도전막(112a) 및 도전막(112b)을 형성하는 공정 및/또는 세정 공정에서, 산화물 반도체막(328) 중 도전막(112a), 도전막(112b)으로 덮이지 않는 영역이 얇아지는 경우가 있다.
본 실시형태에서는 절연막(324) 및 절연막(326)으로서 두께 20nm의 산화질화 실리콘막 및 두께 200nm의 산화질화 실리콘막이 PECVD법을 사용하여 각각 형성된다.
또한, 절연막(324)을 형성한 후, 대기에 노출시키지 않고 절연막(326)을 연속적으로 형성하는 것이 바람직하다. 절연막(324)을 형성한 후, 원료 가스의 유량, 압력, 고주파 전력, 및 기판 온도 중 적어도 하나를 조절하면서 대기에 노출시키지 않고 연속적으로 절연막(326)을 형성함으로써 절연막(324) 및 절연막(326) 사이의 계면에서 대기 성분에서 유래하는 불순물 농도를 저감할 수 있고, 절연막들(324 및 326)의 산소는 산화물 반도체막(328)으로 이동할 수 있으므로, 산화물 반도체막(328)의 산소 빈자리의 양을 저감할 수 있다.
본 실시형태에서는, 절연막(324)으로서 기판(102)을 온도 220℃로 유지하고, 유량 50sccm의 실레인 및 유량 2000sccm의 일산화이질소를 원료 가스로서 사용하고, 처리 체임버 내의 압력을 20Pa로 하고, 평행 평판 전극에 13.56MHz로 100W(전력 밀도로서는 1.6×10-2W/cm2)의 고주파 전력을 공급하는 조건하에서 PECVD법으로 산화질화 실리콘막을 형성한다.
절연막(326)으로서는, 다음 조건하에서 산화 실리콘막 또는 산화질화 실리콘막을 형성한다: 진공 배기된 PECVD 장치의 처리 체임버 내에 배치된 기판을 180℃ 이상 350℃ 이하의 온도로 유지하고, 처리 체임버에 원료 가스를 도입하고 처리 체임버의 압력을 100Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리 체임버 내에 제공된 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급한다.
절연막(326)의 퇴적 조건으로서, 상술한 전력 밀도를 갖는 고주파 전력을 상술한 압력을 갖는 반응 체임버에 공급하여 플라스마에서의 원료 가스의 분해 효율을 높이고, 산소 라디칼이 증가되고, 원료 가스의 산화를 촉진시킴으로써, 절연막(326)의 산소 함유량이 화학량론적 조성보다 높아진다. 상술한 온도 범위 내의 기판 온도에서 형성된 막에서는 실리콘과 산소의 결합이 약하기 때문에, 이 막의 산소의 일부가 나중의 단계에서 가열 처리에 의하여 방출된다. 그러므로, 화학량론적 조성보다 많은 산소를 포함하고 산소의 일부가 열에 의하여 방출되는 산화물 절연막을 형성하는 것이 가능하다.
또한 절연막(326)을 형성하는 단계에서 절연막(324)은, 산화물 반도체막(328)을 위한 보호막으로서 기능한다. 그러므로 산화물 반도체막(328)에 대한 대미지를 저감하면서 전력 밀도가 높은 고주파 전력을 사용하여 절연막(326)을 형성할 수 있다.
또한 절연막(326)의 퇴적 조건에서, 산화성 가스에 대한 실리콘을 포함하는 퇴적 가스의 유량을 높이면, 절연막(326)의 결함량을 저감할 수 있다. 전형적으로, 결함들의 양이 적은, 즉 ESR 측정에 의하여 실리콘의 댕글링 결합으로 인한 g=2.001에서 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 더 바람직하게는 1.5×1017spins/cm3 이하인, 산화물 절연막을 형성하는 것이 가능하다. 이 결과, 트랜지스터(Tr1)의 신뢰성을 향상시킬 수 있다.
절연막들(324 및 326)을 형성한 후에 가열 처리(이후, 제 1 가열 처리라고 함)를 수행하는 것이 바람직하다. 제 1 가열 처리에 의하여 절연막(324 및 326)에 포함되는 질소 산화물을 저감할 수 있다. 제 1 가열 처리에 의하여, 절연막(324 및 326)에 포함되는 산소의 일부를 산화물 반도체막(328)으로 이동할 수 있어, 산화물 반도체막(328)에 포함되는 산소 빈자리의 양을 저감할 수 있다.
제 1 가열 처리의 온도는 대표적으로는 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 150℃ 이상 350℃ 이하로 한다. 제 2 가열 처리는 질소, 산소, 초 건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기), 또는 희가스(예를 들어 아르곤, 헬륨)의 분위기하에서 수행되어도 좋다. 또한, 수소 및 물 등이 질소, 산소, 초건조 공기, 또는 희가스에 포함되지 않는 것이 바람직하다. 전기로(electric furnace), 또는 고속 열 어닐(RTA: rapid thermal anneal) 등이 가열 처리를 위하여 사용되어도 좋다.
다음으로, 절연막들(324 및 326)의 원하는 영역에, 도전막(322a)에 도달하는 개구(382)를 형성한다. 그리고, 절연막(326) 및 도전막(322a) 위에 도전막(330)을 형성한다(도 41의 (A) 및 (B) 참조).
개구(382)는 드라이 에칭 장치 또는 웨트 에칭 장치를 사용하여 형성할 수 있다. 인듐, 주석, 및 실리콘을 포함하는 산화물(ITSO라고도 함)의 타깃(In2O3:SnO2:SiO2=85:10:5[중량%])을 사용하여 두께 100nm의 ITSO막을 형성하고 섬 형상으로 가공함으로써, 도전막(330)이 얻어진다.
상술한 단계를 통하여, 트랜지스터(Tr2)를 제작할 수 있다.
다음으로, 절연막(326) 및 도전막(330) 위에, 절연막들(334 및 336)이 되는 절연막들의 적층막을 형성한다. 그리고, 적층막의 원하는 영역에, 도전막(330)에 도달하는 개구(384)를 형성한다(도 42의 (A) 및 (B) 참조).
절연막(334)으로서, PECVD법으로 두께 200nm의 산화질화 실리콘막을 형성한다. 절연막(336)으로서, 두께 1.5μm의 아크릴계 감광성 수지막을 형성한다.
개구(384)는 드라이 에칭 장치 또는 웨트 에칭 장치를 사용하여 형성한다.
다음으로, 절연막(336) 및 도전막(330) 위에 도전막을 형성하고 섬 형상으로 가공함으로써, 도전막(338)을 형성한다(도 43의 (A) 및 (B) 참조).
본 실시형태의 도전막(330)을 위하여, 두께 10nm의 ITSO막, 두께 200nm의 반사성 금속막(여기서는 은, 팔라듐, 및 구리를 포함하는 금속막을 사용함), 및 두께 10nm의 ITSO막의 적층막을 사용한다. 적층막은 웨트 에칭 장치에 의하여 도전막(330)으로 가공한다.
다음으로, 섬 형상의 절연막(340)을 절연막(336) 및 도전막(330) 위에 형성한다(도 44의 (A) 및 (B) 참조).
절연막(340)으로서, 두께 1.5μm의 폴리이미드계 감광성 수지막을 사용한다.
다음으로, 도전막(330) 위에 EL층(342)을 형성하고 나서, 절연막(340) 및 EL층(342) 위에 도전막(344)을 형성함으로써, 발광 소자(360)가 얻어진다(도 45의 (A) 및 (B) 참조).
또한 발광 소자(360)의 제작 방법에 대해서는 실시형태 5에서 기재한다.
상술한 제작 단계를 거쳐, 도 30의 (A) 및 (B)에 나타낸 반도체 장치(300)를 제작할 수 있다.
또한, 본 실시형태에서 기재한 구조 및 방법은 임의의 다른 실시형태에서 기재한 구조 및 방법과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서, 본 발명의 일 형태의 반도체 장치 및 상기 반도체 장치의 제작 방법에 대하여 도 46의 (A) 및 (B) 내지 도 53의 (A) 및 (B)를 참조하여 기재한다.
<4-1. 반도체 장치의 구조예 1>
도 46의 (A)는 본 발명의 일 형태의 반도체 장치(400)의 상면도이다. 도 46의 (B)는 도 46의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이다. 또한 트랜지스터(Tr1)의 채널 길이(L) 방향 및 트랜지스터(Tr2)의 채널 길이(L) 방향의 단면은 도 46의 (B)에 포함된다.
도 46의 (A) 및 (B)에 도시된 반도체 장치(400)는 트랜지스터(Tr1) 및 트랜지스터(Tr1)와 적어도 부분적으로 중첩되는 트랜지스터(Tr2)를 포함한다. 또한 트랜지스터(Tr1) 및 트랜지스터(Tr2)는 톱 게이트 트랜지스터이다.
트랜지스터(Tr1)가 트랜지스터(Tr2)와 적어도 부분적으로 중첩되기 때문에 트랜지스터 면적을 저감할 수 있다.
트랜지스터(Tr1)는 기판(302) 위의 절연막(306), 절연막(306) 위의 산화물 반도체막(308), 산화물 반도체막(308) 위의 절연막(310), 절연막(310) 위의 도전막(320), 및 절연막(306), 산화물 반도체막(308), 및 도전막(320) 위의 절연막(314)을 포함한다. 실시형태 3처럼, 산화물 반도체막(308)은 도전막(320)과 중첩되고 절연막(314)과 접하는 채널 영역(308i), 절연막(314)과 접하는 소스 영역(308s), 및 절연막(314)과 접하는 드레인 영역(308d)을 포함한다.
또한, 트랜지스터(Tr1)는 절연막(314) 위의 절연막(316), 절연막들(314 및 316)에 형성된 개구(341a)에서 산화물 반도체막(308)에 전기적으로 접속되는 도전막(312a), 절연막들(314 및 316)에 형성된 개구(341b)에서 산화물 반도체막(308)에 전기적으로 접속되는 도전막(312b), 및 절연막(316), 도전막(312a), 및 도전막(312b) 위의 절연막(318)을 포함한다.
또한, 트랜지스터(Tr2)는 도전막(312b), 도전막(312b) 위의 절연막(318), 절연막(318) 위의 산화물 반도체막(408), 산화물 반도체막(408) 위의 절연막(410b), 절연막(410b) 위의 도전막(412b), 및 산화물 반도체막(408) 및 도전막(412b) 위의 절연막(414)을 포함한다. 산화물 반도체막(308)과 같이, 산화물 반도체막(408)은 도전막(412b)과 중첩되고 절연막(410b)과 접하는 채널 영역(408i), 절연막(414)과 접하는 소스 영역(408s), 및 절연막(414)과 접하는 드레인 영역(408d)을 포함한다.
또한, 트랜지스터(Tr2)는 절연막(414) 위의 절연막(416), 절연막(416) 위에 제공되고 산화물 반도체막(408)에 전기적으로 접속되는 도전막(418a), 및 절연막(416) 위에 제공되고 산화물 반도체막(408)에 전기적으로 접속되는 도전막(418b)을 포함한다.
또한, 도 46의 (A) 및 (B)에 도시된 바와 같이, 산화물 반도체막(308) 및 산화물 반도체막(408)은 부분적으로 서로 중첩된다.
산화물 반도체막(308)은 실시형태 3에서 기재한 것과 비슷한 구조를 가질 수 있다. 산화물 반도체층(308)은 실시형태 3에서 기재한 산화물 반도체막(328)과 비슷한 구조를 가질 수 있다.
그러므로, 트랜지스터(Tr1) 및 트랜지스터(Tr2)의 전계 효과 이동도 중 한쪽 또는 양쪽은 10cm2/Vs를, 바람직하게는 30cm2/Vs를 초과할 수 있다.
예를 들어, 전계 효과 이동도가 높은 트랜지스터가, 게이트 신호를 생성하는 표시 장치의 게이트 드라이버에 사용되면, 표시 장치의 베젤을 좁게 할 수 있다. 전계 효과 이동도가 높은 트랜지스터가, 표시 장치에 포함되는 신호선으로부터 신호를 공급하는 소스 드라이버(특히, 소스 드라이버에 포함되는 시프트 레지스터의 출력 단자에 접속되는 디멀티플렉서)에 사용되면, 표시 장치에 접속되는 배선 수를 저감할 수 있다. 또한 전계 효과 이동도가 높은 트랜지스터가, 표시 장치에 포함되는 화소 회로의 선택 트랜지스터 및 구동 트랜지스터 중 한쪽 또는 양쪽으로서 사용되면, 표시 장치의 표시 품질을 증가시킬 수 있다.
도 46의 (A) 및 (B)에 나타낸 산화물 반도체 장치(400)는 표시 장치의 화소 회로에 적합하게 사용될 수 있다. 도 46의 (A) 및 (B)에서 나타낸 레이아웃에 의하여 표시 장치의 화소 밀도를 증가시킬 수 있다. 예를 들어, 표시 장치의 화소 밀도가 1000ppi(pixel per inch) 또는 2000ppi를 초과하는 경우에도, 도 46의 (A) 및 (B)에 나타낸 구조에 의하여 화소의 개구율을 증가시킬 수 있다. 또한, ppi는 인치당 화소수를 나타내는 단위이다.
또한, 도 46의 (A) 및 (B)에 나타낸 반도체 장치(400)를 표시 장치의 화소 회로에 사용할 때, 도 31에 나타낸 화소 회로와 비슷한 구조를 사용할 수 있다.
도 46의 (A) 및 (B)에 나타낸 반도체 장치(400)를 표시 장치의 화소에 사용하면, 트랜지스터의 채널 길이(L) 및 채널 폭(W), 그리고 트랜지스터에 접속된 배선 및 전극의 선폭 등을 비교적 크게 할 수 있다. 예를 들어, 트랜지스터(Tr1) 및 트랜지스터(Tr2)가 도 46의 (A) 및 (B)에 나타낸 바와 같이 적어도 부분적으로 서로 중첩되는 경우, 트랜지스터(Tr1) 및 트랜지스터(Tr2)가 같은 면에 제공되는 경우에 비하여 선폭 등을 크게 할 수 있으므로, 가공 치수의 편차를 저감할 수 있다.
또한, 도전막 및 절연막 중 한쪽 또는 양쪽은 트랜지스터(Tr1) 및 트랜지스터(Tr2)에 의하여 공유될 수 있어, 마스크 또는 단계 수를 저감할 수 있다.
예를 들어, 트랜지스터(Tr1)에서, 도전막(320)이 게이트 전극으로서 기능하고, 도전막(312a)이 소스 전극으로서 기능하고, 도전막(312b)이 드레인 전극으로서 기능한다. 또한, 트랜지스터(Tr1)에서, 절연막(310)은 게이트 절연막으로서 기능한다. 트랜지스터(Tr2)에서, 도전막(312b)은 제 1 게이트 전극으로서 기능하고, 도전막(418a)은 소스 전극으로서 기능하고, 도전막(418b)은 드레인 전극으로서 기능하고, 그리고 도전막(412b)은 제 2 게이트 전극으로서 기능한다. 또한, 트랜지스터(Tr2)에서, 절연막(318)은 제 1 게이트 절연막으로서 기능하고, 절연막(410b)은 제 2 게이트 절연막으로서 기능한다.
또한 본 명세서 등에서, 절연막(410b)은 제 4 절연막이라고 하여도 좋다.
절연막(416) 및 도전막들(418a 및 418b) 위에는 절연막(336)이 제공된다. 도전막(418b)에 도달하도록 절연막(336)에 개구(386)가 제공된다. 또한, 절연막(336) 위에 도전막(338)이 제공된다. 또한 도전막(338)은 개구(386)에서 도전막(418a)에 접속된다.
또한, 절연막(340), EL층(342), 및 도전막(344)은 도전막(338) 위에 제공된다. 발광 소자(360)는 도전막(338), EL층(342), 및 도전막(344)에 의하여 구성된다.
도면에서는 도시하지 않았지만, 도 46의 (A) 및 (B)에 나타낸 트랜지스터(Tr1) 및 트랜지스터(Tr2)의 각각은 실시형태 3에서 기재한 S-channel 구조를 가져도 좋다.
본 실시형태의 반도체 장치(400)에 포함되는 트랜지스터(Tr1) 및 트랜지스터(Tr2)는 실시형태 3의 반도체 장치(300)에 포함되는 트랜지스터(Tr1) 및 트랜지스터(Tr2)와 조합할 수 있다.
상술한 바와 같이, 본 발명의 일 형태의 반도체 장치에서는, 복수의 트랜지스터가 적층되어 트랜지스터 면적이 저감된다. 또한 절연막 및 도전막 중 한쪽 또는 양쪽을 복수의 트랜지스터가 공유하기 때문에, 마스크 또는 공정의 수를 저감할 수 있다.
<4-2. 반도체 장치의 구성 요소>
다음으로, 본 실시형태의 반도체 장치의 구성 요소를 자세히 기재한다.
[도전막]
도전막(412b, 418a, 및 418b)은 실시형태 3에서 기재한 도전막(도전막(312a), 도전막(312b), 도전막(322a), 도전막(322b), 도전막(330), 도전막(338), 및 도전막(344))의 재료를 사용하여 형성할 수 있다. 특히, 산화물 도전체(OC: oxide conductive)는 절연막(410b)에 산소를 첨가할 수 있기 때문에 도전막(412b)에 바람직하게 사용된다.
[절연막]
절연막(414, 416, 및 410b)은 실시형태 3에서 기재한 절연막(절연막(306), 절연막(314), 절연막(316), 절연막(318), 절연막(324), 절연막(326), 절연막(334), 절연막(336), 및 절연막(340))의 재료를 사용하여 형성할 수 있다.
절연막(318)은 산화물 반도체막(408)과 접하기 때문에, 절연막(318)으로서 산화물 절연막, 특히 산화 실리콘막 또는 산화질화 실리콘막이 바람직하게 사용된다. 절연막(410b) 각각으로서 산화물 절연막이 바람직하게 사용된다. 절연막(410b)은 화학량론적 조성보다 산소를 과잉으로 포함하는 영역(산소 과잉 영역)을 포함하는 것이 바람직하다. 절연막(210a 및 210b) 각각으로서 산화 실리콘막 또는 산화질화 실리콘막이 바람직하게 사용된다.
절연막(414)은 수소 및 질소 중 한쪽 또는 양쪽을 포함한다. 또는 절연막(414)은 질소 및 실리콘을 포함한다. 절연막(414)은 산소, 수소, 물, 알칼리 금속, 또는 알칼리 토금속 등을 차단하는 기능을 갖는다. 산화물 반도체막(408)이 절연막(414)과 접하기 때문에, 절연막(414)의 수소 및 질소 중 한쪽 또는 양쪽이 산화물 반도체막(408)으로 이동하므로, 산화물 반도체막(408)의 캐리어 밀도가 증가된다. 따라서, 산화물 반도체막(408) 중 절연막(414)과 접하는 영역이 소스 영역 또는 드레인 영역으로서 기능한다.
[산화물 반도체막]
산화물 반도체막(408)은 실시형태 3에서 기재한 산화물 반도체막(산화물 반도체막(308) 및 산화물 반도체막(328))의 재료를 사용하여 형성할 수 있다.
<4-3. 반도체 장치의 제작 방법>
다음으로, 본 발명의 일 형태의 반도체 장치(400)의 제작 방법에 대하여 도 47의 (A) 및 (B) 내지 도 53의 (A) 및 (B)를 참조하여 기재한다.
또한 도 47의 (A), 도 48의 (A), 도 49의 (A), 도 50의 (A), 도 51의 (A), 도 52의 (A), 및 도 53의 (A)는 반도체 장치(400)의 제작 방법을 도시한 상면도이고, 도 47의 (B), 도 48의 (B), 도 49의 (B), 도 50의 (B), 도 51의 (B), 도 52의 (B), 및 도 53의 (B)는 반도체 장치(400)의 제작 방법을 도시한 단면도이다.
실시형태 3에서 기재한 방법은 트랜지스터(Tr1)의 제작 방법을 참작할 수 있다. 따라서, 실시형태 3 그리고 도 36의 (A) 및 (B) 내지 도 38의 (A) 및 (B)는 기판(302) 위에, 절연막(306), 산화물 반도체막(308), 절연막(310), 도전막(320), 절연막(314), 도전막(312a), 도전막(312b), 및 절연막(318)을 형성하는 방법을 참작할 수 있다.
그리고, 절연막(316) 및 도전막들(312a 및 312b) 위에 절연막(318)을 형성한다. 절연막(318)은 실시형태 3에서 기재한 것과 비슷한 방법으로 형성할 수 있다.
그리고, 절연막(318) 위에 산화물 반도체막(408)을 형성한다(도 47의 (A) 및 (B) 참조).
본 실시형태에서는, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하여 스퍼터링법으로 산화물 반도체막을 형성한다. 산화물 반도체막을 형성할 때의 기판 온도는 170℃이다. 상기 산화물 반도체막의 형성을 위한 퇴적 가스로서 유량 60sccm의 산소 가스 및 유량 140sccm의 아르곤 가스를 사용한다. 그리고, 상기 산화물 반도체막을 원하는 형상으로 가공함으로써, 섬 형상의 산화물 반도체막(408)을 형성한다. 또한, 웨트 에칭 장치를 사용하여 산화물 반도체막을 형성한다.
다음으로, 절연막(318) 및 산화물 반도체막(408) 위에, 절연막 및 도전막을 포함하는 적층막을 형성한다. 그리고, 적층막을 원하는 형상으로 가공하여 섬 형상의 절연막들(410a 및 412b)을 형성한다(도 48의 (A) 및 (B) 참조).
다음으로, 절연막(318), 산화물 반도체막(408), 및 도전막(412b) 위에 절연막(414 및 416)을 형성한다. 또한 산화물 반도체막(408)은 절연막(414)의 형성에 의하여 절연막(414)과 접하고, 소스 영역(408s) 및 드레인 영역(408d)으로서 기능한다. 절연막(414)과 접하지 않는 산화물 반도체막(408), 예를 들어, 절연막(410b)과 접하는 산화물 반도체막(408)은 채널 영역(408i)으로서 기능한다. 따라서, 채널 영역(408i), 소스 영역(408s), 및 드레인 영역(408d)을 포함하는 산화물 반도체막(408)이 형성된다(도 49의 (A) 및 (B) 참조).
본 실시형태에서, 두께 50nm의 산화질화 실리콘막을 절연막(412b)으로서 PECVD 장치로 형성한다. 두께 200nm의 산화물 반도체막을 도전막(412b)으로서 스퍼터링 장치로 형성한다. 또한 산화물 반도체막의 조성은 산화물 반도체막(408)과 같다. 절연막(414)으로서, 두께 100nm의 질화 실리콘막을 PECVD 장치로 형성한다. 절연막(416)으로서, 두께 200nm의 산화질화 실리콘막을 PECVD 장치로 형성한다.
절연막(414)으로서 질화 실리콘막을 사용하여, 질화 실리콘막 중의 수소 및 질소 중 한쪽 또는 양쪽이 절연막(414)과 접되는 도전막(412b), 소스 영역(408s), 및 드레인 영역(408d)으로 이동되어, 도전막(412b), 소스 영역(408s), 및 드레인 영역(408d) 각각의 캐리어 밀도를 증가할 수 있다. 결과적으로, 산화물 반도체막(408) 및 도전막(412b)의 일부는 산화물 도전체(OC)가 된다.
또한, 절연막(410b)은 도전막(412b)을 마스크로 사용하여 자기 정합적으로(self-aligned manner) 형성된다.
다음으로, 절연막(414 및 416)의 원하는 영역에, 산화물 반도체막(408)에 도달하는 개구(482a 및 482b)를 형성한다(도 49의 (A) 및 (B) 참조).
개구(482a 및 482b)는 드라이 에칭 장치 또는 웨트 에칭 장치를 사용하여 형성한다.
다음으로, 개구(482a 및 482b)를 채우도록 절연막(416) 및 산화물 반도체막(408) 위에 도전막을 형성하고 섬 형상으로 가공함으로써, 도전막(418a 및 418b)을 형성한다(도 49의 (A) 및 (B) 참조).
도전막(418a 및 418b)으로서 두께 100nm의 텅스텐막 및 두께 200nm의 구리막을 스퍼터링법으로 형성한다.
상기 공정을 거쳐, 트랜지스터(Tr2)를 제작할 수 있다.
다음으로, 절연막(416) 및 도전막(418a 및 418b) 위에 절연막(336)을 형성한다. 그리고, 절연막(336)의 원하는 영역을 가공하여, 도전막(418b)에 도달하는 개구(386)를 형성한다(도 50의 (A) 및 (B) 참조).
본 실시형태에서, 두께 1.5μm의 아크릴계 감광성 수지막을 절연막(336)으로서 형성한다.
다음으로, 절연막(336) 및 도전막(418a) 위에 도전막을 형성하고 섬 형상으로 가공됨으로써, 도전막(338)을 형성한다(도 51의 (A) 및 (B) 참조).
본 실시형태의 도전막(338)을 위하여, 두께 10nm의 ITSO막, 두께 200nm의 반사성 금속막(여기서는 은, 팔라듐, 및 구리 등을 사용함), 및 두께 10nm의 ITSO막의 적층막을 사용한다. 적층막은 웨트 에칭 장치를 사용하여 도전막(338)으로 가공한다.
다음으로, 절연막(336) 및 도전막(338) 위에 섬 형상의 절연막(340)을 형성한다(도 52의 (A) 및 (B) 참조).
절연막(340)으로서, 두께 1.5μm의 폴리이미드계 감광성 유기 수지막을 사용한다.
다음으로, EL층(342)을 도전막(330) 위에 형성하고 나서, 도전막(344)을 절연막(340) 및 EL층(342) 위에 형성함으로써, 발광 소자(360)가 얻어진다(도 53의 (A) 및 (B) 참조).
또한, 발광 소자(360)의 제작 방법을 실시형태 3에서 기재한다.
상술한 제작 단계를 거쳐, 도 46의 (A) 및 (B)에 나타낸 반도체 장치(400)를 제작할 수 있다.
또한, 본 실시형태에서 기재한 구조 및 방법은 다른 실시형태 중 어느 것에서 기재한 구조 및 방법과 적절히 조합하여 사용될 수 있다.
(실시형태 5)
본 실시형태에서, 본 발명의 일 형태의 반도체 장치에 사용할 수 있는 발광 소자에 대하여 도 54, 도 55의 (A) 내지 (D), 및 도 56을 참조하여 기재한다.
<5-1. 발광 소자의 구조예>
먼저, 본 발명의 일 형태의 반도체 장치에 사용할 수 있는 발광 소자의 구조에 대하여 도 54를 참조하여 기재한다. 도 54는 발광 소자(160)의 단면도이다.
또한 무기 화합물 및 유기 화합물 중 한쪽 또는 양쪽은 발광 소자(160)에 사용할 수 있다. 발광 소자(160)에 사용되는 유기 화합물로서, 저분자 화합물 또는 고분자 화합물을 사용할 수 있다. 고분자 화합물은 열적으로 안정적이고, 도포법 등으로 우수한 균일성의 박막을 쉽게 형성할 수 있기 때문에 바람직하다.
도 54에 나타낸 발광 소자(160)는 한 쌍의 전극(도전막(138) 및 도전막(144)) 및 한 쌍의 전극 사이의 EL층(142)을 포함한다. EL층(142)은 적어도 발광층(150)을 포함한다.
도 54에 도시된 EL층(142)은 발광층(150), 그리고 정공 주입층(151), 정공 수송층(152), 전자 수송층(153), 및 전자 주입층(154) 등의 기능층을 포함한다.
본 실시형태에서, 한 쌍의 전극의 도전막(138) 및 도전막(144)이 각각 양극 및 음극으로서 기능한다고 가정하는 기재가 주어졌지만, 발광 소자(160)의 구조는 이에 한정되지 않는다. 예를 들어, 도전막(138) 및 도전막(144)이 각각 음극 및 양극으로서 기능하고 전극들 사이의 층들이 반대의 순서로 적층되는 구조가 사용되어도 좋다. 바꿔 말하면, 층들은 음극 측으로부터 다음 순서로 적층되어도 좋다: 정공 주입층(151), 정공 수송층(152), 발광층(150), 전자 수송층(153), 및 전자 주입층(154).
EL층(142)의 구조는 도 54에 도시된 구조에 한정되지 않고, 발광층(150) 및 정공 주입층(151), 정공 수송층(152), 전자 수송층(153), 및 전자 주입층(154) 중 적어도 하나를 포함하기만 하면 다른 구조를 사용하여도 좋다. EL층(142)은 정공 또는 전자 주입 장벽을 낮게 할 수 있고, 정공 또는 전자 수송성을 향상시킬 수 있고, 정공 또는 전자 수송성을 억제할 수 있고, 또는 전극으로 인한 퀀칭 현상을 억제할 수 있는 기능층을 포함하여도 좋다. 또한, 기능층은 단일층 또는 적층일 수 있다.
발광층(150)에는 저분자 화합물 또는 고분자 화합물을 사용할 수 있다.
본 명세서 등에서, 고분자 화합물은 분자량 분포를 갖고 평균 분자량이 1×103 내지 1×108인 중합체를 말한다. 저분자 화합물은 분자량 분포를 갖지 않고 1×104 이하의 분자량을 갖는 화합물을 말한다.
고분자 화합물은 하나 또는 복수의 구성 단위가 중합되어 있는 화합물을 말한다. 바꿔 말하면, 구성 단위는 고분자 화합물에 포함되는 적어도 하나의 단위를 말한다.
고분자 화합물은 블록 공중합체, 랜덤 공중합체, 교호 공중합체, 또는 그래프트 공중합체 등이라고 하여도 좋다.
고분자 화합물의 말단기가 중합 활성기를 포함하는 경우, 발광 소자의 발광 특성 및 휘도 수명이 저하될 수 있다. 이와 같은 이유로, 고분자 화합물의 말단기는 안정적인 말단기인 것이 바람직하다. 안정적인 말단기로서, 주 사슬에 공유 결합하는 기가 바람직하다. 특히, 탄소-탄소 결합을 통하여 아릴기 또는 헤테로 고리기에 결합하는 기는 바람직하다.
저분자 화합물을 발광층(150)에 사용할 때, 호스트 재료로서 기능하는 저분자 화합물에 더하여 발광성 저분자 화합물이 게스트 재료로서 포함되는 것이 바람직하다. 발광층(150)에서, 호스트 재료의 중량비는 게스트 재료보다 크고, 게스트 재료는 호스트 재료에 분산된다.
발광성 유기 화합물은 게스트 재료로서 사용할 수 있다. 형광을 발할 수 있는 물질(이하, 형광성 화합물이라고도 함) 또는 인광을 발할 수 있는 물질(이하, 인광성 화합물이라고도 함)은 발광성 유기 화합물로서 사용할 수 있다.
본 발명의 일 형태의 발광 소자(160)에서, 한 쌍의 전극(도전막(138) 및 도전막(144)) 사이의 전압 인가에 의하여 음극 및 양극으로부터 각각 전자 및 정공이 EL층(142)으로 주입되어 전류가 흐른다. 주입된 전자 및 정공의 재결합에 의하여 여기자가 형성된다. 캐리어(전자 및 정공)의 재결합에 의하여 생성되는 단일항 여기자 대 삼중항 여기자의 비(이하, 여기자의 생성 확률)는 통계적으로 얻어진 확률에 따르면 약 1:3이다. 따라서, 형광성 화합물을 포함하는 발광 소자에서, 발광에 기여하는 단일항 여기자의 생성 확률은 25%이고, 발광에 기여하지 않는 삼중항 여기자의 생성 확률은 75%이다. 인광성 화합물이 포함되는 발광 소자에서 단일항 여기자 및 삼중항 여기자의 양쪽은 발광에 기여할 수 있다. 그러므로, 인광성 화합물을 포함하는 발광 소자는 형광성 화합물을 포함하는 발광 소자보다 높은 발광 효율을 가지므로, 바람직하다.
또한, "여기자"라는 용어는 한 쌍의 캐리어(전자 및 정공)를 말한다. 여기자는 에너지를 갖기 때문에 여기자가 생성된 재료는 여기 상태가 된다.
고분자 화합물을 발광층(150)에 사용할 때, 고분자 화합물은 그 구성 단위로서 정공을 수송하는 기능(정공 수송성)을 갖는 골격 및 전자를 수송하는 기능(전자 수송성)을 갖는 골격을 포함하는 것이 바람직하다. 또는, 고분자 화합물은 π전자 부족형 헤테로방향족 골격, 그리고 π전자 과잉형 헤테로방향족 골격 및 방향족 아민 골격 중 적어도 하나를 포함하면 바람직하다. 골격들은 서로 직접 또는 다른 골격을 통하여 결합한다.
고분자 화합물이 정공 수송성을 갖는 골격 및 전자 수송성을 갖는 골격을 포함하는 경우, 캐리어 밸런스를 쉽게 제어할 수 있다. 그러므로, 캐리어 재결합 영역도 쉽게 제어할 수 있다. 이를 고려하여, 정공 수송성을 갖는 골격 대 전자 수송성을 갖는 골격의 조성비는 1:9 내지 9:1(몰비)의 범위가 바람직하다. 전자 수송성을 갖는 골격이 정공 수송성을 갖는 골격보다 높은 비율로 포함되는 것이 더 바람직하다.
고분자 화합물이 정공 수송성을 갖는 골격 및 전자 수송성을 갖는 골격에 더하여 그 구성 단위로서 발광성 골격을 포함하여도 좋다. 고분자 화합물이 발광성 골격을 포함할 때, 고분자 화합물의 모든 구성 단위에 대한 발광성 골격의 조성비가 낮은 것이 바람직하고, 구체적으로 0.1mol% 이상 10mol% 이하이고, 더 바람직하게는 0.1mol% 이상 5mol% 이하이다.
또한 발광 소자(160)에 사용되는 고분자 화합물의 구성 단위들은 상이한 결합 방향, 결합 각도, 및 결합 길이 등을 가져도 좋다. 또한, 구성 단위들은 상이한 물질을 가져도 좋고, 그들 사이에 상이한 골격을 가져도 좋다. 또한, 구성 단위의 중합법이 달라도 좋다.
발광층(150)은 호스트 재료로서 기능하는 고분자 화합물에 더하여 게스트 재료로서 발광성 저분자 재료를 포함하여도 좋다. 이 경우, 발광성 저분자 화합물은 호스트 재료로서 기능하는 고분자 화합물로 게스트 재료로서 분산되고, 고분자 화합물의 중량비는 적어도 발광성 저분자 화합물보다 높다. 고분자 화합물에 대한 발광성 저분자 화합물의 중량비는 0.1wt% 이상 10wt% 이하가 바람직하고, 0.1wt% 이상 5wt% 이하가 더 바람직하다.
다음으로, 본 발명의 일 형태의 발광 소자의 구성 요소에 대하여 자세히 기재한다.
[발광층]
아래에는 발광층(150)에 사용할 수 있는 재료에 대하여 기재한다.
특별히 한정되지 않지만, 발광층(150)에 사용할 수 있는 고분자 화합물은 헤테로방향족 골격 및 방향족 탄화수소 골격 중 적어도 하나를 포함하는 것이 바람직하다. 이들 골격들이 서로 직접 결합, 또는 아릴렌기 또는 알킬렌기로 결합되는 것이 바람직하다. 또한 골격들이 서로 결합되는 기는 아릴렌기 및 알킬렌기에 한정되지 않는다.
높은 안정성 및 신뢰성을 갖기 때문에 고분자 화합물은 퓨란 골격, 싸이오펜 골격, 및 피롤 골격에서 선택되는 헤테로방향족 골격 중 하나 이상을 포함하는 것이 바람직하다. 피리딘 골격, 다이아진 골격(피라진 골격, 피리미딘 골격, 및 피리다진 골격), 및 트라이아진 골격이 바람직하고, 특히 다이아진 골격 및 트라이아진 골격은 그 높은 신뢰성 및 안정성 때문에 바람직하다. 예를 들어, 퓨란 골격, 벤조퓨란 골격, 다이벤조퓨란 골격, 벤조다이퓨란 골격, 싸이오펜 골격, 벤조싸이오펜 골격, 다이벤조싸이오펜 골격, 벤조다이싸이오펜 골격, 티에노싸이오펜 골격, 다이티에노싸이오펜 골격, 다이티에노퓨란 골격, 다이티에노셀레노펜 골격, 사이클로펜타다이싸이오펜 골격, 다이티에노실롤 골격, 티에노피롤 골격, 다이티에노피롤 골격, 티에노인돌 골격, 티에노피리딘 골격, 티에노피라진 골격, 싸이아졸 골격, 싸이아다이아졸 골격, 벤조싸이아졸 골격, 벤조다이싸이아졸 골격, 옥사졸 골격, 옥사다이아졸 골격, 벤즈옥사졸 골격, 벤조다이옥사졸 골격, 셀레노펜 골격, 벤조셀레노펜 골격, 다이벤조셀레노펜 골격, 벤조다이셀레노펜 골격, 셀레놀로셀레노펜 골격, 인다세노싸이오펜 골격, 인다세노다이싸이오펜 골격, 인다세노셀레노펜 골격, 인다세노다이셀레노펜 골격, 피롤 골격, 인돌 골격, 카바졸 골격, 인돌로카바졸 골격, 바이카바졸 골격, 피롤로피롤 골격, 아크리단 골격, 아크리돈 골격, 페녹사진 골격, 페노싸이아진 골격, 페나진 골격, 페나자실린 골격, 아제핀 골격, 및 줄롤리딘 골격 등을 사용할 수 있다. 예를 들어, 퀴놀린 골격, 나프티리딘 골격, 퀴녹살린 골격, 퀴나졸린 골격, 프탈라진 골격, 신놀린 골격, 프테리딘 골격, 아크리딘 골격, 페난트리딘 골격, 페난트롤린 골격, 벤조퀴놀린 골격, 벤조퀴녹살린 골격, 벤조퀴나졸린 골격, 다이벤조퀴놀린 골격, 다이벤조퀴녹살린 골격, 다이벤조퀴나졸린 골격, 이미다졸 골격, 피라졸 골격, 트라이아졸 골격, 벤즈이미다졸 골격, 이미다조피리딘 골격, 퓨린 골격, 트라이아졸로피리미딘 골격, 트라이아졸로피리딘 골격, 및 인다졸 골격 등을 사용할 수 있다.
방향족 탄화수소 골격은 헤테로방향족 골격 중 어느 것의 대신에 사용되어도 좋다. 방향족 탄화수소 골격의 예에는 바이페닐 골격, 나프탈렌 골격, 안트라센 골격, 크라이센 골격, 페난트렌 골격, 트라이페닐렌 골격, 플루오린 골격, 스파일로플루오렌 골격, 인다센 골격, 및 다이벤조실롤 골격이 포함된다.
방향족 아민 골격은 고분자 화합물에 포함할 수 있고, 2급 아민 골격 또는 3급 아민 골격이 바람직하다. 트라이아릴아민 골격은 특히 바람직하다. 트라이아릴아민 골격의 아릴기로서는 고리를 형성하는 치환 또는 비치환의 탄소수 6 내지 13의 아릴기가 바람직하고, 그들의 예에는 페닐기, 나프틸기, 및 플루오렌일기가 포함된다. 예를 들어, 트라이페닐아민 골격, 페닐렌다이아민 골격, 나프탈렌다이아민 골격, 및 벤지딘 골격 등을 들 수 있다.
케톤 골격, 또는 알콕시 골격 등은 고분자 화합물에 포함될 수 있다.
방향족 아민 골격, 헤테로방향족 골격, 방향족 탄화수소 골격이 아릴렌기 또는 알케닐기로 결합할 때, 아릴렌기 및 알케닐기의 예에는 페닐렌기, 바이페닐다이일기, 터페닐다이일기, 나프탈렌다이일기, 플루오렌다이일기, 안트라센다이일기, 9,10-다이하이드로안트라센다이일기, 페난트렌다이일기, 피렌다이일기, 페릴렌다이일기, 크리센다이일기, 알콕시페닐렌기, 아릴렌바이닐렌기(페닐렌바이닐렌기 등), 및 바이닐렌기가 포함된다. 에터 결합, 싸이오에터 결합, 및 에스터 결합 등이 사용되어도 좋다.
상술한 방향족 아민 골격, 헤테로방향족 골격, 방향족 탄화수소 골격, 아릴렌기, 및 알케닐렌기의 각각은 치환기를 포함하여도 좋다. 치환기로서는, 탄소수 1 내지 20의 알킬기, 알콕시기, 또는 알킬싸이오기, 탄소수 3 내지 20의 사이클로알킬기, 탄소수 6 내지 18의 치환 또는 비치환된 아릴기 또는 아릴옥시기, 또는 탄소수 4 내지 14의 헤테로 고리 화합물기도 선택할 수 있다. 탄소수 1 내지 20의 알킬기의 구체적인 예에는 메틸기, 에틸기, 프로필기, 아이소프로필기, 뷰틸기, 아이소뷰틸기, tert-뷰틸기, 펜틸기, 헥실기, 헵틸기, 옥틸기, 데실기, 라우릴기, 2-에틸헥실기, 및 3-메틸-뷰틸기 등을 포함할 수 있다. 또한, 탄소수 1 내지 20의 알콕시기의 구체적인 예에는 메톡시기, 에톡시기, 뷰톡시기, 펜틸옥시기, 헥실옥시기, 헵틸옥시기, 옥틸옥시기, 데실옥시기, 라우릴옥시기, 2-에틸헥실옥시기, 3-메틸뷰톡시기, 및 아이소프로필옥시기 등을 포함할 수 있다. 또한 탄소수 1 내지 20의 알킬싸이오기의 구체적인 예에는 메틸싸이오기, 에틸싸이오기, 뷰틸싸이오기, 펜틸싸이오기, 헥실싸이오기, 헵틸싸이오기, 옥틸싸이오기, 데실싸이오기, 라우릴싸이오기, 2-에틸-헥실싸이오기, 3-메틸-뷰틸싸이오기, 및 아이소프로필싸이오기 등을 포함할 수 있다. 탄소수 3 내지 20의 사이클로알킬기의 구체적인 예에는 사이클로프로필기, 사이클로뷰틸기, 사이클로펜틸기, 사이클로헥실기, 노보닐기, 노르아다만틸기, 아다만틸기, 호모아다만틸기, 및 트라이사이클로데카닐기 등을 포함할 수 있다. 탄소수 6 내지 18의 아릴기의 구체적인 예에는 치환 또는 비치환된 페닐기, 나프틸기, 바이페닐기, 플루오렌일기, 안트라센일기, 및 피레닐기 등을 포함할 수 있다. 또한 탄소수 6 내지 18의 아릴옥시기의 구체적인 예에는 치환 또는 비치환된 알콕시페녹시기, 알킬페녹시기, 나프틸옥시기, 안트라센일옥시기, 및 피레닐옥시기 등을 포함할 수 있다. 또한, 탄소수 4 내지 14의 헤테로 고리 화합물의 구체적인 예에는 치환 또는 비치환된 싸이엔일기, 피롤릴기, 푸릴기, 피리딜기 등을 포함할 수 있다. 상술한 치환기는 서로 결합하여 고리를 형성하여도 좋다. 예를 들어, 플루오렌 골격에서의 9위치의 탄소가 치환기로서 2개의 페닐기를 갖는 경우, 상기 페닐기들이 결합하여 스파이로플루오렌 골격을 형성한다. 또한 비치환된 기는 용이한 합성이나 염가의 원료에서 유리하다.
고분자 화합물의 예에는, 폴리[2-메톡시-5-(2-에틸헥실옥시)-1,4-페닐렌바이닐렌](약칭: MEH-PPV) 또는 폴리(2,5-다이옥틸-1,4-페닐렌바이닐렌) 등의 폴리페닐렌바이닐렌(PPV) 유도체; 폴리(9,9-다이-n-옥틸플루오렌일-2,7-다이일)(약칭: PF8), 폴리[(9,9-다이-n-옥틸플루오렌일-2,7-다이일)-alt-(벤조[2,1,3]싸이아다이아졸-4,8-다이일)](약칭: F8BT), 폴리[(9,9-다이-n-옥틸플루오렌일-2,7-다이일)-alt-(2,2'-바이싸이오펜-5,5'-다이일)](약칭: F8T2), 폴리[(9,9-다이옥틸-2,7-다이바이닐렌플루오렌일렌)-alt-(9,10-안트라센)], 또는 폴리[(9,9-다이헥실플루오렌-2,7-다이일)-alt-(2,5-다이메틸-1,4-페닐렌)] 등의 폴리플루오렌 유도체; 폴리(3-헥실싸이오펜-2,5-다이일)(약칭: P3HT) 등의 폴리알킬싸이오펜(PAT) 유도체; 및 폴리페닐렌 유도체가 포함된다. 폴리(9-바이닐카바졸)(약칭: PVK), 폴리(2-바이닐나프탈렌), 또는 폴리[비스(4-페닐)(2,4,6-트라이메틸페닐)아민](약칭: PTAA) 등 이들 고분자 화합물에 발광성 저분자 화합물을 도핑하여 발광층에 사용하여도 좋다.
발광층(150)에 사용할 수 있는 형광성 화합물은, 특별히 한정되지 않지만 안트라센 유도체, 테트라센 유도체, 크라이센 유도체, 페난트렌 유도체, 피렌 유도체, 페릴렌 유도체, 스틸벤 유도체, 아크리돈 유도체, 쿠마린 유도체, 페녹사진 유도체, 또는 페노싸이아진 유도체 등이 바람직하다. 예를 들어, 다음의 재료 중 어느 것의 치환 또는 비치환의 재료를 사용할 수 있다. 치환기로서, 상술한 치환기 중 어느 것을 사용할 수 있다. 치환기는 지방족 탄화수소기가 바람직하고, 알킬기가 더 바람직하고, 분기된 알킬기가 더욱 바람직하다.
예에는 5,6-비스[4-(10-페닐-9-안트릴)페닐]-2,2'-바이피리딘(약칭: PAP2BPy), 5,6-비스[4'-(10-페닐-9-안트릴)바이페닐-4-일]-2,2'-바이피리딘(약칭: PAPP2BPy), N,N '-다이페닐-N,N'-비스[4-(9-페닐-9H-플루오렌-9-일)페닐]피렌-1,6-다이아민(약칭: 1,6FLPAPrn), N,N '-비스(3-메틸페닐)-N,N '-비스[3-(9-페닐-9H-플루오렌-9-일)페닐]피렌-1,6-다이아민(약칭: 1,6mMemFLPAPrn), N,N '-비스[4-(9-페닐-9H-플루오렌-9-일)페닐]-N,N'-비스(4-tert-뷰틸페닐)피렌-1,6-다이아민(약칭: 1,6tBu-FLPAPrn), N,N'-비스[4-(9-페닐-9H-플루오렌-9-일)페닐]N,N'-다이페닐-3,8-다이사이클로헥실피렌-1,6-다이아민(약칭: ch-1,6FLPAPrn), N,N '-비스[4-(9H-카바졸-9-일)페닐]-N,N '-다이페닐스틸벤-4,4'-다이아민(약칭: YGA2S), 4-(9H-카바졸-9-일)-4'-(10-페닐-9-안트릴)트라이페닐아민(약칭: YGAPA), 4-(9H-카바졸-9-일)-4'-(9,10-다이페닐-2-안트릴)트라이페닐아민(약칭: 2YGAPPA), N,9-다이페닐-N-[4-(10-페닐-9-안트릴)페닐]-9H-카바졸-3-아민(약칭: PCAPA), 페릴렌, 2,5,8,11-테트라(tert-뷰틸)페릴렌(약칭: TBP), 4-(10-페닐-9-안트릴)-4'-(9-페닐-9H-카바졸-3-일)트라이페닐아민(약칭: PCBAPA), N,N''-(2-tert-뷰틸안트라센-9,10-다이일다이-4,1-페닐렌)비스[N,N',N'-트라이페닐-1,4-페닐렌다이아민](약칭: DPABPA), N,9-다이페닐-N-[4-(9,10-다이페닐-2-안트릴)페닐]-9H-카바졸-3-아민(약칭: 2PCAPPA), N-[4-(9,10-다이페닐-2-안트릴)페닐]-N,N ',N'-트라이페닐-1,4-페닐렌다이아민(약칭: 2DPAPPA), N,N,N ',N',N'',N'',N''',N'''-옥타페닐다이벤조[g,p]크리센-2,7,10,15-테트라아민(약칭: DBC1), 쿠마린 30, N-(9,10-다이페닐-2-안트릴)-N,9-다이페닐-9H-카바졸-3-아민(약칭: 2PCAPA), N-[9,10-비스(1,1'-바이페닐-2-일)-2-안트릴]-N,9-다이페닐-9H-카바졸-3-아민(약칭: 2PCABPhA), N-(9,10-다이페닐-2-안트릴)-N,N',N'-트라이페닐-1,4-페닐렌다이아민(약칭: 2DPAPA), N-[9,10-비스(1,1'-바이페닐-2-일)-2-안트릴]-N,N',N'-트라이페닐-1,4-페닐렌다이아민(약칭: 2DPABPhA), 9,10-비스(1,1'-바이페닐-2-일)-N-[4-(9H-카바졸-9-일)페닐]-N-페닐안트라센-2-아민(약칭: 2YGABPhA), N,N,9-트라이페닐안트라센-9-아민(약칭: DPhAPhA), 쿠마린 6, 쿠마린 545T, N,N '-다이페닐퀴나크리돈(약칭: DPQd), 루브렌, 2,8-다이-tert-뷰틸-5,11-비스(4-tert-뷰틸페닐)-6,12-다이페닐테트라센(약칭: TBRb), Nile Red, 5,12-비스(1,1'-바이페닐-4-일)-6,11-다이페닐테트라센(약칭: BPT), 2-(2-{2-[4-(다이메틸아미노)페닐]에텐일}-6-메틸-4H-피란-4-일리덴)프로페인다이나이트릴(약칭: DCM1), 2-{2-메틸-6-[2-(2,3,6,7-테트라하이드로-1H,5H-벤조[ij]퀴놀리진-9-일)에텐일]-4H-피란-4-일리덴}프로페인다이나이트릴(약칭: DCM2), N,N,N ',N'-테트라키스(4-메틸페닐)테트라센-5,11-다이아민(약칭: p-mPhTD), 7,14-다이페닐-N,N,N ',N'-테트라키스(4-메틸페닐)아세나프토[1,2-a]플루오란텐-3,10-다이아민(약칭: p-mPhAFD), 2-{2-아이소프로필-6-[2-(1,1,7,7-테트라메틸-2,3,6,7-테트라하이드로-1H,5H-벤조[ij]퀴놀리진-9-일)에텐일]-4H-피란-4-일리덴}프로페인다이나이트릴(약칭: DCJTI), 2-{2-tert-뷰틸-6-[2-(1,1,7,7-테트라메틸-2,3,6,7-테트라하이드로-1H,5H-벤조[ij]퀴놀리진-9-일)에텐일]-4H-피란-4-일리덴}프로페인다이나이트릴(약칭: DCJTB), 2-(2,6-비스{2-[4-(다이메틸아미노)페닐]에텐일}-4H-피란-4-일리덴)프로페인다이나이트릴(약칭: BisDCM), 2-{2,6-비스[2-(8-메톡시-1,1,7,7-테트라메틸-2,3,6,7-테트라하이드로-1H,5H-벤조[ij]퀴놀리진-9-일)에텐일]-4H-피란-4-일리덴}프로페인다이나이트릴(약칭: BisDCJTM), 및 5,10,15,20-테트라페닐비스벤조[5,6]인데노[1,2,3-cd:1',2',3'-lm]페릴렌이 포함된다.
여기서는 고분자 화합물에 사용할 수 있는 발광성 골격에 특별한 한정은 없지만, 안트라센, 테트라센, 크라이센, 페난트렌, 피렌, 페릴렌, 스틸벤, 아크리돈, 쿠마린, 페녹사진, 또는 페노싸이아진 등의 방향족 골격으로부터 하나 또는 2개의 수소 원자를 제거한 구조를 구조 단위로서 사용하는 것이 바람직하다. 치환기로서, 상술한 치환기 중 어느 것을 사용할 수 있다. 지방족 탄화수소기, 바람직하게는 알킬기, 더 바람직하게는 분기된 알킬기가 치환기로서 도입되어도 좋다.
인광성 화합물로서, 이리듐계, 로듐계, 또는 백금계의 유기 금속 착체 또는 금속 착체를 사용할 수 있고, 특히 이리듐계 오쏘 금속 착체 등의 유기 이리듐 착체가 바람직하다. 오쏘 금속화되는 배위자로서는 4H-트라이아졸 배위자, 1H-트라이아졸 배위자, 이미다졸 배위자, 피리딘 배위자, 피리미딘 배위자, 피라진 배위자, 또는 아이소퀴놀린 배위자 등을 들 수 있다. 금속 착체로서는 포르피린 배위자를 갖는 백금 착체 등을 들 수 있다. 예를 들어, 다음의 치환 또는 비치환의 재료 중 어느 것을 사용할 수 있다. 치환기로서, 상술한 치환기 중 어느 것을 사용할 수 있다.
청색 또는 녹색의 파장 범위에 발광 피크를 갖는 물질의 예에는 트리스{2-[5-(2-메틸페닐)-4-(2,6-다이메틸페닐)-4H-1,2,4-트라이아졸-3-일-κN2]페닐-κC}이리듐(III)(약칭: Ir(mpptz-dmp)3), 트리스(5-메틸-3,4-다이페닐-4H-1,2,4-트라이아졸레이토)이리듐(III)(약칭: Ir(Mptz)3), 트리스[4-(3-바이페닐)-5-아이소프로필-3-페닐-4H-1,2,4-트라이아졸레이토]이리듐(III)(약칭: Ir(iPrptz-3b)3), 및 트리스[3-(5-바이페닐)-5-아이소프로필-4-페닐-4H-1,2,4-트라이아졸레이토]이리듐(III)(약칭: Ir(iPr5btz)3) 등의 4H-트라이아졸 골격을 갖는 유기 금속 이리듐 착체; 트리스[3-메틸-1-(2-메틸페닐)-5-페닐-1H-1,2,4-트라이아졸레이토]이리듐(III)(약칭: Ir(Mptz1-mp)3) 및 트리스(1-메틸-5-페닐-3-프로필-1H-1,2,4-트라이아졸레이토)이리듐(III)(약칭: Ir(Prptz1-Me)3) 등의 1H-트라이아졸 골격을 갖는 유기 금속 이리듐 착체; fac-트리스[1-(2,6-다이아이소프로필페닐)-2-페닐-1H-이미다졸]이리듐(III)(약칭: Ir(iPrpmi)3) 및 트리스[3-(2,6-다이메틸페닐)-7-메틸이미다조[1,2-f]페난트리디네이토]이리듐(III)(약칭: Ir(dmpimpt-Me)3) 등의 이미다졸 골격을 갖는 유기 금속 이리듐 착체; 및 비스[2-(4',6'-다이플루오로페닐)피리디네이토-N,C 2 ']이리듐(III)테트라키스(1-피라졸릴)보레이트(약칭: FIr6), 비스[2-(4',6'-다이플루오로페닐)피리디네이토-N,C 2']이리듐(III)피콜리네이트(약칭: FIrpic), 비스{2-[3',5'-비스(트라이플루오로메틸)페닐]피리디네이토-N,C 2'}이리듐(III)피콜리네이트(약칭: Ir(CF3ppy)2(pic)), 및 비스[2-(4',6'-다이플루오로페닐)피리디네이토-N,C 2 ']이리듐(III)아세틸아세토네이트(약칭: FIr(acac)) 등의 전자 흡인기를 갖는 페닐피리딘 유도체를 배위자로 하는 유기 금속 이리듐 착체가 포함된다. 상술한 치환기 중, 4H-트라이아졸 골격을 갖는 유기 금속 이리듐 착체는 높은 신뢰성 및 높은 발광 효율을 가지므로 특히 바람직하다.
녹색 또는 황색의 파장 영역에 발광 피크를 갖는 물질의 예에는, 트리스(4-메틸-6-페닐피리미디네이토)이리듐(III)(약칭: Ir(mppm)3), 트리스(4-t-뷰틸-6-페닐피리미디네이토)이리듐(III)(약칭: Ir(tBuppm)3), (아세틸아세토네이토)비스(6-메틸-4-페닐피리미디네이토)이리듐(III)(약칭: Ir(mppm)2(acac)), (아세틸아세토네이토)비스(6-tert-뷰틸-4-페닐피리미디네이토)이리듐(III)(약칭: Ir(tBuppm)2(acac)), (아세틸아세토네이토)비스[4-(2-노본일)-6-페닐피리미디네이토]이리듐(III)(약칭: Ir(nbppm)2(acac)), (아세틸아세토네이토)비스[5-메틸-6-(2-메틸페닐)-4-페닐피리미디네이토]이리듐(III)(약칭: Ir(mpmppm)2(acac)), (아세틸아세토네이토)비스{4,6-다이메틸-2-[6-(2,6-다이메틸페닐)-4-피리미딘일-κN3]페닐-κC}이리듐(III)(약칭: Ir(dmppm-dmp)2(acac)), (아세틸아세토네이토)비스(4,6-다이페닐피리미디네이토)이리듐(III)(약칭: Ir(dppm)2(acac)) 등의 피리미딘 골격을 갖는 유기 금속 이리듐 착체; (아세틸아세토네이토)비스(3,5-다이메틸-2-페닐피라지네이토)이리듐(III)(약칭: Ir(mppr-Me)2(acac)) 및 (아세틸아세토네이토)비스(5-아이소프로필-3-메틸-2-페닐피라지네이토)이리듐(III)(약칭: Ir(mppr-iPr)2(acac)) 등의 피라진 골격을 갖는 유기 금속 이리듐 착체; 트리스(2-페닐피리디네이토-N,C 2')이리듐(III)(약칭: Ir(ppy)3), 비스(2-페닐피리디네이토-N,C 2')이리듐(III)아세틸아세토네이트(약칭: Ir(ppy)2(acac)), 비스(벤조[h]퀴놀리네이토)이리듐(III)아세틸아세토네이트(약칭: Ir(bzq)2(acac)), 트리스(벤조[h]퀴놀리네이토)이리듐(III)(약칭: Ir(bzq)3), 트리스(2-페닐퀴놀리네이토-N,C 2')이리듐(III)(약칭: Ir(pq)3), 및 비스(2-페닐퀴놀리네이토-N,C 2')이리듐(III)아세틸아세토네이트(약칭: Ir(pq)2(acac)) 등의 피리딘 골격을 갖는 유기 금속 이리듐 착체; 비스(2,4-다이페닐-1,3-옥사졸레이토-N,C 2')이리듐(III)아세틸아세토네이트(약칭: Ir(dpo)2(acac)), 비스{2-[4'-(퍼플루오로페닐)페닐]피리디네이토-N,C 2'}이리듐(III)아세틸아세토네이트(약칭: Ir(p-PF-ph)2(acac)), 및 비스(2-페닐벤조싸이아졸레이토-N,C 2')이리듐(III)아세틸아세토네이트(약칭: Ir(bt)2(acac)) 등의 유기 금속 이리듐 착체; 및 트리스(아세틸아세토네이토)(모노페난트롤린)터븀(III)(약칭: Tb(acac)3(Phen)) 등의 희토류 금속 착체가 포함된다. 상술한 재료 중에서, 피리미딘 골격을 갖는 유기 금속 이리듐 착체는 신뢰성 및 발광 효율이 두드러지게 높으므로 특히 바람직하다.
황색 또는 적색의 파장 범위에 발광 피크를 갖는 물질의 예에는 (다이아이소뷰틸릴메타네이토)비스[4,6-비스(3-메틸페닐)피리미디네이토]이리듐(III)(약칭: Ir(5mdppm)2(dibm)), 비스[4,6-비스(3-메틸페닐)피리미디네이토](다이피발로일메타네이토)이리듐(III)(약칭: Ir(5mdppm)2(dpm)), 및 비스[4,6-다이(나프탈렌-1-일)피리미디네이토](다이피발로일메타네이토)이리듐(III)(약칭: Ir(d1npm)2(dpm)) 등의 피리미딘 골격을 갖는 유기 금속 이리듐 착체; (아세틸아세토네이토)비스(2,3,5-트라이페닐피라지네이토)이리듐(III)(약칭: Ir(tppr)2(acac)), 비스(2,3,5-트라이페닐피라지네이토)(다이피발로일메타네이토)이리듐(III)(약칭: Ir(tppr)2(dpm)), 및 (아세틸아세토네이토)비스[2,3-비스(4-플루오로페닐)퀴녹살리네이토]이리듐(III)(약칭: Ir(Fdpq)2(acac)) 등의 피라진 골격을 갖는 유기 금속 이리듐 착체; 트리스(1-페닐아이소퀴놀리네이토-N,C 2')이리듐(III)(약칭: Ir(piq)3) 및 비스(1-페닐아이소퀴놀리네이토-N,C 2')이리듐(III)아세틸아세토네이트(약칭: Ir(piq)2(acac)) 등의 피리딘 골격을 갖는 유기 금속 이리듐 착체; 2,3,7,8,12,13,17,18-옥타에틸-21H,23H-포르피린 백금(II)(약칭: PtOEP) 등의 백금 착체; 및 트리스(1,3-다이페닐-1,3-프로페인다이오네이토)(모노페난트롤린)유로퓸(III)(약칭: Eu(DBM)3(Phen)) 및 트리스[1-(2-테노일)-3,3,3-트라이플루오로아세토네이토](모노페난트롤린)유로퓸(III)(약칭: Eu(TTA)3(Phen)) 등의 희토류 금속 착체가 포함된다. 상술한 재료 중에서, 피리미딘 골격을 갖는 유기 금속 이리듐 착체는 신뢰성 및 발광 효율이 두드러지게 높으므로 특히 바람직하다. 또한, 피라진 골격을 갖는 유기 금속 이리듐 착체는 색도가 양호한 적색 발광을 제공할 수 있다.
인광성 화합물은 고분자 화합물이어도 좋고, 예를 들어, 이리듐계, 로듐계, 또는 백금계의 유기 금속 착체 또는 금속 착체를 구조 단위로서 포함하는 고분자 화합물이 바람직하다. 즉, 이리듐계, 로듐계, 또는 백금계의 유기 금속 착체 또는 금속 착체로부터 하나 또는 2개의 수소 원자를 제거한 구조를 구성 단위로서 사용하는 것이 바람직하다.
발광층(150)에 포함되는 유기 화합물로서는, 삼중항 여기 에너지를 발광으로 변환할 수 있는 물질이라면 임의의 재료를 사용할 수 있다. 삼중항 여기 에너지를 발광으로 변환할 수 있는 물질의 예로서는 인광성 화합물에 더하여, 열 활성화 지연 형광(TADF) 재료를 들 수 있다. 그러므로, "인광성 화합물"의 기재는 "열 활성화 지연 형광체"와 치환할 수 있다. 또한, 열 활성화 형광체는 삼중항 여기 에너지 준위와 단일항 여기 에너지 준위의 차이가 작고 역항간 교차에 의하여 삼중항 여기 에너지를 단일항 여기 준위로 변환하는 기능을 갖는 물질이다. 그러므로 TADF 재료는 삼중항 여기 상태를 적은 열 에너지를 사용하여 단일항 여기 상태로 업컨버트할 수 있고(즉, 역항간 교차가 가능함), 단일항 여기 상태로부터의 발광(형광)을 효율적으로 나타낼 수 있다. TADF는 삼중항 여기 에너지 준위와 단일항 여기 에너지 준위 사이의 에너지의 차이가 바람직하게는 0eV보다 크고 0.2eV 이하, 더 바람직하게는 0eV보다 크고 0.1eV 이하인 조건하에서 효율적으로 얻어진다.
열 활성화 지연 형광체로서 기능하는 TADF 재료로서는 예를 들어, 다음 물질 중 어느 것을 사용할 수 있다.
먼저 풀러렌, 그 유도체, 프로플라빈 등의 아크리딘 유도체, 및 에오신 등을 들 수 있다. 다른 예에는, 마그네슘(Mg), 아연(Zn), 카드뮴(Cd), 주석(Sn), 백금(Pt), 인듐(In), 또는 팔라듐(Pd)을 포함하는 포르피린 등의 금속 함유 포르피린이 포함된다. 금속 함유 포르피린의 예에는 프로토포르피린-플루오린화 주석 착체(SnF2(Proto IX)), 메소포르피린-플루오린화 주석 착체(SnF2(Meso IX)), 헤마토포르피린-플루오린화 주석 착체(SnF2(Hemato IX)), 코프로포르피린 테트라메틸에스터-플루오린화 주석 착체(SnF2(Copro III-4Me)), 옥타에틸포르피린-플루오린화 주석 착체(SnF2(OEP)), 에티오포르피린-플루오린화 주석 착체(SnF2(Etio I)), 및 옥타에틸포르피린-염화 백금 착체(PtCl2OEP)가 포함된다.
1종류의 재료로 구성되는 열 활성화 지연 형광 재료로서는, π전자 과잉형 헤테로방향족 고리 및 π전자 부족형 헤테로방향족 고리를 포함하는 헤테로 고리 화합물을 사용할 수도 있다. 구체적으로는, 2-(바이페닐-4-일)-4,6-비스(12-페닐인돌로[2,3-a]카바졸-11-일)-1,3,5-트라이아진(약칭: PIC-TRZ), 2-{4-[3-(N-페닐-9H-카바졸-3-일)-9H-카바졸-9-일]페닐}-4,6-다이페닐-1,3,5-트라이아진(약칭: PCCzPTzn), 2-[4-(10H-페녹사진-10-일)페닐]-4,6-다이페닐-1,3,5-트라이아진(약칭: PXZ-TRZ), 3-[4-(5-페닐-5,10-다이하이드로페나진-10-일)페닐]-4,5-다이페닐-1,2,4-트라이아졸(약칭: PPZ-3TPT), 3-(9,9-다이메틸-9H-아크리딘-10-일)-9H-크산텐-9-온(약칭: ACRXTN), 비스[4-(9,9-다이메틸-9,10-다이하이드로아크리딘)페닐]설폰(약칭: DMAC-DPS), 또는 10-페닐-10H,10'H-스파이로[아크리딘-9,9'-안트라센]-10'-온(약칭: ACRSA)을 사용할 수 있다. 상기 헤테로 고리 화합물은 π전자 과잉형 헤테로방향족 고리 및 π전자 부족형 헤테로방향족 고리에 의하여, 전자 수송성 및 정공 수송성이 높기 때문에 바람직하게 사용된다. 또한 π전자 과잉형 헤테로방향족 고리가 π전자 부족형 헤테로방향족 고리에 직접 결합된 물질은, π전자 과잉형 헤테로방향족 고리의 도너성 및 π전자 부족형 헤테로방향족 고리의 억셉터성이 둘 다 높아지고 단일항 여기 에너지 준위와 삼중항 여기 에너지 준위의 차이가 작아지므로 특히 바람직하게 사용된다.
열 활성화 지연 형광을 나타내는 재료로서, 엑시플렉스(exciplex)를 형성하는 2종류의 재료의 조합을 사용하여도 좋다. 2종류의 재료의 조합으로서는, 상술한 정공 수송 재료 및 전자 수송 재료의 조합이 바람직하다. 구체적으로는, 아연계 또는 알루미늄계 금속 착체, 옥사다이아졸 유도체, 트라이아졸 유도체, 벤즈이미다졸 유도체, 퀴녹살린 유도체, 다이벤조퀴녹살린 유도체, 다이벤조싸이오펜 유도체, 다이벤조퓨란 유도체, 피리미딘 유도체, 트라이아진 유도체, 피리딘 유도체, 바이피리딘 유도체, 또는 페난트롤린 유도체 등을 사용할 수 있다. 다른 예에는 방향족 아민 및 카바졸 유도체가 있다.
호스트 재료로서 기능하는 화합물 및 발광성 게스트 재료로서 기능하는 화합물 외의 다른 물질이 발광층(150)에 포함되어도 좋다. 예를 들어, 다음 정공 수송 재료 및 전자 수송 재료 중 어느 것의 치환 또는 비치환된 재료를 사용할 수 있다. 또한 치환기로서는 상술한 치환기 중 어느 것을 사용할 수 있다.
정공 수송 재료로서 전자보다 정공을 많이 수송하는 성질을 갖는 재료를 사용할 수 있고, 정공 이동도가 1×10-6cm2/Vs 이상인 재료가 바람직하다. 구체적으로는 방향족 아민, 카바졸 유도체, 방향족 탄화수소, 또는 스틸벤 유도체 등을 사용할 수 있다. 또한 정공 수송 재료는 고분자 화합물이어도 좋다. 또한, 상기 고분자 화합물에 포함되는 정공 수송 골격, π전자 과잉형 헤테로방향족 골격, 또는 방향족 아민 골격을 포함하는 고분자 화합물을 사용하여도 좋다.
높은 정공 수송성을 갖는 재료의 예에는 N,N'-다이(p-톨릴)-N,N'-다이페닐-p-페닐렌다이아민(약칭: DTDPPA), 4,4'-비스[N-(4-다이페닐아미노페닐)-N-페닐아미노]바이페닐(약칭: DPAB), N,N'-비스[4-[비스(3-메틸페닐)아미노]페닐]-N,N'-다이페닐-[1,1'-바이페닐]-4,4'-다이아민(약칭: DNTPD), 및 1,3,5-트리스[N-(4-다이페닐아미노페닐)-N-페닐아미노]벤젠(약칭: DPA3B) 등의 방향족아민 화합물 등이 있다.
카바졸 유도체의 구체적인 예에는 3-[N-(4-다이페닐아미노페닐)-N-페닐아미노]-9-페닐카바졸(약칭: PCzDPA1), 3,6-비스[N-(4-다이페닐아미노페닐)-N-페닐아미노]-9-페닐카바졸(약칭: PCzDPA2), 3,6-비스[N-(4-다이페닐아미노페닐)-N-(1-나프틸)아미노]-9-페닐카바졸(약칭: PCzTPN2), 3-[N-(9-페닐카바졸-3-일)-N-페닐아미노]-9-페닐카바졸(약칭: PCzPCA1), 3,6-비스[N-(9-페닐카바졸-3-일)-N-페닐아미노]-9-페닐카바졸(약칭: PCzPCA2), 및 3-[N-(1-나프틸)-N-(9-페닐카바졸-3-일)아미노]-9-페닐카바졸(약칭: PCzPCN1) 등이 있다.
카바졸 유도체의 다른 예에는 4,4'-다이(N-카바졸릴)바이페닐(약칭: CBP), 1,3,5-트리스[4-(N-카바졸릴)페닐]벤젠(약칭: TCPB), 9-[4-(10-페닐-9-안트라센일)페닐]-9H-카바졸(약칭: CzPA), 및 1,4-비스[4-(N-카바졸릴)페닐]-2,3,5,6-테트라페닐벤젠 등이 있다.
방향족 탄화수소의 예에는, 2-tert-뷰틸-9,10-다이(2-나프틸)안트라센(약칭: t-BuDNA), 2-tert-뷰틸-9,10-다이(1-나프틸)안트라센, 9,10-비스(3,5-다이페닐페닐)안트라센(약칭: DPPA), 2-tert-뷰틸-9,10-비스(4-페닐페닐)안트라센(약칭: t-BuDBA), 9,10-다이(2-나프틸)안트라센(약칭: DNA), 9,10-다이페닐안트라센(약칭: DPAnth), 2-tert-뷰틸안트라센(약칭: t-BuAnth), 9,10-비스(4-메틸-1-나프틸)안트라센(약칭: DMNA), 2-tert-뷰틸-9,10-비스[2-(1-나프틸)페닐]안트라센, 9,10-비스[2-(1-나프틸)페닐]안트라센, 2,3,6,7-테트라메틸-9,10-다이(1-나프틸)안트라센, 2,3,6,7-테트라메틸-9,10-다이(2-나프틸)안트라센, 9,9'-바이안트릴, 10,10'-다이페닐-9,9'-바이안트릴, 10,10'-비스(2-페닐페닐)-9,9'-바이안트릴, 10,10'-비스[(2,3,4,5,6-펜타페닐)페닐]-9,9'-바이안트릴, 안트라센, 테트라센, 루브렌, 페릴렌, 및 2,5,8,11-테트라(tert-뷰틸)페릴렌 등이 있다. 다른 예에는 펜타센 및 코로넨 등이 있다. 정공 이동도가 1×10-6cm2/Vs 이상이고 탄소수가 14 내지 42인 방향족 탄화수소가 특히 바람직하다.
방향족 탄화수소는 바이닐 골격을 가져도 좋다. 바이닐 골격을 갖는 방향족 탄화수소로서, 다음을 예로 든다: 4,4'-비스(2,2-다이페닐바이닐)바이페닐(약칭: DPVBi); 및 9,10-비스[4-(2,2-다이페닐바이닐)페닐]안트라센(약칭: DPVPA) 등.
다른 예에는 폴리(N-바이닐카바졸)(약칭: PVK), 폴리(4-바이닐트라이페닐아민)(약칭: PVTPA), 폴리[N-(4-{N'-[4-(4-다이페닐아미노)페닐]페닐-N'-페닐아미노}페닐)메타크릴아마이드](약칭: PTPDMA), 및 폴리[N,N'-비스(4-뷰틸페닐)-N,N'-비스(페닐)벤지딘](약칭: Poly-TPD) 등의 고분자 화합물이 있다.
높은 정공 수송성을 갖는 재료의 예에는 4,4'-비스[N-(1-나프틸)-N-페닐아미노]바이페닐(약칭: NPB 또는 α-NPD), N,N'-비스(3-메틸페닐)-N,N'-다이페닐-[1,1'-바이페닐]-4,4'-다이아민(약칭: TPD), 4,4',4''-트리스(카바졸-9-일)트라이페닐아민(약칭: TCTA), 4,4',4''-트리스[N-(1-나프틸)-N-페닐아미노]트라이페닐아민(약칭: 1'-TNATA), 4,4',4''-트리스(N,N-다이페닐아미노)트라이페닐아민(약칭: TDATA), 4,4',4''-트리스[N-(3-메틸페닐)-N-페닐아미노]트라이페닐아민(약칭: MTDATA), 4,4'-비스[N-(스파이로-9,9'-바이플루오렌-2-일)-N―페닐아미노]바이페닐(약칭: BSPB), 4-페닐-4'-(9-페닐플루오렌-9-일)트라이페닐아민(약칭: BPAFLP), 4-페닐-3'-(9-페닐플루오렌-9-일)트라이페닐아민(약칭: mBPAFLP), N-(9,9-다이메틸-9H-플루오렌-2-일)-N-{9,9-다이메틸-2-[N'-페닐-N'-(9,9-다이메틸-9H-플루오렌-2-일)아미노]-9H-플루오렌-7-일}페닐아민(약칭: DFLADFL), N-(9,9-다이메틸-2-다이페닐아미노-9H-플루오렌-7-일)다이페닐아민(약칭: DPNF), 2-[N-(4-다이페닐아미노페닐)-N-페닐아미노]스파이로-9,9'-바이플루오렌(약칭: DPASF), 4-페닐-4'-(9-페닐-9H-카바졸-3-일)트라이페닐아민(약칭: PCBA1BP), 4,4'-다이페닐-4''-(9-페닐-9H-카바졸-3-일)트라이페닐아민(약칭: PCBBi1BP), 4-(1-나프틸)-4'-(9-페닐-9H-카바졸-3-일)트라이페닐아민(약칭: PCBANB), 4,4'-다이(1-나프틸)-4''-(9-페닐-9H-카바졸-3-일)트라이페닐아민(약칭: PCBNBB), 4-페닐다이페닐-(9-페닐-9H-카바졸-3-일)아민(약칭: PCA1BP), N,N'-비스(9-페닐카바졸-3-일)-N,N'-다이페닐벤젠-1,3-다이아민(약칭: PCA2B), N,N',N''-트라이페닐-N,N',N''-트리스(9-페닐카바졸-3-일)벤젠-1,3,5-트라이아민(약칭: PCA3B), N-(4-바이페닐)-N-(9,9-다이메틸-9H-플루오렌-2-일)-9-페닐-9H-카바졸-3-아민(약칭: PCBiF), N-(1,1'-바이페닐-4-일)-N-[4-(9-페닐-9H-카바졸-3-일)페닐]-9,9-다이메틸-9H-플루오렌-2-아민(약칭: PCBBiF), 9,9-다이메틸-N-페닐-N-[4-(9-페닐-9H-카바졸-3-일)페닐]플루오렌-2-아민(약칭: PCBAF), N-페닐-N-[4-(9-페닐-9H-카바졸-3-일)페닐]스파이로-9,9'-바이플루오렌-2-아민(약칭: PCBASF), 2-[N-(9-페닐카바졸-3-일)-N-페닐아미노]스파이로-9,9'-바이플루오렌(약칭: PCASF), 2,7-비스[N-(4-다이페닐아미노페닐)-N-페닐아미노]-스파이로-9,9'-바이플루오렌(약칭: DPA2SF), N-[4-(9H-카바졸-9-일)페닐]-N-(4-페닐)페닐아닐린(약칭: YGA1BP), 및 N,N'-비스[4-(카바졸-9-일)페닐]-N,N'-다이페닐-9,9-다이메틸플루오렌-2,7-다이아민(약칭: YGA2F) 등의 방향족 아민 화합물이 있다. 다른 예에는 3-[4-(1-나프틸)-페닐]-9-페닐-9H-카바졸(약칭: PCPN), 3-[4-(9-페난트릴)-페닐]-9-페닐-9H-카바졸(약칭: PCPPn), 3,3'-비스(9-페닐-9H-카바졸)(약칭: PCCP), 1,3-비스(N-카바졸릴)벤젠(약칭: mCP), 3,6-비스(3,5-다이페닐페닐)-9-페닐카바졸(약칭: CzTP), 3,6-다이(9H-카바졸-9-일)-9-페닐-9H-카바졸(약칭: PhCzGI), 2,8-다이(9H-카바졸-9-일)-다이벤조싸이오펜(약칭: Cz2DBT), 4-{3-[3-(9-페닐-9H-플루오렌-9-일)페닐]페닐}다이벤조퓨란(약칭: mmDBFFLBi-II), 4,4',4''-(벤젠-1,3,5-트라이일)트라이(다이벤조퓨란)(약칭: DBF3P-II), 1,3,5-트라이(다이벤조싸이오펜-4-일)-벤젠(약칭: DBT3P-II), 2,8-다이페닐-4-[4-(9-페닐-9H-플루오렌-9-일)페닐]다이벤조싸이오펜(약칭: DBTFLP-III), 4-[4-(9-페닐-9H-플루오렌-9-일)페닐]-6-페닐다이벤조싸이오펜(약칭: DBTFLP-IV), 및 4-[3-(트라이페닐렌-2-일)페닐]다이벤조싸이오펜(약칭: mDBTPTp-II) 등의 아민 화합물, 카바졸 화합물, 싸이오펜 화합물, 퓨란 화합물, 플루오렌 화합물; 트라이페닐렌 화합물; 및 페난트렌 화합물 등이 있다. 여기서 열거한 물질은 주로 정공 이동도가 1×10-6cm2/Vs 이상인 것이다. 또한 전자 수송성보다 정공 수송성이 높으면 여기서 열거한 물질 외의 어떤 물질을 사용하여도 좋다.
전자 수송 재료로서 정공보다 전자를 많이 수송하는 성질을 갖는 재료를 사용할 수 있고 전자 이동도가 1×10-6cm2/Vs 이상인 재료가 바람직하다. 전자를 받기 쉬운 재료(전자 수송성을 갖는 재료)로서는 질소 함유 헤테로방향족 화합물 등의 π전자 부족형 헤테로방향족 화합물 또는 금속 착체 등을 사용할 수 있다. 금속 착체의 구체적인 예에는 퀴놀린 배위자, 벤조퀴놀린 배위자, 옥사졸 배위자, 및 싸이아졸 배위자를 갖는 금속 착체가 포함된다. 또한 옥사다이아졸 유도체, 트라이아졸 유도체, 페난트롤린 유도체, 피리딘 유도체, 바이피리딘 유도체, 및 피리미딘 유도체 등을 포함한다. 또한, 전자 수송 재료는 고분자 화합물이어도 좋다. 또한, 상기 고분자 화합물에 포함되는 전자 수송 골격 또는 π전자 부족형 헤테로방향족 골격을 포함하는 고분자 화합물을 사용하여도 좋다.
예에는 트리스(8-퀴놀리놀레이토)알루미늄(III)(약칭: Alq), 트리스(4-메틸-8-퀴놀리놀레이토)알루미늄(III)(약칭: Almq3), 비스(10-하이드록시벤조[h]퀴놀리네이토)베릴륨(II)(약칭: BeBq2), 비스(2-메틸-8-퀴놀리놀레이토)(4-페닐페놀레이토)알루미늄(III)(약칭: BAlq), 및 비스(8-퀴놀리놀레이토)아연(II)(약칭: Znq)과 같은, 퀴놀린 또는 벤조퀴놀린 골격을 갖는 금속 착체 등이 포함된다. 또는, 비스[2-(2-벤즈옥사졸릴)페놀레이트]아연(II)(약칭: ZnPBO) 또는 비스[2-(2-벤조싸이아졸릴)페놀레이토]아연(II)(약칭: ZnBTZ) 등의 옥사졸계 또는 싸이아졸계 배위자를 갖는 금속 착체를 사용할 수 있다. 이러한 금속 착체 이외에, 다음 중 어느 것을 사용할 수 있다: 2-(4-바이페닐릴)-5-(4-tert-뷰틸페닐)-1,3,4-옥사다이아졸(약칭: PBD), 1,3-비스[5-(p-tert-뷰틸페닐)-1,3,4-옥사다이아졸-2-일]벤젠(약칭: OXD-7), 9-[4-(5-페닐-1,3,4-옥사다이아졸-2-일)페닐]-9H-카바졸(약칭: CO11), 3-(바이페닐-4-일)-4-페닐-5-(4-tert-뷰틸페닐)-1,2,4-트라이아졸(약칭: TAZ), 9-[4-(4,5-다이페닐-4H-1,2,4-트라이아졸-3-일)페닐]-9H-카바졸(약칭: CzTAZ1), 2,2',2''-(1,3,5-벤젠트라이일)트리스(1-페닐-1H-벤즈이미다졸)(약칭: TPBI), 2-[3-(다이벤조싸이오펜-4-일)페닐]-1-페닐-1H-벤즈이미다졸(약칭: mDBTBIm-II), 바소페난트롤린(약칭: BPhen), 및 바소큐프로인(약칭: BCP) 등의 헤테로 고리 화합물; 2-[3-(다이벤조싸이오펜-4-일)페닐]다이벤조[f,h]퀴녹살린(약칭: 2mDBTPDBq-II), 2-[3'-(다이벤조싸이오펜-4-일)바이페닐-3-일]다이벤조[f,h]퀴녹살린(약칭: 2mDBTBPDBq-II), 2-[3'-(9H-카바졸-9-일)바이페닐-3-일]다이벤조[f,h]퀴녹살린(약칭: 2mCzBPDBq), 2-[4-(3,6-다이페닐-9H-카바졸-9-일)페닐]다이벤조[f,h]퀴녹살린(약칭: 2CzPDBq-III), 7-[3-(다이벤조싸이오펜-4-일)페닐]다이벤조[f,h]퀴녹살린(약칭: 7mDBTPDBq-II), 6-[3-(다이벤조싸이오펜-4-일)페닐]다이벤조[f,h]퀴녹살린(약칭: 6mDBTPDBq-II), 4,6-비스[3-(페난트렌-9-일)페닐]피리미딘(약칭: 4,6mPnP2Pm), 2-[3-(3,9-바이-9H-카바졸-9-일)페닐]다이벤조[f,h]퀴녹살린(약칭: 2mCzCzPDBq), 4,6-비스[3-(4-다이벤조싸이엔일)페닐]피리미딘(약칭: 4,6mDBTP2Pm-II), 및 4,6-비스[3-(9H-카바졸-9-일)페닐]피리미딘(약칭: 4,6mCzP2Pm) 등의 다이아진 골격을 갖는 헤테로 고리 화합물; 2-{4-[3-(N-페닐-9H-카바졸-3-일)-9H-카바졸-9-일]페닐}-4,6-다이페닐-1,3,5-트라이아진(약칭: PCCzPTzn) 등의 트라이아진 골격을 갖는 헤테로 고리 화합물; 3,5-비스[3-(9H-카바졸-9-일)페닐]피리딘(약칭: 35DCzPPy); 1,3,5-트라이[3-(3-피리딜)페닐]벤젠(약칭: TmPyPB) 등의 피리딘 골격을 갖는 헤테로 고리 화합물, 및 4,4'-비스(5-메틸벤즈옥사졸-2-일)스틸벤(약칭: BzOs) 등의 헤테로방향족 화합물. 헤테로 고리 화합물 중, 다이아진 골격(피리미딘, 피라진, 피리다진)을 갖거나 또는 피리딘 골격을 갖는 헤테로 고리 화합물은 신뢰성이 높고 안정적이므로 바람직하게 사용된다. 또한, 상기 골격을 갖는 헤테로 고리 화합물은 높은 전자 수송성을 가져 구동 전압의 저감에 기여한다. 또는, 폴리(2,5-피리딘다이일) (약칭: PPy), 폴리[(9,9-다이헥실플루오렌-2,7-다이일)-co-(피리딘-3,5-다이일)] (약칭: PF-Py), 또는 폴리[(9,9-다이옥틸플루오렌-2,7-다이일)-co-(2,2'-바이피리딘-6,6'-다이일)](약칭: PF-BPy) 등의 고분자 화합물이 사용될 수 있다. 여기서 열거한 물질은 주로 전자 이동도가 1×10-6cm2/Vs 이상인 것이다. 그러나, 전자 수송성이 정공 수송성보다 높으면 상술한 물질들 외의 임의의 물질을 사용하여도 좋다.
고분자 화합물은 상술한 정공 수송 재료 및 전자 수송 재료 중 어느 것으로부터 하나 또는 2개의 수소 원자를 제거한 구조를 가져도 좋다.
또한 발광층(150)은 증착법(진공 증착법을 포함함), 잉크젯법, 도포법, 노즐 인쇄법, 또는 그라비어 인쇄 등에 의하여 형성할 수 있다.
고분자 화합물을 발광층(150)에 사용할 때, 고분자 화합물에 더하여 발광층(150)에 다른 재료를 사용하여도 좋다. 이 경우, 상기 재료 및 고분자 화합물은 동일한 용매에 용해되는 것이 바람직하다.
잉크젯법, 도포법, 노즐 인쇄법, 또는 그라비어 인쇄법 등을 사용하는 경우에 사용할 수 있는 용매의 예에는, 다이클로로에테인, 트라이클로로에테인, 클로로벤젠, 및 다이클로로벤젠 등의 염소계 용매; 테트라하이드로퓨란, 다이옥세인, 아니솔, 및 메틸아니솔 등의 에터계 용매; 톨루엔, 자일렌, 메시틸렌, 에틸벤젠, 헥실벤젠, 및 사이클로헥실벤젠 등의 방향족 탄화수소계 용매; 사이클로헥세인, 메틸사이클로헥세인, 펜테인, 헥세인, 헵테인, 옥테인, 노네인, 데케인, 도데케인, 및 바이사이클로헥실 등의 지방족 탄화수소계 용매; 아세톤, 메틸 에틸 케톤, 사이클로헥세인 벤조페논, 및 아세토페논 등의 케톤계 용매; 아세트산 에틸, 아세트산 뷰틸, 에틸 셀로솔브 아세테이트, 안식향산 메틸, 및 아세트산 페닐 등의 에스터계 용매; 에틸렌글라이콜, 글리세린, 및 헥세인다이올 등의 다가 알코올계 용매; 아이소프로필 알코올 및 사이클로헥산올 등의 알코올계 용매; 다이메틸설폭사이드 등의 설폭사이드계 용매; 및 메틸피롤리돈 및 다이메틸폼아마이드 등의 아마이드계 용매가 포함된다. 용매로서는 하나 이상의 재료를 사용할 수 있다.
발광층(150)은 2층 이상의 층이 적층된 구조를 가질 수 있다. 예를 들어 제 1 발광층 및 제 2 발광층을 정공 수송층 측에서부터 이 순서대로 적층하여 발광층(150)을 형성하는 경우, 제 1 발광층은 정공 수송성을 갖는 물질을 고분자 화합물로서 사용하여 형성되고, 제 2 발광층은 전자 수송성을 갖는 물질을 고분자 화합물로서 사용하여 형성된다.
[정공 주입층]
정공 주입층(151)은 한 쌍의 전극(도전막(138 및 144)) 중 한쪽으로부터의 정공 주입의 장벽을 저감하여 정공 주입을 촉진하는 기능을 갖고, 예를 들어 전이 금속 산화물, 프탈로사이아닌 유도체, 또는 방향족 아민을 사용하여 형성된다. 전이 금속 산화물로서는 산화 몰리브데넘, 산화 바나듐, 산화 루테늄, 산화 텅스텐, 또는 산화 망가니즈 등을 들 수 있다. 프탈로사이아닌 유도체로서는 프탈로사이아닌 또는 금속 프탈로사이아닌 등을 들 수 있다. 방향족 아민으로서는 벤지딘 유도체 또는 페닐렌다이아민 유도체 등을 들 수 있다. 폴리싸이오펜 또는 폴리아닐린 등의 고분자 화합물을 사용할 수도 있고, 그 대표적인 예는 자기 도핑된 폴리싸이오펜인 폴리(에틸렌다이옥시싸이오펜)/폴리(스타이렌설폰산)이다. 또한, 폴리바이닐카바졸 및 그 유도체, 및 측쇄 또는 주쇄에 방향족 아민 골격 또는 π전자 과잉형 헤테로방향족 골격을 포함하는 폴리아릴렌 및 그 유도체 등을 예로 들 수 있다.
정공 주입층(151)으로서, 정공 수송 재료와 정공 수송 재료로부터 전자를 받는 특성을 갖는 재료의 복합 재료를 포함하는 층을 사용할 수도 있다. 또는 전자 수용성을 갖는 재료를 포함하는 층과 정공 수송 재료를 포함하는 층의 적층을 사용하여도 좋다. 정상(定常) 상태 또는 전계 존재하에서 이들 재료 사이를 전하가 이동할 수 있다. 전자 수용성을 갖는 재료의 예로서는 퀴노다이메테인 유도체, 클로라닐 유도체, 및 헥사아자트라이페닐렌 유도체 등의 유기 억셉터를 들 수 있다. 구체적인 예는 7,7,8,8-테트라사이아노-2,3,5,6-테트라플루오로퀴노다이메테인(약칭: F4-TCNQ), 클로라닐, 또는 2,3,6,7,10,11-헥사사이아노-1,4,5,8,9,12-헥사아자트라이페닐렌(약칭: HAT-CN) 등의 전자 흡인기(할로젠기 또는 사이아노기)를 갖는 화합물이다. 또는 제 4족 내지 제 8족 금속의 산화물 등의 전이 금속 산화물을 사용할 수도 있다. 구체적으로는 산화 바나듐, 산화 나이오븀, 산화 탄탈럼, 산화 크로뮴, 산화 몰리브데넘, 산화 텅스텐, 산화 망가니즈, 또는 산화 레늄 등을 사용할 수 있다. 특히, 산화 몰리브데넘은 대기 중에서 안정적이고 흡습성이 낮고 취급하기 쉽기 때문에 바람직하다.
정공 수송 재료로서는 전자보다 정공을 많이 수송하는 성질을 갖는 재료를 사용할 수 있고, 정공 이동도가 1×10-6cm2/Vs 이상인 재료가 바람직하다. 구체적으로는 발광층(150)에 사용할 수 있는 정공 수송 재료의 예로서 기재된 방향족 아민, 카바졸 유도체, 방향족 탄화수소, 또는 스틸벤 유도체 등을 사용할 수 있다. 또한, 정공 수송 재료는 고분자 화합물이어도 좋다.
[정공 수송층]
정공 주입층(151)과 발광층(150) 사이에 정공 수송층을 제공하여도 좋다. 정공 수송층은 정공 수송 재료를 포함하는 층이며 정공 주입층(151)의 재료의 예로서 든 정공 수송 재료 중 어느 것을 사용하여 형성할 수 있다. 정공 수송층(152)이 정공 주입층(151)으로 주입된 정공을 발광층(150)에 수송하는 기능을 갖기 위해서는, 정공 수송층(152)의 HOMO(highest occupied molecular orbital) 준위가 정공 주입층(151)의 HOMO 준위와 동등하거나 가까운 것이 바람직하다.
정공 수송 재료로서는 정공 이동도가 1×10-6cm2/Vs 이상인 물질을 사용하는 것이 바람직하다. 또한 이들 물질 이외에, 전자보다 정공을 많이 수송하는 성질을 갖는 임의의 물질을 사용하여도 좋다. 높은 정공 수송성을 갖는 물질을 포함하는 층은 단층에 한정되지 않고, 상술한 물질을 포함하는 2층 이상의 층을 적층하여도 좋다.
[전자 수송층]
전자 수송층은 발광층(150)과 전자 주입층 사이에 제공되어도 좋다. 전자 수송층은 전자 주입층을 통하여 한 쌍의 전극 중 다른 쪽(도전막(138) 또는 도전막(144))으로부터 주입된 전자를 발광층(150)에 수송하는 기능을 갖는다. 전자 수송 재료로서 정공보다 전자를 많이 수송하는 성질을 갖는 재료를 사용할 수 있고, 전자 이동도가 1×10-6cm2/Vs 이상인 재료가 바람직하다. 전자를 받기 쉬운 재료(전자 수송성을 갖는 재료)로서는, 질소 함유 헤테로방향족 화합물 등의 π전자 부족형 헤테로방향족 화합물 또는 금속 착체 등을 사용할 수 있다. 구체적으로는, 발광층(150)에 사용할 수 있는 전자 수송 재료로서 기재된 퀴놀린 배위자, 벤조퀴놀린 배위자, 옥사졸 배위자, 및 싸이아졸 배위자를 갖는 금속 착체가 있다. 또한, 옥사다이아졸 유도체, 트라이아졸 유도체, 페난트롤린 유도체, 피리딘 유도체, 바이피리딘 유도체, 및 피리미딘 유도체 등을 들 수 있다. 또한, 폴리페닐렌, 폴리플루오렌, 및 그 유도체 등의 고분자 화합물을 사용하여도 좋다. 1×10-6cm2/Vs 이상의 전자 이동도를 갖는 물질이 바람직하다. 또한 정공 수송성보다 높은 전자 수송성을 가지면, 상술한 물질 이외의 물질을 사용하여도 좋다. 전자 수송층은 단층에 한정되지 않고, 상술한 물질을 포함하는 2층 이상의 적층을 포함하여도 좋다.
전자 수송층과 발광층(150) 사이에, 전자 캐리어의 이동을 제어하는 층을 제공하여도 좋다. 이는 높은 전자 트랩핑성을 갖는 소량의 물질을 상술한 바와 같은 높은 전자 수송성을 갖는 재료에 첨가함으로써 형성된 층이고, 상기 층은 전자 캐리어의 수송을 억제함으로써 캐리어 밸런스를 조정할 수 있다. 이러한 구조는 발광층을 전자가 통과하는 경우에 발생하는 문제(소자 수명의 저하 등)를 방지하는 데 매우 효과적이다.
[전자 주입층]
전자 주입층(154)은 도전막(144)으로부터의 전자 주입의 장벽을 저감하여 전자 주입을 촉진하는 기능을 갖고, 예를 들어 제 1족 금속 또는 제 2족 금속, 또는 이들 금속 중 어느 것의 산화물, 할로젠화물, 또는 탄산염을 사용하여 형성할 수 있다. 또는, 전자 수송 재료(상술하였음) 및 전자 수송 재료에 대하여 전자를 공여하는 성질을 갖는 재료를 포함하는 복합 재료를 사용할 수도 있다. 전자 공여성을 갖는 재료로서는 제 1족 금속, 제 2족 금속, 또는 이들 금속 중 어느 것의 산화물 등을 들 수 있다. 구체적으로는, 플루오린화 리튬(LiF), 플루오린화 소듐(NaF), 플루오린화 세슘(CsF), 플루오린화 칼슘(CaF2), 또는 리튬 산화물(LiOx) 등의 알칼리 금속, 알칼리 토금속, 또는 그 화합물을 사용할 수 있다. 또는, 플루오린화 어븀(ErF3)과 같은 희토류 금속 화합물을 사용할 수 있다. 전자화물(electride)은 전자 주입층(154)에 사용되어도 좋다. 전자화물의 예에는 산화 칼슘-산화 알루미늄에 높은 농도로 전자를 첨가한 물질이 포함된다. 전자 주입층(154)은 전자 수송층에 사용할 수 있는 물질을 사용하여 형성할 수 있다.
전자 주입층(154)에는 유기 화합물과 전자 공여체(도너)를 혼합한 복합 재료를 사용하여도 좋다. 이러한 복합 재료는 전자 공여체에 의하여 유기 화합물에서 전자가 발생하기 때문에, 전자 주입성 및 전자 수송성이 우수하다. 이 경우, 유기 화합물은 발생한 전자의 수송이 우수한 재료인 것이 바람직하다. 구체적으로는, 예를 들어 상술한 전자 수송층을 형성하는 물질(예를 들어, 금속 착체 및 헤테로방향족 화합물)을 사용할 수 있다. 전자 공여체로서는 유기 화합물에 대하여 전자 공여성을 나타내는 물질을 사용하여도 좋다. 구체적으로는 알칼리 금속, 알칼리 토금속, 및 희토류 금속이 바람직하고, 리튬, 소듐, 세슘, 마그네슘, 칼슘, 어븀, 및 이터븀 등을 들 수 있다. 또한, 알칼리 금속 산화물 또는 알칼리 토금속 산화물이 바람직하고, 리튬 산화물, 칼슘 산화물, 및 바륨 산화물 등을 들 수 있다. 산화 마그네슘 등의 루이스 염기를 사용할 수도 있다. 테트라싸이아풀발렌(약칭: TTF) 등의 유기 화합물을 사용할 수도 있다.
또한 상술한 발광층, 정공 주입층, 정공 수송층, 전자 수송층, 및 전자 주입층은 각각 증착법(진공 증착법을 포함함), 잉크젯법, 도포법, 노즐 인쇄법, 또는 그라비어 인쇄법 등에 의하여 형성할 수 있다. 상술한 재료 외에, 발광층, 정공 주입층, 정공 수송층, 전자 수송층, 및 전자 주입층에는 퀀텀닷(quantum dot) 등의 무기 화합물을 사용하여도 좋다.
퀀텀닷을 형성하는 재료의 예에는, 제 14족 원소, 복수의 제 14족 원소의 화합물, 제 15족 원소, 제 16족 원소, 제 4족 내지 제 14족 및 제 16족 원소 중 어느 것에 속하는 원소의 화합물, 제 2족 원소와 제 16족 원소의 화합물, 제 13족 원소와 제 15족 원소의 화합물, 제 13족 원소와 제 17족 원소의 화합물, 제 14족 원소와 제 15족 원소의 화합물, 제 11족 원소와 제 17족 원소의 화합물, 산화 철, 산화 타이타늄, 칼코게나이드스피넬, 및 반도체 클러스터가 포함된다.
한정되지 않지만, 구체적인 예에는, 셀레늄화 카드뮴(CdSe); 황화 카드뮴(CdS); 텔루륨화 카드뮴(CdTe); 셀레늄화 아연(ZnSe); 산화 아연(ZnO); 황화 아연(ZnS); 텔루륨화 아연(ZnTe); 황화 수은(HgS); 셀레늄화 수은(HgSe); 텔루륨화 수은(HgTe); 비소화 인듐(InAs); 인화 인듐(InP); 비소화 갈륨(GaAs); 인화 갈륨(GaP); 질화 인듐(InN); 질화 갈륨(GaN); 안티모니화 인듐(InSb); 안티모니화 갈륨(GaSb); 인화 알루미늄(AlP); 비소화 알루미늄(AlAs); 안티모니화 알루미늄(AlSb); 셀레늄화 납(II)(PbSe); 텔루륨화 납(II)(PbTe); 황화 납(II)(PbS); 셀레늄화 인듐(In2Se3); 텔루륨화 인듐(In2Te3); 황화 인듐(In2S3); 셀레늄화 갈륨(Ga2Se3); 황화 비소(III)(As2S3); 셀레늄화 비소(III)(As2Se3); 텔루륨화 비소(III)(As2Te3); 황화 안티모니(III)(Sb2S3); 셀레늄화 안티모니(III)(Sb2Se3); 텔루륨화 안티모니(III)(Sb2Te3); 황화 비스무트(III)(Bi2S3); 셀레늄화 비스무트(III)(Bi2Se3); 텔루륨화 비스무트(III)(Bi2Te3); 실리콘(Si); 탄소화 실리콘(SiC); 저마늄(Ge); 주석(Sn); 셀레늄(Se); 텔루륨(Te); 붕소(B); 탄소(C); 인(P); 질화 붕소(BN); 인화 붕소(BP); 비소화 붕소(BAs); 질화 알루미늄(AlN); 황화 알루미늄(Al2S3); 황화 바륨(BaS); 셀레늄화 바륨(BaSe); 텔루륨화 바륨(BaTe); 황화 칼슘(CaS); 셀레늄화 칼슘(CaSe); 텔루륨화 칼슘(CaTe); 황화 베릴륨(BeS); 셀레늄화 베릴륨(BeSe); 텔루륨화 베릴륨(BeTe); 황화 마그네슘(MgS); 셀레늄화 마그네슘(MgSe); 황화 저마늄(GeS); 셀레늄화 저마늄(GeSe); 텔루륨화 저마늄(GeTe); 황화 주석(IV)(SnS2); 황화 주석(II)(SnS); 셀레늄화 주석(II)(SnSe); 텔루륨화 주석(II)(SnTe); 산화 납(II)(PbO); 플루오린화 구리(I)(CuF); 염화 구리(I)(CuCl); 브로민화 구리(I)(CuBr); 아이오딘화 구리(I)(CuI); 산화 구리(I)(Cu2O); 셀레늄화 구리(I)(Cu2Se); 산화 니켈(II)(NiO); 산화 코발트(II)(CoO); 황화 코발트(II)(CoS); 사산화삼철(Fe3O4); 황화 철(II)(FeS); 산화 망가니즈(II)(MnO); 황화 몰리브데넘(IV)(MoS2); 산화 바나듐(II)(VO); 산화 바나듐(IV)(VO2); 산화 텅스텐(IV)(WO2); 산화 탄탈럼(V)(Ta2O5); 산화 타이타늄(예를 들어 TiO2, Ti2O5, Ti2O3, 또는 Ti5O9); 산화 지르코늄(ZrO2); 질화 실리콘(Si3N4); 질화 저마늄(Ge3N4); 산화 알루미늄(Al2O3); 타이타늄산 바륨(BaTiO3); 셀레늄, 아연, 및 카드뮴의 화합물(CdZnSe); 인듐, 비소, 및 인의 화합물(InAsP); 카드뮴, 셀레늄, 및 황의 화합물(CdSeS); 카드뮴, 셀레늄, 및 텔루륨의 화합물(CdSeTe); 인듐, 갈륨, 및 비소의 화합물(InGaAs); 인듐, 갈륨, 및 셀레늄의 화합물(InGaSe); 인듐, 셀레늄, 및 황의 화합물(InSeS); 구리, 인듐, 및 황의 화합물(예를 들어; CuInS2); 및 이들의 조합이 포함된다. 조성이 임의의 비율로 나타내어지는, 소위 합금형 퀀텀닷을 사용하여도 좋다. 예를 들어, CdS x Se1 - x (x는 0 이상 1 이하의 임의의 수)로 나타내어지는 합금형 퀀텀닷은 x를 변화시킴으로써 발광 파장을 바꿀 수 있기 때문에, 청색광을 얻기에 유효한 수단이다.
퀀텀닷으로서는 코어형 퀀텀닷, 코어 셸 퀀텀닷, 및 코어 멀티셸 퀀텀닷 등 중 어느 것을 사용할 수 있다. 또한 더 넓은 밴드갭을 갖는 제 2 무기 재료로 형성되는 셸로 코어가 덮어지면, 나노 결정의 표면에 존재하는 결함 및 댕글링 본드의 영향을 저감할 수 있다. 이러한 구조는 발광의 양자 효율을 크게 향상시킬 수 있기 때문에 코어 셸 또는 코어 멀티셸 퀀텀닷을 사용하는 것이 바람직하다. 셸의 재료의 예에는, 황화 아연(ZnS) 및 산화 아연(ZnO)이 포함된다.
퀀텀닷은 표면 원자의 비율이 높기 때문에 높은 반응성을 갖고 응집하기 쉽다. 이러한 이유로 퀀텀닷의 표면에는 보호제가 부착 또는 보호기가 제공되는 것이 바람직하다. 상기 보호제의 부착 또는 상기 보호기의 제공에 의하여 응집을 방지하고 용매에 대한 용해성을 높일 수 있다. 반응성을 저감시키고 전기적 안정성을 향상시킬 수도 있다. 보호제(또는 보호기)의 예에는 폴리옥시에틸렌라우릴에터, 폴리옥시에틸렌스테아릴에터, 및 폴리옥시에틸렌오레일에터 등의 폴리옥시에틸렌알킬에터류; 트라이프로필포스핀, 트라이뷰틸포스핀, 트라이헥실포스핀, 및 트라이옥틸포스핀 등의 트라이알킬포스핀류; 폴리옥시에틸렌 n-옥틸페닐에터 및 폴리옥시에틸렌 n-노닐페닐에터 등의 폴리옥시에틸렌알킬페닐에터류; 트라이(n-헥실)아민, 트라이(n-옥틸)아민, 및 트라이(n-데실)아민 등의 3급 아민류; 트라이프로필포스핀옥사이드, 트라이뷰틸포스핀옥사이드, 트라이헥실포스핀옥사이드, 트라이옥틸포스핀옥사이드, 및 트라이데실포스핀옥사이드 등의 유기 인 화합물; 폴리에틸렌글라이콜다이라우레이트 및 폴리에틸렌글라이콜다이스테아레이트 등의 폴리에틸렌글라이콜다이에스터류; 예를 들어 피리딘류, 루티딘류, 콜리딘류, 및 퀴놀린류 등의 함질소 방향족 화합물 등의 유기 질소 화합물; 헥실아민, 옥틸아민, 데실아민, 도데실아민, 테트라데실아민, 헥사데실아민, 및 옥타데실아민 등의 아미노알케인류; 다이뷰틸설파이드 등의 다이알킬설파이드류; 다이메틸설폭사이드 및 다이뷰틸설폭사이드 등의 다이알킬설폭사이드류; 예를 들어 싸이오펜 등의 함황 방향족 화합물 등의 유기 황 화합물; 팔미트산, 스테아르산, 및 오레산 등의 고급지방산; 알코올류; 소르비탄 지방산 에스터류; 지방산 변성 폴리에스터류; 3급 아민 변성 폴리우레탄류; 및 폴리에틸렌이민류가 포함된다.
퀀텀닷은 막대 형상의 퀀텀닷인 퀀텀 로드이어도 좋다. 퀀텀 로드는 c축 방향으로 편광된 지향성의 광을 방출하기 때문에, 퀀텀 로드를 발광 재료로서 사용하여 외부 양자 효율이 더 높은 발광 소자를 얻을 수 있다.
발광층의 발광 재료로서 퀀텀닷을 사용하는 경우, 발광층의 두께는 3nm 내지 100nm, 바람직하게는 10nm 내지 100nm로 설정하고, 발광층은 퀀텀닷의 1volume% 내지 100volume%를 포함한다. 다만 발광층은 퀀텀닷으로 구성되는 것이 바람직하다. 발광 재료로서 퀀텀닷을 호스트 재료에 분산시키는 발광층을 형성하기 위해서는, 호스트 재료에 퀀텀닷을 분산 또는 호스트 재료와 퀀텀닷을 적절한 액체 매체에 용해 또는 분산시킨 후 웨트 프로세스(예를 들어 스핀 코팅법, 캐스트법, 다이 코팅법, 블레이드 코팅법, 롤 코팅법, 잉크젯법, 인쇄법, 스플레이 코팅법, 커튼 코팅법, 또는 랭뮤어-블라젯법(Langmuir-Blodgett method))를 채용하면 좋다.
웨트 프로세스에 사용되는 액체 매체의 예는 메틸에틸케톤 및 사이클로헥사논 등의 케톤류; 아세트산에틸 등의 지방산에스터류; 다이클로로벤젠 등의 할로젠화 탄화수소류; 톨루엔, 자일렌, 메시틸렌, 및 사이클로헥실벤젠 등의 방향족 탄화수소류; 사이클로헥세인, 데칼린, 및 도데케인 등의 지방족 탄화수소류; 다이메틸폼아마이드(DMF); 또는 다이메틸설폭사이드(DMSO) 등이 있다.
[한 쌍의 전극]
도전막(138 및 144)은 각 발광 소자의 양극 및 음극으로서 기능한다. 도전막(138 및 144)은 예를 들어 금속, 합금, 또는 도전성 화합물, 또는 이들의 혼합물 또는 적층체를 사용하여 형성할 수 있다.
실시형태 1에서 기재한 재료에 더하여, 아래에서 기재하는 재료를 도전막(138) 및 도전막(133)에 사용하여도 좋다.
도전막들(138 및 144) 중 하나는 광을 반사하는 기능을 갖는 도전 재료를 사용하여 형성되는 것이 바람직하다. 도전 재료의 예에는 알루미늄(Al) 및 Al을 포함하는 합금이 포함된다. Al을 포함하는 합금의 예에는 Al 및 L(L은 타이타늄(Ti), 네오디뮴(Nd), 니켈(Ni), 및 란타넘(La) 중 하나 이상을 나타냄)을 포함하는 합금이 포함되고, Al 및 Ti를 포함하는 합금 및 Al, Ni, 및 La를 포함하는 합금 등이다. 알루미늄은 저항이 낮고 광의 반사율이 높다. 알루미늄은 지각(地殼)에 대량으로 포함되고 저렴하기 때문에 알루미늄을 사용한 발광 소자는 저렴한 비용으로 제작할 수 있다. 또는, 은(Ag), 또는 Ag와 N(N은 이트륨(Y), Nd, 마그네슘(Mg), 이터븀(Yb), Al, Ti, 갈륨(Ga), 아연(Zn), 인듐(In), 텅스텐(W), 망가니즈(Mn), 주석(Sn), 철(Fe), Ni, 구리(Cu), 팔라듐(Pd), 이리듐(Ir), 또는 금(Au) 중 하나 이상을 나타냄)의 합금 등을 사용할 수 있다. 은을 포함하는 합금의 예에는 은, 팔라듐, 및 구리를 포함하는 합금, 은 및 구리를 포함하는 합금, 은 및 마그네슘을 포함하는 합금, 은 및 니켈을 포함하는 합금, 은 및 금을 포함하는 합금, 및 은 및 이터븀을 포함하는 합금 등이 포함된다. 그 이외에 텅스텐, 크로뮴(Cr), 몰리브데넘(Mo), 구리, 또는 타이타늄 등의 전이 금속을 사용할 수 있다.
발광층으로부터 방출되는 광은 도전막(138) 및/또는 도전막(144)을 통하여 추출된다. 그러므로 도전막들(138 및 144) 중 적어도 하나는 광을 투과시키는 기능을 갖는 도전 재료를 사용하여 형성되는 것이 바람직하다. 도전 재료의 예에는 가시광 투과율이 40% 이상 100% 이하, 바람직하게는 60% 이상 100% 이하이고, 저항률이 1×10-2Ω·cm 이하인 도전 재료가 포함된다.
도전막들(138 및 144) 각각은 광을 투과시키는 기능 및 광을 반사하는 기능을 갖는 도전 재료를 사용하여 형성하여도 좋다. 도전 재료의 예에는 20% 이상 80% 이하, 바람직하게는 40% 이상 70% 이하이고, 저항률이 1×10- 2Ω·cm 이하의 가시광 반사율을 갖는 도전 재료가 포함된다. 예를 들어 도전성의 금속 및 합금, 및 도전성 화합물 등을 1종류 이상 사용할 수 있다. 구체적으로는 인듐 주석 산화물(이후 ITO라고 함), 실리콘 또는 산화 실리콘을 포함하는 인듐 주석 산화물(ITSO), 산화 인듐-산화 아연(indium zinc oxide), 타이타늄을 포함하는 산화 인듐-주석 산화물, 인듐-타이타늄 산화물, 또는 산화 텅스텐 및 산화 아연을 포함하는 산화 인듐 등의 금속 산화물을 사용할 수 있다. 광을 투과시키는 두께(바람직하게는 1nm 이상 30nm 이하의 두께)를 가진 금속 박막을 사용할 수도 있다. 금속으로서는 Ag, Ag와 Al의 합금, Ag와 Mg의 합금, Ag와 Au의 합금, 또는 Ag와 Yb의 합금 등을 사용할 수 있다.
본 명세서 등에서는 광을 투과시키는 재료는 가시광을 투과시키고 도전성을 갖는 재료이어도 좋다. 상기 재료의 예에는 상술한 ITO로 대표되는 산화물 도전체에 더하여, 산화물 반도체, 및 유기 물질을 포함하는 유기 도전체가 포함된다. 유기 물질을 포함하는 유기 도전체의 예에는 유기 화합물과 전자 공여체(도너 재료)를 혼합한 복합 재료, 및 유기 화합물과 전자 수용체(억셉터 재료)를 혼합한 복합 재료가 포함된다. 또는 그래핀 등의 무기 탄소계 재료를 사용하여도 좋다. 상기 재료의 저항률은 바람직하게는 1×105Ω·cm 이하, 더 바람직하게는 1×104Ω·cm 이하이다.
또는, 도전막(138) 및/또는 도전막(144)은 이들 재료 중 2개 이상을 적층하여 형성하여도 좋다.
또한 광 추출 효율을 높이기 위하여, 광을 투과시키는 기능을 갖는 전극보다 높은 굴절률을 갖는 재료를 상기 전극과 접하여 형성하여도 좋다. 이러한 재료는 가시광을 투과시키는 기능을 가지면 도전 재료이어도 도전 재료가 아니어도 된다. 예를 들어, 상술한 산화물 도전체에 더하여, 산화물 반도체 및 유기 재료를 예로서 들 수 있다. 유기 재료의 예로서는 발광층, 정공 주입층, 정공 수송층, 전자 수송층, 및 전자 주입층의 재료를 들 수 있다. 또는 무기 탄소계 재료 또는 광이 투과될 정도로 얇은 금속막을 사용할 수 있다. 각각 굴절률이 높은 재료를 사용하여 형성되며 두께가 수nm 내지 수십nm인 복수의 층을 적층하여도 좋다.
도전막(138) 또는 도전막(144)이 음극으로서 기능하는 경우, 전극은 낮은 일함수(3.8eV 이하)를 갖는 재료를 포함하는 것이 바람직하다. 이 예에는 원소 주기율표의 제 1족 또는 제 2족에 속하는 원소(예를 들어 리튬, 소듐, 또는 세슘 등의 알칼리 금속, 칼슘 또는 스트론튬 등의 알칼리 토금속, 또는 마그네슘), 이들 원소 중 어느 것을 포함하는 합금(예를 들어 Ag-Mg 또는 Al-Li), 유로퓸(Eu) 또는 Yb 등의 희토류 금속, 이들 희토류 금속 중 어느 것을 포함하는 합금, 및 알루미늄 및 은을 포함하는 합금이 포함된다.
도전막(138 또는 144)을 양극으로서 사용하는 경우, 일함수가 높은(4.0eV 이상) 재료를 사용하는 것이 바람직하다.
또는 도전막(138 및 144)은 각각 광을 반사하는 기능을 갖는 도전 재료와 광을 투과시키는 기능을 갖는 도전 재료의 적층이어도 좋다. 이러한 구조는, 도전막(138 및 144)이 각 발광층으로부터 방출되는 원하는 파장의 광이 공진되고 강화되도록 광로의 길이를 조정하는 기능을 각각 가질 수 있으므로 바람직하다.
도전막(138 및 144)의 형성 방법으로서는 스퍼터링법, 증착법, 인쇄법, 도포법, MBE(molecular beam epitaxy)법, CVD법, 펄스 레이저 퇴적법, 또는 ALD(atomic layer deposition)법 등을 적절히 사용할 수 있다.
<5-2. 발광 소자의 제작 방법>
여기서는, 액적 토출법에 의한 EL층(142)의 형성 방법에 대하여 도 55의 (A) 내지 (D)를 참조하여 기재한다. 도 55의 (A) 내지 (D)는 EL층(142)의 형성 방법을 도시한 단면도이다.
도 55의 (A)는 절연막(136), 도전막(138), 및 절연막(140)이 위에 형성되는 기판을 도시한 것이다.
먼저, 절연막(140)의 개구인, 도전막(138)이 노출되어 있는 부분에, 액적 토출 장치(683)로부터 액적(684)을 토출하여, 조성물을 포함하는 층(685)을 형성한다. 액적(684)은 용매를 포함하는 조성물이며, 도전막(138)에 부착된다(도 55의 (B) 참조).
또한, 액적(684)의 토출 방법은 감압하에서 수행되어도 좋다.
그리고, 조성물을 포함하는 층(685)에서 용매를 제거하고, 얻어진 층을 고체화하여 EL층(142)을 형성한다(도 55의 (C) 참조).
용매는 건조 또는 가열에 의하여 제거되어도 좋다.
다음으로 EL층(142) 위에 도전막(144)을 형성함으로써 발광 소자(160)를 형성한다(도 55의 (D) 참조).
상술한 바와 같이 액적 토출법에 의하여 EL층(142)을 형성하면, 조성물을 선택적으로 토출할 수 있기 때문에 재료의 낭비를 저감할 수 있다. 또한, 성형을 위한 리소그래피 공정 등이 불필요하기 때문에 공정을 간략화할 수 있고, 비용 저감을 달성할 수 있다.
또한 도 55의 (A) 내지 (D)는 단층으로서 EL층(142)을 형성하는 공정을 도시한 것이다. 도 54에서 나타낸 바와 같이 EL층(142)이 발광층(150)에 더하여 기능층들을 포함할 때, 이들 층은 도전막(138) 측으로부터 순서대로 형성된다. 그 경우, 정공 주입층(151), 정공 수송층(152), 발광층(150), 전자 수송층(153), 및 전자 주입층(154)은 액적 토출법에 의하여 형성되어도 좋다. 또는, 정공 주입층(151), 정공 수송층(152), 및 발광층(150)은 액적 토출법에 의하여 형성되고, 한편으로 전자 수송층(153) 및 전자 주입층(154)은 증착법 등에 의하여 형성되어도 좋다. 발광층은 액적 토출법 및 증착법 등의 조합에 의하여 형성되어도 좋다.
정공 주입층(151)은 폴리(에틸렌다이옥시싸이오펜)/폴리(스타이렌설폰산)을 사용하여 예를 들어 액적 토출법 또는 스핀 코팅법 등의 도포법에 의하여 형성할 수 있다. 정공 수송층(152)은 정공 수송 재료, 예를 들어 폴리바이닐카바졸을 사용하여 예를 들어 액적 토출법 또는 스핀 코팅법 등의 도포법에 의하여 형성할 수 있다. 정공 주입층(151)의 형성 후 및 정공 수송층(152)의 형성 후에, 대기 분위기 또는 질소 등의 불활성 가스 분위기하에서 가열 처리를 수행하여도 좋다.
발광층(150)은 보라색 광, 청색 광, 청록색 광, 녹색 광, 황록색 광, 황색 광, 주황색 광, 및 적색 광 중 적어도 하나를 방출하는 고분자 화합물 또는 저분자 화합물을 사용하여 형성할 수 있다. 고분자 화합물 및 저분자 화합물로서는, 형광성 또는 인광성의 유기 화합물을 사용할 수 있다. 고분자 화합물 및 저분자 화합물이 용해된 용매를 사용함으로써, 발광층(150)을 액적 토출법 또는 스핀 코팅법 등의 도포법으로 형성할 수 있다. 발광층(150)의 형성 후에, 대기 분위기, 또는 질소 분위기 등의 불활성 가스 분위기하에서 가열 처리를 수행하여도 좋다. 형광성 또는 인광성 유기 화합물을 게스트 재료로서 사용함으로써, 게스트 재료는, 게스트 재료보다 높은 여기 에너지를 갖는 고분자 화합물 또는 저분자 화합물에 분산되어도 좋다. 발광층(150)은 발광성 유기 화합물을 단독으로 사용하여 퇴적되어도 좋다. 또는, 발광층(150)은 다른 물질을 혼합한 발광성 유기 화합물을 사용하여 퇴적하여도 좋다. 발광층(150)은 2층 구조를 가져도 좋다. 이 경우, 2층의 발광층의 각 층은 다른 층과 상이한 발광색인 발광성 유기 화합물을 포함하는 것이 바람직하다. 발광층(150)이 저분자 화합물을 사용하여 형성되면, 증착법을 사용할 수 있다.
전자 수송층(153)은 높은 전자 수송성을 갖는 물질을 사용하여 형성할 수 있다. 전자 주입층(154)은 높은 전자 주입성을 갖는 물질을 사용하여 형성할 수 있다. 또한 전자 수송층(153) 및 전자 주입층(154)은 증착법에 의하여 형성할 수 있다.
도전막(144)은 증착법에 의하여 형성할 수 있다. 도전막(144)은 투광성을 갖는 도전막을 사용하여 형성할 수 있다. 또는, 도전막(144)은 반사성 도전막 및 투광성 도전막을 포함하는 적층을 가져도 좋다.
상술한 액적 토출법은 잉크젯법 또는 노즐 인쇄법 등의, 조성물의 토출구를 구비한 노즐을 포함하는 수단, 또는 하나 또는 복수의 노즐을 갖는 헤드 등의 액적 토출 수단의 총칭이다.
<5-3. 액적 토출 장치>
다음으로, 액적 토출법에 사용하는 액적 토출 장치에 대하여 도 56을 참조하여 기재한다. 도 56은 액적 토출 장치(1400)를 도시한 개념도이다.
액적 토출 장치(1400)는 액적 토출 수단(1403)을 포함한다. 또한, 액적 토출 수단(1403)은 헤드(1405) 및 헤드(1412)를 구비한다.
헤드(1405 및 1412)는 컴퓨터(1410)에 의하여 제어되는 제어 수단(1407)에 접속되어, 미리 프로그램된 패턴을 묘화할 수 있다.
묘화는 예를 들어, 기판(1402) 위에 형성되는 마커(1411)에 기초한 타이밍에서 수행하여도 좋다. 또는, 기판(1402)의 외단부에 기초하여 기준점을 결정하여도 좋다. 여기서는, 촬상 수단(1404)에 의하여 마커(1411)를 검출하고, 화상 처리 수단(1409)에 의하여 디지털 신호로 변환한다. 그리고, 디지털 신호를 컴퓨터(1410)로 인식한 다음, 제어 신호를 생성하고 제어 수단(1407)으로 전송한다.
전하 결합 소자(CCD) 또는 상보형 금속 산화물 반도체(CMOS)를 사용한 이미지 센서 등을 촬상 수단(1404)으로서 사용할 수 있다. 또한 기판(1402) 위에 형성될 패턴의 정보는 기억 매체(1408)에 저장되어 있고, 이 정보에 기초하여 제어 신호가 제어 수단(1407)으로 전송됨으로써, 액적 토출 수단(1403)의 헤드(1405 및 1412)가 독립적으로 제어될 수 있다. 헤드(1405 및 1412)는 각각 재료 공급원(1413 및 1414)으로부터 파이프를 통하여, 토출하는 재료가 공급된다.
헤드(1405)의 내부는, 점선으로 나타낸 바와 같이 액상의 재료로 충전된 공간(1406) 및 토출구로서 기능하는 노즐이 제공되어 있다. 나타내어지지 않았지만, 헤드(1412)의 내부 구조는 헤드(1405)와 비슷하다. 헤드들(1405 및 1412)의 노즐의 크기가 서로 다르면, 상이한 폭을 가진 상이한 재료를 동시에 토출할 수 있다. 각 헤드는 토출할 수 있고 복수의 발광 재료를 묘화할 수 있다. 넓은 영역 위에 묘화하는 경우, 스루풋을 향상시키기 위하여 동일한 재료를 복수의 노즐로부터 동시에 토출하여 묘화된다. 대형 기판을 사용하는 경우, 헤드(1405 및 1412)는 도 56에서 화살표 X, Y, 및 Z로 가리킨 방향으로 기판을 자유로이 주사할 수 있고, 패턴을 묘화하는 영역을 자유로이 설정할 수 있다. 그러므로, 복수의 같은 패턴을 하나의 기판 위에 묘화할 수 있다.
조성물을 토출하는 단계는 감압하에서 수행해져도 좋다. 또한, 조성물을 토출할 때에 기판을 가열하여도 좋다. 조성물을 토출한 후, 건조 또는 베이킹, 또는 둘 다를 수행한다. 건조와 베이킹의 단계는 둘 다 가열 처리이지만, 목적, 온도, 및 시간에서 상이하다. 건조 및 베이킹의 단계는 상압하 또는 감압하에서 레이저 조사, 급속 열 처리(rapid thermal annealing), 또는 가열로를 사용한 가열 등에 의하여 수행해진다. 또한 가열 처리의 타이밍 및 가열 처리의 횟수는 특별히 한정되지 않는다. 건조 및 베이킹의 단계의 각각을 양호하게 수행하기 위한 온도는 기판의 재료 및 조성물의 성질에 의존한다.
상술한 바와 같이, EL층(142)은 액적 토출 장치를 사용하여 형성할 수 있다.
또한, 본 실시형태에서 기재된 구조는 다른 실시형태 중 어느 것과 적절히 조합되어 사용할 수 있다.
(실시형태 6)
본 실시형태에서, 본 발명의 일 형태에서 사용할 수 있는 산화물 반도체의 구성 및 구조에 대하여 도 57의 (A) 내지 (C) 내지 도 64를 참조하여 기재한다.
<6-1. 산화물 반도체의 조성>
산화물 반도체의 조성은 아래에서 기재한다.
산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 알루미늄, 갈륨, 이트륨, 또는 주석 등을 포함하는 것이 바람직하다. 또한, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 하나 이상의 원소를 포함하여도 좋다.
여기서, 산화물 반도체가 인듐, 원소 M, 및 아연을 포함하는 경우에 대하여 생각한다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등이다. 또는, 원소 M은 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등일 수 있다. 다만, 원소 M으로서, 상술한 원소 중 2개 이상을 조합하여 사용하여도 좋다.
먼저, 본 발명의 실시형태에 따른 산화물 반도체에 포함되는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위에 대하여 도 57의 (A) 내지 (C)를 참조하여 기재한다. 또한 산소 원자의 비율은 나타내지 않았다. 산화물 반도체에 포함되는 인듐, 원소 M, 및 아연의 원자수비의 항을 각각 [In], [M], 및 [Zn]으로 나타낸다.
도 57의 (A) 내지 (C)에서, 파선은 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):1(-1≤α≤1)인 라인, 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):2인 라인, 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):3인 라인, 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):4인 라인, 그리고 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):5인 라인을 나타낸다.
일점쇄선은 원자수비 [In]:[M]:[Zn]이 1:1:β(β≥0)인 라인, 원자수비 [In]:[M]:[Zn]이 1:2:β인 라인, 원자수비 [In]:[M]:[Zn]이 1:3:β인 라인, 원자수비 [In]:[M]:[Zn]이 1:4:β인 라인, 원자수비 [In]:[M]:[Zn]이 2:1:β인 라인, 그리고 원자수비 [In]:[M]:[Zn]이 5:1:β인 라인을 나타낸다.
이점쇄선은 원자수비 [In]:[M]:[Zn]이 (1+γ):2:(1-γ)(-1≤γ≤1)을 나타내는 라인이다. 도 57의 (A) 내지 (C)에 나타낸, 원자수비 [In]:[M]:[Zn]이 0:2:1 또는 그 근방의 원자수비를 갖는 산화물 반도체는 스피넬 결정 구조를 갖기 쉽다.
도 57의 (A) 및 (B)는 본 발명의 일 형태의 산화물 반도체에 포함되는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위의 예를 나타낸다.
도 58은 원자수비 [In]:[M]:[Zn]이 1:1:1인 InMZnO4의 결정 구조의 예를 나타낸다. 도 58에 나타낸 결정 구조는 b축에 평행한 방향으로부터 관찰된 InMZnO4이다. 또한 M, Zn, 및 산소를 포함하는 층(이후, 이 층을 "(M, Zn)층"이라고 함)에서의 금속 원소는 원소 M 또는 아연을 나타낸다. 이 경우, 원소 M의 비율은 아연의 비율과 같다. 원소 M 및 아연은 서로 치환할 수 있고, 이들의 배열은 불규칙하다.
InMZnO4는 층상의 결정 구조(층상 구조라고도 함)를 갖고, 도 58에 나타낸 바와 같이 원소 M, 아연, 및 산소를 포함하는 (M, Zn)층 2개걸러 인듐 및 산소를 포함하는 층(이후 In층이라고 함) 하나를 포함한다.
인듐 및 원소 M은 서로 치환할 수 있다. 따라서, (M, Zn)층의 원소 M이 인듐과 치환될 때 상기 층을 (In, M, Zn)층이라고 할 수도 있다. 이러한 경우, (In, M, Zn)층 2개걸러 In층 하나를 포함하는 층상 구조가 얻어진다.
원자수비 [In]:[M]:[Zn]이 1:1:2인 산화물은, (M, Zn)층 3개걸러 In층 하나를 포함하는 층상 구조를 갖는다. 바꿔 말하면, [Zn]이 [In] 및 [M]보다 높으면, 산화물이 결정화될 때 In층에 대한 (M, Zn)층의 비율이 높아진다.
또한 산화물에서 하나의 In층에 대한 (M, Zn)층의 개수가 정수가 아닌 경우, 산화물은 하나의 In층에 대한 (M, Zn)층의 개수가 정수인 복수의 종류의 층상 구조를 가질 경우가 있다. 예를 들어, [In]:[M]:[Zn]=1:1:1.5인 경우, 산화물은 (M, Zn)층 2개걸러 In층 하나를 포함하는 층상 구조 및 (M, Zn)층 3개걸러 In층 하나를 포함하는 층상 구조의 혼합을 가져도 좋다.
예를 들어, 산화물을 스퍼터링 장치로 형성하는 경우, 타깃의 원자수비에서 벗어난 원자수비를 갖는 막이 형성된다. 특히, 퇴적 시의 기판 온도에 따라서는 타깃의 [Zn]보다 막의 [Zn]이 작아질 수 있다.
산화물에는 복수의 상(phase)(예를 들어, 2상 또는 3상)이 존재하는 경우가 있다. 예를 들어, 0:2:1에 가까운 원자수비 [In]:[M]:[Zn]을 가지면, 스피넬 결정 구조 및 층상 결정 구조의 2상이 존재하기 쉽다. 또한, 1:0:0에 가까운 원자수비 [In]:[M]:[Zn]을 가지면, 빅스비아이트(bixbyite) 결정 구조 및 층상 결정 구조의 2상이 존재하기 쉽다. 산화물에 복수의 상이 존재하는 경우, 다른 결정 구조들 사이에 결정립계가 형성될 수 있다.
또한, 더 높은 비율로 인듐을 포함하는 산화물 반도체는 높은 캐리어 이동도(전자 이동도)를 가질 수 있다. 이는, 인듐, 원소 M, 및 아연을 포함하는 산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고 있고, 산화물 반도체 내의 인듐의 함유율이 증가될 때, 인듐 원자의 s궤도의 중첩이 커지므로, 인듐의 함유율이 높은 산화물 반도체는 인듐의 함유율이 낮은 산화물 반도체보다 높은 캐리어 이동도를 갖기 때문이다.
한편, 산화물 내의 인듐의 함유율 및 아연의 함유율이 낮아질 때, 캐리어 이동도가 낮아진다. 따라서, [In]:[M]:[Zn]=0:1:0 및 그 근방의 원자수비(예를 들어, 도 57의 (C)의 영역 C)를 가지면, 절연성이 좋아진다.
따라서, 본 발명의 일 형태에서의 산화물은 도 57의 (A)의 영역 A로 나타내어지는 원자수비를 갖는 것이 바람직하다. 상기 원자수비를 가지면, 캐리어 이동도가 높고 결정립계가 적은 층상 구조가 쉽게 얻어진다.
도 57의 (B)의 영역 B는 [In]:[M]:[Zn]=4:2:3 또는 4:2:4.1 및 그 근방의 원자수비를 나타낸다. 상기 근방에는 [In]:[M]:[Zn]=5:3:4의 원자수비가 포함된다. 영역 B로 나타내어지는 원자수비를 갖는 산화물은 특히 높은 결정성 및 높은 캐리어 이동도를 갖는 우수한 산화물이다.
또한 산화물이 층상 구조를 형성하는 조건은 원자수비에 의하여 일의적으로 결정되지 않는다. 원자수비 사이에서 층상 구조의 형성의 어려움의 정도에 차이가 있다. 같은 원자수비를 갖더라도, 층상 구조가 형성되는지 여부는 형성 조건에 따른다. 따라서, 도시된 영역은 각각 산화물이 층상 구조를 갖는 원자수비를 나타내고, 영역 A 내지 C의 경계는 명확하지 않다.
<6-2. 산화물 반도체의 캐리어 밀도>
다음으로, 산화물 반도체의 캐리어 밀도에 대하여 아래에서 기재한다.
산화물 반도체의 캐리어 밀도에 영향을 미치는 인자의 예에는 산화물 반도체 내의 산소 빈자리(VO) 및 불순물이 포함된다.
산화물 반도체 내의 산소 빈자리의 양이 많아질수록, 수소가 상기 산소 빈자리와 결합될 때(이 상태를 VOH라고도 함) 결함 준위의 밀도가 높아진다. 산화물 반도체 내의 불순물의 양이 증가되면 결함 준위의 밀도도 높아진다. 따라서, 산화물 반도체 내의 결함 준위의 밀도를 제어함으로써, 산화물 반도체의 캐리어 밀도를 제어할 수 있다.
채널 영역에 산화물 반도체를 사용한 트랜지스터에 대하여 아래에서 기재한다.
트랜지스터의 문턱 전압의 음 방향으로의 변동을 억제 또는 트랜지스터의 오프 상태 전류를 저감하기 위해서는, 산화물 반도체의 캐리어 밀도를 저감시키는 것이 바람직하다. 산화물 반도체의 캐리어 밀도를 저감하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감시켜 결함 준위의 밀도를 저감시킬 수 있다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위의 밀도가 낮은 상태를 고순도 진성 또는 실질적으로 고순도 진성 상태라고 한다. 고순도 진성인 산화물 반도체의 캐리어 밀도는 8×1015cm-3 미만, 바람직하게는 1×1011cm-3 미만, 더 바람직하게는 1×1010cm-3 미만이고 1×10-9cm-3 이상이다.
한편, 트랜지스터의 온 상태 전류를 향상시키거나 트랜지스터의 전계 효과 이동도를 향상시키기 위해서는, 산화물 반도체의 캐리어 밀도를 높이는 것이 바람직하다. 산화물 반도체의 캐리어 밀도를 높이기 위해서는, 산화물 반도체 내의 불순물 농도 또는 결함 준위의 밀도를 약간 증가시킨다. 또는, 산화물 반도체의 밴드 갭을 좁히는 것이 바람직하다. 예를 들어, 트랜지스터의 I d-V g 특성의 양호한 온/오프비가 얻어지는 범위에 있어서 불순물 농도가 약간 높거나 결함 준위의 밀도가 약간 높은 산화물 반도체를 실질적으로 진성으로 간주할 수 있다. 또한, 전자 친화력이 높으므로 밴드 갭이 좁아져 열적으로 여기된 전자(캐리어)의 밀도가 증가된 산화물 반도체를 실질적으로 진성으로 간주할 수 있다. 또한 전자 친화력이 더 높은 산화물 반도체를 사용한 트랜지스터는 더 낮은 문턱 전압을 갖는다.
캐리어 밀도가 증가된 산화물 반도체는 어느 정도 n형 도전형을 갖고 있기 때문에, 이를 "slightly-n" 산화물 반도체라고 할 수 있다.
실질적으로 진성인 산화물 반도체의 캐리어 밀도는 1×105cm-3 이상 1×1018cm-3 미만이 바람직하고, 1×107cm-3 이상 1×1017cm-3 이하가 더 바람직하고, 1×109cm-3 이상 5×1016cm-3 이하가 더욱 바람직하고, 1×1010cm-3 이상 1×1016cm-3 이하가 더욱더 바람직하고, 1×1011cm-3 이상 1×1015cm-3 이하가 보다 바람직하다.
실질적으로 진성인 산화물 반도체의 사용은 트랜지스터의 신뢰성을 향상시킬 경우가 있다. 여기서, 채널 영역에 산화물 반도체를 사용한 트랜지스터의 신뢰성의 이유를 도 59를 참조하여 기재한다. 도 59는 채널 영역에 산화물 반도체를 사용한 트랜지스터의 에너지 밴드도이다.
도 59에서, GE, GI, OS, 및 SD는 각각 게이트 전극, 게이트 절연막, 산화물 반도체, 및 소스/드레인 전극을 말한다. 바꿔 말하면, 도 59는 게이트 전극, 게이트 절연막, 산화물 반도체, 및 산화물 반도체와 접하는 소스/드레인 전극의 에너지 밴드의 예를 나타낸 것이다.
도 59에서, 산화 실리콘막 및 In-Ga-Zn 산화물이 각각 게이트 절연막 및 산화물 반도체에 사용된다. 산화 실리콘막 내에 형성될 수 있는 결함의 전이 레벨(εf)은 게이트 절연막의 전도대 하단으로부터 약 3.1eV 떨어진 위치에 형성되는 것으로 가정한다. 또한, 게이트 전압(Vg)의 경우의 산화물 반도체와 산화 실리콘막의 계면에서의 산화 실리콘막의 페르미 준위(Ef)는 게이트 절연막의 전도대 하단으로부터 약 3.6eV 떨어진 위치에 형성되는 것으로 가정한다. 또한 산화 실리콘막의 페르미 준위는 게이트 전압에 의존하여 변동된다. 예를 들어, 산화물 반도체와 산화 실리콘막의 계면에서의 산화 실리콘막의 페르미 준위(Ef)는 게이트 전압이 커질수록 낮아진다. 도 59에서의 흰색 동그라미 및 x는 각각 전자(캐리어) 및 산화 실리콘막 내의 결함 준위를 나타낸다.
도 59에 나타낸 바와 같이, 게이트 전압을 인가하는 동안에 캐리어의 열여기가 일어나면, 결함 준위(도면 중의 X)에 의하여 캐리어가 트랩되고, 결함 준위의 전하 상태가 양('+')으로부터 중성('0')으로 변화된다. 바꿔 말하면, 산화 실리콘막의 페르미 준위(Ef)에 상술한 열여기 에너지를 더함으로써 얻은 값이 결함의 전이 레벨(εf)보다 높아지는 경우에는, 산화 실리콘막 내의 결함 준위의 전하 상태는 양으로부터 중성으로 변화되어, 트랜지스터의 문턱 전압이 양의 방향으로 변동된다.
산화물 반도체를 높은 전자 친화력을 가진 다른 산화물 반도체와 치환할 때, 게이트 절연막과 산화물 반도체의 계면의 폐르미 준위는 변화될 수 있다. 상술한 바와 같이 전자 친화력이 다른 산화물 반도체를 사용하면, 게이트 절연막과 산화물 반도체의 계면 또는 상기 계면의 근방에서 게이트 절연막의 전도대 하단은 상대적으로 높게 된다. 이 경우, 게이트 절연막 내에 형성될 수 있는 결함 준위(도 59 중의 x)도 상대적으로 높아져 게이트 절연막의 페르미 준위와 산화물 반도체의 페르미 준위의 에너지 차이가 커진다. 상기 에너지 차이가 커짐에 의하여 게이트 절연막 내에 트랩되는 전하가 저감된다. 예를 들어, 산화 실리콘막 내에 형성될 수 있는 결함 준위의 전하 상태의 변화가 작어져, 게이트 바이어스열(Gate Bias Temperature: GBT) 스트레스에 의한 트랜지스터의 문턱 전압의 변화를 저감할 수 있다.
또한 산화물 반도체를 트랜지스터의 채널 영역에 사용하면, 결정립계에서의 캐리어 산란 등을 저감시킬 수 있어, 트랜지스터는 높은 전계 효과 이동도를 가질 수 있다. 또한, 트랜지스터는 높은 신뢰성을 가질 수 있다.
산화물 반도체 내의 결함 준위에 의하여 트랩된 전하는 방출되는 데 긴 시간이 걸리고, 고정 전하처럼 작용될 수 있다. 따라서, 산화물 반도체에 채널 영역이 형성되고 높은 불순물 농도 및 높은 결함 준위 밀도를 갖는 트랜지스터는 불안정한 전기 특성을 가질 수 있다.
트랜지스터의 안정적인 전기 특성을 얻기 위해서는, 산화물 반도체 내의 불순물 농도를 저감시키는 것이 효과적이다. 산화물 반도체의 불순물 농도를 저감하기 위해서는, 산화물 반도체에 인접한 막의 불순물 농도를 저감하는 것이 바람직하다. 불순물의 예로서는, 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 및 실리콘 등을 들 수 있다.
<6-3. 산화물 반도체의 구조>
다음으로, 산화물 반도체의 구조를 기재한다.
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예에는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS가 포함된다.
비정질 구조는 일반적으로, 등방적이고 불균질 구조를 갖지 않고, 준안정 상태에 있고 원자 배치가 고정되어 있지 않고, 결합 각도가 유연하고, 단거리 질서를 갖지만 장거리 질서를 갖지 않는 등으로 생각되고 있다.
바꿔 말하면, 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체로 간주할 수는 없다. 또한, 등방적이지 않은 산화물 반도체(예를 들어, 미소한 영역에서 주기 구조를 갖는 산화물 반도체)를 완전한 비정질 산화물 반도체로 간주할 수는 없다. 한편, 등방적이지 않은 a-like OS는 공동(void)을 포함하는 불안정한 구조이다. 불안정하기 때문에, a-like OS는 비정질 산화물 반도체와 비슷한 물성을 갖는다.
[CAAC-OS]
먼저, CAAC-OS를 설명한다.
CAAC-OS는 산화물 반도체 중 하나이고, c축 배향된 복수의 결정부(펠릿이라고도 함)를 갖는다.
X선 회절(XRD: X-Ray Diffraction)에 의한 CAAC-OS의 분석에 대하여 기재한다. 예를 들어, 공간군 R-3m으로 분류되는 InGaZnO4 결정을 포함하는 CAAC-OS의 구조를 out-of-plane법에 의하여 분석하면, 도 60의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래하는 것으로, CAAC-OS의 결정이 c축 배향을 갖고 c축이 CAAC-OS막이 형성되는 면(형성면이라고도 함) 또는 CAAC-OS막의 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 가리킨다. 2θ가 31° 근방일 때의 피크에 더하여 2θ가 36° 근방일 때에 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는 공간군 Fd-3m으로 분류되는 결정 구조에 기인되므로, CAAC-OS에서는 이 피크가 나타나지 않는 것이 바람직하다.
한편으로 형성면에 평행한 방향으로 CAAC-OS에 X선을 입사시키는 in-plane법에 의한 CAAC-OS의 구조 분석에서는 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에서 유래한다. 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 시료를 회전시키면서 분석(φ스캔)을 수행한 경우, 도 60의 (B)에 나타낸 바와 같이, 피크는 명확하게 나타나지 않는다. 한편, 2θ를 56° 근방에 고정하고 단결정 InGaZnO4에 φ스캔을 수행한 경우, 도 60의 (C)에 나타낸 바와 같이, (110)면과 등가인 결정면에서 유래하는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 분석은 CAAC-OS에서 a축 및 b축의 방향이 불규칙한 것을 나타낸다.
다음으로, 전자 회절에 의하여 분석한 CAAC-OS에 대하여 기재한다. 예를 들어, InGaZnO4 결정을 포함하는 CAAC-OS에, 프로브 직경 300nm의 전자선을 CAAC-OS의 형성면에 평행한 방향으로 입사시키면, 도 60의 (D)의 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)을 얻을 수 있다. 회절 패턴은 InGaZnO4 결정의 (009)면에서 유래하는 스폿을 포함한다. 따라서, 전자 회절의 결과에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향을 갖고, c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되고 있는 것을 가리킨다. 한편으로 도 60의 (E)는 같은 시료에 대하여 프로브 직경이 300nm인 전자선을 시료 표면에 수직인 방향으로 입사함으로써 얻은 회절 패턴을 나타낸 것이다. 도 60의 (E)에서, 링형 회절 패턴이 관찰된다. 따라서, 프로브 직경 300nm의 전자선을 사용한 전자 회절의 결과에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 규칙적인 배향성을 갖지 않는 것을 가리킨다. 도 60의 (E)에서의 제 1 링은, InGaZnO4 결정의 (010)면 및 (100)면 등에서 유래한다. 도 60의 (E)에서의 제 2 링은 (110)면 등에서 유래한다.
투과형 전자 현미경(TEM: transmission electron microscope)을 사용하여 얻은 CAAC-OS의 명시야상과 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)에서는, 복수의 펠릿을 관찰할 수 있다. 그러나 고분해능 TEM 이미지에서도 펠릿들 사이의 경계, 즉 결정립계(grain boundary)는 명확히 관찰되지 않는 경우가 있다. 그러므로, CAAC-OS에서는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다.
도 61의 (A)는 시료 표면에 실질적으로 평행한 방향으로부터 관찰된 CAAC-OS의 단면의 고분해능 TEM 이미지를 나타낸 것이다. 고분해능 TEM 이미지는, 구면 수차 보정(spherical aberration corrector) 기능을 사용하여 얻는다. 구면 수차 보정 기능을 사용하여 얻은 고분해능 TEM 이미지를, 특히 Cs 보정 고분해능 TEM 이미지라고 한다. Cs 보정 고분해능 TEM 이미지는 예를 들어, 원자 분해능 분석 전자 현미경(JEM-ARM200F, JEOL Ltd. 제조)에 의하여 관찰할 수 있다.
도 61의 (A)는 금속 원자가 층상으로 배열되어 있는 펠릿을 나타낸 것이다. 도 61의 (A)는 펠릿의 크기가 1nm 이상 또는 3nm 이상인 것을 증명하고 있다. 그러므로, 펠릿을 나노 결정(nc: nanocrystal)이라고 할 수도 있다. 또한, CAAC-OS를, CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다. 펠릿은 CAAC-OS의 형성면 또는 상면의 요철을 반영하고 있으며, CAAC-OS의 형성면 또는 상면에 평행하다.
도 61의 (B) 및 (C)는 시료면에 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 도 61의 (D) 및 (E)는 도 61의 (B) 및 (C)를 화상 처리하여 얻은 이미지이다. 화상 처리의 방법은 다음과 같다. 도 61의 (B)의 화상은 FFT(fast Fourier transform)를 실시하여 FFT 이미지를 얻는다. 그리고, 얻어진 FFT 이미지에 대하여, 기준점으로부터 2.8nm-1 내지 5.0nm-1의 범위의 부분이 남도록 마스크 처리를 수행한다. 마스크 처리 후, FFT 이미지에 IFFT(inverse fast Fourier transform)를 실시하여 가공된 이미지를 얻는다. 이와 같이 얻어진 이미지를 FFT 필터링 이미지라고 한다. FFT 필터링 이미지는 Cs 보정 고분해능 TEM 이미지에서 주기 성분을 추출한 것이며, 격자 배열을 나타낸다.
도 61의 (D)에서는, 격자 배열이 흐트러진 부분을 파선으로 나타내었다. 파선으로 둘러싸인 영역이 하나의 펠릿에 상당한다. 파선으로 나타낸 부분이 펠릿들의 연결부이다. 파선은 육각형을 이루고, 이것은 펠릿이 육각형인 것을 의미한다. 또한, 펠릿의 형상은 반드시 정육각형인 것은 아니고, 비정육각형인 경우가 많다.
도 61의 (E)에서는, 격자 배열이 잘 배향된 영역과 격자 배열이 잘 배향된 또 다른 영역 사이의 부분을 점선으로 나타내고, 격자 배열의 방향을 파선으로 나타낸다. 점선 근방에서도 명확한 결정립계를 확인할 수 없다. 점선 부근의 격자점을 중심으로 하여 주위의 격자점을 연결하면, 예를 들어 변형된(distorted) 육각형, 변형된 오각형, 또는 변형된 칠각형을 형성할 수 있다. 즉, 격자 배열이 변형되도록 함으로써 결정립계의 형성이 억제된다. 이는, 아마도 a-b면 방향에서 원자 배열의 밀도가 낮은 것, 금속 원소의 대체로 인하여 원자간 결합 거리가 변화되는 것 등에 의하여 CAAC-OS는 변형이 허용될 수 있기 때문이다.
상술한 바와 같이, CAAC-OS는 c축 배향을 갖고, 그 펠릿들(나노 결정들)은 a-b면 방향에서 연결되어 있고, 그 결정 구조는 변형을 갖는다. 이러한 이유로, CAAC-OS를 CAA(c-axis-aligned a-b-plane-anchored) crystal을 포함하는 산화물 반도체이라고 할 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 불순물의 침입 또는 결함의 생성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이는, CAAC-OS는 적은 불순물 및 결함(예를 들어, 산소 빈자리)을 갖는 것을 의미한다.
또한 불순물이란 수소, 탄소, 실리콘, 또는 전이 금속(transition metal) 원소 등 산화물 반도체의 주성분 외의 원소를 의미한다. 예를 들어, 산화물 반도체의 일부를 구성하는 금속 원소보다 강한 산소에 대한 결합력을 갖는 원소(예를 들어 실리콘)는 산화물 반도체로부터 산소를 추출하고, 이에 따라 산화물 반도체의 원자 배열이 흐트러지거나 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은, 큰 원자 반경(또는 분자 반경)을 갖기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하고 결정성을 저하시킨다.
[nc-OS]
다음으로, nc-OS에 대하여 기재한다.
XRD에 의한 nc-OS의 분석에 대하여 기재한다. nc-OS의 구조를 out-of-plane법에 의하여 분석하면 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 갖지 않는다.
예를 들어, InGaZnO4 결정을 포함하는 박편화된 nc-OS의 두께가 34nm인 영역에, 프로브 직경 50nm의 전자선을 형성면에 평행한 방향으로 입사시키면, 도 62의 (A)에 나타낸 링 형상의 회절 패턴(나노빔 전자 회절 패턴)이 관측된다. 도 62의 (B)는 같은 시료에 프로브 직경 1nm의 전자선을 입사시켜 얻은 회절 패턴(나노빔 전자 회절 패턴)을 나타낸 것이다. 도 62의 (B)에서, 복수의 스폿이 링 형상의 영역에서 관측된다. 즉, nc-OS의 질서성은 프로브 직경 50nm의 전자선을 사용하면 관찰되지 않지만, 프로브 직경 1nm의 전자선을 사용하면 관찰된다.
두께가 10nm 미만인 영역에 대하여 프로브 직경이 1nm인 전자빔을 입사시키면, 도 62의 (C)에 나타낸 바와 같이 스폿이 실질적으로 정육각형으로 배치된 전자 회절 패턴이 관측되는 경우가 있다. 이것은 nc-OS가 두께 10nm 미만의 범위에서 질서성이 좋은 영역, 즉 결정을 갖는다는 것을 의미한다. 또한 결정이 다양한 방향으로 배열되고 있기 때문에, 일부의 영역에서는 규칙성을 갖는 전자 회절 패턴이 관측되지 않는다.
도 62의 (D)는 형성면에 실질적으로 평행한 방향에서 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 고분해능 TEM 이미지에서, nc-OS는 보조선으로 나타낸 바와 같이 결정부가 관찰되는 영역 및 결정부가 명확하게 관찰되지 않는 영역을 갖는다. 대부분의 경우, nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하, 특히 1nm 이상 3nm 이하이다. 또한 크기가 10nm보다 크고 100nm 이하인 결정부를 포함하는 산화물 반도체를 미결정 산화물 반도체(microcrystalline oxide semiconductor)라고 하여도 좋다. nc-OS의 고분해능 TEM 이미지에서는 예를 들어, 결정립계가 명확하게 관찰되지 않는 경우가 있다. 또한, 나노 결정의 기원은 CAAC-OS의 펠릿과 같을 가능성이 있다. 그러므로, 이하의 기재에서는 nc-OS의 결정부를 펠릿이라고 하는 경우가 있다.
상술한 바와 같이, nc-OS에서, 미소한 영역(예를 들어, 크기 1nm 이상 10nm 이하의 영역, 특히 크기 1nm 이상 3nm 이하의 영역)은 주기적인 원자 배열을 갖는다. nc-OS에서 상이한 펠릿들 간에 결정 배향의 규칙성은 없다. 따라서, 막 전체에서 배향이 관찰되지 않는다. 그러므로, 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
펠릿(나노 결정)들 사이에 결정 배향의 규칙성이 없기 때문에 nc-OS를 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체보다 높은 규칙성을 갖는 산화물 반도체이다. 따라서, nc-OS는 a-like OS 및 비정질 산화물 반도체보다 결함 준위의 밀도가 낮다. 또한, nc-OS에서 상이한 펠릿들 간에 결정 배향의 규칙성은 없다. 그러므로, nc-OS는 CAAC-OS보다 결함 준위의 밀도가 높다.
[a-like OS]
a-like OS는 nc-OS의 구조와 비정질 산화물 반도체의 중간의 구조를 갖는다.
도 63의 (A) 및 (B)는 a-like OS의 고분해능 단면 TEM 이미지를 나타낸 것이다. 도 63의 (A)의 a-like OS의 고분해능 단면 TEM 이미지는 전자 조사 시작 시에 찍은 것이다. 도 63의 (B)의 a-like OS의 고분해능 단면 TEM 이미지는 4.3×108e-/nm2의 전자(e-) 조사 후에 찍은 것이다. 도 63의 (A) 및 (B)는, 전자 조사 개시 시부터 a-like OS에서 세로 방향으로 연장되는 스트라이프의 명(bright) 영역이 관찰되는 것을 나타내고 있다. 명영역의 형상은 전자 조사 후에 변화되는 것도 알 수 있다. 또한 명영역은 공동 또는 밀도가 낮은 영역인 것으로 추측된다.
a-like OS는 공동을 포함하기 때문에 불안정한 구조를 갖는다. a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조를 갖는다는 것을 증명하기 위하여, 전자 조사로 인한 구조의 변화에 대하여 아래에서 기재한다.
시료로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 각 시료는 In-Ga-Zn 산화물이다.
먼저, 각 시료의 고분해능 단면 TEM 이미지를 얻는다. 고분해능 단면 TEM 이미지는, 모든 시료가 결정부를 갖는 것을 나타낸다.
InGaZnO4 결정의 단위 격자는, 3개의 In-O층과 6개의 Ga-Zn-O층을 포함하는 9층이 c축 방향으로 적층된 구조를 갖는 것이 알려져 있다. 인접한 층들 사이의 거리는 (009)면의 격자간 거리(d값이라고도 함)와 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서, 이하의 기재에서는 격자 줄무늬(lattice fringe)들 사이의 거리가 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주한다. 각 격자 줄무늬는 InGaZnO4 결정의 a-b면에 상당한다.
도 64는 각 시료의 결정부(22지점 내지 30지점)의 평균 크기의 변화를 나타낸 것이다. 또한 결정부의 크기는 격자 줄무늬의 길이에 상당한다. 도 64는 a-like OS에서의 결정부의 크기가 예를 들어, TEM 이미지 취득 시의 누적 전자 조사량의 증가에 따라 커지는 것을 가리킨다. 도 64에 나타낸 바와 같이, TEM 관찰의 시작에서 약 1.2nm의 크기인 결정부(초기 핵이라고도 함)는, 누적 전자(e-) 조사량이 4.2×108e-/nm2이 될 때에는 약 1.9nm의 크기로 성장한다. 한편, nc-OS 및 CAAC-OS의 결정부의 크기는 전자 조사의 시작부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지 나타내는 변화가 적다. 도 64에 나타낸 바와 같이 nc-OS 및 CAAC-OS의 결정부의 크기는 누적 전자 조사량에 상관없이 각각 약 1.3nm 및 약 1.8nm이다. 전자선 조사 및 TEM 관찰에는 Hitachi H-9000NAR 투과 전자 현미경을 사용하였다. 전자선 조사의 조건은 다음과 같다: 가속 전압 300kV; 전류 밀도 6.7×105e-/(nm2·s); 및 조사 영역의 직경 230nm.
이와 같이, a-like OS에서의 결정부의 성장은 전자 조사에 의하여 유발되는 경우가 있다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의하여 결정부의 성장이 거의 유발되지 않는다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조를 갖는다.
a-like OS는 공동을 포함하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로, a-like OS의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS의 밀도 및 CAAC-OS의 밀도는 각각 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 단결정 산화물 반도체의 밀도의 78% 미만의 밀도를 갖는 산화물 반도체는 퇴적하기 어렵다.
예를 들어 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체의 경우에는 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 원자수비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, a-like OS의 밀도는 예를 들어 5.0g/cm3 이상 5.9g/cm3 미만이다. 원자수비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, nc-OS의 밀도 및 CAAC-OS의 밀도는 각각 예를 들어 5.9g/cm3 이상 6.3g/cm3 미만이다.
특정의 조성을 갖는 산화물 반도체가 단결정 상태로 존재하지 않는 경우에는, 조성이 상이한 단결정 산화물 반도체들을 적절한 비로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도와 동등한 밀도를 계산할 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체들의 조합비에 대하여 가중 평균을 사용하여 계산할 수 있다. 다만, 밀도를 계산하기 위해서는 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조와 다양한 특성을 갖는다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상을 포함하는 적층막이어도 좋다.
본 실시형태에 기재된 구조는 다른 임의의 실시형태에서 기재된 구조와 적절히 조합하여 사용될 수 있다.
(실시형태 7)
본 실시형태에서는, 위의 실시형태에 기재된 트랜지스터를 포함하는 표시 장치의 예에 대하여 도 65 내지 도 67을 참조하여 이하에서 기재한다.
<7-1. 표시 장치의 상면도>
도 65는 표시 장치의 예를 도시한 상면도이다. 도 65의 표시 장치(700)는 제 1 기판(701) 위에 제공된 화소부(702), 제 1 기판(701) 위에 제공되는 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706), 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 제공된 실란트(712), 및 제 1 기판(701)을 향하도록 제공된 제 2 기판(705)을 포함한다. 제 1 기판(701)과 제 2 기판(705)은 실란트(712)로 밀봉되어 있다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 제 1 기판(701), 실란트(712), 및 제 2 기판(705)으로 둘러싸여 있다. 도 65에 도시되지 않았지만, 제 1 기판(701)과 제 2 기판(705) 사이에 표시 소자가 제공된다.
표시 장치(700)에 있어서, 제 1 기판(701) 위에 있고 실란트(712)에 의하여 둘러싸여 있는 영역과는 상이한 영역에, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)와 전기적으로 접속되는 FPC 단자부(708)가 제공된다. 또한, FPC(716)는 FPC 단자부(708)에 접속되고, 다양한 신호 등이 FPC(716)로부터 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 공급된다. 또한, 신호선(710)은 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 접속된다. 신호선(710)을 통하여 다양한 신호 등이 FPC(716)로부터 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 공급된다.
표시 장치(700)에 복수의 게이트 드라이버 회로부(706)를 제공하여도 좋다. 표시 장치(700)의 구조는 여기서 나타낸 예, 즉 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)가 화소부(702)와 마찬가지로 제 1 기판(701) 위에 형성되는 예에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(706)만을 제 1 기판(701) 위에 형성하여도 좋고, 또는 소스 드라이버 회로부(704)만을 제 1 기판(701) 위에 형성하여도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어, 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 구동 회로 기판)을, 제 1 기판(701)에 형성하여도 좋다. 또한, 별도로 준비된 구동 회로 기판의 접속 방법에 특별한 제한은 없으며, COG(chip on glass)법 또는 와이어 본딩법 등을 사용할 수 있다.
표시 장치(700)에 포함되는 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 포함한다.
표시 장치(700)는 다양한 소자를 포함할 수 있다. 상기 소자의 예로서는, 일렉트로루미네선스(EL) 소자(예를 들어, 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자, 또는 LED), 발광 트랜지스터 소자(전류에 따라 광을 발하는 트랜지스터), 전자 방출체(electron emitter), 액정 소자, 전자 잉크 디스플레이, 전기 영동 소자, 일렉트로웨팅 소자, PDP(plasma display panel), MEMS(micro electro mechanical systems) 디스플레이(예를 들어 GLV(grating light valve), DMD(digital micromirror device), DMS(digital micro shutter), 또는 IMOD(interferometric modulator display) 소자), 및 압전 세라믹 디스플레이를 들 수 있다.
EL 소자를 포함하는 표시 장치의 예는 EL 디스플레이이다. 전자 방출체를 포함하는 표시 장치의 예에는 FED(field emission display) 및 SED 방식 평판 디스플레이(SED: surface-conduction electron-emitter display)가 포함된다. 액정 소자를 포함하는 표시 장치의 예는, 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)이다. 전자 잉크 디스플레이 또는 전기 영동 소자를 포함하는 표시 장치의 예는 전자 종이이다. 반투과형 액정 디스플레이 또는 반사형 액정 디스플레이에서, 화소 전극의 일부 또는 모두는 반사 전극으로서 기능하는 경우가 있다. 예를 들어, 화소 전극의 일부 또는 모두는 알루미늄 또는 은 등을 포함하여도 좋다. 이 경우에는 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수 있어 소비전력 저감으로 이어진다.
표시 장치(700)의 표시 시스템으로서, 프로그레시브 시스템, 또는 인터레이스 시스템 등을 채용할 수 있다. 또한, 컬러 표시 시에 화소에서 제어되는 색 요소는, 3색: R, G, 및 B(R, G, 및 B는 각각 적색, 녹색, 및 청색에 대응함)에 한정되지 않는다. 예를 들어, R 화소, G 화소, B 화소, 및 W(백색) 화소의 4개의 화소를 사용하여도 좋다. 또는, 색 요소는, 펜타일(PenTile) 레이아웃에서와 같이, R, G, 및 B 중 2색으로 구성되어도 좋다. 색 요소에 따라 2색이 상이하여도 좋다. 또는, RGB에 황색, 시안, 및 마젠타(magenta) 등 중 하나 이상의 색을 추가하여도 좋다. 또한 표시 영역의 크기는 색 요소의 도트들마다 상이하여도 좋다. 개시된 발명의 일 형태는 컬러 표시 장치에 한정되지 않고, 개시된 발명은 흑백 표시 장치에 적용할 수도 있다.
백라이트(예를 들어, 유기 EL 소자, 무기 EL 소자, LED, 또는 형광등)에 백색광(W)을 사용한 풀 컬러 표시 장치를 얻기 위하여, 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 예를 들어, 적색(R) 착색층, 녹색(G) 착색층, 청색(B) 착색층, 및 황색(Y) 착색층을 적절히 조합할 수 있다. 착색층을 사용함으로써, 착색층이 없는 경우에 비하여 높은 색 재현성을 얻을 수 있다. 여기서, 착색층이 있는 영역과 착색층이 없는 영역을 제공함으로써, 착색층이 없는 영역에서의 백색광을 직접 표시에 이용하여도 좋다. 착색층이 없는 영역을 부분적으로 제공함으로써, 착색층으로 인한 밝은 화상의 휘도 저하를 억제할 수 있고, 소비전력을 약 20% 내지 30% 저감시킬 수 있는 경우가 있다. 유기 EL 소자 또는 무기 EL 소자 등의 자기 발광 소자를 사용하여 풀 컬러 표시를 수행하는 경우, 소자들이 각각 R, G, B, Y, 및 W의 광을 방출하여도 좋다. 자기 발광 소자를 사용함으로써, 착색층을 사용하는 경우에 비하여 소비전력이 더 저감되는 경우가 있다.
착색 시스템으로서는, 백색광의 일부를 컬러 필터를 통하여 적색광, 녹색광, 및 청색광으로 변환하는 상술한 착색 시스템; 적색광, 녹색광, 및 청색광을 사용하는 3색 시스템; 및 청색광의 일부를 적색광 또는 녹색광으로 변환하는 색 변환 시스템 또는 양자점 시스템; 중 어느 시스템을 사용하여도 좋다.
<7-2. 표시 장치의 단면도>
다음으로, 실시형태 1의 반도체 장치(100)를 포함하는 표시 장치의 구조에 대하여 도 66을 참조하여 기재한다. 또한 도 66은 도 65의 이점쇄선 Q-R을 따라 취한 단면에 상당하는 단면도이다.
도 66에 나타낸 표시 장치(700)는 트랜지스터(Tr1), 트랜지스터(Tr2), 및 제 1 기판(701) 및 제 2 기판(705) 사이의 발광 소자(160)를 포함한다.
예들 들어, 제 1 기판(701) 및 제 2 기판(705)으로서 유리 기판을 사용할 수 있다. 제 1 기판(701) 및 제 2 기판(705)으로서, 플렉시블 기판을 사용하여도 좋다. 플렉시블 기판의 예는 플라스틱 기판을 포함한다.
구조체(778)를 제 1 기판(701)과 제 2 기판(705) 사이에 제공한다. 구조체(778)는, 절연막의 선택적 에칭에 의하여 얻어지는 기둥형 스페이서이며, 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 또한 구조체(778)로서, 구(球)형 스페이서를 사용하여도 좋다.
또한, 실시형태 1에서 기재한 트랜지스터(Tr1) 및 트랜지스터(Tr2)는 제 1 기판(701) 위에 제공된다.
트랜지스터(Tr1) 및 트랜지스터(Tr2)는 각각 고순도화되고 산소 빈자리의 형성이 억제된 산화물 반도체를 포함한다. 이는 트랜지스터(Tr1) 및 트랜지스터(Tr2) 각각의 오프 상태 전류를 상당히 저감할 수 있기 때문에 화상 신호와 같은 전기 신호를 길게 유지할 수 있고 전원 온 상태에서 기록 간격을 길게 설정할 수 있다. 그 결과, 리프레시 동작의 빈도를 저감시킬 수 있어 표시 장치의 소비전력을 저감할 수 있다.
또한, 트랜지스터(Tr1) 및 (Tr2)는 비교적 높은 전계 효과 이동도를 가질 수 있기 때문에 고속 동작이 가능하다. 예를 들어, 이러한 고속으로 동작할 수 있는 트랜지스터를 표시 장치에 사용하면, 화소부의 스위칭 트랜지스터 및 구동 회로부의 구동 트랜지스터를 하나의 기판 위에 형성할 수 있다. 즉, 구동 회로로서 실리콘 웨이퍼 등을 사용하여 형성된 반도체 장치를 추가적으로 필요로 하지 않기 때문에, 반도체 장치의 부품 수를 줄일 수 있다. 또한, 화소부에도 고속으로 동작할 수 있는 트랜지스터를 사용함으로써 고화질 화상을 제공할 수 있다.
또한, 제 2 기판(705) 측에는, 블랙 매트릭스로서 기능하는 차광막(738), 컬러 필터로서 기능하는 착색막(736), 및 차광막(738) 및 착색막(736)과 접하는 절연막(734)이 제공된다.
본 실시형태의 발광 소자(160)는 톱 이미션 구조를 갖는다. 그러므로, 도전막(144)은 투광성을 갖고 EL층(142)으로부터의 발해지는 광을 투과시킨다. 본 실시형태에서는 톱 이미션 구조를 예로서 기재하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 도전막(138) 측에 광을 방출하는 보텀 에미션(bottom-emission) 구조, 또는 도전막(138)과 도전막(144) 둘 다에 광을 방출하는 듀얼 에미션(dual-emission) 구조를 채용하여도 좋다.
착색막(736)은 발광 소자(160)와 중첩되어 제공되고, 차광막(738)은 절연막(140)과 중첩되어 제공된다. 착색막(736) 및 차광막(738)은 절연막(734)으로 덮인다. 발광 소자(160)와 절연막(734) 사이의 공간은 밀봉막(732)으로 채워진다. 도 66에 나타낸 표시 장치(700)로서 착색막(736)을 갖는 구조를 기재하였지만, 구조는 이에 한정되지 않는다. EL층(142)이 독립 형성법으로 형성되는 경우, 착색막(736)은 반드시 제공될 필요는 없다.
<7-3. 입출력 장치가 제공된 표시 장치의 구조예>
도 66에 도시된 표시 장치(700)에 입출력 장치가 제공되어도 좋다. 입출력 장치의 예로서는 터치 패널 등을 들 수 있다.
도 67은 도 66에 나타낸 표시 장치(700)가 터치 패널(791)을 포함하는 구조를 도시한 것이다.
도 67은 도 66에 나타낸 표시 장치(700)가 터치 패널(791)을 포함하는 구조의 단면도이다.
터치 패널(791)은 기판(705)과 착색막(736) 사이에 제공되는 인셀형 터치 패널이다. 터치 패널(791)은 차광막(738) 및 착색막(736)이 형성되기 전에 기판(705) 측에 형성된다.
터치 패널(791)은 차광막(738), 절연막(792), 전극(793), 전극(794), 절연막(795), 전극(796), 및 절연막(797)을 포함한다. 예를 들어, 손가락 또는 스타일러스 등의 물체가 접근될 때 전극(793)과 전극(794) 사이에 상호 용량의 변화를 검지할 수 있다.
절연막(140)의 위쪽 부분에서 전극(793)이 전극(794)과 교차되는 부분을 도시하였다. 절연막(795)의 개구를 통하여 전극(796)은 전극(794)이 사이에 위치하는 두개의 전극(793)에 전기적으로 접속된다. 전극(796)은 도 67의 화소부(702)에 형성되지만, 본 실시형태는 이 예에 한정되지 않고, 예를 들어 전극(796)은 게이트 드라이버 회로부 또는 소스 드라이버 회로부에서 형성되어도 좋다.
전극(793 및 794)은 차광막(738)과 중첩되는 영역에 제공된다. 전극(793) 및 전극(794)은 발광 소자(160)와 중첩되지 않는 것이 바람직하다. 바꿔 말하면, 전극(793) 및 전극(794)은 각각 발광 소자(160)와 중첩되는 영역에 개구를 갖는다. 즉, 전극(793) 및 전극(794)은 각각 메시(mesh) 형상을 갖는다. 전극(793) 및 전극(794)은 각각 메시 형상을 갖기 때문에 발광 소자(160)로부터 발해지는 광을 투과할 수 있다.
또한, 전극(793) 및 전극(794)이 발광 소자(160)와 중첩되지 않기 때문에 전극(793) 및 전극(794)은 낮은 가시광 투과율을 가진 금속 재료를 사용하여 형성할 수 있다.
따라서, 가시광 투과율이 높은 산화물 재료를 사용하는 경우에 비하여 전극(793 및 794)의 저항률이 저감될 수 있기 때문에 터치 패널(791)의 센서의 감도를 증가할 수 있다.
예를 들어, 도전성 나노와이어를 전극(793, 794, 및 796)에 사용하여도 좋다. 나노와이어는 1nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 25nm 이하의 평균 직경을 가져도 좋다. 나노와이어로서는 카본 나노튜브, 또는 Ag 나노와이어, Cu 나노와이어, 또는 Al 나노와이어 등의 금속 나노와이어를 사용하여도 좋다. 예를 들어, Ag 나노와이어를 전극(664, 665, 및 667) 중 어느 하나 또는 모두에 사용하는 경우, 가시광의 투과율은 89% 이상으로 할 수 있고 시트 저항은 40Ω/sq. 이상 100Ω/sq. 이하로 할 수 있다.
인셀형 터치 패널의 구조를 도 66에 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 온셀형 터치 패널이라고 불리는, 표시 장치(700) 위에 형성된 터치 패널, 또는 아웃셀형 터치 패널이라고 불리는, 표시 장치(700)에 장착되는 터치 패널이 사용되어도 좋다.
이와 같이, 본 발명의 일 형태의 표시 장치는 다양한 종류의 터치 패널과 조합할 수 있다.
또한 본 실시형태에 기재된 구조는 다른 실시형태에 기재된 구조들 중 어느 것과 적절히 조합될 수 있다.
(실시형태 5)
본 실시형태에서, 본 발명의 일 형태의 반도체 장치를 포함하는 표시 장치에 대하여 도 68을 참조하여 기재한다.
<8-1. 표시 장치의 구조예>
도 68은 본 발명의 일 형태의 반도체 장치를 포함하는 표시 장치의 예를 나타내는 블록도이다.
도 68에 도시된 표시 장치는 화소부(512), 화소부(512) 주변의 게이트선 구동 회로(516), 및 화소부(512)의 주변의 신호선 구동 회로(518)를 포함한다. 또한 화소부(512)는 복수의 화소 회로(514)를 포함한다.
도 68에 도시된 반도체 장치는 단자부(517) 및 보호 회로(513)를 포함한다. 또한 단자부(517) 및 보호 회로(513)는 반드시 제공될 필요는 없다.
<8-2. 화소부 및 화소 회로>
화소부(512)는, X행(X는 2 이상의 자연수임) Y열(Y는 2 이상의 자연수임)로 배치된 표시 소자를 구동하기 위한 복수의 회로(화소 회로(514))를 포함한다. 게이트선 구동 회로(516)는 화소 회로(514)를 선택하기 위한 신호(주사 신호)를 출력하는 기능을 갖는다. 신호선 구동 회로(518)는 화소 회로(514)에서 표시 소자를 구동하기 위한 신호(데이터 신호)를 공급하는 기능을 갖는다.
또한 구성은 복수의 화소 회로(514)가 매트릭스로 배치(스트라이프 배치)되는, 도 68의 예에 한정되지 않고, 예를 들어 델타 배치 또는 펜타일 배치를 화소 회로(514)에 채용하여도 좋다. 또한, 컬러 표시 시에 화소 회로(514)에서 제어되는 색 요소로서 R(적색), G(녹색) 및 B(청색)의 3색을 들 수 있다. 또한, 컬러 표시 시에 화소 회로(514)에서 제어되는 색 요소는 상기 색들에 한정되지 않고, 3색보다 많은 색 요소를 채용하여도 좋으며, 예를 들어 R, G, B, 및 W(백색); 또는 Y(옐로), C(시안), 및 M(마젠타) 등 중 하나 이상과 R, G, B로 하여도 좋다. 색 성분의 각 도트에 따라, 표시 영역의 크기가 상이하여도 좋다.
복수의 화소 회로(514)는 각각 발광 소자 및 이 발광 소자에 흘리는 전류의 양을 제어하기 위한 구동 트랜지스터를 포함한다. 발광 소자에서는, 발광 소자에 전압을 인가함으로써, 발광성 유기 화합물을 포함하는 층으로, 발광 소자에 포함되는 한 쌍의 전극 중 한쪽으로부터 전자가 주입되고, 한 쌍의 전극 중 다른 쪽으로부터 정공이 주입되기 때문에, 전류가 흐른다. 전자 및 정공이 재결합함으로써 발광성 유기 화합물이 여기(勵起)된다. 발광성 유기 화합물은 여기 상태로부터 기저 상태로 되돌아감으로써 발광한다. 이러한 메커니즘 때문에, 이 발광 소자를 전류 여기형 발광 소자라고 한다.
화소 회로(514)는 실시형태 1에서 기재한 도 2에 나타낸 구조를 가질 수 있다. 이 구조는 표시 장치의 화소 밀도를 증가할 수 있기 때문에 바람직하다.
<8-3. 게이트선 구동 회로 및 신호선 구동 회로>
게이트선 구동 회로(516) 및 신호선 구동 회로(518) 중 한쪽 또는 양쪽은 화소부(512)가 형성된 기판 위에 형성되는 것이 바람직하다. 따라서, 구성 요소의 수 및 단자의 수를 저감시킬 수 있다. 게이트선 구동 회로(516) 및 신호선 구동 회로(518) 중 한쪽 또는 양쪽을, 화소부(512)가 형성된 기판 위에 형성하지 않는 경우, 게이트선 구동 회로(516) 및 신호선 구동 회로(518) 중 한쪽 또는 양쪽을 COG 또는 TAB(tape automated bonding)에 의하여 실장할 수 있다.
주사 신호를 공급받는 복수의 주사선(GL) 중 하나 및 데이터 신호를 공급받는 복수의 데이터선(DL) 중 하나를 통하여, 복수의 화소 회로(514) 각각에, 펄스 신호 및 데이터 신호가 각각 입력된다. 복수의 화소 회로(514) 각각에서의 데이터 신호의 기록 및 유지는, 게이트선 구동 회로(516)에 의하여 제어된다. 예를 들어, m행 n열째(m은 X 이하의 자연수이고, n은 Y 이하의 자연수임)의 화소 회로(514)에는 주사선(GL_m)을 통하여 게이트선 구동 회로(516)로부터 펄스 신호가 입력되고, 주사선(GL_m)의 전위에 따라 데이터선(DL_n)을 통하여 신호선 구동 회로(518)로부터 데이터 신호가 입력된다.
게이트선 구동 회로(516)는 시프트 레지스터 등을 포함한다. 단자부(517)를 통하여, 게이트선 구동 회로(516)는 시프트 레지스터를 구동하기 위한 신호를 받고 신호를 출력한다. 예를 들어, 게이트선 구동 회로(516)는 스타트 펄스 신호 또는 클럭 신호 등을 받고, 펄스 신호를 출력한다. 게이트선 구동 회로(516)는 주사 신호가 공급되는 배선(이후, 이러한 배선을 주사선(GL_1 내지 GL_X)이라고 함)의 전위를 제어하는 기능을 갖는다. 또한, 주사선(GL_1 내지 GL_X)을 개별로 제어하기 위하여, 복수의 게이트선 구동 회로(516)를 제공하여도 좋다. 또는, 게이트선 구동 회로(516)는, 초기화 신호를 공급하는 기능을 갖는다. 이에 한정되지 않고, 게이트선 구동 회로(516)는 다른 신호를 공급할 수 있다. 예를 들어, 도 68의 (A)에 도시된 바와 같이, 게이트선 구동 회로(516)는 발광 소자의 전위를 제어하기 위한 배선(이하, 이러한 배선을 ANODE_1 내지 ANODE_X라고 함)에 전기적으로 접속되어 있다.
신호선 구동 회로(518)는 시프트 레지스터 등을 포함한다. 신호선 구동 회로(518)는, 단자부(517)를 통하여 시프트 레지스터를 구동시키기 위한 신호뿐만 아니라, 데이터 신호의 바탕이 되는 신호(화상 신호)를 받는다. 신호선 구동 회로(518)는, 화소 회로(514)에 기록될, 화상 신호에 기초한 데이터 신호를 생성하는 기능을 갖는다. 또한, 신호선 구동 회로(518)는, 스타트 펄스 신호 또는 클럭 신호 등의 입력에 의하여 생성되는 펄스 신호에 대응하여 데이터 신호의 출력을 제어하는 기능을 갖는다. 또한, 신호선 구동 회로(518)는, 데이터 신호를 공급받는 배선(이후, 이러한 배선을 데이터선(DL_1 내지 DL_Y)이라고 함)의 전위를 제어하는 기능을 갖는다. 또는, 신호선 구동 회로(518)는, 초기화 신호를 공급하는 기능을 갖는다. 이에 한정되지 않고, 신호선 구동 회로(518)는 다른 신호를 공급할 수 있다. 신호선 구동 회로(518)는 예를 들어, 복수의 아날로그 스위치 등을 포함한다. 신호선 구동 회로(518)는, 복수의 아날로그 스위치를 순차적으로 온으로 함으로써, 화상 신호를 시분할하여 얻어지는 신호를, 데이터 신호로서 출력할 수 있다.
<8-4. 보호 회로>
보호 회로(513)는 예를 들어, 게이트선 구동 회로(516)와 화소 회로(514) 사이의 주사선(GL)에 접속된다. 또는, 보호 회로(513)는 신호선 구동 회로(518)와 화소 회로(514) 사이의 데이터선(DL)에 접속된다. 또는, 보호 회로(513)는 게이트선 구동 회로(516)와 단자부(517) 사이의 배선에 접속될 수 있다. 또는, 보호 회로(513)는 신호선 구동 회로(518)와 단자부(517) 사이의 배선에 접속될 수 있다. 또한 단자부(517)는 외부 회로로부터 표시 장치에 전력, 제어 신호, 및 화상 신호를 입력하기 위한 단자를 포함한다.
보호 회로(513)는 특정한 범위 외의 전위가 보호 회로(513)에 접속된 배선에 인가되면, 보호 회로(513)에 접속된 해당 배선을 다른 배선에 전기적으로 접속시키는 기능을 갖는다. 보호 회로(513)를 제공하여, ESD(electrostatic discharge) 등에 의하여 발생되는 과전류에 대한 표시 장치의 내성을 향상시킬 수 있다. 보호 회로(513)가 게이트선 구동 회로(516)에 접속되는 구성 또는 보호 회로(513)가 신호선 구동 회로(518)에 접속되는 구성을 채용하여도 좋다. 또는, 보호 회로(513)는 단자부(517)에 접속되어도 좋다.
본 실시형태에서 상술한 구조는 다른 실시형태에서 기재하는 구조 중 어느 것과 적절히 조합될 수 있다.
(실시형태 9)
본 실시형태에서, 본 발명의 일 형태의 반도체 장치를 각각 포함하는 표시 모듈 및 전자 기기에 대하여 도 69 내지 도 72를 참조하여 기재한다.
<9-1. 표시 장치>
도 69에 도시된 표시 모듈(7000)에서, 상부 커버(7001)와 하부 커버(7002) 사이에, FPC(7003)와 접속된 터치 패널(7004), FPC(7005)와 접속된 표시 패널(7006), 백라이트(7007), 프레임(7009), 인쇄 기판(7010), 및 배터리(7011)가 제공된다.
본 발명의 일 형태의 반도체 장치를, 예를 들어 표시 패널(7006)에 사용할 수 있다.
상부 커버(7001) 및 하부 커버(7002)의 형상 및 크기는 터치 패널(7004) 및 표시 패널(7006)의 크기에 따라 적절히 변경될 수 있다.
터치 패널(7004)은, 저항식 터치 패널 또는 정전식 터치 패널일 수 있고, 표시 패널(7006)과 중첩된다. 또는, 표시 패널(7006)의 대향 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 또는, 표시 패널(7006)의 각 화소에 포토센서를 제공하여, 광학식 터치 패널을 형성하여도 좋다.
백라이트(7007)는 광원(7008)을 포함한다. 본 발명의 일 형태는 광원(7008)이 백라이트(7007) 위에 제공된 도 69의 구조에 한정되지 않는다. 예를 들어, 백라이트(7007)의 단부에 광원(7008)이 제공되고, 광 확산판이 더 제공되는 구조를 채용하여도 좋다. 또한, 유기 EL 소자 등의 자기 발광의 발광 소자를 사용하는 경우 또는 반사형 패널 등을 채용하는 경우, 백라이트(7007)를 제공할 필요는 없다.
프레임(7009)은 표시 패널(7006)을 보호하고, 인쇄 기판(7010)의 동작에 의하여 생기는 전자기파를 차단하기 위한 전자기 실드로서 기능한다. 프레임(7009)은 방열판(radiator plate)으로서도 기능하여도 좋다.
인쇄 기판(7010)은 전원 회로와, 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 포함한다. 전원 회로에 전력을 공급하기 위한 전원으로서, 외부 상용 전원, 또는 별도의 배터리(7011)를 사용하여도 좋다. 배터리(7011)는 상용 전원을 사용하는 경우에는 생략할 수 있다.
표시 모듈(7000)에 편광판, 위상차판, 또는 프리즘 시트 등의 부재를 추가적으로 제공하여도 좋다.
<9-2. 전자 기기 1>
다음으로, 도 70의 (A) 내지 (E)는 전자 기기의 예를 도시한 것이다.
도 70의 (A)는 파인더(8100)가 장착된 카메라(8000)의 외관도이다.
카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 및 셔터 버튼(8004) 등을 포함한다. 또한, 장착 가능한 렌즈(8006)는 카메라(8000)에 장착된다.
여기서 카메라(8000)의 렌즈(8006)는 교환을 위하여 하우징(8001)으로부터 떼낼 수 있지만, 렌즈(8006)는 하우징(8001)에 포함되어 있어도 좋다.
셔터 버튼(8004)을 눌러서 카메라(8000)로 촬상할 수 있다. 또한 터치 패널로서 기능하는 표시부(8002)를 터치하여 촬상할 수 있다.
카메라(8000)의 하우징(8001)은 전극을 포함하는 마운트를 포함하고 파인더(8100), 또는 스트로보 장치 등을 하우징(8001)에 접속시킬 수 있다.
파인더(8100)는 하우징(8101), 표시부(8102), 및 버튼(8103) 등을 포함한다.
하우징(8101)은 카메라(8000)의 마운트와 연결되는 마운트를 포함하고 파인더(8100)를 카메라(8000)에 접속시킬 수 있다. 마운트는 전극을 포함하고, 전극을 통하여 카메라(8000)로부터 수신한 화상 등을 표시부(8102)에 표시할 수 있다.
버튼(8103)은 전원 버튼으로서 기능한다. 표시부(8102)의 온/오프 상태는 버튼으로 온 및 오프될 수 있다.
본 발명의 일 형태의 표시 장치는 카메라(8000)의 표시부(8002) 및 파인더(8100)의 표시부(8102)에 사용될 수 있다.
도 70의 (A)에서 카메라(8000)와 파인더(8100)는 분리되어 있고 탈착 가능한 전자 기기이지만, 카메라(8000)의 하우징(8001)에 표시 장치를 갖는 파인더가 포함되어 있어도 좋다.
도 70의 (B)는 헤드 마운트 디스플레이(8200)의 외관도이다.
헤드 마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 및 케이블(8205) 등을 포함한다. 장착부(8201)는 배터리(8206)를 포함한다.
케이블(8205)을 통하여 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 포함하고 화상 데이터 등의 영상 정보를 수신하고 그것을 표시부(8204)에 표시한다. 본체(8203)의 카메라에 의하여 사용자의 눈알이나 눈꺼풀의 움직임을 파악하고, 그 파악한 정보를 사용하여 사용자의 시점의 좌표를 산출함으로써, 사용자의 눈을 입력 수단으로서 이용할 수 있다.
장착부(8201)는 사용자와 접하도록 복수의 전극을 포함하여도 좋다. 본체(8203)는 사용자의 눈알의 움직임으로 전극을 흐르는 전류를 검지함으로써 사용자의 눈의 방향을 인식하여도 좋다. 본체(8203)는 상기 전극을 흐르는 전류를 검지함으로써 사용자의 맥박을 모니터하여도 좋다. 장착부(8201)는 온도 센서, 압력 센서, 또는 가속도 센서 등의 센서를 포함하고 사용자의 생체 정보를 표시부(8204)에 표시시킬 수 있어도 좋다. 본체(8203)는 사용자의 머리의 움직임 등을 검지하여, 표시부(8204)에 표시하는 화상을 사용자의 머리의 움직임 등에 맞추어 움직여도 좋다.
표시부(8204)에 본 발명의 일 형태의 표시 장치를 사용할 수 있다.
도 70의 (C) 내지 (E)는 헤드 마운트 디스플레이(8300)의 외관도이다. 헤드 마운트 디스플레이(8300)는 하우징(8301), 표시부(8302), 고정 밴드(8304), 및 한 쌍의 렌즈(8305)를 포함한다.
사용자는 렌즈(8305)를 통하여 표시부(8302)에서의 표시를 볼 수 있다. 표시부(8302)가 휘어져 있는 것이 바람직하다. 표시부(8302)가 휘어져 있으면 사용자는 화상에 대한 높은 임장감을 느낄 수 있다. 본 실시형태에서 예로서 기재된 구조는 하나의 표시부(8302)를 갖지만, 제공되는 표시부(8302)의 수는 하나에 한정되지 않는다. 예를 들어, 2개의 표시부(8302)를 제공하여도 좋고, 이 경우 사용자의 한쪽 눈에 대응하여 하나의 표시부가 제공되어 시차를 사용한 3차원 표시 등도 가능해진다.
표시부(8302)에 본 발명의 일 형태의 표시 장치를 사용할 수 있다. 본 발명의 일 형태의 반도체 장치를 포함하는 표시 장치는, 매우 높은 정세(精細)도를 갖기 때문에, 도 70의 (E)와 같이, 렌즈(8305)를 사용하여 화상을 확대하더라도 사용자에게 화소가 시인되지 않고, 더 현실감이 높은 화상을 표시할 수 있다.
<9-3. 전자 기기 2>
다음으로, 도 70의 (A) 내지 (G)는 도 70의 (A) 내지 (E)에 도시된 것과 다른 전자 기기의 예를 도시한 것이다.
도 71의 (A) 내지 (G)에 도시된 전자 기기는 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 갖는 센서), 및 마이크로폰(9008) 등을 포함할 수 있다.
도 71의 (A) 내지 (G)의 전자 기기는 다양한 정보(예를 들어 정지 화상, 동영상, 및 텍스트 화상)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 및 시간 등을 표시하는 기능, 다양한 소프트웨어(프로그램)로 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능으로 다양한 컴퓨터 네트워크에 접속되는 기능, 무선 통신 기능으로 다양한 데이터를 송수신하는 기능, 및 기록 매체에 저장된 프로그램 또는 데이터를 판독하고 표시부에 표시하는 기능 등의 다양한 기능을 가질 수 있다. 또한 도 71의 (A) 내지 (G)의 전자 기기의 기능은 이에 한정되지 않고, 전자 기기는 다양한 기능을 가질 수 있다. 도 71의 (A) 내지 (G)에는 도시되지 않았지만, 전자 기기들은 각각 복수의 표시부를 가져도 좋다. 또한, 전자 기기들 각각에 카메라 등이 제공되어도 좋고, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 메모리 매체(외부 메모리 매체 또는 카메라에 내장되는 메모리 매체)에 저장하는 기능, 또는 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 71의 (A) 내지 (G)의 전자 기기에 대하여 이하에서 자세히 기재한다.
도 71의 (A)는 텔레비전 장치(9100)를 도시한 사시도이다. 텔레비전 장치(9100)는 예를 들어 50inch 이상, 또는 100inch 이상의 큰 화면 사이즈를 갖는 표시부(9001)를 포함할 수 있다.
도 71의 (B)는 휴대 정보 단말기(9101)의 사시도이다. 휴대 정보 단말기(9101)는 예를 들어, 전화기, 노트, 및 정보 열람 시스템 중 하나 이상으로서 기능한다. 구체적으로는, 휴대 정보 단말기(9101)는 스마트폰으로서 사용할 수 있다. 또한 휴대 정보 단말기(9101)는 스피커(9003), 접속 단자(9006), 또는 센서(9007) 등을 포함하여도 좋다. 휴대 정보 단말기(9101)는 문자 및 화상 정보를 그 복수의 면에 표시할 수 있다. 예를 들어, 3개의 조작 버튼(9050)(조작 아이콘 또는 간단하게 아이콘이라고도 함)을 표시부(9001)의 하나의 면에 표시할 수 있다. 또한, 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 정보(9051)의 예에는, 이메일, SNS(social networking service) 메시지, 또는 전화의 수신을 알리는 표시, 이메일 또는 SNS 메시지의 제목 및 송신자, 날짜, 시각, 배터리의 잔량, 및 안테나의 수신 강도가 포함된다. 또는, 정보(9051) 대신에 조작 버튼(9050) 등을 표시하여도 좋다.
도 71의 (C)는 휴대 정보 단말기(9102)의 사시도이다. 휴대 정보 단말기(9102)는 표시부(9001)의 3개 이상의 면에 정보를 표시하는 기능을 갖는다. 여기서는, 정보(9052), 정보(9053), 및 정보(9054)가 상이한 면에 표시되어 있다. 예를 들어, 휴대 정보 단말기(9102)의 사용자는, 자신 옷의 가슴 포켓에 휴대 정보 단말기(9102)를 넣은 상태로 표시(여기서는 정보(9053))를 볼 수 있다. 구체적으로는, 착신한 전화의 발신자의 전화 번호 또는 이름 등을, 휴대 정보 단말기(9102)의 상방에서 볼 수 있는 위치에 표시한다. 따라서 사용자는, 휴대 정보 단말기(9102)를 포켓에서 꺼내지 않고 표시를 보고, 전화를 받을지 여부를 결정할 수 있다.
도 71의 (D)는 손목시계형 휴대 정보 단말기(9200)의 사시도이다. 휴대 정보 단말기(9200)는 이동 전화, 이메일, 문장의 열람 및 편집, 음악 재생, 인터넷 통신, 및 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다. 표시부(9001)의 표시면이 휘어져 있고, 휘어진 표시면에 표시가 수행해질 수 있다. 휴대 정보 단말기(9200)는 통신 표준에 맞는 근거리 무선 통신을 채용할 수 있다. 예를 들어 휴대 정보 단말기(9200)와 무선 통신이 가능한 헤드셋 간의 상호 통신에 의하여 핸즈프리 통화를 실현할 수 있다. 또한, 휴대 정보 단말기(9200)는 접속 단자(9006)를 포함하고, 커넥터를 통하여 다른 정보 단말과의 직접 데이터 통신을 수행할 수 있다. 접속 단자(9006)를 통한 충전도 가능하다. 또한, 접속 단자(9006)를 사용하지 않고 무선 급전에 의하여 충전 동작을 수행하여도 좋다.
도 71의 (E), (F), 및 (G)는 각각 펼친 상태의 폴더블 휴대 정보 단말기(9201)의 사시도, 펼친 상태로부터 접은 상태 또는 접은 상태로부터 펼친 상태로 변화되는 상태의 폴더블 휴대 정보 단말기(9201)의 사시도, 및 접은 상태의 폴더블 휴대 정보 단말기(9201)의 사시도이다. 휴대 정보 단말기(9201)는, 접었을 때 휴대가 매우 쉽다. 휴대 정보 단말기(9201)를 펼치면, 이음매 없는 큰 표시 영역의 일람성이 높다. 휴대 정보 단말기(9201)의 표시부(9001)는 힌지(9055)에 의하여 연결된 3개의 하우징(9000)에 의하여 지지된다. 인접한 2개의 하우징(9000) 사이의 힌지(9055)에서 접힘으로써, 휴대 정보 단말기(9201)를, 펼친 상태에서 접은 상태로 가역적으로 변형할 수 있다. 예를 들어, 휴대 정보 단말기(9201)는 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
다음으로, 도 70의 (A) 내지 (E) 및 도 71의 (A) 내지 (G)에 도시된 전자 기기와 다른 전자 기기의 예를 도 72의 (A) 및 (B)에서 도시한 것이다. 도 72의 (A) 및 (B)는 복수의 표시 패널을 포함하는 표시 장치의 사시도이다. 도 72의 (A)의 사시도는 복수의 표시 패널을 만 상태이고, 도 72의 (B)의 사시도는 말지 않은 상태이다.
도 72의 (A) 및 (B)에 도시된 표시 장치(9500)는 복수의 표시 패널(9501), 힌지(9511), 및 베어링(9512)을 포함한다. 복수의 표시 패널(9501)은 각각 표시 영역(9502) 및 광 투과 영역(9503)을 포함한다.
복수의 표시 패널(9501)의 각각은 플렉시블하다. 인접한 2개의 표시 패널(9501)은 서로 부분적으로 중첩되도록 제공된다. 예를 들어, 인접한 2개의 표시 패널(9501)의 광 투과 영역들(9503)을 서로 중첩시킬 수 있다. 복수의 표시 패널(9501)을 이용하여 큰 화면을 갖는 표시 장치를 얻을 수 있다. 이 표시 장치는 용도에 따라 표시 패널(9501)을 말 수 있기 때문에 범용성이 높다.
도 72의 (A) 및 (B)에서는 인접한 표시 패널들(9501)의 표시 영역들(9502)이 서로 분리되어 있지만 이 구조에 한정되지 않고 예를 들어 인접한 표시 패널들(9501)의 표시 영역들(9502)을 틈 없이 서로 중첩시켜 연속적인 표시 영역(9502)을 얻어도 좋다.
본 실시형태에 기재된 전자 기기는 어떠한 정보를 표시하기 위한 표시부를 가짐으로써 특징지어진다. 또한, 본 발명의 일 형태에 따른 반도체 장치는, 표시부를 갖지 않는 전자 기기에도 사용될 수 있다.
또한 본 실시형태에 기재된 구조는 다른 실시형태에 기재된 구조들 중 어느 것과 적절히 조합될 수 있다.
100: 반도체 장치, 102: 기판, 104: 도전막, 106: 절연막, 108: 산화물 반도체막, 108a: 산화물 반도체막, 108b: 산화물 반도체막, 108c: 산화물 반도체막, 112a: 도전막, 112b: 도전막, 112c: 도전막, 114: 절연막, 116: 절연막, 118: 절연막, 119: 절연막, 120: 산화물 반도체막, 122a: 도전막, 122b: 도전막, 122c: 도전막, 124: 절연막, 126: 절연막, 128: 산화물 반도체막, 130: 도전막, 134: 절연막, 136: 절연막, 138: 도전막, 140: 절연막, 142: EL층, 144: 도전막, 150: 발광층, 151: 정공 주입층, 152: 정공 수송층, 153: 전자 수송층, 154: 전자 주입층, 160: 발광 소자, 180b: 산화물 반도체막, 181: 개구, 182: 개구, 183: 개구, 184: 개구, 186: 개구, 200: 반도체 장치, 208: 산화물 반도체막, 210a: 절연막, 210b: 절연막, 212a: 도전막, 212b: 도전막, 214: 절연막, 216: 절연막, 218a: 도전막, 218b: 도전막, 282a: 개구, 282b: 개구, 300: 반도체 장치, 302: 기판, 306: 절연막, 308: 산화물 반도체막, 308d: 드레인 영역, 308i: 채널 영역, 308s: 소스 영역, 310: 절연막, 312a: 도전막, 312b: 도전막, 314: 절연막, 316: 절연막, 318: 절연막, 320: 도전막, 322a: 도전막, 322b: 도전막, 324: 절연막, 326: 절연막, 328: 산화물 반도체막, 328a: 산화물 반도체막, 328b: 산화물 반도체막, 328c: 산화물 반도체막, 330: 도전막, 334: 절연막, 336: 절연막, 338: 도전막, 340: 절연막, 341a: 개구, 341b: 개구, 342: EL층, 344: 도전막, 360: 발광 소자, 382: 개구, 383: 개구, 384: 개구, 386: 개구, 400: 반도체 장치, 408: 산화물 반도체막, 408d: 드레인 영역, 408i: 채널 영역, 408s: 소스 영역, 410b: 절연막, 412b: 도전막, 414: 절연막, 416: 절연막, 418a: 도전막, 418b: 도전막, 482a: 개구, 482b: 개구, 512: 화소부, 513: 보호 회로, 514: 화소 회로, 516: 게이트선 구동 회로, 517: 단자부, 518: 신호선 구동 회로, 664: 전극, 665: 전극, 667: 전극, 683: 액적 토출 장치, 684: 액적, 685: 층, 700: 표시 장치, 701: 기판, 702: 화소부, 704: 소스 드라이버 회로부, 705: 기판, 706: 게이트 드라이버 회로부, 708: FPC(Flexible printed circuit) 단자부, 710: 신호선, 712: 실란트, 716: FPC, 732: 밀봉막, 734: 절연막, 736: 착색막, 738: 차광막, 778: 구조체, 791: 터치 패널, 792: 절연막, 793: 전극, 794: 전극, 795: 절연막, 796: 전극, 797: 절연막, 1400: 액적 토출 장치, 1402: 기판, 1403: 액적 토출 수단, 1404: 촬상 수단, 1405: 헤드, 1406: 공간, 1407: 제어 수단, 1408: 기억 매체, 1409: 화상 처리 수단, 1410: 컴퓨터, 1411: 마커, 1412: 헤드, 1413: 재료 공급원, 1414: 재료 공급원, 7000: 표시 모듈, 7001: 상부 커버, 7002: 하부 커버, 7003: FPC, 7004: 터치 패널, 7005: FPC, 7006: 표시 패널, 7007: 백라이트, 7008: 광원, 7009: 프레임, 7010: 인쇄 기판, 7011: 배터리, 8000: 카메라, 8001: 하우징, 8002: 표시부, 8003: 조작 버튼, 8004: 셔터 버튼, 8006: 렌즈, 8100: 파인더, 8101: 하우징, 8102: 표시부, 8103: 버튼, 8200: 헤드 마운트 디스플레이, 8201: 장착부, 8202: 렌즈, 8203: 본체, 8204: 표시부, 8205: 케이블, 8206: 배터리, 8300: 헤드 마운트 디스플레이, 8301: 하우징, 8302: 표시부, 8304: 고정 밴드, 8305: 렌즈, 9000: 하우징, 9001: 표시부, 9003: 스피커, 9005: 조작 키, 9006: 접속 단자, 9007: 센서, 9008: 마이크로폰, 9050: 조작 버튼, 9051: 정보, 9052: 정보, 9053: 정보, 9054: 정보, 9055: 힌지, 9100: 텔레비전 장치, 9101: 휴대 정보 단말기, 9102: 휴대 정보 단말기, 9200: 휴대 정보 단말기, 9201: 휴대 정보 단말기, 9500: 표시 장치, 9501: 표시 패널, 9502: 표시 영역, 9503: 영역, 9511: 힌지, 9512: 베어링.
본 출원은 2015년 12월 28일에 일본 특허청에 출원된 일련 번호 2015-256694의 일본 특허 출원 및 2015년 12월 28일에 일본 특허청에 출원된 일련 번호 2015-256849의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다

Claims (27)

  1. 반도체 장치로서,
    제 1 트랜지스터; 및
    제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는,
    제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 제 1 절연막;
    상기 제 1 절연막 위의 제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막 위의 제 1 소스 전극;
    상기 제 1 산화물 반도체막 위의 제 1 드레인 전극;
    상기 제 1 산화물 반도체막, 상기 제 1 소스 전극, 및 상기 제 1 드레인 전극 위의 제 2 절연막; 및
    상기 제 2 절연막 위의 제 2 게이트 전극을 포함하고,
    상기 제 2 트랜지스터는,
    상기 제 1 소스 전극 및 상기 제 1 드레인 전극 중 하나;
    상기 제 1 소스 전극 및 상기 제 1 드레인 전극 중 상기 하나 위의 상기 제 2 절연막;
    상기 제 2 절연막 위의 제 2 산화물 반도체막;
    상기 제 2 산화물 반도체막 위의 제 2 소스 전극;
    상기 제 2 산화물 반도체막 위의 제 2 드레인 전극;
    상기 제 2 산화물 반도체막, 상기 제 2 소스 전극, 및 상기 제 2 드레인 전극 위의 제 3 절연막; 및
    상기 제 3 절연막 위의 제 3 게이트 전극을 포함하는, 반도체 장치.
  2. 반도체 장치로서,
    제 1 트랜지스터; 및
    제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는,
    제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 제 1 절연막;
    상기 제 1 절연막 위의 제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막 위의 제 1 소스 전극;
    상기 제 1 산화물 반도체막 위의 제 1 드레인 전극;
    상기 제 1 산화물 반도체막, 상기 제 1 소스 전극, 및 상기 제 1 드레인 전극 위의 제 2 절연막; 및
    상기 제 2 절연막 위의 제 2 게이트 전극을 포함하고,
    상기 제 2 트랜지스터는,
    상기 제 1 절연막 위의 제 3 게이트 전극;
    상기 제 3 게이트 전극 위의 상기 제 2 절연막;
    상기 제 2 절연막 위에 있고, 채널 영역, 소스 영역, 및 드레인 영역을 포함하는 제 2 산화물 반도체막;
    상기 채널 영역과 접하는 제 3 절연막;
    상기 제 3 절연막과 접하는 제 4 게이트 전극;
    상기 소스 영역, 상기 드레인 영역, 및 상기 제 4 게이트 전극과 접하는 제 4 절연막;
    상기 소스 영역에 전기적으로 접속되는 제 2 소스 전극; 및
    상기 드레인 영역에 전기적으로 접속되는 제 2 드레인 전극을 포함하는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 상기 제 1 절연막 및 상기 제 2 절연막의 개구에서 서로 접속되고, 상기 제 1 산화물 반도체막의 측단부보다 외측에 위치한 영역을 포함하는, 반도체 장치.
  4. 반도체 장치로서,
    제 1 트랜지스터; 및
    제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는,
    제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막 위의 제 1 절연막;
    상기 제 1 절연막을 개재하여 상기 제 1 산화물 반도체막과 중첩되는 영역을 포함하는 제 1 도전막;
    상기 제 1 산화물 반도체막 및 상기 제 1 도전막 위의 제 2 절연막;
    상기 제 1 산화물 반도체막 위의 제 2 도전막;
    상기 제 1 산화물 반도체막 위의 제 3 도전막; 및
    상기 제 1 산화물 반도체막, 상기 제 1 절연막, 상기 제 2 도전막, 및 상기 제 3 도전막 위의 제 3 절연막을 포함하고,
    상기 제 2 트랜지스터는,
    상기 제 3 도전막;
    상기 제 3 도전막 위의 상기 제 3 절연막;
    상기 제 3 절연막 위의 제 2 산화물 반도체막;
    상기 제 2 산화물 반도체막 위의 제 4 도전막; 및
    상기 제 2 산화물 반도체막 위의 제 5 도전막을 포함하고,
    상기 제 1 산화물 반도체막은 상기 제 1 절연막과 접하는 채널 영역, 상기 제 2 절연막과 접하는 소스 영역, 및 상기 제 2 절연막과 접하는 드레인 영역을 포함하는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 2 산화물 반도체막, 상기 제 4 도전막, 및 상기 제 5 도전막 위의 제 4 절연막; 및
    상기 제 4 절연막을 개재하여 상기 제 2 산화물 반도체막과 중첩되는 영역을 포함하는 제 6 도전막을 더 포함하는, 반도체 장치.
  6. 반도체 장치로서,
    제 1 트랜지스터; 및
    제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는,
    제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막 위의 제 1 절연막;
    상기 제 1 절연막을 개재하여 상기 제 1 산화물 반도체막과 중첩되는 영역을 포함하는 제 1 도전막;
    상기 제 1 산화물 반도체막 및 상기 제 1 도전막 위의 제 2 절연막;
    상기 제 1 산화물 반도체막 위의 제 2 도전막;
    상기 제 1 산화물 반도체막 위의 제 3 도전막; 및
    상기 제 1 산화물 반도체막, 상기 제 2 도전막, 및 상기 제 3 도전막 위의 제 3 절연막을 포함하고,
    상기 제 2 트랜지스터는,
    상기 제 3 도전막;
    상기 제 3 도전막 위의 상기 제 3 절연막;
    상기 제 3 절연막 위의 제 2 산화물 반도체막;
    상기 제 2 산화물 반도체막 위의 제 4 도전막;
    상기 제 2 산화물 반도체막 위의 제 5 도전막;
    상기 제 2 산화물 반도체막 위의 제 4 절연막;
    상기 제 4 절연막을 개재하여 상기 제 2 산화물 반도체막과 중첩되는 영역을 포함하는 제 6 도전막; 및
    상기 제 2 산화물 반도체막 및 상기 제 6 도전막 위의 제 5 절연막을 포함하고,
    상기 제 1 산화물 반도체막은 상기 제 1 절연막과 접하는 채널 영역, 상기 제 2 절연막과 접하는 소스 영역, 및 상기 제 2 절연막과 접하는 드레인 영역을 포함하고,
    상기 제 2 산화물 반도체막은 상기 제 4 절연막과 접하는 채널 영역, 상기 제 5 절연막과 접하는 소스 영역, 및 상기 제 5 절연막과 접하는 드레인 영역을 포함하는, 반도체 장치.
  7. 제 1 항, 제 2 항, 제 4 항, 및 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 반도체막은 상기 제 2 산화물 반도체막과 부분적으로 중첩되는, 반도체 장치.
  8. 제 1 항, 제 2 항, 제 4 항, 및 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막 중 한쪽 또는 양쪽은 In, M, 및 Zn을 포함하고,
    M은 Al, Ga, Y, 또는 Sn인, 반도체 장치.
  9. 제 8 항에 있어서,
    원자수비가 In:M:Zn=4:2:3 근방이고,
    In이 4일 때, M은 1.5 이상 2.5 이하이고, Zn은 2 이상 4 이하인, 반도체 장치.
  10. 제 1 항, 제 2 항, 제 4 항, 및 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막 중 한쪽 또는 양쪽은 결정부를 포함하고,
    상기 결정부는 c축 배향을 갖는, 반도체 장치.
  11. 반도체 장치로서,
    제 1 트랜지스터;
    제 2 트랜지스터; 및
    발광 소자를 포함하고,
    상기 제 1 트랜지스터는,
    제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 제 1 절연막;
    상기 제 1 절연막 위의 제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막에 각각 전기적으로 접속되는 제 1 소스 전극 및 제 1 드레인 전극; 및
    상기 제 1 산화물 반도체막, 상기 제 1 소스 전극, 및 상기 제 1 드레인 전극 위의 제 2 절연막을 포함하고,
    상기 제 2 트랜지스터는,
    상기 제 1 소스 전극 및 상기 제 1 드레인 전극 중 하나;
    상기 제 1 소스 전극 및 상기 제 1 드레인 전극 중 상기 하나 위의 상기 제 2 절연막;
    상기 제 2 절연막 위의 제 2 산화물 반도체막;
    상기 제 2 산화물 반도체막에 각각 전기적으로 접속되는 제 2 소스 전극 및 제 2 드레인 전극;
    상기 제 2 산화물 반도체막, 상기 제 2 소스 전극, 및 상기 제 2 드레인 전극 위의 제 3 절연막; 및
    상기 제 3 절연막 위의 제 3 게이트 전극을 포함하고,
    상기 발광 소자의 제1 전극은 상기 제 3 게이트 전극에 전기적으로 접속되고,
    상기 발광 소자는 고분자 화합물을 포함하는, 반도체 장치.
  12. 반도체 장치로서,
    제 1 트랜지스터;
    제 2 트랜지스터; 및
    발광 소자를 포함하고,
    상기 제 1 트랜지스터는,
    제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 제 1 절연막;
    상기 제 1 절연막 위의 제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막에 각각 전기적으로 접속되는 제 1 소스 전극 및 제 1 드레인 전극; 및
    상기 제 1 산화물 반도체막, 상기 제 1 소스 전극, 및 상기 제 1 드레인 전극 위의 제 2 절연막을 포함하고,
    상기 제 2 트랜지스터는,
    상기 제 2 절연막 위에 있고, 채널 영역, 소스 영역, 및 드레인 영역을 포함하는 제 2 산화물 반도체막;
    상기 채널 영역과 접하는 제 3 절연막;
    상기 제 3 절연막과 접하는 제 4 게이트 전극;
    상기 소스 영역, 상기 드레인 영역, 및 상기 제 4 게이트 전극과 접하는 제 4 절연막;
    상기 소스 영역에 전기적으로 접속되는 제 2 소스 전극; 및
    상기 드레인 영역에 전기적으로 접속되는 제 2 드레인 전극을 포함하고,
    상기 발광 소자의 제 1 전극은 상기 제 2 드레인 전극에 전기적으로 접속되고,
    상기 발광 소자는 고분자 화합물을 포함하는, 반도체 장치.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 제 1 트랜지스터는 상기 제 2 절연막 위에 제 2 게이트 전극을 더 포함하는, 반도체 장치.
  14. 제 12 항에 있어서,
    상기 제 2 트랜지스터는 상기 제 1 절연막 위에 그리고 상기 제 2 절연막 아래에 제 3 게이트 전극을 더 포함하는, 반도체 장치.
  15. 제 11 항 또는 제 12 항에 있어서,
    상기 제 2 산화물 반도체막은 상기 제 1 산화물 반도체막과 중첩되는, 반도체 장치.
  16. 제 11 항 또는 제 12 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막 중 한쪽 또는 양쪽은 In, M, 및 Zn을 포함하고,
    M은 Al, Ga, Y, 또는 Sn인, 반도체 장치.
  17. 반도체 장치로서,
    제 1 트랜지스터;
    제 2 트랜지스터; 및
    발광 소자를 포함하고,
    상기 제 1 트랜지스터는,
    제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막 위의 제 1 절연막;
    상기 제 1 절연막을 개재하여 상기 제 1 산화물 반도체막과 중첩되는 영역을 포함하는 제 1 도전막;
    상기 제 1 산화물 반도체막 및 상기 제 1 도전막 위의 제 2 절연막;
    상기 제 1 산화물 반도체막에 각각 전기적으로 접속되는 제 2 도전막 및 제 3 도전막; 및
    상기 제 1 산화물 반도체막, 상기 제 1 절연막, 상기 제 2 도전막, 및 상기 제 3 도전막 위의 제 3 절연막을 포함하고,
    상기 제 2 트랜지스터는,
    상기 제 3 도전막;
    상기 제 3 도전막 위의 상기 제 3 절연막;
    상기 제 3 절연막 위의 제 2 산화물 반도체막; 및
    상기 제 2 산화물 반도체막에 각각 전기적으로 접속되는 제 4 도전막 및 제 5 도전막을 포함하고,
    상기 발광 소자의 제 1 전극은 상기 제 5 도전막에 전기적으로 접속되고,
    상기 발광 소자는 고분자 화합물을 포함하는, 반도체 장치.
  18. 제 11 항, 제 12 항, 및 제 17 항 중 어느 한 항에 있어서,
    상기 고분자 화합물은 페닐렌바이닐렌 유도체를 포함하는, 반도체 장치.
  19. 제 11 항, 제 12 항, 및 제 17 항 중 어느 한 항에 있어서,
    상기 고분자 화합물은 π전자 부족형 헤테로방향족 골격, 그리고 π전자 과잉형 헤테로방향족 골격 및 방향족 아민 골격 중 적어도 하나를 포함하는, 반도체 장치.
  20. 제 11 항, 제 12 항, 및 제 17 항 중 어느 한 항에 있어서,
    상기 고분자 화합물은 정공 수송성을 갖는 골격 및 전자 수송성을 갖는 골격을 포함하는, 반도체 장치.
  21. 제 17 항에 있어서,
    상기 제 1 산화물 반도체막은 상기 제 1 절연막과 접하는 채널 영역, 상기 제 2 절연막과 접하는 소스 영역, 및 상기 제 2 절연막과 접하는 드레인 영역을 포함하는, 반도체 장치.
  22. 표시 장치로서,
    제 1 항 또는 제 11 항에 따른 반도체 장치; 및
    발광 소자를 포함하는, 표시 장치.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
KR1020187021385A 2015-12-28 2016-12-20 반도체 장치 및 반도체 장치를 포함하는 표시 장치 KR102595042B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020237036279A KR20230152792A (ko) 2015-12-28 2016-12-20 반도체 장치 및 반도체 장치를 포함하는 표시 장치

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JPJP-P-2015-256694 2015-12-28
JPJP-P-2015-256849 2015-12-28
JP2015256849 2015-12-28
JP2015256694 2015-12-28
PCT/IB2016/057801 WO2017115214A1 (en) 2015-12-28 2016-12-20 Semiconductor device and display device including the semiconductor device

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020237036279A Division KR20230152792A (ko) 2015-12-28 2016-12-20 반도체 장치 및 반도체 장치를 포함하는 표시 장치

Publications (2)

Publication Number Publication Date
KR20180099764A KR20180099764A (ko) 2018-09-05
KR102595042B1 true KR102595042B1 (ko) 2023-10-26

Family

ID=59086779

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020237036279A KR20230152792A (ko) 2015-12-28 2016-12-20 반도체 장치 및 반도체 장치를 포함하는 표시 장치
KR1020187021385A KR102595042B1 (ko) 2015-12-28 2016-12-20 반도체 장치 및 반도체 장치를 포함하는 표시 장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020237036279A KR20230152792A (ko) 2015-12-28 2016-12-20 반도체 장치 및 반도체 장치를 포함하는 표시 장치

Country Status (6)

Country Link
US (2) US9911757B2 (ko)
JP (4) JP6899216B2 (ko)
KR (2) KR20230152792A (ko)
CN (3) CN108475699B (ko)
TW (2) TWI773105B (ko)
WO (1) WO2017115214A1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8673426B2 (en) * 2011-06-29 2014-03-18 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, method of manufacturing the driver circuit, and display device including the driver circuit
JP6928763B2 (ja) * 2015-11-03 2021-09-01 東京エレクトロン株式会社 マイクロ波プラズマによりナノワイヤの角を丸め、調整する方法
CN108475699B (zh) * 2015-12-28 2021-11-16 株式会社半导体能源研究所 半导体装置、包括该半导体装置的显示装置
JP6921575B2 (ja) 2016-03-30 2021-08-18 株式会社半導体エネルギー研究所 表示パネル
US10043858B2 (en) 2016-04-27 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US10586495B2 (en) 2016-07-22 2020-03-10 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US10475869B2 (en) 2016-08-23 2019-11-12 Semiconductor Energy Laboratory Co., Ltd. Display device including display element and transistor
CN107221537B (zh) * 2017-06-30 2019-12-17 上海天马微电子有限公司 一种阵列基板、显示面板、显示装置及阵列基板制作方法
KR20190005741A (ko) * 2017-07-07 2019-01-16 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법 및 금속 산화물 막의 형성 방법
KR20200038270A (ko) * 2017-08-04 2020-04-10 닛토덴코 가부시키가이샤 히터
CN108344735A (zh) * 2018-05-15 2018-07-31 中国农业科学院农业质量标准与检测技术研究所 一种直接进样测汞仪及其使用方法
WO2019220265A1 (ja) * 2018-05-17 2019-11-21 株式会社半導体エネルギー研究所 表示パネル、表示装置、入出力装置、情報処理装置
US10971527B2 (en) * 2018-09-11 2021-04-06 Sharp Kabushiki Kaisha Thin-film transistor substrate including data line with lower layer data line and upper layer data line, and liquid crystal display device and organic electroluminescent display device including same
JP7202118B2 (ja) * 2018-09-26 2023-01-11 株式会社ジャパンディスプレイ 表示装置及びアレイ基板
US10985201B2 (en) 2018-09-28 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor including silicon over germanium layer
US11011669B2 (en) * 2019-10-14 2021-05-18 Shaoher Pan Integrated active-matrix light emitting pixel arrays based devices
US10847083B1 (en) * 2019-10-14 2020-11-24 Shaoher Pan Integrated active-matrix light emitting pixel arrays based devices by laser-assisted bonding
KR20230169179A (ko) * 2021-04-16 2023-12-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
TWI819745B (zh) * 2022-08-11 2023-10-21 友達光電股份有限公司 近眼顯示裝置及其製造方法

Family Cites Families (126)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
BRPI0517560B8 (pt) 2004-11-10 2018-12-11 Canon Kk transistor de efeito de campo
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
US9397308B2 (en) 2006-12-04 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Light emitting element, light emitting device, and electronic device
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4275720B2 (ja) * 2008-03-20 2009-06-10 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101048965B1 (ko) * 2009-01-22 2011-07-12 삼성모바일디스플레이주식회사 유기 전계발광 표시장치
TWI617029B (zh) * 2009-03-27 2018-03-01 半導體能源研究所股份有限公司 半導體裝置
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
KR101065407B1 (ko) * 2009-08-25 2011-09-16 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
JP2011176185A (ja) * 2010-02-25 2011-09-08 Kyocera Corp 多層配線基板の製造方法
JP2011176152A (ja) * 2010-02-25 2011-09-08 Dainippon Printing Co Ltd 薄膜回路構造及びその製造方法並びに有機ｅｌ装置
WO2011135908A1 (ja) 2010-04-30 2011-11-03 シャープ株式会社 回路基板および表示装置
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103201831B (zh) 2010-11-05 2015-08-05 株式会社半导体能源研究所 半导体装置
US8928010B2 (en) * 2011-02-25 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5933897B2 (ja) 2011-03-18 2016-06-15 株式会社半導体エネルギー研究所 半導体装置
US8981367B2 (en) * 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW201324760A (zh) * 2011-12-07 2013-06-16 Chunghwa Picture Tubes Ltd 畫素結構及其製造方法
US10002968B2 (en) 2011-12-14 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
US8860022B2 (en) 2012-04-27 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
TWI624936B (zh) * 2013-06-05 2018-05-21 半導體能源研究所股份有限公司 顯示裝置
US9412799B2 (en) * 2013-08-26 2016-08-09 Apple Inc. Display driver circuitry for liquid crystal displays with semiconducting-oxide thin-film transistors
TWI657488B (zh) * 2014-03-20 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置、具有該半導體裝置的顯示裝置、具有該顯示裝置的顯示模組以及具有該半導體裝置、該顯示裝置和該顯示模組的電子裝置
JP6518890B2 (ja) * 2014-03-31 2019-05-29 株式会社Ｊｏｌｅｄ 表示装置および電子機器
CN106537485B (zh) 2014-07-25 2019-07-16 株式会社半导体能源研究所 显示装置及电子设备
US9543370B2 (en) * 2014-09-24 2017-01-10 Apple Inc. Silicon and semiconducting oxide thin-film transistor displays
CN104538401B (zh) * 2014-12-23 2017-05-03 深圳市华星光电技术有限公司 Tft基板结构
US10002970B2 (en) * 2015-04-30 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method of the same, or display device including the same
CN108475699B (zh) * 2015-12-28 2021-11-16 株式会社半导体能源研究所 半导体装置、包括该半导体装置的显示装置

Also Published As

Publication number Publication date
JP6899216B2 (ja) 2021-07-07
JP2021170643A (ja) 2021-10-28
CN108475699B (zh) 2021-11-16
KR20230152792A (ko) 2023-11-03
JP2020174181A (ja) 2020-10-22
US20180197888A1 (en) 2018-07-12
TWI773105B (zh) 2022-08-01
WO2017115214A1 (en) 2017-07-06
CN108475699A (zh) 2018-08-31
TWI718224B (zh) 2021-02-11
US9911757B2 (en) 2018-03-06
CN114361180A (zh) 2022-04-15
JP6775096B2 (ja) 2020-10-28
TW201735183A (zh) 2017-10-01
TW202131522A (zh) 2021-08-16
JP2017120908A (ja) 2017-07-06
US10283532B2 (en) 2019-05-07
TW202315137A (zh) 2023-04-01
CN113327948A (zh) 2021-08-31
KR20180099764A (ko) 2018-09-05
JP2023078139A (ja) 2023-06-06
US20170186778A1 (en) 2017-06-29

Similar Documents

Publication Publication Date Title
KR102595042B1 (ko) 반도체 장치 및 반도체 장치를 포함하는 표시 장치
US11587982B2 (en) Light-emitting device including a plurality of transistors below a plurality of optical elements
CN106486607B (zh) 发光元件、发光装置、电子设备以及照明装置
KR102577891B1 (ko) 발광 소자, 표시 장치, 전자 기기, 및 조명 장치
KR101741490B1 (ko) 발광 소자, 발광 장치, 조명 장치 및 전자 기기
WO2018100476A1 (en) Light-emitting element, light-emitting device, electronic device, and lighting device
JP2018037510A (ja) 半導体装置、該半導体装置を有する表示装置
US20230171985A1 (en) Organic semiconductor element, organic el element, and photodiode
US20240147745A1 (en) Light-Emitting Apparatus and Electronic Device
KR20240004556A (ko) 발광 장치 및 전자 기기
KR20230142580A (ko) 발광 장치 및 전자 기기
KR20230148108A (ko) 발광 디바이스 및 그 제작 방법
KR20240049303A (ko) 보호층용 유기 금속 화합물, 보호층, 유기 반도체층의 가공 방법, 및 유기 반도체 디바이스의 제작 방법
CN117956818A (en) Light emitting device, display device, and electronic apparatus
CN111344878A (zh) 有机发光二极管和电子设备

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant