JP2011176152A - 薄膜回路構造及びその製造方法並びに有機ｅｌ装置 - Google Patents

Abstract

【課題】回路構造のスペースを小さくして画素の微細化を達成できる、薄膜回路構造及びその製造方法を提供する。
【解決手段】基材１上の面内方向Ｘに、ゲート電極２、ゲート絶縁膜３、酸化物半導体膜４、ソース電極５ｓ及びドレイン電極５ｄで少なくとも構成された隣り合う２以上の薄膜トランジスタ１０Ａ，１０Ｂを有する薄膜回路装置１２であって、前記２以上の薄膜トランジスタ１０Ａ，１０Ｂは、共通するゲート絶縁膜３を有するとともに、ゲート絶縁膜３の下に第１の酸化物半導体膜４Ａが設けられた第１の薄膜トランジスタ１０Ａと、ゲート絶縁膜３の上に第２の酸化物半導体膜Ａが設けられた第２の薄膜トランジスタ１０Ｂとを有するようにして、上記課題を解決した。
【選択図】図１

Description

本発明は、２以上の薄膜トランジスタを有する薄膜回路構造及びその製造方法並びに有機ＥＬ装置に関する。

薄膜トランジスタ（ＴＦＴ）の代表的な構造は、ａ−ＳｉＴＦＴに適用されるボトムゲートタイプの逆スタガ型と、ｐ−ＳｉＴＦＴに適用されるトップゲートタイプの順スタガ型とに大別される。前者の逆スタガ型の薄膜トランジスタ１００Ａは、図８（Ａ）に示すように、基材１０１上にゲート電極１０２を形成し、そのゲート電極１０２を覆うようにゲート絶縁膜１０３をパターン形成し、そのゲート絶縁膜１０３上にａ−Ｓｉ半導体膜１０４ａをパターン形成し、その半導体膜１０４ａ上にソース電極１０５ｓとドレイン電極１０５ｄをパターン形成してなるものである。一方、後者の順スタガ型の薄膜トランジスタ１００Ｂは、図８（Ｂ）に示すように、基材１０１上にソース電極１０５ｓ及びドレイン電極１０５ｄをパターン形成し、そのソース電極１０５ｓ及びドレイン電極１０５ｄを跨ぐようにｐ−Ｓｉ半導体膜１０４ｂをパターン形成し、その半導体膜１０４ｂを覆うようにゲート絶縁膜１０３を形成し、そのゲート絶縁膜１０３上にゲート電極１０２をパターン形成してなるものである。

前記のように、ａ−ＳｉＴＦＴは逆スタガ型であり、ｐ−ＳｉＴＦＴは順スタガ型であるのが一般的である。その理由は、ａ−Ｓｉは半導体特性がやや低いものの、ゲート絶縁膜上に半導体膜を設ける逆スタガ型ＴＦＴ構造とすることにより、製造プロセスを短縮化でき、大型基板も製造できるという利点があるためである。一方、ｐ−Ｓｉはレーザーアニールで結晶化させるが、レーザーアニールした膜表面の半導体特性が良好であるため、ｐ−Ｓｉの上にゲート絶縁膜が成膜されていることが好ましいためである。したがって、複数の薄膜トランジスタを設ける場合には、逆スタガ型のａ−ＳｉＴＦＴとするか、順スタガ型のｐ−ＳｉＴＦＴとするかを、半導体特性と製造プロセスとを考慮して選択する必要がある。

なお、特許文献１は、複数の薄膜トランジスタを備えた表示装置の例を示すものであり、特許文献２は、酸化物半導体膜を用いた薄膜トランジスタの例を示すものである。酸化物半導体膜は、低温で成膜可能な半導体膜であるが、比較的高い移動度を示すことから近年注目されている。

特開２００７−１４０４８８号公報 特開２００７−７３７０３号公報

液晶表示装置１２０を構成する画素内の回路は、図９（Ａ）に示すように、ＴＦＴ１００Ａが一つで形成される単純な回路であるため、ゲート電極１０２とソース電極１０５ｓ又はドレイン電極１０５ｄとをコンタクトさせる必要ない。しかし、有機ＥＬ装置１３０を構成する画素内の回路やディスプレイの周辺回路（インバーター等のロジック系回路）は２つ以上のＴＦＴ１００Ａ，１００Ａを有する複雑な回路構成となる。そのため、図９（Ｂ）に示すように、一方のＴＦＴのゲート電極１０２と他方のＴＦＴのソース電極１０５ｓ又はドレイン電極１０５ｄとを電気的に接続させる必要がある。その接続手段としては、ゲート電極１０２とソース電極１０５ｓ又はドレイン電極１０５ｄとの間にあるゲート絶縁膜１０３にコンタクトホール１０７を形成し、両者をコンタクトさせている。こうしたコンタクトホール１０７の形成は、工程的な負荷の大きいドライエッチングを利用したコンタクトホール形成工程が必要となるだけでなく、コンタクトホール１０７のスペースや、コンタクトホール１０７の上下に形成するコンタクトパッドのためのスペースが必要となり、画素の微細化の妨げとなっている（図４及び図６参照）。

本発明は、上記した問題を解決するためになされたものであって、その目的は、回路構造のスペースを小さくして画素の微細化を達成できる、薄膜回路構造及びその製造方法を提供することにある。また、本発明の他の目的は、前記した薄膜回路構造を備えた有機ＥＬ装置を提供することにある。

上記課題を解決するための本発明に係る薄膜回路構造は、基材上の面内方向に、ゲート電極、ゲート絶縁膜、酸化物半導体膜、ソース電極及びドレイン電極で少なくとも構成された隣り合う２以上の薄膜トランジスタを有する薄膜回路装置であって、前記２以上の薄膜トランジスタは、共通するゲート絶縁膜を有するとともに、該ゲート絶縁膜の下に第１の酸化物半導体膜が設けられた第１の薄膜トランジスタと、該ゲート絶縁膜の上に第２の酸化物半導体膜が設けられた第２の薄膜トランジスタとを有することを特徴とする。

本発明者は、酸化物半導体膜をＴＦＴに適用するに際し、酸化物半導体膜をゲート絶縁膜の上に設けた逆スタガ型のＴＦＴとした場合と、酸化物半導体膜をゲート絶縁膜の下に設けた順スタガ型のＴＦＴとした場合のいずれであっても、そのＴＦＴ特性が回路素子として十分に機能することに着目した。本発明は、この知見を基にして成したものであって、面内方向に隣り合う２以上の薄膜トランジスタが共通するゲート絶縁膜を有し、そのゲート絶縁膜の下に第１の酸化物半導体膜が設けられた第１の薄膜トランジスタと、該ゲート絶縁膜の上に第２の酸化物半導体膜が設けられた第２の薄膜トランジスタとを隣接して設けたものである。

この発明によれば、共通するゲート絶縁膜の上と下に酸化物半導体膜を設けることにより、場所によって異なるタイプ（順スタガ型と逆スタガ型）の回路構造を形成することができるので、一方のＴＦＴのソース電極又はドレイン電極が他方のＴＦＴのゲート電極となる回路構造を実現できる。その結果、コンタクトホール及びコンタクトパッドを設ける必要がなくなり、回路構造のスペースを小さくでき、画素の微小化を実現可能となる。

本発明に係る薄膜回路構造において、前記第１及び第２の酸化物半導体膜がＩｎＧａＺｎＯ系半導体材料からなる。

この発明によれば、第１及び第２の酸化物半導体膜をＩｎＧａＺｎＯ系半導体材料で構成することが好ましい。

本発明に係る薄膜回路構造において、前記２以上の薄膜トランジスタのうち、一方の薄膜トランジスタのソース電極又はドレイン電極と、他方の薄膜トランジスタのゲート電極とが、同一材料からなる連続膜として前記ゲート絶縁膜の上又は下に設けられている。

この発明によれば、一方のＴＦＴのソース電極又はドレイン電極と、他方のＴＦＴのゲート電極とが、ゲート絶縁膜の上又は下のいずれかに、同一材料からなる連続膜として設けられているので、同一プレーン（ゲート絶縁膜の上又は下）で直列接続することができ、製造しやすい低コストの薄膜回路構造となる。

本発明に係る薄膜回路構造において、インバータで構成されたゲート論理回路である。

この発明によれば、インバータで構成されたゲート論理回路であるので、ＮＯＲやＮＡＮＤを省スペースで形成することができる。その結果、より高い集積構造とすることができる。例えば有機ＥＬ装置に適用すれば、単位面積あたりの有効画素面積を大きくできるので、画素を小さくでき、より高解像度の有機ＥＬ装置とすることができる。

上記課題を解決するための本発明に係る有機ＥＬ装置は、基材上の面内方向に、ゲート電極、ゲート絶縁膜、酸化物半導体膜、ソース電極及びドレイン電極で少なくとも構成された隣り合う２以上の薄膜トランジスタを有する薄膜トランジスタ素子部と、陽極及び陰極間に発光層を有する有機ＥＬ素子部と、を備えた有機ＥＬ装置であって、前記２以上の薄膜トランジスタは、共通するゲート絶縁膜を有するとともに、該ゲート絶縁膜の下に第１の酸化物半導体膜が設けられた第１の薄膜トランジスタと、該ゲート絶縁膜の上に第２の酸化物半導体膜が設けられた第２の薄膜トランジスタと、を有することを特徴とする。

この発明によれば、薄膜トランジスタ素子部を構成する２以上の薄膜トランジスタは、共通するゲート絶縁膜を有するとともに、ゲート絶縁膜の下に第１の酸化物半導体膜が設けられた第１の薄膜トランジスタと、ゲート絶縁膜の上に第２の酸化物半導体膜が設けられた第２の薄膜トランジスタとを有するので、場所によって異なるタイプ（順スタガ型と逆スタガ型）の回路構造を形成することができる。その結果、一方のＴＦＴのソース電極又はドレイン電極が他方のＴＦＴのゲート電極となる回路構造を実現できるので、コンタクトホール及びコンタクトパッドを設ける必要がなく、回路構造のスペースを小さくでき、画素の微小化を実現可能となる。こうした薄膜トランジスタ素子部を備えた有機ＥＬ装置は、単位面積あたりの有効画素面積を大きくできるので、画素を小さくでき、より高解像度の有機ＥＬ装置とすることができる。

本発明に係る有機ＥＬ装置において、前記第１及び第２の酸化物半導体膜がＩｎＧａＺｎＯ系半導体材料からなり、前記２以上の薄膜トランジスタのうち、一方の薄膜トランジスタのソース電極又はドレイン電極と、他方の薄膜トランジスタのゲート電極とが、同一材料からなる連続膜として前記ゲート絶縁膜の上又は下に設けられており、当該ゲート絶縁膜上には、前記ソース電極又はドレイン電極と同一材料からなる連続膜として画素電極が設けられ、当該画素電極が前記有機ＥＬ素子部を構成する陽極又は陰極である。

この発明によれば、第１及び第２の酸化物半導体膜をＩｎＧａＺｎＯ系半導体材料で構成することが好ましく、且つ、一方のＴＦＴのソース電極又はドレイン電極と、他方のＴＦＴのゲート電極とが、ゲート絶縁膜の上又は下のいずれかに、同一材料からなる連続膜として設けられているので、同一プレーン（ゲート絶縁膜の上又は下）で直列接続することができ、製造しやすい低コストの有機ＥＬ装置となる。

上記課題を解決するための本発明に係る薄膜回路構造の製造方法は、基材上の面内方向に、ゲート電極、ゲート絶縁膜、酸化物半導体膜、ソース電極及びドレイン電極で少なくとも構成された隣り合う２以上の薄膜トランジスタを有する薄膜回路構造の製造方法であって、
基材上に、前記薄膜トランジスタのうち第１の薄膜トランジスタを構成するソース電極及びドレイン電極をパターン形成すると共に、第２の薄膜トランジスタを構成するゲート電極をパターン形成する工程と、前記第１の薄膜トランジスタを構成する第１の酸化物半導体膜を前記ソース電極及びドレイン電極間にパターン形成する工程と、前記第１の薄膜トランジスタを構成する第１の酸化物半導体膜、前記ソース電極及びドレイン電極と、第２の薄膜トランジスタを構成する前記ゲート電極とを少なくとも覆うゲート絶縁膜を形成する工程と、前記第２の薄膜トランジスタを構成する第２の酸化物半導体膜を前記ゲート絶縁膜上にパターン形成する工程と、前記第１の薄膜トランジスタを構成するゲート電極をパターン形成するとともに、前記第２の薄膜トランジスタを構成するソース電極及びドレイン電極をパターン形成する工程と、を有し、
前記第１又は第２の薄膜トランジスタを構成するソース電極又はドレイン電極と、前記第１又は第２の薄膜トランジスタを構成するゲート電極とを、同一材料からなる連続膜として前記ゲート絶縁膜の上又は下に設けることを特徴とする。

この発明によれば、上記各工程により、第１又は第２の薄膜トランジスタを構成するソース電極又はドレイン電極と、第１又は第２の薄膜トランジスタを構成するゲート電極とを、同一材料からなる連続膜としてゲート絶縁膜の上又は下に設ける。その結果、コンタクトホールやコンタクトパッドを形成する工程が不要であり、歩留まりがよく、低コストで製造しやすい薄膜回路構造を製造することができる。

本発明に係る薄膜回路構造の製造方法において、前記第１及び第２の酸化物半導体膜がＩｎＧａＺｎＯ系半導体材料からなる。

本発明に係る薄膜回路構造によれば、場所によって異なるタイプ（順スタガ型と逆スタガ型）の回路構造を形成することができるので、一方のＴＦＴのソース電極又はドレイン電極が他方のＴＦＴのゲート電極となる回路構造を実現できる。その結果、コンタクトホール及びコンタクトパッドを設ける必要がなくなり、回路構造のスペースを小さくでき、画素の微小化を実現可能となる。

本発明に係る有機ＥＬ装置によれば、一方のＴＦＴのソース電極又はドレイン電極が他方のＴＦＴのゲート電極となる回路構造を実現できるので、コンタクトホール及びコンタクトパッドを設ける必要がなく、回路構造のスペースを小さくでき、画素の微小化を実現可能となる。こうした薄膜回路構造を備えた有機ＥＬ装置は、単位面積あたりの有効画素面積を大きくできるので、画素を小さくでき、より高解像度の有機ＥＬ装置とすることができる。

本発明に係る薄膜回路構造の製造方法によれば、各工程により、第１又は第２の薄膜トランジスタを構成するソース電極又はドレイン電極と、第１又は第２の薄膜トランジスタを構成するゲート電極とを、同一材料からなる連続膜としてゲート絶縁膜の上又は下に設ける。その結果、コンタクトホールやコンタクトパッドを形成する工程が不要であり、歩留まりがよく、低コストで製造しやすい薄膜回路構造を製造することができる。

本発明に係る薄膜回路構造の一例を示す模式的な断面図である。 本発明に係る薄膜回路構造の他の一例を示す模式的な断面図である。 本発明に係る薄膜回路構造の一例を示す模式的な平面図である。 従来の薄膜回路構造の一例を示す模式的な平面図である。 本発明に係る有機ＥＬ装置の一例を示す模式的な平面図である。 従来の有機ＥＬ装置の一例を示す模式的な平面図である。 本発明に係る有機ＥＬ装置の一例を示す模式的な断面図である。 一般的な薄膜トランジスタの構造を示す模式的な断面図である。 一般的な液晶表示装置のＴＦＴと有機ＥＬ装置のＴＦＴの例を示す模式的な断面図である。

以下に、本発明に係る薄膜回路構造及びその製造方法並びに有機ＥＬ装置について、図面を参照して詳しく説明する。なお、本発明は、その技術的特徴を有すれば種々の変形が可能であり、以下に具体的に示す実施形態に限定されるものではない。

［薄膜回路構造］
（基本構成）
本発明に係る薄膜回路構造１２は、図１〜図３及び図５に示すように、基材１上の面内方向（Ｘ及び／又はＹ）に、ゲート電極２、ゲート絶縁膜３、酸化物半導体膜４、ソース電極５ｓ及びドレイン電極５ｄで少なくとも構成された隣り合う２以上の薄膜トランジスタ１０（１０Ａ，１０Ｂ）を有する。そして、その２以上の薄膜トランジスタ（以下「ＴＦＴ」という。）１０Ａ，１０Ｂは、共通するゲート絶縁膜３を有するとともに、ゲート絶縁膜３の下に第１の酸化物半導体膜４が設けられた第１のＴＦＴ（以下「第１ＴＦＴ」という。）１０Ａと、ゲート絶縁膜３の上に第２の酸化物半導体膜４が設けられた第２の薄膜トランジスタ（以下「第２ＴＦＴ」という。）１０Ｂとを有することに特徴がある。

本願において、「面内方向」とは、Ｉｎ−ｐｌａｎｅ（インプレーン：基材面上に並ぶように配列すること。）をいい、基材面の２次元方向のことであり、図１に示すＸ方向や図３に示すＸ方向及びＹ方向を指す。「隣り合う」とは、電気回路として隣り合っていることを意味し、平面視で現に隣り合っている場合もあれば、離れている場合もあり、いずれの場合も含む。「ゲート絶縁膜３の上」とは、図１及び図２の断面図において、厚さ方向Ｚの上側にあることを意味し、「ゲート絶縁膜３の下」とは、厚さ方向Ｚの下側にあることを意味する。ゲート絶縁膜３の下に酸化物半導体膜４がある場合は、順スタガ型ＴＦＴ（図１等では第１ＴＦＴ１０Ａ）を構成し、ゲート絶縁膜３の上に酸化物半導体膜４がある場合は、逆スタガ型ＴＦＴ（図１等では第２ＴＦＴ１０Ｂ）を構成する。したがって、「２以上の薄膜トランジスタ」には、順スタガ型である第１ＴＦＴ１０Ａと逆スタガ型である第２ＴＦＴ１０Ｂとを少なくとも必ず１つずつ含む。「共通するゲート絶縁膜３」とは、第１ＴＦＴ１０Ａを構成するゲート絶縁膜３と、第２ＴＦＴ１０Ｂを構成するゲート絶縁膜３とが同一材料で同時に形成された同じ膜であることを意味する。「同一材料」とは、成膜時の材料が同じであることを意味する。

薄膜回路構造１２には、必要に応じて、容量素子及び／又は抵抗素子を有していてもよいし、ダイオード等の能動素子や、コイル（アンテナコイルを含む）、インダクタ等の他の受動素子が設けられていてもよい。

（実施形態例）
次に、図１〜図３及び図５に示す薄膜回路構造１２の形態について説明する。

図１に示す薄膜回路構造１２Ａは、基材１上の面内方向Ｘに、１つの順スタガ型の第１ＴＦＴ１０Ａと１つの逆スタガ型の第２ＴＦＴ１０Ｂとが隣り合って設けられている。第１ＴＦＴ１０Ａは、基材１と、基材２上に所定領域（チャネル領域となる部分。）を開けて離間してパターン形成されたソース電極５ｓ及びドレイン電極５ｄと、ソース電極５ｓ及びドレイン電極５ｄの間の所定領域を埋めると共に両電極５ｓ，５ｄを跨ぐように所定のパターンで形成された酸化物半導体膜４と、酸化物半導体膜４、ソース電極５ｓ及びドレイン電極５ｄそれぞれの上にそれらを覆うように形成されたゲート絶縁膜３と、ゲート絶縁膜３上に所定のパターンで形成されたゲート電極２と、を少なくとも有している。一方、第２ＴＦＴ１０Ｂは、基材１と、基材１上に所定のパターンで形成されたゲート電極２と、ゲート電極２を覆うように形成されたゲート絶縁膜３と、ゲート絶縁膜３上であってゲート電極１２の直上に所定のパターンで形成された酸化物半導体膜４と、酸化物半導体膜４上の中央部を開けて離間して形成されたソース電極５ｓ及びドレイン電極５ｄと、を少なくとも有している。

この薄膜回路構造１２Ａにおいては、ゲート絶縁膜３が、第１ＴＦＴ１０Ａと第２ＴＦＴ１０Ｂとで共通する同一材料膜として、同一工程で同時に連続して設けられている。また、第１ＴＦＴ１０Ａのドレイン電極５ｄと第２ＴＦＴ１０Ｂのゲート電極２とが、同一材料膜として、同一工程で同時に連続して設けられている。さらに、第２ＴＦＴ１０Ｂのドレイン電極５ｄが、画素電極６と同一材料膜として、同一工程で同時に連続して設けられている。

図２に示す薄膜回路構造１２Ｂは、基材１上の面内方向Ｘに、１つの順スタガ型の第１ＴＦＴ１０Ａと、その第１ＴＦＴ１０Ａの左右にそれぞれ１つずつ計２つの逆スタガ型の第２ＴＦＴ１０Ｂ，１０Ｂとが隣り合って設けられている。第１ＴＦＴ１０Ａは、上記同様、基材１と、基材２上に所定領域（チャネル領域となる部分。）を開けて離間してパターン形成されたソース電極５ｓ及びドレイン電極５ｄと、ソース電極５ｓ及びドレイン電極５ｄの間の所定領域を埋めると共に両電極５ｓ，５ｄを跨ぐように所定のパターンで形成された酸化物半導体膜４と、酸化物半導体膜４、ソース電極５ｓ及びドレイン電極５ｄそれぞれの上にそれらを覆うように形成されたゲート絶縁膜３と、ゲート絶縁膜３上に所定のパターンで形成されたゲート電極２と、を少なくとも有している。一方、２つの第２ＴＦＴ１０Ｂは、上記同様、基材１と、基材１上に所定のパターンで形成されたゲート電極２と、ゲート電極２を覆うように形成されたゲート絶縁膜３と、ゲート絶縁膜３上であってゲート電極１２の直上に所定のパターンで形成された酸化物半導体膜４と、酸化物半導体膜４上の中央部を開けて離間して形成されたソース電極５ｓ及びドレイン電極５ｄと、を少なくとも有している。

この薄膜回路構造１２Ｂにおいては、ゲート絶縁膜３が、１つの第１ＴＦＴ１０Ａと２つの第２ＴＦＴ１０Ｂ，１０Ｂとで共通する同一材料膜として、同一工程で同時に連続して設けられている。また、第１ＴＦＴ１０Ａのドレイン電極５ｄと一方の第２ＴＦＴ１０Ｂのゲート電極２とが、同一材料膜として、同一工程で同時に連続して設けられている。さらに、第１ＴＦＴ１０Ａのゲート電極２と他方の第２ＴＦＴ１０Ｂのドレイン電極５ｄとが、同一材料膜として、同一工程で同時に連続して設けられている。この場合において、図１と同様、第２ＴＦＴ１０Ｂのドレイン電極５ｄが、画素電極（図示しない）と同一材料膜として、同一工程で同時に連続して設けられていてもよい。

図３に示す薄膜回路構造１２Ｃは、２段のインバータからなるバッファ回路を平面視した場合の例であり、基材１上の面内方向Ｘ，Ｙに、２つの順スタガ型の第１ＴＦＴ１０Ａ，１０Ａと、２つの逆スタガ型の第２ＴＦＴ１０Ｂ，１０Ｂとが隣り合って設けられている。第１ＴＦＴ１０Ａの構成と第２ＴＦＴ１０Ｂの構成は、図１等で説明したものと同じであるのでここでは省略する。

この薄膜回路構造１２は、図３に示すように、電源ラインＶＤＤとグラウンドラインＧＮＤ１層目の配線層と２層目の配線層の両方で形成されている（図３では、一層目と２層目の配線を重ねて書いている。）。この薄膜回路構造１２はインバータで構成されたゲート論理回路であるが、逆スタガ型ＴＦＴ１００Ｂのみで構成された図４に示す従来の論理回路に比べ、コンタクトホール１０７やコンタクトパッド１０８を設ける必要がないので、ＮＯＲやＮＡＮＤを省スペースで形成することができ、その結果、より高い集積構造とすることができる。例えば、後述する有機ＥＬ装置２０に適用すれば、単位面積あたりの有効画素面積を大きくできるので、画素を小さくでき、より高解像度の有機ＥＬ装置とすることができる。

図１〜図３に示す薄膜回路構造１２によれば、共通するゲート絶縁膜３の上又は下に酸化物半導体膜４が設けられた異なるタイプのＴＦＴ１０（順スタガ型の第１ＴＦＴ１０Ａと逆スタガ型の第２ＴＦＴ１０Ｂ）を形成することができる。そして、それらのＴＦＴは、一方のＴＦＴ（１０Ａ又は１０Ｂ）のソース電極５ｓ又はドレイン電極５ｄと、他方のＴＦＴ（１０Ａ又は１０Ｂ）のゲート電極３とが、ゲート絶縁膜３の上又は下のいずれかに、同一材料からなる連続膜として同一工程で同時に形成された回路構造を実現できる。その結果、同一プレーン（ゲート絶縁膜の上又は下）で直列接続することができ、製造しやすい低コストの薄膜回路構造となる。そして、図４、図６及び図９（Ｂ）に示すようなコンタクトホール１０７及びコンタクトパッド１０８を設ける必要がなくなり、回路構造のスペースを小さくでき、画素の微小化を実現可能となる。

図５及び図７に示す有機ＥＬ装置２０は、上記の薄膜回路構造１２を備えた画素回路の例である。画素２４は、通常、図５に示すように、画素を選択するデータ電極ライン２１及びスキャン電極ライン２２と、電流ドライブ素子に大きな電流を供給するための電源電極ライン２３とで囲まれている。画素内は、図５及び図７に示すように、平面視で、電流ドライブ素子として作用する第１ＴＦＴ１０Ａ及びスイッチング素子として作用する第２ＴＦＴ１０Ｂを少なくとも有するＴＦＴ部２５と、有機ＥＬ素子部２５とで構成されている。

この有機ＥＬ装置２０を構成するＴＦＴ素子部２５は、図１に示す薄膜回路構造１２が設けられた部分であるので、その説明は省略する。一方、有機ＥＬ素子部２６は、図１に示す薄膜回路構造１２の画素電極６の形成領域に設けられ、通常、その画素電極６が陽極３４（図７参照）となり、その陽極３４上に少なくとも発光層３１と陰極３５がその順で設けられて構成されている（図７参照）。詳細は後述するが、本発明に係る有機ＥＬ装置２０は、図６に示す従来の有機ＥＬ装置１３０に比べ、コンタクトホール１０７及びコンタクトパッド１０８を設ける必要がない分だけ開口率を向上させることができる。なお、図５では、図の理解を容易にするために、ゲート絶縁膜を省略してある。

こうした有機ＥＬ装置２０によれば、一方のＴＦＴのソース電極５ｓ又はドレイン電極５ｄと他方のＴＦＴのゲート電極２とを連続膜として形成してなる回路構造を実現できるので、コンタクトホール及びコンタクトパッドを設ける必要がなく、回路構造のスペースを小さくでき、画素の微小化を実現可能となる。こうした薄膜回路構造１２を備えた有機ＥＬ装置２０は、単位面積あたりの有効画素面積を大きくできるので、発光性能を増すことができ又は画素を小さくでき、より高解像度の有機ＥＬ装置とすることができる。

本発明に係る薄膜回路構造１２の構成要素を以下に詳しく説明する。

（基材）
基材１の種類や構造は特に限定されるものではなく、用途に応じてフレキシブルな材質や硬質な材質等が選択される。具体的に用いることができる材料としては、例えば、ガラス、石英、ポリエチレン、ポリプロピレン、ポリエチレンテレフタレート、ポリメタクリレート、ポリメチルメタクリレート、ポリメチルアクリレート、ポリエステル、ポリカーボネート等を挙げることができる。なお、金属膜や透明導電膜が形成されたガラス基材やプラスチック基材等を用いてもよい。

基材１の厚さは、得られる薄膜回路構造１２にフレキシブル性を持たせるか否かによっても異なり、特に限定されないが、例えば液晶表示装置や有機ＥＬ装置に用いるフレキシブル性の薄膜回路構造１２とする場合には、厚さ５〜３００μｍのプラスチック基材が好ましく用いられる。一方、特にフレキシブル性が不要の場合には、厚さ０．１〜３．０ｍｍのガラス基材又はプラスチック基材が好ましく用いられる。また、基材１の形状も特に限定されず、用途に応じて、パネル状、チップ状、カード状、ディスク状等を挙げることができる。なお、枚葉状又は連続状の基材１上に薄膜回路構造１２形成した後に個々のパネル状、チップ状、カード状、ディスク状に分断加工してもよい。

（ゲート電極）
ゲート電極２は、図１及び図２に示すように、第１ＴＦＴ１０Ａではゲート絶縁膜３の上に所定のパターンで設けられ、第２ＴＦＴ１０Ｂでは基材１上に所定のパターンで設けられる。ゲート電極材料としては、ゲート絶縁膜３の上に設ける第１ＴＦＴ１０Ａの場合及び基材１の上に設ける第２ＴＦＴ１０Ｂの場合のいずれにおいても、例えば、金、銀、銅、チタン、クロム、コバルト、ニッケル、アルミニウム、ニオブ、タンタル、モリブデン等の金属膜；ＩＴＯ（インジウム錫オキサイド）、酸化インジウム、ＩＺＯ（インジウム亜鉛オキサイド）、ＳｎＯ_２、ＺｎＯ等の透明導電膜；を好ましく挙げることができる。なお、所望の導電性を有するものであれば、ポリアニリン、ポリアセチレン、ポリアルキルチオフェン誘導体、ポリシラン誘導体のような透明な導電性高分子等であってもよい。ただし、一方のＴＦＴでゲート電極２となる膜は、他方のＴＦＴではソース・ドレイン電極５ｓ，５ｄとなるので、ソース・ドレイン電極５ｓ，５ｄとしての特性を考慮する必要がある。

ゲート電極２の形成は、ゲート電極材料の種類や基材１の耐熱性に応じた成膜手段とパターニング手段が適用される。例えば、成膜手段としては、真空蒸着法、スパッタリング法、各種ＣＶＤ法等の成膜手段を適用でき、パターニング手段としてはフォトリソグラフィを適用できる。

ゲート電極２の形成工程時には、ゲート電極用の配線２７（図３参照）、データ電極ライン２１（図５参照）等を、ゲート電極２と同一材料で同時にパターン形成できる。ゲート電極２の厚さ、及び、ゲート電極２の形成時に同時に形成する電極や配線の厚さは、通常、０．０５〜０．２μｍ程度である。

（ゲート絶縁膜）
ゲート絶縁膜３は、絶縁性が高く、誘電率が比較的高く、ゲート絶縁膜として適しているものであれば各種の材料を用いることができる。例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素等のケイ素の酸化物、窒化物、酸窒化物等を好ましく挙げることができる。また、酸化イットリウム、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、酸化ニオブ、酸化スカンジウム、チタン酸バリウムストロンチウムのうち少なくとも１種又は２種以上を挙げることもできる。

ゲート絶縁膜３の形成は、ゲート絶縁膜材料の種類や基材１の耐熱性に応じた成膜手段とパターニング手段が適用される。例えば、ケイ素の酸化物、窒化物、酸窒化物等でゲート絶縁膜３を形成する場合には、成膜手段としてスパッタリング法や各種ＣＶＤ法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。また、特に低温成膜が要求される場合には、成膜手段として低温成膜可能なスパッタリング法やプラズマＣＶＤ法を好ましく適用できる。このゲート絶縁膜３は、各ＴＦＴにおける共通のゲート絶縁膜として、同一工程で同時に同一材料で成膜する。ゲート絶縁膜３の厚さは、通常、０．１〜０．５μｍ程度である。

（酸化物半導体膜）
酸化物半導体膜４は、図１に示すように、第１ＴＦＴ１０Ａでは、ソース電極５ｓ及びドレイン電極５ｄの間を跨ぐように所定のパターンで設けられ、第２ＴＦＴ１０Ｂでは、ゲート電極２の上方にゲート絶縁膜３を間に介してそのゲート絶縁膜３上に所定のパターンで設けられる。この酸化物半導体膜４は、ＴＦＴを構成するチャネル領域として使用できる程度の移動度を有するものであれば、その種類は特に限定されず、現在知られている酸化物半導体膜であっても、今後発見される酸化物半導体膜であってもよい。

酸化物半導体膜を構成する酸化物としては、例えば、ＩｎＭＺｎＯ（ＭはＧａ，Ａｌ，Ｆｅのうち少なくとも１種）を主たる構成元素とするアモルファス酸化物を挙げることができる。特に、ＭがＧａであるＩｎＧａＺｎＯ系のアモルファス酸化物が好ましく、この場合、Ｉｎ：Ｇａ：Ｚｎの比を１：１：ｍ（ｍ＜６）としたものや、Ｉｎ：Ｇａ：Ｚｎの比を１：２：４としたものが好ましい。また、Ｍｇをさらに含む場合においては、Ｉｎ：Ｇａ：Ｚｎ_1-xＭｇ_xの比が１：１：ｍ（ｍ＜６）で０＜ｘ≦１であることが好ましい。なお、組成割合は、蛍光Ｘ線（ＸＲＦ）装置によって測定したものである。

ＩｎＧａＺｎＯ系のアモルファス酸化物については、ＩｎとＧａとＺｎの広い組成範囲でアモルファス相を示す。この三元系でアモルファス相を安定して示す組成範囲としては、Ｉｎ_ｘＧａ_ｙＺｎ_ｚＯ_{（３ｘ／２＋３ｙ／２＋ｚ）}で比率ｘ／ｙが０．４〜１．４の範囲であり、比率ｚ／ｙが０．２〜１２の範囲にあるように表すことができる。なお、ＺｎＯに近い組成とＩｎ_２Ｏ_３に近い組成で結晶質を示す。

また、アモルファス酸化物が、Ｉｎ_xＧａ_1-x酸化物（０≦ｘ≦１）、Ｉｎ_xＺｎ_1-x酸化物（０．２≦ｘ≦１）、Ｉｎ_xＳｎ_1-x酸化物（０．８≦ｘ≦１）、Ｉｎ_x（Ｚｎ，Ｓｎ）_1-x酸化物（０．１５≦ｘ≦１）から選ばれるいずれかのアモルファス酸化物であってもよい。

本発明では、後述の実施例で用いたＩｎＧａＺｎＯ系（以下「ＩＧＺＯ」と略す。）酸化物半導体膜を好ましく挙げることができる。また、このＩＧＺＯ系酸化物半導体膜には、必要に応じて、Ａｌ、Ｆｅ、Ｓｎ等を構成元素として加えたものであってもよい。なお、このＩＧＺＯ系酸化物半導体膜は、可視光を透過して透明膜となるという特徴もある。また、このＩＧＺＯ系酸化物半導体膜は、室温から１５０℃程度の低温での成膜が可能であることから、ガラス転移温度が２００℃未満の耐熱性に乏しいプラスチック基材に対しても好ましく適用できる。

酸化物半導体膜がアモルファスであるか否かは、測定対象となる酸化物半導体膜に入射角度０．５°程度の低入射角によるＸ線回折を行った場合に、結晶質の存在を示す明瞭な回折ピークが検出されないこと、すなわち所謂ハローパターンが見られることで確認できる。そうしたハローパターンは、微結晶状態の酸化物半導体膜でも見られるので、この酸化物半導体膜４には、そのような微結晶状態の酸化物半導体膜も含まれるものとする。

酸化物半導体膜４の形成は、半導体材料の種類や基材１の耐熱性に応じた成膜手段とパターニング手段が適用される。例えば、成膜手段としてスパッタリング法やＣＶＤ法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。なお、低温成膜が要求される場合には、成膜手段としてスパッタリング法やプラズマＣＶＤ法を好ましく適用できる。酸化物半導体膜４の厚さは、成膜条件によって任意に設計されるために一概には言えないが、通常１０〜３００ｎｍの範囲内であることが好ましく、３０〜１００ｎｍの範囲内であることがより好ましい。なお、酸化物半導体膜４には、必要に応じて、成膜後に熱処理を施し、半導体特性（移動度）を向上させたり比抵抗を安定化させたりしてもよい。熱処理としては、レーザー照射や熱アニール処理を挙げることができる。

こうした酸化物半導体膜４を、順スタガ型の第１ＴＦＴ１０Ａの半導体膜として適用した場合、及び、逆スタガ型の第２ＴＦＴ１０Ｂの半導体膜として適用した場合のいずれにおいても、１〜２０ｃｍ^２／Ｖｓｅｃ程度の電荷移動度を示すことができる。なお、従来は、順スタガ型のＴＦＴはｐ−ＳｉＴＦＴに実質的に限定され、逆スタガ型ＴＦＴはａ−ＳｉＴＦＴに実質的に限定されていたが、本発明では、順スタガ型としても逆スタガ型としても、電荷移動度に大きな差がない酸化物半導体膜４を適用して初期の目的を達成した点に特徴がある。

（ソース電極、ドレイン電極）
ソース電極５ｓ及びドレイン電極５ｄは、図１及び図２に示すように、第１ＴＦＴ１０Ａでは基材１上に所定の間隔を隔てた所定のパターンで設けられ、第２ＴＦＴ１０Ｂでは酸化物半導体膜４上に所定の間隔を隔てた所定のパターンで設けられる。ソース電極材料及びドレイン電極材料は、酸化物半導体膜４とのエネルギー準位を合わせることができる材料であることが好ましく、チタン、金、クロム、鉄、モリブデン、タングステン、銅、ルテニウム、レニウム、ＩＴＯ、ＩＺＯ等を挙げることができる。特にＩＺＯ、ＩＴＯ、Ｔｉは、酸化物半導体膜４と良好なオーミックコンタクトを取ることができるため、好ましい。

ソース電極５ｓ及びドレイン電極５ｄの形成は、電極材料の種類や基材１の耐熱性に応じた成膜手段とパターニング手段が適用される。成膜手段としては、例えば、真空蒸着法、スパッタリング法、各種のＣＶＤ法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。

ソース電極５ｓとドレイン電極５ｄの形成工程時には、例えば、隣り合うＴＦＴのゲート電極２と同一材料で同時にパターン形成できる（図１及び図２を参照）。また、図３に示すように、ドレイン電極用の電源配線ラインＶＤＤやグラウンド配線ラインと同一材料で同時にパターン形成でき、また、図５に示すように、データ電極ライン２１、スキャン配線ライン２２、電源配線ライン２３と同一材料で同時にパターン形成できる。ソース電極５ｓとドレイン電極５ｄの厚さ、及び、そのソース電極５ｓとドレイン電極５ｄの形成時に同時に形成する電極や配線の厚さは、通常、０．１〜０．３μｍ程度である。

（その他の膜）
本発明に係る薄膜回路構造１２は、上記以外の構成要素であっても、本発明の趣旨の範囲内であれば、その他の膜を含んでいてもよい。

例えば、必要に応じてパッシベーション膜（図示しない）を形成してもよい。パッシベーション膜は、酸化物半導体膜４を形成した後にその酸化物半導体膜４に接続するソース電極５ｓとドレイン電極５ｄを形成する場合（すなわち、第１ＴＦＴ１０Ａの場合）に、酸化物半導体膜４のチャネル領域を保護しつつ、ソース電極５ｓとの接続部及びドレイン電極５ｄとの接続部とを形成するために設けられる。具体的には、パッシベーション膜は、酸化物半導体膜４にソース電極５ｓとの接続部とドレイン電極５ｄとの接続部を形成する部分にコンタクトホールを形成した形態で酸化物半導体膜４を覆う。なお、パッシベーション膜は、液状にしたシリカ（ＳｉＯ_２の水和物）やポリイミド樹脂等のパッシベーション膜用材料を塗布法で成膜し、その後にレジストを用いたパターニングで形成することができる。また、感光性を有するパッシベーション膜用材料を塗布法で成膜し、その後に露光現像して所定パターンのパッシベーション膜を形成してもよい。こうしたパッシベーション膜の厚さは、通常、０．０５〜３μｍ程度である。

コンタクトホールを有するパッシベーション膜を設けた後は、活性化処理を行う。この活性化処理により、コンタクトホール部で露出した酸化物半導体膜４の導電性を高めてソース電極５ｓの接続部及びドレイン電極５ｄの接続部とすることができる。導電性を高めたソース電極５ｓの接続部及びドレイン電極５ｄの接続部に後述するソース電極５ｓ及びドレイン電極５ｄをパターン成膜すると、ソース電極５ｓの接続部及びドレイン電極５ｄの接続部それぞれに対するソース電極５ｓ及びドレイン電極５ｄのオーミック抵抗を低減することができる。なお、活性化処理としては、プラズマ処理を好ましく適用するが、このプラズマ処理は、酸化物半導体膜４に酸素欠損を生じさせることができる。

また、例えば、基材１の表面に必要に応じて下地膜（図示しない）を任意の厚さで設けてもよい。下地膜としては、クロム、チタン、アルミニウム、ケイ素、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素の群から選択されるいずれかの材料で形成することができる。例えば密着膜として用いる場合には、クロム、チタン、アルミニウム、又はケイ素等からなる金属系の無機膜が好ましく用いられ、応力緩和膜やバッファ膜（熱緩衝膜）として用いる場合には、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、又は酸窒化ケイ素等からなる化合物膜が好ましく用いられ、バリア膜として用いる場合には、酸化ケイ素又は酸窒化ケイ素等からなる化合物膜が好ましく用いられる。これらの膜は、その機能や目的に応じて、単層で設けてもよいし、２層以上を積層してもよい。

また、例えば、第２ＴＦＴ１０Ｂを構成するソース電極５ｓとドレイン電極５ｄを形成した後に、全体を覆う透明な保護膜（図示しない）を設けてもよい。透明な保護膜としては、厚さ５００〜１０００ｎｍ程度のＰＶＰ（ポリビニルピロリドン）膜等の有機保護膜や、厚さ１００〜５００ｎｍ程度の酸化ケイ素や酸窒化ケイ素等からなるガスバリア性の無機保護膜を好ましく挙げることができる。

また、例えば、ゲート絶縁膜３を厚さ方向Ｚの上下に挟むようにして電極を設けることにより、そのゲート絶縁膜３を誘電体膜として利用した容量素子（図示しない）とすることもできる。この場合において、ゲート絶縁膜３の厚さ方向Ｚの上下に設ける電極は、図１や図２に示すようなゲート電極２及びソース電極５ｓとドレイン電極５ｄと同一材料で同時に形成することができる。

また、例えば、酸化物半導体膜４を厚さ方向Ｚの上下に挟むようにして電極を設けることにより、その酸化物半導体膜４を抵抗体膜として利用した抵抗素子（図示しない）とすることもできる。この場合において、酸化物半導体膜４にプラズマ処理を施して導体化し、任意の抵抗値を持たせることができる。プラズマ処理は、酸化物半導体膜４に酸素欠損を生じさせることができるので、酸化物半導体膜４の半導体特性を導電体特性に変化させることができる。導電体特性に変化した酸化物半導体膜４は、その有する抵抗に応じた面積にパターニングすることにより、所望のシート抵抗を有する抵抗体膜とすることができる。

また、必要に応じて、各種の配線を設けてもよい。配線は、その回路設計によって任意に設計されるが、例えば図３に示す薄膜回路構造１２や図５に示す有機ＥＬ装置２０で見られる配線を設けることができる。これらの配線は、第１ＴＦＴ１０Ａや第２ＴＦＴ１０Ｂを構成するゲート電極２、ソース電極５ｓ及びドレイン電極５ｄの形成工程で、それらの電極と同一材料で同時に所定のパターンで同じ厚さで設けることができる。その結果、別個独立の工程を要さず、製造上極めて有利である。

［有機ＥＬ装置］
本発明に係る有機ＥＬ装置２０は、図５及び図７に示すように、基材１上の面内方向（Ｘ，Ｙ）に、ゲート電極２、ゲート絶縁膜３、酸化物半導体膜４、ソース電極５ｓ及びドレイン電極５ｄで少なくとも構成された隣り合う２以上の薄膜トランジスタ１０Ａ，１０Ｂを有するＴＦＴ素子部２５と、陽極３４及び陰極３５間に発光層３１を有する有機ＥＬ素子部２６と、を備えている。そして、２以上の薄膜トランジスタ１０Ａ，１０Ｂは、共通するゲート絶縁膜３を有するとともに、そのゲート絶縁膜３の下に第１の酸化物半導体膜４が設けられた第１ＴＦＴ１０Ａと、そのゲート絶縁膜３の上に第２の酸化物半導体膜４が設けられた第２ＴＦＴ１０Ｂと、を有する。なお、ＴＦＴ素子部２５は、上記した薄膜回路構造１２からなるので、ここではその説明を省略する。

有機ＥＬ素子部２６は、図７に示すように、陽極３４及び陰極３５間に発光層３１を有している。画素電極６は陽極３４でも陰極３５でもよいが、通常、陽極３４として設けられている。また、図７に示すように、陽極３４と発光層３１との間に、正孔注入輸送層３２を設けてもよいし、発光層３１と陰極３５との間に電子注入輸送層３３を設けてもよい。また、正孔注入輸送層３２の代わりに、正孔注入層と正孔輸送層をその順で設けてもよいし、発光層３１と陰極３５との間に電子輸送層と電子注入層をその順で設けてもよい。

正孔輸送層は、正孔注入層に正孔輸送機能を付与することにより、正孔注入層と一体化して正孔注入輸送層と表される場合が多い。また、電子輸送層も、電子注入層に電子輸送機能を付与することにより、電子注入層と一体化して電子注入輸送層として表される場合が多い。そのため、以下では、代表的な構成として、図７に示すように、陽極３４側から、正孔注入輸送層３２、発光層３１、電子注入輸送層３３で構成されてなる層を例にして具体的に説明する。また、必要に応じて、正孔ブロック層又は電子ブロック層等のように、正孔又は電子の突き抜けを防止し、さらに励起子の拡散を防止して発光層内に励起子を閉じ込めて再結合効率を高めるための層等を加えてもよい。

（陽極）
図７に示す画素電極６は陽極３４として用いられ、その陽極３４は、その後に形成される発光物質を含む発光層３１に正孔を供給するための電極である。陽極３４が、発光層３１からの光の取り出し側にある場合は透明電極であることが好ましいが、光の取り出し側ではない場合は必ずしも透明電極でなくてもよい。陽極３４は、第２ＴＦＴ１０Ｂのドレイン電極５ｄと同一材料で同時に設けられるので、ここでの説明を省略する。

（発光層）
発光層３１は、電子と正孔との再結合の場を提供して発光する機能を有するものであり、例えば図７に示すように、正孔注入輸送層３２と電子注入輸送層３３との間に挟まれて構成されている。発光層３１の構成材料としては、色素系発光材料、金属錯体系発光材料、高分子系発光材料を挙げることができる。

色素系発光材料としては、例えば、シクロペンタジエン誘導体、テトラフェニルブタジエン誘導体、トリフェニルアミン誘導体、オキサジアゾール誘導体、ピラゾロキノリン誘導体、ジスチリルベンゼン誘導体、ジスチリルアリーレン誘導体、シロール誘導体、チオフェン環化合物、ピリジン環化合物、ペリノン誘導体、ペリレン誘導体、オリゴチオフェン誘導体、トリフマニルアミン誘導体、クマリン誘導体、オキサジアゾールダイマー、ピラゾリンダイマー等を挙げることができる。

金属錯体系発光材料としては、中心金属にＡｌ、Ｚｎ、Ｂｅ、Ｉｒ、Ｐｔ等、又はＴｂ、Ｅｕ、Ｄｙ等の希土類金属を有し、配位子にオキサジアゾール、チアジアゾール、フェニルピリジン、フェニルベンゾイミダゾール、キノリン構造等を有する金属錯体を挙げることができる。そうした金属錯体としては、例えば、アルミニウムキノリノール錯体、ベンゾキノリノールベリリウム錯体、ベンゾオキサゾール亜鉛錯体、ベンゾチアゾール亜鉛錯体、アゾメチル亜鉛錯体、ポルフィリン亜鉛錯体、ユーロピウム錯体、イリジウム金属錯体、プラチナ金属錯体等が挙げられる。具体的には、トリス（８−ヒドロキシキノリノラト）アルミニウム錯体（Ａｌｑ３）を用いることができる。

高分子系発光材料としては、例えば、ポリパラフェニレンビニレン誘導体、ポリチオフェン誘導体、ポリパラフェニレン誘導体、ポリシラン誘導体、ポリアセチレン誘導体、ポリビニルカルバゾール、ポリフルオレノン誘導体、ポリフルオレン誘導体、ポリキノキサリン誘導体、ポリジアルキルフルオレン誘導体、及びそれらの共重合体等を挙げることができる。また、上記の色素系発光材料及び金属錯体系発光材料を高分子化したものも挙げられる。

発光層３１の厚さは、電子と正孔との再結合の場を提供して発光する機能を発現することができる程度の厚さであれば特に限定されるものではなく、１ｎｍ〜２００ｎｍ程度とすることができる。発光層の形成方法としては、有機ＥＬ素子に要求される微細なパターンの形成が可能な方法であれば特に限定されない。例えば、蒸着法、印刷法、インクジェット法、スピンコート法、キャスティング法、ディッピング法、バーコート法、ブレードコート法、ロールコート法、グラビアコート法、フレキソ印刷法、スプレーコート法、自己組織化法（交互吸着法、自己組織化単分子膜法）等を挙げることができる。中でも、蒸着法、スピンコート法、インクジェット法が好ましい。

（正孔注入輸送層）
正孔注入輸送層３２は、陽極３４に接する態様で設けられ、発光層３１への正孔の注入を安定化させるように作用するとともに、発光効率を高めるように作用する。正孔注入輸送層３２は、陽極３４と発光層３１との間に設けられるので、陽極３４から注入された正孔を発光層３１内へ輸送するように作用する層であれば特に限定されない。正孔注入輸送層３２は、正孔注入機能と正孔輸送機能を有するものであれば、正孔注入層と呼ばれる単一層であっても正孔輸送層と呼ばれる単一層であってもよく、また、正孔注入層と呼ばれる層と正孔輸送層と呼ばれる層からなる２層構造であってもよく、また、発光層３１が正孔注入機能と正孔輸送機能の両機能を有する場合には正孔注入輸送層として設けられていなくてもよい。

正孔注入輸送層３２の構成材料は、陽極３４から注入された正孔を発光層３１内に安定して輸送することができる材料であれば特に限定されるものではなく、前述した発光層３１の発光材料（色素系発光材料、金属錯体系発光材料、高分子系発光材料）として例示した化合物の他、アリールアミン類、スターバースト型アミン類、フタロシアニン類、酸化バナジウム、酸化モリブデン、酸化ルテニウム、酸化アルミニウム等の酸化物、アモルファスカーボン、ポリアニリン、ポリチオフェン、ポリフェニレンビニレン等の導電性高分子及びそれらの誘導体を用いることができる。ポリアニリン、ポリチオフェン、ポリフェニレンビニレン等の導電性高分子及びそれらの誘導体は、酸がドープされていてもよい。具体的には、Ｎ，Ｎ´−ビス（ナフタレン−１−イル）−Ｎ，Ｎ´−ビス（フェニル）−ベンジジン（α−ＮＰＤ）、４，４，４−トリス（３−メチルフェニルフェニルアミノ）トリフェニルアミン（ＭＴＤＡＴＡ）、ポリ（３，４−エチレンジオキシチオフェン）／ポリスチレンスルホン酸（ＰＥＤＯＴ／ＰＳＳ）、ポリビニルカルバゾール（ＰＶＣｚ）等が挙げられる。

正孔注入輸送層３２の成膜方法としては、例えば、真空蒸着法、スパッタリング法等の乾式法、あるいは、印刷法、インクジェット法、スピンコート法、キャスティング法、ディップコート法、バーコート法、ブレードコート法、ロールコート法、グラビアコート法、フレキソ印刷法、スプレーコート法等の湿式法等を挙げることができる。正孔注入輸送層３２の厚さは、陽極から正孔が注入され、発光層に正孔を輸送することができる機能を十分に発揮する厚さであれば特に限定されるものではないが、具体的には０．５ｎｍ〜１０００ｎｍ程度で設定することができ、中でも５ｎｍ〜５００ｎｍの範囲内であることが好ましい。

（電子注入輸送層）
電子注入輸送層３３は、は、発光層３３と陰極３５との間に設けられるので、陰極３５から注入された電子を発光層３３に安定して輸送するように作用する層であれば特に限定されない。電子注入輸送層３３は、電子注入機能と電子輸送機能を有するものであれば、電子注入層と呼ばれる単一層であっても電子輸送層と呼ばれる単一層であってもよく、また、電子注入層と呼ばれる層と電子輸送層と呼ばれる層からなる２層構造であってもよく、また、発光層３１が電子注入機能と電子輸送機能の両機能を有する場合には電子注入輸送層として設けられていなくてもよい。

電子注入機能を有する構成材料としては、発光層３１内への電子の注入を安定化させることができる材料であれば特に限定されるものではなく、上記発光層３１の発光材料（色素系発光材料、金属錯体系発光材料、高分子系発光材料）として例示した化合物の他、Ｂａ、Ｃａ、Ｌｉ、Ｃｓ、Ｍｇ、Ｓｒ等のアルカリ金属もしくはアルカリ土類金属の単体、フッ化マグネシウム、フッ化カルシウム、フッ化ストロンチウム、フッ化バリウム、フッ化リチウム、フッ化セシウム等のアルカリ金属もしくはアルカリ土類金属のフッ化物、アルミリチウム合金等のアルカリ金属の合金、酸化マグネシウム、酸化ストロンチウム、酸化アルミニウム等の金属酸化物、ポリメチルメタクリレートポリスチレンスルホン酸ナトリウム等のアルカリ金属の有機錯体等を挙げることができる。

また、電子輸送機能を有する構成材料としては、陰極３５から注入された電子を発光層３３内へ輸送することができる材料であれば特に限定されるものではなく、例えば、バソキュプロイン（ＢＣＰ）、バソフェナントロリン（Ｂｐｅｈｎ）等のフェナントロリン誘導体、トリアゾール誘導体、オキサジアゾール誘導体、トリス（８−ヒドロキシキノリノラト）アルミニウム（Ａｌｑ３）等のアルミキノリノール錯体等を挙げることができる。

電子注入輸送層３３の成膜方法としては、例えば、真空蒸着法、スパッタリング法等の乾式法、あるいは、印刷法、インクジェット法、スピンコート法、キャスティング法、ディップコート法、バーコート法、ブレードコート法、ロールコート法、グラビアコート法、フレキソ印刷法、スプレーコート法等の湿式法等を挙げることができる。電子注入輸送層３３の厚さは、電子注入機能と電子輸送機能とが十分に発揮される厚さであれば特に限定されるものではなく、０．１ｎｍ〜３００ｎｍの範囲内とすることが好ましく、より好ましくは０．５ｎｍ〜２００ｎｍの範囲内である。

（陰極）
陰極３５は、発光層３１に電子を供給するための電極である。陰極３５側から光を取り出す場合には、この陰極３５は透明性を有している必要がある。

陰極３５の構成材料としては、透明性のある導電性材料からなるものであれば特に制限はなく、例えば、Ｉｎ−Ｓｎ−Ｏ（ＩＴＯ）、Ｉｎ−Ｚｎ−Ｏ（ＩＺＯ）、Ｚｎ−Ｏ、Ｚｎ−Ｏ−Ａｌ、Ｚｎ−Ｓｎ−Ｏ等の透明導電性酸化物を挙げることができる。これらの中で、ＩＴＯ又はＩＺＯからなる透明導電膜が特に好ましく用いられる。ＩＴＯ又はＩＺＯからなる透明導電膜は、導電性と光透過性に優れ、電気抵抗率が低いことから、光の取り出し効率を向上させるとともに、発光層３１の駆動電圧を低電圧化することができる。

陰極３５の厚さは特に限定されるものではないが、上記透明導電膜を用いた場合の厚さは、通常、１０ｎｍ〜５００ｎｍの範囲であり、特に５０ｎｍ〜３００ｎｍの範囲であることが好ましい。また、その厚さの設定にあたっては光透過率を考慮する必要があり、可視領域３８０ｎｍ〜７８０ｎｍにおける光透過率が５０％以上になるように、好ましくは８０％以上になるように厚さを設定することが望ましい。

陰極３５の形成方法としては、例えば化学的気相成長法、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的気相成長法が挙げられるが、特に融点の高い材料からなる緻密な膜を成膜できる高エネルギーでの成膜手段であるスパッタリング法又はイオンプレーティング法が好ましい。

（その他の構成）
陰極３５を形成した後においては、必要に応じて、例えば封止材を介して透明基材を設けてもよい。その場合の封止材としては、ガラス、フィルム材料を挙げることができる。また、透明基材としては、上記した基材１のうち、特に透明性の高いガラス、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンテレフタレート（ＰＥＴ）等を用いることができる。

以上、本発明の有機ＥＬ装置２０によれば、薄膜回路構造１２を構成する２以上の薄膜トランジスタ１０Ａ，１０Ｂは、共通するゲート絶縁膜３を有するとともに、ゲート絶縁膜３の下に第１の酸化物半導体膜４が設けられた第１ＴＦＴ１０Ａと、ゲート絶縁膜３の上に第２の酸化物半導体膜４が設けられた第２ＴＦＴ１０Ｂとを有するので、場所によって異なるタイプ（順スタガ型と逆スタガ型）の回路構造を形成することができる。その結果、一方のＴＦＴのソース電極５ｓ又はドレイン電極５ｄが他方のＴＦＴのゲート電極２となる回路構造を実現できるので、コンタクトホール及びコンタクトパッドを設ける必要がなく、回路構造のスペースを小さくでき、画素の微小化を実現可能となる。こうした薄膜回路構造１２を備えた有機ＥＬ装置２０は、単位面積あたりの有効画素面積を大きくできるので、画素を小さくでき、より高解像度の有機ＥＬ装置とすることができる。

［薄膜回路構造の製造方法］
本発明に係る薄膜回路構造１２の製造方法は、基材１上の面内方向Ｘ，Ｙに、ゲート電極２、ゲート絶縁膜３、酸化物半導体膜４、ソース電極５ｓ及びドレイン電極５ｄで少なくとも構成された隣り合う２以上の薄膜トランジスタ１０Ａ，１０Ｂを有する薄膜回路構造１２の製造方法である。そして、以下の（１）〜（５）の各工程をその順で少なくとも有する。

（１）基材１上に、ＴＦＴ（１０Ａ，１０Ｂ）のうち第１ＴＦＴ１０Ａを構成するソース電極５ｓ及びドレイン電極５ｄをパターン形成すると共に、第２ＴＦＴ１０Ｂを構成するゲート電極２をパターン形成する工程；
（２）第１ＴＦＴ１０Ａを構成する第１の酸化物半導体膜４をソース電極５ｓ及びドレイン電極５ｄ間にパターン形成する工程；
（３）第１ＴＦＴ１０Ａを構成する第１の酸化物半導体膜４、ソース電極５ｓ及びドレイン電極５ｄと、第２ＴＦＴ１０Ｂを構成するゲート電極２とを少なくとも覆うゲート絶縁膜３を形成する工程；
（４）第２ＴＦＴ１０Ｂを構成する第２の酸化物半導体膜４をゲート絶縁膜３上にパターン形成する工程；
（５）第１ＴＦＴ１０Ａを構成するゲート電極２をパターン形成するとともに、第２ＴＦＴ１０Ｂを構成するソース電極５ｓ及びドレイン電極５ｄをパターン形成する工程；

そして、本発明の製造方法は、第１又は第２のＴＦＴ１０Ａ，１０Ｂを構成するソース電極５ｓ又はドレイン電極５ｄと、第１又は第２のＴＦＴ１０Ａ，１０Ｂを構成するゲート電極２とを、同一材料からなる連続膜としてゲート絶縁膜３の上又は下に設けることに特徴がある。

この製造方法でパターン形成されるゲート電極２、ゲート絶縁膜３、酸化物半導体膜４、ソース電極５ｓ及びドレイン電極５ｄについては、既述した各構成要素の説明欄で詳しく説明したのでここではその説明を省略する。

本発明の製造方法によれば、上記各工程により、第１又は第２のＴＦＴ１０Ａ，１０Ｂを構成するソース電極５ｓ又はドレイン電極５ｄと、第１又は第２のＴＦＴ１０Ａ，１０Ｂを構成するゲート電極２とを、同一材料からなる連続膜としてゲート絶縁膜３の上又は下に設けるので、コンタクトホールやコンタクトパッドを形成する工程が不要であり、歩留まりがよく、低コストで製造しやすい薄膜回路構造を製造することができる。

代表的な例を挙げて本発明を更に詳しく説明する。なお、本発明は以下の例に限定解釈されることはない。

［実施例１］
図１に示す薄膜回路構造１２を作製した。先ず、厚さ１００μｍのポリエチレンナフタレート（ＰＥＮ）を基材１として準備し、その基材１上の全面に厚さ５ｎｍのクロム膜を第１の下地膜（密着膜）としてスパッタ法で形成し、さらにそのクロム膜上の全面に厚さ３００ｎｍの酸化ケイ素膜を第２の下地膜（バッファ膜）としてスパッタ法で形成した。

次に、下地膜である酸化ケイ素膜上の全面に厚さ２００ｎｍのアルミニウム膜を、第１ＴＦＴ１０Ａではソース電極膜及びドレイン電極膜として、また第２ＴＦＴ１０Ｂではゲート電極膜として蒸着した。その後、レジストパターンをフォトリソグラフィで形成した後に燐酸溶液でウェットエッチングし、アルミニウム膜を、第１ＴＦＴ１０Ａではソース電極５ｓ及びドレイン電極５ｄとなるように所定のパターンでパターニングし、一方、第２ＴＦＴ１０Ｂではゲート電極２となるように所定のパターンでパターニングした。なお、第１ＴＦＴ１０Ａのドレイン電極５ｄと第２ＴＦＴ１０Ｂのゲート電極２とは一体のものとして連続する電極膜としてパターニングした（図１を参照）。

次に、第１ＴＦＴ１０Ａのソース電極５ｓ及びドレイン電極５ｄと第２ＴＦＴ１０Ｂのゲート電極２とを覆うように、全面に、Ｉｎ：Ｇａ：Ｚｎが１：１：１のＩｎＧａＺｎＯ系酸化物半導体膜３（ＩｎＧａＺｎＯ_４）を厚さ１００ｎｍとなるように形成した。酸化物半導体膜４は、ＲＦマグネトロンスパッタリング装置を用い、室温（２５℃）、Ａｒ：Ｏ_２を３０：５０とした条件下で、８インチのＩｎＧａＺｎＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）ターゲットを用いて形成した。次に、この酸化物半導体膜４の上方からパルスレーザー照射を行った。パルスレーザー照射は、波長３０８ｎｍのＸｅＣｌエキシマレーザーを用い、パルス幅：３０ｎｓｅｃ（ＦＷＨＭ）、発振周波数：３００Ｈｚ、照射密度：２００ｍＪ／ｃｍ^２、室温の条件下で、酸化物半導体膜４の全面について行った。その後の酸化物半導体膜４上にレジストパターンをフォトリソグラフィで形成した後、シュウ酸溶液でウェットエッチングし、その酸化物半導体膜４をパターニングし、所定パターンからなる酸化物半導体膜４を形成した。こうして得られた酸化物半導体膜４はアモルファス相であり、ソース電極５ｓ及びドレイン電極５ｄ間を埋めると共に、ソース電極５ｓとドレイン電極５ｄの両側に接触するとともに該ソース電極５ｓ及びドレイン電極５ｄを跨ぐように形成されている。

次に、第１ＴＦＴ１０Ａの酸化物半導体膜４、ソース電極５ｓ及びドレイン電極５ｄと、第２ＴＦＴ１０Ｂのゲート電極２とを覆うように厚さ１００ｎｍの酸化ケイ素をゲート絶縁膜３として全面に形成した。このゲート絶縁膜３は、ＲＦマグネトロンスパッタリング装置を用い、８インチのＳｉＯ_２ターゲットに投入電力：１．０ｋＷ（＝３Ｗ／ｃｍ^２）、圧力：１．０Ｐａ、ガス：アルゴン＋Ｏ_２（５０％）の成膜条件で形成した。

次に、ゲート絶縁膜３上の全面に、前記した酸化物半導体膜４を前記と同じ条件で成膜し、その後、前記と同じ条件でパルスレーザー照射を行い。その後、前記と同じ条件でパターニングして、ゲート絶縁膜３上の所定の領域に、第２ＴＦＴ１０Ｂを構成する酸化物半導体膜４を所定のパターンで形成した。

次に、第２ＴＦＴ１０Ｂの酸化物半導体膜４を覆うと共に、その酸化物半導体膜４が設けられていないゲート絶縁膜３上の全面に、厚さ２００ｎｍのアルミニウム膜を蒸着し、その後、レジストパターンをフォトリソグラフィで形成し、その後、燐酸溶液でウェットエッチングし、アルミニウム膜を所定パターンにパターニングした。こうして、第１ＴＦＴ１０Ａでは、所定のパターンからなるゲート電極２を形成し、第２ＴＦＴ１０Ｂでは、所定のパターンからなるソース電極５ｓ及びドレイン電極５ｄを形成した。このとき、ソース電極５ｓ及びドレイン電極５ｄは、ゲート絶縁膜３上であってゲート電極２の中央部直上以外に離間したパターンとなるように形成した（図１を参照）。なお、このとき、有機ＥＬ素子部を構成する画素電極６を併せてパターン形成した。この画素電極６は、第１ＴＦＴ１０Ａのゲート電極２や第２ＴＦＴ１０Ｂでのソース電極５ｓとドレイン電極５ｄと同一材料で同時に形成したものであり、第２ＴＦＴ１０Ｂのドレイン電極５ｄと連続する膜として形成したものである。

最後に、全体を覆うように、厚さ２０ｎｍの酸化ケイ素を保護膜としてＲＦマグネトロンスパッタリング法で形成した。こうして実施例１に係る薄膜回路構造１２を作製した。

［実施例２］
実施例１において、図１に示すように、第１ＴＦＴ１０Ａのソース電極５ｓ及びドレイン電極５ｄと第２ＴＦＴ１０Ｂのゲート電極２とを、所定のパターンのＩＴＯ膜で形成し、さらに、ゲート絶縁膜３と酸化物半導体膜４を形成した後における第１ＴＦＴ１０Ａのゲート電極２と第２ＴＦＴ１０Ｂのソース電極５ｓ及びドレイン電極５ｄ及び画素電極６とを、所定のパターンのＩＴＯ膜で形成した。なお、ＩＴＯ膜は厚さ１μｍとなるようにスパッタリング法で成膜し、そのパターニングはシュウ酸をエッチング液として用いたウェットエッチングで行った。それ以外は実施例１と同様にして、実施例２に係る薄膜回路構造１２を作製した。

［実施例３］
実施例１において、図１に示す第１ＴＦＴ１０Ａ及び第２ＴＦＴ１０Ｂを構成する酸化物半導体膜４，４の成膜用ターゲットとしてＩｎ：Ｇａ：Ｚｎ＝１：２：４の材料を用い、Ｉｎ：Ｇａ：Ｚｎが１：２：４となるＩｎＧａＺｎＯ系酸化物半導体膜を厚さ１００ｎｍで形成した。それ以外は実施例１と同様にして、実施例３に係る薄膜回路構造１２を作製した。

［比較例１］
実施例１において、図１に示す第１ＴＦＴ１０Ａ及び第２ＴＦＴ１０Ｂを構成する酸化物半導体膜４，４の代わりに、レーザー結晶化した厚さ５０ｎｍのポリシリコン膜を設けた。それ以外は実施例１と同様にして、比較例１の薄膜回路構造１２を作製した。

この場合において、ポリシリコン膜の成膜は、まず、厚さ５０ｎｍのアモルファスシリコン膜をＲＦマグネトロンスパッタリング法（成膜温度：室温、成膜圧力：１．０Ｐａ、アルゴン雰囲気）で成膜し、その後、レーザー照射を行ってポリシリコン膜に変化させた。レーザー照射は、波長３０８ｎｍのＸｅＣｌエキシマレーザー（パルス幅：３０ｎsec（ＦＷＨＭ）、エネルギー密度：３２５ｍＪ／ｃｍ^２）を室温の条件下で行った。ポリシリコン膜のパターニングはフォトリソグラフィにより行い、リン（Ｐ）を注入電圧：１０ｋｅＶ、室温下で、５×１０¹⁴イオン／ｃｍ^２のドーズ量となるようにイオン注入し、その後、レーザーアニールを行ってイオン注入によりアモルファス相に変化した箇所を再結晶化させてポリシリコン相に変化させた。

［比較例２］
実施例１において、図１に示す第１ＴＦＴ１０Ａを構成する酸化物半導体膜４の代わりにポリシリコン膜を設け、第２ＴＦＴ１０Ｂを構成する酸化物半導体４の代わりにアモルファスシリコン膜を設けた。それ以外は実施例１と同様にして、比較例２の薄膜回路構造１２を作製した。

この場合において、ポリシリコン膜の成膜は比較例１と同様にして行った。一方、アモルファスシリコン膜の成膜は、ＳｉＨ_４ガスと水素ガスを原料としたプラズマＣＶＤ法を用いて、２５０℃で行った。

［比較例３］
実施例１において、第１ＴＦＴ１０Ａと第２ＴＦＴ１０Ｂのいずれも図９（Ｂ）に示す態様の逆スタガ型ＴＦＴ構造とした。各ＴＦＴは、実施例１の逆スタガ型の第２ＴＦＴ１０Ｂの形成と同じ手段で行った。なお、図９（Ｂ）に示すソース・ドレイン電極１０５ｓ，１０５ｄの形成は、ゲート絶縁層１０３にコンタクトホール１０７をフォトリソ法で設けた後に行って、第１ＴＦＴのドレイン電極１０５ｄと第２ＴＦＴのゲート電極１０２とを直列接続した。こうして比較例３の薄膜回路構造１３０を作製した。

［特性評価］
実施例１では、いずれのＴＦＴも移動度が１０±２（ｃｍ^２／Ｖｓｅｃ）となり、さらに、２つのＴＦＴ１０Ａ，１０Ｂを組み合わせた薄膜回路は立ち上がりと立ち下がりの特性バランスの良い回路になっていることを確認した。実施例２では、実施例１と同等の移動度が得られたが、実施例１の場合よりもコンタクト抵抗がより小さくなったので、薄膜回路のバランスがさらに向上した。実施例３では、いずれのＴＦＴも移動度が１５±２（ｃｍ^２／Ｖｓｅｃ）となり、実施例１よりも高い結果が得られた。

一方、比較例１では、アモルファスシリコン膜を成膜した逆スタガ型の第２ＴＦＴ１０Ｂで特性が得られず、薄膜回路を形成することができなかった。比較例２では、いずれのＴＦＴ１０Ａ，１０Ｂも動作したが、第１ＴＦＴ１０Ａ（ポリシリコン膜）の移動度が第２ＴＦＴ１０Ｂ（アモルファスシリコン膜）の移動度の１００倍以上高く、バランスの悪い回路動作になった。比較例３では、薄膜回路を形成した場合にバランスの良い動作をしたが、コンタクトホールを形成するスペースが必要となり、専有面積が増大した。

１ 基材
２ ゲート電極
３ ゲート絶縁膜
４，４Ａ，４Ｂ 酸化物半導体膜
５ｓ ソース電極
５ｄ ドレイン電極
６ 画素電極
１０ 薄膜トランジスタ
１０Ａ 順スタガ型ＴＦＴ
１０Ｂ 逆スタガ型ＴＦＴ
１２ 薄膜回路構造
１４ 有機ＥＬ装置
２１ データ電極ライン
２２ スキャン電極ライン
２３ 電源電極ライン
２４ 画素
２５ ＴＦＴ部
２６ 有機ＥＬ素子部
２７ 配線
２８ 配線
３１ 発光層
３２ 正孔注入輸送層
３３ 電子注入輸送層
３４ 陽極
３５ 陰極
ＶＤＤ 電源配線ライン
ＧＮＤ グラウンド配線ライン
Ｘ，Ｙ 面内方向
Ｚ 積層方向

１００Ａ 逆スタガ型ＴＦＴ
１００Ｂ 順スタガ型ＴＦＴ
１０１ 基材
１０２ ゲート電極
１０３ ゲート絶縁膜
１０４ 半導体膜
１０５ｓ ソース電極
１０５ｄ ドレイン電極
１０６ 画素電極
１０７ コンタクトホール
１０８ コンタクトパッド
１２０ 薄膜回路構造
１３０ 有機ＥＬ装置

Claims (8)

1. 基材上の面内方向に、ゲート電極、ゲート絶縁膜、酸化物半導体膜、ソース電極及びドレイン電極で少なくとも構成された隣り合う２以上の薄膜トランジスタを有する薄膜回路装置であって、
   前記２以上の薄膜トランジスタは、共通するゲート絶縁膜を有するとともに、該ゲート絶縁膜の下に第１の酸化物半導体膜が設けられた第１の薄膜トランジスタと、該ゲート絶縁膜の上に第２の酸化物半導体膜が設けられた第２の薄膜トランジスタとを有することを特徴とする薄膜回路構造。
2. 前記第１及び第２の酸化物半導体膜がＩｎＧａＺｎＯ系半導体材料からなる、請求項１に記載の薄膜回路構造。
3. 前記２以上の薄膜トランジスタのうち、一方の薄膜トランジスタのソース電極又はドレイン電極と、他方の薄膜トランジスタのゲート電極とが、同一材料からなる連続膜として前記ゲート絶縁膜の上又は下に設けられている、請求項１又は２に記載の薄膜回路構造。
4. インバータで構成されたゲート論理回路である、請求項１〜３のいずれか１項に記載の薄膜回路構造。
5. 基材上の面内方向に、ゲート電極、ゲート絶縁膜、酸化物半導体膜、ソース電極及びドレイン電極で少なくとも構成された隣り合う２以上の薄膜トランジスタを有する薄膜トランジスタ素子部と、陽極及び陰極間に発光層を有する有機ＥＬ素子部と、を備えた有機ＥＬ装置であって、
   前記２以上の薄膜トランジスタは、共通するゲート絶縁膜を有するとともに、該ゲート絶縁膜の下に第１の酸化物半導体膜が設けられた第１の薄膜トランジスタと、該ゲート絶縁膜の上に第２の酸化物半導体膜が設けられた第２の薄膜トランジスタとを有することを特徴とする有機ＥＬ装置。
6. 前記第１及び第２の酸化物半導体膜がＩｎＧａＺｎＯ系半導体材料からなり、
   前記２以上の薄膜トランジスタのうち、一方の薄膜トランジスタのソース電極又はドレイン電極と、他方の薄膜トランジスタのゲート電極とが、同一材料からなる連続膜として前記ゲート絶縁膜の上又は下に設けられており、
   当該ゲート絶縁膜上には、前記ソース電極又はドレイン電極と同一材料からなる連続膜として画素電極が設けられ、当該画素電極が前記有機ＥＬ素子部を構成する陽極又は陰極である、請求項５に記載の有機ＥＬ装置。
7. 基材上の面内方向に、ゲート電極、ゲート絶縁膜、酸化物半導体膜、ソース電極及びドレイン電極で少なくとも構成された隣り合う２以上の薄膜トランジスタを有する薄膜回路構造の製造方法であって、
   基材上に、前記薄膜トランジスタのうち第１の薄膜トランジスタを構成するソース電極及びドレイン電極をパターン形成すると共に、第２の薄膜トランジスタを構成するゲート電極をパターン形成する工程と、
   前記第１の薄膜トランジスタを構成する第１の酸化物半導体膜を前記ソース電極及びドレイン電極間にパターン形成する工程と、
   前記第１の薄膜トランジスタを構成する第１の酸化物半導体膜、前記ソース電極及びドレイン電極と、第２の薄膜トランジスタを構成する前記ゲート電極とを少なくとも覆うゲート絶縁膜を形成する工程と、
   前記第２の薄膜トランジスタを構成する第２の酸化物半導体膜を前記ゲート絶縁膜上にパターン形成する工程と、
   前記第１の薄膜トランジスタを構成するゲート電極をパターン形成するとともに、前記第２の薄膜トランジスタを構成するソース電極及びドレイン電極をパターン形成する工程と、を有し、
   前記第１又は第２の薄膜トランジスタを構成するソース電極又はドレイン電極と、前記第１又は第２の薄膜トランジスタを構成するゲート電極とを、同一材料からなる連続膜として前記ゲート絶縁膜の上又は下に設ける、ことを特徴とする薄膜回路構造の製造方法。
8. 前記第１及び第２の酸化物半導体膜がＩｎＧａＺｎＯ系半導体材料からなる、請求項７に記載の薄膜回路構造の製造方法。

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