KR102422083B1 - 개선된 화소 아키텍처를 포함하는 디스플레이 - Google Patents

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Abstract

본 발명은 유기 발광 트랜지스터(OLET) 기반의 디스플레이를 위한 개선된 OLET 화소 아키텍처에 관한 것이다.

Description

개선된 화소 아키텍처를 포함하는 디스플레이{DISPLAY CONTAINING IMPROVED PIXEL ARCHITECTURES}
본 발명은 유기 발광 트랜지스터(OLET)를 기초로 하는 디스플레이를 위한 개선된 화소 아키텍처에 관한 것이다.
OLET는, 용이한 제조, 높은 휘도, 및 다른 개선된 특징으로 인해서 유기 발광 다이오드(OLED)와 같은 다른 소자에 비해서 점점 더 주목 받는 최신 유형의 발광 소자이다. Muccini 등의 "등가의 발광 다이오드 보다 우수한 효율을 가지는 유기 발광 트랜지스터(Organic light-emitting transistors with an efficiency that outperforms the equivalent light-emitting diodes)" Nature Materials, 9: 496-503 (2010)를 참조한다.
OLET 구조물의 관련 개발에 관한 보다 많은 정보를 또한 미국 특허 제8,497,501호, 유럽 특허 공개 제2737559호, 유럽 특허 공개 제2574219호, 유럽 특허 공개 제2583329호, 및 유럽 특허 공개 제2786437호에서 찾아 볼 수 있을 것이다.
전술한 모든 특허 문헌은 OLET 구조물 즉, 발광 소자에 관련되지만, 디스플레이 화소를 제조하기 위한 구체적인 아키텍처 및 해결방안에 관한 것은 아니다.
미국 특허 공개 제2013/0240842호는 OLET-기반의 디스플레이를 위한 특정 화소 아키텍처를 설명한다. 보다 구체적으로, 설명된 아키텍처는 수직 유기 발광 트랜지스터(VOLET)에 결합된 수직 유기 전계 효과 트랜지스터(VFET)를 포함하고, VFET은 스위칭 트랜지스터로서 기능하고, VOLET은, 스위칭 트랜지스터에 의한 활성화에 응답하여 광을 방출하도록 또한 구성되는 구동 트랜지스터로서 기능한다. 유기 반도체가 일반적으로 규소 반도체에 비해서 낮은 출력 전류를 가지기 때문에, 유기 반도체를 이용하여 높은 전류를 달성하기 위한 하나의 방식은 채널 길이를 단축시키는 것이다. (소스 및 드레인 전극이 서로 측방향으로 변위되는) 통상적인 측방향 채널 박막 트랜지스터 설계에서, 채널 길이 단축은 소스 전극 및 드레인 전극을 서로 매우 근접하게 배치하는 것과 관련되고, 이는 고해상도 패터닝의 필요성으로 인해서 고비용적일 수 있다. 그러나, (소스 및 드레인 전극이 수직 중첩 방식으로 제공되는) 수직 전계 효과 트랜지스터에서, 채널 길이는 반도체 박막 채널 층의 두께 의해서 규정되고, 이는 고해상도 패터닝이 없이도 미크론 이하의 채널 길이를 허용한다. 그에 따라, 미국 공개 제2013/0240842호는 OLET을 위한 스위칭 트랜지스터로서 VFET을 대신 이용하는 것에 의해서 측방향 채널 박막 트랜지스터의 단점을 해결하고자 한다.
본 발명의 목적은 OLET-기반의 디스플레이를 위한 새로운 화소 아키텍처를 제공하는 것으로서, 각각의 화소는 OLET 및 OLET을 위한 스위칭 또는 구동 트랜지스터일 수 있는 측방향 채널 전계-효과 트랜지스터를 포함한다. 특히, 본 발명자는, OLET 내의 소스, 드레인, 및 게이트 전극 사이의 상대적인 배치 및 연결의 특정 구성 선택으로, 스위칭 또는 구동 트랜지스터로서 측방향 채널 전계 효과 트랜지스터와 결합될 때에도, 분명한 장점 및 최적화된 성능을 제공할 수 있다는 것을 발견하였다.
따라서, 제1 양태에서, 본 발명은 화소의 어레이를 포함하는 디스플레이에 관한 것이고, 각각의 화소는 공통 기재(11) 상에 장착된 적어도 제1 트랜지스터(100) 및 적어도 제2 트랜지스터(200)를 포함한다. 디스플레이 화소 내의 제1 트랜지스터는, 발광 트랜지스터인, 제2 트랜지스터를 위한 스위칭 트랜지스터 또는 구동 트랜지스터로서 기능할 수 있다. 본원에서 사용된 바와 같이, 제1 트랜지스터가 본원에서 제1 구동 트랜지스터 또는 제1 스위칭 트랜지스터로서 지칭될 수 있고, 제2 트랜지스터는 본원에서 제2 발광 트랜지스터로서 지칭될 수 있다. 문맥에서 그리고 본 발명의 목적을 위해서, "제1 구동 트랜지스터" 및 "제1 스위칭 트랜지스터"라는 용어는 상호 교환 가능한 것으로 이해될 수 있는데, 이는 그들이 제2 발광 트랜지스터로 공급되는 전압을 제어 및 명령하기 위한 제1 트랜지스터의 능력을 나타내기 때문이다.
또한, 양 트랜지스터 내에 존재하는 동일한 성질의 요소는, 제1 트랜지스터 내에 존재하는 경우에(예를 들어, 제1 유전체 층) 특별한 성질의 제1 요소로 지칭되고, 제2 트랜지스터 내에 존재하는 경우에(예를 들어, 제2 유전체 층) 동일한 성질의 제2 요소로 지칭된다.
본 디스플레이 화소에서, 제1 구동 트랜지스터(100)는 이하의 요소를 포함한다:
- 물리적으로 분리된 그러나 반도체 층(13)에 의해서 서로 전기적으로 연결된 제1 소스 전극 및 제1 드레인 전극(12, 12'),
- 제1 유전체 층(14), 및
- 적어도 하나의 제1 게이트 전극(15).
제2 발광 트랜지스터(200)는 이하의 요소를 포함하고:
- 제2 게이트 전극(17),
- 제2 유전체 층(18),
- 발광 채널 층(19), 및
- 길이(Ls)를 가지는 제2 소스 전극 및 길이(Ld)를 가지는 제2 드레인 전극(20, 20'),
여기에서, 제2 게이트 전극(17)은 제1 소스 전극 및 제1 드레인 전극(12, 12') 중 적어도 하나와 전기적으로 접촉되고, 제2 소스 전극 및 제2 드레인 전극(20, 20') 중 적어도 하나가 적어도 5 ㎛ 만큼 제2 게이트 전극(17)과 수직으로 중첩되고, 그러한 수직 중첩은 L 및 L'에 의해서 각각 표시되고, 제2 소스 전극 및 제2 드레인 전극은 적어도 2 ㎛ 만큼 수평으로 분리되는 것을 특징으로 한다.
"수직으로 적어도 5 ㎛ 만큼 중첩된다"는 표현은, 제2 소스 전극 및/또는 제2 드레인 전극이 제2 게이트 전극과 적어도 부분적으로 수직으로 정렬된다는 것을 의미하고, 다시 말해서 Ls 및/또는 Ld가, 비록 제2 트랜지스터의 수직 적층체 내의 상이한 평면들 상에서지만, 제2 게이트 전극의 길이(Lg)에 공동되는 수평 공간 내로 적어도 부분적으로 돌출된다는 것을 의미한다. 그러한 수직 중첩(L 및 L')은 독립적으로 5 ㎛ 내지 150 ㎛일 수 있다.
유사하게, "수평으로 분리된"이라는 표현은, 요소들이 수직으로 정렬되지 않는다는 것을 의미하고 또한 그들의 공통 평면 내로의 돌출이 최소 거리(적어도 2 ㎛, 그리고 바람직하게 50 ㎛ 이하)를 가질 것임을 의미한다.
특정 실시예에서, 제2 소스 전극 및 제2 드레인 전극이 각각 제2 게이트 전극의 상이한 부분들과 수직으로 중첩될 수 있고, 그러한 수직 중첩의 각각이 적어도 5 ㎛일 수 있다. 바람직한 실시예에서, 제2 소스 전극의 전체 길이(Ls) 및 제2 드레인 전극의 전체 길이(Ld)가, 개별적으로, 제2 게이트 전극의 상이한 부분들과 수직으로 중첩될 수 있다(다시 말해서, 수평으로 분리된 제2 소스 전극 및 제2 드레인 전극 모두가 각각 전체적으로 제2 게이트 전극의 길이 내에 배치될 수 있다). 제2 소스 전극 및 제2 드레인 전극이 2 ㎛ 내지 50 ㎛의 거리 만큼 서로로부터 수평으로 분리되기 때문에, Ls 및 Ld 각각이 L 및 L'에 상응하는 실시예에서, 제2 게이트 전극은, Ls, Ld, 그리고 제2 소스 전극과 제2 드레인 전극 사이의 수평 분리(즉, 채널 길이)의 합계 이상인 길이를 가져야 한다. 따라서, 이러한 실시예에서, Lg는 적어도 12 ㎛ 내지 350 ㎛일 수 있거나 그보다 길 수 있다.
일부 실시예에서, 제2 소스 전극 및 제2 드레인 전극의 각각의 외부 연부(즉, 채널 길이를 한정하는 연부가 아니다)가 발광 채널 층의 2개의 연부와 정렬될 수 있다. 정렬되지 않는다면, 제2 소스 전극 및 제2 드레인 전극의 각각의 외부 연부가 발광 채널 층의 2개의 연부에 근접하도록, 바람직하게, 제2 소스 전극 및 제2 드레인의 외부 연부가 채널 길이의 즉, 제2 소스 전극 및 제2 드레인 전극의 수평 분리의 20% 이하인 거리에서 (채널 길이를 향해서) 발광 채널 층의 2개의 연부로부터 수평으로 오프셋되도록, 제2 소스 전극 및 제2 드레인 전극이 배치될 수 있다.
그에 따라, 본 발명에 따른 디스플레이 화소는 미국 특허 공개 제2013/0240842호에서 설명된 디스플레이 화소와 상이한데, 이는, 그러한 화소 내의 발광 트랜지스터가 소스 전극과 드레인 전극 사이의 거의 완전한 중첩을 요구하는 수직 구성을 가지기 때문이고, 전하 이송의 방향 및 재조합 메커니즘이, 본 발명의 제2 트랜지스터에서와 같이 측방향이 아니라, 수직적이기 때문이다. 미국 특허 공개 제2013/0240842호에서 설명된 것과 같은, 수직 발광 트랜지스터는, 디스플레이 화소를 만들기 위해서 구동 TFT와 결합될 때, 수직 전하 이송에 의해서 제기되는 한계를 가지며; 구체적으로, 수직 전하 이송이 발광 트랜지스터의 채널을 형성하는 복수의 유기 층의 적층체를 가로질러 발생되기 때문에, 그러한 수직 구성에서 전하 캐리어 이동도는, 측방향 전계 효과의 구동력 하에서 막의 평면 내에서 이루어지는 것 보다, 몇개의 자릿수(multiple orders of magnitude) 만큼 더 작다.
전술한 바와 같이, 본 발명에 따른 화소 아키텍처의 중요 특징 중 하나는, 디스플레이 화소 내의 OLET가 수평적으로 분리된 소스 및 드레인 전극을 포함하고, 그러한 전극 중 적어도 하나가 게이트 전극과 수직으로 중첩된다는 것이다. 이는, 한편으로, OLET 자체의 보다 양호하고 단순한 구동을 허용하는 수직 용량의 구축 및, 다른 한편으로, 보다 양호한 전기적 소자 특성을 허용하는, 소스 전극과 드레인 전극 사이의 측방향 전하 이송을 보장한다.
이와 관련하여, 발명자에 의해서 선택된 OLET 화소 구조물(구체적으로, 제2 발광 트랜지스터 구조물)이 OLET 구조물의 잘-형성된 하위세트(well-defined subset)라는 것을 강조하는 것이 중요하다. 다른 OLET 구조물이 당업계에서 보고되어 있다. 예를 들어, 미국 특허 제8,664,648호, 국제 특허 공개 제WO 2011/147523호, 미국 특허 제8,758,649호, 미국 특허 공개 제2014/117317호, 및 국제 특허 공개 제WO 2010/049871호는, 게이트 전극과 소스 및 드레인 전극 중 어느 하나 사이에 수직 중첩이 없는, OLET 구조물을 설명한다. 유사하게, 미국 특허 공개 제2013/0240842호에서 설명된 것과 같은, 수직 OLET는 본 발명의 범위를 벗어난 것이고 본 발명에 포함되지 않는다.
또한, OLET 게이트 전극을 TFT의 소스 또는 드레인 전극 중 하나와 접촉시키는 것에 의해서 그러한 OLET를 TFT와 결합시킴으로서 디스플레이 화소의 개선을 가능하게 하는, OLET 게이트 전극과 OLET 소스 및/또는 드레인 전극 사이의 수직 중첩의 범위뿐만 아니라 OLET 소스와 드레인 전극 사이의 수평 분리의 범위와 관련된 유용한 범위의 중요성을 강조하는 것이 중요하다.
이하의 도면의 도움으로 본 발명을 더 설명할 것이다.
도 1은 본 발명에 따른 디스플레이 화소의 제1의 바람직한 실시예의 상면도이다.
도 2a는 선 A-A을 따른 도 1에 도시된 디스플레이 화소의 횡단면도인 반면, 도 2b는 선 B-B를 따른 동일한 디스플레이 화소의 횡단면도이다.
도 3은 선 B-B을 따른 본 발명의 다른 실시예에 따른 디스플레이 화소의 횡단면도로서, 제2 발광 트랜지스터의 제2 소스 전극 및 제2 드레인 전극 중 적어도 하나가 발광 채널 층의 상단부 상에 위치되고 제2 유전체 층과 접촉된 것을 도시한, 횡단면도이다.
도 4는 선 B-B을 따른 본 발명의 또 다른 실시예에 따른 디스플레이 화소의 횡단면도로서, 제2 발광 트랜지스터의 제2 소스 전극 및 제2 드레인 전극 모두가 제2 유전체 층 위에 놓이고 발광 채널 층 아래에 배치된 것을 도시한, 횡단면도이다.
도 5는 선 B-B을 따른 본 발명의 또 다른 실시예에 따른 디스플레이 화소의 횡단면도로서, 제2 발광 트랜지스터의 제2 소스 전극 및 제2 드레인 전극 중 하나가 발광 채널 층 내에 배치되고 다른 하나가 발광 채널 층의 상단부 상에 배치된 것을 도시한, 횡단면도이다.
도 6은 선 B-B을 따른 본 발명의 또 다른 실시예에 따른 디스플레이 화소의 횡단면도로서, 발광 채널 층이 유기 반도체 층(유기 반도체 층의 n개까지의 층)의 다중-층 적층체를 포함하는 것을 도시한 횡단면도이다.
도 7은 선 B-B을 따른 본 발명의 또 다른 실시예에 따른 디스플레이 화소의 횡단면도로서, 제2 발광 트랜지스터의 제2 소스 전극 및 제2 드레인 전극 중 하나가 다중-층 발광 채널 층의 상단부 상에 배치되고 다른 하나가 다중-층 발광 채널 층 내에 배치된 것을 도시한, 횡단면도이다.
도 8은 선 B-B을 따른 본 발명의 또 다른 실시예에 따른 디스플레이 화소의 횡단면도로서, 발광 채널 층이 복수(n)의 유기 반도체 층의 적층체를 포함하고, 제2 유전체 층이 발광 채널 층 위에 피착되며, 제2 게이트 전극이 제2 유전체 층의 상단부 상에 배치되고, 제2 소스 및 제2 드레인 전극이 발광 채널 층의 하단부에 배치된 것을 도시한, 횡단면도이다.
도 9는 선 B-B을 따른 본 발명의 또 다른 실시예에 따른 디스플레이 화소의 횡단면도로서, 발광 채널 층이 복수(n)의 유기 반도체 층의 적층체를 포함하고, 제2 유전체 층이 발광 채널 층 위에 피착되며, 제2 게이트 전극이 제2 유전체 층의 상단부 상에 배치되고, 제2 소스 및 제2 드레인 전극이 발광 채널 층 내의 상이한 유기 반도체 층들과 접촉되는(도시된 바와 같이, 제2 소스 및 제2 드레인 전극 중 하나가 제1 유기 반도체 층과 접촉되는 한편, 제2 소스 및 제2 드레인 전극 중 다른 하나가 n번째 유기 반도체 층과 접촉되는) 것을 도시한, 횡단면도이다.
도 10은 선 B-B을 따른 본 발명의 또 다른 실시예에 따른 디스플레이 화소의 횡단면도로서, 제2 발광 트랜지스터가 발광 채널 층 상에 교번적으로 배치된 둘 초과의 제2 소스 및 드레인 전극을 포함하는 것(예를 들어, 도시된 구성에서 소스/드레인/소스 또는 드레인/소스/드레인)을 도시한 횡단면도이다.
도 11은 선 B-B을 따른 본 발명의 또 다른 실시예에 따른 디스플레이 화소의 횡단면도로서, 제2 발광 트랜지스터가 발광 채널 층 아래에 배치된 반사 층(R)을 포함하는 것을 도시한 횡단면도이다.
도 12는 선 B-B을 따른 본 발명의 또 다른 실시예에 따른 디스플레이 화소의 횡단면도로서, 제2 발광 트랜지스터가 발광 채널 층 및 제2 소스 및 제2 드레인 전극 위에 피착된 절연 층("i"), 및 절연 층("i")의 상단부 위에 배치된 반사 층(R)을 포함하는 것을 도시한 횡단면도이다.
도 13은 선 A-A을 따른 본 발명의 또 다른 실시예에 따른 디스플레이 화소의 횡단면도로서, 제1 드레인 및 제1 소스 전극이 반도체 층과 완전히 공통 평면적이 되지 않도록, 제1 구동 트랜지스터가 구성되는 것을 도시한 횡단면도이다. 도시된 구성에서, 제1 드레인 및 제1 소스 전극 중 하나가 반도체 층 상에 놓이는 반면, 제1 드레인 및 제1 소스 전극 중 다른 하나는 반도체 층 및 기재 모두와 접촉된다.
도 14는, 제2 소스 및 제2 드레인 전극이 상이한 재료들로 제조된 것으로 도시된 것을 제외하고, 도 4에 도시된 실시예와 유사한 디스플레이 화소의 선 B-B를 따른 횡단면도이다.
도 15는 도 4에 도시된 실시예의 다른 가능한 변형예인 디스플레이 화소의 선 B-B을 따른 횡단면도로서, 중간층이 발광 채널 층과 제2 소스 및 제2 드레인 전극의 각각의 사이에 삽입되고, 그러한 중간 층이, 제2 소스 및 제2 드레인 전극을 제조하는 재료와 상이한 재료로 전체적으로 제조될 수 있거나 그러한 상이한 재료를 포함할 수 있는 것을 도시한 횡단면도이다.
도 16a는 본 발명의 다른 실시예에 따른 디스플레이 화소의 선 A-A을 따른 횡단면도인 반면, 도 16b는 동일한 디스플레이 화소의 선 B-B를 따른 횡단면도이다.
도 17은 본 발명의 다른 실시예에 따른 디스플레이 화소의 선 A-A을 따른 횡단면도로서, 공통 전극이 제1 트랜지스터의 제1 드레인 전극 및 제2 트랜지스터의 제2 게이트 전극 모두로서 형성되고 이용되는 것을 도시한 횡단면도이다.
도 18은 도 17에 도시된 실시예의 변형예인 디스플레이 화소의 선 A-A를 따른 횡단면도로서, 단일 공통 유전체 층을 제1 유전체 층 및 제2 유전체 층 모두로서 이용하는 것으로 인해서, 제품 프로세스에서의 추가적인 단순화를 가능하게 하는 구조를 가지는 것을 도시한 횡단면도이다.
도면에서, 예를 들어 층 두께 및 소스-드레인 거리 및 두께와 같은, 일부 요소의 치수 및 치수 비율이 실제 축척이 아닐 수 있고, 일부 경우에, 도면 판독성 및 이해를 돕기 위해서 변경되었다. 또한, 단지 하나의 예시적인 상면도가 도시되어 있는 한편, 다른 모든 도면은, 횡단면도에 의해서 보다 명확하고 효과적으로 도시되어 있는, 특별한 실시예의 특성인 구체적인 특징을 보여주기 위한 것이다.
본원에서 사용된 바와 같이, 선 A-A를 따른 횡단면은 본 발명에 따른 디스플레이 화소의 상부 부분, 또는, 보다 정확하게 제1 구동 트랜지스터의 제1 소스 전극, 제1 드레인 전극 및 제1 게이트 전극을 보여주는 디스플레이 화소의 일부 내의 횡단면을 나타내는 반면; 선 B-B를 따른 횡단면은 본 디스플레이 화소의 하부 부분, 또는, 보다 정확하게 제2 발광 트랜지스터의 제2 게이트 전극과 제1 구동 트랜지스터의 제1 소스/드레인 전극 사이의 연결을 보여주는 디스플레이 화소의 부분을 보여주는 횡단면을 나타낸다.
도 1은 본 발명에 따른 디스플레이 화소(10)의 주요 구성요소를 보여주는 상면도이다. 디스플레이 화소(10)는 제1 트랜지스터, 및 발광 트랜지스터인 제2 트랜지스터를 포함하고, 제1 트랜지스터의 전극은 층(12, 12') 및 제3 전극(미도시)을 포함하고, 제2 트랜지스터의 전극은 층(20, 20' 및 17)이다. 도 1에 의해서 도시된 상면도에서, 특히, 제1 (구동) 트랜지스터 및 제2 (발광) 트랜지스터가 상부에서 구현되는 공통 기재(11)로서, 제1 소스 전극 및 제1 드레인 전극(12, 12')이 제1 트랜지스터에 속하고, 제2 소스 전극 및 제2 드레인 전극(20, 20')이 제2 트랜지스터에 속하는, 공통 기재(11), 제1 트랜지스터의 제1 게이트 전극(도 1에서는 관찰될 수 없다), 제2 트랜지스터의 제2 게이트 전극(17), 제1 소스 전극 및 제1 드레인 전극(12 및 12')을 전기적으로 결합시키는 반도체 층(13), 및 제2 트랜지스터의 발광 채널 층(19)이 도시되어 있다.
제1 트랜지스터의 제1 소스 전극(12) 또는 제1 드레인 전극(12')이 디스플레이 화소의 어드레스 라인(DATA)에 전기적으로 연결되고, 제1 게이트 전극(15)은 디스플레이 화소의 인에이블 라인(SCAN)에 전기적으로 연결된다.
전술한 바와 같이, 이러한 요소와 (도시된 사시도를 따라서 거의 중첩되는 것으로 인해서) 도 1에 도시되지 않은 요소의 상대적인 위치 및 연결은 선 A-A 및 B-B를 따른 횡단면도에서 보다 명확하게 확인할 수 있다.
도 2a는 디스플레이 화소(10)의 선 A-A를 따른 횡단면도를 도시한다.
특히, 도 2a는 제1 구동 트랜지스터(100)의 수직 구조를 도시하며, 그 구성 요소는 다음과 같으며:
ㆍ 제1 소스 및 제1 드레인 전극(12 및 12'),
ㆍ 반도체 층(13),
ㆍ 제1 유전체 층(14), 및
ㆍ 제1 게이트 전극(15),
그리고 제2 발광 트랜지스터(200)의 수직 구조물을 도시하며, 그 구성요소는 다음과 같다:
ㆍ 제2 게이트 전극(17),
ㆍ 제2 유전체 층(18),
ㆍ 발광 채널 층(19), 및
ㆍ 제2 소스 및 제2 드레인 전극(20 및 20').
인용된 도면에서, 제2 트랜지스터의 제2 게이트 전극(17)이 상부에 형성되는 절연 층(16)이 또한 존재한다.
제1 트랜지스터를 턴 온시키기에 충분한 전압이 인에이블 라인(SCAN)에 인가될 때, 제2 발광 트랜지스터가 어드레스 라인(DATA)에서 해당 순간에 이용 가능한 전압으로 어드레스되도록, 제1 트랜지스터가 제2 트랜지스터와 기능적으로 결합된다. 도 2b는 디스플레이 화소(10)의 선 B-B를 따른 횡단면도를 도시하고, 요소(12 및 12')(제1 소스 전극 또는 제1 드레인 전극)와 전기적으로 접촉하는 제2 게이트 전극(17)을 통한, 제1 구동 트랜지스터(100)와 제2 발광 트랜지스터(200) 사이의 연결을 나타낸다.
도 1, 도 2a 및 도 2b에 도시된 디스플레이 화소는 바람직한 실시예에 따라서 구현되고, 여기에서 제2 소스 전극 및 제2 드레인 전극(20, 20')은 수평적으로(또는 측방향으로) (바람직하게 적어도 2 ㎛ 내지 50 ㎛의 거리로) 분리되고, 제2 소스 전극 및 제2 드레인 전극(20, 20')의 각각의 개별적인 전체가 제2 게이트 전극(17)(의 상이한 부분들)과 수직으로 중첩된다.
그러나, 본 발명은 그러한 실시예로 제한되지 않는다. 예를 들어, 특정의 대안적인 실시예에서, 제2 소스 전극 및 제2 드레인 전극 중 하나만이 제2 게이트 전극과 수직으로 중첩될 필요가 있다. 특정 실시예에서, 제2 소스 전극 및/또는 제2 드레인 전극의 일부(그리고 전체가 아니다)만이 제2 게이트 전극과 수직으로 중첩될 수 있다. 일반적으로, 제2 드레인 전극 및 제2 소스 전극 중 적어도 하나가 적어도 5 ㎛의 길이에 대해서 제2 게이트 전극과 수직으로 중첩되도록, 제2 드레인 전극 및 제2 소스 전극의 치수가 결정되고 배열된다. 바람직하게, 그러한 중첩 길이는 5 ㎛ 내지 150 ㎛이다.
또한, 도 1, 도 2a 및 도 2b는 디스플레이 화소를 도시하며, 여기에서 발광 채널 층(19)은 단일 유기 반도체 층을 포함하고, 제2 소스 및 제2 드레인 전극 모두가 발광 채널 층(19)의 상단부 상에 배치된다. 동작시에, 발광 채널 층(19)이 단극성 또는 양극성일 수 있다.
제1 트랜지스터와 관련하여, 도 1, 도 2a 및 도 2b에 도시된 실시예에서, 반도체 층(13)은, 제1 소스 및 제1 드레인 전극(12, 12')이 상부에 형성되는 동일한 기재 층(11) 상에서 구현되고(즉, 제1 소스 및 제1 드레인 전극(12, 12')이 반도체 층(13)과 공통-평면적이다), 제1 유전체 층(14)은 제1 소스 및 제1 드레인 전극(12, 12') 그리고 반도체 층(13) 위에서 기재(11) 상에 형성된다. 이어서, 제1 게이트 전극(15)이 반도체 층(13) 위에서 제1 유전체 층(14)의 상단부 상에 형성된다. 바람직한 실시예에서, 제1 게이트 전극(15)은 반도체 층(13)과 완전히 중첩되도록 그 치수가 결정된다. 이는, 반도체 층이 종종 공기-민감성 금속 산화물 또는 유기 화합물로 구성되기 때문이고; 그에 따라, 상단부-게이트 구성 및 대형 게이트 전극의 이용이 반도체 층을 공기 노출로부터 보호할 수 있을 것이다. 그럼에도 불구하고, 제1 트랜지스터를 다른 구성으로 또한 제조할 수 있다. 예를 들어, 제1 트랜지스터의 대안적인 실시예가 상단부-콘택 하단부-게이트 아키텍처를 가질 수 있고, 여기에서 제1 소스 전극(12) 및 제1 드레인 전극(12') 모두가 반도체 층(13)의 상단부 상에 형성되고, 제1 게이트 전극(15)은 반도체 층(13) 아래에 형성된다.
전극(12, 12' 및 15)의 상대적인 배열과 관계없이, 제1 트랜지스터가 하나 이상의 부가적인 절연 층에 의해서 캡슐화될 수 있다. 도 2a를 참조하면, 중첩되는 절연 층(16)이 제1 트랜지스터 위에 형성된다. 보다 구체적으로, 이러한 절연 층(16)은 제1 게이트 전극(15)(또는 도시되지 않은 대안적인 실시예에서, 제1 소스 및 제1 드레인 전극) 위에서 제1 유전체 층(14)의 상단부 상에 피착된다. 도 2b를 참조하면, 비아 홀이 절연 층(16) 및 제1 유전체 층(14) 모두를 통해서 형성되어 요소(12')(제1 소스 전극 또는 제1 드레인 전극)에 대한 접근을 제공하고, 비아는, 절연 층(16) 상에 형성되는, 제2 게이트 전극(17)과 전기적으로 접촉되는 전도성 재료로 비아 홀을 충진하는 것 또는 비아 홀의 측벽을 라이닝하는 것에 의해서 형성된다. 그에 따라, 비아는, 요소(12')(제1 소스 전극 또는 제1 드레인 전극)와 제2 게이트 전극(17) 사이의 전기적 접촉을 제공하는 것에 의해서, 제1 트랜지스터(100)와 제2 트랜지스터(200)를 전기적으로 연결한다. 보다 구체적으로, 비아 홀이 비-수직 측벽을 가지는 V-형상일 수 있다. 이는, 전도성 재료가 비아 형성을 위해서 피착될 때, 필름 연속성을 보장하는데 도움이 된다. 비아 홀은 포토리소그래피를 통해서; 구체적으로 증가되는 개구를 가지는 일련의 마스크의 이용으로, 생성될 수 있다.
보다 더 바람직한 실시예에서, 제2 소스 전극의 길이(Ls) 및 제2 드레인 전극의 길이(Ld)가 이하의 관계를 충족시킬 수 있다:
1 ≤ 최대(Ld,Ls)/최소(Ld,Ls) ≤ 25
그리고 보다 더 바람직하게,
1 ≤ 최대(Ld,Ls)/최소(Ld,Ls) ≤ 10.
도 1, 도 2a 및 도 2b에 도시된 실시예에서, 최대(Ld,Ls)/최소(Ld,Ls)의 비율이 1이라는 것을 매우 명확하게 확인할 수 있을 것이다.
비록 도 1, 도 2a 및 도 2b에 도시된 실시예가 바람직하지만, 본 발명에 따른 디스플레이 화소가 그러한 것으로 제한되지 않는다. 본 발명에 따른 디스플레이 화소의 다른 대안적인 실시예가 도 3 내지 도 18에 도시되어 있다. 여러 도면 내의 동일한 요소가 동일한 참조 번호로 표시되었다.
본 발명의 다른 실시예에 따른 디스플레이 화소의 선 B-B를 따른 횡단면을 도 3에 도시하였다. 이러한 실시예에 따라서, 제2(발광) 트랜지스터의 제2 소스 전극 및 제2 드레인 전극(20 및 20')이 발광 채널 층(19) 위에 형성되고 또한 제2 유전체 층(18)과 접촉되며; 구체적으로, 제2 소스 전극 및 제2 드레인 전극(20 및 20')의 각각이 발광 채널 층(19)의 연부를 지나서 연장되어 제2 유전체 층(18)과 접촉된다.
본 발명의 디스플레이 화소의 다른 실시예가, 선 B-B를 따른 횡단면을 도시하는, 도 4에 도시되어 있다. 이러한 실시예에 따라서, 제2 소스 전극 및 제2 드레인 전극(20 및 20')이 제2 유전체 층(18) 상에 피착되고 발광 채널 층(19)의 하단부에 배치된다. 예를 들어, 제2 소스 전극 및 제2 드레인 전극(20 및 20')은, 제2 유전체 층(18)과 또한 접촉되는, 발광 채널 층(19)에 의해서 적어도 부분적으로 캡슐화될 수 있다.
도 5에 횡단면도가 도시된 다른 실시예에 따라서, 제2 발광 트랜지스터의 제2 소스 전극 및 제2 드레인 전극 중 하나(예를 들어, 제2 소스 전극(20))가 발광 채널 층(19)의 하단부에 배치될 수 있고, 제2 소스 및 제2 드레인 전극 중 다른 하나(예를 들어, 제2 드레인 전극(20'))가 발광 채널 층(19)의 상단부 상에 배치될 수 있다. 다시 말해서, 이러한 실시예에 따라서, 제2 소스 전극 및 제2 드레인 전극(20 및 20')이 서로로부터 수평 및 수직 모두로 변위되고, 그 전극들 중 하나는 발광 채널 층(19) 내에 있는 것으로 설명될 수 있다.
유기 재료의 단일 층으로 발광 채널 층을 구현할 필요는 없다. 예를 들어, 발광 채널 층(19)이, 도 6에 도시된 바와 같이, 복수의 층, 예를 들어, 2 내지 정수 n개의 층의 적층체로 구성될 수 있다. 특히, 발광 채널 층(19)은 p-유형 반도체를 각각 포함하는 하나 이상의 홀 이송 층, 전자와 홀의 재조합이 내부에서 이루어질 수 있는 하나 이상의 방출 층, 및 n-유형 반도체를 각각 포함하는 하나 이상의 전자 이송 층을 포함할 수 있다. 제2 소스 전극 및 제2 드레인 전극(20 및 20') 모두가, 도 6에 도시된 바와 같이, 적층체의 최상단부 층 위에 형성될 수 있거나, 도 7에 도시된 바와 같이, 그들 중 하나가 최상단부 층 위에 형성되고 다른 하나가 적층체 아래에 형성되거나 적층체의 중간 층 내에 매립될 수 있다.
제2 (발광) 트랜지스터가 또한 도 8 및 도 9에 도시된 바와 같이 구현될 수 있고, 다시 말해서 상단부-게이트 아키텍처를 가질 수 있고, n개의 층의 적층체는, 제2 게이트 전극(17)이 상부에 구현되는 제2 유전체 층(18) 위의 발광 채널 층을 구성한다. 도 8의 실시예에서, 제2 소스 전극 및 제2 드레인 전극(20 및 20') 모두가 발광 채널 층(19) 아래에 배치된다(특히, 다중-층 유기 발광 채널 층(19)의 최하단부 층(n)에 의해서 캡슐화된다). 도 9의 실시예에서, 제2 전극(예를 들어, 제2 소스 전극(20))이 적층체의 제2 최상단부 층 위에 배치되고 발광 채널의 최상단부 층에 의해서 매립되고, 다른 제2 전극(예를 들어, 제2 드레인 전극(20'))이 절연 층(16) 상에서 구현되고 적층체의 하단부에 배치된다.
도 1 내지 도 9에 도시된 여러 가지 제2 발광 트랜지스터 모두가 단일 채널 구조를 갖는다. 도 10은, 제2 발광 트랜지스터가 다중-채널 구조를 가지는 대안적인 실시예를 도시한다. 구체적으로, 제2 발광 트랜지스터는, 수평적으로(즉, 제2 트랜지스터를 포함하는 층들의 적층 방향에 수직으로) 교번적인 적어도 3개의 제2 전극을 갖는다. 예를 들어, 그러한 실시예는 2개의 제2 소스 전극들 사이에 배치된 공통 제2 드레인 전극을 포함할 수 있다. 제2 소스 전극의 각각이 공통 제2 드레인 전극으로부터 수평으로 변위되고, 그에 의해서 2개의 채널을 형성한다. 이러한 실시예는, 공통 드레인 전극하의 상당히 개선된 광 방출, 및 더 큰 명/암 비율을 포함하는 장점을 유도할 수 있다.
도 11 및 도 12에 도시된 선 B-B를 따른 횡단면도에서 도시된 바와 같이, 제2 트랜지스터(즉, 발광 트랜지스터)는, 발광 채널 층(19)에 의해서 방출된 광을 상향으로(도 11) 또는 하향으로(도 12) 반사하기 위한 반사 층(R)을 구비할 수 있다. 전자(도 11)의 경우에, 반사 층(R)은 제2 게이트 전극(17) 아래에서 절연 층(16) 내에 구현되고; 후자(도 12)의 경우에, 제2 소스 전극 및 제2 드레인 전극(20 및 20')은, 반사 층(R)이 상부에 구현되는 전기 절연 층(i)에 의해서 캡슐화된다.
도면에 도시되지 않은 또 다른 실시예에 따라서, 발광 트랜지스터의 제2 게이트 전극(17)이, 발광 채널 층(19)에 의해서 방출된 광을 상향 반사하기 위한 반사 층으로서 작용할 수 있다. 바람직한 실시예에서, 제2 게이트 전극은, 은, 알루미늄, 또는 다른 고반사 금속과 같은, 광-반사 및 전기 전도 재료에 의해서 형성된다.
이제까지 제시된 본 개시 내용의 디스플레이 화소의 모든 실시예에서, 선 B-B를 따른 단면만을 참조하였고, 선 A-A를 따른 단면은 도 2a에서와 같을 수 있을 것이다. 그럼에도 불구하고, 도시된 실시예에 따른 디스플레이 화소는 도 13에 도시된 바와 같은 선 A-A를 따른 횡단면을 가질 수 있고, 여기에서 제1 소스 전극(12)은 부분적으로 기재(11) 상에 그리고 부분적으로 제1 드레인 전극(12')이 상부에 형성되는 반도체 층(13) 상에 구현된다.
도면에 도시되지 않은 대안으로서, 제1 소스 전극 및 제1 드레인 전극(12 및 12') 모두가 반도체 층(13)의 위에 또는 아래에 구현될 수 있다.
도면에 도시되지 않은 또 다른 실시예에 따라서, 제1 게이트 전극(15)이 기재(11) 상에 구현되고 제1 유전체 층(14) 및 반도체 층(13) 아래에 위치된다.
본 발명에 따른 다른 실시예는 전하 주입을 돕기 위해서 제2 소스 전극 대 제2 드레인 전극에 대해서 상이한 재료들을 이용하는 것을 고려한다. 2개의 전극이 상이한 재료로 전체적으로 제조될 수 있거나, 전극 중 하나 또는 양 전극이, 양 전극 내에 존재하는 공통 재료 이외의, 다른 재료를 포함할 수 있다.
도 14는, 제2 소스 전극이 제2 드레인 전극과 다른 재료로 제조되는 것을 제외하고, 도 4에 도시된 실시예와 유사한 실시예를 도시한다. 도 15는, 이러한 경우에, 제2 소스/드레인 전극과 제2 유전체 층(18) 사이에 각각 배치된 중간층(200, 200')에 의한, 마찬가지로 전하 주입을 돕기 위한 목적을 가지는, 그러한 변형의 다른 해결방안을 도시한다. 언급된 바와 같이, 도 14 및 도 15는 도 4에 도시된 실시예에 대한 가능한 변경을 도시하나, 그러한 해결방안은 보다 일반적으로 본 발명에 따른 임의의 실시예에서 채택될 수 있다.
본 발명의 디스플레이 화소는, 복수의 인에이블 라인(SCAN) 및 어드레스 라인(DATA)을 가지는 디스플레이 화소의 어레이를 형성하기 위해서 행 및 열로 배치된 다른 동일한 디스플레이 화소와 함께 동일한 기재 상에서 구현될 수 있다. 편의상, 각각의 인에이블 라인 및 어드레스 라인에서 적절한 전압을 인가하는 것에 의해서 어레이의 각각의 디스플레이 화소에 단독으로 명령하기 위해서(singularly command), 동일한 행의 디스플레이 화소가 동일한 인에이블 라인(SCAN)에 연결될 것이고, 동일한 열의 디스플레이 화소가 동일한 어드레스 라인(DATA)에 연결될 것이다. 각각의 화소 내의 각각의 발광 트랜지스터의 드레인 및 소스 전극이 동일한 드레인 라인 및 동일한 소스 라인에 연결되어 모든 화소로 동일한 전압 바이어스를 제공할 것이다.
편의상, RGB 구성으로 일반적으로 지칭되는 것을 구현하기 위해서, 상이한 색채, 즉 적색, 녹색, 및 청색을 각각 방출하는, 3개의 화소의 그룹을 제어하기 위해, SCAN 및 DATA 라인을 이용할 수 있다.
도 16a 및 도 16b는, 본 발명에 따른 다른 실시예의 선 A-A를 따른 횡단면 및 선 B-B를 따른 횡단면을 각각 도시한다. 이러한 경우에, 구동 트랜지스터(100)가 적어도 부분적으로 발광 트랜지스터(200) 아래에 배치된다. 도 16a 및 도 16b에 도시된 특별한 실시예에서, 제1 게이트 전극(15), 제1 유전체 층(14), 반도체 층(13) 및 제1 트랜지스터 전극(12')(소스 또는 드레인) 모두가 제2 발광 트랜지스터 전극(예를 들어, 제2 소스 전극(20)) 중 하나의 아래에 배치된다.
이러한 특정 구성, 그리고 보다 일반적으로 제2 발광 트랜지스터의 소스 및 드레인 전극 중 하나와 제1 구동 트랜지스터의 적어도 일부 사이에 적어도 부분적인 중첩이 있는 구성은 각각의 화소의 어두운 지역을 감소시키고, 그에 의해서 (조명된 면적 대 전체 화소 면적의 비율로서 정의되는) 화소의 구경비(aperture ratio)를 개선하며, 다시 화소의 전체적인 휘도를 개선하고, 더 작은 화소 치수로 인해서 그러한 화소 구조를 이용하는 디스플레이의 해상도를 증가시킨다. 이러한 효과를 보다 잘 활용하기 위해서, 제1 구동 트랜지스터의 소자 폭 또는 소자 길이의 적어도 10%가 제2 (소스 또는 드레인) 전극 중 하나와 수직으로 중첩되는(아래에 위치되는) 것이 바람직하다.
도 17은 선 A-A을 따른 횡단면도를 도시하며, 여기에서 이러한 개념을 이용하여 추가적인 단순화를 도입할 수 있고, 다시 말해서 제1 트랜지스터의 제1 소스/드레인 전극과의 전기적 접촉을 형성하기 위해서 제2 발광 트랜지스터의 제2 게이트 전극 내에 비아 홀을 생성하는 대신에, 공통 전극이 제1 구동 트랜지스터의 제1 드레인 전극(12') 및 제2 발광 트랜지스터의 제2 게이트 전극(17) 모두로서 형성되고, 그에 따라 비아 홀을 생성할 필요성을 제거하고 생산 프로세스를 단순화한다. 도 17에서, 제1 구동 트랜지스터의 하단부-게이트 상단부-콘택 구조가 예로서 도시되어 있고, 여기에서 이러한 것을 구동하는 것은 화소(10)를 위한 2개의 유전체 층(14 및 18)의 이용을 암시한다. 도 18은, 제1 유전체 층(14)이 제2 유전체 층(18)과 일치될 수 있게 하고, 그에 따라 생산 프로세스를 더 단순화할 수 있게 하고 사용 재료의 수를 줄일 수 있게 하며 그 다음에 디스플레이의 비용을 줄일 수 있게 하는, 제1 구동 트랜지스터의 상단부-게이트 하단부-콘택 구조를 도시한다.
본원에서 언급된 모든 공보, 특허 출원, 특허, 및 다른 참조물은 그 전체가 참조로 포함된다. 충돌의 경우에, 정의를 포함하는 본원 명세서가 우선한다.

Claims (27)

  1. 화소의 어레이를 포함하는 디스플레이로서, 각각의 화소는 공통 기재 상에 장착된 적어도 제1 구동 트랜지스터 및 제1 구동 트랜지스터에 인접한 적어도 제2 발광 트랜지스터를 포함하고, 상기 제1 구동 트랜지스터는:
    - 물리적으로 분리된 그러나 반도체 층에 의해서 서로 전기적으로 연결된 제1 소스 전극 및 제1 드레인 전극,
    - 제1 유전체 층, 및
    - 적어도 하나의 제1 게이트 전극을 포함하는 측방향 채널 전계 효과 트랜지스터이고,
    상기 제2 발광 트랜지스터는:
    - 상기 제2 발광 트랜지스터의 유일한 게이트 전극으로서의 제2 게이트 전극,
    - 제2 유전체 층,
    - 발광 채널 층, 및
    - 길이(Ls)를 가지는 제2 소스 전극 및 길이(Ld)를 가지는 제2 드레인 전극을 포함하는 단일 게이트 측방향 채널 전계 효과 트랜지스터이고,
    상기 제2 게이트 전극은 상기 제1 소스 전극 또는 상기 제1 드레인 전극과 전기적으로 접촉되는, 디스플레이에 있어서,
    상기 제2 소스 전극 및 상기 제2 드레인 전극 중 적어도 하나가 적어도 5 ㎛ 만큼 상기 제2 게이트 전극과 수직으로 중첩되고, 상기 수직 중첩은 L 및 L'로 각각 표시되고, 상기 제2 소스 전극 및 상기 제2 드레인 전극이 적어도 2 ㎛ 만큼 수평으로 분리되는 것을 특징을 하는, 디스플레이.
  2. 제1항에 있어서,
    상기 수직 중첩(들)(L 및/또는 L')이 5 ㎛ 내지 150 ㎛인, 디스플레이.
  3. 제1항에 있어서,
    상기 제2 소스 전극 및 상기 제2 드레인 전극이 2 ㎛ 내지 50 ㎛의 거리만큼 수평으로 분리되는, 디스플레이.
  4. 제1항에 있어서,
    상기 제2 소스 전극과 상기 제2 드레인 전극의 각각이 적어도 5 ㎛ 만큼 상기 제2 게이트 전극과 수직으로 중첩되는, 디스플레이.
  5. 제1항에 있어서,
    상기 제2 소스 전극의 전체 길이(Ls) 및 상기 제2 드레인 전극의 전체 길이(Ld)가 상기 제2 게이트 전극과 수직으로 중첩되고, 상기 제2 게이트 전극은 Ls, Ld, 그리고 상기 제2 소스 전극과 상기 제2 드레인 전극 사이의 수평 분리의 합계 보다 긴 길이를 가지는, 디스플레이.
  6. 제1항에 있어서,
    상기 제2 소스 전극의 길이(Ls) 및 상기 제2 드레인 전극의 길이(Ld)가 이하의 식:
    1 ≤ 최대(Ld,Ls)/최소(Ld,Ls) ≤ 25
    에 따라서 선택되는, 디스플레이.
  7. 제1항에 있어서,
    상기 제2 발광 트랜지스터는 제3 소스 전극 또는 제3 드레인 전극을 포함하고,
    상기 제3 소스 전극 또는 제3 드레인 전극은 상기 제2 소스 전극 및 상기 제2 드레인 전극을 따라 수평적으로 교번적이 되는 방식으로 배치되는, 디스플레이.
  8. 제1항에 있어서,
    상기 발광 채널 층 위의 또는 아래의 반사 층을 포함하는, 디스플레이.
  9. 제1항에 있어서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극 모두가 상기 반도체 층의 위에 또는 아래에 배치되는, 디스플레이.
  10. 제1항에 있어서,
    상기 제2 소스 및 제2 드레인 전극은, 상기 제2 소스 및 제2 드레인 전극 중 다른 하나 내에 포함되지 않는 적어도 하나의 상이한 재료를 포함하는, 디스플레이.
  11. 제10항에 있어서,
    상기 적어도 하나의 상이한 재료는 상기 제2 소스 및 제2 드레인 전극 중 적어도 하나와 상기 제2 유전체 층 사이에 배치되는 중간층으로서 형성되는, 디스플레이.
  12. 제1항에 있어서,
    상기 제1 구동 트랜지스터의 제1 소스 및 제 1 드레인 전극 중 적어도 하나가 적어도 부분적으로 상기 제2 소스 및 제2 드레인 전극 중 하나의 아래에 위치되는, 디스플레이.
  13. 제1항에 있어서,
    상기 제1 구동 트랜지스터의 제1 소스 및 제1 드레인 전극 중 하나가 상기 제2 발광 트랜지스터의 제2 게이트 전극으로서 또한 기능하도록 구성되는, 디스플레이.
  14. 제1항에 있어서,
    상기 수직 중첩(들) L 및/또는 L'이 5 ㎛ 내지 150 ㎛이고;
    상기 제2 소스 전극 및 상기 제2 드레인 전극이 2 ㎛ 내지 50 ㎛의 거리만큼 수평으로 분리되고;
    상기 제2 소스 전극의 전체 길이(Ls) 및 상기 제2 드레인 전극의 전체 길이(Ld)가 상기 제2 게이트 전극과 수직으로 중첩되고, 상기 제2 게이트 전극은 Ls, Ld, 그리고 상기 제2 소스 전극과 상기 제2 드레인 전극 사이의 수평 분리의 합계 보다 긴 길이를 가지는, 디스플레이.
  15. 제14항에 있어서,
    Ls 및 Ld가 이하의 식:
    1 ≤ 최대(Ld,Ls)/최소(Ld,Ls) ≤ 25
    를 충족하는, 디스플레이.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
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