KR20210065586A - 표시 패널 및 표시 장치 - Google Patents

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KR20210065586A
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최아정
이용욱
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Abstract

기판, 상기 기판 위에 위치하고 제1 게이트 전극, 제1 소스 전극, 제1 활성층 및 제1 드레인 전극을 포함하는 스위칭 트랜지스터, 그리고 상기 스위칭 트랜지스터를 제2 게이트 전극으로 하고 제2 소스 전극, 제2 활성층, 발광층 및 제2 드레인 전극을 포함하는 발광 트랜지스터를 포함하고, 상기 스위칭 트랜지스터, 상기 제2 소스 전극, 상기 제2 활성층, 상기 발광층 및 상기 제2 드레인 전극은 상기 기판의 표면에 수직한 방향으로 적층되어 있는 표시 패널 및 이를 포함하는 표시 장치에 관한 것이다.

Description

표시 패널 및 표시 장치{DISPLAY PANEL AND DISPLAY DEVICE}
표시 패널 및 표시 장치에 관한 것이다.
표시 패널은 복수의 서브화소들이 매트릭스 형태로 배열되어 화상을 표시하고, 이때 각 서브화소에 액티브 매트릭스 구동을 위한 복수의 트랜지스터가 필요하다. 그러나 이러한 복수의 트랜지스터는 기판 위에 배치되어 각각 별도의 소정 면적을 차지하므로 표시 영역, 즉 개구율이 줄어들 수 있다.
일 구현예는 높은 개구율을 확보하여 개선된 표시 품질을 나타낼 수 있는 표시 패널을 제공한다.
다른 구현예는 상기 표시 패널을 포함하는 표시 장치를 제공한다.
일 구현예에 따르면, 기판, 상기 기판 위에 위치하고 제1 게이트 전극, 제1 소스 전극, 제1 활성층 및 제1 드레인 전극을 포함하는 스위칭 트랜지스터, 그리고 상기 스위칭 트랜지스터의 제1 드레인 전극을 제2 게이트 전극으로 하고 제2 소스 전극, 제2 활성층, 발광층 및 제2 드레인 전극을 포함하는 발광 트랜지스터를 포함하고, 상기 스위칭 트랜지스터, 상기 제2 소스 전극, 상기 제2 활성층, 상기 발광층 및 상기 제2 드레인 전극은 상기 기판의 표면에 수직한 방향으로 적층되어 있는 표시 패널을 제공한다.
상기 발광 트랜지스터의 채널 길이 방향은 상기 발광 트랜지스터의 게이트 전압 인가 방향과 실질적으로 나란할 수 있다.
상기 제1 소스 전극, 상기 제1 활성층 및 상기 제1 드레인 전극은 상기 제1 게이트 전극에 대하여 수직하게 적층되어 있을 수 있다.
상기 스위칭 트랜지스터의 채널 길이 방향은 상기 스위칭 트랜지스터의 게이트 전압 인가 방향과 실질적으로 나란할 수 있다.
상기 제1 활성층과 상기 제2 활성층은 상기 기판의 표면에 수직한 방향으로 중첩되어 있을 수 있다.
상기 제1 게이트 전극, 상기 제1 소스 전극, 상기 제1 활성층, 상기 제1 드레인 전극, 상기 제2 소스 전극, 상기 제2 활성층, 상기 발광층 및 상기 제2 드레인 전극은 상기 기판의 표면에 수직한 방향으로 서로 중첩되어 있을 수 있다.
상기 표시 패널은 상기 제1 게이트 전극과 상기 제1 소스 전극 사이에 위치하는 제1 게이트 절연막, 그리고 상기 제1 드레인 전극과 상기 제2 소스 전극 사이에 위치하는 제2 게이트 절연막을 더 포함할 수 있다.
상기 표시 패널은 상기 제2 게이트 절연막 위에 위치하고 개구부를 가진 화소 정의 층(pixel definition layer)을 더 포함할 수 있고, 상기 제2 활성층과 상기 발광층은 상기 개구부에 위치할 수 있다.
상기 제2 활성층과 상기 발광층의 모양은 실질적으로 동일할 수 있다.
상기 제2 소스 전극, 상기 발광층 및 상기 제2 드레인 전극이 중첩하는 영역을 발광 영역으로 정의할 수 있고, 상기 발광 영역은 상기 스위칭 트랜지스터와 중첩할 수 있다.
상기 제2 소스 전극, 상기 발광층 및 상기 제2 드레인 전극의 전류 방향과 상기 스위칭 트랜지스터의 채널 길이 방향은 실질적으로 나란할 수 있다.
상기 제1 드레인 전극의 면적은 상기 발광층의 면적과 같거나 넓을 수 있다.
상기 발광층은 유기 발광 물질, 양자점, 페로브스카이트 또는 이들의 조합을 포함할 수 있다.
상기 표시 패널의 개구율(aperture ratio)은 약 70% 이상일 수 있다.
다른 구현예에 따르면, 복수의 서브화소를 포함한 표시 패널에서, 각 서브화소는 스위칭 트랜지스터, 그리고 상기 스위칭 트랜지스터와 적층되어 있는 발광 트랜지스터를 포함하고, 상기 발광 트랜지스터의 채널 길이 방향은 상기 발광 트랜지스터의 게이트 전압 인가 방향과 실질적으로 나란한 표시 패널을 제공한다.
상기 스위칭 트랜지스터의 드레인 전극은 상기 발광 트랜지스터의 게이트일 수 있다.
상기 스위칭 트랜지스터의 채널 길이 방향은 상기 스위칭 트랜지스터의 게이트 전압 인가 방향과 실질적으로 나란할 수 있다.
상기 스위칭 트랜지스터와 상기 발광 트랜지스터는 기판 위에 위치할 수 있고, 상기 스위칭 트랜지스터는 제1 게이트 전극, 제1 소스 전극, 제1 활성층 및 제1 드레인 전극을 포함할 수 있고, 상기 발광 트랜지스터는 제2 게이트 전극, 제2 소스 전극, 제2 활성층, 발광층 및 제2 드레인 전극을 포함할 수 있으며, 상기 제2 게이트 전극은 상기 제1 드레인 전극일 수 있으며, 상기 제1 활성층과 상기 제2 활성층은 상기 기판의 표면에 수직한 방향으로 중첩되어 있을 수 있다.
상기 제1 게이트 전극, 상기 제1 소스 전극, 상기 제1 활성층, 상기 제1 드레인 전극, 상기 제2 소스 전극, 상기 제2 활성층, 상기 발광층 및 상기 제2 드레인 전극은 상기 기판의 표면에 수직한 방향으로 서로 중첩되어 있을 수 있다.
상기 제2 소스 전극, 상기 발광층 및 상기 제2 드레인 전극의 전류 방향과 상기 스위칭 트랜지스터의 채널 길이 방향은 실질적으로 나란할 수 있다.
상기 서브화소의 면적에 대한 상기 발광층의 면적의 비율은 약 70% 이상일 수 있다.
또 다른 구현예에 따르면, 상기 표시 패널을 포함하는 표시 장치를 제공한다.
상기 표시 장치는 유기 발광 표시 장치, 양자점 발광 표시 장치 또는 페로브스카이트 발광 표시 장치를 포함할 수 있다.
높은 개구율을 확보하여 표시 품질을 개선할 수 있다.
도 1은 일 구현예에 따른 표시 패널의 서브화소 배열의 일 예를 보여주는 개략도이고,
도 2는 도 1의 표시 패널의 하나의 서브화소의 일 예를 보여주는 배치도이고,
도 3은 도 2의 표시 패널의 서브화소를 III-III 선에 따라 자른 단면도이고,
도 4 내지 25는 도 1 내지 3의 표시 패널의 제조 방법의 일 예를 보여주는 배치도 또는 단면도이고,
도 26은 일 구현예에 따른 표시 패널의 하나의 서브화소의 다른 예를 보여주는 단면도이고,
도 27은 일 구현예에 따른 표시 패널의 하나의 서브화소의 또 다른 예를 보여주는 배치도이고,
도 28은 도 27의 표시 패널의 서브화소를 III-III 선을 따라 자른 단면도이다.
이하, 구현예에 대하여 해당 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 실제 적용되는 구조는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하에서 ‘조합’이란 혼합 및 둘 이상의 적층 구조를 포함한다.
이하 도면을 참고하여 일 구현예에 따른 표시 패널(display panel)을 설명한다.
도 1은 일 구현예에 따른 표시 패널의 서브화소 배열의 일 예를 보여주는 개략도이다.
도 1을 참고하면, 표시 패널(200)은 복수의 서브화소(subpixels, PX)를 포함하고, 복수의 서브화소(PX)는 행 및/또는 열을 따라 반복적으로 배열된 매트릭스 배열을 가질 수 있다. 표시 패널(200)은 반복적으로 배열되어 있는 단위 서브화소 군(A)을 포함할 수 있으며, 단위 서브화소 군(A)에 포함된 복수의 서브화소(PX)는 3x1, 2x2, 3x3, 4x4와 같은 배열을 가질 수 있으나, 이에 한정되는 것은 아니다. 서브화소(PX)의 배열은 예컨대 바이어 매트릭스(Bayer matrix), 펜타일 매트릭스(PenTile matrix) 및/또는 다이아몬드 매트릭스(diamond matrix) 등일 수 있으나, 이에 한정되는 것은 아니다. 각 서브화소(PX)는 적색(R), 녹색(G), 청색(B) 또는 백색(W)을 표시할 수 있고, 예컨대 단위 화소 군(A)은 RGB, RGBG, RGBW와 같은 배열을 가질 수 있으나, 이에 한정되는 것은 아니다. 도면에서는 모든 서브화소(PX)가 동일한 크기를 가지는 것으로 도시하였으나, 이에 한정되지 않고 단위 화소 군(A)에 속한 하나 이상의 서브화소(PX)는 다른 서브화소(PX)보다 크거나 작을 수 있다. 도면에서는 모든 서브화소(PX)가 동일한 모양을 가지는 것으로 도시하였으나, 이에 한정되지 않고 단위 화소 군(A)에 속한 하나 이상의 서브화소(PX)는 다른 서브화소(PX)와 다른 모양을 가질 수 있다.
도 2는 도 1의 표시 패널의 하나의 서브화소의 일 예를 보여주는 배치도이고, 도 3은 도 2의 표시 패널의 서브화소를 III-III 선에 따라 자른 단면도이다.
도 2 및 3을 참고하면, 일 구현예에 따른 표시 패널(200)은 기판(110), 복수의 신호선(121, 171, 172), 스위칭 트랜지스터(100ST) 및 발광 트랜지스터(100LET)를 포함한다.
기판(110)은 예컨대 유리 기판, 실리콘 웨이퍼와 같은 무기 기판 또는 폴리카보네이트, 폴리메틸메타크릴레이트, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리이미드, 폴리아미드, 폴리아미드이미드, 폴리에테르술폰 또는 이들의 조합과 같은 유기 물질로 만들어진 유기 기판일 수 있다.
복수의 신호선(121, 171, 172)은 게이트 신호(또는 주사 신호)를 전달하는 게이트선(121), 데이터 신호를 전달하는 데이터선(171) 및 구동 전압을 전달하는 구동 전압선(172)을 포함한다. 게이트선(121)은 대략 행 방향으로 뻗어 있을 수 있으며 이웃하는 게이트선(121)은 서로 나란하게 배치될 수 있다. 데이터선(171)과 구동 전압선(172)은 대략 열 방향으로 뻗어 있을 수 있으며 이웃하는 데이터선(171) 및 이웃하는 구동 전압선(172)은 서로 나란하게 배치될 수 있다. 서브화소(PX)는 게이트선(121), 데이터선(171) 및 구동 전압선(172)에 의해 구획된 영역이거나 상기 구획된 영역 내에 위치할 수 있다.
스위칭 트랜지스터(100ST)는 게이트선(121) 및 데이터선(171)에 전기적으로 연결되어 있으며, 제1 게이트 전극(124S), 제1 소스 전극(173S), 제1 활성층(154S) 및 제1 드레인 전극(175S)을 포함한다.
제1 게이트 전극(124S)은 게이트선(121)에 전기적으로 연결되어 있으며, 예컨대 게이트선(121)으로부터 돌출된 패턴일 수 있다. 제1 게이트 전극(124S)은 비교적 넓은 면적으로 형성될 수 있으며, 예컨대 서브화소(PX)의 대부분 면적을 차지할 수 있다. 이에 따라 표시 패널(100)은 별도의 용량 커패시터(storage capacitor)를 포함하지 않을 수 있다.
제1 게이트 전극(124S)은 저저항 도전체로 만들어질 수 있으며, 예컨대 알루미늄, 은, 금, 구리, 마그네슘, 니켈, 몰리브덴 또는 이들의 합금과 같은 금속; 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 주석 산화물(zinc tin oxide, ZTO), 알루미늄 주석 산화물(Aluminum tin oxide, AlTO) 및 알루미늄 아연 산화물(Aluminum zinc oxide, AZO)과 같은 도전성 산화물; 도전성 유기물; 및/또는 그래핀 및 탄소 나노체와 같은 탄소 도전체로 만들어질 수 있다. 일 예로, 제1 게이트 전극(124S)은 투명 전극 또는 불투명 전극일 수 있으며, 투명 전극은 약 80% 이상의 투과도를 가질 수 있고 얇은 금속 박막 또는 전술한 도전성 산화물, 도전성 유기물 및/또는 탄소 도전체를 포함할 수 있고, 불투명 전극은 예컨대 약 10% 미만의 투과도 또는 약 5% 이상의 반사도를 가질 수 있고 예컨대 금속을 포함할 수 있다.
제1 소스 전극(173S)은 데이터선(171)에 전기적으로 연결되어 있다. 예컨대 제1 소스 전극(173S)은 데이터선(171)의 돌출부분(171a)에 접촉되어 있을 수 있다. 제1 소스 전극(173S)은 비교적 넓은 면적으로 형성될 수 있으며, 예컨대 서브화소(PX)의 대부분 면적을 차지할 수 있다. 예컨대 제1 소스 전극(173S)은 기판(110)의 표면에 수직한 방향으로 제1 게이트 전극(124S)과 중첩되어 있을 수 있다.
제1 소스 전극(173S)은 저저항 도전체로 만들어질 수 있으며, 예컨대 전술한 금속, 도전성 산화물, 도전성 유기물 및/또는 탄소 도전체로 만들어질 수 있다. 제1 소스 전극(173S)은 예컨대 투명 전극 또는 불투명 전극일 수 있다.
일 예로, 제1 소스 전극(173S)은 다공성 구조, 그리드 구조, 메쉬 구조 또는 연속적인 선형 구조일 수 있다. 이에 따라 도 2 및 3에 도시된 바와 같이 제1 소스 전극(173S)이 제1 게이트 전극(124S)과 제1 활성층(154S) 사이에 개재된 구조에서 제1 게이트 전극(124S)에 인가되는 게이트 전압이 제1 소스 전극(173S)을 통과하여 제1 활성층(154S)으로 효과적으로 전달될 수 있다.
제1 드레인 전극(175S)은 제1 소스 전극(173S)과 마주하고 있으며, 예컨대 제1 소스 전극(173S)과 제1 드레인 전극(175S)은 기판(110)의 표면에 수직한 방향을 따라 마주할 수 있다. 제1 드레인 전극(175S)은 비교적 넓은 면적으로 형성될 수 있으며, 예컨대 서브화소(PX)의 대부분 면적을 차지할 수 있다. 예컨대 제1 드레인 전극(175S)의 면적은 후술하는 발광층(161)의 면적과 같거나 그보다 넓을 수 있다. 제1 드레인 전극(175S)은 저저항 도전체로 만들어질 수 있으며, 예컨대 전술한 금속, 도전성 산화물, 도전성 유기물 및/또는 탄소 도전체로 만들어질 수 있다. 제1 드레인 전극(175S)은 예컨대 투명 전극 또는 불투명 전극일 수 있다.
제1 활성층(154S)은 제1 소스 전극(173S)과 제1 드레인 전극(175S) 사이에 위치하고 제1 소스 전극(173S)과 제1 드레인 전극(175S)에 각각 전기적으로 연결되어 있을 수 있다. 제1 활성층(154S)은 기판(110)의 표면에 수직한 방향으로 제1 게이트 전극(124S)과 중첩되어 있다. 제1 활성층(154S)은 예컨대 비정질 실리콘 및/또는 결정질 실리콘과 같은 무기 반도체; 저분자 화합물 및/또는 고분자 화합물과 같은 유기 반도체; 또는 산화물 반도체를 포함할 수 있으나, 이에 한정되는 것은 아니다. 예컨대 제1 활성층(154S)은 유기 반도체를 포함할 수 있고, 예컨대 다환축합방향족 화합물을 포함할 수 있다. 예컨대 제1 활성층(154S)은 증착성 또는 용해성 유기 반도체를 포함할 수 있다.
일 예로, 제1 소스 전극(173S), 제1 활성층(154S) 및 제1 드레인 전극(175S)은 제1 게이트 전극(124S)에 대하여 수직한 방향으로 적층되어 있다. 이에 따라 제1 소스 전극(173S)에서 제1 드레인 전극(175S)으로 향하는 스위칭 트랜지스터(100ST)의 채널 길이 방향(channel length direction)은 기판(110)의 표면에 대하여 수직일 수 있으며, 이러한 수직 채널(vertical channel)은 제1 게이트 전극(124S)에서 제1 활성층(154S)으로 향하는 게이트 전압 인가 방향과 실질적으로 나란할 수 있다. 이때 스위칭 트랜지스터(100ST)의 채널 길이(channel length)는 제1 활성층(154S)의 두께에 대응될 수 있으므로, 약 5㎛ 이하, 약 3㎛ 이하, 약 2㎛ 이하 또는 약 1㎛ 이하의 짧은 채널 길이를 구현할 수 있어서 스위칭 트랜지스터(100ST)의 전류 밀도를 효과적으로 높일 수 있다.
제1 게이트 전극(124S)과 제1 소스 전극(173S) 사이에는 제1 게이트 절연막(140p)이 형성되어 있다. 제1 게이트 절연막(140p)은 유기, 무기 또는 유무기 절연 물질을 포함할 수 있으며, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물과 같은 무기 절연 물질; 폴리이미드와 같은 유기 절연 물질; 또는 폴리오가노실록산, 폴리오가노실라잔과 같은 유무기 절연 물질을 포함할 수 있다.
발광 트랜지스터(100LET)는 게이트 제어 발광 다이오드(gate-controlled light-emitting diode)일 수 있으며, 구동 트랜지스터(driving transistor)와 발광 다이오드(light-emitting diode)의 결합일 수 있다. 스위칭 트랜지스터(100ST)는 발광 트랜지스터(100LET)의 게이트(gate)로서 사용될 수 있으며, 예컨대 스위칭 트랜지스터(100ST)의 제1 드레인 전극(175S)은 발광 트랜지스터(100LET)의 제2 게이트 전극일 수 있다. 이에 따라 스위칭 트랜지스터(100ST)가 동작되면 발광 트랜지스터(100LET)에 게이트 전압이 인가될 수 있다.
스위칭 트랜지스터(100ST)와 발광 트랜지스터(100LET) 사이에는 제2 게이트 절연막(140q)이 형성되어 있다. 제2 게이트 절연막(140q)은 유기, 무기 또는 유무기 절연 물질을 포함할 수 있으며, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물과 같은 무기 절연 물질; 폴리이미드와 같은 유기 절연 물질; 또는 폴리오가노실록산, 폴리오가노실라잔과 같은 유무기 절연 물질을 포함할 수 있다.
발광 트랜지스터(100LET)는 제2 게이트 절연막(140q)을 사이에 두고 스위칭 트랜지스터(100ST)와 적층되어 있으며, 발광 트랜지스터(100LET)와 스위칭 트랜지스터(100ST)는 기판(110)의 표면에 수직한 방향으로 중첩되어 있다.
발광 트랜지스터(100LET)는 전술한 바와 같이 스위칭 트랜지스터(100ST)를 제2 게이트 전극으로 하고, 제2 소스 전극(173D), 제2 활성층(154D), 발광층(161), 보조층(162, 163) 및 제2 드레인 전극(175D)을 포함한다.
제2 소스 전극(173D)은 구동 전압선(172)에 전기적으로 연결되어 있으며, 예컨대 제2 소스 전극(173D)은 제2 게이트 절연막(148q)의 접촉 구멍(148)을 통하여 구동 전압선(172)에 전기적으로 연결되어 있을 수 있다. 예컨대 제2 소스 전극(173D)은 구동 전압선(172)의 돌출부분(172a)에 접촉되어 있을 수 있다. 제2 소스 전극(173D)은 비교적 넓은 면적으로 형성될 수 있으며, 예컨대 서브화소(PX)의 대부분 면적 및 접촉 구멍(148)을 덮는 면적으로 형성될 수 있다. 예컨대 제2 소스 전극(173D)은 기판(110)의 표면에 수직한 방향으로 스위칭 트랜지스터(100S)와 중첩되어 있을 수 있다.
제2 소스 전극(173D)은 저저항 도전체로 만들어질 수 있으며, 예컨대 전술한 금속, 도전성 산화물, 도전성 유기물 및/또는 탄소 도전체로 만들어질 수 있다. 제2 소스 전극(173D)은 투명 전극 또는 불투명 전극일 수 있다. 일 예로, 제2 소스 전극(173D)은 다공성 구조, 그리드 구조, 메쉬 구조 또는 연속적인 선형 구조를 가질 수 있다. 이에 따라 도 2 및 도 3에 도시된 바와 같이 제2 소스 전극(173D)이 스위칭 트랜지스터(100ST)와 제2 활성층(154D) 사이에 개재된 구조에서 스위칭 트랜지스터(100ST)의 제1 드레인 전극(175S)에 인가되는 게이트 전압이 제2 활성층(154D)에 효과적으로 전달될 수 있다.
제2 드레인 전극(175D)은 제2 소스 전극(173D)과 마주하고 있으며, 예컨대 제2 소스 전극(173D)과 제2 드레인 전극(175D)은 기판(110)의 표면에 수직한 방향을 따라 마주할 수 있다. 제2 드레인 전극(175D)은 공통 전극(common electrode)일 수 있으며, 예컨대 표시 패널(100)의 전면(whole surface)에 형성되어 있을 수 있다. 제2 드레인 전극(175D)은 저저항 도전체로 만들어질 수 있으며, 예컨대 전술한 금속, 도전성 산화물, 도전성 유기물 및/또는 탄소 도전체로 만들어질 수 있다. 제2 드레인 전극(175D)은 예컨대 투명 전극 또는 불투명 전극일 수 있다.
제2 활성층(154D)은 제2 소스 전극(173D)과 제2 드레인 전극(175D) 사이에 위치하고 제2 소스 전극(173D)과 제2 드레인 전극(175D)에 각각 전기적으로 연결되어 있을 수 있다. 제2 활성층(154D)은 기판(110)의 표면에 수직한 방향으로 스위칭 트랜지스터(100ST)와 중첩되어 있을 수 있다. 제2 활성층(154D)과 제1 활성층(154S)은 기판(110)의 표면에 수직한 방향으로 중첩되어 있을 수 있고, 실질적으로 동일한 평면 모양을 가질 수 있다. 제2 활성층(154D)은 예컨대 비정질 실리콘 및/또는 결정질 실리콘과 같은 무기 반도체; 저분자 화합물 및/또는 고분자 화합물을 포함하는 유기 반도체; 또는 산화물 반도체를 포함할 수 있으나, 이에 한정되는 것은 아니다. 예컨대 제2 활성층(154D)은 유기 반도체를 포함할 수 있고, 예컨대 다환축합방향족 화합물을 포함할 수 있다. 예컨대 제2 활성층(154D)은 증착성 또는 용해성 유기 반도체를 포함할 수 있다.
발광층(161)은 제2 소스 전극(173D)과 제2 드레인 전극(175D) 사이에 위치하고 제2 소스 전극(173D)과 제2 드레인 전극(175D)에 각각 전기적으로 연결되어 있을 수 있다. 발광층(161)은 빛을 낼 수 있는 유기물, 무기물, 유무기물 또는 이들의 조합을 포함할 수 있으며, 예컨대 유기 발광 물질, 양자점, 페로브스카이트 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다.
보조층(162, 163)은 발광층(161)의 하부 및 상부에 각각 위치할 수 있으며, 발광 보조층, 전하 보조층 또는 이들의 조합일 수 있다. 보조층(162, 163)은 예컨대 정공 주입층(hole injection layer), 정공 수송층(hole transport layer), 전자 차단층(electron blocking layer), 전자 주입층(electron injection layer), 전자 수송층(electron transport layer) 및 정공 차단층(hole blocking layer)에서 선택된 1층 이상일 수 있다. 보조층(162, 163)은 각각 독립적으로 유기물, 무기물 또는 유무기물을 포함할 수 있다. 보조층(162, 163) 중 하나 또는 둘은 생략될 수 있다.
표시 패널(200)은 선택적으로 화소 정의 층(pixel definition layer)(181)을 더 포함할 수 있다. 화소 정의 층(181)은 표시 패널(200)의 전면(whole surface)에 형성될 수 있으며, 각 서브화소(PX)에 대응하고 발광 영역을 정의하는 개구부(182)를 가질 수 있다. 개구부(182)는 스위칭 트랜지스터(100ST)의 적어도 일부와 중첩하는 위치에 형성될 수 있다. 제2 활성층(154D), 발광층(161) 및 보조층(162, 163)은 개구부(182) 내에 위치할 수 있으며, 제2 활성층(154D), 발광층(161) 및 보조층(162, 163)의 모양 및 크기는 개구부(182)에 따라 결정될 수 있다. 이에 따라, 제2 활성층(154D), 발광층(161) 및 보조층(162, 163)의 모양은 실질적으로 동일할 수 있고 제2 활성층(154D), 발광층(161) 및 보조층(162, 163)의 크기는 실질적으로 동일할 수 있다.
제2 소스 전극(173D), 발광층(161) 및 제2 드레인 전극(175D)은 발광 다이오드를 형성할 수 있으며, 이때 제2 소스 전극(173D)과 제2 드레인 전극(175D) 중 어느 하나는 애노드(anode)이고 제2 소스 전극(173D)과 제2 드레인 전극(175D) 중 다른 하나는 캐소드(cathode)이다. 예컨대 제2 소스 전극(173D)은 애노드일 수 있고 제2 드레인 전극(175D)은 캐소드일 수 있다.
제2 소스 전극(173D), 발광층(161) 및 제2 드레인 전극(175D)이 중첩하는 영역은 발광 영역일 수 있으며, 이러한 발광 영역은 스위칭 트랜지스터(100ST)의 적어도 일부와 중첩할 수 있다. 일 예로, 제2 소스 전극(173D), 제2 활성층(154D), 발광층(161), 발광 보조층(162, 163) 및 제2 드레인 전극(175D)은 스위칭 트랜지스터(100ST), 예컨대 스위칭 트랜지스터(100ST)의 제1 드레인 전극(175D)에 대하여 수직한 방향으로 중첩될 수 있다.
이에 따라 제2 소스 전극(173D)에서 제2 드레인 전극(175D)으로 향하는 발광 트랜지스터(100LET)의 채널 길이 방향은 기판(110)의 표면에 대하여 수직일 수 있으며, 이러한 수직 채널은 스위칭 트랜지스터(100ST)의 제1 드레인 전극(175D)에서 발광 트랜지스터(100LET)의 제2 활성층(154D)로 향하는 게이트 전압 인가 방향과 실질적으로 나란할 수 있다. 이때 발광 트랜지스터(100LET)의 채널 길이는 제2 활성층(154D)의 두께에 대응될 수 있으므로 짧은 채널 길이를 구현할 수 있어서 발광 트랜지스터(100LET)의 전류 밀도를 효과적으로 높일 수 있다.
일 예로, 제2 소스 전극(173D), 발광층(161) 및 제2 드레인 전극(175D)의 발광 다이오드의 전류 방향은 스위칭 트랜지스터(100ST)로부터 인가되는 게이트 전압 인가 방향과 실질적으로 나란할 수 있으며, 스위칭 트랜지스터(100ST)로부터 인가되는 게이트 전압 인가 방향은 스위칭 트랜지스터(100S)의 채널 길이 방향과 실질적으로 나란하므로, 결국 제2 소스 전극(173D), 발광층(161) 및 제2 드레인 전극(175D)의 발광 다이오드의 전류 방향은 스위칭 트랜지스터(100ST)의 채널 길이 방향과 실질적으로 나란할 수 있다.
전술한 바와 같이 발광 트랜지스터(100LET)는 스위칭 트랜지스터(100ST)를 게이트로 한 게이트 제어 발광 다이오드이므로, 스위칭 트랜지스터(100ST)가 동작되고 구동 전압선(172)을 통해 구동 전압이 인가되면 발광 다이오드가 동작할 수 있다.
구체적으로, 스위칭 트랜지스터(100ST)의 제1 게이트 전극(124S)에 게이트 전압이 인가되고 데이터선(171)에 데이터 전압 인가시 제1 소스 전극(173S)으로부터 제1 드레인 전극(175S)으로 전류가 흐르고, 구동 전압선(172)에 구동 전압이 인가되면 제1 드레인 전극(175S)을 게이트로 하여 제2 소스 전극(173D)과 제2 드레인 전극(175D) 사이에 전류가 흘러 발광층에서 발광할 수 있다.
표시 패널(200)은 기판(110) 측으로 발광하는 배면 발광(bottom emission), 기판(110)의 반대측으로 발광하는 전면 발광(top emission) 또는 기판(110) 측과 기판(110)의 반대측으로 모두 발광하는 양면 발광(dual emission)일 수 있다.
일 예로, 스위칭 트랜지스터(100ST)의 제1 게이트 전극(124S), 제1 소스 전극(173S) 및 제1 드레인 전극(175S)이 투명 전극이고 발광 트랜지스터(100LET)의 제2 드레인 전극(175D)이 불투명 전극일 때, 표시 패널(200)은 배면 발광일 수 있다.
일 예로, 스위칭 트랜지스터(100ST)의 제1 게이트 전극(124S), 제1 소스 전극(173S) 및 제1 드레인 전극(175S) 중 적어도 어느 하나가 불투명 전극이고 발광 트랜지스터(100LET)의 제2 드레인 전극(175D)이 투명 전극일 때, 표시 패널(200)은 전면 발광일 수 있다.
일 예로, 스위칭 트랜지스터(100ST)의 제1 게이트 전극(124S), 제1 소스 전극(173S) 및 제1 드레인 전극(175S)과 발광 트랜지스터(100LET)의 제2 드레인 전극(175D)이 각각 투명 전극일 때, 표시 패널(200)은 양면 발광일 수 있다.
이와 같이 본 구현예에 따른 표시 패널(200)은 스위칭 트랜지스터(100ST)와 발광 트랜지스터(100LET)가 수직 방향으로 적층된 구조를 가질 수 있으며, 예컨대 제1 게이트 전극(124S), 제1 소스 전극(173S), 제1 활성층(154S), 제1 드레인 전극(175S), 제2 소스 전극(173D), 제2 활성층(154D), 발광층(161) 및 제2 드레인 전극(175D) 모두가 기판(110)의 표면에 수직한 방향으로 서로 중첩되어 있을 수 있다.
이에 따라 서브화소(PX) 내에 트랜지스터들이 차지하는 면적을 줄일 수 있어서 표시 영역, 즉 개구율(aperture ratio) 및 유효 개구율(effective aperture ratio)을 효과적으로 높일 수 있다. 여기서 개구율은 표시 패널(200)의 면적에 대하여 빛을 투과할 수 있는 면적의 비율이고, 유효 개구율은 표시 패널(200) 중 신호선(121, 171, 172)의 면적을 제외한 면적에 대하여 빛을 투과할 수 있는 면적의 비율이다. 표시 패널(200)의 면적은 복수의 서브화소(PX)의 면적의 합일 수 있고 빛을 투과할 수 있는 면적은 각 서브화소(PX)의 발광층의 면적들의 합일 수 있다. 일 예로, 표시 패널(200)의 개구율은 약 70% 이상, 약 72% 이상 또는 약 75% 이상일 수 있으며, 표시 패널(200)의 유효 개구율은 약 90% 이상, 약 93% 이상, 약 95% 이상 또는 약 97% 이상일 수 있다.
이와 같이 높은 개구율을 확보함으로써 표시 패널(200)의 휘도 저하를 줄일 수 있고 높은 해상도를 구현할 수 있어서 표시 품질을 개선할 수 있다.
또한 이와 같이 서브화소(PX) 내에 트랜지스터가 차지하는 면적을 줄임으로써 공간 제약으로 인해 현실적으로 구현하기 어려운 배면 발광 또는 양면 발광을 실현할 수 있어서 발광 타입의 선택의 폭을 넓힐 수 있다.
또한 이와 같이 서브화소(PX) 내에 트랜지스터가 차지하는 면적을 줄임으로써 동일 발광 면적을 유지하면서 추가 기능을 수행할 수 있는 구성요소를 인셀(in-cell)로 추가 배치할 수 있다. 인셀로 추가로 배치될 수 있는 구성요소로는 예컨대 근적외선 센서, 가시광 센서, 지문 센서 또는 이들의 조합과 같은 센서, 추가 기능을 수행하는 구동부 또는 회로부일 수 있으나, 이에 한정되는 것은 아니다. 이에 따라 표시 품질의 저하 없이 복합 기능을 가진 표시 패널을 구현할 수 있다.
이하 전술한 표시 패널(200)의 제조 방법의 일 예에 대하여 도 4 내지 도 25와 도 1 내지 3을 참고하여 설명한다.
도 4 내지 25는 도 1 내지 3의 표시 패널의 제조 방법의 일 예를 보여주는 배치도 또는 단면도이다.
도 4 및 도 5를 참고하면, 기판(110) 위에 도전층(도시하지 않음)을 형성하고 사진 식각하여 게이트선(121) 및 제1 게이트 전극(124S)을 형성한다. 제1 게이트 전극(124S)은 게이트선(121)으로부터 돌출된 패턴일 수 있으며, 서브화소(PX)의 대부분 면적을 차지할 수 있다.
도 6 및 도 7을 참고하면, 기판(110)의 전면에 제1 게이트 절연막(140p)을 형성한다. 제1 게이트 절연막(140p)은 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물과 같은 무기 절연 물질; 폴리이미드와 같은 유기 절연 물질; 또는 폴리오가노실록산 또는 폴리오가노실라잔과 같은 유무기 절연 물질을 증착 또는 코팅하여 형성할 수 있다.
도 8 및 도 9를 참고하면, 제1 게이트 절연막(140p) 위에 도전층(도시하지 않음)을 형성하고 사진 식각하여 데이터선(171) 및 구동 전압선(172)을 형성한다. 데이터선(171)과 구동 전압선(172)은 게이트선(121)과 실질적으로 수직 방향으로 뻗어 있을 수 있다. 데이터선(171)과 구동 전압선(172)은 각각 돌출 부분(171a, 172a)을 가질 수 있다.
도 10 및 도 11을 참고하면, 제1 게이트 절연막(140p) 및 데이터선(171) 위에 제1 소스 전극(173S)을 형성한다. 제1 소스 전극(173S)은 도전층(도시하지 않음)을 형성하고 사진 식각하여 형성될 수도 있고 나노구조체 분산액을 코팅하여 형성할 수도 있다. 제1 소스 전극(173S)은 예컨대 다공성 구조, 그리드 구조, 메쉬 구조 또는 연속적인 선형 구조일 수 있다. 제1 소스 전극(173S)은 제1 게이트 전극(124S)과 중첩하게 형성될 수 있으며 서브화소(PX)의 대부분 면적을 차지할 수 있다. 제1 소스 전극(173S)의 일부는 데이터선(171)의 돌출부(171a)에 접촉되어 있다.
도 12 및 도 13을 참고하면, 제1 소스 전극(173S) 위에 제1 활성층(154S)을 형성한다. 제1 활성층(154S)은 예컨대 비정질 실리콘 및/또는 결정질 실리콘과 같은 무기 반도체; 저분자 화합물 및/또는 고분자 화합물과 같은 유기 반도체; 또는 산화물 반도체를 증착 또는 코팅하여 형성할 수 있다. 제1 활성층(154S)은 제1 소스 전극(173S)과 중첩하게 형성될 수 있으며 예컨대 제1 소스 전극(173S)과 실질적으로 동일한 모양으로 형성될 수 있다.
도 14 및 도 15를 참고하면, 제1 활성층(154S) 위에 도전층(도시하지 않음)을 형성하고 사진 식각하여 제1 드레인 전극(175S)을 형성한다. 제1 드레인 전극(175S)은 제1 소스 전극(173S) 및 제1 활성층(154S)과 각각 중첩할 수 있으며 서브화소(PX)의 대부분 면적을 차지할 수 있다.
도 16 및 도 17을 참고하면, 제1 드레인 전극(175S) 위에 제2 게이트 절연막(140q)을 형성한다. 제2 게이트 절연막(140q)은 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물과 같은 무기 절연 물질; 폴리이미드와 같은 유기 절연 물질; 또는 폴리오가노실록산, 폴리오가노실라잔과 같은 유무기 절연 물질을 증착 또는 코팅하여 형성할 수 있다. 이어서 제2 게이트 절연막(140q)을 사진 식각하여 구동 전압선(172)의 돌출부(172a)를 노출하는 접촉 구멍(148)을 형성한다.
도 18 및 도 19를 참고하면, 제2 게이트 절연막(140q) 위에 제2 소스 전극(173D)을 형성한다. 제2 소스 전극(173D)은 도전층(도시하지 않음)을 형성하고 사진 식각하여 형성될 수도 있고 나노구조체 분산액을 코팅하여 형성할 수도 있다. 제2 소스 전극(173D)은 예컨대 다공성 구조, 그리드 구조, 메쉬 구조 또는 연속적인 선형 구조일 수 있다. 제2 소스 전극(173D)은 제1 드레인 전극(175S)과 중첩하게 형성될 수 있으며 서브화소(PX)의 대부분 면적을 차지할 수 있다. 제2 소스 전극(173D)은 제2 게이트 절연막(140q)의 접촉 구멍(148)을 통하여 구동 전압선(172)에 접촉될 수 있다.
도 20 및 도 21을 참고하면, 제2 게이트 절연막(140q) 및 제2 소스 전극(173D) 위에 절연막(도시하지 않음)을 도포하고 패터닝하여 개구부(182)를 가진 화소 정의 층(181)을 형성한다. 개구부(182)는 서브화소(PX)에 대응하는 영역 또는 발광 영역에 대응하는 위치에 형성될 수 있다. 개구부(182)는 제1 게이트 전극(124S), 제1 소스 전극(173S), 제1 활성층(154S) 및 제1 드레인 전극(175S)이 적층된 영역에 형성될 수 있다.
도 22 및 도 23을 참고하면, 화소 정의 층(181)의 개구부(182) 내에 제2 활성층(154D)을 형성한다. 제2 활성층(154D)은 예컨대 비정질 실리콘 및/또는 결정질 실리콘과 같은 무기 반도체; 저분자 화합물 및/또는 고분자 화합물과 같은 유기 반도체; 또는 산화물 반도체를 증착 또는 코팅하여 형성할 수 있다.
도 24 및 도 25를 참고하면, 화소 정의 층(181)의 개구부(182) 내에 발광층(161) 및 보조층(162, 163)을 형성한다. 발광층(161)은 예컨대 유기 발광 물질, 양자점, 페로브스카이트 또는 이들의 조합과 같은 발광 물질을 증착 또는 코팅하여 형성할 수 있다. 보조층(162)은 전하수송성 물질을 증착 또는 코팅하여 형성할 수 있다. 보조층(162, 163) 중 적어도 하나는 생략될 수 있다.
도 2 및 도 3을 참고하면, 화소 정의 층(181), 발광층(161) 및 보조층(162, 163) 위에 도전층(도시하지 않음)을 형성하고 사진 식각하여 제2 드레인 전극(175D)을 형성한다. 제2 드레인 전극(175D)은 표시 패널(100)의 전면(whole surface)에 형성될 수 있다.
이하 일 구현예에 따른 표시 패널(200)의 다른 예를 설명한다.
도 26은 일 구현예에 따른 표시 패널의 하나의 서브화소의 다른 예를 보여주는 단면도이다.
본 구현예에 따른 표시 패널(200)은 전술한 구현예와 마찬가지로, 기판(110); 게이트선(121); 데이터선(171); 구동 전압선(172); 제1 게이트 전극(124S), 제1 소스 전극(173S), 제1 활성층(154S) 및 제1 드레인 전극(175S)을 포함하는 스위칭 트랜지스터(100ST); 제1 게이트 절연막(140p); 제2 게이트 절연막(140q); 화소 정의 층(181); 제2 소스 전극(173D), 제2 활성층(154D), 발광층(161), 보조층(162, 163) 및 제2 드레인 전극(175D)을 포함하는 발광 트랜지스터(100LET)를 포함하고, 스위칭 트랜지스터(100ST)와 발광 트랜지스터(100LET)는 기판(110)의 표면에 수직한 방향으로 중첩되어 있다. 구체적인 설명은 전술한 바와 같다.
그러나 본 구현예에 따른 표시 패널(200)은 전술한 구현예와 달리, 공면(co-planar) 구조의 스위칭 트랜지스터(100ST)를 포함한다. 즉, 제1 소스 전극(173S)과 제1 드레인 전극(175S)은 기판(110)의 표면에 나란한 방향으로 배치되어 있고 제1 활성층(154S)은 제1 소스 전극(173S)과 제1 드레인 전극(175D) 사이에 위치되어 있다. 이에 따라 제1 소스 전극(173S)에서 제1 드레인 전극(175S)으로 향하는 스위칭 트랜지스터(100ST)의 채널 길이 방향은 기판(110)의 표면에 대하여 나란할 수 있으며, 제1 게이트 전극(124S)에서 제1 활성층(154S)으로 향하는 게이트 전압 인가 방향과 실질적으로 수직일 수 있다.
표시 패널(200)은 제1 드레인 전극(175S)과 전기적으로 연결되어 있는 용량 전극(177)을 추가로 포함할 수 있으며, 용량 전극(177)은 발광 트랜지스터(100LET)의 게이트로 사용될 수 있다. 제2 게이트 절연막(140q)은 스위칭 트랜지스터(100ST)와 용량 전극(177) 사이에 위치하는 제2 하부 게이트 절연막(140q-1)과 용량 전극(177)과 발광 트랜지스터(100LET) 사이에 위치하는 제2 상부 게이트 절연막(140q-2)을 포함한다.
이하 일 구현예에 따른 표시 패널(200)의 또 다른 예를 설명한다.
도 27은 일 구현예에 따른 표시 패널의 하나의 서브화소의 또 다른 예를 보여주는 배치도이고, 도 28은 도 27의 표시 패널의 서브화소를 III-III 선을 따라 자른 단면도이다.
도 27과 도 28을 참고하면, 본 구현예에 따른 표시 패널(200)은 전술한 구현예와 마찬가지로, 기판(110); 게이트선(121); 데이터선(171); 구동 전압선(172); 제1 게이트 전극(124S), 제1 소스 전극(173S), 제1 활성층(154S) 및 제1 드레인 전극(175S)을 포함하는 스위칭 트랜지스터(100ST); 제1 게이트 절연막(140p); 제2 게이트 절연막(140q); 화소 정의 층(181); 제2 소스 전극(173D), 제2 활성층(154D), 발광층(161), 보조층(162, 163) 및 제2 드레인 전극(175D)을 포함하는 발광 트랜지스터(100LET)를 포함하고, 스위칭 트랜지스터(100ST)와 발광 트랜지스터(100LET)는 기판(110)의 표면에 수직한 방향으로 중첩되어 있다. 구체적인 설명은 전술한 바와 같다.
그러나 본 구현예에 따른 표시 패널(200)은 전술한 구현예와 달리, 구동 전압선(172)과 제2 소스 전극(173D)이 제2 게이트 절연막(140q)의 개재 없이 직접 접촉하고 있으며 이에 따라 제2 게이트 절연막(140q)의 접촉 구멍(148)을 생략할 수 있다. 이에 따라 전술한 구현예에 기재된 접촉 구멍(148)을 통한 구동 전압선(172)과 제2 소스 전극(173D)의 연결 부분의 면적만큼 발광 면적을 더욱 넓힐 수 있어서 개구율을 더욱 높일 수 있다.
일 예로, 표시 패널(200)의 개구율은 약 75% 이상, 약 80% 이상 또는 약 85% 이상일 수 있으며, 표시 패널(200)의 유효 개구율은 약 93% 이상, 약 95% 이상, 약 97% 이상 또는 약 99% 이상일 수 있다.
이상에서 실시예들에 대하여 상세하게 설명하였지만 권리범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 권리범위에 속하는 것이다.
100ST: 스위칭 트랜지스터 100LET: 발광 트랜지스터
110: 기판 121: 게이트선
124S: 제1 게이트 전극 140p: 제1 게이트 절연막
140q: 제2 게이트 절연막 154S: 제1 활성층
154D: 제2 활성층 161: 발광층
162, 163: 보조층 171: 데이터선
172: 구동 전압선 173S: 제1 소스 전극
173D: 제2 소스 전극 175S: 제1 드레인 전극
175D: 제2 드레인 전극 181: 화소 정의 층
182: 개구부 200: 표시 패널

Claims (23)

  1. 기판,
    상기 기판 위에 위치하고 제1 게이트 전극, 제1 소스 전극, 제1 활성층 및 제1 드레인 전극을 포함하는 스위칭 트랜지스터, 그리고
    상기 스위칭 트랜지스터의 제1 드레인 전극을 제2 게이트 전극으로 하고 제2 소스 전극, 제2 활성층, 발광층 및 제2 드레인 전극을 포함하는 발광 트랜지스터
    를 포함하고,
    상기 스위칭 트랜지스터, 상기 제2 소스 전극, 상기 제2 활성층, 상기 발광층 및 상기 제2 드레인 전극은 상기 기판의 표면에 수직한 방향으로 적층되어 있는 표시 패널.
  2. 제1항에서,
    상기 발광 트랜지스터의 채널 길이 방향은 상기 발광 트랜지스터의 게이트 전압 인가 방향과 실질적으로 나란한 표시 패널.
  3. 제1항에서,
    상기 제1 소스 전극, 상기 제1 활성층 및 상기 제1 드레인 전극은 상기 제1 게이트 전극에 대하여 수직하게 적층되어 있는 표시 패널.
  4. 제3항에서,
    상기 스위칭 트랜지스터의 채널 길이 방향은 상기 스위칭 트랜지스터의 게이트 전압 인가 방향과 실질적으로 나란한 표시 패널.
  5. 제1항에서,
    상기 제1 활성층과 상기 제2 활성층은 상기 기판의 표면에 수직한 방향으로 중첩되어 있는 표시 패널.
  6. 제1항에서,
    상기 제1 게이트 전극, 상기 제1 소스 전극, 상기 제1 활성층, 상기 제1 드레인 전극, 상기 제2 소스 전극, 상기 제2 활성층, 상기 발광층 및 상기 제2 드레인 전극은 상기 기판의 표면에 수직한 방향으로 서로 중첩되어 있는 표시 패널.
  7. 제1항에서,
    상기 제1 게이트 전극과 상기 제1 소스 전극 사이에 위치하는 제1 게이트 절연막, 그리고
    상기 제1 드레인 전극과 상기 제2 소스 전극 사이에 위치하는 제2 게이트 절연막
    을 더 포함하는 표시 패널.
  8. 제7항에서,
    상기 제2 게이트 절연막 위에 위치하고 개구부를 가진 화소 정의 층(pixel definition layer)을 더 포함하고,
    상기 제2 활성층과 상기 발광층은 상기 개구부에 위치하는
    표시 패널.
  9. 제1항에서,
    상기 제2 활성층과 상기 발광층의 모양은 실질적으로 동일한 표시 패널.
  10. 제1항에서,
    상기 제2 소스 전극, 상기 발광층 및 상기 제2 드레인 전극이 중첩하는 영역을 발광 영역으로 정의하고,
    상기 발광 영역은 상기 스위칭 트랜지스터와 중첩하는
    표시 패널.
  11. 제10항에서,
    상기 제2 소스 전극, 상기 발광층 및 상기 제2 드레인 전극의 전류 방향과 상기 스위칭 트랜지스터의 채널 길이 방향은 실질적으로 나란한 표시 패널.
  12. 제1항에서,
    상기 제1 드레인 전극의 면적은 상기 발광층의 면적과 같거나 넓은 표시 패널.
  13. 제1항에서,
    상기 발광층은 유기 발광 물질, 양자점, 페로브스카이트 또는 이들의 조합을 포함하는 표시 패널.
  14. 제1항에서,
    상기 표시 패널의 개구율(aperture ratio)은 70% 이상인 표시 패널.
  15. 복수의 서브화소를 포함한 표시 패널에서,
    각 서브화소는
    스위칭 트랜지스터, 그리고
    상기 스위칭 트랜지스터와 적층되어 있는 발광 트랜지스터
    를 포함하고,
    상기 발광 트랜지스터의 채널 길이 방향은 상기 발광 트랜지스터의 게이트 전압 인가 방향과 실질적으로 나란한
    표시 패널.
  16. 제15항에서,
    상기 스위칭 트랜지스터는 상기 발광 트랜지스터의 게이트인 표시 패널.
  17. 제15항에서,
    상기 스위칭 트랜지스터의 채널 길이 방향은 상기 스위칭 트랜지스터의 게이트 전압 인가 방향과 실질적으로 나란한 표시 패널.
  18. 제15항에서,
    상기 스위칭 트랜지스터와 상기 발광 트랜지스터는 기판 위에 위치하고,
    상기 스위칭 트랜지스터는 제1 게이트 전극, 제1 소스 전극, 제1 활성층 및 제1 드레인 전극을 포함하고,
    상기 발광 트랜지스터는 제2 게이트 전극, 제2 소스 전극, 제2 활성층, 발광층 및 제2 드레인 전극을 포함하며, 상기 제2 게이트 전극은 상기 제1 드레인 전극이며,
    상기 제1 활성층과 상기 제2 활성층은 상기 기판의 표면에 수직한 방향으로 중첩되어 있는 표시 패널.
  19. 제18항에서,
    상기 제1 게이트 전극, 상기 제1 소스 전극, 상기 제1 활성층, 상기 제1 드레인 전극, 상기 제2 소스 전극, 상기 제2 활성층, 상기 발광층 및 상기 제2 드레인 전극은 상기 기판의 표면에 수직한 방향으로 서로 중첩되어 있는 표시 패널.
  20. 제18항에서,
    상기 제2 소스 전극, 상기 발광층 및 상기 제2 드레인 전극의 전류 방향과 상기 스위칭 트랜지스터의 채널 길이 방향은 실질적으로 나란한 표시 패널.
  21. 제15항에서,
    상기 서브화소의 면적에 대한 상기 발광층의 면적의 비율은 70% 이상인 표시 패널.
  22. 제1항 내지 제21항 중 어느 한 항에 따른 표시 패널을 포함하는 표시 장치.
  23. 제22항에서,
    유기 발광 표시 장치, 양자점 발광 표시 장치 또는 페로브스카이트 발광 표시 장치를 포함하는 표시 장치.

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