KR102022837B1 - 레벨 시프트 회로 및 반도체 집적 회로 - Google Patents
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Abstract
본 발명은 더 간이한 회로 구성을 갖는 레벨 시프트 회로를 제공한다.
소스 전극 및 제 1 게이트 전극에 제 1 전원 전위가 인가되고 제 2 게이트 전극에 제 2 전원 전위가 인가되는 제 1 트랜지스터와, 제 1 입력 신호가 인가되고 제 1 전원 전위에서 제 1 트랜지스터의 문턱 전압의 변화량을 뺀 전위와 제 3 전원 전위가 전원 전압으로서 공급되고 제 1 출력 신호를 출력하는 인버터 회로를 갖고, 제 1 트랜지스터는 채널 형성 영역이 산화물 반도체막에 형성되는 레벨 시프트 회로다.
소스 전극 및 제 1 게이트 전극에 제 1 전원 전위가 인가되고 제 2 게이트 전극에 제 2 전원 전위가 인가되는 제 1 트랜지스터와, 제 1 입력 신호가 인가되고 제 1 전원 전위에서 제 1 트랜지스터의 문턱 전압의 변화량을 뺀 전위와 제 3 전원 전위가 전원 전압으로서 공급되고 제 1 출력 신호를 출력하는 인버터 회로를 갖고, 제 1 트랜지스터는 채널 형성 영역이 산화물 반도체막에 형성되는 레벨 시프트 회로다.
Description
본 발명은 트랜지스터를 사용한 레벨 시프트 회로에 관한 것이다. 또한, 그 구동 방법에 관한 것이다.
최근 전자 기기를 더 고성능화시키기 위하여 CPU(Central Processing Unit)나 메모리 등 복수의 기능을 갖는 회로가 하나의 칩에 내장된 LSI 등의 반도체 집적 회로의 개발이 진행되고 있다. 저소비 전력화를 위하여 이와 같은 집적 회로의 전원 전압의 저전압화가 요구되고 있다. 전원 전압이 서로 다르고 복수의 기능을 갖는 회로 사이에서 신호를 송수신하는 경우에는 신호 레벨을 변환할 필요가 있다.
레벨 변환 방법의 하나로서 특허문헌 1에는 n채널형 MOS 트랜지스터의 게이트 및 드레인을 전원 전압 VDD에 공통적으로 접속시키고, 소스를 CMOS 인버터 회로의 전원 측 회로 단자에 접속시킨 레벨 시프트 회로가 기재되어 있다. 특허문헌 1에 기재된 레벨 시프트 회로는 n채널형 MOS 트랜지스터의 백 게이트에 상당하는 p웰(well)을 GND에 접속시킴으로써 문턱 전압을 제어하고, 레벨 시프트 회로의 출력 펄스의 “H” 레벨이 전원 전압 VDD보다 거의 MOS 트랜지스터의 문턱 전압만큼 낮은 파형을 출력한다고 기재되어 있다.
그러나, 인버터에 접속된 트랜지스터의 문턱 전압을 제어하고 레벨 변환하는 방식은 출력 단자의 전압을 높은 정밀도로 제어하는 것이 용이하지 않다. 왜냐하면 각 트랜지스터의 문턱 전압의 편차에 따라 출력 단자의 전압이 변동되기 때문이다.
또한, 이와 같은 레벨 시프트 회로를 복수로 사용할 때, 전원 전압이 서로 다르고 복수의 기능을 갖는 회로 사이에서 신호를 송수신하는 경우에, 각 레벨 시프트 회로가 서로 다른 전압을 출력하기 위해서는 인버터에 접속된 트랜지스터의 문턱 전압을 각 트랜지스터마다 제어할 필요가 있다.
한편, 특허문헌 1에 기재된 레벨 시프트 회로에서는 트랜지스터의 문턱 전압을 변동시키기 위하여 기판 전압을 변동시킬 필요가 있다고 생각된다. 기판 전압을 변동시키면 다른 회로의 트랜지스터의 문턱 전압도 변동되기 때문에 복수의 트랜지스터의 문턱 전압을 개별로 제어하기 어렵다. 또한, 복수의 트랜지스터의 문턱 전압을 개별로 제어하기 위해서는 별도로 회로가 필요하기 때문에 회로 규모가 증대된다.
또한, 실리콘 웨이퍼를 사용하여 복수의 레벨 시프트 회로를 제작하는 경우에는, 인버터에 접속된 트랜지스터의 문턱 전압을 개별로 변동시키기 위하여 트랜지스터의 L 길이나 채널 도핑량을 개별로 변화시킬 필요가 있어 회로 설계가 복잡하다.
상기 문제를 감안하여 본 발명의 일 형태는 소형화된 레벨 시프트 회로를 제공하는 것을 목적 중 하나로 한다. 또한, 복수의 출력 단자로부터 각각 다른 진폭을 갖는 출력 신호를 출력시킬 수 있는 레벨 시프트 회로를 제공하는 것을 목적 중 하나로 한다. 또한, 상기 레벨 시프트 회로를 사용하여 더 소형화되고 저소비 전력화된 반도체 집적 회로를 제공하는 것을 목적 중 하나로 한다.
본 발명의 일 형태는 제 1 전원 전위가 인가되는 제 1 입력 단자와, 제 2 전원 전위가 인가되는 제 2 입력 단자와, 제 3 전원 전위가 인가되는 제 3 입력 단자와, 제 1 입력 신호가 인가되는 제 4 입력 단자와, 신호가 출력되는 제 1 출력 단자와, n형 제 1 트랜지스터와, p형 제 2 트랜지스터 및 n형 제 3 트랜지스터를 갖는 인버터 회로를 갖는 레벨 시프트 회로다.
n형 제 1 트랜지스터는 채널 형성 영역이 산화물 반도체막에 형성되고, 산화물 반도체막을 개재(介在)하여 형성된 한 쌍의 게이트 전극을 갖는다. 한 쌍의 게이트 전극 중 하나는 제 1 게이트 절연막을 개재하여 산화물 반도체막과 중첩되고, 한 쌍의 게이트 전극 중 다른 하나는 제 2 게이트 절연막을 개재하여 산화물 반도체막과 중첩되는 구성으로 하는 것이 바람직하다. 여기서, 한 쌍의 게이트 전극 중 하나를 제 1 트랜지스터의 제 1 게이트 전극으로 한다. 또한, 한 쌍의 게이트 전극 중 다른 하나를 제 1 트랜지스터의 제 2 게이트 전극으로 한다(백 게이트라고도 부름). 그리고, 제 1 트랜지스터의 문턱 전압은 제 2 게이트 전극의 전위 레벨, 더 구체적으로 말하면, 소스 전극과 제 2 게이트 전극의 전위차에 의하여 제어된다. 제 1 트랜지스터의 문턱 전압의 변화량 △Vth는 제 2 게이트 전극에 인가되는 제 2 전원 전위에 의하여 제어할 수 있다.
또한, 본 명세서 등에서 트랜지스터의 문턱 전압의 변화량이란 트랜지스터의 제 2 게이트 전극에 전위를 인가하기 전과 인가한 후의 문턱 전압의 변화량을 가리킨다.
또한, p형 제 2 트랜지스터 및 n형 제 3 트랜지스터는 채널 형성 영역이 실리콘 등으로 이루어진 반도체막에 형성된다. 상기 반도체막은 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체막이나 다결정 반도체막, 실리콘 게르마늄, 갈륨 비소, 또는 인듐 인 등으로 이루어진 화합물 반도체막을 적용할 수 있다.
제 2 트랜지스터의 게이트 전극 및 제 3 트랜지스터의 게이트 전극은 제 4 입력 단자와 접속되어 있고, 제 2 트랜지스터의 드레인 전극 및 제 3 트랜지스터의 소스 전극은 제 1 출력 단자와 접속되어 있다. 또한, 제 3 트랜지스터의 드레인 전극은 제 3 입력 단자와 접속되어 있다.
제 1 트랜지스터의 소스 전극과 제 1 게이트 전극은 제 1 입력 단자와 접속되어 있고, 제 2 게이트 전극은 제 2 입력 단자와 접속되어 있고, 드레인 전극은 제 2 트랜지스터의 소스 전극과 접속되어 있다.
따라서, 본 발명의 일 형태에 따른 레벨 시프트 회로는 입력 신호가 로 레벨로부터 하이 레벨로 변화되면, 인버터 회로의 제 1 출력 단자로부터 제 3 전원 전위가 출력된다. 또한, 입력 신호가 하이 레벨로부터 로 레벨로 변화되면, 인버터 회로의 제 1 출력 단자로부터 제 1 전원 전위에서 제 1 트랜지스터의 문턱 전압의 변화량을 뺀 전위가 출력된다. 제 1 트랜지스터의 문턱 전압은 제 2 게이트 전극에 인가되는 제 2 전원 전위에 의하여 제어할 수 있다.
산화물 반도체막이 사용된 제 1 트랜지스터의 문턱 전압을 제 2 게이트 전극에 인가되는 전위에 따라 변동시킴으로써 인버터 회로로부터 출력되는 전위를 용이하게 제어할 수 있다.
또한, 상기 구성을 갖는 레벨 시프트 회로를 복수로 사용한 경우에도, 각 레벨 시프트 회로가 갖는 산화물 반도체막이 사용된 트랜지스터의 문턱 전압을 개별로 변화시킬 수 있다. 이로써, 각 레벨 시프트 회로로부터 다른 전위(또는 신호)를 출력할 수 있다.
본 발명의 일 형태는 제 1 전원 전위가 인가되는 제 1 입력 단자와, 제 2 전원 전위가 인가되는 제 2 입력 단자와, 제 3 전원 전위가 인가되는 제 3 입력 단자와, 제 1 입력 신호가 인가되는 제 4 입력 단자와, 제 1 출력 신호가 출력되는 제 1 출력 단자와, 소스 전극 및 제 1 게이트 전극에 제 1 전원 전위가 인가되고 제 2 게이트 전극에 제 2 전원 전위가 인가되는 제 1 트랜지스터와, 제 1 입력 신호가 인가되고 제 1 전원 전위에서 제 1 트랜지스터의 문턱 전압의 변화량을 뺀 전위 또는 제 3 전원 전위가 전원 전압으로서 공급되고 제 1 출력 신호를 출력하는 인버터 회로를 갖고, 제 1 트랜지스터는 채널 형성 영역이 산화물 반도체막에 형성되는 레벨 시프트 회로다.
또한, 본 발명의 일 형태는 제 1 전원 전위가 인가되는 제 1 입력 단자와, 제 2 전원 전위가 인가되는 제 2 입력 단자와, 제 3 전원 전위가 인가되는 제 3 입력 단자와, 제 1 입력 신호가 인가되는 제 4 입력 단자와, 제 1 출력 신호가 출력되는 제 1 출력 단자와, 제 2 출력 신호가 출력되는 제 2 출력 단자와, 소스 전극 및 제 1 게이트 전극에 제 1 전원 전위가 인가되고 제 2 게이트 전극에 제 2 전원 전위가 인가되는 제 1 트랜지스터와, 제 1 입력 신호가 인가되고 제 1 전원 전위에서 제 1 트랜지스터의 문턱 전압의 변화량을 뺀 전위 또는 제 3 전원 전위가 전원 전압으로서 공급되고 제 1 출력 신호를 출력하는 제 1 인버터 회로와, 제 1 인버터 회로로부터 출력된 제 1 출력 신호가 입력되고 제 1 전원 전위에서 제 1 트랜지스터의 문턱 전압의 변화량을 뺀 전위 또는 제 3 전원 전위가 전원 전압으로서 공급되고 제 2 출력 신호를 출력하는 제 2 인버터 회로를 갖고, 제 1 트랜지스터는 채널 형성 영역이 산화물 반도체막에 형성되는 레벨 시프트 회로다.
또한, 본 발명의 일 형태는 제 1 전원 전위가 인가되는 제 1 입력 단자와, 제 2 전원 전위가 인가되는 제 2 입력 단자와, 제 3 전원 전위가 인가되는 제 3 입력 단자와, 제 4 전원 전위가 인가되는 제 4 입력 단자와, 제 1 입력 신호가 인가되는 제 5 입력 단자와, 제 1 출력 신호가 출력되는 제 1 출력 단자와, 제 2 출력 신호가 출력되는 제 2 출력 단자와, 소스 전극 및 제 1 게이트 전극에 제 1 전원 전위가 인가되고 제 2 게이트 전극에 제 2 전원 전위가 인가되는 제 1 트랜지스터와, 소스 전극에 제 3 전원 전위가 공급되고 제 2 게이트 전극에 제 4 전원 전위가 인가되는 제 2 트랜지스터와, 제 1 입력 신호가 인가되고 제 1 전원 전위에서 제 1 트랜지스터의 문턱 전압의 변화량을 뺀 전위 또는 제 3 전원 전위에 제 2 트랜지스터의 문턱 전압의 변화량을 더한 전위가 전원 전압으로서 공급되고 제 1 출력 신호를 출력하는 제 1 인버터 회로와, 제 1 인버터 회로로부터 출력된 제 1 출력 신호가 입력되고 제 1 전원 전위로부터 제 1 트랜지스터의 문턱 전압의 변화량을 뺀 전위 또는 제 3 전원 전위에 제 2 트랜지스터의 문턱 전압의 변화량을 더한 전위가 전원 전압으로서 공급되고 제 2 출력 신호를 출력하는 제 2 인버터 회로를 갖고, 제 1 트랜지스터 및 제 2 트랜지스터는 채널 형성 영역이 산화물 반도체막에 형성되는 레벨 시프트 회로다.
상기 각 구성에서 제 2 인버터 회로는 p형 제 3 트랜지스터와 n형 제 4 트랜지스터를 갖고, 제 3 트랜지스터 및 제 4 트랜지스터는 채널 형성 영역이 실리콘막에 형성된다.
또한, 상기 각 구성에서 제 1 인버터 회로는 p형 제 5 트랜지스터와 n형 제 6 트랜지스터를 갖고, 제 5 트랜지스터 및 제 6 트랜지스터는 채널 형성 영역이 실리콘막에 형성된다.
또한, 상기 각 구성 중 어느 것을 사용한 레벨 시프트 회로와, 제 7 트랜지스터 및 용량 소자를 갖는 메모리 셀을 복수로 구비한 메모리 셀 어레이를 사용함으로써 반도체 집적 회로를 구성할 수도 있다. 제 7 트랜지스터는 제 1 트랜지스터 및 제 2 트랜지스터와 마찬가지로 채널 형성 영역이 산화물 반도체막에 형성된 트랜지스터다.
본 발명의 일 형태는 소형화된 레벨 시프트 회로를 제공할 수 있다. 또한, 복수의 출력 단자로부터 각각 다른 진폭을 갖는 출력 신호를 출력시킬 수 있는 레벨 시프트 회로를 제공할 수 있다. 또한, 상기 레벨 시프트 회로를 사용하여 더 소형화되고 저소비 전력화된 반도체 집적 회로를 제공할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 형태에 따른 레벨 시프트 회로.
도 2는 본 발명의 일 형태에 따른 레벨 시프트 회로.
도 3은 본 발명의 일 형태에 따른 레벨 시프트 회로.
도 4는 본 발명의 일 형태에 따른 레벨 시프트 회로.
도 5는 본 발명의 일 형태에 따른 레벨 시프트 회로.
도 6a 내지 도 6e는 반도체 장치의 제작 공정의 일례를 도시한 도면.
도 7a 내지 도 7d는 반도체 장치의 제작 공정의 일례를 도시한 도면.
도 8a 내지 도 8c는 반도체 장치의 제작 공정의 일례를 도시한 도면.
도 9a 및 도 9b는 반도체 장치의 제작 공정의 일례를 도시한 도면.
도 10a는 반도체 장치의 일 형태를 설명하기 위한 회로도이고 도 10b는 사시도.
도 11a는 반도체 장치의 일 형태를 설명하기 위한 단면도이고 도 11b는 평면도.
도 12는 반도체 장치의 일 형태를 설명하기 위한 블록도.
도 13은 반도체 장치의 일 형태를 설명하기 위한 블록도.
도 14a 내지 도 14f는 전자 기기를 설명하기 위한 도면.
도 2는 본 발명의 일 형태에 따른 레벨 시프트 회로.
도 3은 본 발명의 일 형태에 따른 레벨 시프트 회로.
도 4는 본 발명의 일 형태에 따른 레벨 시프트 회로.
도 5는 본 발명의 일 형태에 따른 레벨 시프트 회로.
도 6a 내지 도 6e는 반도체 장치의 제작 공정의 일례를 도시한 도면.
도 7a 내지 도 7d는 반도체 장치의 제작 공정의 일례를 도시한 도면.
도 8a 내지 도 8c는 반도체 장치의 제작 공정의 일례를 도시한 도면.
도 9a 및 도 9b는 반도체 장치의 제작 공정의 일례를 도시한 도면.
도 10a는 반도체 장치의 일 형태를 설명하기 위한 회로도이고 도 10b는 사시도.
도 11a는 반도체 장치의 일 형태를 설명하기 위한 단면도이고 도 11b는 평면도.
도 12는 반도체 장치의 일 형태를 설명하기 위한 블록도.
도 13은 반도체 장치의 일 형태를 설명하기 위한 블록도.
도 14a 내지 도 14f는 전자 기기를 설명하기 위한 도면.
본 발명의 실시형태의 일례에 대하여 도면을 사용하여 자세히 설명한다. 또한, 이하에 설명하는 구성에서 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면간에서 공통적으로 사용하고 반복 설명은 생략한다.
또한, 도면 등에 도시된 각 구성의 위치, 크기, 범위 등은 이해하기 쉽게 하기 위하여 실제의 위치, 크기, 범위 등을 도시하지 않은 경우가 있다. 따라서, 개시(開示)되는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
또한, 본 명세서 등에서 “제 1”, “제 2”, “제 3” 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이며, 개수를 한정하는 것은 아니다.
또한, 본 명세서 등에서 “전압”과 “전위”를 같은 의미로 쓰는 경우가 있다.
또한, 극성이 서로 다른 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는, “소스”나 “드레인”의 기능이 바뀔 수 있다. 그러므로, 본 명세서에서 “소스”나 “드레인”의 용어는 바꿔 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서 “전기적으로 접속”이란 “어떤 전기적 작용을 갖는 것”을 개재하여 접속되어 있는 경우가 포함된다. 여기서, “어떤 전기적 작용을 갖는 것”은 접속 대상간에서의 전기 신호를 주고 받고 할 수 있는 것이면 특별히 제한을 받지 않는다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 레벨 시프트 회로에 대하여 도 1a 내지 도 5를 참조하여 설명한다. 또한, 산화물 반도체를 사용한 트랜지스터인 것을 명시하기 위하여 회로도에 “OS”라는 부호를 붙인 경우가 있다.
<레벨 시프트 회로 구성 1>
도 1a는 본 발명의 일 형태에 따른 레벨 시프트 회로의 구성예를 도시한 도면이다. 도 1a에 도시한 레벨 시프트 회로는 제 1 전원 전위 V1이 인가되는 제 1 입력 단자와, 제 2 전원 전위 V2가 인가되는 제 2 입력 단자와, 제 3 전원 전위 V3이 인가되는 제 3 입력 단자와, 입력 신호 IN이 인가되는 제 4 입력 단자와, 제 1 출력 신호 OUT1이 출력되는 제 1 출력 단자와, n형 트랜지스터(101)와, 인버터 회로(102)를 갖는다. 또한, 인버터 회로(102)는 p형 트랜지스터(103)와, n형 트랜지스터(104)를 갖는다.
n형 트랜지스터(101)는 채널 형성 영역이 산화물 반도체막에 형성되고, 산화물 반도체막을 개재하여 형성된 한 쌍의 게이트 전극을 갖는다. 한 쌍의 게이트 전극 중 하나는 제 1 게이트 절연막을 개재하여 산화물 반도체막과 중첩되고, 한 쌍의 게이트 전극 중 다른 하나는 제 2 게이트 절연막을 개재하여 산화물 반도체막과 중첩되는 구성으로 하는 것이 바람직하다. 여기서, 한 쌍의 게이트 전극 중 하나를 트랜지스터(101)의 제 1 게이트 전극으로 한다. 또한, 한 쌍의 게이트 전극 중 다른 하나를 트랜지스터(101)의 제 2 게이트 전극으로 한다(백 게이트라고도 부름). 그리고, 트랜지스터(101)의 문턱 전압은 제 2 게이트 전극의 전위의 레벨, 더 구체적으로 말하면, 소스 전극과 제 2 게이트 전극의 전위차에 의하여 제어된다. 트랜지스터(101)의 문턱 전압의 변화량 △Vth101은 제 2 게이트 전극에 인가되는 제 2 전원 전위 V2에 의하여 제어할 수 있다.
또한, p형 트랜지스터(103) 및 n형 트랜지스터(104)는 채널 형성 영역이 실리콘 등으로 이루어진 반도체막에 형성된다. 상기 반도체막은 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체막이나 다결정 반도체막, 실리콘 게르마늄, 갈륨 비소, 또는 인듐 인 등으로 이루어진 화합물 반도체막을 적용할 수 있다.
트랜지스터(103)의 게이트 전극 및 트랜지스터(104)의 게이트 전극은 제 4 입력 단자와 접속되어 있고, 트랜지스터(103)의 드레인 전극 및 트랜지스터(104)의 소스 전극은 제 1 출력 단자와 접속되어 있다. 또한, 트랜지스터(104)의 드레인 전극은 제 3 입력 단자와 접속되어 있다.
트랜지스터(101)의 소스 전극과 제 1 게이트 전극은 제 1 입력 단자와 접속되어 있고, 제 2 게이트 전극은 제 2 입력 단자와 접속되어 있고, 드레인 전극은 트랜지스터(103)의 소스 전극과 접속되어 있다.
또한, 트랜지스터(101)는 산화물 반도체막을 사용하여 형성할 수 있으므로 트랜지스터(103) 및 트랜지스터(104) 위에 적층시킬 수 있다. 이로써, 레벨 시프트 회로를 구성하는 트랜지스터의 일부를 적층 구조로 할 수 있으므로 레벨 시프트 회로 면적의 축소화를 도모할 수 있다. 또한, 본 실시형태에 기재하는 산화물 반도체막을 사용한 트랜지스터는 실리콘 등의 반도체막을 사용한 트랜지스터 위에 적층시킬 수 있다.
다음에, 도 1a에 도시된 레벨 시프트 회로의 동작에 대하여 설명한다. 또한, 제 1 전원 전위 V1을 VDD, 제 2 전원 전위 V2를 VSS, 제 3 전원 전위 V3을 GND(접지 전위), 입력 신호 IN은 로 레벨 신호를 GND, 하이 레벨 신호를 VDD, 트랜지스터(101)의 문턱 전압의 변화량을 △Vth101로 하여 설명한다.
도 1a에 도시된 레벨 시프트 회로는 입력 신호 IN이 로 레벨에서 하이 레벨로 변화되면, 인버터 회로(102)의 제 1 출력 단자로부터 로 레벨의 제 1 출력 신호 OUT1(제 3 전원 전위 V3)이 출력된다.
또한, 입력 신호 IN이 하이 레벨에서 로 레벨로 변화되면, 인버터 회로(102)의 제 1 출력 단자로부터 하이 레벨의 제 1 출력 신호 OUT1(제 1 전원 전위 V1에서 트랜지스터(101)의 문턱 전압의 변화량 △Vth101을 뺀 전위)이 출력된다.
이와 같이 하여, 트랜지스터(101)의 문턱 전압을 제 2 게이트 전극에 인가되는 전위에 따라 변동시킴으로써 입력 신호 IN이 로 레벨인 경우의 출력 신호 OUT1을 용이하게 제어할 수 있다.
도 1b에 도시된 레벨 시프트 회로는 도 1a에 도시된 레벨 시프트 회로의 트랜지스터(101)의 제 1 게이트 전극을 제 4 전원 전위 V4가 인가되는 제 5 입력 단자에 접속시킨 구성이다. 또한, 제 4 전원 전위 V4는 예를 들어 VDD로 하면 좋다.
도 1a에 도시된 레벨 시프트 회로에서는 트랜지스터(101)의 제 1 게이트 전극은 제 1 입력 단자에 접속되기 때문에 제 1 전원 전위 V1에 의하여 제어된다. 한편, 도 1b에 도시된 레벨 시프트 회로에서는 트랜지스터(101)의 제 1 게이트 전극은 제 4 전원 전위에 의하여 제어할 수 있다. 트랜지스터(101)의 제 1 게이트 전극과 제 2 게이트 전극을 개별로 제어함으로써 입력 신호 IN이 로 레벨인 경우에 출력 신호 OUT1을 용이하게 제어할 수 있다. 또한, 도 1b에 도시된 레벨 시프트 회로에서는 트랜지스터(101)의 제 1 게이트 전극에 하이 레벨 전위(예를 들어 VDD) 또는 로 레벨(예를 들어 GND)을 인가함으로써 트랜지스터(101)의 온 상태 및 오프 상태를 제어할 수 있다. 또한, 트랜지스터(101)는 산화물 반도체를 사용한 트랜지스터로 구성됨으로써 오프 전류를 매우 작게 할 수 있다. 따라서, 입력 신호 IN이 하이 레벨인 경우에 트랜지스터(101)를 오프 상태로 함으로써 레벨 시프트 회로에서 소비되는 전력을 저감시킬 수 있다.
도 1c에 도시된 레벨 시프트 회로는 도 1a에 도시된 레벨 시프트 회로의 구성에 추가적으로 제 6 전원 전위 V6이 인가되는 제 7 입력 단자와 n형 트랜지스터(109)를 갖는다.
n형 트랜지스터(109)는 n형 트랜지스터(101)와 마찬가지로 채널 형성 영역이 산화물 반도체막에 형성되고, 산화물 반도체막을 개재하여 형성된 한 쌍의 게이트 전극을 갖는다. 여기서, 한 쌍의 게이트 전극 중 하나를 트랜지스터(109)의 제 1 게이트 전극으로 한다. 또한, 한 쌍의 게이트 전극 중 다른 하나를 트랜지스터(109)의 제 2 게이트 전극으로 한다(백 게이트라고도 부름). 그리고, 트랜지스터(109)의 문턱 전압은 제 2 게이트 전극의 전위의 레벨, 더 구체적으로 말하면, 소스 전극과 제 2 게이트 전극의 전위차에 의하여 제어된다.
트랜지스터(109)의 소스 전극은 트랜지스터(104)의 드레인 전극과 접속되어 있고, 제 2 게이트 전극은 제 7 입력 단자와 접속되어 있고, 드레인 전극은 제 3 입력 단자와 접속되어 있다.
다음에, 도 1c에 도시된 레벨 시프트 회로의 동작에 대하여 설명한다. 또한, 제 1 전원 전위 V1을 VDD, 제 2 전원 전위 V2를 VSS, 제 3 전원 전위 V3을 GND(접지 전위), 제 6 전원 전위 V6을 VDD, 입력 신호 IN은 로 레벨 신호를 GND, 하이 레벨 신호를 VDD, 트랜지스터(101)의 문턱 전압의 변화량을 △Vth101, 트랜지스터(109)의 문턱 전압의 변화량을 △Vth109로 하여 설명한다.
도 1c에 도시된 레벨 시프트 회로는 입력 신호 IN이 로 레벨에서 하이 레벨로 변화되면, 인버터 회로(102)의 제 1 출력 단자로부터 로 레벨의 제 1 출력 신호 OUT1(제 3 전원 전위 V3에 트랜지스터(109)의 문턱 전압의 변화량 △Vth109를 더한 전위)이 출력된다.
또한, 입력 신호 IN이 하이 레벨에서 로 레벨로 변화되면, 인버터 회로(102)의 제 1 출력 단자로부터 하이 레벨의 제 1 출력 신호 OUT1(제 1 전원 전위 V1에서 트랜지스터(101)의 문턱 전압의 변화량 △Vth101을 뺀 전위)이 출력된다.
상술한 바와 같이, 도 1c에 도시된 레벨 시프트 회로는 트랜지스터(101)의 문턱 전압을 제 2 게이트 전극에 인가되는 전위에 따라 변동시키고 트랜지스터(109)의 문턱 전압을 제 2 게이트 전극에 인가되는 전위에 따라 변동시킴으로써, 도 1a 및 도 1b에 도시된 레벨 시프트 회로의 출력 신호 OUT1보다 진폭이 작은(입력 신호 IN이 하이 레벨인 경우의 전위가 높은)출력 신호를 출력시킬 수 있다.
<레벨 시프트 회로 구성 2>
도 2는 본 발명의 일 형태에 따른 레벨 시프트 회로의 다른 구성예를 도시한 도면이다. 도 2에 도시된 레벨 시프트 회로는 도 1a에 도시된 레벨 시프트 회로의 구성에 추가적으로 제 5 전원 전위 V5가 인가되는 제 6 입력 단자와, 제 2 출력 신호 OUT2가 출력되는 제 2 출력 단자와, n형 트랜지스터(105)와, 인버터 회로(106)를 갖는다. 또한, 인버터 회로(106)는 p형 트랜지스터(107)와 n형 트랜지스터(108)를 갖는다.
n형 트랜지스터(105)는 n형 트랜지스터(101)와 마찬가지로 채널 형성 영역이 산화물 반도체막에 형성되고, 산화물 반도체막을 개재하여 형성된 한 쌍의 게이트 전극을 갖는다. 여기서, 한 쌍의 게이트 전극 중 하나를 트랜지스터(105)의 제 1 게이트 전극으로 한다. 또한, 한 쌍의 게이트 전극 중 다른 하나를 트랜지스터(105)의 제 2 게이트 전극으로 한다(백 게이트라고도 부름). 그리고, 트랜지스터(105)의 문턱 전압은 제 2 게이트 전극의 전위의 레벨, 더 구체적으로 말하면, 소스 전극과 제 2 게이트 전극의 전위차에 의하여 제어된다. 트랜지스터(105)의 문턱 전압의 변화량 △Vth105는 제 2 게이트 전극에 인가되는 제 5 전원 전위 V5에 의하여 제어할 수 있다.
또한, p형 트랜지스터(107) 및 n형 트랜지스터(108)는 채널 형성 영역이 실리콘 등으로 이루어진 반도체막에 형성된다. 트랜지스터(107)의 게이트 전극 및 트랜지스터(108)의 게이트 전극은 제 1 입력 단자와 접속되어 있고, 트랜지스터(107)의 드레인 전극 및 트랜지스터(108)의 소스 전극은 제 2 출력 단자와 접속되어 있다. 또한, 트랜지스터(108)의 드레인 전극은 제 3 입력 단자와 접속되어 있다.
트랜지스터(105)의 소스 전극은 트랜지스터(101)의 드레인 전극과 트랜지스터(103)의 소스 전극이 접속된 노드 N1과 접속되어 있고, 제 2 게이트 전극은 제 6 입력 단자와 접속되어 있고, 드레인 전극은 트랜지스터(107)의 소스 전극과 접속되어 있다.
다음에, 도 2에 도시된 레벨 시프트 회로의 동작에 대하여 설명한다. 또한, 제 1 전원 전위 V1을 VDD, 제 2 전원 전위 V2를 VSS, 제 3 전원 전위 V3을 GND(접지 전위), 제 5 전원 전위 V5를 VDD, 입력 신호 IN은 로 레벨 신호를 GND, 하이 레벨 신호를 VDD, 트랜지스터(101)의 문턱 전압의 변화량을 △Vth101, 트랜지스터(105)의 문턱 전압의 변화량을 △Vth105로 하여 설명한다.
도 2에 도시된 레벨 시프트 회로는 입력 신호 IN이 로 레벨에서 하이 레벨로 변화되면, 인버터 회로(102)의 제 1 출력 단자로부터 로 레벨의 신호(제 3 전원 전위 V3)가 출력되고, 인버터 회로(106)의 제 2 출력 단자로부터 로 레벨의 신호(제 3 전원 전위 V3)가 출력된다.
또한, 입력 신호 IN이 하이 레벨에서 로 레벨로 변화되면, 인버터 회로(102)의 제 1 출력 단자로부터 하이 레벨의 제 1 출력 신호 OUT1(제 1 전원 전위 V1에서 트랜지스터(101)의 문턱 전압의 변화량 △Vth101을 뺀 전위)이 출력된다. 또한, 인버터 회로(106)의 제 2 출력 단자로부터 하이 레벨의 제 2 출력 신호 OUT2(제 1 전원 전위 V1에서 트랜지스터(101)의 문턱 전압의 변화량 △Vth101을 뺀 전위에서 트랜지스터(105)의 문턱 전압의 변화량 △Vth105를 뺀 전위)이 출력된다.
상술한 바와 같이 트랜지스터(101)의 문턱 전압을 제 2 게이트 전극에 인가되는 제 2 전원 전위 V2에 따라 변동시키고 트랜지스터(105)의 문턱 전압을 제 5 전원 전위 V5에 따라 변동시킴으로써, 제 2 출력 단자로부터 제 1 출력 단자와 다른 진폭을 갖는 신호를 출력시킬 수 있다. 또한, 제 2 출력 단자로부터 출력되는 전위는 제 1 출력 단자로부터 출력되는 전위보다 낮다.
트랜지스터(101)의 제 1 게이트 전극과 트랜지스터(101)의 제 2 게이트 전극의 전위를 제어함으로써, 입력 신호 IN이 로 레벨인 경우의 인버터 회로(102)의 제 1 출력 신호 OUT1을 용이하게 제어할 수 있다. 또한, 트랜지스터(101)의 제 1 게이트 전극과 트랜지스터(101)의 제 2 게이트 전극을 제어함으로써 생긴 노드 N1의 전위를 이용하여 트랜지스터(105)의 제 1 게이트 전극과 트랜지스터(105)의 제 2 게이트 전극의 전위를 제어함으로써 입력 신호 IN이 로 레벨인 경우의 인버터 회로(106)의 제 2 출력 신호 OUT2를 용이하게 제어할 수 있다. 회로 구성 2는 회로 구성 1에서는 출력시킬 수 없는 전위를 인버터 회로(106)의 제 2 출력 신호 OUT2로서 출력시킬 수 있다.
도 2에 도시된 레벨 시프트 회로에서 2개의 출력 단자로부터 서로 다른 신호를 출력시키는 경우에 대하여 설명하였지만, 3개 이상의 출력 단자로부터 서로 다른 신호를 출력시키는 구성으로 하여도 좋다. 예를 들어 3개의 출력 단자로부터 서로 다른 신호를 출력시키는 경우에는, 도 2에 도시된 노드 N2에 채널 형성 영역이 산화물 반도체막에 형성된 트랜지스터의 소스 전극을 접속시키고, 드레인 전극에 인버터 회로를 접속시키면 좋다. 상기 트랜지스터의 제 2 게이트 전극에 인가되는 전원 전위를 제어함으로써 상기 인버터로부터 출력되는 제 3 출력 신호로서 제 2 출력 신호보다 진폭이 작은(입력 신호 IN이 로 레벨인 경우의 전위가 낮은) 출력 신호를 출력시킬 수 있다.
<레벨 시프트 회로 구성 3>
도 3은 본 발명의 일 형태에 따른 레벨 시프트 회로의 다른 구성예를 도시한 도면이다. 도 3에 도시된 레벨 시프트 회로의 접속은 도 2에 도시된 레벨 시프트 회로와 다르다.
도 2에 도시된 레벨 시프트 회로는 트랜지스터(105)의 소스 전극은 노드 N1과 접속되어 있지만, 도 3에 도시된 레벨 시프트 회로는 트랜지스터(105)의 소스 전극이 제 1 입력 단자와 접속되어 있다.
다음에, 도 3에 도시된 레벨 시프트 회로의 동작에 대하여 설명한다. 또한, 제 1 전원 전위 V1을 VDD, 제 2 전원 전위 V2를 VSS, 제 3 전원 전위 V3을 GND(접지 전위), 제 5 전원 전위 V5를 VDD, 입력 신호 IN은 로 레벨 신호를 GND, 하이 레벨 신호를 VDD, 트랜지스터(101)의 문턱 전압의 변화량을 △Vth101, 트랜지스터(105)의 문턱 전압의 변화량을 △Vth105로 하여 설명한다.
도 3에 도시된 레벨 시프트 회로는 입력 신호 IN이 로 레벨에서 하이 레벨로 변화되면, 인버터 회로(102)의 제 1 출력 단자로부터 로 레벨의 신호(제 3 전원 전위 V3(예를 들어 GND))가 출력되고, 인버터 회로(106)의 제 2 출력 단자로부터 로 레벨의 신호(제 3 전원 전위 V3(예를 들어 GND))가 출력된다.
또한, 입력 신호 IN이 하이 레벨에서 로 레벨로 변화되면, 인버터 회로(102)의 제 1 출력 단자로부터 하이 레벨의 제 1 출력 신호 OUT1(제 1 전원 전위(예를 들어 VDD)에서 트랜지스터(101)의 문턱 전압의 변화량 △Vth101을 뺀 전위)이 출력된다. 또한, 인버터 회로(106)의 제 2 출력 단자로부터 로 레벨의 제 2 출력 신호 OUT2(제 1 전원 전위(예를 들어 VDD)에서 트랜지스터(105)의 문턱 전압의 변화량 △Vth1 05를 뺀 전위)이 출력된다.
입력 신호 IN을 공유하는 인버터 회로(102)의 제 1 출력 단자와 인버터 회로(106)의 제 2 출력 단자를 개별로 제어할 수 있고, 논리 동작이 같더라도 다른 전위의 출력 신호를 출력할 수 있다. 또한, 트랜지스터(101)의 문턱 전압의 변화량 △Vth101 및 트랜지스터(105)의 문턱 전압의 변화량 △Vth105는 각각 제 2 전원 전위 V2 및 제 5 전원 전위 V5에 의하여 제어할 수 이다. 따라서, 제 2 출력 신호 OUT2는 제 1 출력 신호 OUT1보다 진폭이 큰(입력 신호 IN이 로 레벨인 경우의 전위가 높은) 출력 신호일 수도 있고, 제 1 출력 신호 OUT1보다 진폭이 작은(입력 신호 IN이 로 레벨인 경우의 전위가 낮은) 출력 신호일 수도 있다.
또한, 도 3에 도시된 레벨 시프트 회로에서 2개의 출력 단자로부터 서로 다른 신호를 출력시키는 경우에 대하여 설명하였지만, 이것에 한정되지 않고, 3개 이상의 출력 단자로부터 서로 다른 신호를 출력시키는 구성으로 하여도 좋다. 예를 들어 3개의 출력 단자로부터 서로 다른 신호를 출력시키는 경우에는, 도 3에 도시된 제 4 입력 단자에 인버터 회로를 접속시키고, 인버터 회로가 갖는 p형 트랜지스터의 소스 전극에 채널 형성 영역이 산화물 반도체막에 형성된 트랜지스터의 드레인 전극을 접속시키면 좋다. 상기 트랜지스터의 제 2 게이트 전극에 인가되는 전원 전위를 제어함으로써 상기 인버터 회로의 제 3 출력 단자로부터 제 1 출력 신호 및 제 2 출력 신호와 다른 출력 신호를 출력시킬 수 있다. 물론, 모든 출력 단자로부터 진폭이 같은(입력 신호 IN이 로 레벨인 경우의 전위가 같은) 출력 신호를 출력시켜도 좋다.
<레벨 시프트 회로 구성 4>
도 4는 본 발명의 일 형태에 따른 레벨 시프트 회로의 다른 구성예를 도시한 도면이다. 도 4에 도시된 레벨 시프트 회로는 도 1a에 도시된 레벨 시프트 회로의 구성에 추가적으로 제 2 출력 신호 OUT2가 출력되는 제 2 출력 단자와 인버터 회로(106)를 갖는다. 또한, 인버터 회로(106)는 p형 트랜지스터(107)와 n형 트랜지스터(108)를 갖는다.
p형 트랜지스터(107) 및 n형 트랜지스터(108)는 채널 형성 영역이 실리콘 등으로 이루어진 반도체막에 형성된다. 트랜지스터(107)의 게이트 전극 및 트랜지스터(108)의 게이트 전극은 제 1 출력 단자와 접속되어 있고, 트랜지스터(107)의 드레인 전극 및 트랜지스터(108)의 소스 전극은 제 2 출력 단자와 접속되어 있다.
다음에, 도 4에 도시된 레벨 시프트 회로의 동작에 대하여 설명한다. 또한, 제 1 전원 전위 V1을 VDD, 제 2 전원 전위 V2를 VSS, 제 3 전원 전위 V3을 GND(접지 전위), 입력 신호 IN은 로 레벨 신호를 GND, 하이 레벨 신호를 VDD, 트랜지스터(101)의 문턱 전압의 변화량을 △Vth101로 하여 설명한다.
도 4에 도시된 레벨 시프트 회로는 입력 신호 IN이 로 레벨에서 하이 레벨로 변화되면, 인버터 회로(102)의 제 1 출력 단자로부터 로 레벨의 제 1 출력 신호 OUT1(제 3 전원 전위 V3)이 출력된다. 이로써, 트랜지스터(107)의 게이트 전극 및 트랜지스터(108)의 게이트 전극에는 제 3 전원 전위 V3이 인가되기 때문에 인버터 회로(106)의 제 2 출력 단자로부터 하이 레벨의 제 2 출력 신호 OUT2(제 1 전원 전위 V1에서 트랜지스터(101)의 문턱 전압의 변화량 △Vth101을 뺀 전위)가 출력된다.
또한, 입력 신호 IN이 하이 레벨에서 로 레벨로 변화되면, 인버터 회로(102)의 제 1 출력 단자로부터 하이 레벨의 제 1 출력 신호 OUT1(제 1 전원 전위 V1에서 트랜지스터(101)의 문턱 전압의 변화량 △Vth101을 뺀 전위)이 출력된다. 이로써, 트랜지스터(107)의 게이트 전극 및 트랜지스터(108)의 게이트 전극에는 제 1 전원 전위 V1에서 트랜지스터(101)의 문턱 전압의 변화량 △Vth101을 뺀 전위가 인가되기 때문에 인버터 회로(106)의 제 2 출력 단자로부터 로 레벨의 제 2 출력 신호 OUT2(제 3 전원 전위 V3)가 출력된다.
제 1 전원 전위 V1(예를 들어 VDD)에서 트랜지스터(101)의 문턱 전압의 변화량 △Vth101을 뺀 전위에 의하여 인버터 회로(106)의 제 2 출력 신호 OUT2가 하이 레벨인 경우의 전위를 용이하게 제어할 수 있다.
<레벨 시프트 회로 구성 5>
도 5는 본 발명의 일 형태에 따른 레벨 시프트 회로의 다른 구성을 도시한 도면이다. 도 5에 도시된 레벨 시프트 회로는 도 4에 도시된 레벨 시프트 회로의 구성에 추가적으로 제 6 전원 전위 V6이 인가되는 제 7 입력 단자와, n형 트랜지스터(109)를 갖는다.
n형 트랜지스터(109)는 n형 트랜지스터(101)와 마찬가지로 채널 형성 영역이 산화물 반도체막에 형성되고, 산화물 반도체막을 개재하여 형성된 한 쌍의 게이트 전극을 갖는다. 여기서, 한 쌍의 게이트 전극 중 하나를 트랜지스터(109)의 제 1 게이트 전극으로 한다. 또한, 한 쌍의 게이트 전극 중 다른 하나를 트랜지스터(109)의 제 2 게이트 전극으로 한다(백 게이트라고도 부름). 그리고, 트랜지스터(109)의 문턱 전압은 제 2 게이트 전극의 전위의 레벨, 더 구체적으로 말하면, 소스 전극과 제 2 게이트 전극의 전위차에 의하여 제어된다.
트랜지스터(109)의 소스 전극은 트랜지스터(104)의 드레인 전극과 접속되어 있고, 제 2 게이트 전극은 제 7 입력 단자와 접속되어 있고, 드레인 전극은 제 3 입력 단자와 접속되어 있다.
또한, 트랜지스터(107)의 소스 전극은 노드 N1과 접속되어 있고, 트랜지스터(108)의 드레인 전극은 트랜지스터(104)의 드레인 전극과 트랜지스터(109)의 소스 전극이 접속된 노드 N3과 접속되어 있다.
다음에, 도 5에 도시된 레벨 시프트 회로의 동작에 대하여 설명한다. 또한, 제 1 전원 전위 V1을 VDD, 제 2 전원 전위 V2를 VSS, 제 3 전원 전위 V3을 GND(접지 전위), 제 6 전원 전위 V6을 VDD, 입력 신호 IN은 로 레벨 신호를 GND, 하이 레벨 신호를 VDD, 트랜지스터(101)의 문턱 전압의 변화량을 △Vth101, 트랜지스터(109)의 문턱 전압의 변화량을 △Vth109로 하여 설명한다.
도 5에 도시된 레벨 시프트 회로는 입력 신호 IN이 로 레벨에서 하이 레벨로 변화되면, 인버터 회로(102)의 제 1 출력 단자로부터 로 레벨의 제 1 출력 신호 OUT1(제 3 전원 전위 V3에 트랜지스터(109)의 문턱 전압의 변화량 △Vth109를 더한 전위)이 출력된다. 이로써, 트랜지스터(107)의 게이트 전극 및 트랜지스터(108)의 게이트 전극에는 제 3 전원 전위 V3에 트랜지스터(109)의 문턱 전압의 변화량 △Vth109를 더한 전위가 인가되기 때문에 인버터 회로(106)의 제 2 출력 단자로부터 하이 레벨의 제 2 출력 신호 OUT2(제 1 전원 전위 V1에서 트랜지스터(101)의 문턱 전압의 변화량 △Vth101을 뺀 전위)가 출력된다.
또한, 입력 신호 IN이 하이 레벨에서 로 레벨로 변화되면, 인버터 회로(102)의 제 1 출력 단자로부터 하이 레벨의 제 1 출력 신호 OUT1(제 1 전원 전위 V1에서 트랜지스터(101)의 문턱 전압의 변화량 △Vth101을 뺀 전위)이 출력된다. 이로써, 트랜지스터(107)의 게이트 전극 및 트랜지스터(108)의 게이트 전극에 제 1 전원 전위 V1에서 트랜지스터(101)의 문턱 전압의 변화량 △Vth101을 뺀 전위가 인가되기 때문에 인버터 회로(106)의 제 2 출력 단자로부터 로 레벨의 제 2 출력 신호 OUT2(제 3 전원 전위 V3에 트랜지스터(109)의 문턱 전압의 변화량 △Vth109를 더한 전위)가 출력된다.
트랜지스터(107)의 소스 전극이 노드 N1과 접속되어 있고, 트랜지스터(108)의 드레인 전극이 노드 N3과 접속되어 있음으로써, 인버터 회로(106)의 제 2 출력 단자로부터 출력되는 전위를 입력 신호 IN이 하이 레벨인 경우와 로 레벨인 경우의 양쪽 모두에서 용이하게 제어할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에 기재된 레벨 시프트 회로의 제작 방법의 일례에 대하여 도 6a 내지 도 9b를 참조하여 설명한다. 우선, 레벨 시프트 회로에서 하부에 형성되는 트랜지스터의 제작 방법에 대하여 설명한 후 상부에 형성되는 트랜지스터의 제작 방법에 대하여 설명한다.
제작 공정을 도시한 도 6a 내지 도 9b의 단면도에서 A1-A2는 트랜지스터(330)를 제작하는 공정을 도시한 것이고, B1-B2는 트랜지스터(340) 위에 트랜지스터(410)를 제작하는 공정을 도시한 것이다. 또한, 본 실시형태의 트랜지스터(410)는 실시형태 1에 기재된 트랜지스터(101)에 상당하고, 본 실시형태의 트랜지스터(330)는 실시형태 1에 기재된 트랜지스터(103)에 상당하고, 본 실시형태의 트랜지스터(340)는 실시형태 1에 기재된 트랜지스터(104)에 상당한다.
<하부 트랜지스터의 제작 방법>
우선, 절연막(302)을 개재하여 반도체막(304)이 형성된 기판(300)을 준비한다(도 6a 참조).
기판(300)으로서 예를 들어 실리콘 또는 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄, 갈륨 비소, 또는 인듐 인 등으로 이루어진 화합물 반도체 기판을 적용할 수 있다. 또한, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리 등의 전자 공업용에 사용되는 각종 유리 기판, 석영 기판, 세라믹스 기판, 사파이어 기판 등도 들 수 있다.
절연막(302)은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘 등을 함유한 단층 구조 또는 적층 구조를 갖는 것으로 한다. 또한, 절연막(302)의 형성 방법으로서는 열 산화법, CVD법, 스퍼터링법 등을 들 수 있다. 절연막(302)의 막 두께는 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 한다.
또한, 반도체막(304)은 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체막이나 다결정 반도체막, 실리콘 게르마늄, 갈륨 비소, 또는 인듐 인 등으로 이루어진 화합물 반도체막을 적용할 수 있다. 또한, 반도체막(304)은 산화물 반도체 재료를 포함하지 않기 때문에 “산화물 반도체 이외의 반도체 재료”라고도 기재한다.
반도체막(304)으로서 실리콘 등의 단결정 반도체막을 사용하는 경우에는, 트랜지스터(103) 및 트랜지스터(104) 등의 동작을 고속화시킬 수 있으므로 바람직하다.
또한, 절연막(302)을 개재하여 반도체막(304)이 형성된 기판(300)으로서 SOI 기판도 적용할 수 있다. 또한, 일반적으로 “SOI 기판”은 절연 표면 위에 실리콘층이 형성된 구성의 기판을 말하지만, 본 명세서 등에서는 절연 표면 위에 실리콘 이외의 재료로 이루어진 반도체막이 형성된 구성의 기판도 포함한다. 즉 “SOI 기판”이 갖는 반도체막은 실리콘층에 한정되지 않는다. 또한, SOI 기판에는 유리 기판 등의 절연 기판 위에 절연막을 개재하여 반도체막이 형성된 구성도 포함한다. 본 실시형태에서는 절연막(302)을 개재하여 반도체막(304)이 형성된 기판(300)으로서 단결정 실리콘 기판 위에 산화 실리콘막을 개재하여 실리콘막이 형성된 SOI 기판을 사용하는 경우에 대하여 설명한다.
다음에, 반도체막(304)을 섬 형상으로 가공하여 반도체막(304a) 및 반도체막(304b)을 형성한다(도 6b 참조). 상기 가공 방법으로서 드라이 에칭을 사용하는 것이 적합하지만, 웨트 에칭을 사용하여도 좋다. 에칭 가스나 에칭액은 에칭될 재료에 따라 적절히 선택할 수 있다.
다음에, 반도체막(304a) 및 반도체막(304b)을 덮도록 게이트 절연막(306a), 게이트 절연막(306b)을 형성한다(도 6c 참조). 게이트 절연막(306a) 및 게이트 절연막(306b)은 예를 들어 반도체막(304a) 및 반도체막(304b) 표면의 가열 처리(열 산화 처리나 열 질화 처리 등)에 의하여 형성할 수 있다. 가열 처리 대신에 고밀도 플라즈마 처리를 적용하여도 좋다. 예를 들어 He, Ar, Kr, 또는 Xe 등의 희가스와, 산소, 산화 질소, 암모니아, 질소, 또는 수소 등과의 혼합 가스를 사용하여 고밀도 플라즈마 처리할 수 있다. 물론, CVD법이나 스퍼터링법 등을 사용하여 게이트 절연막을 형성하여도 좋다.
게이트 절연막(306a) 및 게이트 절연막(306b)은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 탄탈 등의 재료를 사용할 수 있다. 또한, 게이트 절연막으로서 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz(x＞0, y＞0, z＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz(x＞0, y＞0, z＞0)) 등의 고유전율(high-k) 재료를 사용할 수도 있다. 게이트 절연막은 상술한 재료를 사용하여 단층 구조 또는 적층 구조로 형성한다. 또한, 게이트 절연막(306a) 및 게이트 절연막(306b)의 막 두께는 예를 들어 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
상술한 바와 같이, 게이트 절연막을 얇게 하면, 터널 효과 등에 기인하는 게이트 리크가 문제가 된다. 게이트 리크의 문제를 해소하기 위해서는 게이트 절연막에 상술한 high-k 재료를 사용하면 좋다. high-k 재료를 게이트 절연막에 사용함으로써, 전기적 특성을 확보하면서 게이트 리크를 억제하기 위하여 막 두께를 크게 하는 것이 가능하게 된다. 또한, high-k 재료를 함유한 막과, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄 등 중 어느 하나를 함유한 막의 적층 구조로 하여도 좋다.
본 실시형태에서는 열 산화 처리를 사용하여 산화 실리콘막을 형성함으로써 게이트 절연막(306a) 및 게이트 절연막(306b)을 형성한다.
다음에, 트랜지스터의 문턱 전압을 제어하기 위하여 n형 도전성을 부여하는 불순물 원소 및 p형 도전성을 부여하는 불순물 원소를 게이트 절연막(306a) 및 게이트 절연막(306b)을 통하여 반도체막(304a) 및 반도체막(304b)에 첨가한다(도 6c 참조). 반도체막(304a) 및 반도체막(304b)이 실리콘인 경우, n형 도전성을 부여하는 불순물 원소로서는 예를 들어 인이나 비소 등을 사용할 수 있다. 또한, p형 도전성을 부여하는 불순물 원소로서는 예를 들어 붕소, 알루미늄, 갈륨 등을 사용할 수 있다. 본 실시형태에서는 게이트 절연막(306a)을 통하여 반도체막(304a)에 붕소를 첨가함으로써 불순물 영역(308)을 형성하고, 게이트 절연막(306b)을 통하여 반도체막(304b)에 인을 첨가함으로써 불순물 영역(310)을 형성한다.
다음에, 게이트 절연막(306a) 및 게이트 절연막(306b) 위에 게이트 전극(이것과 같은 층으로 형성되는 배선을 포함함)을 형성하기 위한 도전막을 형성하고, 상기 도전막을 가공하여 게이트 전극(312a) 및 게이트 전극(312b)을 형성한다(도 6d 참조).
게이트 전극(312a) 및 게이트 전극(312b)에 사용하는 도전막으로서는 알루미늄, 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 사용하여 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용하여 도전 재료를 함유한 층을 형성하여도 좋다. 도전막의 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 사용할 수 있다. 또한, 도전막은 레지스트 마스크를 사용한 에칭에 의하여 가공할 수 있다. 본 실시형태에서는 스퍼터링법을 사용하여 질화 탄탈막과 텅스텐막을 적층시키고 이것을 가공함으로써 게이트 전극(312a) 및 게이트 전극(312b)을 형성한다.
다음에, 게이트 전극(312a) 및 게이트 전극(312b)을 마스크로서 사용하여 n형 도전형을 부여하는 불순물 원소 및 p형 도전성을 부여하는 불순물 원소를 게이트 절연막(306a) 및 게이트 절연막(306b)을 통하여 반도체막(304a) 및 반도체막(304b)에 첨가한다(도 6e 참조). 본 실시형태에서는 게이트 절연막(306a)을 통하여 반도체막(304a)에 인을 첨가함으로써 불순물 영역(314a) 및 불순물 영역(314b)을 형성하고, 게이트 절연막(306b)을 통하여 반도체막(304b)에 붕소를 첨가함으로써 불순물 영역(316a) 및 불순물 영역(316b)을 형성한다.
다음에, 게이트 전극(312a) 및 게이트 전극(312b)의 측면에 사이드 월 구조의 측벽 절연막(318a), 측벽 절연막(318b), 측벽 절연막(318c), 및 측벽 절연막(318d)을 형성한다(도 7a 참조). 측벽 절연막(318a) 내지 측벽 절연막(318d)은 게이트 전극(312a) 및 게이트 전극(312b)을 덮는 절연막을 형성한 후, 이것을 RIE(Reactive ion etching: 반응성 이온 에칭)법에 의한 이방성의 에칭에 의하여 절연막을 가공하여 게이트 전극(312a) 및 게이트 전극(312b)의 측벽에 자기 정합적으로 사이드 월 구조의 측벽 절연막(318a) 내지 측벽 절연막(318d)을 형성하면 좋다. 여기서, 절연막에 대하여 특별히 한정은 없지만, 예를 들어 TEOS(Tetraethyl-Ortho-Silicate) 또는 실란 등과, 산소 또는 아산화 질소 등을 반응시켜 형성한 단차 피복성이 좋은 산화 실리콘을 사용할 수 있다. 또한, 저온 산화(LTO: Low Temperature Oxidation)법에 의하여 형성하는 산화 실리콘을 사용하여도 좋다. 절연막은 열 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECRCVD, 스퍼터링 등의 방법에 의하여 형성할 수 있다.
다음에, 게이트 전극(312a), 게이트 전극(312b), 및 측벽 절연막(318a) 내지 측벽 절연막(318d)을 마스크로서 사용하여 n형 도전형을 부여하는 불순물 원소 및 p형 도전성을 부여하는 불순물 원소를 게이트 절연막(306a) 및 게이트 절연막(306b)을 통하여 반도체막(304a) 및 반도체막(304b)에 첨가한다(도 7b 참조). 본 실시형태에서는 게이트 절연막(306a)을 통하여 반도체막(304a)에 인을 첨가함으로써 불순물 영역(320a), 불순물 영역(320b)을 형성하고, 게이트 절연막(306b)을 통하여 반도체막(304b)에 붕소를 첨가함으로써 불순물 영역(322a) 및 불순물 영역(322b)을 형성한다.
상술한 바와 같이 하여, 산화물 반도체 이외의 반도체 재료를 포함하는 기판(300)을 사용하여 n채널형 트랜지스터(330) 및 p채널형 트랜지스터(340)를 제작할 수 있다(도 7b 참조). 이와 같은 트랜지스터는 고속 동작이 가능하다. 따라서, 상기 트랜지스터를 트랜지스터(103) 및 트랜지스터(104) 등에 사용함으로써 이들의 동작을 고속화시킬 수 있으므로 바람직하다.
다음에, 트랜지스터(330) 및 트랜지스터(340)를 덮도록 절연막(324)을 형성한다(도 7c 참조). 절연막(324)은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 알루미늄 등의 무기 절연 재료를 함유한 재료를 사용하여 형성할 수 있다. 절연막(324)으로서 유전율이 낮은(low-k) 재료를 사용함으로써, 각종 전극이나 배선이 겹침으로써 생기는 용량을 충분히 저감시킬 수 있으므로 바람직하다. 또한, 절연막(324)으로서 상술한 재료를 사용한 다공성의 절연막을 적용하여도 좋다. 다공성의 절연막은 밀도가 높은 절연막보다 유전율이 낮기 때문에 전극이나 배선에 기인하는 용량을 더 저감시킬 수 있다. 또한, 절연막(324)으로서 폴리이미드, 아크릴 등의 유기 절연 재료를 사용하여 형성할 수도 있다. 본 실시형태에서는 산화 질화 실리콘을 사용하여 절연막(324)을 형성하는 경우에 대하여 설명한다.
다음에, 절연막(324)을 형성한 후, 반도체막(304a) 및 반도체막(304b)에 첨가된 불순물 원소를 활성화시키기 위한 가열 처리를 한다. 가열 처리에는 퍼니스 어닐링로를 사용한다. 이 외 레이저 어닐링법 또는 래피드 서멀 어닐링법(RTA법)을 적용할 수 있다. 질소 분위기하에서 400℃ 내지 600℃, 대표적으로는 450℃ 내지 500℃로 1시간 내지 4시간 동안 가열 처리한다. 이 기열 처리에 의하여 불순물 원소의 활성화와 동시에 절연막(324)의 산화 질화 실리콘막에서 수소가 방출되어 반도체막(304a) 및 반도체막(304b)을 수소화시킬 수 있다.
또한, 상기 각 공정의 전후에는 전극이나 배선, 반도체막, 절연막 등을 형성하는 공정도 더 포함하여도 좋다. 예를 들어 하부 트랜지스터와 상부 트랜지스터를 접속시키기 위한 전극이나 배선 등을 형성하는 것이 바람직하다. 또한, 배선의 구조로서 절연막 및 도전층의 적층 구조로 이루어진 다층 배선 구조를 채용하여 고도로 집적화된 반도체 장치를 실현할 수도 있다.
<상부 트랜지스터의 제작 방법>
우선, 트랜지스터(410)를 제작하기 전의 처리로서 절연막(324)의 표면을 평탄화시킨다(도 7d 참조). 절연막(324)의 평탄화 처리로서는 화학적 기계 연마(CMP: Chemical Mechanical Polishing, 이하 CMP 처리라고 함) 등의 연마 처리 외에 에칭 처리, 플라즈마 처리 등을 적용할 수 있다.
여기서, CMP 처리란 피가공물의 표면을 화학적 및 기계적인 복합 작용에 의하여 평탄화하는 방법이다. 더 구체적으로 말하면, 연마 스테이지에 연마포를 부착하고, 피가공물과 연마포 사이에 슬러리(연마제)를 공급하면서 연마 스테이지와 피가공물을 각각 회전 또는 요동시킴으로써, 슬러리와 피가공물의 화학 반응과 연마포의 피가공물의 기계 연마의 작용에 의하여 피가공물의 표면을 연마하는 방법이다.
또한, 플라즈마 처리로서는 예를 들어 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 할 수 있다. 역 스퍼터링이란 아르곤 분위기하에서 기판 측에 RF 전원을 사용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용하여도 좋다. 역 스퍼터링을 하면, 게이트 절연막(324)의 표면에 부착되어 있는 분말 상태 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
평탄화 처리로서 연마 처리, 드라이 에칭 처리, 플라즈마 처리는 복수회 실시하여도 좋고, 이들을 조합하여도 좋다. 또한, 조합하는 경우에는, 공정 순서도 특별히 한정되지 않고, 절연막(324) 표면의 요철 상태에 맞추어 적절히 설정하면 좋다.
절연막(324)에 평탄화 처리를 함으로써 절연막(324)의 표면의 평균 면 거칠기(Ra)를 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하로 할 수 있다. Ra는 JIS B0601:2001(ISO4287:1997)에서 정의되어 있는 산술 평균 거칠기를 곡면에 적용할 수 있도록 3차원으로 확장한 것이며, “기준면으로부터 지정면까지의 편차의 절대값을 평균한 값”이라고 표현할 수 있고, 수학식 1로 정의된다.
여기서, 지정면이란 거칠기 계측 대상이 되는 면이고, 좌표((x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4지점을 연결하여 이루어진 사각형의 영역으로 하고, 지정면을 xy 평면에 투영한 장방형의 면적을 S0, 기준면의 높이(지정면의 평균의 높이)를 Z0으로 한다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)에 의하여 측정할 수 있다.
다음에, 평탄화된 절연막(324) 위에 게이트 전극(이것과 같은 층으로 형성되는 배선을 포함함)을 형성하기 위한 도전막을 형성하고, 상기 도전막을 가공하여 게이트 전극(398)을 형성한다. 또한, 게이트 전극(398)은 제 2 게이트 전극으로서 기능한다.
게이트 전극(398)은 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극(398)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 게이트 전극(398)은 단층 구조 또는 적층 구조로 형성된다.
또한, 게이트 전극(398)의 재료로서 산화 인듐-산화 주석, 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, 산화 인듐-산화 아연, 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와 상기 금속 재료의 적층 구조로 할 수도 있다.
다음에, 절연막(324) 및 게이트 전극(398) 위에 절연막(399)을 형성한다. 절연막(399)으로서 플라즈마 CVD법 또는 스퍼터링법에 의하여 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨 등의 산화물 절연막, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등의 질화물 절연막, 또는 이들의 혼합 재료를 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
절연막(399)(적층 구조의 경우에는, 이후 형성되는 산화물 반도체막(402)과 접촉된 막)의 막 내(벌크 내)에 적어도 화학량론적 조성을 초과하는 양의 산소가 존재하는 것이 바람직하다. 예를 들어 절연막(399)으로서 산화 실리콘막을 사용한 경우에는, 산소의 양을 SiO2 ＋α(다만, α＞0)로 하는 것이 바람직하다. 절연막(399)을 형성한 후, 절연막(399)에 산소를 도입함으로써 산소를 많이 함유한 절연막(399)을 형성할 수 있다.
산소의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
산화물 반도체막은 성막 도중, 성막 후의 가열 처리, 가공에서 산소 결손이 형성될 경우가 있다. 산화물 반도체막 내에 산소 결손이 형성되면, 다수 캐리어가 형성되고, 트랜지스터의 문턱 전압을 음으로 시프트시키는 문제가 생긴다. 따라서, 산화물 반도체막에 산소 결손을 저감시키는 처리를 하는 것이 바람직하다.
예를 들어 산소의 공급원이 되는 산소를 많이(과잉으로) 함유한 절연막(399)을 이후 형성되는 산화물 반도체막(402)과 접촉시켜 형성함으로써, 절연막(399)으로부터 산화물 반도체막(402)에 산소를 공급한다. 또한, 산화물 반도체막(402)과 절연막(399)의 적어도 일부가 접촉된 상태에서 가열 처리함으로써 산화물 반도체막(402)에 산소를 공급하여도 좋다. 산소를 많이 함유한 절연막(399)을 사용함으로써 산화물 반도체막(402)에 산소를 공급할 수 있으므로 산화물 반도체막(402)의 산소 결손을 저감시킬 수 있다. 이로써, 다수 캐리어의 형성을 억제할 수 있다.
본 실시형태에서는 절연막(399)으로서 스퍼터링법에 의하여 막 두께가 300nm인 산화 실리콘막을 형성한다.
여기서, 이후 형성되는 산화물 반도체막(402) 표면의 평탄성을 높이기 위하여 절연막(399)에서 산화물 반도체막(402)이 접촉되어 형성되는 영역에 평탄화 처리를 하는 것이 바람직하다. 평탄화 처리로서 절연막(324)에 실시한 평탄화 처리와 같은 처리를 할 수 있다. 절연막(399)의 평탄화 처리를 함으로써 절연막(399) 표면의 평균 면 거칠기(Ra)를 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하로 하는 것이 바람직하다.
다음에, 절연막(399) 위에 산화물 반도체막(402)을 형성한다(도 8a 참조).
산화물 반도체막(402)에 사용하는 산화물 반도체로서 적어도 인듐(In)을 함유한다. 특히, 인듐(In)과 아연(Zn)을 함유한 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서 In과 Zn에 추가적으로 갈륨(Ga)을 함유한 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn), 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr) 중 어느 하나 또는 복수 종류를 함유한 것이 바람직하다.
또한, 다른 스테빌라이저로서 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 하나 또는 복수 종류를 가져도 좋다.
예를 들어 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
예를 들어 In-Ga-Zn계 산화물이란 In, Ga, 및 Zn을 주성분으로서 함유한 산화물을 뜻하고, In, Ga, 및 Zn의 비율은 불문한다. 또한, In, Ga, 및 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m>0 또 m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Fe, Mn, 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n>0 또 n은 정수임)으로 표기되는 재료를 사용하여도 좋다.
예를 들어 원자수비가 In:Ga:Zn=1:1:1(=1/3:1/3:1/3), In:Ga:Zn=2:2:1(=2/5:2/5:1/5), 또는 In:Ga:Zn=3:1:2(=1/2:1/6:1/3)인 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 사용할 수 있다. 또는 원자수비가 In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2), 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)인 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 사용하면 좋다.
그러나, 인듐을 함유한 산화물 반도체는 상술한 것에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 문턱값, 편차 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위하여 캐리어 농도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어 In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물에서도 벌크 내 결함 밀도를 낮게 함으로써 이동도를 올릴 수 있다.
또한, 예를 들어 In, Ga, 및 Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성의 근방이라는 것은 a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2를 만족시키는 것을 말하며, r는 예를 들어 0.05로 하면 좋다. 다른 산화물도 마찬가지다.
산화물 반도체막(402)은 단결정, 다결정(폴리크리스탈이라고도 함), 또는 비정질 등의 상태를 갖는다.
바람직하게는 산화물 반도체막(402)을 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부를 갖는 결정－비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의한 관찰상에서는 CAAC-OS막에 입계(그레인 바운더리(grain boundary)라고도 함)는 확인되지 않는다. 그러므로, CAAC-OS막은 입계에 기인한 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또 ab면에 수직인 방향으로부터 볼 때 삼각형 또는 육각형의 원자 배열을 갖고, c축에 수직인 방향으로부터 볼 때 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있다. 또한, 상이한 결정부의 a축 및 b축의 방향이 서로 달라도 좋다. 본 명세서에서 단순히 “수직”이라고 기재한 경우에는, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 “평행”이라고 기재한 경우에는, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어 CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측으로부터 결정 성장시키는 경우에는, 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에 CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 또한, 결정부의 c축 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 막 형성에 의하여 또는 막 형성 후의 가열 처리 등의 결정화 처리에 의하여 결정부가 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사로 인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
또한, CAAC-OS와 같이 결정부를 갖는 산화물 반도체에서는 벌크 내 결함을 더 저감시킬 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로 말하면， 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
산화물 반도체막(402)은 막 두께를 1nm 이상 30nm 이하(바람직하게는, 5nm 이상 10nm 이하)로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, 플라즈마 CVD법, 펄스레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용하여 형성할 수 있다. 또한, 산화물 반도체막(402)은 스퍼터링 타깃 표면에 대략 수직으로 복수의 기판 표면이 고정된 상태에서 성막하는 스퍼터링 장치를 사용하여 형성하여도 좋다.
또한, 산화물 반도체막(402)에 함유된 수소 또는 물의 농도는 가능한 한 낮은 것이 바람직하다. 수소 농도가 높으면, 산화물 반도체막에 함유된 원소와 수소가 결합함으로써 수소의 일부가 도너가 되어 캐리어인 전자가 생기기 때문이다.
따라서, 산화물 반도체막(402)의 형성 공정에서 산화물 반도체막(402)에 수소 또는 물이 가능한 한 함유되지 않도록, 산화물 반도체막(402)을 형성하기 전의 처리로서 스퍼터링 장치의 예비 가열실에서 절연막(399)이 형성된 기판을 예비 가열함으로써, 기판 및 절연막(399)에 흡착된 수소나 수분 등의 불순물을 탈리시켜 배기하는 것이 바람직하다. 또한, 예비 가열실에 설치하는 배기 수단은 크라이오 펌프(cryo pump)가 바람직하다.
또한, 성막할 때 산소가 많이 함유되는 조건(예를 들어 산소 비율이 100%인 분위기하에서 스퍼터링법에 의하여 막을 형성함)하에서 산화물 반도체막(402)을 형성함으로써, 산소를 많이 함유한(바람직하게는 결정 상태의 산화물 반도체의 화학량론적 조성보다 산소의 함유량이 많은 영역을 포함함) 막으로 하는 것이 바람직하다.
본 실시형태에서 산화물 반도체막(402)으로서 DC 전원 장치를 갖는 스퍼터링 장치를 사용한 스퍼터링법을 사용하여 막 두께가 10nm인 In-Ga-Zn계 산화물막(IGZO막)을 형성한다. 본 실시형태에서 원자수비가 In:Ga:Zn=3:1:2인 In-Ga-Zn계 산화물 타깃을 사용한다.
산화물 반도체막(402)을 형성할 때 사용하는 스퍼터링 가스는 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
감압 상태로 유지된 성막실 내에 기판을 유지한다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상기 타깃을 사용하여 절연막(399) 위에 산화물 반도체막(402)을 형성한다. 성막실 내의 잔류 수분을 제거하기 위해서는 흡착형 진공 펌프 예를 들어 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는 터보 분자 펌프에 콜드 트랩(cold trap)이 장착된 것이어도 좋다. 크라이오 펌프를 사용하여 배기된 성막실은 예를 들어 수소 원자나 물(H2O) 등 수소 원자를 함유한 화합물(더 바람직하게는 탄소 원자를 함유한 화합물도) 등이 배기되므로 상기 성막실에서 형성된 산화물 반도체막(402)에 함유되는 수소, 물, 수산기, 또는 수소화물 등의 불순물 농도를 저감시킬 수 있다.
또한, 절연막(399)을 대기에 개방시키지 않고 절연막(399)과 산화물 반도체막(402)을 연속적으로 형성하는 것이 바람직하다. 절연막(399)을 대기에 폭로시키지 않고 절연막(399)과 산화물 반도체막(402)을 연속적으로 형성하면, 절연막(399) 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다.
다음에, 포토리소그래피 공정에 의하여 산화물 반도체막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭하여 섬 형상 산화물 반도체막(403)을 형성한다. 섬 형상 산화물 반도체막(403)을 형성한 후, 레지스트 마스크를 제거한다.
또한, 섬 형상 산화물 반도체막(403)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에 제조 비용을 저감시킬 수 있다.
또한, 산화물 반도체막(402)의 에칭은 드라이 에칭 및 웨트 에칭 중 어느 쪽을 사용하여도 좋고, 양쪽 모두를 사용하여도 좋다. 예를 들어 산화물 반도체막(402)의 웨트 에칭에 사용하는 에칭액으로서는 인산, 초산, 및 질산을 혼합한 용액 등을 사용할 수 있다. 또한, ITO-07N(KANTO CHEMICAL CO.,INC 제작)을 사용하여도 좋다. 또한, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용한 드라이 에칭에 의하여 에칭 가공하여도 좋다.
또한, 산화물 반도체막(403)에 과잉 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 하여도 좋다. 가열 처리의 온도는 300℃ 이상 700℃ 이하 또는 기판의 변형점 미만으로 한다. 감압하 또는 질소 분위기하 등에서 가열 처리를 할 수 있다.
또한, 산화물 반도체막(403)으로서 결정성 산화물 반도체막을 사용하는 경우에는, 결정화를 위한 가열 처리를 하여도 좋다.
본 실시형태에서는 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막(403)에 질소 분위기하에서 450℃로 1시간 동안의 가열 처리 및 질소 및 산소 분위기하에서 450℃로 1시간 동안의 가열 처리를 한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어 LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발해지는 빛(전자기파)의 복사에 의하여 피처리물을 가열하는 장치다. GRTA 장치는 고온 가스를 사용하여 가열 처리하는 장치다. 고온 가스로서 아르곤 등의 희가스, 또는 질소와 같은 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어 가열 처리로서 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣고 수분간 가열한 후 기판을 불활성 가스 중에서 꺼내는 GRTA 처리를 하여도 좋다.
또한, 가열 처리에서 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에 물, 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 가열 처리로 산화물 반도체막(403)을 가열한 후, 동일한 노에 고순도의 산소 가스, 고순도의 일산화 이질소 가스, 또는 초건조 에어(CRDS(캐비티 링다운 레이저 분광법) 방식의 노점계를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기)를 도입하여도 좋다. 산소 가스 또는 일산화 이질소 가스에 물, 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스 또는 일산화 이질소 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉 산소 가스 또는 일산화 이질소 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정을 거쳐 감소된 산화물 반도체를 구성하는 주성분 재료인 산소를 산소 가스 또는 일산화 이질소 가스의 작용에 의하여 공급함으로써, 산화물 반도체막(403)의 산소 결손을 저감시킬 수 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리의 타이밍은 막 형상 산화물 반도체막(402)을 형성한 후라도 좋고, 섬 형상 산화물 반도체막(403)을 형성한 후라도 좋다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는 여러 번 실시하여도 좋고 다른 가열 처리를 겸하여도 좋다.
섬 형상 산화물 반도체막(403)으로 가공되기 전에 막 형상 산화물 반도체막(402)이 절연막(399)을 덮은 상태에서 탈수화 또는 탈수소화를 위한 가열 처리를 하면, 절연막(399)에 함유된 산소가 가열 처리에 의하여 외부로 방출되는 것을 방지할 수 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리를 한 후에 산화물 반도체막에 산소를 도입하는 공정을 실시하여도 좋다. 산화물 반도체막에 산소를 도입함으로써, 가열 처리에 의하여 산화물 반도체막으로부터 방출된 산소를 보전할 수 있으므로 산화물 반도체막에 함유된 산소 결손을 저감시킬 수 있다.
산소 도입 공정은 산화물 반도체막(403)에 직접 산소를 도입하여도 좋고, 이후 형성되는 절연막 등 다른 막을 통하여 산화물 반도체막(403)에 산소를 도입하여도 좋다. 다른 막을 통하여 산소를 도입하는 경우에는, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용하면 좋다. 또한, 노출된 산화물 반도체막에 산소를 직접 도입하는 경우에는 플라즈마 처리 등도 사용할 수 있다.
다음에, 절연막(399) 및 산화물 반도체막(403) 위에 이후 게이트 절연막이 되는 절연막(404)을 형성한다.
또한, 절연막(404)의 피복성을 향상시키기 위하여 산화물 반도체막(403) 표면에 평탄화 처리를 하여도 좋다. 특히, 절연막(404)으로서 막 두께가 얇은 절연막을 사용하는 경우에는, 산화물 반도체막(403) 표면의 평탄성이 양호한 것이 바람직하다.
절연막(404)은 막 두께를 1nm 이상 20nm 이하로 하고, 스퍼터링법, MBE법, 플라즈마 CVD법, 펄스레이저 퇴적법, ALD법 등을 적절히 사용하여 형성할 수 있다. 또한, 절연막(404)은 스퍼터링 타깃 표면에 대략 수직으로 복수의 기판 표면이 고정된 상태에서 성막하는 스퍼터링 장치를 사용하여 형성하여도 좋다.
절연막(404)은 산화 실리콘, 산화 갈륨, 산화 알루미늄, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 또는 질화 산화 실리콘을 재료로서 사용하여 형성할 수 있다. 또한, 절연막(404)의 재료로서 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x>0, y>0)), 하프늄 알루미네이트(HfAlxOy(x>0, y>0)), 산화 란탄 등의 high-k 재료를 사용함으로써 게이트 누설 전류를 저감시킬 수 있다. 또한, 절연막(404)은 상기 재료를 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
본 실시형태에서는 플라즈마 CVD법에 의하여 산화 질화 실리콘막을 막 두께가 20nm가 되도록 형성한다.
다음에, 절연막(404) 위에 게이트 전극(이것과 같은 층으로 형성되는 배선을 포함함)이 되는 도전막을 형성한 후, 절연막을 형성한다. 이 후, 포토리소그래피 공정에 의하여 상기 절연막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭하여 게이트 전극(405) 및 절연막(406)을 적층하여 형성한다(도 8b 참조).
게이트 전극(405)은 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극(405)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 게이트 전극(405)은 단층 구조 또는 적층 구조로 형성된다.
또한, 게이트 전극(405)의 재료로서 산화 인듐-산화 주석, 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, 산화 인듐-산화 아연, 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 절연막(404)과 접촉된 게이트 전극(405)으로서 질소를 함유한 금속 산화물막, 구체적으로 말하면， 질소를 함유한 In-Ga-Zn-O막, 질소를 함유한 In-Sn-O막, 질소를 함유한 In-Ga-O막, 질소를 함유한 In-Zn-O막, 질소를 함유한 Sn-O막, 질소를 함유한 In-O막, 금속 질화막(InN, SnN 등) 등을 사용할 수 있다. 이들 막은 5eV(전자볼트), 바람직하게는 5.5eV(전자볼트) 이상의 일 함수를 갖기 때문에, 게이트 전극으로서 사용한 경우에, 트랜지스터의 전기 특성의 문턱 전압을 양으로 할 수 있어, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다.
또한, 절연막(406)은 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 실리콘, 질화 알루미늄, 질화 산화 실리콘, 질화 산화 알루미늄 등의 무기 절연 재료를 사용하여 형성할 수 있다. 절연막(406)은 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다.
다음에, 게이트 전극(405) 및 절연막(406)을 마스크로서 사용하여 절연막(404)을 통하여 산화물 반도체막(403)에 도펀트를 첨가하여 도펀트를 함유한 영역(407a) 및 영역(407b)을 형성한다.
도펀트는 산화물 반도체막(403)의 도전율을 변화시키는 원소를 사용한다. 도펀트로서는 15족 원소(예를 들어 질소(N), 인(P), 비소(As), 및 안티몬(Sb)), 붕소(B), 알루미늄(Al), 아르곤(Ar), 헬륨(He), 네온(Ne), 인듐(In), 불소(F), 염소(Cl), 티타늄(Ti), 및 아연(Zn) 중에서 선택되는 하나 또는 복수를 사용할 수 있다.
첨가 방법에 따라 다른 막(본 실시형태에서는 절연막(404))을 통하여 도펀트를 산화물 반도체막(403)에 첨가할 수도 있다. 도펀트의 첨가 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용할 수 있다. 이 때, 도펀트 단체의 이온 또는 불화물이나 염화물의 이온을 사용하는 것이 바람직하다.
도펀트 도입 공정은 가속 전압, 도즈량 등의 주입 조건이나 도펀트를 통과시키는 막의 두께를 적절히 설정함으로써 제어하면 좋다. 본 실시형태에서는 도펀트로서 인을 사용하여 이온 주입법에 의하여 인 이온을 주입한다. 또한, 도펀트의 도즈량은 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하면 좋다.
산화물 반도체막(403)에 도펀트를 첨가함으로써 도펀트를 함유한 영역(407a) 및 영역(407b)의 도펀트 농도를 5×1018/cm3 이상 1×1022/cm3 이하로 하는 것이 바람직하다.
기판을 가열하면서 산화물 반도체막(403)에 도펀트를 첨가하여도 좋다. 또한, 산화물 반도체막(403)에 도펀트를 도입하는 처리는 복수회 실시하여도 좋고, 복수 종류의 도펀트를 사용하여도 좋다.
또한, 도펀트를 첨가한 후, 가열 처리를 하여도 좋다. 가열 조건으로서는 온도를 300℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 450℃ 이하로 하여 산소 분위기하에서 1시간 동안 실시하는 것이 바람직하다. 또한, 질소 분위기하, 감압하, 대기(초건조 공기)하에서 가열 처리를 하여도 좋다.
본 실시형태에서는 이온 주입법에 의하여 산화물 반도체막(403)에 인(P) 이온을 주입한다. 또한, 인(P) 이온의 주입 조건은 가속 전압을 25kV로 하고, 도즈량을 1.0×1015ions/cm2로 한다.
산화물 반도체막(403)을 CAAC-OS막으로 한 경우, 도펀트가 첨가됨으로써 부분적으로 비정질화될 수 있다. 이 경우에 도펀트 도입 후에 가열 처리함으로써, 산화물 반도체막(403)의 결정성을 회복시킬 수 있다.
도펀트 첨가 공정에 의하여 채널 형성 영역(408)을 개재하여 도펀트를 함유한 영역(407a) 및 도펀트를 함유한 영역(407b)이 제공된 산화물 반도체막(403)이 형성된다.
다음에, 게이트 전극(405) 및 절연막(406) 위에 절연막을 형성하고, 상기 절연막을 에칭하여 사이드 월 절연막(409a) 및 사이드 월 절연막(409b)을 형성한다. 또한, 게이트 전극(405), 사이드 월 절연막(409a), 및 사이드 월 절연막(409b)을 마스크로서 사용하여 절연막(404)을 에칭하여 게이트 절연막(411)을 형성한다(도 8c 참조).
사이드 월 절연막(409a) 및 사이드 월 절연막(409b)은 절연막(406)과 같은 재료 및 방법을 사용하여 형성할 수 있다. 본 실시형태에서는 사이드 월 절연막(409a) 및 사이드 월 절연막(409b)으로서 CVD법에 의하여 형성된 산화 질화 실리콘막을 사용한다.
다음에, 산화물 반도체막(403), 게이트 절연막(411), 사이드 월 절연막(409a), 사이드 월 절연막(409b), 및 절연막(406)을 덮도록 이후 소스 전극 및 드레인 전극(이것과 같은 층으로 형성되는 배선을 포함함)이 되는 도전막을 형성한다.
소스 전극 및 드레인 전극이 되는 도전막은 예를 들어 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 및 텅스텐(W) 중에서 선택된 원소를 함유한 금속막 또는 상술한 원소를 성분으로서 함유한 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용하여 형성할 수 있다. 또한, 알루미늄, 구리 등의 금속막 하측 및 상측 중 적어도 하나에 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막, 또는 이들 금속의 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다.
또한, 소스 전극 및 드레인 전극이 되는 도전막으로서 도전성 금속 산화물을 사용하여 형성할 수도 있다. 도전성 금속 산화물로서 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐-산화 주석(In2O3-SnO2, ITO라고 약기함), 산화 인듐-산화 아연(In2O3-ZnO), 또는 이들의 금속 산화물 재료에 산화 실리콘을 함유시킨 것을 사용할 수 있다. 또한, 상기 도전성 재료와 상기 금속 산화물 재료의 적층 구조로 할 수도 있다.
다음에, 도전막 위에 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 도전막을 선택적으로 에칭함으로써, 채널 폭 W 방향에서의 소스 전극 및 드레인 전극을 가공한다.
다음에, 도전막 위에 절연막(415) 및 절연막(417)을 형성한다.
수소 등의 불순물을 혼입시키지 않는 방법, 예를 들어 스퍼터링법 등을 적절히 사용하여 절연막(415) 및 절연막(417)을 형성한다.
절연막(415) 및 절연막(417)에는 대표적으로는 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨, 질화 실리콘, 질화 알루미늄, 질화 산화 실리콘, 질화 산화 알루미늄 등의 무기 절연막을 사용할 수 있다.
절연막(415)으로서 소스 전극(416a) 및 드레인 전극(416b)과 접촉되어 치밀성이 높은 무기 절연막을 형성하면 좋다. 예를 들어 소스 전극(416a) 및 드레인 전극(416b) 위에 스퍼터링법에 의하여 산화 알루미늄막을 형성한다. 산화 알루미늄막을 고밀도(막 밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써 트랜지스터(410)에 안정된 전기 특성을 부여할 수 있다. 막 밀도는 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나, X선 반사율 측정법(XRR: X-Ray Reflection)에 의하여 측정할 수 있다.
트랜지스터(410) 위에 형성되는 무기 절연막으로서 사용할 수 있는 산화 알루미늄막은 수소나 수분 등의 불순물 및 산소의 양쪽 모두를 통과시키지 않도록 차단하는 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은 트랜지스터의 제작 공정 도중 및 제작 후에 트랜지스터의 전기 특성의 변동 요인이 되는 수소나 수분 등의 불순물이 산화물 반도체막(403)으로 혼입되거나 산화물 반도체를 구성하는 주성분 재료인 산소가 산화물 반도체막(403)으로부터 방출되는 것을 방지하는 보호막으로서 기능한다.
다음에, 절연막(415), 절연막(417), 및 도전막에 절연막(406)이 노출될 때까지 연마 처리한다. 이로써, 절연막(415), 절연막(417), 및 도전막의 일부를 제거하여 소스 전극(416a) 및 드레인 전극(416b)을 형성한다.
연마 처리로서 화학적 기계 연마(Chemical Mechanical Polishing: CMP)법을 사용할 수 있지만, 다른 절삭(연삭, 연마) 방법을 사용하여도 좋다. 또한, 연마 처리한 후, 드라이 에칭법이나 플라즈마 처리(역 플라즈마 처리) 등을 함으로써 연마 처리 표면의 평탄성을 향상시킬 수 있다.
본 실시형태에서는 게이트 전극(405) 위에 절연막(406)이 형성되어 있기 때문에 절연막(415), 절연막(417), 및 도전막을 연마 처리하더라도 게이트 전극(405)과 소스 전극(416a) 및 드레인 전극(416b)이 단락되는 것을 억제할 수 있다.
상술한 공정을 거쳐 본 발명의 일 형태에 따른 트랜지스터(410)가 제작된다(도 9a 참조).
다음에, 트랜지스터(410)를 덮도록 절연막(418)을 형성한다. 절연막(418)은 절연막(415) 및 절연막(417)의 재료나 방법을 사용하여 형성할 수 있으므로 상세한 설명은 생략한다.
다음에, 절연막(418) 위에 배선(419a) 및 배선(419b)을 형성한다. 배선(419a) 및 배선(419b)은 트랜지스터(410)와 다른 트랜지스터를 접속시키기 위하여 형성된다. 배선(419a)은 절연막(415), 절연막(417), 절연막(418)에 형성된 개구를 통하여 소스 전극(416a)과 전기적으로 접속되어 있다. 또한, 배선(419b)은 절연막(418), 절연막(415), 절연막(417)에 형성된 개구를 통하여 드레인 전극(416b)과 전기적으로 접속되어 있다.
배선(419a) 및 배선(419b)은 게이트 전극(405)과 같은 재료 및 방법을 사용하여 형성할 수 있으므로 상세한 설명은 생략한다.
예를 들어 배선(419a) 및 배선(419b)으로서 몰리브덴막의 단층, 질화 탄탈막과 구리막의 적층, 또는 질화 탄탈막과 텅스텐막의 적층 등을 사용할 수 있다.
상술한 공정을 거쳐 본 발명의 일 형태에 따른 레벨 시프트 회로를 제작할 수 있다.
본 실시형태에 기재된 제작 방법에 따르면, 실리콘 등으로 이루어진 단결정 반도체막을 사용한 트랜지스터에 산화물 반도체 등으로 이루어진 반도체막을 사용한 트랜지스터를 적층시킬 수 있다. 이로써, 레벨 시프트 회로를 구성하는 트랜지스터의 일부를 적층 구조로 할 수 있으므로 레벨 시프트 회로의 면적을 축소할 수 있다.
또한, 본 실시형태에 기재된 제작 방법에 따르면, 산화물 반도체막에 함유된 수소 등의 불순물이 충분히 제거되거나 또는 충분한 산소가 공급되어 산소가 과포화 상태가 됨으로써 고순도화된 것으로 할 수 있다. 구체적으로 말하면， 산화물 반도체막의 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 한다. 또한, 상술한 산화물 반도체막 내의 수소 농도는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 것이다. 또한, 산화물 반도체막에 산소가 충분히 공급되어 산소 결손이 저감됨으로써 다수 캐리어의 증가가 억제된다. 이로써, 다수 캐리어의 증가로 인한 트랜지스터의 문턱 전압의 변동을 억제할 수 있으므로 트랜지스터의 신뢰성을 향상시킬 수 있다.
결과적으로 산화물 반도체막(403)의 다수 캐리어(전자)는 트랜지스터의 소스로부터 흐를 뿐이다. 또한, 채널 형성 영역을 완전 공핍화할 수 있으므로 트랜지스터의 오프 전류를 매우 작게 할 수 있다. 산화물 반도체막(403)을 사용한 트랜지스터의 오프 전류는 매우 작으며, 실온에서는 10yA/μm 이하, 85℃ 내지 95℃에서는 1zA/μm 이하다.
따라서, 산화물 반도체막(403)을 사용한 트랜지스터의 S값은 작고 이상적인 값이 된다. 또한, 상기 트랜지스터는 신뢰성이 높다.
따라서, 본 실시형태의 트랜지스터(410)는 제 2 게이트 전극에 인가되는 전위에 의하여 문턱 전압을 용이하게 제어할 수 있다. 이러한 트랜지스터(410)를 사용하여 레벨 시프트 회로를 구성함으로써 레벨 시프트 회로로부터 출력되는 신호의 진폭을 용이하게 제어할 수 있다.
또한, 본 실시형태에서는 레벨 시프트 회로를 구성하는 트랜지스터에 대하여 설명하였지만, 본 실시형태의 제작 방법을 적용하여 레벨 시프트 회로뿐만 아니라 반도체 집적 회로에 포함되는 다른 회로를 제작할 수도 있다. 예를 들어 상부에 있는 산화물 반도체막(403)을 사용한 트랜지스터(410)는 상술한 바와 같이 오프 전류가 매우 낮기 때문에 이것을 이용하여 불휘발성 메모리 셀 어레이를 구성할 수 있다. 불휘발성 메모리 셀 어레이의 상세한 내용에 대해서는 실시형태 3에서 설명한다. 이러한 메모리 셀 어레이와, 레벨 시프트 회로에 포함되는 트랜지스터를 상부에 형성하고, 메모리 회로를 구동하기 위한 주변 회로와 레벨 시프트 회로에 포함되는 인버터 회로를 하부에 형성함으로써 반도체 집적 회로의 소형화를 도모할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 전력이 공급되지 않더라도, 저장된 내용이 유지될 수 있고 또 기록 횟수에 대한 제한이 없는, 실시형태 2에 기재된 트랜지스터를 포함한 기억 장치에 대하여 도 10a 내지 도 11b를 사용하여 설명한다.
본 실시형태에 기재된 기억 장치는 실시형태 2에 기재된 레벨 시프트 회로를 구성하는 트랜지스터와 동시에 제작할 수 있다.
도 10a는 반도체 장치의 회로 구성의 일례를 도시한 도면이고, 도 10b는 반도체 장치의 일례를 도시한 개념도다. 우선, 도 10a에 도시된 장치에 대하여 설명하고, 이어서 도 10b에 도시된 반도체 장치에 대하여 설명한다.
도 10a 및 도 10b에 도시된 기억 장치는 n개의 비트 라인 BL과, m개의 워드 라인 WL과, 메모리 셀(195)이 세로 m개(행) × 가로 n개(열)의 매트릭스 형상으로 배치된 메모리 셀 어레이와, n개의 비트 라인 BL에 접속시키는 제 1 구동 회로(196)와, m개의 워드 라인 WL에 접속시키는 제 2 구동 회로(197)를 갖는다.
메모리 셀(195)은 트랜지스터(191) 및 용량 소자(192)를 갖는다. 비트 라인 BL은 트랜지스터(191)의 소스 전극 또는 드레인 전극은 전기적으로 접속되어 있고, 워드 라인 WL은 트랜지스터(191)의 게이트 전극과 전기적으로 접속되어 있고, 트랜지스터(191)의 소스 전극 또는 드레인 전극은 용량 소자(192)의 제 1 단자와 전기적으로 접속되어 있다.
다음에, 도 10a에 도시된 반도체 장치(메모리 셀(195))에 정보의 기록 및 유지를 하는 동작에 대하여 설명한다.
우선, 워드 라인 WL의 전위를 트랜지스터(191)가 온 상태가 되는 전위로 설정하여 트랜지스터(191)를 온 상태로 한다. 이로써, 비트 라인 BL의 전위가 용량 소자(192)의 제 1 단자에 공급된다(기록). 이 후, 워드 라인 WL의 전위를 트랜지스터(191)가 오프 상태가 되는 전위로 설정하여 트랜지스터(191)를 오프 상태로 함으로써, 용량 소자(192)의 제 1 단자의 전위가 유지된다(유지).
산화물 반도체를 사용한 트랜지스터(191)는 오프 전류가 매우 작다. 따라서, 트랜지스터(191)를 오프 상태로 함으로써 용량 소자(192)의 제 1 단자의 전위(또는 용량 소자(192)에 축적된 전하)는 매우 장시간에 걸쳐 유지할 수 있다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(191)가 온 상태가 되면, 부유 상태인 비트 라인 BL과, 용량 소자(192)가 도통하고, 비트 라인 BL과 용량 소자(192) 사이에서 전하가 재분배된다. 이로써, 비트 라인 BL의 전위가 변화한다. 비트 라인 BL의 전위의 변화량은 용량 소자(192)의 제 1 단자의 전위(또는 용량 소자(192)에 축적된 전하)에 따라 달라진다.
예를 들어 용량 소자(192)의 제 1 단자의 전위를 V, 용량 소자(192)의 용량을 C, 비트 라인 BL이 갖는 용량 성분(이하에서 비트 라인 용량이라고도 함)을 CB, 전하가 재분배되기 전의 비트 라인 BL의 전위를 VB0으로 하면, 전하가 재분배된 후의 비트 라인 BL의 전위는 (CB×VB0＋C×V)/(CB＋C)가 된다. 따라서, 메모리 셀(195)의 상태로서 용량 소자(192)의 제 1 단자의 전위가 V1인 상태 또는 V0인 상태(V1＞V0)의 2가지를 갖는다고 하면, 전위 V1을 유지하는 경우의 비트 라인 BL의 전위(＝(CB×VB0＋C×V1)/(CB＋C))는 전위 V0을 유지하는 경우의 비트 라인 BL의 전위(＝(CB×VB0＋C×V0)/(CB＋C))보다 높은 것을 알 수 있다.
그리고, 비트 라인 BL의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이와 같이, 도 10a에 도시된 반도체 장치에서는 트랜지스터(191)의 오프 전류가 매우 작기 때문에 용량 소자(192)에 축적된 전하를 장시간에 걸쳐 유지될 수 있다. 즉 리프레시 동작할 필요가 없거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력이 공급되지 않더라도 장기간에 걸쳐 저장된 내용을 유지할 수 있다.
다음에, 도 10b에 도시된 반도체 장치에 대하여 설명한다.
도 10b에 도시된 반도체 장치는 상부에 기억 회로로서 도 10a에 도시된 메모리 셀(195)을 복수로 갖는 메모리 셀 어레이(201a) 및 메모리 셀 어레이(201b)를 갖고, 하부에 메모리 셀 어레이(210)(메모리 셀 어레이(201a) 및 메모리 셀 어레이(201b))를 동작시키는 데 필요한 주변 회로(220)를 갖는다. 또한, 주변 회로(220)는 메모리 셀 어레이(201a) 및 메모리 셀 어레이(201b)와 전기적으로 접속되어 있다.
도 10b에 도시된 구성으로 함으로써, 주변 회로(220)를 메모리 셀 어레이(210)(메모리 셀 어레이(201a) 및 메모리 셀 어레이(201b))의 바로 아래에 제공할 수 있기 때문에 반도체 장치를 소형화시킬 수 있다.
주변 회로(220)에 형성되는 트랜지스터로서는 트랜지스터(191)와 다른 반도체 재료를 사용하는 것이 더 바람직하다. 예를 들어 실리콘, 게르마늄, 실리콘 게르마늄, 탄소화 실리콘, 또는 갈륨 비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이 외에 유기 반도체 재료 등을 사용하여도 좋다. 이러한 반도체 재료를 사용하는 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 상기 트랜지스터에 의하여 바람직하게 실현할 수 있다. 주변 회로(220)에 형성되는 트랜지스터에 대해서는 실시형태 2의 트랜지스터(330) 및 트랜지스터(340)에 관한 기재를 참작할 수 있다.
또한, 도 10b에 도시된 반도체 장치에서는 2개의 메모리 셀 어레이(210)(메모리 셀 어레이(201a) 및 메모리 셀 어레이(201b))가 적층된 구성을 예시하였지만, 적층되는 메모리 셀 어레이 개수는 이것에 한정되지 않는다. 3개 이상의 메모리 셀 어레이가 적층된 구성이라도 좋다.
다음에, 도 10a에 도시된 메모리 셀(195)의 구체적인 구성에 대하여 도 11a 및 도 11b를 사용하여 설명한다.
도 11a 및 도 11b는 메모리 셀(195)의 구성의 일례다. 도 11a에 메모리 셀(195)의 단면도를 도시하였고, 도 11b에 메모리 셀(195)의 평면도를 도시하였다. 여기서, 도 11a는 도 11b의 C1-C2를 따라 절단한 단면에 상당한다.
도 11a 및 도 11b에 도시된 트랜지스터(191)는 실시형태 2에 기재된 트랜지스터(410)와 같은 구성으로 할 수 있으므로 상세한 설명은 생략한다.
또한, 용량 소자(192)는 절연막(421) 위에 전극(422)을 형성함으로써 형성된다. 전극(422)의 재료나 방법에 대해서는 배선(419a) 및 배선(419b)에 관한 기재를 참작할 수 있다.
도 11a 및 도 11b에 도시된 메모리 셀(195)은 실시형태 2에 기재된 트랜지스터(410)에 배선(419a) 및 배선(419b)을 형성한 후, 절연막(421)을 형성하고, 전극(422)을 형성하는 것만으로 용량 소자(192)를 형성할 수 있다. 따라서, 레벨 시프트 회로에 사용하는 트랜지스터(410)와 메모리 셀에 사용하는 트랜지스터를 따로 형성할 필요는 없다.
또한, 메모리 셀 어레이를 적층 구조로 하는 경우에는, 절연막(421) 및 전극(422) 위에 절연막을 더 형성하고, 상기 절연막 위에 트랜지스터(191)와 같은 산화물 반도체를 사용한 트랜지스터를 형성하면 좋다.
또한, 도 11b에 도시된 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적을 저감시킬 수 있으므로 고집적화를 도모할 수 있다
상술한 바와 같이 다층으로 형성된 복수의 메모리 셀은 산화물 반도체를 사용한 트랜지스터로 형성되어 있다. 산화물 반도체를 사용한 트랜지스터는 오프 전류가 작기 때문에 이것을 사용함으로써 오랜 기간에 걸쳐 저장된 내용을 유지할 수 있다. 즉 리프레시 동작의 빈도를 매우 낮게 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다.
이와 같이, 산화물 반도체 이외의 반도체 재료를 사용한 트랜지스터(바꿔 말하면, 충분히 고속 동작할 수 있는 트랜지스터)를 사용한 주변 회로와, 산화물 반도체 재료를 사용한 트랜지스터(더 넓은 의미로는 오프 전류가 충분히 작은 트랜지스터)를 사용한 기억 장치를 일체로 구비한 반도체 장치를 실현할 수 있다.
또한, 메모리 셀 어레이와, 레벨 시프트 회로에 포함되는 트랜지스터를 상부에 형성하고, 메모리 셀 어레이를 구동하기 위한 주변 회로와, 레벨 시프트 회로에 포함되는 인버터 회로를 하부에 형성함으로써, 반도체 집적 회로의 소형화를 도모할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 상기 실시형태에서 기재된 레벨 시프트 회로 및 메모리 회로를 사용하여 반도체 집적 회로를 구성하고, 휴대 전화, 스마트폰, 전자 서적 등 휴대 기기에 응용한 경우의 예를 도 12 내지 도 13을 사용하여 설명한다.
도 12는 휴대 기기의 블록도를 도시한 것이다. 도 12에 도시된 휴대 기기는 RF 회로(901), 아날로그 베이스 밴드 회로(902), 디지털 베이스 밴드 회로(903), 배터리(904), 전원 회로(905), 마이크로 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917), 키보드(918) 등으로 구성되어 있다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 및 게이트 드라이버(916)로 구성되어 있다. 마이크로 프로세서(906)는 CPU(907), DSP(908), 인터페이스(IF)(909)를 갖는다. 또한, 마이크로 프로세서(906), 플래시 메모리(910), 메모리 회로(912), 및 디스플레이 컨트롤러(911)는 하나의 칩에 내장시킬 수 있다(도 12의 점선 참조).
마이크로 프로세서(906)는 레벨 시프트 회로(921)를 통하여 플래시 메모리(910)와 접속되어 있다. 또한, 마이크로 프로세서(906)는 레벨 시프트 회로(922)를 통하여 메모리 회로(912)와 접속되어 있다. 또한, 메모리 회로(912)는 레벨 시프트 회로(923)를 통하여 디스플레이 컨트롤러(911)와 접속되어 있다. 레벨 시프트 회로(921) 내지 레벨 시프트 회로(923)에는 각각 도 1 내지 도 5에 도시된 레벨 시프트 회로 중 어느 것을 적용할 수 있다. 예를 들어 도 2 또는 도 3의 레벨 시프트 회로를 적용하면, 레벨 시프트 회로(921) 내지 레벨 시프트 회로(923) 모두를 형성할 필요는 없고 어느 것을 생략할 수도 있다. 레벨 시프트 회로는 적층 구조로 형성할 수 있으므로 레벨 시프트 회로의 면적을 축소할 수 있다. 따라서, 반도체 집적 회로의 소형화를 도모할 수 있다. 또한, 플래시 메모리(910), 메모리 회로(912), 및 디스플레이 컨트롤러(911)를 구동하기 위한 전압을 적절히 최소한으로 설정할 수 있으므로 반도체 집적 회로의 저소비 전력화를 도모할 수 있다.
또한, 메모리 회로(912)에 상기 실시형태에서 설명한 기억 장치를 채용함으로써 정보를 고속으로 기록 및 판독할 수 있고, 저장된 내용을 오랜 기간에 걸쳐 유지할 수 있고, 또 소비 전력을 충분히 저감시킬 수 있다. 또한, 레벨 시프트 회로와 마찬가지로 적층 구조로 형성할 수 있으므로 메모리 회로(912)의 회로 면적을 축소할 수 있다. 따라서, 반도체 집적 회로의 소형화를 도모할 수 있다.
도 13은 전자 서적의 블록도를 도시한 것이다. 도 13은 배터리(1001), 전원 회로(1002), 마이크로 프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키 보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 디스플레이 컨트롤러(1010)로 구성된다. 또한, 마이크로 프로세서(1003), 플래시 메모리(1004), 메모리 회로(1007), 및 디스플레이 컨트롤러(1010)는 하나의 칩에 내장할 수 있다(도 13의 점선 참조).
마이크로 프로세서(1003)는 레벨 시프트 회로(1021)를 통하여 플래시 메모리(1004)와 접속되어 있다. 또한, 마이크로 프로세서(1003)는 레벨 시프트 회로(1022)를 통하여 메모리 회로(1007)와 접속되어 있다. 또한, 마이크로 프로세서(1003)는 레벨 시프트 회로(1023)를 통하여 디스플레이 컨트롤러(1010)와 접속되어 있다. 레벨 시프트 회로(1021) 내지 레벨 시프트 회로(1023)에는 각각 도 1 내지 도 5에 도시된 레벨 시프트 회로 중 어느 것을 적용할 수 있다. 예를 들어 도 2 또는 도 3의 레벨 시프트 회로를 적용하면, 레벨 시프트 회로(1021) 내지 레벨 시프트 회로(1023) 모두를 형성할 필요는 없고 어느 것을 생략할 수도 있다. 레벨 시프트 회로는 적층 구조로 형성할 수 있으므로 레벨 시프트 회로의 면적을 축소할 수 있다. 따라서, 반도체 집적 회로의 소형화를 도모할 수 있다. 또한, 플래시 메모리(1004), 메모리 회로(1007), 및 디스플레이 컨트롤러(1010)를 구동하기 위한 전압을 적절히 최소한으로 설정할 수 있으므로 반도체 집적 회로의 저소비 전력화를 도모할 수 있다.
또한, 메모리 회로(1007)에 상기 실시형태에서 설명한 기억 장치를 채용함으로써 정보를 고속으로 기록 및 판독할 수 있고, 저장된 내용을 오랜 기간에 걸쳐 유지할 수 있고, 또 소비 전력을 충분히 저감시킬 수 있다. 또한, 레벨 시프트 회로와 마찬가지로 적층 구조로 형성할 수 있으므로 메모리 회로(1007)의 회로 면적을 축소할 수 있다. 따라서, 반도체 집적 회로의 소형화를 도모할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 발명의 일 형태에 따른 반도체 장치는 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는 예를 들어 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라나 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다. 상기 실시형태에서 설명한 반도체 장치를 구비한 전자 기기의 예에 대하여 설명한다.
도 14a는 노트북형 퍼스널 컴퓨터이며, 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등으로 구성되어 있다. 또한, 도시하지 않았지만, 본체 내부에 있는 반도체 집적 회로로서 상기 실시형태에 기재된 반도체 집적 회로를 적용할 수 있다. 상기 실시형태에 따른 반도체 집적 회로를 적용함으로써 소형화된 노트북형 퍼스널 컴퓨터로 할 수 있다.
도 14b는 휴대 정보 단말(PDA)이며, 본체(3021)에는 표시부(3023), 외부 인터페이스(3025), 조작 버튼(3024) 등이 설치되어 있다. 또한, 조작용 부속품으로서 스타일러스(stylus)(3022)가 있다. 또한, 도시하지 않았지만, 본체 내부에 있는 반도체 집적 회로로서 상기 실시형태에 기재된 반도체 집적 회로를 적용할 수 있다. 상기 실시형태에 따른 반도체 집적 회로를 적용함으로써 소형화된 휴대 정보 단말(PDA)로 할 수 있다.
도 14c는 전자 서적의 일례를 도시한 것이다. 예를 들어 전자 서적(2700)은 하우징(2701) 및 하우징(2703)의 2개의 하우징으로 구성되어 있다. 하우징(2701) 및 하우징(2703)은 축(軸)부(2711)에 의하여 일체가 되고, 상기 축부(2711)를 축으로 하여 개폐 동작할 수 있다. 이러한 구성으로 함으로써 종이 서적과 같은 동작을 할 수 있다.
하우징(2701)에는 표시부(2705)가 내장되고, 하우징(2703)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는 하나의 연속 화면을 표시하는 구성으로 하여도 좋고, 서로 다른 화면을 표시하는 구성으로 하여도 좋다. 서로 다른 화면을 표시하는 구성으로 함으로써, 예를 들어 오른쪽 표시부(도 14c에서는 표시부(2705))에 글을 표시하고, 왼쪽 표시부(도 14c에서는 표시부(2707))에 화상을 표시할 수 있다. 또한, 도시하지 않았지만, 본체 내부에 있는 반도체 집적 회로로서 상기 실시형태에 기재된 반도체 집적 회로를 적용할 수 있다. 상기 실시형태에 따른 반도체 집적 회로를 적용함으로써 소형화된 전자 서적(2700)으로 할 수 있다.
또한, 도 14c는 하우징(2701)에 조작부 등을 구비한 예를 도시한 것이다. 예를 들어 하우징(2701)에 전원 스위치(2721), 조작키(2723), 스피커(2725) 등이 구비되어 있다. 조작키(2723)에 의하여 페이지를 넘길 수 있다. 또한, 하우징의 표시부와 동일 면에 키보드나 포인팅 디바이스 등을 구비한 구성으로 하여도 좋다. 또한, 하우징의 뒷면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비한 구성으로 하여도 좋다. 또한, 전자 서적(2700)은 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고 다운로드하는 구성으로 할 수도 있다.
도 14d는 스마트폰이며, 하우징(2800)과, 버튼(2801)과, 마이크로폰(2802)과, 터치 패널을 갖춘 표시부(2803)와, 스피커(2804)와, 카메라용 렌즈(2805)를 구비하며, 휴대형 전화기로서의 기능을 갖는다. 또한, 도시하지 않았지만, 본체 내부에 있는 반도체 집적 회로로서 상기 실시형태에 따른 반도체 집적 회로를 적용할 수 있다. 상기 실시형태에 따른 반도체 집적 회로를 적용함으로써 소형화된 스마트폰으로 할 수 있다.
표시부(2803)에는 사용 형태에 따라 표시의 방향이 적절히 변화된다. 또한, 표시부(2803)와 동일 면 위에 카메라용 렌즈(2805)를 구비하기 때문에 영상 전화가 가능하다. 스피커(2804) 및 마이크로폰(2802)은 음성 통화에 한하지 않고, 영상 전화, 녹음, 재생 등이 가능하다.
또한, 외부 접속 단자(2806)는 USB 케이블 등의 각종 케이블 및 AC어댑터와 접속될 수 있고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(도시하지 않았음)에 삽입된 기록 매체에 의하여 더 대량의 데이터를 저장 및 이동할 수 있다.
또한, 상기 기능에 추가적으로 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이라도 좋다.
도 14e는 디지털 비디오 카메라이며, 본체(3051), 표시부(A)(3057), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 배터리(3056) 등으로 구성되어 있다. 또한, 도시하지 않았지만, 본체 내부에 있는 반도체 집적 회로로서 상기 실시형태에 기재된 반도체 집적 회로를 적용할 수 있다. 상기 실시형태에 따른 반도체 집적 회로를 적용함으로써 소형화된 디지털 비디오 카메라로 할 수 있다.
도 14f는 텔레비전 장치의 일례를 도시한 것이다. 텔레비전 장치(9600)는 하우징(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 영상을 표시할 수 있다. 또한, 여기서는, 스탠드(9605)에 의하여 하우징(9601)을 지지한 구성을 도시하였다. 또한, 도시하지 않았지만, 본체 내부에 있는 반도체 집적 회로로서 상기 실시형태에 기재된 반도체 집적 회로를 적용할 수 있다. 상기 실시형태에 따른 반도체 집적 회로를 적용함으로써 소형화된 텔레비전 장치(9600)로 할 수 있다.
텔레비전 장치(9600)는 하우징(9601)이 구비하는 조작 스위치나, 별체의 리모콘 조작기에 의하여 조작할 수 있다. 또한, 리모콘 조작기에 리모콘 조작기로부터 출력하는 정보를 표시하는 표시부를 설치하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있고, 또 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속시킴으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간 또는 수신자끼리 등)의 정보 통신을 할 수도 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 실시할 수 있다.
101: 트랜지스터 102: 인버터 회로
103: 트랜지스터 104: 트랜지스터
105: 트랜지스터 106: 인버터 회로
107: 트랜지스터 108: 트랜지스터
109: 트랜지스터 191: 트랜지스터
192: 용량 소자 195: 메모리 셀
196: 구동 회로 197: 구동 회로
201a: 메모리 셀 어레이 201b: 메모리 셀 어레이
210: 메모리 셀 어레이 220: 주변 회로
300: 기판 302: 절연막
304: 반도체막 304a: 반도체막
304b: 반도체막 306a: 게이트 절연막
306b: 게이트 절연막 308: 불순물 영역
310: 불순물 영역 312a: 게이트 전극
312b: 게이트 전극 314a: 불순물 영역
314b: 불순물 영역 316a: 불순물 영역
316b: 불순물 영역 318a: 측벽 절연막
318b: 측벽 절연막 318c: 측벽 절연막
318d: 측벽 절연막 320a: 불순물 영역
320b: 불순물 영역 322a: 불순물 영역
322b: 불순물 영역 324: 절연막
330: 트랜지스터 340: 트랜지스터
398: 게이트 전극 399: 절연막
402: 산화물 반도체막 403: 산화물 반도체막
404: 절연막 405: 게이트 전극
406: 절연막 407a: 영역
407b: 영역 408: 채널 형성 영역
409a: 사이드 월 절연막 409b: 사이드 월 절연막
410: 트랜지스터 411: 게이트 절연막
415: 절연막 416a: 소스 전극
416b: 드레인 전극 417: 절연막
418: 절연막 419a: 배선
419b: 배선 421: 절연막
422: 전극 901: RF 회로
902: 아날로그 베이스 밴드 회로 903: 디지털 베이스 밴드 회로
904: 배터리 905: 전원 회로
906: 마이크로 프로세서 907: CPU
908: DSP 909: IF
910: 플래시 메모리 911: 디스플레이 컨트롤러
912: 메모리 회로 913: 디스플레이
914: 표시부 915: 소스 드라이버
916: 게이트 드라이버 917: 음성 회로
918: 키 보드 919: 터치 센서
1001: 배터리 1002: 전원 회로
1003: 마이크로 프로세서 1004: 플래시 메모리
1005: 음성 회로 1006: 키 보드
1007: 메모리 회로 1008: 터치 패널
1009: 디스플레이 1010: 디스플레이 컨트롤러
2700: 전자 서적 2701: 하우징
2703: 하우징 2705: 표시부
2707: 표시부 2711: 축부
2721: 전원 스위치 2723: 조작 키
2725: 스피커 2800: 하우징
2801: 버튼 2802: 마이크로폰
2803: 표시부 2804: 스피커
2805: 카메라용 렌즈 2806: 외부 접속 단자
3001: 본체 3002: 하우징
3003: 표시부 3004: 키보드
3021: 본체 3022: 스타일러스
3023: 표시부 3024: 조작 버튼
3025: 외부 인터페이스 3051: 본체
3053: 접안부 3054: 조작 스위치
3056: 배터리 9600: 텔레비전 장치
9601: 하우징 9603: 표시부
6905: 스탠드
103: 트랜지스터 104: 트랜지스터
105: 트랜지스터 106: 인버터 회로
107: 트랜지스터 108: 트랜지스터
109: 트랜지스터 191: 트랜지스터
192: 용량 소자 195: 메모리 셀
196: 구동 회로 197: 구동 회로
201a: 메모리 셀 어레이 201b: 메모리 셀 어레이
210: 메모리 셀 어레이 220: 주변 회로
300: 기판 302: 절연막
304: 반도체막 304a: 반도체막
304b: 반도체막 306a: 게이트 절연막
306b: 게이트 절연막 308: 불순물 영역
310: 불순물 영역 312a: 게이트 전극
312b: 게이트 전극 314a: 불순물 영역
314b: 불순물 영역 316a: 불순물 영역
316b: 불순물 영역 318a: 측벽 절연막
318b: 측벽 절연막 318c: 측벽 절연막
318d: 측벽 절연막 320a: 불순물 영역
320b: 불순물 영역 322a: 불순물 영역
322b: 불순물 영역 324: 절연막
330: 트랜지스터 340: 트랜지스터
398: 게이트 전극 399: 절연막
402: 산화물 반도체막 403: 산화물 반도체막
404: 절연막 405: 게이트 전극
406: 절연막 407a: 영역
407b: 영역 408: 채널 형성 영역
409a: 사이드 월 절연막 409b: 사이드 월 절연막
410: 트랜지스터 411: 게이트 절연막
415: 절연막 416a: 소스 전극
416b: 드레인 전극 417: 절연막
418: 절연막 419a: 배선
419b: 배선 421: 절연막
422: 전극 901: RF 회로
902: 아날로그 베이스 밴드 회로 903: 디지털 베이스 밴드 회로
904: 배터리 905: 전원 회로
906: 마이크로 프로세서 907: CPU
908: DSP 909: IF
910: 플래시 메모리 911: 디스플레이 컨트롤러
912: 메모리 회로 913: 디스플레이
914: 표시부 915: 소스 드라이버
916: 게이트 드라이버 917: 음성 회로
918: 키 보드 919: 터치 센서
1001: 배터리 1002: 전원 회로
1003: 마이크로 프로세서 1004: 플래시 메모리
1005: 음성 회로 1006: 키 보드
1007: 메모리 회로 1008: 터치 패널
1009: 디스플레이 1010: 디스플레이 컨트롤러
2700: 전자 서적 2701: 하우징
2703: 하우징 2705: 표시부
2707: 표시부 2711: 축부
2721: 전원 스위치 2723: 조작 키
2725: 스피커 2800: 하우징
2801: 버튼 2802: 마이크로폰
2803: 표시부 2804: 스피커
2805: 카메라용 렌즈 2806: 외부 접속 단자
3001: 본체 3002: 하우징
3003: 표시부 3004: 키보드
3021: 본체 3022: 스타일러스
3023: 표시부 3024: 조작 버튼
3025: 외부 인터페이스 3051: 본체
3053: 접안부 3054: 조작 스위치
3056: 배터리 9600: 텔레비전 장치
9601: 하우징 9603: 표시부
6905: 스탠드
Claims (20)
- 레벨 시프트 회로에 있어서,
제 1 게이트 전극, 제 2 게이트 전극, 소스 전극, 및 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에 제공된 채널 형성 영역을 포함한 제 1 트랜지스터와;
상기 제 1 트랜지스터와 전기적으로 접속되고, 입력 단자와 출력 단자를 포함한 인버터 회로와,
각각이 제 4 트랜지스터와 용량 소자를 포함하는 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 포함하고,
상기 제 1 게이트 전극 및 상기 소스 전극에는 제 1 전원 전위가 공급되고,
상기 제 2 게이트 전극에는 제 2 전원 전위가 공급되고,
상기 인버터 회로에는 전원 전위로서 제 3 전원 전위가 공급되고,
상기 입력 단자에는 입력 신호가 공급되고,
상기 제 1 전원 전위에서 상기 제 1 트랜지스터의 문턱 전압의 변화량을 뺌으로써 얻어진 전위 또는 상기 제 3 전원 전위 중 하나가 전원 전압으로서 상기 인버터 회로에 공급되고,
상기 인버터 회로로부터 출력 신호가 출력되고,
상기 제 1 트랜지스터의 상기 채널 형성 영역이 산화물 반도체막에 형성되고,
상기 제 4 트랜지스터의 채널 형성 영역이 산화물 반도체막에 형성되는, 레벨 시프트 회로. - 레벨 시프트 회로에 있어서,
제 1 게이트 전극, 제 2 게이트 전극, 소스 전극, 및 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에 제공된 채널 형성 영역을 포함한 제 1 트랜지스터와;
상기 제 1 트랜지스터와 전기적으로 접속되고, 입력 단자를 포함한 제 1 인버터 회로와;
상기 제 1 인버터 회로와 전기적으로 접속된 제 1 출력 단자와;
상기 제 1 인버터 회로 및 상기 제 1 출력 단자와 전기적으로 접속되고, 제 2 출력 단자를 포함한 제 2 인버터 회로를 포함하고,
상기 제 1 게이트 전극 및 상기 소스 전극에는 제 1 전원 전위가 공급되고,
상기 제 2 게이트 전극에는 제 2 전원 전위가 공급되고,
상기 제 1 인버터 회로 및 상기 제 2 인버터 회로에는 전원 전위로서 제 3 전원 전위가 공급되고,
상기 입력 단자에는 입력 신호가 공급되고,
상기 제 1 전원 전위에서 상기 제 1 트랜지스터의 문턱 전압의 변화량을 뺌으로써 얻어진 전위 또는 상기 제 3 전원 전위 중 하나가 전원 전압으로서 상기 제 1 인버터 회로에 공급되고,
상기 제 1 인버터 회로로부터 제 1 출력 신호가 출력되고,
상기 제 2 인버터 회로에 상기 제 1 출력 신호가 입력되고,
상기 제 1 전원 전위에서 상기 제 1 트랜지스터의 문턱 전압의 변화량을 뺌으로써 얻어진 상기 전위 또는 상기 제 3 전원 전위 중 하나가 전원 전압으로서 상기 제 2 인버터 회로에 공급되고,
상기 제 2 인버터 회로로부터 제 2 출력 신호가 출력되고,
상기 제 1 트랜지스터의 상기 채널 형성 영역이 산화물 반도체막에 형성되는, 레벨 시프트 회로. - 레벨 시프트 회로에 있어서,
제 1 게이트 전극, 제 2 게이트 전극, 소스 전극, 및 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에 제공된 채널 형성 영역을 포함한 제 1 트랜지스터와;
제 1 게이트 전극, 제 2 게이트 전극, 소스 전극, 및 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에 제공된 채널 형성 영역을 포함한 제 2 트랜지스터와;
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터와 전기적으로 접속되고, 입력 단자를 포함한 제 1 인버터 회로와;
상기 제 1 인버터 회로와 전기적으로 접속된 제 1 출력 단자와;
상기 제 1 인버터 회로 및 상기 제 1 출력 단자와 전기적으로 접속되고, 제 2 출력 단자를 포함한 제 2 인버터 회로를 포함하고,
상기 제 1 트랜지스터의 상기 제 1 게이트 전극 및 상기 제 1 트랜지스터의 상기 소스 전극에는 제 1 전원 전위가 공급되고,
상기 제 1 트랜지스터의 상기 제 2 게이트 전극에는 제 2 전원 전위가 공급되고,
상기 제 2 트랜지스터의 상기 소스 전극에는 제 3 전원 전위가 공급되고,
상기 제 2 트랜지스터의 상기 제 2 게이트 전극에는 제 4 전원 전위가 공급되고,
상기 입력 단자에는 입력 신호가 공급되고,
상기 제 1 전원 전위에서 상기 제 1 트랜지스터의 문턱 전압의 변화량을 뺌으로써 얻어진 전위, 또는 상기 제 3 전원 전위에 상기 제 2 트랜지스터의 문턱 전압의 변화량을 더함으로써 얻어진 전위 중 하나가 전원 전압으로서 상기 제 1 인버터 회로에 공급되고,
상기 제 1 인버터 회로로부터 제 1 출력 신호가 출력되고,
상기 제 1 출력 신호가 상기 제 2 인버터 회로에 입력되고, 상기 제 1 전원 전위에서 상기 제 1 트랜지스터의 문턱 전압의 변화량을 뺌으로써 얻어진 상기 전위, 또는 상기 제 3 전원 전위에 상기 제 2 트랜지스터의 문턱 전압의 변화량을 더함으로써 얻어진 상기 전위 중 하나가 전원 전압으로서 상기 제 2 인버터 회로에 공급되고,
상기 제 2 인버터 회로로부터 제 2 출력 신호가 출력되고,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각의 상기 채널 형성 영역이 산화물 반도체막에 형성되는, 레벨 시프트 회로. - 레벨 시프트 회로에 있어서,
제 1 게이트 전극, 제 2 게이트 전극, 소스 전극, 및 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에 제공된 채널 형성 영역을 포함한 제 1 트랜지스터와;
제 1 게이트 전극, 제 2 게이트 전극, 소스 전극, 및 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에 제공된 채널 형성 영역을 포함한 제 2 트랜지스터와;
상기 제 1 트랜지스터와 전기적으로 접속되고, 제 1 입력 단자와 제 1 출력 단자를 포함한 제 1 인버터 회로와;
상기 제 2 트랜지스터와 전기적으로 접속되고, 제 2 입력 단자와 제 2 출력 단자를 포함한 제 2 인버터 회로를 포함하고,
상기 제 1 트랜지스터의 상기 제 1 게이트 전극 및 상기 제 1 트랜지스터의 상기 소스 전극에는 제 1 전원 전위가 공급되고,
상기 제 1 트랜지스터의 상기 제 2 게이트 전극에는 제 2 전원 전위가 공급되고,
상기 제 1 인버터 회로 및 상기 제 2 인버터 회로에는 전원 전위로서 제 3 전원 전위가 공급되고,
상기 제 2 트랜지스터의 상기 소스 전극 및 상기 제 2 트랜지스터의 상기 제 1 게이트 전극에는 상기 제 1 전원 전위에서 상기 제 1 트랜지스터의 문턱 전압의 변화량을 뺌으로써 얻어진 전위 또는 상기 제 3 전원 전위 중 하나가 공급되고,
상기 제 2 트랜지스터의 상기 제 2 게이트 전극에는 제 4 전원 전위가 공급되고,
상기 제 1 입력 단자 및 상기 제 2 입력 단자에는 입력 신호가 공급되고,
상기 제 1 전원 전위에서 상기 제 1 트랜지스터의 문턱 전압의 변화량을 뺌으로써 얻어진 상기 전위 또는 상기 제 3 전원 전위 중 하나가 전원 전압으로서 상기 제 1 인버터 회로에 공급되고,
상기 제 1 인버터 회로로부터 제 1 출력 신호가 출력되고,
상기 제 1 전원 전위에서 상기 제 1 트랜지스터의 문턱 전압의 변화량 및 상기 제 2 트랜지스터의 문턱 전압의 변화량을 뺌으로써 얻어진 전위 또는 상기 제 3 전원 전위 중 하나가 전원 전압으로서 상기 제 2 인버터 회로에 공급되고,
상기 제 2 인버터 회로로부터 제 2 출력 신호가 출력되고,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각의 상기 채널 형성 영역이 산화물 반도체막에 형성되는, 레벨 시프트 회로. - 레벨 시프트 회로에 있어서,
제 1 게이트 전극, 제 2 게이트 전극, 소스 전극, 드레인 전극, 및 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에 제공된 채널 형성 영역을 포함한 제 1 트랜지스터와;
상기 제 1 트랜지스터의 상기 드레인 전극과 전기적으로 접속된 제 1 단자, 제 3 전원 전위가 공급되는 제 2 단자, 입력 단자, 및 출력 단자를 포함한 인버터 회로와;
각각이 제 4 트랜지스터와 용량 소자를 포함하는 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 포함하고,
상기 제 1 게이트 전극 및 상기 소스 전극에는 제 1 전원 전위가 공급되고,
상기 제 2 게이트 전극에는 제 2 전원 전위가 공급되고,
상기 입력 단자에는 제 1 입력 신호가 공급되고,
상기 인버터 회로로부터 제 1 출력 신호가 출력되고,
상기 제 1 트랜지스터의 상기 채널 형성 영역이 산화물 반도체막에 형성되고,
상기 제 4 트랜지스터의 채널 형성 영역이 산화물 반도체막에 형성되는, 레벨 시프트 회로. - 제 1 항 또는 제 5 항에 있어서,
상기 인버터 회로는 p채널형 제 2 트랜지스터 및 n채널형 제 3 트랜지스터를 포함하는, 레벨 시프트 회로. - 제 6 항에 있어서,
상기 제 2 트랜지스터 및 상기 제 3 트랜지스터 위에 층간 절연막이 제공되고,
상기 제 1 트랜지스터는 상기 층간 절연막 위에 제공되고,
상기 제 2 트랜지스터 및 상기 제 3 트랜지스터 각각의 채널 형성 영역은 실리콘을 포함하는, 레벨 시프트 회로. - 삭제
- 제 2 항에 있어서,
상기 제 1 인버터 회로는 p채널형 제 2 트랜지스터 및 n채널형 제 3 트랜지스터를 포함하고,
상기 제 2 인버터 회로는 p채널형 제 4 트랜지스터 및 n채널형 제 5 트랜지스터를 포함하는, 레벨 시프트 회로. - 제 9 항에 있어서,
상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 및 상기 제 5 트랜지스터 위에 층간 절연막이 제공되고,
상기 제 1 트랜지스터는 상기 층간 절연막 위에 제공되고,
상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 및 상기 제 5 트랜지스터 각각의 채널 형성 영역은 실리콘을 포함하는, 레벨 시프트 회로. - 반도체 집적 회로에 있어서,
제 2 항에 따른 상기 레벨 시프트 회로와;
각각 제 6 트랜지스터와 용량 소자를 포함한 복수의 메모리 셀을 구비한 메모리 셀 어레이를 포함하고,
상기 제 6 트랜지스터의 채널 형성 영역이 산화물 반도체막에 형성되는, 반도체 집적 회로. - 제 3 항 또는 제 4 항에 있어서,
상기 제 1 인버터 회로는 p채널형 제 3 트랜지스터 및 n채널형 제 4 트랜지스터를 포함하고,
상기 제 2 인버터 회로는 p채널형 제 5 트랜지스터 및 n채널형 제 6 트랜지스터를 포함하는, 레벨 시프트 회로. - 제 12 항에 있어서,
상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 상기 제 5 트랜지스터, 및 상기 제 6 트랜지스터 위에 층간 절연막이 제공되고,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 상기 층간 절연막 위에 제공되고,
상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 상기 제 5 트랜지스터, 및 상기 제 6 트랜지스터 각각의 채널 형성 영역은 실리콘을 포함하는, 레벨 시프트 회로. - 반도체 집적 회로에 있어서,
제 3 항 또는 제 4 항에 따른 상기 레벨 시프트 회로와;
각각 제 7 트랜지스터와 용량 소자를 포함한 복수의 메모리 셀을 구비한 메모리 셀 어레이를 포함하고,
상기 제 7 트랜지스터의 채널 형성 영역이 산화물 반도체막에 형성되는, 반도체 집적 회로. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
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