KR101994908B1 - 반도체 장치, 구동 회로, 및 표시 장치 - Google Patents
반도체 장치, 구동 회로, 및 표시 장치 Download PDFInfo
- Publication number
- KR101994908B1 KR101994908B1 KR1020157024893A KR20157024893A KR101994908B1 KR 101994908 B1 KR101994908 B1 KR 101994908B1 KR 1020157024893 A KR1020157024893 A KR 1020157024893A KR 20157024893 A KR20157024893 A KR 20157024893A KR 101994908 B1 KR101994908 B1 KR 101994908B1
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- film
- conductive film
- electrically connected
- oxide semiconductor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 579
- 239000000758 substrate Substances 0.000 claims abstract description 113
- 238000000034 method Methods 0.000 claims description 124
- 239000000872 buffer Substances 0.000 claims description 37
- 239000003990 capacitor Substances 0.000 abstract description 45
- 239000010408 film Substances 0.000 description 1654
- 239000004973 liquid crystal related substance Substances 0.000 description 139
- 229910052760 oxygen Inorganic materials 0.000 description 84
- 239000001301 oxygen Substances 0.000 description 84
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 83
- 239000007789 gas Substances 0.000 description 81
- 239000013078 crystal Substances 0.000 description 67
- 230000006870 function Effects 0.000 description 54
- 239000010410 layer Substances 0.000 description 49
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 48
- 239000001257 hydrogen Substances 0.000 description 48
- 229910052739 hydrogen Inorganic materials 0.000 description 48
- 230000007547 defect Effects 0.000 description 46
- 239000012535 impurity Substances 0.000 description 44
- 238000010438 heat treatment Methods 0.000 description 40
- 150000004767 nitrides Chemical class 0.000 description 39
- 239000011701 zinc Substances 0.000 description 32
- 230000008569 process Effects 0.000 description 31
- 229910052710 silicon Inorganic materials 0.000 description 31
- 239000010703 silicon Substances 0.000 description 31
- 238000004544 sputter deposition Methods 0.000 description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 30
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 26
- 230000004048 modification Effects 0.000 description 26
- 238000012986 modification Methods 0.000 description 26
- 125000004429 atom Chemical group 0.000 description 25
- 230000015572 biosynthetic process Effects 0.000 description 24
- 229910052757 nitrogen Inorganic materials 0.000 description 24
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 24
- 229910001868 water Inorganic materials 0.000 description 24
- 239000000463 material Substances 0.000 description 23
- 238000010586 diagram Methods 0.000 description 22
- 238000005530 etching Methods 0.000 description 22
- 238000004519 manufacturing process Methods 0.000 description 22
- 206010021143 Hypoxia Diseases 0.000 description 21
- 229910052782 aluminium Inorganic materials 0.000 description 21
- 150000002431 hydrogen Chemical class 0.000 description 21
- 238000000059 patterning Methods 0.000 description 21
- 229910052719 titanium Inorganic materials 0.000 description 21
- 239000010936 titanium Substances 0.000 description 21
- 229910052581 Si3N4 Inorganic materials 0.000 description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 19
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 17
- 230000000903 blocking effect Effects 0.000 description 17
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 16
- 229910052751 metal Inorganic materials 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 15
- 229910052783 alkali metal Inorganic materials 0.000 description 15
- 150000001340 alkali metals Chemical class 0.000 description 15
- 230000000052 comparative effect Effects 0.000 description 15
- 238000010894 electron beam technology Methods 0.000 description 15
- 239000000203 mixture Substances 0.000 description 15
- 239000002245 particle Substances 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 229910052784 alkaline earth metal Inorganic materials 0.000 description 13
- 150000001342 alkaline earth metals Chemical class 0.000 description 13
- 239000012298 atmosphere Substances 0.000 description 13
- 238000000151 deposition Methods 0.000 description 13
- 229910052735 hafnium Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 239000002994 raw material Substances 0.000 description 13
- 229910052721 tungsten Inorganic materials 0.000 description 13
- 239000010937 tungsten Substances 0.000 description 13
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 11
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 10
- 239000004020 conductor Substances 0.000 description 10
- 238000005477 sputtering target Methods 0.000 description 10
- 238000000231 atomic layer deposition Methods 0.000 description 9
- 229910052726 zirconium Inorganic materials 0.000 description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 8
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 8
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 8
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 8
- 101000749298 Homo sapiens Dual specificity protein kinase CLK4 Proteins 0.000 description 8
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 8
- 230000008021 deposition Effects 0.000 description 8
- 230000005684 electric field Effects 0.000 description 8
- 230000001590 oxidative effect Effects 0.000 description 8
- 229910000077 silane Inorganic materials 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 7
- 229910052779 Neodymium Inorganic materials 0.000 description 7
- 238000004458 analytical method Methods 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 239000011521 glass Substances 0.000 description 7
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 7
- 229910052750 molybdenum Inorganic materials 0.000 description 7
- 239000011733 molybdenum Substances 0.000 description 7
- 239000000843 powder Substances 0.000 description 7
- 238000012360 testing method Methods 0.000 description 7
- -1 tungsten nitride Chemical class 0.000 description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 6
- 229910052684 Cerium Inorganic materials 0.000 description 6
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 6
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 6
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 6
- 230000005669 field effect Effects 0.000 description 6
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 6
- 229910000449 hafnium oxide Inorganic materials 0.000 description 6
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 6
- 229910052746 lanthanum Inorganic materials 0.000 description 6
- 238000005259 measurement Methods 0.000 description 6
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 6
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- 229910007541 Zn O Inorganic materials 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 5
- 238000004040 coloring Methods 0.000 description 5
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000002524 electron diffraction data Methods 0.000 description 5
- 229910001195 gallium oxide Inorganic materials 0.000 description 5
- 229910003437 indium oxide Inorganic materials 0.000 description 5
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 5
- 239000011261 inert gas Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 5
- 239000011787 zinc oxide Substances 0.000 description 5
- 239000004925 Acrylic resin Substances 0.000 description 4
- 229920000178 Acrylic resin Polymers 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 4
- 238000002441 X-ray diffraction Methods 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 4
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- XCZXGTMEAKBVPV-UHFFFAOYSA-N trimethylgallium Chemical compound C[Ga](C)C XCZXGTMEAKBVPV-UHFFFAOYSA-N 0.000 description 4
- 229910001930 tungsten oxide Inorganic materials 0.000 description 4
- HEZMWWAKWCSUCB-PHDIDXHHSA-N (3R,4R)-3,4-dihydroxycyclohexa-1,5-diene-1-carboxylic acid Chemical compound O[C@@H]1C=CC(C(O)=O)=C[C@H]1O HEZMWWAKWCSUCB-PHDIDXHHSA-N 0.000 description 3
- MGWGWNFMUOTEHG-UHFFFAOYSA-N 4-(3,5-dimethylphenyl)-1,3-thiazol-2-amine Chemical compound CC1=CC(C)=CC(C=2N=C(N)SC=2)=C1 MGWGWNFMUOTEHG-UHFFFAOYSA-N 0.000 description 3
- 239000004983 Polymer Dispersed Liquid Crystal Substances 0.000 description 3
- 238000003917 TEM image Methods 0.000 description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 3
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 238000002425 crystallisation Methods 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 239000005262 ferroelectric liquid crystals (FLCs) Substances 0.000 description 3
- 238000012905 input function Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 230000005012 migration Effects 0.000 description 3
- 238000013508 migration Methods 0.000 description 3
- 239000002159 nanocrystal Substances 0.000 description 3
- JCXJVPUVTGWSNB-UHFFFAOYSA-N nitrogen dioxide Inorganic materials O=[N]=O JCXJVPUVTGWSNB-UHFFFAOYSA-N 0.000 description 3
- NFHFRUOZVGFOOS-UHFFFAOYSA-N palladium;triphenylphosphane Chemical compound [Pd].C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1 NFHFRUOZVGFOOS-UHFFFAOYSA-N 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 3
- 229910052727 yttrium Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 2
- 239000005264 High molar mass liquid crystal Substances 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000007983 Tris buffer Substances 0.000 description 2
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 239000002156 adsorbate Substances 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 239000003085 diluting agent Substances 0.000 description 2
- AXAZMDOAUQTMOW-UHFFFAOYSA-N dimethylzinc Chemical compound C[Zn]C AXAZMDOAUQTMOW-UHFFFAOYSA-N 0.000 description 2
- 238000003618 dip coating Methods 0.000 description 2
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 2
- 125000005843 halogen group Chemical group 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 238000010348 incorporation Methods 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000007800 oxidant agent Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000010248 power generation Methods 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 239000003566 sealing material Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 2
- IBEFSUTVZWZJEL-UHFFFAOYSA-N trimethylindium Chemical compound C[In](C)C IBEFSUTVZWZJEL-UHFFFAOYSA-N 0.000 description 2
- VEDJZFSRVVQBIL-UHFFFAOYSA-N trisilane Chemical compound [SiH3][SiH2][SiH3] VEDJZFSRVVQBIL-UHFFFAOYSA-N 0.000 description 2
- UWCWUCKPEYNDNV-LBPRGKRZSA-N 2,6-dimethyl-n-[[(2s)-pyrrolidin-2-yl]methyl]aniline Chemical compound CC1=CC=CC(C)=C1NC[C@H]1NCCC1 UWCWUCKPEYNDNV-LBPRGKRZSA-N 0.000 description 1
- UGVVIPAIDGTTNN-UHFFFAOYSA-N C[Zr]C Chemical compound C[Zr]C UGVVIPAIDGTTNN-UHFFFAOYSA-N 0.000 description 1
- 239000004986 Cholesteric liquid crystals (ChLC) Substances 0.000 description 1
- 239000004985 Discotic Liquid Crystal Substance Substances 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- HBBGRARXTFLTSG-UHFFFAOYSA-N Lithium ion Chemical compound [Li+] HBBGRARXTFLTSG-UHFFFAOYSA-N 0.000 description 1
- 239000004976 Lyotropic liquid crystal Substances 0.000 description 1
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 description 1
- 240000005561 Musa balbisiana Species 0.000 description 1
- 235000018290 Musa x paradisiaca Nutrition 0.000 description 1
- 239000004988 Nematic liquid crystal Substances 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 239000004990 Smectic liquid crystal Substances 0.000 description 1
- 229910020994 Sn-Zn Inorganic materials 0.000 description 1
- 229910009069 Sn—Zn Inorganic materials 0.000 description 1
- 239000004974 Thermotropic liquid crystal Substances 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000005280 amorphization Methods 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000002585 base Substances 0.000 description 1
- 230000005587 bubbling Effects 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 229910052800 carbon group element Inorganic materials 0.000 description 1
- 239000002041 carbon nanotube Substances 0.000 description 1
- 229910021393 carbon nanotube Inorganic materials 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000002508 contact lithography Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- HQWPLXHWEZZGKY-UHFFFAOYSA-N diethylzinc Chemical compound CC[Zn]CC HQWPLXHWEZZGKY-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000007641 inkjet printing Methods 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 229910001416 lithium ion Inorganic materials 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 239000011572 manganese Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000000049 pigment Substances 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000005381 potential energy Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052706 scandium Inorganic materials 0.000 description 1
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 150000003608 titanium Chemical class 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- LXEXBJXDGVGRAR-UHFFFAOYSA-N trichloro(trichlorosilyl)silane Chemical compound Cl[Si](Cl)(Cl)[Si](Cl)(Cl)Cl LXEXBJXDGVGRAR-UHFFFAOYSA-N 0.000 description 1
- RGGPNXQUMRMPRA-UHFFFAOYSA-N triethylgallium Chemical compound CC[Ga](CC)CC RGGPNXQUMRMPRA-UHFFFAOYSA-N 0.000 description 1
- MCULRUJILOGHCJ-UHFFFAOYSA-N triisobutylaluminium Chemical compound CC(C)C[Al](CC(C)C)CC(C)C MCULRUJILOGHCJ-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136277—Active matrix addressed cells formed on a semiconductor substrate, e.g. of silicon
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
- G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Theoretical Computer Science (AREA)
- Nonlinear Science (AREA)
- Ceramic Engineering (AREA)
- Mathematical Physics (AREA)
- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
본 발명은, 개구율이 높고, 전하 용량을 증대시킬 수 있는 용량 소자를 포함하는 반도체 장치를 제공한다. 슬림 베젤화를 달성한 반도체 장치를 제공한다. 기판 위의 트랜지스터와; 트랜지스터의 게이트 전극과 동일 표면 위에 제공되는 제1 도전막과; 트랜지스터의 한쌍의 전극과 동일 표면 위에 제공되는 제2 도전막과; 제1 도전막 및 제2 도전막과 전기적으로 접속하는 제1 투광성을 갖는 도전막을 포함한다. 제2 도전막은 트랜지스터의 게이트 절연막을 통하여 제1 도전막과 중첩하도록 형성한다.
Description
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명은 예를 들면, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다. 특히, 본 발명은 예를 들면, 산화물 반도체를 포함하는 반도체 장치, 표시 장치, 또는 발광 장치에 관한 것이다. 특히, 본 발명은 예를 들면, 트랜지스터를 포함하는 반도체 장치 및 그 제작 방법에 관한 것이다.
액정 표시 장치나 발광 표시 장치로 대표되는 플랫 패널 디스플레이의 대부분에 이용되고 있는 트랜지스터는 유리 기판 위에 제공된 어모퍼스 실리콘, 단결정 실리콘 또는 다결정 실리콘 등의 실리콘 반도체에 의해 형성되어 있다. 또한, 이 실리콘 반도체를 이용한 트랜지스터는 집적회로(IC) 등에도 이용되고 있다.
근년, 실리콘 반도체 대신에, 반도체 특성을 나타내는 금속 산화물을 트랜지스터에 이용하는 기술이 주목받고 있다. 단, 본 명세서 중에서는 반도체 특성을 나타내는 금속 산화물을 산화물 반도체라고 부르기로 한다.
예를 들면, 산화물 반도체로서 산화 아연, 또는 In-Ga-Zn계 산화물을 이용한 트랜지스터를 제작하고, 이 트랜지스터를 표시 장치의 화소의 스위칭 소자 등에 이용하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
용량 소자는 한쌍의 전극의 사이에 유전체막이 제공되어 있고, 한쌍의 전극 중, 적어도 한쪽의 전극은 트랜지스터를 구성하는 게이트 전극, 소스 전극 또는 드레인 전극 등 차광성을 갖는 도전막으로 형성되어 있는 것이 많다.
액정 표시 장치에, 용량 소자의 용량값을 크게 할수록, 전계를 가한 상황에서 액정 소자의 액정 분자의 배향을 일정하게 유지할 수 있는 기간을 길게 할 수 있다. 정지 화상을 표시시키는 경우, 상기 기간을 길게 할 수 있는 것은 화상 데이터를 재기입하는 횟수를 저감할 수 있어, 소비 전력의 저감을 기대할 수 있다.
용량 소자의 전하 용량을 크게 하기 위해서는 용량 소자의 점유 면적을 크게, 구체적으로는 한쌍의 전극이 중첩하고 있는 면적을 크게 한다는 수단이 있다. 그러나, 액정 표시 장치에서 한쌍의 전극이 중첩되는 면적을 크게 하기 위해 차광성을 갖는 도전막의 면적을 크게 하면, 화소의 개구율이 저감되어, 화상의 표시 품위가 저하된다. 이러한 문제는 해상도가 높은 액정 표시 장치에서 특히 현저하다.
표시 장치의 표시 영역 이외의 면적의 축소화(슬림 베젤화)가 요구되고 있다.
따라서, 본 발명의 일 양태는 개구율이 높고, 또한 전하 용량을 증대시킬 수 있는 용량 소자를 포함하는 반도체 장치 등을 제공하는 것을 과제의 하나로 한다. 또한, 본 발명의 일 양태는 표시 불량이 저감된 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또한, 슬림 베젤화를 달성한 반도체 장치를 제공하는 것을 과제의 하나로 한다.
단, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 본 발명의 일 양태는 이러한 과제의 모두를 해결할 필요는 없는 것으로 한다. 이것들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터, 저절로 분명해지는 것이고, 명세서, 도면, 청구항 등의 기재로부터 이것들 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 양태는 기판 위의 트랜지스터와; 트랜지스터의 게이트 전극과 동일 표면 위에 제공되는 제1 도전막과; 트랜지스터의 한쌍의 전극과 동일 표면 위에 제공되는 제2 도전막과; 제1 도전막 및 제2 도전막과 전기적으로 접속하는 제1 투광성을 갖는 도전막을 포함하는 반도체 장치이다. 제2 도전막은 트랜지스터의 게이트 절연막을 통하여 제1 도전막과 중첩하는 반도체 장치이다.
단, 상기 구성에서, 기판 위의 제2 투광성을 갖는 도전막과; 트랜지스터를 덮고, 또한 제2 투광성을 갖는 도전막 위에 개구부가 제공된 산화물 절연막과; 산화물 절연막 위이며 개구부에서 제2 투광성을 갖는 도전막에 접촉하는 질화물 절연막과; 트랜지스터에 접속하고 개구부에서 오목부가 형성되는 제3 투광성을 갖는 도전막을 포함하고 있어도 좋다.
단, 트랜지스터는 기판 위에 형성되는 게이트 전극과, 게이트 전극에 접촉하는 게이트 절연막과, 게이트 절연막에 접촉하는 산화물 반도체막과, 산화물 반도체막에 접촉하는 한쌍의 도전막을 포함한다. 제2 투광성을 갖는 도전막은 게이트 절연막에 접촉한다.
산화물 반도체막은 제2 투광성을 갖는 도전막과 동일 표면 위에 형성된다.
제2 투광성을 갖는 도전막, 및 산화물 반도체막은 In, Ga, 혹은 Zn을 포함한다.
본 발명의 일 양태에 의해, 개구율이 높고, 또한 전하 용량을 증대시킬 수 있는 용량 소자를 포함하는 반도체 장치를 형성할 수 있다. 본 발명의 일 양태에 의해, 표시 불량이 저감된 반도체 장치를 형성할 수 있다. 본 발명의 일 양태에 의해, 슬림 베젤화를 달성한 반도체 장치를 형성할 수 있다.
도 1의 (A) 및 도 1의 (B)는 반도체 장치의 한 형태를 설명하는 블럭도 및 회로도.
도 2는 반도체 장치의 한 형태를 설명하는 상면도.
도 3은 반도체 장치의 한 형태를 설명하는 단면도.
도 4의 (A) 내지 도 4의 (C)는 반도체 장치의 제작 방법의 한 형태를 설명하는 단면도.
도 5의 (A) 내지 도 5의 (C)는 반도체 장치의 제작 방법의 한 형태를 설명하는 단면도.
도 6의 (A) 내지 도 6의 (C)는 반도체 장치의 제작 방법의 한 형태를 설명하는 단면도.
도 7의 (A) 및 도 7의 (B)는 반도체 장치의 제작 방법의 한 형태를 설명하는 단면도.
도 8의 (A) 내지 도 8의 (C)는 반도체 장치의 제작 방법의 한 형태를 설명하는 단면도.
도 9는 반도체 장치의 한 형태를 설명하는 단면도.
도 10은 반도체 장치의 한 형태를 설명하는 단면도.
도 11의 (A) 내지 도 11의 (C)는 반도체 장치의 제작 방법의 한 형태를 설명하는 단면도.
도 12의 (A) 내지 도 12의 (C)는 반도체 장치의 제작 방법의 한 형태를 설명하는 단면도.
도 13은 반도체 장치의 한 형태를 설명하는 단면도.
도 14는 반도체 장치의 한 형태를 설명하는 단면도.
도 15는 반도체 장치의 한 형태를 설명하는 단면도.
도 16의 (A) 내지 도 16의 (C)는 반도체 장치의 제작 방법의 한 형태를 설명하는 단면도.
도 17의 (A) 내지 도 17의 (C)는 반도체 장치의 제작 방법의 한 형태를 설명하는 단면도.
도 18의 (A) 및 도 18의 (B)는 트랜지스터의 한 형태를 설명하는 단면도.
도 19는 트랜지스터의 한 형태를 설명하는 단면도.
도 20은 트랜지스터의 한 형태를 설명하는 단면도.
도 21은 트랜지스터의 한 형태를 설명하는 단면도.
도 22는 트랜지스터의 한 형태를 설명하는 단면도.
도 23의 (A) 및 도 23의 (B)는 산화물 반도체의 극미 전자선 회절 패턴을 나타내는 도면.
도 24의 (A) 내지 도 24의 (C)는 본 발명의 일 양태인 반도체 장치를 포함한 전자기기를 설명하는 도면.
도 25의 (A) 내지 도 25의 (C)는 본 발명의 일 양태인 반도체 장치를 포함한 전자기기를 설명하는 도면.
도 26은 비교예 액정 표시 장치의 단면도.
도 27의 (A) 내지 도 27의 (B)는 비교예 액정 표시 장치의 개구부 주변의 레이아웃도.
도 28은 비교예 액정 표시 장치의 레이아웃도.
도 29는 게이트 드라이버 회로의 전체도를 설명하는 도면.
도 30의 (A) 및 도 30의 (B)는 시프트 레지스터 유닛을 설명하는 도면.
도 31의 (A) 및 도 31의 (B)는 더미단(dummy stage)인 시프트 레지스터 유닛을 설명하는 도면.
도 32의 (A) 및 도 32의 (B)는 디멀티플렉서를 설명하는 도면.
도 33의 (A) 및 도 33의 (B)는 디멀티플렉서를 설명하는 도면.
도 34는 버퍼를 설명하는 도면.
도 35의 (A) 및 도 35의 (B)는 다른 시프트 레지스터 유닛을 설명하는 도면.
도 36의 (A) 및 도 36의 (B)는 다른 더미단인 시프트 레지스터 유닛을 설명하는 도면.
도 37의 (A) 및 도 37의 (B)는 다른 버퍼를 설명하는 도면.
도 38의 (A) 및 도 38의 (B)는 슬림 베젤화를 설명하는 도면.
도 39는 시프트 레지스터 유닛의 타이밍 차트.
도 40은 반도체 장치의 한 형태를 설명하는 단면도.
도 41은 반도체 장치의 한 형태를 설명하는 단면도.
도 42의 (A) 및 도 42의 (B)는 반도체 장치의 한 형태를 설명하는 단면도.
도 43의 (A) 및 도 43의 (B)는 구동 회로부의 레이아웃도.
도 44의 (A) 및 도 44의 (B)는 구동 회로부의 레이아웃도.
도 45의 (A) 및 도 45의 (B)는 액정 표시 장치의 단면 TEM상을 설명하는 도면.
도 46은 트랜지스터의 특성을 설명하는 도면.
도 47의 (A) 및 도 47의 (B)는 트랜지스터의 특성을 설명하는 도면.
도 2는 반도체 장치의 한 형태를 설명하는 상면도.
도 3은 반도체 장치의 한 형태를 설명하는 단면도.
도 4의 (A) 내지 도 4의 (C)는 반도체 장치의 제작 방법의 한 형태를 설명하는 단면도.
도 5의 (A) 내지 도 5의 (C)는 반도체 장치의 제작 방법의 한 형태를 설명하는 단면도.
도 6의 (A) 내지 도 6의 (C)는 반도체 장치의 제작 방법의 한 형태를 설명하는 단면도.
도 7의 (A) 및 도 7의 (B)는 반도체 장치의 제작 방법의 한 형태를 설명하는 단면도.
도 8의 (A) 내지 도 8의 (C)는 반도체 장치의 제작 방법의 한 형태를 설명하는 단면도.
도 9는 반도체 장치의 한 형태를 설명하는 단면도.
도 10은 반도체 장치의 한 형태를 설명하는 단면도.
도 11의 (A) 내지 도 11의 (C)는 반도체 장치의 제작 방법의 한 형태를 설명하는 단면도.
도 12의 (A) 내지 도 12의 (C)는 반도체 장치의 제작 방법의 한 형태를 설명하는 단면도.
도 13은 반도체 장치의 한 형태를 설명하는 단면도.
도 14는 반도체 장치의 한 형태를 설명하는 단면도.
도 15는 반도체 장치의 한 형태를 설명하는 단면도.
도 16의 (A) 내지 도 16의 (C)는 반도체 장치의 제작 방법의 한 형태를 설명하는 단면도.
도 17의 (A) 내지 도 17의 (C)는 반도체 장치의 제작 방법의 한 형태를 설명하는 단면도.
도 18의 (A) 및 도 18의 (B)는 트랜지스터의 한 형태를 설명하는 단면도.
도 19는 트랜지스터의 한 형태를 설명하는 단면도.
도 20은 트랜지스터의 한 형태를 설명하는 단면도.
도 21은 트랜지스터의 한 형태를 설명하는 단면도.
도 22는 트랜지스터의 한 형태를 설명하는 단면도.
도 23의 (A) 및 도 23의 (B)는 산화물 반도체의 극미 전자선 회절 패턴을 나타내는 도면.
도 24의 (A) 내지 도 24의 (C)는 본 발명의 일 양태인 반도체 장치를 포함한 전자기기를 설명하는 도면.
도 25의 (A) 내지 도 25의 (C)는 본 발명의 일 양태인 반도체 장치를 포함한 전자기기를 설명하는 도면.
도 26은 비교예 액정 표시 장치의 단면도.
도 27의 (A) 내지 도 27의 (B)는 비교예 액정 표시 장치의 개구부 주변의 레이아웃도.
도 28은 비교예 액정 표시 장치의 레이아웃도.
도 29는 게이트 드라이버 회로의 전체도를 설명하는 도면.
도 30의 (A) 및 도 30의 (B)는 시프트 레지스터 유닛을 설명하는 도면.
도 31의 (A) 및 도 31의 (B)는 더미단(dummy stage)인 시프트 레지스터 유닛을 설명하는 도면.
도 32의 (A) 및 도 32의 (B)는 디멀티플렉서를 설명하는 도면.
도 33의 (A) 및 도 33의 (B)는 디멀티플렉서를 설명하는 도면.
도 34는 버퍼를 설명하는 도면.
도 35의 (A) 및 도 35의 (B)는 다른 시프트 레지스터 유닛을 설명하는 도면.
도 36의 (A) 및 도 36의 (B)는 다른 더미단인 시프트 레지스터 유닛을 설명하는 도면.
도 37의 (A) 및 도 37의 (B)는 다른 버퍼를 설명하는 도면.
도 38의 (A) 및 도 38의 (B)는 슬림 베젤화를 설명하는 도면.
도 39는 시프트 레지스터 유닛의 타이밍 차트.
도 40은 반도체 장치의 한 형태를 설명하는 단면도.
도 41은 반도체 장치의 한 형태를 설명하는 단면도.
도 42의 (A) 및 도 42의 (B)는 반도체 장치의 한 형태를 설명하는 단면도.
도 43의 (A) 및 도 43의 (B)는 구동 회로부의 레이아웃도.
도 44의 (A) 및 도 44의 (B)는 구동 회로부의 레이아웃도.
도 45의 (A) 및 도 45의 (B)는 액정 표시 장치의 단면 TEM상을 설명하는 도면.
도 46은 트랜지스터의 특성을 설명하는 도면.
도 47의 (A) 및 도 47의 (B)는 트랜지스터의 특성을 설명하는 도면.
이하에서는 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태 및 실시예의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 실시형태 및 실시예에서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호 또는 동일한 해치 패턴을 다른 도면 간에 공통으로 이용하고 그 반복 설명은 생략한다.
단, 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 막의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일로 한정되지 않는다.
또한, 본 명세서에서 이용하는 "제1", "제2", "제3" 등의 용어는 구성 요소의 혼동을 피하기 위해 붙인 것이고, 수적으로 한정하는 것은 아니다. 따라서, 예를 들면, "제1"을 " 제2" 또는 "제3" 등과 적절히 치환하여 설명할 수 있다.
"소스"나 "드레인"의 기능은 회로 동작에서 전류의 방향이 변화하는 경우 등에는 서로 바뀌는 일이 있다. 따라서, 본 명세서에서는 "소스"나 "드레인"이라는 용어는 서로 치환하여 이용할 수 있는 것으로 한다.
단, 전압이란 2점 간에서의 전위차를 말하고, 전위는 어느 일점에서의 정전장 중에 있는 단위 전하가 갖는 정전 에너지(전기적인 위치 에너지)를 말한다. 단, 일반적으로, 어느 일점에서의 전위와 기준이 되는 전위(예를 들면 접지 전위)와의 전위차를, 간단히 전위 혹은 전압이라고 부르고, 전위와 전압이 동의어로서 이용되는 경우가 많다. 따라서, 본 명세서에서는 특별히 지정하는 경우를 제외하고, 전위를 전압이라고 바꾸어 읽어도 좋고, 전압을 전위라고 바꾸어 읽어도 좋은 것으로 한다.
본 명세서에서, 포토리소그래피 공정을 행한 후에 에칭 공정을 행하는 경우는 포토리소그래피 공정에서 형성한 마스크는 제거하는 것으로 한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 양태인 반도체 장치 및 그 제작 방법에 대하여 도면을 참조하여 설명한다.
도 1의 (A)에, 반도체 장치의 일례로서 액정 표시 장치를 나타낸다. 도 1의 (A)에 나타내는 액정 표시 장치는 화소부(101)와, 주사선 구동 회로(104)와, 신호선 구동 회로(106)와, 각각이 평행 또는 대략 평행하게 배치되고, 또한 주사선 구동 회로(104)에 의해 전위가 제어되는 m개의 주사선(107)과, 각각이 평행 또는 대략 평행하게 배치되고, 또한 신호선 구동 회로(106)에 의해 전위가 제어되는 n개의 신호선(109)을 포함한다. 또한, 화소부(101)는 매트릭스 형상으로 배치된 복수의 화소(301)를 포함한다. 주사선(107)에 의해, 각각이 평행 또는 대략 평행하게 배치된 용량선(115)이 제공된다. 용량선(115)은 신호선(109)을 따라, 각각이 평행 또는 대략 평행하게 배치되어 있어도 좋다. 주사선 구동 회로(104) 및 신호선 구동 회로(106)를 총괄하여 구동 회로부라고 하는 경우가 있다.
각 주사선(107)은 화소부(101)에서 m행 n열에 배치된 화소(301) 중 어느 행에 배치된 n개의 화소(301)와 전기적으로 접속된다. 각 신호선(109)은 m행 n열에 배치된 화소(301) 중 어느 열에 배치된 m개의 화소(301)에 전기적으로 접속된다. 단, m, n은 모두 1 이상의 정수(整數)이다. 각 용량선(115)은 m행 n열에 배치된 화소(301) 중 어느 행에 배치된 n개의 화소(301)와 전기적으로 접속된다. 단, 용량선(115)이 신호선(109)을 따라, 각각이 평행 또는 대략 평행하게 배치되어 있는 경우는 m행 n열에 배치된 화소(301) 중 어느 열에 배치된 m개의 화소(301)에 전기적으로 접속된다.
도 1의 (B)는 도 1의 (A)에 나타내는 액정 표시 장치의 화소(301)에 이용할 수 있는 회로 구성을 나타낸다.
도 1의 (B)에 나타내는 화소(301)는 액정 소자(132)와 트랜지스터(131_1)와 용량 소자(133_1)를 포함한다.
액정 소자(132)의 한쌍의 전극의 한쪽의 전위는 화소(301)의 사양에 따라 적절히 설정된다. 액정 소자(132)는 기입되는 데이터에 의해 배향 상태가 설정된다. 복수의 화소(301)의 각각에 포함되는 액정 소자(132)의 한쌍의 전극의 한쪽에 공통의 전위(common potential)를 인가해도 좋다. 또한, 각 행의 화소(301)마다 액정 소자(132)의 한쌍의 전극의 한쪽에 다른 전위를 공급해도 좋다. 또는 IPS 모드나 FFS 모드의 경우에는 액정 소자(132)의 한쌍의 전극의 한쪽을 용량선(CL)에 접속하는 것도 가능하다.
예를 들면, 액정 소자(132)를 포함하는 액정 표시 장치의 구동 방법으로서는, 다음 모드 중 어느 하나를 예로 들 수 있다: TN 모드, STN 모드, VA모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, MVA 모드, PVA(Patterned Vertical Alignment) 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 이용해도 좋다. 또한, 액정 표시 장치의 구동 방법으로서는 상술한 구동 방법 외에, ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등의 예를 포함한다. 단, 이것으로 한정되지 않고, 액정 소자 및 그 구동 방식으로서 다양한 것을 이용할 수 있다.
블루상(Blue Phase)을 나타내는 액정과 카이럴제를 포함하는 액정 조성물에 의해 액정 소자를 형성해도 좋다. 블루상을 나타내는 액정은 응답 속도가 1 msec 이하로 짧고, 광학적 등방성이기 때문에; 배향 처리가 불필요하고, 시야각 의존성이 작다.
m행 n번째열의 화소(301)에서, 트랜지스터(131_1)의 소스 전극 및 드레인 전극의 한쪽은 신호선(DL_n)에 전기적으로 접속되고, 다른 한쪽은 액정 소자(132)의 한쌍의 전극의 다른 한족에 전기적으로 접속된다. 트랜지스터(131_1)의 게이트 전극은 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(131_1)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기입을 제어하는 기능을 가진다.
용량 소자(133_1)의 한쌍의 전극의 한쪽은 전위가 공급되는 배선(이하, 용량선(CL))에 전기적으로 접속되고, 다른 한쪽은 액정 소자(132)의 한쌍의 전극의 다른 한쪽에 전기적으로 접속된다. 용량선(CL)의 전위의 값은 화소(301)의 사양에 따라 적절히 설정된다. 용량 소자(133_1)는 기입된 데이터를 유지하는 유지 용량으로서의 기능을 가진다. 단, 용량 소자(133_1)의 한쌍의 전극의 한쪽은 IPS 모드나 FFS 모드의 경우에는 액정 소자(132)의 한쌍의 전극의 한쪽에 전기적으로 접속되는 것도 가능하다.
예를 들면, 도 1의 (B)의 화소(301)를 포함하는 액정 표시 장치에서는 주사선 구동 회로(104)에 의해 각 행의 화소(301)를 순차 선택하고, 트랜지스터(131_1)를 온 상태로 하여 데이터 신호의 데이터를 기입한다.
데이터가 기입된 화소(301)는 트랜지스터(131_1)가 오프 상태가 됨으로써 유지 상태가 된다. 이것을 행마다 순차 행함으로써; 화상을 표시할 수 있다.
단, 본 명세서 등에서, 액정 소자를 이용한 액정 표시 장치의 일례로서는 투과형 액정 표시 장치, 반투과형 액정 표시 장치, 반사형 액정 표시 장치, 직시형 액정 표시 장치, 투사형 액정 표시 장치 등이 있다. 액정 소자의 일례로서는 액정의 광학적 변조 작용에 의해 광의 투과 또는 비투과를 제어하는 소자가 있다. 그 소자는 한쌍의 전극과 액정층을 포함한다. 액정의 광학적 변조 작용은 액정에 가해지는 전계(가로 방향의 전계, 세로 방향의 전계 또는 경사 방향의 전계를 포함함)에 의해 제어된다. 단, 구체적으로는 액정 소자의 일례로서는 다음과 같다: 네마틱 액정, 콜레스테릭 액정, 스멕틱 액정, 디스코틱 액정, 서모트로픽 액정, 리오트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC), 강유전 액정, 반강유전 액정, 주쇄형 액정, 측쇄형 고분자 액정, 바나나형 액정 등을 들 수 있다.
액정 표시 장치 대신에, 반도체 장치의 일례로서 표시 소자, 표시 장치, 발광 장치 등을 이용할 수 있다. 표시 소자, 표시 소자를 포함하는 장치인 표시 장치, 발광 소자, 및 발광 소자를 포함하는 장치인 발광 장치는 다양한 형태를 이용할 수 있고, 또는 다양한 소자를 포함할 수 있다. 표시 소자, 표시 장치, 발광 소자 또는 발광 장치의 일례로서는 LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, GLV(Grating Light Valve), PDP(Plasma Display panel), MEMS(Micro Electro Mechanical System), DMD(Digital Micromirror Device), DMS(Digital Micro Shutter), IMOD(Interferometic Modulator Display) 소자, 압전 세라믹 디스플레이, 카본 나노 튜브 등, 전기 자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 ㅍ포함한다. 전자 방출 소자를 갖는 표시 장치의 일례로서는 필드 이미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED：Surface-conductionElectron-emitter Display) 등을 포함한다. 전자 잉크 또는 전기 영동 소자를 갖는 표시 장치의 일례로서는 전자 페이퍼 등을 포함한다.
다음에, 화소(301)에 액정 소자를 이용한 액정 표시 장치의 구체적인 예에 대하여 설명한다. 여기에서는 도 1의 (B)에 나타내는 화소(301)의 상면도를 도 2에 나타낸다. 단, 도 2에서는 대향 전극 및 액정 소자를 생략한다.
도 2에서, 주사선으로서 기능하는 도전막(304c)은 신호선에 대략 직교하는 방향(도면 중 좌우 방향)으로 연장되어 제공되어 있다. 신호선으로서 기능하는 도전막(310d)은 주사선에 대략 직교하는 방향(도면 중 상하 방향)으로 연장되어 제공되어 있다. 용량선으로서 기능하는 도전막(310f)은 신호선과 평행 방향으로 연장되어 제공되어 있다. 단, 주사선으로서 기능하는 도전막(304c)은 주사선 구동 회로(104)(도 1의 (A) 참조)와 전기적으로 접속되어 있고, 신호선으로서 기능하는 도전막(310d) 및 용량선으로서 기능하는 도전막(310f)은 신호선 구동 회로(106)(도 1의 (A) 참조)에 전기적으로 접속되어 있다.
트랜지스터(103)는 주사선 및 신호선이 교차하는 영역에 제공되어 있다. 트랜지스터(103)는 게이트 전극으로서 기능하는 도전막(304c); 게이트 절연막(도 2에 도시하지 않음); 게이트 절연막 위에 형성된 채널 영역이 형성되는 산화물 반도체막(308b); 소스 전극 및 드레인 전극으로서 기능하는 도전막(310d), 도전막(310e)을 포함한다. 도전막(304c)은 주사선으로서도 기능하고, 산화물 반도체막(308b)과 중첩하는 영역이 트랜지스터(103)의 게이트 전극으로서 기능한다. 또한, 도전막(310d)은 신호선으로서도 기능하고, 산화물 반도체막(308b)과 중첩하는 영역이 트랜지스터(103)의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 도 2에서, 주사선은 상면 형상에서 단부가 산화물 반도체막(308b)의 단부보다 외측에 위치한다. 따라서, 주사선은 백 라이트 등의 광원으로부터의 광을 차단하는 차광막으로서 기능한다. 이 결과, 트랜지스터에 포함되는 산화물 반도체막(308b)에 광이 조사되지 않고, 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
도전막(310e)은 개구부(362c)에서, 화소 전극으로서 기능하는 투광성을 갖는 도전막(316b)과 전기적으로 접속되어 있다.
용량 소자(105)는 게이트 절연막 위에 형성되는 투광성을 갖는 도전막(308c)과, 화소 전극으로서 기능하는 투광성을 갖는 도전막(316b)과, 트랜지스터(103) 위에 형성되는 질화물 절연막으로 형성되는 유전체막으로 구성되어 있다. 즉, 용량 소자(105)는 투광성을 가진다. 또한, 용량 소자(105)는 개구부(362)에서 용량선으로서 기능하는 도전막(310f)과 접속되어 있다.
여기서, 투광성을 갖는 도전막(316b)은 도 2에 도시하는 바와 같이, 직사각형 모양인 것이 바람직하다. 단, 본 발명의 일 양태는 이것으로 한정되지 않는다. 예를 들면, 투광성을 갖는 도전막(316b)은 FFS 모드, IPS 모드, MVA 모드 등의 액정 표시 장치에 제공되는 화소 전극과 같이, 슬릿을 갖는 구조, 빗살 모양으로 하는 것이 가능하다.
이와 같이 용량 소자(105)는 투광성을 가지기 때문에, 화소(301) 내에 용량 소자(105)를 크게(대면적으로) 형성할 수 있다. 따라서, 개구율을 높이면서, 대표적으로는 55% 이상, 바람직하게는 60% 이상으로 하는 것이 가능함과 동시에, 전하 용량을 증대시킨 액정 표시 장치를 얻을 수 있다. 예를 들면, 해상도가 높은 액정 표시 장치에서는 화소의 면적이 작아져, 용량 소자의 면적도 작아진다. 따라서, 해상도가 높은 액정 표시 장치에서, 용량 소자에 축적되는 전하 용량이 작아진다. 그러나, 본 실시형태에 나타내는 용량 소자(105)는 투광성을 가지기 때문에, 상기 용량 소자를 화소에 제공함으로써, 각 화소에서 충분한 전하 용량을 얻으면서, 개구율을 높일 수 있다. 대표적으로는 화소 밀도가 200 ppi 이상, 또 300 ppi 이상인 고해상도의 액정 표시 장치에 적합하게 이용할 수 있다.
도 2에 나타내는 화소(301)는 주사선으로서 기능하는 도전막(304c)과 평행한 측과 비교하여 신호선으로서 기능하는 도전막(310d)과 평행한 측이 짧은 형상이며, 또한 용량선으로서 기능하는 도전막(310f)이 신호선으로서 기능하는 도전막(310d)과 평행한 방향으로 연장되어 제공되어 있다. 이 결과, 화소(301)에 차지하는 도전막(310f)의 면적을 저감하는 것이 가능하기 때문에, 개구율을 높일 수 있다. 또한, 용량선으로서 기능하는 도전막(310f)이 접속 전극을 이용하지 않고, 직접 투광성을 갖는 도전막(308c)과 접촉하기 때문에, 개구율을 더 높일 수 있다.
또한, 본 발명의 일 양태는 고해상도의 액정 표시 장치에서도, 개구율을 높일 수 있기 때문에, 백 라이트 등의 광원의 광을 효율적으로 이용할 수 있어, 액정 표시 장치의 소비 전력을 저감할 수 있다.
다음에, 도 2의 일점 쇄선 C-D 간에서의 단면도를 도 3에 나타낸다. 단, 도 3에서 주사선 구동 회로(104) 및 신호선 구동 회로(106)를 포함하는 구동 회로부(상면도를 생략함)의 단면도를 A-B에 나타낸다. 본 실시형태에서는 반도체 장치로서 세로 전계 방식의 액정 표시 장치에 대하여 설명한다.
본 실시형태에 나타내는 액정 표시 장치는 한쌍의 기판(기판(302)과 기판(342)) 사이에 액정 소자(322)가 제공되어 있다.
액정 소자(322)는 기판(302)의 상방의 투광성을 갖는 도전막(316b)과, 배향성을 제어하는 막(이하, 배향막(318), 배향막(352)이라고 함)과, 액정층(320)과, 도전막(350)을 포함한다. 단, 투광성을 갖는 도전막(316b)은 액정 소자(322)의 한쪽의 전극으로서 기능하고, 도전막(350)은 액정 소자(322) 다른 한쪽의 전극으로서 기능한다.
이와 같이, "액정 표시 장치"란, 액정 소자를 포함하는 장치를 말한다. 단, 액정 표시 장치는 복수의 화소를 구동시키는 구동 회로 등을 포함한다. 액정 표시 장치는 다른 기판 위에 제공된 제어 회로, 전원 회로, 신호 생성 회로, 및 백 라이트 모듈 등을 포함하여, 액정 모듈이라고 부르는 경우도 있다.
구동 회로부에서, 트랜지스터(102)는 게이트 전극으로서 기능하는 도전막(304a), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 채널 영역이 형성되는 산화물 반도체막(308a), 소스 전극 및 드레인 전극으로서 기능하는 도전막(310a), 도전막(310b)을 포함한다. 산화물 반도체막(308a)은 게이트 절연막 위에 제공된다. 또한, 도전막(310a), 도전막(310b) 위에는 절연막(312), 절연막(314)이 보호막으로서 제공되어 있다.
화소부에서, 트랜지스터(103)는 게이트 전극으로서 기능하는 도전막(304c), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 게이트 절연막 위에 형성된 채널 영역이 형성되는 산화물 반도체막(308b), 소스 전극 및 드레인 전극으로서 기능하는 도전막(310d), 도전막(310e)을 포함한다. 산화물 반도체막(308b)은 게이트 절연막 위에 제공된다. 또한, 도전막(310d), 도전막(310e) 위에는 절연막(312), 절연막(314)이 보호막으로서 제공되어 있다.
화소 전극으로서 기능하는 투광성을 갖는 도전막(316b)이 절연막(312) 및 절연막(314)에 제공된 개구부에서, 도전막(310e)과 접속한다.
또한, 용량 소자(105)는 한쪽의 전극으로서 기능하는 투광성을 갖는 도전막(308c), 유전체막으로서 기능하는 절연막(314), 다른 한쪽의 전극으로서 기능하는 투광성을 갖는 도전막(316b)을 포함한다. 투광성을 갖는 도전막(308c)은 게이트 절연막 위에 제공된다.
구동 회로부에서, 도전막(304a), 도전막(304c)과 동시에 형성된 도전막(304b), 및 도전막(310a), 도전막(310b), 도전막(310d), 도전막(310e)과 동시에 형성된 도전막(310c)은 투광성을 갖는 도전막(316b)과 동시에 형성된 투광성을 갖는 도전막(316a)과 접속된다.
도전막(304b) 및 투광성을 갖는 도전막(316a)은 절연막(306), 절연막(312), 절연막(305) 및 절연막(306)에 형성된 개구부에서 접속한다. 도전막(310c)과 투광성을 갖는 도전막(316a)은 절연막(312), 절연막(314), 절연막(305) 및 절연막(306)에 형성된 개구부에서 접속한다. 단, 본 실시형태에서는 절연막(314)은 질화물 절연막을 이용한다.
본 실시형태에서, 용량 소자(105)의 한쪽의 전극인 투광성을 갖는 도전막(308c)의 도전성을 높이기 위하여, 절연막(312)에 개구부를 제공한다. 이 개구부에서, 질화물 절연막으로 형성되는 절연막(314)과 접촉함으로써, 투광성을 갖는 도전막(308c)은 도전성이 높아진다. 도전성이 높아지는 이유에 대해서는 후에 상세하게 설명한다.
여기서, 도 3에 나타내는 표시 장치의 구성 요소에 대하여, 이하에 설명한다.
기판(302) 위에는 도전막(304a), 도전막(304b), 도전막(304c)이 형성되어 있다. 도전막(304a)은 구동 회로부의 트랜지스터의 게이트 전극으로서의 기능을 가진다. 도전막(304c)은 화소부(101)에 형성되고, 화소부의 트랜지스터의 게이트 전극으로서 기능한다. 도전막(304b)은 주사선 구동 회로(104)에 형성되어 도전막(310c)과 접속한다.
기판(302)의 재질 등에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 갖고 있을 필요가 있다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(302)으로서 이용해도 좋다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 이용해도 좋다. 또한, 이들 기판 위에 반도체 소자가 제공된 것을 기판(302)으로서 이용해도 좋다. 기판(302)으로서 유리 기판을 이용하는 경우, 다음의 크기를 갖는 유리 기판을 이용할 수 있다: 제6 세대(1500 mm×1850 mm), 제7 세대(1870 mm×2200 mm), 제8 세대(2200 mm×2400 mm), 제9 세대(2400 mm×2800 mm), 제10 세대(2950 mm×3400 mm) 등의 대면적 기판을 이용할 수 있다. 따라서, 대형의 액정 표시 장치를 제작할 수 있다.
또한, 기판(302)으로서 가요성 기판을 이용하여 가요성 기판 위에 직접 트랜지스터를 제공해도 좋다. 또는 기판(302)과 트랜지스터의 사이에 박리층을 제공해도 좋다. 박리층은 그 위에 소자부를 일부 혹은 전부 완성시킨 후, 기판(302)으로부터 분리하여, 다른 기판에 전재하는데 이용할 수 있다. 그 때, 트랜지스터는 내열성이 부족한 기판이나 가요성의 기판에도 전재할 수 있다.
도전막(304a), 도전막(304b), 도전막(304c)으로서는 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 금속 원소; 상술한 금속 원소를 성분으로 하는 합금이나; 상술한 금속 원소를 조합한 합금; 등을 이용하여 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나 또는 복수로부터 선택된 금속 원소를 이용해도 좋다. 도전막(304a), 도전막(304b), 도전막(304c)은 단층 구조이어도, 2층 이상의 적층 구조이어도 좋다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 2층 구조, 질화 티탄막 위에 티탄막을 적층하는 2층 구조, 질화 티탄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티탄막과 그 티탄막 위에 알루미늄막을 적층하고, 또한, 그 위에 티탄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소의 막, 또는 복수 조합한 합금막, 혹은 질화막을 이용해도 좋다.
도전막(304a), 도전막(304b), 도전막(304c)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 이용하여 형성할 수 있다. 상기 투광성을 갖는 도전성 재료와 상기 금속 원소의 적층 구조로 할 수도 있다.
또한, 도전막(304a), 도전막(304b), 도전막(304c)과 게이트 절연막의 일부로서 기능하는 절연막(305)과의 사이에, In-Ga-Zn계 산질화물 반도체막, In-Sn계 산질화물 반도체막, In-Ga계 산질화물 반도체막, In-Zn계 산질화물 반도체막, Sn계 산질화물 반도체막, In계 산질화물 반도체막, 금속 질화막(InN, ZnN 등) 등을 제공해도 좋다. 이러한 막은 5 eV 이상, 바람직하게는 5.5 eV 이상의 일 함수를 갖고, 산화물 반도체의 전자 친화력보다 큰 값이다. 따라서, 산화물 반도체를 포함한 트랜지스터의 문턱 전압을 플러스로 시프트할 수 있어, 소위 노멀리-오프 특성의 스위칭 소자를 실현할 수 있다. 예를 들면, In-Ga-Zn계 산질화물 반도체막을 이용하는 경우, 적어도 산화물 반도체막(308a), 산화물 반도체막(308b)보다 높은 질소 농도, 구체적으로는 7 원자% 이상의 In-Ga-Zn계 산질화물 반도체막을 이용한다.
기판(302), 및 도전막(304a), 도전막(304c), 도전막(304b) 위에는 절연막(305), 절연막(306)이 형성되어 있다. 절연막(305), 절연막(306)은 구동 회로부의 트랜지스터의 게이트 절연막, 및 화소부(101)의 트랜지스터의 게이트 절연막으로서의 기능을 가진다.
절연막(305)으로서는 예를 들면 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등의 질화물 절연막을 이용하여 형성하는 것이 바람직하다.
절연막(306)으로서는, 예를 들면 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn계 금속 산화물 등을 이용하면 좋고, 적층 또는 단층으로 형성한다. 절연막(306)으로서는 하프늄 실리케이트(HfSixOy), 질소가 첨가된 하프늄 실리케이트, 하프늄 알루미네이트(HfAlxOy), 질소가 첨가된 하프늄 알루미네이트, 산화 하프늄, 산화 이트륨 등의 high-k 재료를 이용하여 형성함으로써 트랜지스터의 게이트 누설을 저감할 수 있다.
절연막(305) 및 절연막(306)의 합계의 두께는 5 nm 이상 400 nm 이하, 보다 바람직하게는 10 nm 이상 300 nm 이하, 보다 바람직하게는 50 nm 이상 250 nm 이하로 하면 좋다.
절연막(306) 위에는 산화물 반도체막(308a), 산화물 반도체막(308b), 투광성을 갖는 도전막(308c)이 형성되어 있다. 산화물 반도체막(308a)은 도전막(304a)과 중첩하는 위치에 형성되어 구동 회로부의 트랜지스터의 채널 영역으로서 기능한다. 산화물 반도체막(308b)은 도전막(304c)과 중첩하는 위치에 형성되어 화소부의 트랜지스터의 채널 영역으로서 기능한다. 투광성을 갖는 도전막(308c)은 용량 소자(105)의 한쪽의 전극으로서 기능한다.
산화물 반도체막(308a), 산화물 반도체막(308b), 및 투광성을 갖는 도전막(308c)은 대표적으로는 In-Ga 산화물막, In-Zn 산화물막, In-M-Zn 산화물막(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)이 있다.
단, 산화물 반도체막(308a), 산화물 반도체막(308b), 및 투광성을 갖는 도전막(308c)이 In-M-Zn 산화물막일 때, In 및 M의 합을 100 atomic%로 했을 때, 다음과 같은 비율로 하는 것이 바람직하다: In 및 M의 원자수 비율은 바람직하게는 In이 25 atomic% 이상, M이 75 atomic% 미만; 더욱 바람직하게는 In이 34 atomic% 이상, M이 66 atomic% 미만으로 한다.
산화물 반도체막(308a), 산화물 반도체막(308b), 및 투광성을 갖는 도전막(308c)은 에너지 갭이 2 eV 이상, 바람직하게는 2.5 eV 이상, 보다 바람직하게는 3 eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 이용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
산화물 반도체막(308a), 산화물 반도체막(308b), 및 투광성을 갖는 도전막(308c)의 두께는 3 nm 이상 200 nm 이하, 바람직하게는 3 nm 이상 100 nm 이하, 더욱 바람직하게는 3 nm 이상 50 nm 이하로 한다.
산화물 반도체막(308a), 산화물 반도체막(308b), 및 투광성을 갖는 도전막(308c)으로서 In：Ga：Zn = 1：1：1 또는 3：1：2의 원자수비의 In-Ga-Zn 산화물을 이용할 수 있다. 단, 산화물 반도체막(308a), 산화물 반도체막(308b), 및 투광성을 갖는 도전막(308c)의 원자수비는 각각, 오차로서 상기의 원자수비의 ±20%의 변동을 포함한다.
산화물 반도체막(308a), 산화물 반도체막(308b), 및 투광성을 갖는 도전막(308c)은 모두, 게이트 절연막 위(여기에서는 절연막(306) 위)에 형성되지만, 불순물 농도가 다르다. 구체적으로는, 산화물 반도체막(308a), 산화물 반도체막(308b)과 비교하여, 투광성을 갖는 도전막(308c)의 불순물 농도가 높다. 예를 들면, 산화물 반도체막(308a), 산화물 반도체막(308b)에 포함되는 수소 농도는 5×1019 atoms/cm3 미만, 바람직하게는 5×1018 atoms/cm3 미만, 바람직하게는 1×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하, 더욱 바람직하게는 1×1016 atoms/cm3 이하이며, 투광성을 갖는 도전막(308c)에 포함되는 수소 농도는 8×1019 atoms/cm3 이상, 바람직하게는 1×1020 atoms/cm3 이상, 보다 바람직하게는 5×1020 atoms/cm3 이상이다. 산화물 반도체막(308a), 산화물 반도체막(308b)과 비교하여, 투광성을 갖는 도전막(308c)에 포함되는 수소 농도는 2배, 바람직하게는 10배 이상이다.
투광성을 갖는 도전막(308c)은 산화물 반도체막(308a), 산화물 반도체막(308b)보다 저항율이 낮다. 투광성을 갖는 도전막(308c)의 저항율이 산화물 반도체막(308a), 산화물 반도체막(308b)의 저항율의 1×10-8배 이상 1×10-1배 이하인 것이 바람직하고, 대표적으로는 1×10-3 Ωcm 이상 1×104 Ωcm 미만, 더욱 바람직하게는 저항율이 1×10-3 Ωcm 이상 1×10-1 Ωcm 미만이면 좋다.
산화물 반도체막(308a), 산화물 반도체막(308b)에서, 제14 족 원소의 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체막(308a), 산화물 반도체막(308b)에 있어서 산소 결손이 증가되어 n형화하게 된다. 따라서, 산화물 반도체막(308a), 산화물 반도체막(308b)에서의 실리콘이나 탄소의 농도(2차 이온 질량 분석법에 의해 얻어지는 농도)를 2×1018 atoms/cm3 이하, 바람직하게는 2×1017 atoms/cm3 이하로 한다.
또한, 산화물 반도체막(308a), 산화물 반도체막(308b)에서, 2차 이온 질량 분석법에 의해 얻어지는 알칼리 금속 또는 알칼리 토류 금속의 농도를 1×1018 atoms/cm3 이하, 바람직하게는 2×1016 atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토류 금속은 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있고, 트랜지스터의 오프 전류가 증대되는 경우가 있다. 따라서, 산화물 반도체막(308a), 산화물 반도체막(308b)의 알칼리 금속 또는 알칼리 토류 금속의 농도를 저감하는 것이 바람직하다.
또한, 산화물 반도체막(308a), 산화물 반도체막(308b)에 질소가 포함되어 있으면, 캐리어인 전자가 생기고 캐리어 밀도가 증가되어, n형화하기 쉽다. 이 결과, 질소가 포함되어 있는 산화물 반도체를 포함한 트랜지스터는 노멀리-온 특성이 되기 쉽다. 따라서, 상기 산화물 반도체막에서, 질소는 가능한 한 저감되어 있는 것이 바람직하고; 예를 들면, 2차 이온 질량 분석법에 의해 얻어지는 질소 농도는 5×1018 atoms/cm3 이하로 하는 것이 바람직하다.
산화물 반도체막(308a), 산화물 반도체막(308b)으로서는 캐리어 밀도가 낮은 산화물 반도체막을 이용한다. 예를 들면, 산화물 반도체막(308a), 산화물 반도체막(308b)은 캐리어 밀도가 1×1017 개/cm3 이하, 바람직하게는 1×1015 개/cm3 이하, 더욱 바람직하게는 1×1013 개/cm3 이하, 더욱 바람직하게는 1×1011 개/cm3 이하의 산화물 반도체막을 이용한다.
단, 이것들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성의 것을 이용하면 좋다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여, 산화물 반도체막(308a), 산화물 반도체막(308b)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
산화물 반도체막(308a), 산화물 반도체막(308b)은 절연막(306) 및 절연막(312) 등의, 산화물 반도체막과의 계면 특성을 향상시키는 것이 가능한 재료로 형성되는 막과 접촉하고 있다. 따라서, 산화물 반도체막(308a), 산화물 반도체막(308b)은 반도체로서 기능하고, 산화물 반도체막(308a), 산화물 반도체막(308b)을 포함하는 트랜지스터는 뛰어난 전기 특성을 가진다.
단, 산화물 반도체막(308a), 산화물 반도체막(308b)으로서 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체막을 이용함으로써, 뛰어난 전기 특성을 갖는 트랜지스터를 제작할 수 있어 바람직하다. 여기에서는 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있는 경우가 있다. 따라서, 채널 영역이 형성되는 상기 산화물 반도체막을 포함하는 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리-온이라고도 함)이 되는 일이 적은 경우가 있다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 전류가 현저히 작고; 채널 폭이 1×106 μm이고, 채널 길이(L)가 10μm의 소자인 경우에도, 소스 전극과 드레인 전극 간의 전압(드레인 전압)이 1 V에서 10 V의 범위에서, 오프 전류가 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13 A 이하라는 특성을 얻을 수 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 되는 경우가 있다. 산화물 반도체막의 트랩 준위에 포획된 전하는 소실되기까지 필요로 하는 시간이 길고, 마치 고정 전하와 같이 행동하는 경우가 있다. 따라서, 트랩 준위 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정이 되는 경우가 있다. 불순물로서는 수소, 질소, 알칼리 금속, 또는 알칼리 토류 금속 등을 포함한다.
한편, 투광성을 갖는 도전막(308c)은 개구부(362)(도 6의 (A) 참조)에서 질화물 절연막으로 형성되는 절연막(314)과 접촉한다. 절연막(314)은 외부로부터의 불순물, 예를 들면, 물, 알칼리 금속, 알칼리 토류 금속 등이 산화물 반도체막으로 확산되는 것을 막는 재료로 형성되는 막이며, 수소를 더 포함한다. 따라서, 절연막(314)의 수소가 산화물 반도체막(308a), 산화물 반도체막(308b)과 동시에 형성된 산화물 반도체막으로 확산되면, 이 산화물 반도체막에서 수소는 산소와 결합하여, 캐리어인 전자를 생성한다. 이 결과, 산화물 반도체막은 도전성이 높아져 도체로서 기능한다; 즉, 도전성이 높은 산화물 반도체막이라고도 할 수 있다. 여기에서는 산화물 반도체막(308a), 산화물 반도체막(308b)과 같은 재료를 주성분으로 하고, 또한 수소 농도가 산화물 반도체막(308a), 산화물 반도체막(308b)보다 높기 때문에, 도전성이 높여진 금속 산화물을, "투광성을 갖는 도전막(308c)"이라고 부른다.
산화물 반도체막(308a), 산화물 반도체막(308b), 및 투광성을 갖는 도전막(308c)은 예를 들면 비단결정 구조여도 좋다. 비단결정 구조는 예를 들면, 후술하는 CAAC-OS(CAxis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 후술하는 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에 있어서, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다. 단, 산화물 반도체막(308a), 산화물 반도체막(308b), 및 투광성을 갖는 도전막(308c)은 결정성이 같다.
단, 산화물 반도체막(308a), 산화물 반도체막(308b), 및 투광성을 갖는 도전막(308c)이 다음 중 2종 이상을 포함하는 혼합막이어도 좋다: 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 2종 이상을 포함하는 혼합막이어도 좋다. 혼합막은 예를 들면, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역의 어느 2종 이상의 영역을 갖는 경우가 있다. 또한, 혼합막은 예를 들면, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역의 적층 구조를 갖는 경우가 있다.
단, 본 발명의 실시형태의 일 양태는 이것으로 한정되지 않고, 투광성을 갖는 도전막(308c)은 경우에 따라서는 절연막(314)과 접촉하지 않은 것도 가능하다.
또한, 본 발명의 실시형태의 일 양태는 이것으로 한정되지 않고, 투광성을 갖는 도전막(308c)은 경우에 따라서는 산화물 반도체막(308a), 또는 산화물 반도체막(308b)과 다른 공정으로 형성되어도 좋다. 그 경우에는 투광성을 갖는 도전막(308c)은 산화물 반도체막(308a), 산화물 반도체막(308b)과 다른 재질을 포함하고 있어도 좋다. 예를 들면, 투광성을 갖는 도전막(308c)은 인듐 주석 산화물(이하, ITO라고 나타냄), 또는 인듐 아연 산화물 등을 포함해도 좋다.
본 실시형태에 나타내는 액정 표시 장치는 트랜지스터의 산화물 반도체막과 동시에, 용량 소자의 한쪽이 되는 전극을 형성한다. 또한, 화소 전극으로서 기능하는 투광성을 갖는 도전막을 용량 소자의 다른 한쪽의 전극으로서 이용한다. 따라서, 용량 소자를 형성하기 위하여, 새롭게 도전막을 형성하는 공정이 불필요하고, 액정 표시 장치의 제작 공정을 삭감할 수 있다. 또한, 용량 소자는 한쌍의 전극이 투광성을 갖는 도전막으로 형성되어 있기 때문에, 투광성을 가진다. 이 결과, 용량 소자의 점유 면적을 크게 하면서 화소의 개구율을 높일 수 있다.
도전막(310a), 도전막(310b), 도전막(310c), 도전막(310d), 도전막(310e)은 도전 재료로서 알루미늄, 티탄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 또는 텅스텐으로 이루어지는 단체 금속, 또는 이것을 주성분으로 하는 합금을 포함하는 단층 구조 또는 적층 구조를 갖도록 형성된다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 2층 구조, 텅스텐막 위에 티탄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티탄막 또는 질화 티탄막과 그 티탄막 또는 질화 티탄막 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 또한, 그 위에 티탄막 또는 질화 티탄막을 형성하는 3층 구조, 몰리브덴막 또는 질화 몰리브덴막과, 그 몰리브덴막 또는 질화 몰리브덴막 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 또한, 그 위에 몰리브덴막 또는 질화 몰리브덴막을 형성하는 3층 구조 등이 있다. 단, 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 이용해도 좋다.
도전막(310c)을 도전막(304b)과 중첩하도록 형성함으로써, 그만큼 베젤을 축소할 수 있기 때문에, 구동 회로부의 점유 면적을 저감할 수 있다. 따라서, 표시 장치의 슬림 베젤화를 도모할 수 있다.
절연막(306), 산화물 반도체막(308a), 산화물 반도체막(308b), 투광성을 갖는 도전막(308c), 및 도전막(310a), 도전막(310b), 도전막(310c), 도전막(310d), 도전막(310e) 위에는 절연막(312), 절연막(314)이 형성되어 있다. 절연막(312)은 절연막(306)과 마찬가지로, 산화물 반도체막과의 계면 특성을 향상시키는 것이 가능한 재료를 이용하는 것이 바람직하고, 산화물 절연막을 이용하여 형성할 수 있다. 여기에서는 절연막(312)으로서 절연막(312a), 절연막(312b)을 적층하여 형성한다.
절연막(312a)은 산소를 투과하는 산화물 절연막이다. 단, 절연막(312a)은 후에 형성하는 절연막(312b)을 형성할 때의 산화물 반도체막(308a), 산화물 반도체막(308b), 및 투광성을 갖는 도전막(308c)에 대한 대미지 완화막으로서도 기능한다.
절연막(312a)으로서는 두께가 5 nm 이상 150 nm 이하, 바람직하게는 5 nm 이상 50 nm 이하의 산화 실리콘, 산화 질화 실리콘 등을 이용할 수 있다. 단, 본 명세서 중에서, "산화 질화 실리콘막"이란, 그 조성으로서 질소보다 산소의 함유량이 많은 막을 가리키고, "질화 산화 실리콘막"이란, 그 조성으로서 산소보다 질소의 함유량이 많은 막을 가리킨다.
또한, 절연막(312a)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의해, 실리콘의 댕글링 본드에 유래하는 g = 2.001에서 나타나는 신호의 스핀 밀도가 3×1017 spins/cm3 이하인 것이 바람직하다. 이것은 절연막(312a)에 포함되는 결함 밀도가 많으면 상기 결함에 산소가 결합되어, 절연막(312a)에서의 산소의 투과량이 감소되기 때문이다.
또한, 절연막(312a)과 산화물 반도체막(308a), 산화물 반도체막(308b), 및 투광성을 갖는 도전막(308c)과의 계면에서의 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의해, 산화물 반도체막(308a), 산화물 반도체막(308b), 및 투광성을 갖는 도전막(308c)의 결함에 유래하는 g = 1.93에서 나타나는 신호의 스핀 밀도가 1×1017 spins/cm3 이하, 또 검출 하한 이하인 것이 바람직하다.
단, 절연막(312a)에서는 외부로부터 절연막(312a)에 들어온 산소가 모두 절연막(312a)의 외부로 이동하지 않고, 절연막(312a)에 머무르는 산소도 있다. 또한, 절연막(312a)에 산소가 들어감과 동시에, 절연막(312a)에 포함되는 산소가 절연막(312a)의 외부로 이동함으로써 절연막(312a)에서 산소의 이동이 생기는 경우도 있다.
절연막(312a)으로서 산소를 투과하는 산화물 절연막을 형성하면, 절연막(312a) 위에 제공되는 절연막(312b)으로부터 이탈하는 산소를, 절연막(312a)을 통하여 산화물 반도체막(308a), 산화물 반도체막(308b), 및 투광성을 갖는 도전막(308c)으로 이동시킬 수 있다.
절연막(312a)에 접촉하도록 절연막(312b)이 형성되어 있다. 절연막(312b)은 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막을 이용하여 형성한다. 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막은 가열에 의해 산소의 일부가 이탈한다. 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막은 TDS 분석에서, 산소 원자로 환산한 산소의 이탈량이 1.0×1018 atoms/cm3 이상, 바람직하게는 3.0×1020 atoms/cm3 이상인 산화물 절연막이다.
절연막(312b)으로서는 두께가 30 nm 이상 500 nm 이하, 바람직하게는 50 nm 이상 400 nm 이하의 산화 실리콘막, 산화 질화 실리콘막 등을 이용할 수 있다.
또한, 절연막(312b)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의해, 실리콘의 댕글링 본드에 유래하는 g = 2.001에서 나타나는 신호의 스핀 밀도가 1.5×1018 spins/cm3 미만, 바람직하게는 1×1018 spins/cm3 이하인 것이 좋다. 단, 절연막(312b)은 절연막(312a)과 비교하여 산화물 반도체막(308a), 산화물 반도체막(308b), 및 투광성을 갖는 도전막(308c)으로부터 떨어져 있기 때문에; 절연막(312a)보다 결함 밀도가 많아도 좋다.
절연막(314)으로서 산소, 수소, 물, 알칼리 금속, 알칼리 토류 금속 등의 블로킹 효과를 갖는 질화물 절연막을 제공함으로써, 산화물 반도체막(308a), 산화물 반도체막(308b), 및 투광성을 갖는 도전막(308c)으로부터의 산소의 외부로의 확산을 막을 수 있다. 질화물 절연막은 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등으로 형성된다.
단, 산소, 수소, 물, 알칼리 금속, 알칼리 토류 금속 등의 블로킹 효과를 갖는 질화물 절연막 위에, 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막을 제공해도 좋다. 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막으로서는 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등이 있다. 용량 소자의 전하 용량을 제어하기 위하여, 산소, 수소, 물, 알칼리 금속, 알칼리 토류 금속 등의 블로킹 효과를 갖는 질화물 절연막 위에 질화물 절연막 또는 산화물 절연막을 적절히 제공해도 좋다.
또한, 절연막(314) 위에는 투광성을 갖는 도전막(316a), 투광성을 갖는 도전막(316b)이 제공되어 있다. 투광성을 갖는 도전막(316a)은 개구부(364a)(도 6의 (C) 참조)에서 도전막(304b) 및 도전막(310c)과 전기적으로 접속된다. 즉, 도전막(304b) 및 도전막(310c)을 접속하는 접속 전극으로서 기능한다. 투광성을 갖는 도전막(316b)은 개구부(364b)(도 6의 (C) 참조)에서 도전막(310e)과 전기적으로 접속되어 화소의 화소 전극으로서의 기능을 가진다. 또한, 투광성을 갖는 도전막(316b)은 용량 소자의 한쌍의 전극의 한쪽으로서 기능할 수 있다.
도전막(304b) 및 도전막(310c)이 직접 접촉하는 접속 구조로 형성하기 위해서는, 도전막(310c)을 형성하기 전에, 절연막(305), 절연막(306)에 개구부를 형성하기 위해 패터닝을 행하여, 마스크를 형성할 필요가 있다. 그러나, 도 3과 같이, 투광성을 갖는 도전막(316a)에 의해, 도전막(304b) 및 도전막(310c)을 접속함으로써, 도전막(304b) 및 도전막(310c)이 직접 접촉하는 접속부를 형성할 필요가 없어진다. 따라서, 포토마스크를 1장 줄일 수 있다. 즉, 액정 표시 장치의 형성 공정을 삭감하는 것이 가능하다.
투광성을 갖는 도전막(316a), 투광성을 갖는 도전막(316b)으로서는 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, ITO, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 이용할 수 있다.
배향막(318)은 폴리이미드 등의 유기 수지를 이용하여 형성할 수 있다. 배향막(318)의 막두께는 40 nm 이상 100 nm 이하, 바람직하게는 50 nm 이상 90 nm 이하로 하는 것이 좋다. 이러한 막두께로 함으로써, 액정 재료의 프리틸트각을 크게 하는 것이 가능하다. 액정 재료의 프리틸트각을 크게 함으로써, 디스클리네이션(disclination)을 저감하는 것이 가능하다.
기판(342) 위에는 유색성을 갖는 막(이하, 유색막(346)이라고 함)이 형성되어 있다. 유색막(346)은 컬러 필터로서의 기능을 가진다. 유색막(346)에 인접하는 차광막(344)이 기판(342) 위에 형성된다. 차광막(344)은 블랙 매트릭스로서 기능한다. 유색막(346)은 반드시 제공할 필요는 없고, 예를 들면, 액정 표시 장치가 흑백인 경우 등에 의해, 유색막(346)을 제공하지 않는 구성으로 해도 좋다.
유색막(346)으로서는 특정 파장 대역의 광을 투과하는 유색막이면 좋고, 예를 들면, 적색의 파장 대역의 광을 투과하는 적색(R)의 컬러 필터, 녹색의 파장 대역의 광을 투과하는 녹색(G)의 컬러 필터, 청색의 파장 대역의 광을 투과하는 청색(B)의 컬러 필터 등을 이용할 수 있다.
차광막(344)으로서는 특정 파장 대역의 광을 차광하는 기능을 갖고 있으면 좋고, 금속막 또는 흑색 안료 등을 포함하는 유기 절연막 등을 이용할 수 있다.
유색막(346) 상에는 절연막(348)이 형성되어 있다. 절연막(348)은 평탄화층으로서의 기능, 또는 유색막(346)이 함유할 수 있는 불순물을 액정 소자측으로 확산하는 것을 억제하는 기능을 가진다.
절연막(348) 상에는 도전막(350)이 형성되어 있다. 도전막(350)은 화소부의 액정 소자가 갖는 한쌍의 전극의 다른 한쪽으로서의 기능을 가진다. 단, 투광성을 갖는 도전막(316a) 및 투광성을 갖는 도전막(316b) 위에는 배향막(318)이 형성되고, 도전막(350) 위에는 배향막(352)이 형성되어 있다.
투광성을 갖는 도전막(316a), 투광성을 갖는 도전막(316b)과 도전막(350)과의 사이에는 액정층(320)이 형성되어 있다. 액정층(320)은 시일재(도시하지 않음)를 이용하여, 기판(302)과 기판(342) 사이에 밀봉되어 있다. 시일재는 외부로부터의 수분 등이 들어가는 것을 억제하기 위하여, 무기 재료와 접촉하는 구성이 바람직하다.
투광성을 갖는 도전막(316a), 투광성을 갖는 도전막(316b)과 도전막(350) 사이에 액정층(320)의 두께(셀 갭이라고도 함)를 유지하는 스페이서를 제공해도 좋다.
도 3에 도시하는 액정 표시 장치에 나타내는 기판(302) 위에 제공된 소자부의 형성 방법에 대하여, 도 4의 (A) 내지 도 4의 (C), 도 5의 (A) 내지 도 5의 (C), 도 6의 (A) 내지 도 6의 (C), 및 도 7의 (A) 및 도 7의 (B)를 이용하여 설명한다. 여기에서는 기판(302) 위에 제공된 소자부로서는 기판(302)과 배향막(318)에 끼워진 영역을 가리킨다.
우선, 기판(302)을 준비한다. 여기에서는 기판(302)으로서 유리 기판을 이용한다.
다음에, 기판(302) 위에 도전막을 형성하고, 이 도전막을 원하는 영역에 가공함으로써, 도전막(304a), 도전막(304b), 도전막(304c)을 형성한다. 도전막(304a), 도전막(304b), 도전막(304c)의 형성은 원하는 영역에 제1 패터닝에 의해 마스크를 형성하고, 이 마스크에 덮이지 않은 영역을 에칭함으로써 형성할 수 있다(도 4의 (A) 참조).
도전막(304a), 도전막(304b), 도전막(304c)으로서는 대표적으로는 증착법, CVD법, 스퍼터링법, 스핀 코트법 등을 이용하여 형성할 수 있다.
다음에, 기판(302), 및 도전막(304a), 도전막(304b), 도전막(304c) 위에, 절연막(305)을 형성하고, 절연막(305) 위에 절연막(306)을 형성한다(도 4의 (A) 참조).
절연막(305) 및 절연막(306)은 스퍼터링법, CVD법 등에 의해 형성할 수 있다. 단, 절연막(305) 및 절연막(306)은 진공 중에서 연속하여 형성하면 불순물의 혼입이 억제되어 바람직하다.
다음에, 절연막(306) 위에 산화물 반도체막(307)을 형성한다(도 4의 (B) 참조).
산화물 반도체막(307)은 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어블레이션법 등을 이용하여 형성할 수 있다.
다음에, 산화물 반도체막(307)을 원하는 영역에 가공함으로써, 섬 형상의 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)을 형성한다. 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)의 형성은 원하는 영역에 제2 패터닝에 의한 마스크를 형성하고, 이 마스크에 덮이지 않은 영역을 에칭하여 형성할 수 있다. 에칭으로서는 드라이 에칭, 웨트 에칭, 또는 쌍방을 조합한 에칭을 이용할 수 있다(도 4의 (C) 참조).
이 후, 가열 처리를 행하여, 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)에 포함되는 수소, 물 등을 이탈시켜, 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)에 포함되는 수소 및 물을 저감해도 좋다. 이 결과, 고순도화된 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)을 형성할 수 있다. 이 가열 처리의 온도는 대표적으로는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하로 한다. 이 가열 처리의 온도를, 대표적으로는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 함으로써, 대면적 기판에서도 기판의 휨(warp)이나 수축(shrink)을 저감하는 것이 가능하고, 수율이 향상된다.
상기 가열 처리는 전기로, RTA 장치 등을 이용할 수 있다. RTA 장치를 이용함으로써, 단시간에 한하여, 기판의 변형점 이상의 온도로 열처리를 행할 수 있다. 따라서, 가열 처리 시간을 단축하는 것이 가능하고, 가열 처리 중의 기판의 휨을 저감하는 것이 가능하고, 대면적 기판에서 특히 바람직하다.
가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20 ppm 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기), 또는 희 가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 좋다. 상기 질소, 산소, 초건조 공기, 또는 희 가스에 수소, 물 등이 포함되지 않는 것이 바람직하다. 또한, 질소 또는 희 가스 분위기에서 가열 처리한 후, 산소 또는 초건조 공기 분위기에서 가열해도 좋다. 이 결과, 산화물 반도체막 내에 포함되는 수소, 물 등을 이탈시킴과 동시에, 산화물 반도체막 내에 산소를 공급할 수 있다. 이 결과, 산화물 반도체막 내에 포함되는 산소 결손량을 저감할 수 있다.
다음에, 절연막(306), 및 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d) 위에 도전막(309)을 형성한다(도 5의 (A) 참조).
도전막(309)은 예를 들면, 스퍼터링법을 이용하여 형성할 수 있다.
다음에, 도전막(309)을 원하는 영역에 가공함으로써, 도전막(310a), 도전막(310b), 도전막(310c), 도전막(310d), 도전막(310e)을 형성한다. 도전막(310a), 도전막(310b), 도전막(310c), 도전막(310d), 도전막(310e)은 원하는 영역에 제3 패터닝에 의한 마스크를 형성하고, 이 마스크에 덮이지 않은 영역을 에칭하여 형성할 수 있다(도 5의 (B) 참조).
단, 도전막(310c)을 도전막(304b)과 중첩하도록 형성함으로써, 짧은 거리에서 도전막(304b)과 도전막(310c)을, 투광성을 갖는 도전막(316a)을 통하여 전기적으로 접속할 수 있기 때문에; 구동 회로부의 점유 면적을 저감할 수 있다. 따라서, 표시 장치의 슬림 베젤화를 도모할 수 있다. 또한, 투광성을 갖는 도전막(316a)과 도전막(310c)의 접촉 면적을 넓게 함으로써, 접촉 저항을 저감할 수 있다.
다음에, 절연막(306), 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d), 및 도전막(310a), 도전막(310b), 도전막(310c), 도전막(310d), 도전막(310e) 위를 덮도록, 절연막(311a), 절연막(311b)이 적층된 절연막(311)을 형성한다(도 5의 (C) 참조).
단, 절연막(311a)을 형성한 후, 대기에 노출시키지 않고, 연속적으로 절연막(311b)을 형성하는 것이 바람직하다. 절연막(311a)을 형성한 후, 대기 개방하지 않고, 원료 가스의 유량, 압력, 고주파 전력 및 기판 온도 중 하나 이상을 조정하여, 절연막(311b)을 연속적으로 형성함으로써, 절연막(311a), 절연막(311b)에서의 계면의 대기 성분에 유래한 불순물 농도를 저감할 수 있음과 동시에, 절연막(311b)에 포함되는 산소를 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)으로 이동시키는 것이 가능하고; 따라서, 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)의 산소 결손량을 저감할 수 있다.
절연막(311a)로서는 다음의 조건에 의해, 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다: 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 400℃ 이하, 바람직하게는 200℃ 이상 370℃ 이하로 유지하여, 처리실에 원료 가스를 도입하고, 처리실 내의 압력을 20 Pa 이상 250 Pa 이하, 더욱 바람직하게는 100 Pa 이상 250 Pa 이하로 하고, 처리실 내에 제공되는 전극에 고주파 전력을 공급하는 조건에 의해, 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
절연막(311a)의 원료 가스로서는 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 이용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실란, 디실란, 트리실란, 불화 실란 등을 포함한다. 산화성 기체로서는 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
상기 조건을 이용함으로써, 절연막(311a)으로서 산소를 투과하는 산화물 절연막을 형성할 수 있다. 또한, 절연막(311a)을 제공함으로써, 후에 형성하는 절연막(311b)의 형성 공정에서, 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)에 대한 대미지 저감이 가능하다.
절연막(311a)은 다음의 조건에 의해, 절연막(311a)으로서 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다: 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 280℃ 이상 400℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 100 Pa 이상 250 Pa 이하로 하고, 처리실 내에 제공되는 전극에 고주파 전력을 공급하는 조건에 의해, 절연막(311a)으로서 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
상기 성막 조건에서, 기판 온도를 절연막(311a)의 성막 온도로 함으로써, 실리콘 및 산소의 결합력이 강해진다. 이 결과, 절연막(311a)로서 산소가 투과하여, 치밀하고, 또한 단단한 산화물 절연막, 대표적으로는 25℃에서 0.5 중량%의 불화 수소산에 대한 에칭 속도가 10 nm/분 이하, 바람직하게는 8 nm/분 이하인 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
상기 공정에서, 가열을 하면서 절연막(311a)을 형성하기 때문에; 상기 공정에서 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)에 포함되는 수소, 물 등을 이탈시킬 수 있다.
또한, 절연막(311a)을 형성하는 공정에서 가열하기 때문에, 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)이 노출된 상태에서의 가열 시간이 적다. 따라서, 가열 처리에 의한 산화물 반도체막으로부터의 산소의 이탈량을 저감할 수 있다. 즉, 산화물 반도체막 내에 포함되는 산소 결손량을 저감할 수 있다.
단, 처리실의 압력을 100 Pa 이상 250 Pa 이하로 함으로써, 절연막(311a)에 포함되는 물의 함유량이 적어지기 때문에; 트랜지스터의 전기 특성의 편차를 저감 함과 동시에, 문턱 전압의 변동을 억제할 수 있다.
또한, 처리실의 압력을 100 Pa 이상 250 Pa 이하로 함으로써, 절연막(311a)을 성막할 때에, 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)에 대한 대미지를 저감하는 것이 가능하고, 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)에 포함되는 산소 결손량을 저감할 수 있다. 특히, 절연막(311a) 또는 후에 형성되는 절연막(311b)의 성막 온도를 높게, 대표적으로는 220℃보다 높은 온도로 함으로써, 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)에 포함되는 산소의 일부가 이탈하여, 산소 결손이 형성되기 쉽다. 또한, 트랜지스터의 신뢰성을 높이기 위하여, 후에 형성하는 절연막(311b)의 결함량을 저감하기 위한 성막 조건을 이용하면, 산소 이탈량이 저감하기 쉽다. 이 결과, 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)의 산소 결손을 저감하는 것이 곤란한 경우가 있다. 그러나, 처리실의 압력을 100 Pa 이상 250 Pa 이하로 하고, 절연막(311a)의 성막 시의 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)에 대한 대미지를 저감함으로서, 절연막(311b)로부터의 적은 산소 이탈량에서도 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d) 중의 산소 결손을 저감하는 것이 가능하다.
단, 실리콘을 포함하는 퇴적성 기체에 대한 산화성 기체량을 100배 이상으로 함으로써, 절연막(311a)에 포함되는 수소 함유량을 저감하는 것이 가능하다. 이 결과, 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)에 혼입하는 수소량을 저감할 수 있기 때문에; 트랜지스터의 문턱 전압의 마이너스 시프트를 억제할 수 있다.
절연막(311b)으로서는 다음의 조건에 의해, 산화 실리콘막 또는 산화 질화 실리콘막을 형성한다: 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 280℃ 이하, 더욱 바람직하게는 200℃ 이상 240℃ 이하로 유지하고; 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 100 Pa 이상 250 Pa 이하, 더욱 바람직하게는 100 Pa 이상 200 Pa 이하로 하고; 처리실 내에 제공되는 전극에 0.17 W/cm2 이상 0.5 W/cm2 이하, 더욱 바람직하게는 0.25 W/cm2 이상 0.35 W/cm2 이하의 고주파 전력을 공급하는 조건에 의해, 산화 실리콘막 또는 산화 질화 실리콘막을 형성한다.
절연막(311b)의 원료 가스로서는 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 이용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는 실란, 디실란, 트리실란, 불화 실란 등을 포함한다. 산화성 기체로서는 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
절연막(311b)의 성막 조건으로서 상기 압력의 처리실에서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아져, 산소 라디칼이 증가하고, 원료 가스의 산화가 진행되기 때문에; 절연막(311b)내에서의 산소 함유량이 화학량론적 조성보다 많아진다. 그러나, 기판 온도가 상기 절연막(311b)의 성막 온도와, 실리콘과 산소의 결합력이 약하기 때문에, 가열에 의해 산소의 일부가 이탈한다. 따라서, 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하여, 가열에 의해 산소의 일부가 이탈하는 산화물 절연막을 형성할 수 있다. 또한, 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d) 위에 절연막(311a)이 제공되어 있다. 이 때문에, 절연막(311b)의 형성 공정에서, 절연막(311a)이 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)의 보호막이 된다. 이 결과, 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)에 대한 대미지를 저감하면서, 높은 파워 밀도의 고주파 전력을 이용하여 절연막(311b)을 형성할 수 있다.
단, 절연막(311b)의 성막 조건에서, 산화성 기체에 대한 실리콘을 포함하는 퇴적성 기체의 유량을 증가시킴으로써, 절연막(311b)의 결함량을 저감하는 것이 가능하다. 대표적으로는 ESR 측정에 의해, 실리콘의 댕글링 본드에 유래하는 g = 2.001에 나타나는 신호의 스핀 밀도가 6×1017 spins/cm3 미만, 바람직하게는 3×1017 spins/cm3 이하, 바람직하게는 1.5×1017 spins/cm3 이하인 결함량이 적은 산화물 절연막을 형성할 수 있다. 이 결과, 트랜지스터의 신뢰성을 높일 수 있다.
다음에, 가열 처리를 행한다. 이 가열 처리의 온도는 대표적으로는 150℃ 이상 기판 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하로 한다. 이 가열 처리의 온도를, 대표적으로는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 함으로써, 대면적 기판에서도 기판의 휨이나 수축을 저감하는 것이 가능하고, 수율이 향상된다.
이 가열 처리는 전기로, RTA 장치 등을 이용할 수 있다. RTA 장치를 이용함으로써, 단시간에 한하여, 기판의 변형점 이상의 온도로 열처리를 행할 수 있다. 따라서 가열 처리 시간을 단축할 수 있다.
가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20 ppm 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기), 또는 희 가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 좋다. 상기 질소, 산소, 초건조 공기, 또는 희 가스에 수소, 물 등이 포함되지 않는 것이 바람직하다.
상기 가열 처리에 의해, 절연막(311b)에 포함되는 산소의 일부를 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)으로 이동시켜, 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)에 포함되는 산소 결손을 저감하는 것이 가능하다. 이 결과, 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)에 포함되는 산소 결손량을 더욱 저감할 수 있다.
또한, 절연막(311a), 절연막(311b)에 물, 수소 등이 포함되는 경우, 물, 수소 등을 블로킹하는 기능을 갖는 절연막(313)을 후에 형성하고, 가열 처리를 행하면 절연막(311a), 절연막(311b)에 포함되는 물, 수소 등이 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)으로 이동하여, 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)에 결함이 생기게 된다. 그러나, 상기 가열에 의해, 절연막(311a), 절연막(311b)에 포함되는 물, 수소 등을 이탈시키는 것이 가능하고; 트랜지스터의 전기 특성의 편차를 저감함과 동시에, 문턱 전압의 변동을 억제할 수 있다.
단, 가열하면서 절연막(311b)을 절연막(311a) 위에 형성함으로써, 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)으로 산소를 이동시켜, 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)에 포함되는 산소 결손을 저감하는 것이 가능하기 때문에; 상기 가열 처리를 행하지 않아도 좋다.
또한, 도전막(310a), 도전막(310b), 도전막(310d), 도전막(310e)을 형성할 때, 도전막의 에칭에 의해, 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)은 대미지를 받아 산화물 반도체막(308a), 산화물 반도체막(308b)의 백 채널(산화물 반도체막(308a), 산화물 반도체막(308b)에서 게이트 전극으로서 기능하는 도전막(304a), 도전막(304c)과 대향하는 면과 반대측의 면)측에 산소 결손이 생긴다. 그러나, 절연막(311b)에 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막을 적용함으로써, 가열 처리에 의해 상기 백 채널 측에 생긴 산소 결손을 수복할 수 있다. 이것에 의해, 산화물 반도체막(308a), 산화물 반도체막(308b)에 포함되는 결함을 저감할 수 있기 때문에, 트랜지스터의 신뢰성을 향상시킬 수 있다.
단, 상기 가열 처리는 후에 형성되는 개구부(362)를 형성한 후에 행하여도 좋다.
다음에, 절연막(311)을 원하는 영역에 가공함으로써, 절연막(312), 및 개구부(362)를 형성한다. 절연막(311), 및 개구부(362)의 형성은 원하는 영역에 제4 패터닝에 의한 마스크를 형성하고, 이 마스크에 덮이지 않은 영역을 에칭함으로써, 형성할 수 있다(도 6의 (A) 참조). 단, 도전막(304b)과 중첩하는 영역의 절연막(311)의 일부에서도 에칭한다.
개구부(362)는 산화물 반도체막(308d)의 표면이 노출하도록 형성된다. 개구부(362)의 형성 방법으로서는 이것으로 한정되지 않고, 예를 들면, 드라이 에칭법을 포함한다. 또한, 개구부(362)의 형성 방법으로서는, 웨트 에칭법, 또는 드라이 에칭법과 웨트 에칭법을 조합한 형성 방법으로 해도 좋다.
다음에, 절연막(306), 절연막(312) 및 산화물 반도체막(308d) 위에 절연막(313)을 형성한다(도 6의 (B) 참조).
절연막(313)으로서는 외부로부터의 불순물, 예를 들면, 산소, 수소, 물, 알칼리 금속, 알칼리 토류 금속 등이 산화물 반도체막으로 확산되는 것을 막는 재료를 이용하여 형성하는 것이 바람직하고, 또한 수소를 포함하는 것이 바람직하고, 대표적으로는 질소를 포함하는 무기 절연 재료, 예를 들면 질화물 절연막을 이용하여 형성할 수 있다. 절연막(313)으로서는 예를 들면, CVD법을 이용하여 형성할 수 있다.
절연막(313)은 외부로부터의 불순물, 예를 들면, 물, 알칼리 금속, 알칼리 토류 금속 등이 산화물 반도체막으로 확산되는 것을 막는 재료로 형성되는 막이며, 또한 수소를 포함한다. 이 때문에, 절연막(313)의 수소가 산화물 반도체막(308d)으로 확산되면, 이 산화물 반도체막(308d)에서 수소는 산소와 결합하여, 캐리어인 전자가 생성된다. 이 결과, 산화물 반도체막(308d)은 도전성이 높아져, 투광성을 갖는 도전막(308c)이 된다.
상기 질화 실리콘막은 블록성을 높이기 위하여, 고온에서 성막되는 것이 바람직하고; 예를 들면 기판 온도 100℃ 이상 400℃ 이하, 보다 바람직하게는 300℃ 이상 400℃ 이하의 온도로 가열하여 성막하는 것이 바람직하다. 고온에서 성막하는 경우는 산화물 반도체막(308a), 산화물 반도체막(308b)으로서 이용하는 산화물 반도체로부터 산소가 이탈하여, 캐리어 농도가 상승하는 현상이 발생하는 경우가 있기 때문에; 이러한 현상이 발생하지 않는 온도로 한다.
다음에, 절연막(313), 절연막(312), 절연막(306), 및 절연막(305)을 원하는 영역에 가공함으로써, 절연막(314), 및 개구부(364a), 개구부(364b)를 형성한다. 또한, 절연막(314), 및 개구부(364a), 개구부(364b)는 원하는 영역에 제5 패터닝에 의한 마스크를 형성하고, 이 마스크에 덮이지 않은 영역을 에칭하여 형성할 수 있다(도 6의 (C) 참조).
개구부(364a)는 도전막(304a) 및 도전막(310c)의 표면이 노출하도록 형성한다. 개구부(364b)는 도전막(310e)이 노출하도록 형성한다.
개구부(364a), 개구부(364b)의 형성 방법으로서는 이것으로 한정되지 않고 예를 들면, 드라이 에칭법을 포함한다. 단, 개구부(364a), 개구부(364b)의 형성 방법으로서는, 웨트 에칭법, 또는 드라이 에칭법과 웨트 에칭법을 조합한 형성 방법으로 해도 좋다.
이와 같이 개구부(364a)를 형성함으로써, 후에 형성되는 개구부(364a), 절연막(305), 절연막(306), 도전막(310c) 위의 막의 피복성을 향상할 수 있다.
다음에, 개구부(364a), 개구부(364b)를 덮도록 절연막(314) 위에 투광성을 갖는 도전막(315)을 형성한다(도 7의 (A) 참조).
투광성을 갖는 도전막(315)으로서는 예를 들면, 스퍼터링법을 이용하여 형성할 수 있다.
다음에, 투광성을 갖는 도전막(315)을 원하는 영역에 가공함으로써, 투광성을 갖는 도전막(316a), 투광성을 갖는 도전막(316b)을 형성한다. 투광성을 갖는 도전막(316a), 투광성을 갖는 도전막(316b)의 형성은 원하는 영역에 제6 패터닝에 의한 마스크를 형성하고, 이 마스크에 덮이지 않은 영역을 에칭하여 형성할 수 있다(도 7의 (B) 참조).
이상의 공정으로 기판(302) 위에, 트랜지스터를 포함하는 화소부 및 구동 회로부를 형성할 수 있다. 본 실시형태에 나타내는 제작 공정에서는 제1 내지 제6 패터닝, 즉 6장의 마스크로 트랜지스터 및 용량 소자를 동시에 형성할 수 있다.
본 실시형태에서는 절연막(314)에 포함되는 수소를 산화물 반도체막(308d)으로 확산시켜, 산화물 반도체막(308d)의 도전성을 높였지만; 산화물 반도체막(308a), 산화물 반도체막(308b)을 마스크로 덮고, 산화물 반도체막(308d)에 불순물, 대표적으로는 수소, 붕소, 인, 주석, 안티몬, 희 가스 원소, 알칼리 금속, 알칼리 토류 금속 등을 첨가하여, 산화물 반도체막(308d)의 도전성을 높여도 좋다. 산화물 반도체막(308d)에 수소, 붕소, 인, 주석, 안티몬, 희 가스 원소 등을 첨가하는 방법으로서는 이온 도핑법, 이온 주입법 등이 있다. 한편, 산화물 반도체막(308d)에 알칼리 금속, 알칼리 토류 금속 등을 첨가하는 방법으로서는 이 불순물을 포함하는 용액을 산화물 반도체막(308d)에 노출하는 방법이 있다.
본 실시형태에서는 개구부(364a)만 일부가 계단 형상을 갖고 있지만, 이것에 한정되지 않고, 절연막(311)을 가공할 때, 개구부(364b)가 형성되는 영역의 절연막(311)도 에칭하고, 절연막(313) 형성 후의 개구부의 형성에서, 일부가 계단 형상을 갖는 개구부(364b)를 형성해도 좋다.
다음에, 기판(302)에 대향하여 제공되는 기판(342) 위에 형성된 소자부에 대하여, 이하 설명을 행한다. 여기에서는 기판(342) 위에 제공된 소자부로서는 기판(342)과 배향막(352)에 끼워진 영역을 가리킨다.
우선, 기판(342)을 준비한다. 기판(342)으로서는 기판(302)에 나타내는 재료를 원용할 수 있다. 다음에, 기판(342) 위에 차광막(344), 유색막(346)을 형성한다(도 8의 (A) 참조).
차광막(344) 및 유색막(346)은 다양한 재료를 이용하여, 인쇄법, 잉크젯법, 포토리소그래피 기술을 이용한 에칭 방법 등으로 각각 원하는 위치에 형성한다.
다음에, 차광막(344), 및 유색막(346) 위에 절연막(348)을 형성한다(도 8의 (B) 참조).
절연막(348)으로서는 예를 들면, 아크릴 수지, 에폭시 수지, 폴리이미드 등의 유기 절연막을 이용할 수 있다. 절연막(348)을 형성하는 것에 의해, 예를 들면, 유색막(346) 중에 포함되는 불순물 등을 액정층(320)측으로 확산하는 것을 억제할 수 있다. 단, 절연막(348)은 반드시 형성할 필요는 없다.
다음에, 절연막(348) 위에 도전막(350)을 형성한다(도 8의 (C) 참조). 도전막(350)으로서는 투광성을 갖는 도전막(315)에 나타내는 재료를 원용할 수 있다.
이상의 공정으로 기판(342) 위에 형성되는 구조를 형성할 수 있다.
다음에, 기판(302)과 기판(342) 위, 보다 자세하게는 기판(302) 위에 형성된 절연막(314), 투광성을 갖는 도전막(316a), 투광성을 갖는 도전막(316b)과 기판(342) 위에 형성된 도전막(350) 위에, 각각 배향막(318)과 배향막(352)을 형성한다. 배향막(318), 배향막(352)은 러빙법, 광 배향법 등을 이용하여 형성할 수 있다. 그 후, 기판(302)과 기판(342)과의 사이에 액정층(320)을 형성한다. 액정층(320)의 형성 방법으로서는 디스펜서법(적하법)이나, 기판(302)과 기판(342)을 부착시키고 나서 모세관 현상을 이용하여 액정을 주입하는 주입법을 이용할 수 있다.
이상의 공정으로, 도 3에 나타내는 액정 표시 장치를 제작할 수 있다.
실시형태 내에 개시된, 금속막, 반도체막, 무기 절연막 등 다양한 막은 스퍼터링법이나 플라즈마 CVD법에 의해 형성할 수 있지만, 다른 방법, 예를 들면, 열 CVD(Chemical Vapor Deposition)법에 의해 형성해도 좋다. 열 CVD법의 예로서 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용해도 좋다.
열 CVD법은 플라즈마를 사용하지 않는 성막 방법이기 때문에, 플라즈마 대미지에 의해 결함이 생성되는 일이 없다는 이점을 가진다.
열 CVD법은 원료 가스와 산화제를 동시에 체임버 내에 공급하고, 체임버 내를 대기압 또는 감압 하로 하고, 기판 근방 또는 기판 위에서 반응시켜, 기판 위에 퇴적시킴으로써 성막을 행하여도 좋다.
ALD법은 체임버 내를 대기압 또는 감압 하로 하고, 반응을 위한 원료 가스가 순차 체임버에 도입되어, 그 가스 도입의 순서를 반복함으로써 성막을 행하여도 좋다. 예를 들면, 각각의 스위칭 밸브(고속 밸브라고도 부름)를 전환하여 2종류 이상의 원료 가스를 순차로 체임버에 공급하고, 복수종의 원료 가스가 섞이지 않도록 제1 원료 가스와 동시 또는 그 후에 불활성 가스(아르곤, 혹은 질소 등) 등을 도입하고, 제2 원료 가스를 도입한다. 단, 동시에 불활성 가스를 도입하는 경우에는 불활성 가스는 캐리어 가스가 되고, 또한, 제2 원료 가스의 도입 시에도 동시에 불활성 가스를 도입해도 좋다. 또한, 불활성 가스를 도입하는 대신에 진공 배기에 의해 제1 원료 가스를 배출한 후, 제2 원료 가스를 도입해도 좋다. 제1 원료 가스가 기판의 표면에 흡착하여 제1 층을 성막하고; 나중에 도입되는 제2 원료 가스와 반응하여; 제2 층이 제1 층 위에 적층되어 박막이 형성된다. 이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수회 반복함으로써, 단차 피복성이 뛰어난 박막을 형성할 수 있다. 박막의 두께는 가스 도입 순서를 반복하는 횟수에 따라 조절할 수 있기 때문에; 정밀한 막두께 조절이 가능하고, 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법은 지금까지 기재한 실시형태에 개시된 금속막, 반도체막, 무기 절연막 등 다양한 막을 형성할 수 있다. 예를 들면, In-Ga-Zn-O막을 성막하는 경우에는 트리메틸인듐, 트리메틸갈륨, 및 디메틸아연을 이용한다. 단, 트리메틸인듐의 화학식은 In(CH3)3이다. 트리메틸갈륨의 화학식은 Ga(CH3)3이다. 디메틸아연의 화학식은 Zn(CH3)2이다. 이러한 조합에 한정되지 않고, 트리메틸갈륨 대신에 트리에틸갈륨(화학식 Ga(C2H5)3)을 이용할 수도 있고, 디메틸아연 대신에 디에틸아연(화학식 Zn(C2H5)2)를 이용할 수도 있다.
예를 들면, ALD를 이용하는 성막 장치에 의해 산화 하프늄막을 형성하는 경우에는 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄알콕시드 용액, 대표적으로는 테트라키스디메틸아미드하프늄(TDMAH))을 기화시킨 원료 가스와 산화제로서 오존(O3)의 2종류의 가스를 이용한다. 단, 테트라키스디메틸아미드하프늄의 화학식은 Hf[N(CH3)2]4이다. 다른 재료액으로서는 테트라키스(에틸메틸아미드)하프늄 등을 포함한다.
예를 들면, ALD를 이용하는 성막 장치에 의해 산화 알루미늄막을 형성하는 경우에는 용매와 알루미늄 전구체 화합물을 포함하는 액체(트리메틸알루미늄(TMA) 등)을 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 이용한다. 단, 트리메틸알루미늄의 화학식은 Al(CH3)3이다. 다른 재료액으로서는 트리스(디메틸아미드)알루미늄, 트리이소부틸알루미늄, 알루미늄 트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트) 등을 포함한다.
예를 들면, ALD를 이용하는 성막 장치에 의해 산화 실리콘막을 형성하는 경우에는 헥사클로로디실란을 피성막면에 흡착시키고, 흡착물에 포함되는 염소를 제거하고, 산화성 가스(O2, 일산화 이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들면, ALD를 이용하는 성막 장치에 의해 텅스텐막을 성막하는 경우에는 WF6 가스와 B2H6 가스를 순차 반복 도입하여 초기 텅스텐막을 형성하고, 그 후, WF6 가스와 H2 가스를 동시에 도입하여 텅스텐막을 형성한다. 단, B2H6 가스 대신에 SiH4 가스를 이용해도 좋다.
예를 들면, ALD를 이용하는 성막 장치에 의해 산화물 반도체막, 예를 들면 In-Ga-Zn-O막을 성막하는 경우에는 In(CH3)3 가스와 O3 가스를 순차 반복 도입하여 In-O층을 형성하고, 그 후, Ga(CH3)3 가스와 O3 가스를 동시에 도입하여 GaO층을 형성하고, 또한, 그 후 Zn(CH3)2 가스와 O3 가스를 동시에 도입하여 ZnO층을 형성한다. 단, 이들 층의 순서는 이 예에 한정되지 않는다. 이들 가스를 혼합하여 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성해도 좋다. 단, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 이용해도 좋지만, H를 포함하지 않는 O3 가스를 이용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스를 이용해도 좋다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 이용해도 좋다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스를 이용해도 좋다. 또한, Zn(CH3)2 가스를 이용해도 좋다.
본 실시형태는 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
＜변형예 1＞
실시형태 1에 있어서 개구부(364a)의 변형예에 대하여, 도 9를 이용하여 설명한다. 도 9는 도 3과 마찬가지로, A-B는 구동 회로부의 단면도이며, C-D는 화소부의 단면도이다.
도 3에서는 개구부(364a)에서는 투광성을 갖는 도전막(316a)이 도전막(304b) 위에만 제공되어 있었지만, 도 9에서는 개구부(364c)에서는 투광성을 갖는 도전막(316a)이 도전막(304b) 위뿐만 아니라, 기판(302) 위에도 접촉하고 있다. 이러한 구성으로 함으로써, 투광성을 갖는 도전막(316a)과 도전막(304b)의 접촉 면적을 넓게 하여, 접촉 저항을 저감할 수 있다.
도 9 중의 환 파선으로 둘러싸인 영역(370)의, 도전막(304b)의 다른 한쪽의 단부를 덮는 절연막, 절연막(여기에서는 게이트 절연막) 위의 도전막(310c), 도전막(304b) 및 도전막(310c)을 전기적으로 접속하는 도전막(여기에서는 투광성을 갖는 도전막(316a))으로 구성되는 구조는 반도체 장치의 단자부에도 응용할 수 있어 마찬가지로 접촉 저항을 저감할 수 있다.
＜변형예 2＞
실시형태 1에서 개구부(364a) 외의 변형예에 대하여, 도 10을 이용하여 설명한다. 도 10은 도 3과 마찬가지로, A-B는 구동 회로부의 단면도이며, C-D는 화소부의 단면도이다.
도 10은 절연막(314), 절연막(312), 절연막(306), 및 절연막(305)을 일괄적으로 에칭하여 개구부를 형성하고 있는 점이 도 3에 나타내는 단면도와 다르다.
여기서, 도 10에 나타내는 액정 표시 장치의 제작 방법에 대하여, 도 4의 (A) 내지 도 4의 (C), 도 5의 (A) 내지 도 5의 (C), 도 11의 (A) 내지 도 11의 (C), 및 도 12의 (A) 내지 도 12의 (C)를 이용하여 설명한다.
실시형태 1과 마찬가지로, 도 4의 (A) 내지 도 4의 (C) 및 도 5의 (A) 내지 도 5의 (C)의 공정을 거쳐, 도 11의 (A)에 도시하는 바와 같이, 기판(302) 위에, 게이트 전극으로서 기능하는 도전막(304a), 도전막(304b), 도전막(304c), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d), 도전막(310a), 도전막(310b), 도전막(310c), 도전막(310d), 도전막(310e), 및 절연막(311)을 형성한다. 상기 공정에서, 제1 패터닝 내지 제3 패터닝을 행하고, 각각 도전막(304a), 도전막(304b), 도전막(304c), 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d), 도전막(310a), 도전막(310b), 도전막(310c), 도전막(310d), 도전막(310e)을 형성한다.
다음에, 절연막(311)을 원하는 영역에 가공함으로써, 절연막(312), 및 개구부(362)를 형성한다. 절연막(311), 및 개구부(362)는 원하는 영역에 제4 패터닝에 의한 마스크를 형성하고, 이 마스크에 덮이지 않은 영역을 에칭하여 형성할 수 있다(도 11의 (B) 참조).
다음에, 절연막(312) 및 산화물 반도체막(308d) 위에 절연막(313)을 형성한다(도 11의 (C) 참조).
다음에, 절연막(313), 절연막(312), 절연막(306), 및 절연막(305)을 원하는 영역에 가공함으로써, 절연막(314), 및 개구부(364a), 개구부(364b)를 형성한다. 절연막(314), 및 개구부(364a), 개구부(364b)는 원하는 영역에 제5 패터닝에 의한 마스크를 형성하고, 이 마스크에 덮이지 않은 영역을 에칭하여 형성할 수 있다(도 12의 (A) 참조).
이와 같이 개구부(364a)를 제공함으로써 후에 형성되는 개구부(364a), 절연막(305), 절연막(306), 도전막(310c) 위의 막의 피복성을 향상할 수 있다.
다음에, 개구부(364a), 개구부(364b)를 덮도록 절연막(314) 위에 투광성을 갖는 도전막(315)을 형성한다(도 12의 (B) 참조).
다음에, 투광성을 갖는 도전막(315)을 원하는 영역에 가공함으로써, 투광성을 갖는 도전막(316a), 투광성을 갖는 도전막(316b)을 형성한다. 투광성을 갖는 도전막(316a), 투광성을 갖는 도전막(316b)의 형성은 원하는 영역에 제6 패터닝에 의한 마스크를 형성하고, 이 마스크에 덮이지 않은 영역을 에칭하여 형성할 수 있다(도 12의 (C) 참조).
이상의 공정으로 기판(302) 위에, 트랜지스터를 포함하는 화소부 및 구동 회로부를 형성할 수 있다. 본 실시형태에 나타내는 제작 공정에서는 제1 내지 제6 패터닝, 즉 6장의 마스크로, 트랜지스터 및 용량 소자를 동시에 형성할 수 있다.
＜변형예 3＞
여기에서는 실시형태 1에 나타내는 액정 표시 장치의 변형예에 대하여, 도 13을 이용하여 설명한다. 도 13은 도 3과 마찬가지로, A-B는 구동 회로부의 단면도이며, C-D는 화소부의 단면도이다.
도 13은 배향막(318) 아래에 평탄화막(317)을 갖는 점이 도 3에 나타내는 단면도와 다르다.
평탄화막(317)이란, 적어도 화소 전극으로서 기능하는 투광성을 갖는 도전막(316b)의 오목부에 충전되는 유기 수지막이다. 투광성을 갖는 도전막(316b)의 오목부이며, 또한 액정 표시 장치의 백 라이트가 투과하는 영역(즉 투광성을 갖는 도전막(308c)의 개구부에 제공되는 오목부)을 평탄화막(317)으로 충전함으로써; 배향막의 피형성 영역의 요철을 저감할 수 있다. 즉, 투광성을 갖는 도전막(316b) 위에 형성되는 배향막(318)의 요철을 저감할 수 있다. 단, 오목부의 깊이는 절연막(312)의 두께에 상당한다.
평탄화막(317)은 투광성을 갖는 것이 바람직하다. 단, 본 발명의 일 양태는 이것으로 한정되지 않는다. 예를 들면, 평탄화막(317)은 컬러 필터나, 블랙 매트릭스의 기능을 갖는 것도 가능하다. 예를 들면, 평탄화막(317)이 컬러 필터의 기능을 갖는 경우에는 예를 들면, 적색의 화소, 청색의 화소, 녹색의 화소에 맞추어, 색마다 유색성을 갖는 평탄화막(317)을 형성하면 좋다.
평탄화막(317)으로서는 아크릴 수지, 폴리이미드, 에폭시 수지 등의 유기 수지를 이용할 수 있다. 단, 평탄화막(317)은 두께를 바람직하게는 절연막(312)의 막두께 이상 1500 nm 이하, 바람직하게는 절연막(312)의 막두께 이상 1000 nm 이하로 한다. 평탄화막(317)의 두께를 절연막(312)의 두께 이상으로 함으로써, 투광성을 갖는 도전막(316b)의 오목부에 평탄화막(317)을 충전시키는 것이 가능하고; 따라서, 배향막(318)이 형성되는 영역의 요철을 저감할 수 있다. 단, 평탄화막(317)의 두께가 두꺼우면 액정층(320)의 배향을 제어할 때에, 화소 전극으로서 기능하는 투광성을 갖는 도전막(316b)에 인가하는 전압이 커져, 소비 전력이 높아지기 때문에, 평탄화막(317)의 두께는 1500 nm 이하가 바람직하다.
유기 수지를 이용하여 평탄화막(317)을 형성함으로써, 적어도 화소 전극으로서 기능하는 투광성을 갖는 도전막(316b)의 오목부를 평탄화막(317)으로 충전하는 것이 가능하고, 액정층(320)에 포함되는 액정 분자의 배향 편차를 저감하는 것이 가능하다.
평탄화막(317)으로서는, 스핀 코트법, 딥 코트법, 슬릿 코트법, 잉크젯법, 인쇄법 등의 습식법을 이용하여 형성함으로써, 평탄화막(317)이 형성되는 피형성 영역의 요철의 영향을 받지 않고, 표면이 평탄한 평탄화막(317)을 형성할 수 있다. 평탄화막(317)으로서 스핀 코트법, 딥 코트법, 슬릿 코트법을 이용하는 경우, 조성물을 도포한 후, 원하는 영역에 제7 패터닝에 의한 마스크를 형성하고, 이 마스크에 덮이지 않은 영역을 에칭함으로써, 평탄화막(317)을 형성할 수 있다.
본 변형예에 나타내는 액정 표시 장치는 화소 전극으로서 기능하는 투광성을 갖는 도전막(316b) 위에 평탄화막(317)을 포함하기 때문에, 투광성을 갖는 도전막(316b)의 오목부에 평탄화막(317)이 충전되고, 또한, 평탄화막(317)의 표면의 단차가 적다. 이 결과, 평탄화막(317) 위에 제공되는 배향막(318)의 표면의 요철이 완화되어, 액정의 배향 편차를 저감하는 것이 가능하다. 이 결과, 액정 표시 장치의 표시 불량을 저감할 수 있다.
＜변형예 4＞
여기에서는 실시형태 1에 나타내는 액정 표시 장치의 변형예에 대하여, 도 14를 이용하여 설명한다. 도 14는 도 3과 마찬가지로, A-B는 구동 회로부의 단면도이며, C-D는 화소부의 단면도이다.
도 14는 배향막(318)의 막두께를 크게 하여 화소부의 요철을 완화하고 있는 점이 도 3에 나타내는 단면도와 다르다.
단, 본 실시예에서는 화소부의 투광성을 갖는 도전막(316b) 위의 배향막(318)은 절연막(312)에 의해 생기는 투광성을 갖는 도전막(316b)의 오목부(360)를 완전히 묻고 있지만 이것에 한정되지 않고, 배향막(318)이 완만하게 형성되어 오목부(360)의 일부가 매장되어 있는 구성으로 해도 좋다.
＜변형예 5＞
화소(301)에 액정 소자를 이용한 액정 표시 장치의 변형예에 대하여 설명한다. 도 3, 도 9, 도 10, 도 13, 및 도 14에 나타내는 액정 표시 장치에서, 투광성을 갖는 도전막(308c)은 절연막(314)과 접촉하고 있지만, 절연막(305)과 접촉하는 구조로 할 수 있다. 이 경우, 도 6의 (A) 내지 도 6의 (C)에 도시하는 바와 같은 개구부(362)를 제공할 필요가 없기 때문에, 투광성을 갖는 도전막(316a), 투광성을 갖는 도전막(316b) 표면의 단차를 저감하는 것이 가능하다. 따라서, 액정층(320)에 포함되는 액정 재료의 배향의 불규칙을 저감하는 것이 가능하다. 콘트라스트가 높은 액정 표시 장치를 제작할 수 있다.
이러한 구조를 얻기 위해서는 도 4의 (B)에서, 산화물 반도체막(307)을 형성하기 전에, 절연막(306)을 선택적으로 에칭함으로써, 절연막(305)의 일부를 노출시키면 좋다.
＜변형예 6＞
여기에서는 실시형태 1에 나타내는 액정 표시 장치의 변형예에 대하여, 도 15, 도 16의 (A) 내지 도 16의 (C), 및 도 17의 (A) 내지 도 17의 (C)를 이용하여 설명한다. 도 15에서, A-B에 구동 회로부의 단면도를 나타내고, C-D에 화소부의 단면도를 나타낸다. 단, 여기에서는 실시형태 1을 이용하지만, 적절히 각 변형예에, 본 변형예를 적용할 수 있다.
도 15에 나타내는 액정 표시 장치는 실시형태 1에 나타내는 액정 표시 장치와 비교하여, 채널 보호형의 트랜지스터를 이용하고 있는 점이 다르다.
구동 회로부에서, 트랜지스터(102)는 게이트 전극으로서 기능하는 도전막(304a), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 채널 영역이 형성되는 산화물 반도체막(308a), 소스 전극 및 드레인 전극으로서 기능하는 도전막(310a), 도전막(310b)을 포함한다. 산화물 반도체막(308a) 형성 후, 도전막(310a), 도전막(310b)의 형성 전에, 채널 보호막으로서 기능하는 절연막(312)이 제공된다. 또한, 도전막(310a), 도전막(310b), 도전막(310c) 위에는 절연막(314)이 보호막으로서 제공되어 있다.
화소부에서, 트랜지스터(103)는 게이트 전극으로서 기능하는 도전막(304c), 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306), 게이트 절연막 위에 형성된 채널 영역이 형성되는 산화물 반도체막(308b), 소스 전극 및 드레인 전극으로서 기능하는 도전막(310d), 도전막(310e)을 포함한다. 산화물 반도체막(308b) 형성 후, 도전막(310d), 도전막(310e)의 형성 전에, 채널 보호막으로서 기능하는 절연막(312)이 제공된다. 또한, 도전막(310d), 도전막(310e) 위에는 절연막(314)이 보호막으로서 제공되어 있다.
화소 전극으로서 기능하는 투광성을 갖는 도전막(316b)이 절연막(314)에 제공된 개구부에서 도전막(310e)과 접속한다.
또한, 용량 소자(105)는 한쪽의 전극으로서 기능하는 투광성을 갖는 도전막(308c), 유전체막으로서 기능하는 절연막(314), 다른 한쪽의 전극으로서 기능하는 투광성을 갖는 도전막(316b)을 포함한다.
구동 회로부에서, 도전막(304a), 도전막(304c)과 동시에 형성된 도전막(304b)과, 도전막(310a), 도전막(310b), 도전막(310d), 도전막(310e)과 동시에 형성된 도전막(310c)은 투광성을 갖는 도전막(316b)과 동시에 형성된 투광성을 갖는 도전막(316a)과 접속된다.
본 변형예에서는 도전막(310a), 도전막(310b), 도전막(310d), 도전막(310e)을 에칭할 때, 산화물 반도체막(308a), 산화물 반도체막(308b)이 절연막(312)에 덮여 있다. 따라서, 도전막(310a), 도전막(310b), 도전막(310d), 도전막(310e)을 형성하는 에칭에 의해, 산화물 반도체막(308a), 산화물 반도체막(308b)은 대미지를 받지 않는다. 절연막(312)은 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막으로 형성된다. 이 때문에, 절연막(312)에 포함되는 산소의 일부를 산화물 반도체막(308a), 산화물 반도체막(308b)으로 이동시켜, 산화물 반도체막(308a), 산화물 반도체막(308b)에 포함되는 산소 결손량을 저감할 수 있다.
도 15에 나타내는 액정 표시 장치에 나타내는 기판(302) 위에 제공된 소자부의 제작 방법에 대하여, 도 4의 (A) 내지 도 4의 (C), 도 16의 (A) 내지 도 16의 (C), 및 도 17의 (A) 내지 도 17의 (C)를 이용하여 설명한다.
실시형태 1과 마찬가지로, 도 4의 (A) 내지 도 4의 (C)의 공정을 거쳐, 기판(302) 위에 게이트 전극으로서 기능하는 도전막(304a), 도전막(304b), 도전막(304c); 게이트 절연막으로서 기능하는 절연막(305) 및 절연막(306); 산화물 반도체막(308a); 산화물 반도체막(308b); 산화물 반도체막(308d)을 형성한다. 단, 상기 공정에서 제1 패터닝 및 제2 패터닝을 행하고, 각각 도전막(304a), 도전막(304b), 도전막(304c), 산화물 반도체막(308a), 산화물 반도체막(308b), 산화물 반도체막(308d)을 형성한다.
다음에, 실시형태 1과 마찬가지로 절연막(311a) 및 절연막(311b)이 적층된 절연막(311)을 형성한다(도 16의 (A) 참조).
이 후, 실시형태 1과 마찬가지로, 가열 처리를 행하여, 절연막(311)에 포함되는 산소의 일부를 산화물 반도체막(308a), 산화물 반도체막(308b)으로 이동시키고, 산화물 반도체막(308a), 산화물 반도체막(308b)에 포함되는 산소 결손량을 저감할 수 있다.
다음에, 절연막(311)을 원하는 영역에 가공함으로써, 산화물 반도체막(308a), 산화물 반도체막(308b) 위에 절연막(312)을 형성한다(도 16의 (B) 참조). 상기 공정에서, 절연막(312)과 같은 재료로 절연막(306)이 형성되는 경우, 절연막(306)의 일부가 에칭되어, 산화물 반도체막(308a), 산화물 반도체막(308b)에 덮여 있는 영역만 잔존한다. 단, 절연막(306) 및 절연막(312)의 형성은 원하는 영역에 제3 패터닝에 의한 마스크를 형성하고, 이 마스크에 덮이지 않은 영역을 에칭함으로써, 형성할 수 있다.
다음에, 절연막(305), 절연막(306), 산화물 반도체막(308a), 산화물 반도체막(308b) 위에 도전막을 형성한 후; 실시형태 1과 같은 공정을 거쳐 도전막(310a), 도전막(310b), 도전막(310c), 도전막(310d), 도전막(310e)을 형성한다(도 16의 (C) 참조). 도전막(310a), 도전막(310b), 도전막(310c), 도전막(310d), 도전막(310e)의 형성은 원하는 영역에 제4 패터닝에 의한 마스크를 형성하고, 이 마스크에 덮이지 않은 영역을 에칭함으로써, 형성할 수 있다.
다음에, 절연막(305), 절연막(312), 산화물 반도체막(308d), 도전막(310a), 도전막(310b), 도전막(310c), 도전막(310d), 도전막(310e) 위에 절연막(313)을 형성한다(도 17의 (A) 참조).
다음에, 변형예 2와 마찬가지로, 절연막(313)을 원하는 영역에 가공함으로써, 절연막(314), 및 개구부(384a), 개구부(384b)를 형성한다. 단, 절연막(314), 및 개구부(384a), 개구부(384b)는 원하는 영역에 제5 패터닝에 의한 마스크를 형성하고, 이 마스크에 덮이지 않은 영역을 에칭하여 형성할 수 있다(도 17의 (B) 참조).
이와 같이 개구부(384a)를 제공함으로써, 도전막(304b), 절연막(305), 도전막(310c) 위의 막의 피복성을 향상할 수 있다.
다음에, 실시형태 1과 마찬가지로, 개구부(384a), 개구부(384b)를 덮도록 절연막(314) 위에 투광성을 갖는 도전막을 형성한다. 다음에, 투광성을 갖는 도전막을 원하는 영역에 가공함으로써, 투광성을 갖는 도전막(316a), 투광성을 갖는 도전막(316b)을 형성한다. 투광성을 갖는 도전막(316a), 투광성을 갖는 도전막(316b)의 형성은 원하는 영역에 제6 패터닝에 의한 마스크를 형성하고, 이 마스크에 덮이지 않은 영역을 에칭하여 형성할 수 있다(도 17의 (C) 참조).
이상의 공정으로 기판(302) 위에, 트랜지스터를 포함하는 화소부 및 구동 회로부를 형성할 수 있다. 본 실시형태에 나타내는 제작 공정에서는 제1 내지 제6 패터닝, 즉 6장의 마스크로 트랜지스터, 및 용량 소자를 동시에 형성할 수 있다.
＜변형예 7＞
본 실시형태 및 변형예에서는 용량 소자(105)를 구성하는 한쌍의 전극으로서 투광성을 갖는 도전막(308c) 및 투광성을 갖는 도전막(316b)을 이용하고 있지만, 이 대신에, 도 40 및 도 41에 도시하는 바와 같이, 절연막(312) 및 절연막(314)의 사이에, 투광성을 갖는 도전막(325)을 형성하고, 절연막(314) 위에 투광성을 갖는 도전막(316d)을 형성하고, 투광성을 갖는 도전막(325) 및 투광성을 갖는 도전막(316d)을, 용량 소자(105)를 형성하는 한쌍의 전극으로서 이용할 수 있다.
또, 절연막(312) 위에, 아크릴 수지, 에폭시 수지, 폴리이미드 등의 유기 절연막을 형성해도 좋다. 아크릴계 수지 등의 유기 절연막은 평탄성이 높기 때문에, 투광성을 갖는 도전막(316a) 표면의 단차를 저감하는 것이 가능하다. 이 때문에, 액정층(320)에 포함되는 액정 재료의 배향의 불규칙을 저감하는 것이 가능하다. 또한, 콘트라스트가 높은 반도체 장치를 제작할 수 있다.
도 42의 (A)에 도시하는 바와 같이, 도전막(304b)과 도전막(310c)이 접촉하고; 절연막(314) 위에 평탄화막(317)을 형성하고; 평탄화막(317), 절연막(314), 절연막(312)에 개구부를 제공하고; 이 개구부를 통하여 도전막(310c)과 접촉하는 투광성을 갖는 도전막(326)을 형성하고; 평탄화막(317) 및 투광성을 갖는 도전막(326) 위에 절연막(324)을 형성하는 구성으로 해도 좋다. 또한, 도 42의 (B)에 도시하는 바와 같이, 절연막(314) 위에 평탄화막(317)을 형성하고, 평탄화막(317) 위에 투광성을 갖는 도전막(325)을 형성하고, 평탄화막(317) 및 투광성을 갖는 도전막(325) 위에 절연막(324)을 형성하고, 절연막(324) 위에 투광성을 갖는 도전막(316d)을 형성하고, 투광성을 갖는 도전막(325) 및 투광성을 갖는 도전막(316d)을, 용량 소자(105)를 형성하는 한쌍의 전극으로서 이용해도 좋다. 단, 절연막(324)은 절연막(314)과 같은 재료를 이용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에 나타내는 트랜지스터에 적용할 수 있는 변형예에 대하여 설명한다.
＜변형예 1: 하지 절연막＞
실시형태 1에 나타내는 트랜지스터(102), 트랜지스터(103)에서, 필요에 따라, 기판(302) 및 도전막(304a), 도전막(304b), 도전막(304c)의 사이에 하지 절연막을 제공할 수 있다. 하지 절연막의 재료로서는 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄, 산화 질화 알루미늄 등이 있다. 단, 하지 절연막의 재료로서 질화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄 등을 이용함으로써, 기판(302)으로부터 불순물, 대표적으로는 알칼리 금속, 물, 수소 등의 산화물 반도체막(308a), 산화물 반도체막(308b)으로의 확산을 억제할 수 있다.
하지 절연막은 스퍼터링법, CVD법 등에 의해 형성할 수 있다.
＜변형예 2: 게이트 절연막＞
실시형태 1에 나타내는 트랜지스터(102), 트랜지스터(103)에서, 필요에 따라, 게이트 절연막으로서 기능하는 절연막의 적층 구조를 변형할 수 있다. 여기에서는 트랜지스터(103)를 이용하여 설명한다.
도 18의 (A)에 도시하는 바와 같이, 게이트 절연막은 절연막(305) 및 절연막(306)이 게이트 전극으로서 기능하는 도전막(304c)측으로부터 순차로 적층된다.
도전막(304c)측에 질화물 절연막으로 형성되는 절연막(305)을 제공함으로써, 도전막(304c)으로부터의 불순물, 대표적으로는 수소, 질소, 알칼리 금속, 또는 알칼리 토류 금속 등이 산화물 반도체막(308b)으로 이동하는 것을 막을 수 있다.
또한, 산화물 반도체막(308b)측에 산화물 절연막으로 형성되는 절연막(306)을 제공함으로써, 절연막(306) 및 산화물 반도체막(308b) 계면에서의 결함 준위 밀도를 저감하는 것이 가능하다. 이 결과, 전기 특성의 열화가 적은 트랜지스터를 얻을 수 있다. 단, 절연막(306)으로서 절연막(312b)과 마찬가지로, 화학량론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막을 이용하여 형성하면, 절연막(306) 및 산화물 반도체막(308b) 계면에서의 결함 준위 밀도를 더욱 저감하는 것이 가능하기 때문에, 더욱 바람직하다.
도 18의 (A)에 도시하는 바와 같이, 절연막(305)은 결함이 적은 질화물 절연막(305a)과 수소 블로킹성이 높은 질화물 절연막(305b)이 도전막(304c)측으로부터 순차로 적층되는 적층 구조로 할 수 있다. 절연막(305)으로서 결함이 적은 질화물 절연막(305a)을 제공함으로써, 게이트 절연막의 절연 내압을 향상시킬 수 있다. 또한, 수소 블로킹성이 높은 질화물 절연막(305b)을 제공함으로써, 도전막(304c) 및 질화물 절연막(305a)으로부터의 수소가 산화물 반도체막(308b)으로 이동하는 것을 막을 수 있다.
도 18의 (A)에 나타내는 질화물 절연막(305a), 질화물 절연막(305b)의 형성 방법의 일례를 이하에 나타낸다. 먼저, 실란, 질소, 및 암모니아의 혼합 가스를 원료 가스로서 이용한 플라즈마 CVD법에 의해, 결함이 적은 질화 실리콘막을 질화물 절연막(305a)으로서 형성한다. 다음에, 원료 가스를, 실란 및 질소의 혼합 가스로 전환하여, 수소 농도가 적고, 또한 수소를 블로킹할 수 있는 질화 실리콘막을 질화물 절연막(305b)으로서 성막한다. 이러한 형성 방법에 의해, 결함이 적고, 또한 수소의 블로킹성을 갖는 질화물 절연막이 적층된 게이트 절연막을 형성할 수 있다.
도 18의 (B)에 도시하는 바와 같이, 절연막(305)은 불순물의 블로킹성이 높은 질화물 절연막(305c)과 결함이 적은 질화물 절연막(305a)과 수소 블로킹성이 높은 질화물 절연막(305b)이 도전막(304c)측으로부터 순차로 적층되는 적층 구조로 할 수 있다. 절연막(305)으로서 불순물의 블로킹성이 높은 질화물 절연막(305c)을 제공함으로써, 도전막(304c)으로부터의 불순물, 대표적으로는 수소, 질소, 알칼리 금속, 또는 알칼리 토류 금속 등이 산화물 반도체막(308b)으로 이동하는 것을 막을 수 있다.
도 18의 (B)에 나타내는 질화물 절연막(305a), 질화물 절연막(305b), 질화물 절연막(305c)의 제작 방법의 일례를 이하에 나타낸다. 처음에, 실란, 질소, 및 암모니아의 혼합 가스를 원료 가스로서 이용한 플라즈마 CVD법에 의해, 불순물의 블로킹성이 높은 질화 실리콘막을 질화물 절연막(305c)으로서 형성한다. 다음에, 암모니아의 유량의 증가시킴으로써, 결함이 적은 질화 실리콘막을 질화물 절연막(305a)으로서 형성한다. 다음에, 원료 가스를 실란 및 질소의 혼합 가스로 전환하여, 수소 농도가 적고, 또한 수소를 블로킹할 수 있는 질화 실리콘막을 질화물 절연막(305b)으로서 성막한다. 이러한 형성 방법에 의해, 결함이 적고, 또한 불순물의 블로킹성을 갖는 질화물 절연막이 적층된 절연막(305)을 형성할 수 있다.
＜변형예 3: 한쌍의 전극＞
실시형태 1에 나타내는 액정 표시 장치에서, 도전막(310a), 도전막(310b), 도전막(310c), 도전막(310d), 도전막(310e)에 이용할 수 있는 재료에 대하여 설명한다. 여기에서는 트랜지스터(103)를 이용하여 설명한다.
실시형태 1에 나타내는 트랜지스터(103)에 제공되는 도전막(310d), 도전막(310e)으로서 텅스텐, 티탄, 알루미늄, 구리, 몰리브덴, 크롬, 또는 탄탈 단체 혹은 합금 등의 산소와 반응하기 쉬운 도전 재료를 이용하는 것이 바람직하다. 이 결과, 산화물 반도체막(308b)에 포함되는 산소와 도전막(310d), 도전막(310e)에 포함되는 도전 재료가 반응하여, 산화물 반도체막(308b)에서, 산소 결손이 많은 영역이 형성된다. 또한, 산화물 반도체막(308b)에 도전막(310d), 도전막(310e)을 형성하는 도전 재료의 구성 원소의 일부가 혼입하는 경우도 있다. 이 결과, 도 19에 도시하는 바와 같이, 산화물 반도체막(308b)에서, 도전막(310d), 도전막(310e)과 접촉하는 영역 근방에, 저저항 영역(334a), 저저항 영역(334b)이 형성된다. 저저항 영역(334a), 저저항 영역(334b)은 도전막(310d), 도전막(310e)에 접촉하고, 또한 절연막(306)과, 도전막(310d), 도전막(310e)의 사이에 형성된다. 저저항 영역(334a), 저저항 영역(334b)은 도전성이 높기 때문에, 산화물 반도체막(308b)과 도전막(310d), 도전막(310e)과의 접촉 저항을 저감하는 것이 가능하고, 트랜지스터의 온 전류를 증대시키는 것이 가능하다.
또한, 도전막(310d), 도전막(310e)을, 상기 산소와 반응하기 쉬운 도전 재료와, 질화 티탄, 질화 탄탈, 루테늄 등의 산소와 반응하기 어려운 도전 재료와의 적층 구조로 해도 좋다. 이러한 적층 구조로 함으로써, 도전막(310d), 도전막(310e)과 산화물 반도체막(308b)과의 계면에서, 도전막(310d), 도전막(310e)의 산화를 막는 것이 가능하고, 도전막(310d), 도전막(310e)의 고저항화를 억제하는 것이 가능하다.
＜변형예 4: 산화물 반도체막＞
실시형태 1에 나타내는 트랜지스터(102), 트랜지스터(103)의 제작 방법에서, 도전막(310a), 도전막(310b), 도전막(310d), 도전막(310e)을 형성한 후, 산화물 반도체막(308a), 산화물 반도체막(308b)을 산소 분위기에서 발생시킨 플라즈마에 노출시켜, 산화물 반도체막(308a), 산화물 반도체막(308b)에 산소를 공급할 수 있다. 산화 분위기로서는 산소, 오존, 일산화 이질소, 이산화 질소 등의 분위기가 있다. 또한, 상기 플라즈마 처리에서, 기판(302)측에 바이어스를 인가하지 않은 상태에서 발생한 플라즈마에 산화물 반도체막(308a), 산화물 반도체막(308b)을 노출시키는 것이 바람직하다. 이 결과, 산화물 반도체막(308a), 산화물 반도체막(308b)에 대미지를 주지 않고, 또한 산소를 공급하는 것이 가능하고; 산화물 반도체막(308a), 산화물 반도체막(308b)에 포함되는 산소 결손량을 저감할 수 있다. 또한, 에칭 처리에 의해 산화물 반도체막(308a), 산화물 반도체막(308b)의 표면에 잔존하는 불순물, 예를 들면, 불소, 염소 등의 할로겐 등을 제거할 수 있다.
＜변형예 5: 산화물 반도체막＞
실시형태 1에 나타내는 트랜지스터(102), 트랜지스터(103)에서, 필요에 따라, 산화물 반도체막을 적층 구조로 할 수 있다. 여기에서는 트랜지스터(103)를 이용하여 설명한다.
도 20에 나타내는 트랜지스터는 절연막(306) 및 도전막(310d), 도전막(310e)의 사이에, 산화물 반도체막을 포함하는 다층막(336)이 형성되어 있다.
다층막(336)은 산화물 반도체막(336a) 및 산화물막(336b)을 포함한다. 즉, 다층막(336)은 2층 구조이다. 또한, 산화물 반도체막(336a)의 일부가 채널 영역으로서 기능한다. 또한, 다층막(336)에 접촉하도록, 절연막(312a)이 형성되고, 절연막(312a)에 접촉하도록 산화물막(336b)이 형성되어 있다. 즉, 산화물 반도체막(336a)과 절연막(312a)과의 사이에 산화물막(336b)이 제공되어 있다.
산화물막(336b)은 산화물 반도체막(336a)을 형성하는 원소의 일종 이상으로 포함되는 산화물막이다. 산화물막(336b)은 산화물 반도체막(336a)을 형성하는 원소의 일종 이상을 포함하기 때문에, 산화물 반도체막(336a)과 산화물막(336b)과의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 이 계면에서는 캐리어의 움직임이 저해되지 않기 때문에, 트랜지스터의 전계 효과 이동도가 높아진다.
산화물막(336b)은 대표적으로는 In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)이다. 산화물 반도체막(336a)보다 전도대의 하단의 에너지가 진공 준위에 가깝고, 대표적으로는 산화물막(336b)의 전도대의 하단의 에너지와, 산화물 반도체막(336a)의 전도대의 하단의 에너지와의 차이가 0.05 eV 이상, 0.07 eV 이상, 0.1 eV 이상, 또는 0.15 eV 이상, 또한 2 eV 이하, 1 eV 이하, 0.5 eV 이하, 또는 0.4 eV 이하이다. 즉, 산화물막(336b)의 전자 친화력과 산화물 반도체막(336a)의 전자 친화력과의 차이가 0.05 eV 이상, 0.07 eV 이상, 0.1 eV 이상, 또는 0.15 eV 이상, 또한 2 eV 이하, 1 eV 이하, 0.5 eV 이하, 또는 0.4 eV 이하이다.
산화물막(336b)은 In을 포함함으로써, 캐리어 이동도(전자 이동도)가 높아지기 때문에 바람직하다.
산화물막(336b)으로서 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf를 In보다 높은 원자수비로 가짐으로써, 이하의 효과를 갖는 경우가 있다: (1) 산화물막(336b)의 에너지 갭을 크게 한다; (2) 산화물막(336b)의 전자 친화력을 작게 한다; (3) 외부로부터의 불순물을 차폐한다; (4) 산화물 반도체막(336a)과 비교하여, 절연성이 높아진다; 및 (5) Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf는 산소와의 결합력이 강한 금속 원소이기 때문에, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf를 In보다 높은 원자수비로 가짐으로써, 산소 결손이 생기기 어려워진다.
산화물막(336b)이 In-M-Zn 산화물막일 때, In 및 M의 합을 100 atomic%로 했을 때, 다음과 같은 비율로 하는 것이 바람직하다: In 및 M의 원자수 비율은 바람직하게는 In이 50 atomic% 미만, M이 50 atomic% 이상; 더욱 바람직하게는 In이 25 atomic% 미만, M이 75 atomic% 이상으로 한다.
또한, 산화물 반도체막(336a) 및 산화물막(336b)이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)의 경우, 산화물 반도체막(336a)과 비교하여, 산화물막(336b)에 포함되는 M(Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)의 원자수비가 크고, 대표적으로는 산화물 반도체막(336a)에 포함되는 상기 원자와 비교하여, 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상 높은 원자수비이다.
또한, 산화물 반도체막(336a) 및 산화물막(336b)이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)인 경우, 산화물막(336b)을 In：M：Zn = x1：y1：z1[원자수비], 산화물 반도체막(336a)을 In：M：Zn = x2：y2：z2[원자수비]로 하면, y1/x1이 y2/x2보다 크고, 바람직하게는 y1/x1이 y2/x2보다 1.5배 이상이다. 더욱 바람직하게는 y1/x1이 y2/x2보다 2배 이상 크다. 보다 바람직하게는 y1/x1이 y2/x2보다 3배 이상 크다. 이 때, 산화물 반도체막에서, y1이 x1 이상이면, 상기 산화물 반도체막을 포함한 트랜지스터에 안정된 전기 특성을 부여할 수 있기 때문에 바람직하다. 단, y1이 x1의 3배 이상이 되면, 상기 산화물 반도체막을 포함한 트랜지스터의 전계 효과 이동도가 저하된다. 따라서, y1은 x1의 3배 미만이면 바람직하다.
예를 들면, 산화물 반도체막(336a)으로서 In：Ga：Zn = 1：1：1 또는 3：1：2의 원자수비의 In-Ga-Zn 산화물을 이용할 수 있다. 산화물막(336b)으로서 In：Ga：Zn = 1：3：n(n은 2 이상 8 이하의 정수), 1：6：m(m은 2 이상 10 이하의 정수), 또는 1：9：6의 원자수비의 In-Ga-Zn 산화물을 이용할 수 있다. 단, 산화물 반도체막(336a) 및 산화물막(336b)의 원자수비는 각각 오차로서 상기의 원자수비의 ±20%의 변동을 포함한다. 산화물 반도체막(336a)에서, Zn의 비율이 Ga 이상이면 CAAC-OS가 형성되기 쉽고 바람직하다.
산화물막(336b)은 후에 형성되는 절연막(312b)을 형성할 때의 산화물 반도체막(336a)으로의 대미지 완화막으로서도 기능한다.
산화물막(336b)의 두께는 3 nm 이상 100 nm 이하, 바람직하게는 3 nm 이상 50 nm 이하로 한다.
산화물막(336b)은 산화물 반도체막(336a)과 마찬가지로, 예를 들면 비단결정 구조여도 좋다. 비단결정 구조는 예를 들면, 후술하는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 후술하는 미결정 구조, 또는 비정질 구조를 포함한다.
단, 산화물 반도체막(336a) 및 산화물막(336b)에 의해, 다음의 2종 이상을 포함하는 혼합막을 구성해도 좋다: 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 2종 이상을 포함하는 혼합막을 구성해도 좋다. 또한, 혼합막은 예를 들면, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역의 적층 구조를 갖는 경우가 있다.
여기에서는 산화물 반도체막(336a) 및 절연막(312a)의 사이에, 산화물막(336b)이 제공되어 있다. 따라서, 산화물막(336b)과 절연막(312a)의 사이에서, 불순물 및 결함에 의해 트랩 준위가 형성되어도, 상기 트랩 준위와 산화물 반도체막(336a)과의 사이에는 편차가 있기 때문에, 산화물 반도체막(336a)을 흐르는 전자가 트랩 준위에 포획되기 어렵다. 따라서, 트랜지스터의 온 전류를 증대시키는 것이 가능함과 동시에, 전계 효과 이동도를 높일 수 있다. 트랩 준위에 전자가 포획되면, 이 전자가 마이너스의 고정 전하가 되어 버린다. 이 결과, 트랜지스터의 문턱 전압이 변동된다. 그러나, 산화물 반도체막(336a)과 트랩 준위와의 사이에 편차가 있기 때문에, 트랩 준위에서의 전자의 포획을 저감하는 것이 가능하고, 문턱 전압의 변동을 저감할 수 있다.
또한, 산화물막(336b)은 외부로부터의 불순물을 차폐하는 것이 가능하기 때문에, 외부로부터 산화물 반도체막(336a)으로 이동하는 불순물량을 저감하는 것이 가능하다. 또한, 산화물막(336b)은 산소 결손을 형성하기 어렵다. 이 결과, 산화물 반도체막(336a)에서의 불순물 농도 및 산소 결손량을 저감하는 것이 가능하다.
단, 산화물 반도체막(336a) 및 산화물막(336b)은 각 막을 단지 적층하는 것이 아니라 연속 접합(여기에서는 특히 전도대의 하단의 에너지가 각 막의 사이에서 연속적으로 변화하는 구조)이 형성되도록 제작한다. 즉, 각 막의 계면에서, 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 존재하지 않는 적층 구조로 한다. 만약, 적층된 산화물 반도체막(336a) 및 산화물막(336b)의 사이에 불순물이 혼재하고 있으면, 에너지 밴드의 연속성이 없어져 계면에서 캐리어가 트랩되거나 혹은 재결합하여, 소멸하게 된다.
연속 접합을 형성하기 위해서는 로드록실을 포함한 멀티 체임버 방식의 성막 장치(스퍼터링 장치)를 이용하여 각 막을 대기에 노출시키지 않고 연속하여 적층하는 것이 필요하다. 스퍼터링 장치에서의 각 체임버는 산화물 반도체막에 있어 불순물이 되는 물 등을 가능한 한 제거하기 위하여 크라이오 펌프와 같은 흡착식의 진공 배기 펌프를 이용하여 고진공 배기(5×10-7 Pa 내지 1×10-4 Pa 정도까지)하는 것이 바람직하다. 또는 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 체임버 내에 기체, 특히 탄소 또는 수소를 포함하는 기체가 역류하지 않게 해 두는 것이 바람직하다.
도 20에서, 다층막(336)을 산화물 반도체막(336a) 및 산화물막(336b)의 2층 구조로 했지만; 절연막(306)과 산화물 반도체막(336a)의 사이에 산화물막(336b)과 같은 막을 더 형성하는 3층 구조로 해도 좋다. 이 경우, 절연막(306) 및 산화물 반도체막(336a)의 사이에 제공되는 산화물막의 막두께는 산화물 반도체막(336a)보다 작으면 바람직하다. 산화물막의 두께를 1 nm 이상 5 nm 이하, 바람직하게는 1 nm 이상 3 nm 이하로 함으로써, 트랜지스터의 문턱 전압의 변동량을 저감하는 것이 가능하다.
＜변형예 6: 산화물 반도체막＞
변형예 5에서, 산화물 반도체막을 포함하는 다층막의 구조를 적절히 변형할 수 있다. 여기에서는 트랜지스터(103)를 이용하여 설명한다.
도 21에 도시하는 바와 같이, 절연막(306) 및 절연막(312a)의 사이에, 산화물 반도체막을 포함하는 다층막(336)이 형성되어 있다.
다층막(336)은 절연막(306) 및 도전막(310d), 도전막(310e)의 사이에 형성되는 산화물 반도체막(336a)과 산화물 반도체막(336a), 및 도전막(310d), 도전막(310e) 위에 형성되는 산화물막(336b)을 포함한다. 또한, 산화물 반도체막(336a)의 일부가 채널 영역으로서 기능한다. 또한, 다층막(336)에 접촉하도록, 절연막(312a)이 형성되고, 절연막(312a)에 접촉하도록 산화물막(336b)이 형성되어 있다. 즉, 산화물 반도체막(336a)과 절연막(312a)과의 사이에, 산화물막(336b)이 제공되어 있다.
본 변형예에 나타내는 트랜지스터(103)는 도전막(310d), 도전막(310e)이 산화물 반도체막(336a)과 접촉하고 있기 때문에, 변형예 5에 나타내는 트랜지스터와 비교하여, 산화물 반도체막(336a)과 도전막(310d), 도전막(310e)과의 접촉 저항이 낮고, 온 전류가 향상된 트랜지스터이다.
또한, 본 변형예에 나타내는 트랜지스터(103)는 도전막(310d), 도전막(310e)이 산화물 반도체막(336a)과 접촉하고 있기 때문에, 산화물 반도체막(336a)과 도전막(310d), 도전막(310e)과의 접촉 저항을 증대시키지 않고, 산화물막(336b)을 두껍게 할 수 있다. 이와 같이 함으로써, 절연막(312b)을 형성할 때의 플라즈마 대미지 또는 절연막(312a), 절연막(312b)의 구성 원소의 혼입 등으로 생기는 트랩 준위가 산화물 반도체막(336a)과 산화물막(336b)과의 계면 근방에 형성되는 것을 억제할 수 있다. 즉, 본 변형예에 나타내는 트랜지스터는 온 전류의 향상, 및 문턱 전압의 변동량의 저감을 양립할 수 있다.
＜변형예 7: 트랜지스터의 구조＞
실시형태 1에 나타내는 트랜지스터(102), 트랜지스터(103)에서, 필요에 따라, 산화물 반도체막을 통하여 대향하는 복수의 게이트 전극을 제공할 수 있다. 여기에서는 트랜지스터(103)를 이용하여 설명한다.
도 22에 나타내는 트랜지스터(103)는 기판(302) 위에 형성되는 도전막(304c), 기판(302) 및 도전막(304c) 위에 형성되는 절연막(305) 및 절연막(306)과, 절연막(305) 및 절연막(306)을 통하여, 도전막(304c)과 중첩되는 산화물 반도체막(308b)과, 산화물 반도체막(308b)에 접촉하는 도전막(310d), 도전막(310e)을 포함한다. 또한, 절연막(306), 산화물 반도체막(308b), 및 도전막(310d), 도전막(310e) 위에는 절연막(312a) 및 절연막(312b)이 적층된 절연막(312), 및 절연막(314)이 형성된다. 또한, 절연막(312), 및 절연막(314)을 통하여 산화물 반도체막(308b)과 중첩하는 투광성을 갖는 도전막(316c)을 가진다.
도전막(304c) 및 투광성을 갖는 도전막(316c)은 산화물 반도체막(308b)을 통하여 대향한다. 도전막(304c) 및 투광성을 갖는 도전막(316c)은 게이트 전극으로서 기능한다. 투광성을 갖는 도전막(316c)은 투광성을 갖는 도전막(316b)과 동시에 형성함으로써, 공정수를 삭감하는 것이 가능하기 때문에 바람직하다.
본 변형예에 나타내는 트랜지스터(103)는 산화물 반도체막(308b)을 통하여 대향하는 도전막(304c) 및 투광성을 갖는 도전막(316c)을 포함한다. 도전막(304c)과 투광성을 갖는 도전막(316c)에 다른 전위를 인가함으로써, 트랜지스터(103)의 문턱 전압을 제어할 수 있다.
단, 본 실시형태에 나타내는 구성 및 방법 등은 다른 실시형태 및 실시예에 나타내는 구성 및 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 3)
본 실시형태에서는 상기 실시형태에 설명한 반도체 장치에 포함되어 있는 트랜지스터에서, 산화물 반도체막(308a), 산화물 반도체막(308b), 투광성을 갖는 도전막(308c), 및 다층막(336)에 적용할 수 있는 일 양태에 대하여 설명한다. 단, 여기에서는 산화물 반도체막을 일례로 이용하여 설명하지만; 다층막에 포함되는 산화물막도 같은 구조로 할 수 있다.
이하에서는 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은 단결정 산화물 반도체막과 비단결정 산화물 반도체막으로 크게 구분된다. 비단결정 산화물 반도체막이란, 비정질 산화물 반도체막, 미결정 산화물 반도체막, 다결정 산화물 반도체막, CAAC-OS막 등을 포함한다.
비정질 산화물 반도체막은 막 내에서의 원자 배열이 불규칙하고, 결정 성분을 갖지 않는 산화물 반도체막이다. 미소 영역에서도 결정부를 갖지 않고, 막전체가 완전한 비정질 구조의 산화물 반도체막이 전형이다.
미결정 산화물 반도체막은 예를 들면, 1 nm 이상 10 nm 미만의 크기의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 원자 배열의 규칙성이 높다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다.
CAAC-OS막은 복수의 결정부를 포함하는 산화물 반도체막의 하나이며, 대부분의 결정부는 한 변이 100 nm 미만의 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10 nm 미만, 5 nm 미만 또는 3 nm 미만의 입방체 내에 들어가는 크기인 경우도 포함된다. CAAC-OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다. 이하, CAAC-OS막에 대하여 상세한 설명을 행한다.
CAAC-OS막을 투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의해 관찰하면, 결정부들간의 명확한 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 따라서, CAAC-OS막은 결정립계에 기인한 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면과 대략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열하고 있는 것을 확인할 수 있다. 금속 원자의 각층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열한다.
한편, CAAC-OS막을 시료면과 대략 수직인 방향에서 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각 형상 또는 육각 형상으로 배열하고 있는 것을 확인할 수 있다. 그러나, 다른 결정부 간에서, 금속 원자의 배열에 규칙성은 볼 수 없다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖고 있는 것을 알 수 있다.
CAAC-OS막에 대하여, X선 회절(XRD：X-Ray Diffraction) 장치를 이용하여 구조 해석을 행하면 예를 들면 InGaZnO4의 결정을 포함하는 CAAC-OS막의 out-of-plane법에 의한 해석에서는 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막이라면, 2θ를 56° 근방에 고정하여, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ스캔)을 행하면 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이것에 비해, CAAC-OS막의 경우는 2θ를 56° 근방에 고정하여 φ스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS막에서는 다른 결정부 간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열한 금속 원자의 각층은 결정의 ab면에 평행한 면이다.
단, 결정부는 CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 수행했을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들면, CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행이 되지 않는 경우도 있다.
또한, CAAC-OS막 내의 결정화도가 균일하지 않아도 좋다. 예를 들면, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화되어, 부분적으로 결정화도가 다른 영역이 형성되는 경우도 있다.
단, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는 2θ가 31° 근방의 피크 외에 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는 CAAC-OS막 내의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 나타낸다. CAAC-OS막은 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, CAAC-OS막은 전자선 회절 패턴으로, 스폿(휘점)이 관측되는 경우가 있다. 특히, 빔 직경이 10 nmφ 이하, 또는 5 nmφ 이하의 전자선을 이용하여 얻어지는 전자선 회절 패턴을 극미 전자선 회절 패턴이라고 부른다.
도 23의 (A)는 CAAC-OS막을 포함하는 시료의 극미 전자선 회절 패턴의 일례이다. 여기에서는 시료를, CAAC-OS막의 피형성면에 수직인 방향으로 절단하고, 두께가 40 nm 정도가 되도록 박편화한다. 또한, 여기에서는 빔 직경이 1 nmφ인 전자선을 시료의 절단면에 수직인 방향으로부터 입사시킨다. 도 23의 (A)로부터 CAAC-OS막의 극미 전자선 회절 패턴은 스폿이 관측되는 것을 알 수 있다.
단, 산화물 반도체막은 예를 들면, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 2종 이상을 포함하는 적층막이어도 좋다.
＜CAAC-OS의 형성 방법＞
CAAC-OS에 포함되는 결정부의 c축은 CAAC-OS의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 단, 결정부의 c축의 방향은 CAAC-OS가 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는 성막함으로써, 또는 성막 후에 가열 처리 등의 결정화 처리를 행하는 것에 의해 형성된다.
CAAC-OS의 형성 방법으로서는 3가지 들 수 있다.
제1 방법은 성막 온도를 100℃ 이상 450℃ 이하로 하여 산화물 반도체막을 성막함으로써, 산화물 반도체막에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다.
제2 방법은 산화물 반도체막을 얇은 두께로 성막한 후, 200℃ 이상 700℃ 이하의 가열 처리를 행함으로써, 산화물 반도체막에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다.
제3 방법은 1번째층의 산화물 반도체막을 얇은 두께로 성막한 후, 200℃ 이상 700℃ 이하의 가열 처리를 행하고, 2번째층의 산화물 반도체막의 성막을 더 행함으로써, 산화물 반도체막에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다.
여기서, 제1 방법을 이용하여, CAAC-OS를 형성하는 방법에 대하여 설명한다.
＜타겟, 및 타겟의 형성 방법＞
CAAC-OS는 예를 들면 다결정인 산화물 반도체 스퍼터링용 타겟을 이용하여 스퍼터링법에 의해 성막한다. 상기 스퍼터링용 타겟에 이온이 충돌하면, 스퍼터링용 타겟에 포함되는 결정 영역이 a-b면으로부터 벽개하여; 즉, a-b면에 평행한 면을 갖는 스퍼터링 입자(평판 형상 또는 펠릿 형상의 스퍼터링 입자)로서 스퍼터링 타겟으로부터 박리하는 경우가 있다. 이 경우, 상기 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 결정 상태를 유지한 채로 피성막면에 도달함으로써, CAAC-OS를 성막할 수 있다.
CAAC-OS를 성막하기 위하여, 이하의 조건을 이용하는 것이 바람직하다.
성막 시의 불순물 혼입을 저감시킴으로써, 불순물에 의해 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들면, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소 및 질소 등)를 저감하면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감하면 좋다. 구체적으로는 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하인 성막 가스를 이용한다.
성막 시의 피성막면의 가열 온도(예를 들면, 기판 가열 온도)를 높임으로써, 피성막면에 도달한 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는 피성막면의 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 성막한다. 성막 시의 피성막면의 온도를 높임으로써, 평판 형상의 스퍼터링 입자가 피성막면에 도달한 경우, 상기 피성막면에 마이그레이션이 일어나, 스퍼터링 입자의 평평한 면이 피성막면에 부착된다. 산화물의 종류에 따라 다르지만, 스퍼터링 입자는 a-b면과 평행한 면의 직경(원 상당 직경)이 1 nm 이상 30 nm 이하, 또는 1 nm 이상 10 nm 이하 정도가 된다. 단, 평판 형상의 스퍼터링 입자는 육각형의 면이 a-b면과 평행한 면인 육각 기둥 형상이어도 좋다. 그 경우, 육각형의 면과 수직인 방향이 c축 방향이다.
스퍼터링용 타겟을 산소의 양이온을 이용하여 스퍼터링함으로써, 성막 시의 플라즈마 대미지를 경감할 수 있다. 따라서, 이온이 스퍼터링용 타겟의 표면에 충돌했을 때에, 스퍼터링용 타겟의 결정성이 저하되는 것, 또는 비정질화하는 것을 억제할 수 있다.
스퍼터링용 타겟을 산소 또는 아르곤의 양이온을 이용하여 스퍼터링함으로써, 평판 형상의 스퍼터링 입자가 육각 기둥 형상인 경우, 육각 형상의 면에서의 모서리부에 양의 전하를 대전시킬 수 있다. 육각 형상의 면의 모서리부에 양의 전하를 가짐으로써, 하나의 스퍼터링 입자에서 양의 전하들이 서로 반발한다. 따라서, 평판 형상 또는 펠릿 형상을 유지할 수 있다.
평판 형상의 스퍼터링 입자의 면에서의 모서리부가 양의 전하를 가지기 위해서는 직류(DC) 전원을 이용하는 것이 바람직하다. 단, 고주파(RF) 전원, 교류(AC) 전원을 이용할 수도 있다. 단, RF 전원은 대면적의 기판에 성막 가능한 스퍼터링 장치에의 적용이 곤란하다. 또한, 이하에 나타내는 관점에서 AC 전원보다 DC 전원이 바람직하다고 생각된다.
AC 전원을 이용한 경우, 인접하는 타겟이 서로 캐소드 전위와 애노드 전위를 반복한다. 평판 형상의 스퍼터링 입자가 양으로 대전하고 있는 경우, 서로 반발함으로써, 평판 형상의 형상을 유지할 수 있다. 단, AC 전원을 이용한 경우, 순간적으로 전계가 가해지지 않는 시간이 생기기 때문에; 평판 형상의 스퍼터링 입자에 대전하고 있던 전하가 소실되어, 스퍼터링 입자의 구조가 무너져 버리는 일이 있다. 따라서, AC 전원을 이용하는 것보다, DC 전원을 이용하는 것이 바람직하다는 것을 알 수 있다.
또한, 성막 가스 중의 산소 비율을 높여 전력을 최적화함으로써 성막 시의 플라즈마 대미지를 경감하면 바람직하다. 성막 가스 중의 산소 비율은 30 체적% 이상, 바람직하게는 100 체적%로 한다.
스퍼터링용 타겟의 일례로서 In-Ga-Zn-O 화합물 타겟에 대하여 이하에 나타낸다.
InOX 분말, GaOY 분말, 및 ZnOZ 분말을 소정의 mol수로 혼합하여, 가압 처리한 후, 1000℃ 이상 1500℃ 이하의 온도로 가열 처리를 함으로써 다결정인 In-Ga-Zn계 화합물 타겟으로 한다. 상기 가압 처리는 냉각(또는 방랭)하면서 행하여도 좋고, 가열하면서 행하여도 좋다. 단, X, Y, 및 Z는 임의의 양수이다. 여기서, 소정의 mol수비는 예를 들면, InOX 분말, GaOY 분말, 및 ZnOZ 분말이 2：2：1, 8：4：3, 3：1：1, 1：1：1, 4：2：3, 3：1：2, 1：3：2, 1：6：4, 또는 1：9：6이다. 분말의 종류, 및 그 혼합하는 mol수비는 제작하는 스퍼터링용 타겟에 따라 적절히 변경하면 좋다.
이상과 같은 방법으로 스퍼터링용 타겟을 사용함으로써, 두께가 균일하고, 결정의 배향이 정렬된 산화물 반도체막을 성막할 수 있다.
＜다결정 산화물 반도체＞
다결정 산화물 반도체는 복수의 결정립을 포함한다. 다결정 산화물 반도체는 예를 들면, 비정질부를 포함하고 있는 경우가 있다.
다결정 산화물 반도체는 예를 들면, TEM에 의한 관찰상으로 결정립을 확인할 수 있는 경우가 있다. 다결정 산화물 반도체에 포함되는 결정립은 예를 들면, TEM에 의한 관찰상으로 2 nm 이상 300 nm 이하, 3 nm 이상 100 nm 이하 또는 5 nm 이상 50 nm 이하의 입경인 것이 많다. 또한, 다결정 산화물 반도체는 예를 들면, TEM에 의한 관찰상으로 비정질부와 결정립과의 경계, 결정립과 결정립과의 경계를 확인할 수 있는 경우가 있다. 또한, 다결정 산화물 반도체는 예를 들면, TEM에 의한 관찰상으로 입계를 확인할 수 있는 경우가 있다.
다결정 산화물 반도체는 예를 들면, 복수의 결정립을 포함하고, 상기 복수의 결정립에서 방위가 다른 경우가 있다. 다결정 산화물 반도체는 예를 들면, XRD 장치를 이용하여 out-of-plane법에 의한 분석을 행하면 단일 또는 복수 피크가 나타나는 경우가 있다. 예를 들면 다결정의 IGZO막에서는 배향을 나타내는 2θ가 31° 근방의 피크, 또는 복수종의 배향을 나타내는 복수의 피크가 나타나는 경우가 있다. 또한, 다결정 산화물 반도체는 예를 들면, 전자선 회절 패턴에서 스폿이 관측되는 경우가 있다.
다결정 산화물 반도체는 예를 들면, 높은 결정성을 가지기 때문에, 높은 전자 이동도를 갖는 경우가 있다. 따라서, 다결정 산화물 반도체를 채널 영역에 포함한 트랜지스터는 높은 전계 효과 이동도를 가진다. 단, 다결정 산화물 반도체는 입계에 불순물이 편석하는 경우가 있다. 또한, 다결정 산화물 반도체의 입계는 결함 준위가 된다. 다결정 산화물 반도체는 입계가 캐리어 발생원, 트랩 준위가 되는 경우가 있기 때문에, 다결정 산화물 반도체를 채널 영역에 이용한 트랜지스터는 CAAC-OS를 채널 영역에 이용한 트랜지스터와 비교하여, 전기 특성의 변동이 크고, 신뢰성이 낮은 트랜지스터가 되는 경우가 있다.
다결정 산화물 반도체는 고온에서의 가열 처리, 또는 레이저광 처리에 의해 형성할 수 있다.
＜미결정 산화물 반도체＞
미결정 산화물 반도체는 예를 들면, TEM에 의한 관찰상에서는 명확하게 결정부를 확인할 수 없는 경우가 있다. 미결정 산화물 반도체에 포함되는 결정부는 예를 들면, 1 nm 이상 100 nm 이하, 또는 1 nm 이상 10 nm 이하의 크기인 것이 많다. 특히, 예를 들면, 1 nm 이상 10 nm 이하의 미결정을 나노 결정(nc：nanocrystal)이라고 부른다. 나노 결정을 포함하는 산화물 반도체를 nc-OS(nanocrystalline Oxide Semiconductor)라고 부른다. nc-OS는 예를 들면, TEM에 의한 관찰상에서는 결정부와 결정부와의 경계를 명확하게 확인할 수 없는 경우가 있다. nc-OS는 예를 들면, TEM에 의한 관찰상에서는 명확한 입계를 갖지 않기 때문에, 불순물이 편석하는 일이 적다. nc-OS는 예를 들면, 명확한 입계를 갖지 않기 때문에, 결함 준위 밀도가 높아지는 일이 적다. nc-OS는 예를 들면, 명확한 입계를 갖지 않기 때문에, 전자 이동도의 저하가 작다.
nc-OS는 예를 들면, 미소한 영역(예를 들면, 1 nm 이상 10 nm 이하의 영역)에서 원자 배열에 주기성을 갖는 경우가 있다. 또한, nc-OS는 예를 들면, 결정부와 결정부와의 사이에 규칙성이 없다. 따라서, 거시적으로는 원자 배열에 주기성을 볼 수 없는 경우, 또는 장거리 질서를 볼 수 없는 경우가 있다. 따라서, nc-OS는 예를 들면, 분석 방법에 따라서는 비정질 산화물 반도체와 구별되지 않는 경우가 있다. nc-OS는 예를 들면, XRD 장치를 이용하여 결정부보다 큰 빔 직경의 X선으로 out-of-plane법에 의한 분석을 행하면 배향을 나타내는 피크가 검출되지 않는 경우가 있다. 또한, nc-OS는 예를 들면, 결정부보다 큰 빔 직경(예를 들면, 20 nmφ 이상, 또는 50 nmφ 이상)의 전자선을 이용하는 전자선 회절 패턴에서는 헤일로 패턴이 관측되는 경우가 있다. 또한, nc-OS는 예를 들면, 결정부와 같거나 결정부보다 작은 빔 직경(예를 들면, 10 nmφ 이하, 또는 5 nmφ 이하)의 전자선을 이용하는 극미 전자선 회절 패턴에서는 스폿이 관측되는 경우가 있다. nc-OS의 극미 전자선 회절 패턴은 예를 들면, 원을 그리듯이 휘도가 높은 영역이 관측되는 경우가 있다. nc-OS의 극미 전자선 회절 패턴은 예를 들면, 상기 영역 내에 복수의 스폿이 관측되는 경우가 있다.
도 23의 (B)는 nc-OS를 포함하는 시료의 극미 전자선 회절 패턴의 일례이다. 여기에서는 시료를 nc-OS의 피형성면에 수직인 방향으로 절단하여, 두께가 40 nm 정도가 되도록 박편화한다. 또한, 여기에서는 빔 직경이 1 nmφ의 전자선을 시료의 절단면에 수직인 방향으로부터 입사시킨다. 도 23의 (B)로부터, nc-OS의 극미 전자선 회절 패턴은 원을 그리듯이 휘도가 높은 영역이 관측되고, 또한 상기 영역 내에 복수의 스폿이 관측되는 것을 알 수 있다.
nc-OS는 미소한 영역에서 원자 배열에 주기성을 갖는 경우가 있기 때문에, 비정질 산화물 반도체보다 결함 준위 밀도가 낮아진다. 단, nc-OS는 결정부와 결정부와의 사이에 규칙성이 없기 때문에, CAAC-OS와 비교하여 결함 준위 밀도가 높아진다. 단, nc-OS에서, 일정 광전류 측정법(CPM)으로 도출되는 흡수 계수는 1/cm 미만, 바람직하게는 5×10-1/cm 미만, 더욱 바람직하게는 5×10-2/cm 미만이 된다.
따라서, nc-OS는 CAAC-OS와 비교하여, 캐리어 밀도가 높아지는 경우가 있다. 캐리어 밀도가 높은 산화물 반도체는 전자 이동도가 높아지는 경우가 있다. 따라서, nc-OS를 채널 영역에 이용한 트랜지스터는 높은 전계 효과 이동도를 갖는 경우가 있다. nc-OS는 CAAC-OS와 비교하여, 결함 준위 밀도가 높기 때문에 트랩 준위 밀도도 높아지는 경우가 있다. 따라서, nc-OS를 채널 영역에 이용한 트랜지스터는 CAAC-OS를 채널 영역에 이용한 트랜지스터와 비교하여, 전기 특성의 변동이 크고, 신뢰성이 낮은 트랜지스터가 되는 경우가 있다.
＜미결정 산화물 반도체막의 형성 방법＞
다음에, 미결정 산화물 반도체막의 성막 방법에 대하여 이하에 설명한다. 미결정 산화물 반도체막은 실온 이상 75℃ 이하, 바람직하게는 실온 이상 50℃ 이하이며, 산소를 포함하는 분위기 하에서, 스퍼터링법에 의해 성막된다. 성막 분위기를 산소를 포함하는 분위기로 함으로써, 미결정 산화물 반도체막 내에서의 산소 결손을 저감하여, 미결정 영역을 포함하는 막으로 할 수 있다.
미결정 산화물 반도체막에서, 산소 결손을 저감시킴으로써, 물성이 안정된 막으로 할 수 있다. 특히, 미결정 산화물 반도체막을 적용하여 반도체 장치를 제작하는 경우, 미결정 산화물 반도체막에서의 산소 결손은 도너가 되고, 미결정 산화물 반도체막 내에 캐리어인 전자를 생성되어, 반도체 장치의 전기적 특성의 변동 요인이 된다. 따라서, 산소 결손이 저감된 미결정 산화물 반도체막을 이용하여 반도체 장치를 제작함으로써, 신뢰성이 높은 반도체 장치로 할 수 있다.
단, 미결정 산화물 반도체막에서, 성막 분위기의 산소 분압을 높이면, 산소 결손이 보다 저감될 수 있기 때문에 바람직하다. 보다 구체적으로는 성막 분위기에서의 산소 분압을 33% 이상으로 하는 것이 바람직하다.
단, 스퍼터링법에 의해 미결정 산화물 반도체막을 형성할 때에 이용하는 타겟은 CAAC-OS와 같은 타겟 및 그 형성 방법을 이용할 수 있다.
단, nc-OS는 비교적 불순물이 많이 포함되어 있어도 형성할 수 있기 때문에, CAAC-OS보다 형성이 용이하게 되어; 용도에 따라서는 적합하게 이용할 수 있는 경우가 있다. 예를 들면, AC 전원을 이용한 스퍼터링법 등의 성막 방법에 의해 nc-OS를 형성해도 좋다. AC 전원을 이용한 스퍼터링법은 대형 기판에 균일성 높게 성막하는 것이 가능하기 때문에, nc-OS를 채널 영역에 포함한 트랜지스터를 갖는 반도체 장치는 생산성 높게 제작할 수 있다.
＜비정질 산화물 반도체＞
비정질 산화물 반도체는 예를 들면, 원자 배열이 무질서하고, 결정부를 갖지 않는다. 또는 비정질 산화물 반도체는 예를 들면, 석영과 같은 무정형 상태를 갖고, 원자 배열에 규칙성을 볼 수 없다.
비정질 산화물 반도체는 예를 들면, TEM에 의한 관찰상으로 결정부를 확인할 수 없는 경우가 있다.
비정질 산화물 반도체는 XRD 장치를 이용하여 out-of-plane법에 의한 분석을 행하면 배향을 나타내는 피크가 검출되지 않는 경우가 있다. 또한, 비정질 산화물 반도체는 예를 들면, 전자선 회절 패턴으로 헤일로 패턴이 관측되는 경우가 있다. 비정질 산화물 반도체는 예를 들면, 극미 전자선 회절 패턴으로 스폿을 관측하지 못하고, 헤일로 패턴(halo pattern)이 관측되는 경우가 있다.
비정질 산화물 반도체는 예를 들면, 수소 등의 불순물을 높은 농도로 포함시킴으로써 형성할 수 있는 경우가 있다. 따라서, 비정질 산화물 반도체는 예를 들면, 불순물을 높은 농도로 포함하는 산화물 반도체이다.
산화물 반도체에 불순물이 높은 농도로 포함되면, 산화물 반도체에 산소 결손 등의 결함 준위를 형성하는 경우가 있다. 따라서, 불순물 농도가 높은 비정질 산화물 반도체는 결함 준위 밀도가 높다. 또한, 비정질 산화물 반도체는 결정성이 낮기 때문에 CAAC-OS나 nc-OS와 비교하여 결함 준위 밀도가 높다.
따라서, 비정질 산화물 반도체는 nc-OS와 비교하여, 더욱 캐리어 밀도가 높아지는 경우가 있다. 따라서, 비정질 산화물 반도체를 채널 영역에 포함한 트랜지스터는 노멀리-온의 전기 특성이 되는 경우가 있다. 따라서, 노멀리-온의 전기 특성이 요구되는 트랜지스터에 적합하게 이용할 수 있는 경우가 있다. 비정질 산화물 반도체는 결함 준위 밀도가 높기 때문에, 트랩 준위 밀도도 높아지는 경우가 있다. 이 결과, 비정질 산화물 반도체를 채널 영역에 포함한 트랜지스터는 CAAC-OS나 nc-OS를 채널 영역에 포함한 트랜지스터와 비교하여, 전기 특성의 변동이 크고, 신뢰성이 낮은 트랜지스터가 되는 경우가 있다. 단, 비정질 산화물 반도체는 비교적 불순물이 많이 포함되는 성막 방법에 의해서도 형성할 수 있기 때문에, 형성이 용이하게 되어, 용도에 따라서는 적합하게 이용할 수 있는 경우가 있다. 예를 들면, 스핀 코트법, 졸-겔법, 침지법, 스프레이법, 스크린 인쇄법, 콘택트 프린트법, 잉크젯 인쇄법, 롤 코트법, 미스트 CVD법 등의 성막 방법에 의해 비정질 산화물 반도체를 형성해도 좋다. 따라서, 비정질 산화물 반도체를 채널 영역에 이용한 트랜지스터를 포함하는 반도체 장치는 생산성 높게 제작할 수 있다.
단, 산화물 반도체는 예를 들면, 결함이 적으면 밀도가 높아진다. 산화물 반도체는 예를 들면, 결정성이 높으면 밀도가 높아진다. 산화물 반도체는, 예를 들면, 수소 등의 불순물 농도가 낮으면 밀도가 높아진다. 예를 들면, 단결정 산화물 반도체는 CAAC-OS보다 밀도가 높은 경우가 있다. 예를 들면, CAAC-OS는 미결정 산화물 반도체보다 밀도가 높은 경우가 있다. 예를 들면, 다결정 산화물 반도체는 미결정 산화물 반도체보다 밀도가 높은 경우가 있다. 예를 들면, 미결정 산화물 반도체는 비정질 산화물 반도체보다 밀도가 높은 경우가 있다.
(실시형태 4)
본 실시형태에서는 상기 실시형태에 나타내는 표시 장치의 구동 회로부에 대하여 설명한다.
본 실시형태의 일 양태는 시프트 레지스터 유닛과, 시프트 레지스터 유닛과 전기적으로 접속하는 디멀티플렉서 회로와, n개(n은 4 이상의 자연수)의 신호선을 포함한다. 시프트 레지스터 유닛은 n개의 신호선 중 1개 이상과 전기적으로 접속한다. 디멀티플렉서 회로는 n개의 신호선 중 1개 이상 (n-3)개 이하와 전기적으로 접속하는 구동 회로이다.
본 실시형태의 다른 일 양태는 m개(m은 3 이상의 자연수)의 시프트 레지스터 유닛과, m개의 시프트 레지스터 유닛의 각각과 전기적으로 접속하는 m개의 디멀티플렉서 회로와, n개(n은 4 이상의 자연수)의 신호선을 포함하는 구동 회로이다. m개의 시프트 레지스터 유닛의 각각은 n개의 신호선 중 1개 이상과 전기적으로 접속한다. m개의 디멀티플렉서 회로의 각각은 n개의 신호선 중 1개 이상 (n-3)개 이하와 전기적으로 접속한다. m개의 시프트 레지스터 유닛 중 하나에, m개의 시프트 레지스터 유닛 중 하나의, 전단의 시프트 레지스터 유닛과 전기적으로 접속되는 디멀티플렉서 회로의 출력 중 하나가 입력된다. m개의 시프트 레지스터 유닛 중 하나에, m개의 시프트 레지스터 유닛 중 하나의, 후단의 시프트 레지스터 유닛과 전기적으로 접속되는 디멀티플렉서 회로의 출력 중 하나가 입력된다.
본 실시형태의 다른 일 양태는 시프트 레지스터 유닛과, 디멀티플렉서 회로와, n개(n은 4 이상의 자연수)의 신호선을 포함하는 구동 회로이다. 시프트 레지스터 유닛은 세트 신호선과 제1 트랜지스터 내지 제6 트랜지스터를 포함한다. 제1 트랜지스터는 소스 및 드레인의 한쪽이 고전원 전위선과 전기적으로 접속된다. 소스 및 드레인의 다른 한쪽이 제2 트랜지스터의 소스 및 드레인의 한쪽 및 디멀티플렉서 회로와 전기적으로 접속된다. 게이트가 세트 신호선과 전기적으로 접속된다. 제2 트랜지스터는 소스 및 드레인의 다른 한쪽이 저전원 전위선과 전기적으로 접속된다. 제2 트랜지스터의 게이트가 디멀티플렉서 회로, 제4 트랜지스터의 소스 및 드레인의 한쪽, 제5 트랜지스터의 소스 및 드레인의 한쪽 및 제6 트랜지스터의 소스 및 드레인의 한쪽과 전기적으로 접속된다. 제3 트랜지스터는 소스 및 드레인의 한쪽이 고전원 전위선과 전기적으로 접속된다. 소스 및 드레인의 다른 한쪽이 제4 트랜지스터의 소스 및 드레인의 다른 한쪽과 전기적으로 접속된다. 게이트가 n개의 신호선 중 하나와 전기적으로 접속된다. 제4 트랜지스터는 게이트가 n개의 신호선의 다른 하나와 전기적으로 접속된다. 제5 트랜지스터는 소스 및 드레인의 다른 한쪽이 저전원 전위선과 전기적으로 접속된다. 제5 트랜지스터의 게이트가 세트 신호선과 전기적으로 접속된다. 제6 트랜지스터는 소스 및 드레인의 다른 한쪽이 고전원 전위선에 전기적으로 접속된다. 제6 트랜지스터의 게이트가 리셋 신호선과 전기적으로 접속된다. 디멀티플렉서 회로는 a개(a는 1 이상 (n-3) 이하의 자연수)의 버퍼를 포함한다. a개의 버퍼의 각각은 제1 트랜지스터의 소스 및 드레인의 다른 한쪽 및 제2 트랜지스터의 게이트와 전기적으로 접속된다. a개의 버퍼의 각각은, 각각 다른 n개의 신호선 중 하나와 전기적으로 접속하고, a개의 버퍼의 각각은 출력 단자를 가진다.
구체적인 구성에 대하여 도면을 이용하여 설명한다. 도 29에 표시 장치의 구동 회로의 일례로서 게이트 드라이버 회로의 전체도를 나타낸다. 게이트 드라이버 회로(600)는 복수의 시프트 레지스터 유닛(SR)(601), 더미단인 시프트 레지스터 유닛(SR_D)(602), 각 시프트 레지스터 유닛(601)과 전기적으로 접속하는 디멀티플렉서 회로(DMP(DEMUX라고도 함))(603), 시프트 레지스터 유닛(602)과 전기적으로 접속하는 디멀티플렉서 회로(DMP(DEMUX라고도 함))(604), 스타트 펄스(SP), 클록 신호(CLK1 내지 CLK8)를 전달하는 신호선을 포함한다.
시프트 레지스터 유닛(601)(여기에서는 제1번째단의 시프트 레지스터 유닛을 이용하여 설명함)은 도 30의 (A)에 도시하는 바와 같이 세트 신호(LIN)(여기에서는 스타트 펄스(SP)), 리셋 신호(RIN), 클록 신호(여기에서는 CLK6 및 CLK7)가 입력된다. 구체적인 회로 구성의 일례에 대하여, 도 30의 (B)에 나타낸다. 시프트 레지스터 유닛(601)은 제1 트랜지스터(611) 내지 제6 트랜지스터(616)를 포함한다.
제1 트랜지스터(611)의 소스 및 드레인의 한쪽은 고전원 전위선(VDD)에 접속된다. 제1 트랜지스터(611)의 소스 및 드레인의 다른 한쪽은 제2 트랜지스터(612)의 소스 및 드레인의 한쪽 및 디멀티플렉서 회로(603)의 입력 단자(FN1)에 접속된다. 제1 트랜지스터(611)의 게이트는 세트 신호(LIN)가 입력된다. 제2 트랜지스터(612)의 소스 및 드레인의 다른 한쪽은 저전원 전위선(VSS)에 접속된다. 제2 트랜지스터(612)의 게이트는 디멀티플렉서 회로(603)의 입력 단자(FN2), 제4 트랜지스터(614)의 소스 및 드레인의 다른 한쪽, 제5 트랜지스터(615)의 소스 및 드레인의 한쪽 및 제6 트랜지스터(616)의 소스 및 드레인의 한쪽에 접속된다. 제3 트랜지스터(613)의 소스 및 드레인의 한쪽은 고전원 전위선(VDD)에 접속된다. 제3 트랜지스터(613)의 소스 및 드레인의 다른 한쪽은 제4 트랜지스터(614)의 소스 및 드레인의 다른 한쪽에 접속된다. 제3 트랜지스터(613)의 게이트는 클록 신호(CLK7)가 입력된다. 제4 트랜지스터(614)의 게이트는 클록 신호(CLK6)가 입력된다. 제5 트랜지스터(615)의 소스 및 드레인의 다른 한쪽은 저전원 전위선(VSS)에 접속된다. 제5 트랜지스터(615)의 게이트는 세트 신호(LIN)가 입력된다. 제6 트랜지스터(616)의 소스 및 드레인의 다른 한쪽은 고전원 전위선(VDD)에 접속된다. 제6 트랜지스터(616)의 게이트는 리셋 신호(RIN)가 입력된다. 단, 제1 트랜지스터(611)의 소스 및 드레인의 다른 한쪽 및 제2 트랜지스터(612)의 소스 및 드레인의 한쪽이 전기적으로 접속되는 부위를 노드(FN1)라고 부른다. 제2 트랜지스터(612)의 게이트, 제4 트랜지스터(614)의 소스 및 드레인의 한쪽, 제5 트랜지스터(615)의 소스 및 드레인의 한쪽 및 제6 트랜지스터(616)의 소스 및 드레인의 한쪽이 전기적으로 접속되는 부위를 노드(FN2)라고 부른다.
제8a＋1번째단(a는 0 또는 자연수)의 시프트 레지스터 유닛(601)에는 클록 신호(CLK6) 및 클록 신호(CLK7)가 입력된다. 제8a＋2번째단(a는 0 또는 자연수)의 시프트 레지스터 유닛(601)에는 클록 신호(CLK3) 및 클록 신호(CLK4)가 입력된다. 제8a＋3번째단(a는 0 또는 자연수)의 시프트 레지스터 유닛(601)에는 클록 신호(CLK1) 및 클록 신호(CLK8)가 입력된다. 제8a＋4번째단(a는 0 또는 자연수)의 시프트 레지스터 유닛(601)에는 클록 신호(CLK5) 및 클록 신호(CLK6)가 입력된다. 제8a＋5번째단(a는 0 또는 자연수)의 시프트 레지스터 유닛(601)에는 클록 신호(CLK2) 및 클록 신호(CLK3)가 입력된다. 제8a＋6번째단(a는 0 또는 자연수)의 시프트 레지스터 유닛(601)에는 클록 신호(CLK7) 및 클록 신호(CLK8)가 입력된다. 제8a＋7번째단(a는 0 또는 자연수)의 시프트 레지스터 유닛(601)에는 클록 신호(CLK4) 및 클록 신호(CLK5)가 입력된다. 제8(a＋1)번째단(a는 0 또는 자연수)의 시프트 레지스터 유닛(601)에는 클록 신호(CLK1) 및 클록 신호(CLK2)가 입력된다.
더미단인 시프트 레지스터 유닛(602)은 도 31의 (A)에 나타내는 바와 같이, 세트 신호(LIN), 클록 신호(여기에서는 CLK3 및 CLK4)가 입력된다. 구체적인 회로 구성의 일례에 대하여, 도 31의 (B)에 나타낸다. 시프트 레지스터 유닛(602)은 제1 트랜지스터(611) 내지 제5 트랜지스터(615)를 포함한다.
제1 트랜지스터(611)의 소스 및 드레인의 한쪽은 고전원 전위선(VDD)에 접속된다. 제1 트랜지스터(611)의 소스 및 드레인의 다른 한쪽은 제2 트랜지스터(612)의 소스 및 드레인의 한쪽 및 디멀티플렉서 회로(604)의 입력 단자(FN1)에 접속된다. 제1 트랜지스터(611)의 게이트는 세트 신호(LIN)가 입력된다. 제2 트랜지스터(612)의 소스 및 드레인의 다른 한쪽은 저전원 전위선(VSS)에 접속된다. 제2 트랜지스터(612)의 게이트는 디멀티플렉서 회로(604)의 입력 단자(FN2), 제4 트랜지스터(614)의 소스 및 드레인의 다른 한쪽, 및 제5 트랜지스터(615)의 소스 및 드레인의 한쪽에 접속된다. 제3 트랜지스터(613)의 소스 및 드레인의 한쪽은 고전원 전위선(VDD)에 접속된다. 제3 트랜지스터(613)의 소스 및 드레인의 다른 한쪽은 제4 트랜지스터(614)의 소스 및 드레인의 다른 한쪽에 접속된다. 제3 트랜지스터(613)의 게이트는 클록 신호(CLK4)가 입력된다. 제4 트랜지스터(614)의 게이트는 클록 신호(CLK3)가 입력된다. 제5 트랜지스터(615)의 소스 및 드레인의 다른 한쪽은 저전원 전위선(VSS)에 접속된다. 제5 트랜지스터(615)의 게이트는 세트 신호(LIN)가 입력된다. 단, 제1 트랜지스터(611)의 소스 및 드레인의 다른 한쪽 및 제2 트랜지스터(612)의 소스 및 드레인의 한쪽이 전기적으로 접속되는 부위를 노드(FN1)라고 부른다. 제2 트랜지스터(612)의 게이트, 제4 트랜지스터(614)의 소스 및 드레인의 한쪽, 및 제5 트랜지스터(615)의 소스 및 드레인의 한쪽이 전기적으로 접속되는 부위를 노드(FN2)라고 부른다.
디멀티플렉서 회로(603) 및 디멀티플렉서 회로(604)는 도 32의 (A) 및 도 33의 (A)에 나타내는 바와 같이, 클록 신호, 시프트 레지스터 유닛(601) 및 시프트 레지스터 유닛(602)으로부터의 출력 신호(입력 단자(FN1) 및 입력 단자(FN2)에 입력되는 신호)가 입력되고, 출력 신호를 출력한다. 구체적인 회로 구성의 일례에 대하여, 도 32의 (B) 및 도 33의 (B)에 나타낸다. 디멀티플렉서 회로(603) 및 디멀티플렉서 회로(604)는 버퍼(BUF)(605)를 포함한다.
버퍼(605)의 구체적인 회로 구성의 일례를 도 34에 나타낸다. 제7 트랜지스터(617)의 소스 및 드레인의 한쪽은 클록 신호(CLK)(클록 신호(CLK1) 내지 클록 신호(CLK8) 중 어느 하나)가 입력된다. 제7 트랜지스터(617)의 소스 및 드레인의 다른 한쪽은 제8 트랜지스터(618)의 소스 및 드레인의 한쪽 및 출력 단자에 접속된다. 제7 트랜지스터(617)의 게이트는 노드(FN1)에 접속된다. 제8 트랜지스터(618)의 소스 및 드레인의 다른 한쪽은 저전원 전위선(VSS)에 접속된다. 제8 트랜지스터(618)의 게이트는 노드(FN2)에 접속된다.
시프트 레지스터 유닛을, 도 35의 (A) 및 도 35의 (B)에 나타내는 바와 같이, 시프트 레지스터 유닛(601)에 더하여 트랜지스터(621), 트랜지스터(622), 트랜지스터(623), 및 용량 소자(624)를 형성하는 시프트 레지스터 유닛(601a)으로 해도 좋다. 단, 트랜지스터(623)의 게이트에는 리셋 신호(RES)가 입력된다.
마찬가지로, 더미단인 시프트 레지스터 유닛을 도 36의 (A) 및 도 36의 (B)에 나타내는 바와 같이, 시프트 레지스터 유닛(602)에 더하여 트랜지스터(621), 트랜지스터(622), 트랜지스터(623), 및 용량 소자(624)를 형성하는 시프트 레지스터 유닛(602a)으로 해도 좋다. 단, 트랜지스터(623)의 게이트에는 리셋 신호(RES)가 입력된다.
시프트 레지스터 유닛의 초기화를 행할 때, 리셋 신호(RES)의 펄스를 입력하여, 트랜지스터(623)를 도통 상태로 하고, 노드(FN2)의 전위가 고전위 전원선(VDD)의 전위가 된다. 노드(FN2)의 전위에 의해, 제2 트랜지스터(612) 및 트랜지스터(621)를 도통 상태로 함으로써, 노드(FN1)의 전위가 저전위 전원선(VSS)의 전위가 된다. 이 결과, 시프트 레지스터 유닛을 초기화할 수 있다. 단, 리셋 신호(RES)는 모든 시프트 레지스터 유닛에 공통의 신호선으로 입력된다.
버퍼(605)를 도 37의 (A) 및 도 37의 (B)에 나타내는 바와 같이, 트랜지스터(625) 및 용량 소자(619)를 더 제공한 버퍼(605a)로 치환하여도 좋다.
용량 소자는 전하를 유지하는 유지 용량으로서의 기능을 가진다.
단, 본 실시형태에 있어서의 각 트랜지스터는 앞의 실시형태에 나타낸 산화물 반도체를 이용한 트랜지스터로 구성된다. 특히, 트랜지스터의 게이트와 다른 트랜지스터의 소스 및 드레인의 한쪽이 전기적으로 접속되어 있는 개소에서 앞의 실시형태를 참작함으로써, 표시 장치의 베젤 면적을 보다 작게 할 수 있다.
제1번째단의 시프트 레지스터 유닛(601)에서는 클록 신호(CLK1) 내지 클록 신호(CLK5)가 디멀티플렉서 회로(603)에 입력되고, 디멀티플렉서 회로(603)는 출력 신호(OUT1) 내지 출력 신호(OUT5)를 출력한다.
게이트 선택 출력을 내지 않은 기간, 노드(FN2)를 고전위에 고정함으로써, 제2 트랜지스터(612) 및 제8 트랜지스터(618)를 항상 도통시킨다. 이와 같은 방식으로, 출력을 저전위로 안정시키고 있다. 그러나, 제5 트랜지스터(615)의 절단 전류(게이트 전압이 0 V일 때에 흐르는 드레인 전류)가 큰 경우, 노드(FN2)의 전하가 제5 트랜지스터(615)를 통하여 누설되기 때문에; 정기적으로 전하를 보상할 필요가 있다. 따라서, 클록 신호(CLK6) 및 클록 신호(CLK7)를 이용하여, 제3 트랜지스터(613) 및 제4 트랜지스터(614)를 도통시켜, 고전원 전위선(VDD)로부터 노드(FN2)의 전하를 공급한다. 단, 제1번째단의 시프트 레지스터 유닛(601)의 게이트 선택 출력 기간(노드(FN1)이 고전위인 기간)은 다음에 설명하는 스타트 펄스(SP)의 상승(리셋)으로부터, 클록 신호(CLK7)의 상승(리셋)까지이다. 이 기간에서, 2개의 클록 신호를 이용하여, 게이트 선택 출력 기간과 정기적인 전하의 보상과의 타이밍이 중첩되지 않게 하고 있다.
제1번째단의 시프트 레지스터 유닛(601)에서는 클록 신호(CLK8)는 어디에도 입력되지 않는다. 이 클록 신호에서도, 정기적인 전하의 보상과의 타이밍이 중첩되지 않게 제공하고 있다.
마찬가지로, 제2번째단의 시프트 레지스터 유닛(601)에서는 클록 신호(CLK1, CLK2, CLK6 내지 CLK8)가 디멀티플렉서 회로(603)에 입력되고, 디멀티플렉서 회로(603)는 출력 신호(OUT1) 내지 출력 신호(OUT5)를 출력한다. 클록 신호(CLK3) 및 클록 신호(CLK4)는 정기적으로 전하를 보상하기 위한 기능을 가진다. 제2번째단의 시프트 레지스터 유닛(601)에서는 클록 신호(CLK5)는 어디에도 입력되지 않는다.
3번째단 이후의 시프트 레지스터 유닛(601)도 마찬가지이다. 즉, 시프트 레지스터 유닛 1단에는 5개의 클록 신호가 디멀티플렉서 회로(603)에 입력되고, 디멀티플렉서 회로(603)는 5개의 출력 신호를 출력한다. 다른 2개의 클록 신호는 정기적으로 전하를 보상하기 위해 기능하고, 시프트 레지스터 유닛(601)에 입력된다. 다른 하나의 클록 신호는 어디에도 입력되지 않는다.
더미단인 시프트 레지스터 유닛(602)도 마찬가지이고, 클록 신호(CLK1) 및 클록 신호(CLK2)가 디멀티플렉서 회로(604)에 입력되고, 디멀티플렉서 회로(604)는 출력 신호(DUMOUT1) 및 출력 신호(DUMOUT2)를 출력한다. 클록 신호(CLK3) 및 클록 신호(CLK4)는 정기적으로 전하를 보상하는 기능을 가진다.
본 실시형태에서는 클록 신호의 수를 8개로 했지만 이것에 한정되지 않고, 클록 신호의 수는 적어도 4개 이상이면 좋다. 예를 들면, 클록 신호의 수를 n으로 했을 때, 출력 신호에 기여하지 않는 클록 신호는 3개이므로 출력 신호의 수는 n-3이 된다.
즉, 시프트 레지스터 유닛 1단에 대하여, n개의 클록 신호를 전달하는 신호선을 접속함으로써 n-3개의 출력 신호를 출력할 수 있다. n이 커질수록 출력에 기여하지 않는 클록 신호를 전달하는 신호선의 비율이 작아지기 때문에; 시프트 레지스터 유닛 1단에 대하여, 1개의 출력 신호를 출력하는 종래의 구성에 비해, 시프트 레지스터 유닛 부분의 점유 면적은 작아진다. 따라서, 게이트 드라이버 회로(600)의 폭을 좁게 하는 것이 가능해진다.
여기서, 게이트 드라이버 회로(600)의 슬림 베젤화에 대하여 간단하게 설명한다. 도 38의 (A)는 종래의 게이트 드라이버 회로의 블럭도, 도 38의 (B)는 본 실시형태의 게이트 드라이버 회로의 블럭도이다.
도 38의 (A)에 나타내는 종래의 게이트 드라이버 회로는 시프트 레지스터 유닛(SR) 1단에 대하여 4개의 클록 신호를 전달하는 신호선(CLK_LINE)이 접속하고, 1개의 버퍼(BUF)에 의해 1개의 신호가 출력된다. 한편, 도 38의 (B)에 나타내는 본 실시형태의 게이트 드라이버 회로는 시프트 레지스터 유닛(SR) 1단에 대하여 8개의 클록 신호를 전달하는 신호선(CLK_LINE)이 접속하고, 5개의 버퍼(BUF)에 의해 5개의 신호가 출력된다.
본 실시형태의 게이트 드라이버 회로는 종래의 게이트 드라이버 회로에 비해, 시프트 레지스터 유닛 1단당 가로의 레이아웃폭을 축소할 수 있다. 세로의 레이아웃폭은 버퍼(BUF)가 증가한 만큼(여기에서는 종래의 5배) 증대되지만 게이트 드라이버 회로의 베젤에 기여하지 않는다. 따라서, 시프트 레지스터 유닛 1단당 가로의 레이아웃폭을 축소할 수 있어 슬림 베젤화를 달성하는 것이 가능해진다. 클록 신호를 전달하는 신호선(CLK_LINE)의 개수가 종래에 비해 증가되지만, 그에 따라 신호선(CLK_LINE)의 1개당의 부하 용량은 감소된다. 따라서, 신호선(CLK_LINE)를 가늘게 하여, 부하 저항을 크게 해도(시간 상수 = 부하 용량×부하 저항이 되기 때문에) 지연 시간은 변화하지 않는다. 따라서, 시간 상수를 같게 하도록, 신호선의 폭을 가늘게 함으로써 레이아웃폭의 증가를 억제할 수 있기 때문에; 신호선(CLK_LINE)이 증가해도, 게이트 드라이버 회로의 폭을 좁게 할 수 있다.
다음에, 게이트 드라이버 회로(600)의 동작에 대하여 도 39에 나타내는 타이밍 차트를 참조하여 설명한다. 여기에서는 세트 신호(LIN), 리셋 신호(RIN), 및 클록 신호(CLK1) 내지 클록 신호(CLK8)의 고전위는 고전원 전위선(VDD)의 전위와 같고, 저전위는 저전원 전위선(VSS)의 전위와 같다.
도 39에 나타내는 게이트 드라이버 회로(600)의 구동 방법에서는 우선, 스타트 펄스(SP)가 고전위가 되고, 제1 트랜지스터(611) 및 제5 트랜지스터(615)가 도통 상태가 된다. 리셋 신호(RIN)(출력 신호(OUT7))가 저전위이기 때문에, 제6 트랜지스터(616)가 비도통 상태가 된다. 클록 신호(CLK1) 내지 클록 신호(CLK6)가 저전위, 클록 신호(CLK7) 및 클록 신호(CLK8)가 고전위이기 때문에, 제4 트랜지스터(614) 및 제7 트랜지스터(617)가 비도통 상태, 제3 트랜지스터(613)가 도통 상태가 된다.
이때, 노드(FN1)의 전위가 고전위 전원선(VDD)의 전위로부터 제1 트랜지스터(611)의 문턱 전압분을 뺀 값(VDD-Vth)(611), 노드(FN2)의 전위가 저전위 전원선(VSS)의 전위가 된다. 따라서, 제7 트랜지스터(617)가 도통 상태, 제8 트랜지스터(618)가 비도통 상태가 되기 때문에, 출력 신호(OUT1) 내지 출력 신호(OUT5)는 클록 신호(CLK1) 내지 클록 신호(CLK5)와 같은 저전위가 된다.
다음에, 클록 신호(CLK7)가 저전위가 되어, 제3 트랜지스터(613)는 비도통 상태가 된다. 단, 제3 트랜지스터(613)의 소스 및 드레인의 다른 한쪽과 제4 트랜지스터(614)의 소스 및 드레인의 한쪽이 전기적으로 접속되는 노드에 고전위가 유지된다.
다음에, 클록 신호(CLK1)가 저전위에서 고전위가 되고, 부트스트랩에 의해, 노드(FN1)의 전위는 클록 신호(CLK1)의 진폭에 상당하는 전압만큼 상승한다. 그 결과, 제7 트랜지스터(617)는 도통 상태가 되고, 출력 신호(OUT1)은 고전위(클록 신호(CLK1)의 전위)가 출력된다. 단, 이 부트스트랩은 클록 신호(CLK2) 이후의 클록 신호가 저전위에서 고전위가 될 때도 마찬가지로 일어난다. 다음에, 클록 신호(CLK8)가 저전위가 되지만, 1번째단의 시프트 레지스터 유닛(601)에는 클록 신호(CLK8)의 신호는 사용하지 않기 때문에, 변화는 없다. 다음에, 클록 신호(CLK2)가 고전위가 되고, 출력 신호(OUT2)는 고전위가 출력된다. 그 후, 클록 신호(CLK1)이 저전위가 되고, 출력 신호(OUT1)은 저전위가 출력된다. 이후, 출력 신호(OUT3) 및 출력 신호(OUT4)도 마찬가지이다. 클록 신호(CLK5)가 고전위가 되고, 출력 신호(OUT5)가 고전위가 되었을 때, 2번째단의 시프트 레지스터 유닛(601)의 세트 신호(LIN)는 고전위가 된다.
1번째단의 시프트 레지스터 유닛(601)에서는 클록 신호(CLK6)가 고전위가 되면, 제4 트랜지스터(614)가 도통한다. 다음에, 클록 신호(CLK5)가 저전위가 되고, 출력 신호(OUT5)는 저전위가 출력된다.
2번째단의 시프트 레지스터 유닛(601)에서는 세트 신호(LIN)(출력 신호(OUT5))가 고전위가 되고, 제1 트랜지스터(611) 및 제5 트랜지스터(615)가 도통 상태가 된다. 리셋 신호(RIN)(출력 신호(OUT12))가 저전위이기 때문에, 제6 트랜지스터(616)가 비도통 상태가 된다. 클록 신호(CLK1, CLK2, CLK6 내지 CLK8)가 저전위, 클록 신호(CLK4) 및 클록 신호(CLK5)가 고전위이기 때문에, 제4 트랜지스터(614) 및 제7 트랜지스터(617)가 비도통 상태, 제3 트랜지스터(613)가 도통 상태가 된다.
이때, 노드(FN1)의 전위가 고전위 전원선(VDD)의 전위로부터 제1 트랜지스터(611)의 문턱 전압분을 뺀 값(VDD-Vth(611)), 노드(FN2)의 전위가 저전위 전원선(VSS)의 전위가 된다. 따라서, 제7 트랜지스터(617)가 도통 상태, 제8 트랜지스터(618)가 비도통 상태가 되기 때문에, 출력 신호(OUT6) 내지 출력 신호(OUT10)는 클록 신호(CLK1, CLK2, CLK6 내지 CLK8)와 같은 저전위가 된다.
다음에, 클록 신호(CLK4)가 저전위가 되어, 제3 트랜지스터(613)는 비도통 상태가 된다. 단, 제3 트랜지스터(613)의 소스 및 드레인의 다른 한쪽 및 제4 트랜지스터(614)의 소스 및 드레인의 한쪽이 전기적으로 접속되는 노드에 고전위가 유지된다.
다음에, 클록 신호(CLK6)가 저전위로부터 고전위가 되어, 부트스트랩에 의해, 노드(FN1)의 전위는 클록 신호(CLK6)의 진폭에 상당하는 전압만큼 상승한다. 그 결과, 제7 트랜지스터(617)는 도통 상태가 되어, 출력 신호(OUT6)는 고전위(클록 신호(CLK6)의 전위)가 출력된다. 다음에, 클록 신호(CLK5)가 저전위가 되지만, 2번째단의 시프트 레지스터 유닛(601)에는 클록 신호(CLK5)의 신호는 사용하지 않기 때문에, 변화는 없다. 다음에, 클록 신호(CLK7)가 고전위가 되어, 출력 신호(OUT7)는 고전위가 출력된다.
이때, 1번째단의 시프트 레지스터 유닛(601)에서는 리셋 신호(RIN)(출력 신호(OUT7))가 고전위가 되어, 제6 트랜지스터(616)를 도통 상태로 하고, 노드(FN2)의 전위가 고전위 전원선(VDD)의 전위가 된다. 노드(FN2)의 전위에 의해, 제2 트랜지스터(612)를 도통 상태로 함으로써, 노드(FN1)의 전위가 저전위 전원선(VSS)의 전위가 되어 리셋된다.
2번째단의 시프트 레지스터 유닛(601)에서도, 1번째단의 시프트 레지스터 유닛(601)과 마찬가지로 구동한다.
즉, m번째단(m은 자연수)의 시프트 레지스터 유닛(601)의 세트 신호(LIN)는 m-1번째단의 시프트 레지스터 유닛(601)의 출력 신호(OUT5)(m-1)가 입력된다. m번째단의 시프트 레지스터 유닛(601)의 리셋 신호(RIN)는 m＋1번째단의 시프트 레지스터 유닛(601)의 출력 신호(OUT5)(m＋2)가 입력된다. 단, m이 1일 때 세트 신호(LIN)는 스타트 펄스(SP)가 된다.
더미단인 시프트 레지스터 유닛(602)도 시프트 레지스터 유닛(601)과 마찬가지이고, 이 시프트 레지스터 유닛(602)이 있음으로써, 시프트 레지스터 유닛(601)의 최종단에 리셋 신호(RIN)를 입력할 수 있다.
단, 본 실시형태에서는 클록 신호와 다음의 클록 신호를 펄스의 중첩이나 펄스폭의 1/3로 하고 있지만 이것에 한정되지 않고, 펄스폭의 1/2 이하라면 어떻게 중첩되어 있어도 좋다. 클록 신호의 펄스의 하강과 다음의 클록 신호의 펄스의 상승이 동시여도 좋다. 클록 신호의 펄스의 하강과 다음의 클록 신호의 펄스의 상승이 동시인 경우에, 제1번째단의 시프트 레지스터 유닛(601)의 게이트 선택 출력 기간은 스타트 펄스(SP)의 상승(세트)으로부터, 클록 신호(CLK6)의 상승(리셋)까지이기 때문에; 정기적인 전하의 보상에 이용하는 클록 신호는 단 1개여도 좋다.
단, 본 실시형태에 나타내는 구성 등은 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
(실시형태 5)
본 발명의 일 양태인 반도체 장치는 피검지체의 근접 또는 접촉을 검지할 수 있는 센서(예를 들어, 정전 용량 방식, 저항막 방식, 표면 탄성 방식, 적외선 방식, 광학 방식 등의 터치 센서)나 의료용의 방사선 화상을 취득하는 것이 가능한 방사선 화상 검출 장치에 적용할 수 있다. 본 발명의 일 양태인 반도체 장치는 다양한 전자기기(유기기도 포함함)에 적용할 수 있다. 전자기기로서는 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대전화기, 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 유기기(파칭코기, 슬롯 머신 등), 게임 하우징이 포함된다. 이러한 전자기기의 일례를 도 24의 (A) 내지 도 24의 (C)에 나타낸다.
도 24의 (A)는 표시부를 갖는 테이블(9000)을 나타낸다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 조립되어 있고, 표시부(9003)에 의해 영상을 표시하는 것이 가능하다. 4개의 다리부(9002)에 의해 하우징(9001)을 지지한 구성을 나타낸다. 또한, 전력 공급을 위한 전원 코드(9005)가 하우징(9001)에 제공된다.
상기 실시형태 중 어느 하나에 나타내는 반도체 장치는 표시부(9003)에 이용하는 것이 가능하다. 그러므로, 표시부(9003)의 표시 품위를 높게 할 수 있다.
표시부(9003)는 터치 입력 기능을 갖고 있어, 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써, 화면을 조작하거나, 정보를 입력할 수 있고, 또한 다른 가전제품과의 통신을 가능하게 하거나, 또는 제어를 가능하게 함으로써, 화면 조작에 의해 다른 가전제품을 컨트롤하는 제어장치로 해도 좋다. 예를 들면, 이미지 센서 기능을 갖는 반도체 장치를 이용하면, 표시부(9003)에 터치 입력 기능을 갖게 할 수 있다.
또한, 하우징(9001)에 제공된 경첩에 의해, 표시부(9003)의 화면을 마루에 대하여 수직에 세울 수도 있어; 텔레비전 장치로서도 이용할 수 있다. 좁은 방에서는 큰 화면의 텔레비전 장치를 설치하면 자유 공간이 좁아지게 되지만; 테이블에 표시부가 내장되어 있으면, 방의 공간을 유효하게 이용할 수 있다.
도 24의 (B)는 텔레비전 장치(9100)를 나타낸다. 텔레비전 장치(9100)는 하우징(9101)에 표시부(9103)가 조립되어 있고, 표시부(9103)에 의해 영상을 표시하는 것이 가능하다. 단, 여기에서는 스탠드(9105)에 의해 하우징(9101)을 지지한 구성을 나타낸다.
텔레비전 장치(9100)의 조작은 하우징(9101)이 구비하는 조작 스위치나, 별체의 리모콘 조작기(9110)에 의해 행할 수 있다. 리모콘 조작기(9110)가 구비하는 조작 키(9109)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9103)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9110)에 상기 리모콘 조작기(9110)로부터 출력하는 정보를 표시하는 표시부(9107)를 제공하는 구성으로 해도 좋다.
도 24의 (B)에 나타내는 텔레비전 장치(9100)에 수신기나 모뎀 등이 제공되어 있다. 텔레비전 장치(9100)는 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 혹은 수신자들간 등)의 정보통신을 행하는 것도 가능하다.
상기 실시형태 중 어느 하나에 나타내는 반도체 장치는 표시부(9103), 표시부(9107)에 이용하는 것이 가능하다. 그러므로, 텔레비전 장치의 표시 품위를 향상시킬 수 있다.
도 24의 (C)는 컴퓨터(9200)이며, 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다.
상기 실시형태 중 어느 하나에 나타내는 반도체 장치는 표시부(9203)에 이용하는 것이 가능하다. 그러므로, 컴퓨터(9200)의 표시 품위를 향상시킬 수 있다.
도 25의 (A) 및 도 25의 (B)는 반으로 접을 수 있는 태블릿형 단말이다. 도 25의 (A)는 펼친 상태이며, 태블릿형 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 잠금쇠(9033), 조작 스위치(9038)를 포함한다.
상기 실시형태 중 어느 하나에 나타내는 반도체 장치는 표시부(9631a), 표시부(9631b)에 이용하는 것이 가능하다. 그러므로, 태블릿 단말의 표시 품위를 향상시킬 수 있다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있고, 표시된 조작 키(9638)를 터치함으로써 데이터를 입력할 수 있다. 표시부(9631a)에서는 일례로서 절반의 영역이 표시 기능만을 갖는 구성, 다른 절반의 영역이 터치 패널의 기능을 갖는 구성을 나타내고 있지만, 이 구성에 한정되는 것은 아니다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 갖는 구성으로 해도 좋다. 예를 들면, 표시부(9631a)의 전면을 키보드 버튼 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 이용할 수 있다.
표시부(9631b)에서도 표시부(9631a)와 마찬가지로, 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치에 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼 표시할 수 있다.
터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대하여 동시에 터치 입력할 수도 있다.
표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시의 방향을 전환, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿형 단말에 내장하고 있는 광 센서로 검출되는 사용 시의 외광의 광량에 따라 표시의 휘도를 최적의 것으로 할 수 있다. 태블릿형 단말은 광 센서뿐만 아니라, 자이로스코프, 가속도 센서 등의 기울기를 검출하는 센서 등의 다른 검출 장치를 포함해도 좋다.
도 25의 (A)에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 나타내고 있지만, 특별히 한정되지 않고, 한쪽의 사이즈와 다른 한쪽의 사이즈가 상이하여도 좋고, 표시의 품질이 상이하여도 좋다. 예를 들면 한쪽이 다른 한쪽보다 고정세한 표시를 행할 수 있는 표시 패널로 해도 좋다.
도 25의 (B)는 닫은 상태이며, 태블릿형 단말은 하우징(9630), 태양전지(9633), 충방전 제어 회로(9634)를 가진다. 단, 도 25의 (B)에서는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 포함하는 구성에 대하여 나타낸다.
태블릿형 단말은 반으로 접을 수 있기 때문에, 미사용시에 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에, 내구성이 뛰어나 장기 사용의 관점에서도 신뢰성이 뛰어난 태블릿형 단말을 제공할 수 있다.
이 밖에도 도 25의 (A) 및 도 25의 (B)에 나타낸 태블릿형 단말은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작 또는 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다.
태블릿형 단말의 표면에 장착된 태양전지(9633)에 의해, 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수 있다. 단, 태양전지(9633)는 하우징(9630)의 한 면 또는 양면에 제공할 수 있어 배터리(9635)의 충전을 효율적으로 행하는 구성으로 할 수 있다. 배터리(9635)로서는 리튬 이온 배터리를 이용하면, 소형화를 도모하는 등의 이점이 있다.
도 25의 (B)에 나타내는 충방전 제어 회로(9634)의 구성, 및 동작에 대하여 도 25의 (C)에 블럭도를 나타내어 설명한다. 도 25의 (C)에는 태양전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3), 표시부(9631)에 대하여 나타내고, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3)가 도 25의 (B)에 나타내는 충방전 제어 회로(9634)에 대응하는 개소가 된다.
먼저, 외광에 의해 태양전지(9633)에 의해 발전이 되는 경우의 동작의 예에 대하여 설명한다. 태양전지로 발전한 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)에 의해 승압 또는 강압이 이루어진다. 그리고, 표시부(9631)의 동작에 태양전지(9633)로부터의 전력이 이용될 때에는 스위치(SW1)를 온으로 하고, 컨버터(9637)로 표시부(9631)에 필요한 전압으로 승압 또는 강압을 하게 된다. 또한, 표시부(9631)에서의 표시를 행하지 않을 때는 스위치(SW1)를 오프로 하고, 스위치(SW2)를 온으로 하여 배터리(9635)의 충전을 행하는 구성으로 하면 좋다.
단, 태양전지(9633)에 대해서는 발전 수단의 일례로서 나타냈지만; 특별히 한정되지 않고, 압전 소자(피에조 소자)나 열전 변환 소자(페르티에 소자) 등의 다른 발전 수단에 의한 배터리(9635)의 충전을 행하는 구성이어도 좋다. 예를 들면, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 또 다른 충전 수단을 조합하여 행하는 구성으로 해도 좋다.
단, 본 실시형태에 나타내는 구성 등은 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
[실시예 1]
본 실시예에서는 실시형태 1의 반도체 장치를 이용하여, 액정 표시 장치를 제작했다. 제작한 액정 표시 장치의 베젤 면적에 대하여 평가한다.
비교예로서 구동 회로부의 도전막(310c)이 도전막(304b)과 중첩하고 있지 않은 액정 표시 장치를 도 26에 나타낸다. 도 26에 나타내는 액정 표시 장치의 구동 회로부는 도전막(304b)과 도전막(310c)을 투광성을 갖는 도전막(316a)과 접속하고 있다. 단, 투광성을 갖는 도전막(316a)은 절연막(305), 절연막(306) 및 절연막(312)에 제공된 개구부((367a)), 개구부((367b))에서 접속한다.
도 27의 (A) 및 도 27의 (B)에 개구부 주변의 레이아웃도를 나타낸다. 도 27의 (A)는 비교예의 액정 표시 장치의 개구부 주변의 레이아웃도이며, 도 27의 (B)는 실시형태 1의 반도체 장치를 이용한 액정 표시 장치의 개구부 주변의 레이아웃도이다.
비교예의 액정 표시 장치의 개구부 주변의 레이아웃폭은 21μm였다. 실시형태 1의 반도체 장치를 이용한 액정 표시 장치의 개구부 주변의 레이아웃폭은 15μm였다. 이 결과에 의해, 도전막(304b)과 도전막(310c)을 투광성을 갖는 도전막(316a)에 접속할 때에, 실시형태 1과 같이 1개의 개구부(여기에서는 개구부(364a))만으로 도전막(304b)과 도전막(310c)과 투광성을 갖는 도전막(316a)을 접속함으로써 레이아웃폭을 개구부 하나당 6μm 줄일 수 있어, 액정 표시 장치의 슬림 베젤화를 도모할 수 있다.
다음에, 비교예와 같은 2개의 개구부를 실시형태 1과 같이 개구부를 하나로 변경하는 것에 의한 베젤 면적의 축소율을 구했다.
도 28은 비교예의 액정 표시 장치의 레이아웃도이다. 구동 회로부의 레이아웃폭은 1850μm였다. 보호 회로, 신호선, 밀봉 영역을 포함하면 2646μm였다.
구동 회로부에서, 비교예와 같은 2개의 개구부를 실시형태 1과 같이 개구부를 하나로 변경할 수 있는 개소는 도면 중의 파선으로 둘러싸고 있다.
본 실시예에서는 합계 9개소를 하나의 개구부로 변경할 수 있고, 구동 회로부 전체에서는 54μm(6μm×9개소) 축소할 수 있다. 따라서, 상기와 같이 함으로써, 베젤을 2.04%(54μm÷2646μm×100%) 축소할 수 있어, 액정 표시 장치의 슬림 베젤화를 도모할 수 있었다.
[실시예 2]
실시형태 1의 반도체 장치를 이용하여, 액정 표시 장치를 제작했다. 실시예 1의 비교예의 액정 표시 장치의 개구부 주변의 단면 TEM상을 도 45의 (A), 실시형태 1의 반도체 장치를 이용한 액정 표시 장치의 개구부 주변의 단면 TEM상을 도 45의 (B)에 나타낸다.
도 45의 (A)로부터, 비교예의 액정 표시 장치는 절연막 내에 공극부가 생겼지만, 도 45의 (B)는 실시형태 1과 같이 게이트 전극을 소스 전극 또는 드레인 전극과 중첩하도록 형성함으로써, 절연막 위에 투광성을 갖는 도전막을 형성하지 않기 때문에; 공극부가 발생하는 일이 없다. 따라서, 막의 피복성을 향상시킬 수 있는 것을 확인할 수 있었다.
[실시예 3]
본 실시예에서는 실시형태 4의 구동 회로를 이용하여, 액정 표시 장치를 제작했다. 제작한 액정 표시 장치의 베젤 면적에 대하여 평가한다.
우선, 실시형태 4의 구동 회로에 도 26의 구성을 이용하여, 액정 표시 장치를 제작했다. 비교예로서 도 38의 (A)에 나타내는 바와 같은 시프트 레지스터 유닛 1단에 대하여, 1개의 출력 신호를 출력하는 종래의 구성의 구동 회로에 도 26의 구성을 이용하여, 액정 표시 장치를 제작했다.
도 43의 (A) 및 도 43의 (B)에 구동 회로부의 레이아웃도를 나타낸다. 도 43의 (A)는 비교예의 구동 회로부의 레이아웃도이며, 레이아웃폭은 1700μm였다. 도 43의 (B)는 본 실시예의 구동 회로부의 레이아웃도이며, 레이아웃폭은 1150μm였다. 실시형태 4의 구동 회로를 채용함으로써, 종래에 비해, 베젤을 32.24%((1700μm-1150μm)÷1700μm×100%) 축소할 수 있어, 액정 표시 장치의 슬림 베젤화를 도모할 수 있었다.
마찬기지로, 실시형태 4의 구동 회로에 실시형태 1의 변형예 6에 나타내는 채널 보호형의 트랜지스터를 이용하여 액정 표시 장치를 제작했다. 비교예로서 도 38의 (A)에 나타내는 바와 같은 시프트 레지스터 유닛 1단에 대하여, 1개의 출력 신호를 출력하는 종래의 구성의 구동 회로에 채널 보호형의 트랜지스터를 이용하여, 액정 표시 장치를 제작했다.
도 44의 (A) 및 도 44의 (B)에 상기와는 다른 구동 회로부의 레이아웃도를 나타낸다. 도 44의 (A)는 비교예의 구동 회로부의 레이아웃도이며, 레이아웃폭은 1700μm였다. 도 44의 (B)는 본 실시예의 구동 회로부의 레이아웃도이며, 레이아웃폭은 1250μm였다. 실시형태 4의 구동 회로를 채용함으로써, 종래에 비해, 베젤을 26.47%((1700μm-1250μm)÷1700μm×100%) 축소할 수 있어, 액정 표시 장치의 슬림 베젤화를 도모할 수 있었다.
[실시예 4]
본 실시예에서는 액정 표시 장치에 이용할 수 있는 In-Ga-Zn 산화물인 CAAC-OS막을 포함하는 트랜지스터의 특성에 대하여 평가한다.
측정에는 게이트 드라이버의 버퍼에 이용되고, 채널 길이가 50μm, 채널 폭이 4μm인 채널 에치 구조의 트랜지스터를 이용했다.
다음에, 트랜지스터의 구성에 대하여 설명한다.
트랜지스터는 유리 기판 위의 게이트 전극과; 유리 기판 및 게이트 전극 위의 게이트 절연막과; 게이트 절연막 위의 산화물 반도체막과; 산화물 반도체막과 접촉하는 소스 전극 및 드레인 전극과; 산화물 반도체막, 소스 전극 및 드레인 전극 위의 제1 절연막, 제2 절연막과; 제1 절연막, 제2 절연막에 제공된 개구부를 통하여 소스 전극 또는 드레인 전극과 전기적으로 접속하는 화소 전극을 포함한다.
게이트 전극은 막두께 35 nm의 티탄막 위에 막두께 200 nm의 구리막이 적층되어 있다. 게이트 절연막은 막두께 400 nm의 질화 실리콘막 위에 막두께 50 nm의 산화 질화 실리콘막이 적층되어 있다. 산화물 반도체막은 막두께 35 nm의 In：Ga：Zn = 1：1：1의 원자수비의 In-Ga-Zn 산화물막이다. 소스 전극 및 드레인 전극은 막두께 50 nm의 텅스텐막 위의 막두께 400 nm의 알루미늄막, 알루미늄막 위에 막두께 200 nm의 티탄막이 적층되어 있다. 제1 절연막은 막두께 50 nm의 산화 질화 실리콘막 위에 막두께 400 nm의 산화 질화 실리콘막이 적층되어 있다. 제2 절연막은 막두께 100 nm의 질화 실리콘막이다. 화소 전극은 막두께 110 nm의 산화 실리콘을 첨가한 인듐 주석 산화물막이다.
도 46에 제작한 트랜지스터의 특성을 나타낸다. 도면 중의 세로축은 드레인 전류(ID[A])를 나타내고, 횡축은 게이트 전압(VG[V])을 나타낸다. 도 46으로부터, 제작한 트랜지스터는 양호한 특성을 얻은 것을 알 수 있었다.
채널 길이가 50μm, 채널 폭이 6μm인 채널 에치 구조의 트랜지스터를 제작하여, 암 상태(dark)에서 게이트 전위를 30 V 상태로 60℃, 1시간 유지하는 시험(＋BT 시험)을 행하였다. 도 47의 (A)에 ＋BT 시험을 실시한 후의 트랜지스터의 특성을 나타낸다. 도면 중의 세로축은 문턱 전압의 변동량(ΔVth[V])을 나타내고, 횡축은 시험 시간([hr])을 나타낸다. 도 47의 (A)로부터, 문턱 전압의 변동량이 작은 것을 알 수 있었다.
상기 트랜지스터에서, 암 상태(dark)에서 게이트 전위를 30 V 상태에서 60℃, 1시간 유지하는 시험(＋BT 시험)과 암 상태(dark)에서 게이트 전위를 -30 V 상태에서 60℃, 1시간 유지하는 시험(-BT 시험)을 번갈아 반복했다. 측정 결과를 도 47의 (B)에 나타낸다. 도면 중의 세로축은 문턱 전압(Vth[V])을 나타내고, 횡축은 시험의 조건을 나타낸다. 도 47의 (B)로부터, 특성의 변동이 거의 없는 것을 알 수 있었다.
101：화소부
102：트랜지스터
103：트랜지스터
104：주사선 구동 회로
105：용량 소자
106：신호선 구동 회로
107：주사선
109：신호선
115：용량선
131_1：트랜지스터
132：액정 소자
133_1：용량 소자
301：화소
302：기판
304a：도전막
304b：도전막
304c：도전막
305：절연막
305a：질화물 절연막
305b：질화물 절연막
305c：질화물 절연막
306：절연막
307：산화물 반도체막
308a：산화물 반도체막
308b：산화물 반도체막
308c：도전막
308d：산화물 반도체막
309：도전막
310a：도전막
310b：도전막
310c：도전막
310d：도전막
310e：도전막
310f：도전막
311：절연막
311a：절연막
311b：절연막
312：절연막
312a：절연막
312b：절연막
313：절연막
314：절연막
315：도전막
316a：도전막
316b：도전막
316c：도전막
316d：도전막
317：평탄화막
318：배향막
320：액정층
322：액정 소자
324：절연막
325：도전막
326：도전막
334a：저저항 영역
334b：저저항 영역
336：다층막
336a：산화물 반도체막
336b：산화물막
342：기판
344：차광막
346：유색막
348：절연막
350：도전막
352：배향막
360：오목부
362：개구부
362c：개구부
364a：개구부
364b：개구부
364c：개구부
367a：개구부
367b：개구부
370：영역
384a：개구부
384b：개구부
600：게이트 드라이버 회로
601：시프트 레지스터 유닛
601a：시프트 레지스터 유닛
602：시프트 레지스터 유닛
602a：시프트 레지스터 유닛
603：디멀티플렉서 회로
604：디멀티플렉서 회로
605：버퍼
605a：버퍼
611：트랜지스터
612：트랜지스터
613：트랜지스터
614：트랜지스터
615：트랜지스터
616：트랜지스터
617：트랜지스터
618：트랜지스터
619：용량 소자
621：트랜지스터
622：트랜지스터
623：트랜지스터
624：용량 소자
625：트랜지스터
9000：테이블
9001：하우징
9002：다리부
9003：표시부
9004：표시 버튼
9005：전원 코드
9033：잠금쇠
9034：스위치
9035：전원 스위치
9036：스위치
9038：조작 스위치
9100：텔레비전 장치
9101：하우징
9103：표시부
9105：스탠드
9107：표시부
9109：조작 키
9110：리모콘 조작기
9200：컴퓨터
9201：본체
9202：하우징
9203：표시부
9204：키보드
9205：외부 접속 포트
9206：포인팅 디바이스
9630：하우징
9631：표시부
9631a：표시부
9631b：표시부
9632a：영역
9632b：영역
9633：태양전지
9634：충방전 제어 회로
9635：배터리
9636：DCDC 컨버터
9637：컨버터
9638：조작키
9639：버튼
102：트랜지스터
103：트랜지스터
104：주사선 구동 회로
105：용량 소자
106：신호선 구동 회로
107：주사선
109：신호선
115：용량선
131_1：트랜지스터
132：액정 소자
133_1：용량 소자
301：화소
302：기판
304a：도전막
304b：도전막
304c：도전막
305：절연막
305a：질화물 절연막
305b：질화물 절연막
305c：질화물 절연막
306：절연막
307：산화물 반도체막
308a：산화물 반도체막
308b：산화물 반도체막
308c：도전막
308d：산화물 반도체막
309：도전막
310a：도전막
310b：도전막
310c：도전막
310d：도전막
310e：도전막
310f：도전막
311：절연막
311a：절연막
311b：절연막
312：절연막
312a：절연막
312b：절연막
313：절연막
314：절연막
315：도전막
316a：도전막
316b：도전막
316c：도전막
316d：도전막
317：평탄화막
318：배향막
320：액정층
322：액정 소자
324：절연막
325：도전막
326：도전막
334a：저저항 영역
334b：저저항 영역
336：다층막
336a：산화물 반도체막
336b：산화물막
342：기판
344：차광막
346：유색막
348：절연막
350：도전막
352：배향막
360：오목부
362：개구부
362c：개구부
364a：개구부
364b：개구부
364c：개구부
367a：개구부
367b：개구부
370：영역
384a：개구부
384b：개구부
600：게이트 드라이버 회로
601：시프트 레지스터 유닛
601a：시프트 레지스터 유닛
602：시프트 레지스터 유닛
602a：시프트 레지스터 유닛
603：디멀티플렉서 회로
604：디멀티플렉서 회로
605：버퍼
605a：버퍼
611：트랜지스터
612：트랜지스터
613：트랜지스터
614：트랜지스터
615：트랜지스터
616：트랜지스터
617：트랜지스터
618：트랜지스터
619：용량 소자
621：트랜지스터
622：트랜지스터
623：트랜지스터
624：용량 소자
625：트랜지스터
9000：테이블
9001：하우징
9002：다리부
9003：표시부
9004：표시 버튼
9005：전원 코드
9033：잠금쇠
9034：스위치
9035：전원 스위치
9036：스위치
9038：조작 스위치
9100：텔레비전 장치
9101：하우징
9103：표시부
9105：스탠드
9107：표시부
9109：조작 키
9110：리모콘 조작기
9200：컴퓨터
9201：본체
9202：하우징
9203：표시부
9204：키보드
9205：외부 접속 포트
9206：포인팅 디바이스
9630：하우징
9631：표시부
9631a：표시부
9631b：표시부
9632a：영역
9632b：영역
9633：태양전지
9634：충방전 제어 회로
9635：배터리
9636：DCDC 컨버터
9637：컨버터
9638：조작키
9639：버튼
Claims (23)
- 구동 회로로서:
시프트 레지스터 유닛의 m개의 쌍과, 상기 시프트 레지스터 유닛에 전기적으로 접속되는 디멀티플렉서 회로; 및
n개의 신호선들을 포함하고,
m은 3 이상의 자연수이고,
n은 4 이상의 자연수이고,
상기 시프트 레지스터 유닛은 k개의 신호선들에 전기적으로 접속되고,
k는 1부터 n-1까지의 범위의 자연수이고,
상기 디멀티플렉서 회로는 l개의 신호선들에 전기적으로 접속되고,
l은 1부터 n-3까지의 범위의 자연수이고,
(m+1)번째 디멀티플렉서 회로의 출력은 m번째 시프트 레지스터 유닛에 입력되고,
(m-1)번째 디멀티플렉서 회로의 출력은 상기 m번째 시프트 레지스터 유닛에 입력되는, 구동 회로. - 제1 항에 있어서,
상기 시프트 레지스터 유닛은 산화물 반도체를 포함하는 트랜지스터를 포함하는, 구동 회로.
- 구동 회로로서:
제1 시프트 레지스터 유닛;
제2 시프트 레지스터 유닛;
제3 시프트 레지스터 유닛;
상기 제1 시프트 레지스터 유닛과 상기 제2 시프트 레지스터 유닛에 전기적으로 접속되는 제1 디멀티플렉서 회로;
상기 제1 시프트 레지스터 유닛, 상기 제2 시프트 레지스터 유닛, 및 상기 제3 시프트 레지스터 유닛에 전기적으로 접속되는 제2 디멀티플렉서 회로;
상기 제2 시프트 레지스터 유닛과 상기 제3 시프트 레지스터 유닛에 전기적으로 접속되는 제3 디멀티플렉서 회로; 및
n개의 신호선들을 포함하고,
n은 4 이상의 자연수이고,
상기 제1 시프트 레지스터 유닛, 상기 제2 시프트 레지스터 유닛, 및 상기 제3 시프트 레지스터 유닛은 k개의 신호선들에 전기적으로 접속되고,
k는 1부터 n-1까지의 범위의 자연수이고,
상기 제1 디멀티플렉서 회로, 상기 제2 디멀티플렉서 회로, 및 상기 제3 디멀티플렉서 회로는 l개의 신호선들에 전기적으로 접속되고,
l은 1부터 n-3까지의 범위의 자연수이고,
상기 제1 디멀티플렉서 회로의 출력 중 하나는 상기 제2 시프트 레지스터 유닛에 입력되고,
상기 제3 디멀티플렉서 회로의 출력 중 하나는 상기 제2 시프트 레지스터 유닛에 입력되는, 구동 회로. - 제3 항에 있어서,
상기 제1 시프트 레지스터 유닛, 상기 제2 시프트 레지스터 유닛, 및 상기 제3 시프트 레지스터 유닛 중 적어도 하나는 산화물 반도체를 포함하는 트랜지스터를 포함하는, 구동 회로. - 구동 회로로서:
세트 신호선; 제1 트랜지스터; 제2 트랜지스터; 제3 트랜지스터; 제4 트랜지스터; 제5 트랜지스터; 및 제6 트랜지스터를 포함하는 시프트 레지스터 유닛;
n개의 신호선들(n은 4 이상의 자연수); 및
각각 출력 단자를 포함하는 p개의 버퍼들(p는 1부터 n-3까지의 범위의 자연수)을 포함하고,
상기 제1 트랜지스터의 소스 및 드레인의 한쪽은 고전원 전위선에 전기적으로 접속되고,
상기 제1 트랜지스터의 상기 소스 및 상기 드레인의 다른 한쪽은 상기 p개의 버퍼들 각각과 상기 제2 트랜지스터의 소스 및 드레인의 한쪽에 전기적으로 접속되고,
상기 제1 트랜지스터의 게이트는 상기 세트 신호선에 전기적으로 접속되고,
상기 제2 트랜지스터의 상기 소스 및 상기 드레인의 다른 한쪽은 저전원 전위선에 전기적으로 접속되고,
상기 제2 트랜지스터의 게이트는 상기 p개의 버퍼들 각각, 상기 제4 트랜지스터의 소스 및 드레인의 한쪽, 상기 제5 트랜지스터의 소스 및 드레인의 한쪽, 및 상기 제6 트랜지스터의 소스 및 드레인의 한쪽에 전기적으로 접속되고,
상기 제3 트랜지스터의 소스 및 드레인의 한쪽은 상기 고전원 전위선에 전기적으로 접속되고,
상기 제3 트랜지스터의 상기 소스 및 상기 드레인의 다른 한쪽은 상기 제4 트랜지스터의 상기 소스 및 상기 드레인의 다른 한쪽에 전기적으로 접속되고,
상기 제3 트랜지스터의 게이트는 상기 n개의 신호선들 중 제1 신호선에 전기적으로 접속되고,
상기 제4 트랜지스터의 게이트는 상기 n개의 신호선들 중 제2 신호선에 전기적으로 접속되고,
상기 제5 트랜지스터의 상기 소스 및 상기 드레인의 다른 한쪽은 상기 저전원 전위선에 전기적으로 접속되고,
상기 제5 트랜지스터의 게이트는 상기 세트 신호선에 전기적으로 접속되고,
상기 제6 트랜지스터의 상기 소스 및 상기 드레인의 다른 한쪽은 상기 고전원 전위선에 전기적으로 접속되고,
상기 제6 트랜지스터의 게이트는 리셋 신호선에 전기적으로 접속되고,
상기 p개의 버퍼들 중 제1 버퍼는 상기 n개의 신호선들 중 제3 신호선에 전기적으로 접속되고,
상기 p개의 버퍼들 중 제2 버퍼는 상기 n개의 신호선들 중 제4 신호선에 전기적으로 접속되는, 구동 회로. - 구동 회로로서:
세트 신호선; 제1 트랜지스터; 제2 트랜지스터; 제3 트랜지스터; 제4 트랜지스터; 제5 트랜지스터; 제6 트랜지스터; 제7 트랜지스터; 및 제8 트랜지스터를 포함하는 시프트 레지스터 유닛;
n개의 신호선들(n은 4 이상의 자연수); 및
각각 출력 단자를 포함하는 p개의 버퍼들(p는 1부터 n-3까지의 범위의 자연수)을 포함하고,
상기 제1 트랜지스터의 소스 및 드레인의 한쪽은 고전원 전위선에 전기적으로 접속되고,
상기 제1 트랜지스터의 상기 소스 및 상기 드레인의 다른 한쪽은 상기 p개의 버퍼들 각각과 상기 제2 트랜지스터의 소스 및 드레인의 한쪽에 전기적으로 접속되고,
상기 제1 트랜지스터의 게이트는 상기 세트 신호선에 전기적으로 접속되고,
상기 제2 트랜지스터의 상기 소스 및 상기 드레인의 다른 한쪽은 상기 제7 트랜지스터의 소스 및 드레인 모두를 통해 저전원 전위선에 전기적으로 접속되고,
상기 제2 트랜지스터의 게이트와 상기 제7 트랜지스터의 게이트는 상기 p개의 버퍼들 각각, 상기 제4 트랜지스터의 소스 및 드레인의 한쪽, 상기 제5 트랜지스터의 소스 및 드레인의 한쪽, 및 상기 제6 트랜지스터의 소스 및 드레인의 한쪽에 전기적으로 접속되고,
상기 제3 트랜지스터의 소스 및 드레인의 한쪽은 상기 고전원 전위선에 전기적으로 접속되고,
상기 제3 트랜지스터의 상기 소스 및 상기 드레인의 다른 한쪽은 상기 제4 트랜지스터의 상기 소스 및 상기 드레인의 다른 한쪽에 전기적으로 접속되고,
상기 제3 트랜지스터의 게이트는 상기 n개의 신호선들 중 제1 신호선에 전기적으로 접속되고,
상기 제4 트랜지스터의 게이트는 상기 n개의 신호선들 중 제2 신호선에 전기적으로 접속되고,
상기 제5 트랜지스터의 상기 소스 및 상기 드레인의 다른 한쪽은 상기 제8 트랜지스터의 소스 및 드레인 모두를 통해 상기 저전원 전위선에 전기적으로 접속되고,
상기 제5 트랜지스터의 게이트와 상기 제8 트랜지스터의 게이트는 상기 세트 신호선에 전기적으로 접속되고,
상기 제6 트랜지스터의 상기 소스 및 상기 드레인의 다른 한쪽은 상기 고전원 전위선에 전기적으로 접속되고,
상기 제6 트랜지스터의 게이트는 리셋 신호선에 전기적으로 접속되고,
상기 p개의 버퍼들 중 제1 버퍼는 상기 n개의 신호선들 중 제3 신호선에 전기적으로 접속되고,
상기 p개의 버퍼들 중 제2 버퍼는 상기 n개의 신호선들 중 제4 신호선에 전기적으로 접속되는, 구동 회로. - 제6 항에 있어서,
상기 시프트 레지스터 유닛은 상기 제5 트랜지스터의 상기 소스 및 상기 드레인의 상기 한쪽과 상기 저전원 전위선 사이에 용량 소자를 더 포함하는, 구동 회로. - 제6 항에 있어서,
상기 시프트 레지스터 유닛은 제9 트랜지스터를 더 포함하고,
상기 제9 트랜지스터의 소스 및 드레인의 한쪽은 상기 고전원 전위선에 전기적으로 접속되고,
상기 제9 트랜지스터의 상기 소스 및 상기 드레인의 다른 한쪽은 상기 p개의 버퍼들 각각에 전기적으로 접속되는, 구동 회로. - 구동 회로로서:
세트 신호선; 제1 트랜지스터; 제2 트랜지스터; 제3 트랜지스터; 제5 트랜지스터; 및 제6 트랜지스터를 포함하는 시프트 레지스터 유닛;
n개의 신호선들(n은 4 이상의 자연수); 및
각각 출력 단자를 포함하는 p개의 버퍼들(p는 1부터 n-3까지의 범위의 자연수)을 포함하고,
상기 제1 트랜지스터의 소스 및 드레인의 한쪽은 고전원 전위선에 전기적으로 접속되고,
상기 제1 트랜지스터의 상기 소스 및 상기 드레인의 다른 한쪽은 상기 p개의 버퍼들 각각과 상기 제2 트랜지스터의 소스 및 드레인의 한쪽에 전기적으로 접속되고,
상기 제1 트랜지스터의 게이트는 상기 세트 신호선에 전기적으로 접속되고,
상기 제2 트랜지스터의 상기 소스 및 상기 드레인의 다른 한쪽은 저전원 전위선에 전기적으로 접속되고,
상기 제2 트랜지스터의 게이트는 상기 p개의 버퍼들 각각, 상기 제3 트랜지스터의 소스 및 드레인의 한쪽, 상기 제5 트랜지스터의 소스 및 드레인의 한쪽, 및 상기 제6 트랜지스터의 소스 및 드레인의 한쪽에 전기적으로 접속되고,
상기 제3 트랜지스터의 소스 및 드레인의 다른 한쪽은 상기 고전원 전위선에 전기적으로 접속되고,
상기 제3 트랜지스터의 게이트는 상기 n개의 신호선들 중 제1 신호선에 전기적으로 접속되고,
상기 제5 트랜지스터의 상기 소스 및 상기 드레인의 다른 한쪽은 상기 저전원 전위선에 전기적으로 접속되고,
상기 제5 트랜지스터의 게이트는 상기 세트 신호선에 전기적으로 접속되고,
상기 제6 트랜지스터의 상기 소스 및 상기 드레인의 다른 한쪽은 상기 고전원 전위선에 전기적으로 접속되고,
상기 제6 트랜지스터의 게이트는 리셋 신호선에 전기적으로 접속되고,
상기 p개의 버퍼들 중 제1 버퍼는 상기 n개의 신호선들 중 제3 신호선에 전기적으로 접속되고,
상기 p개의 버퍼들 중 제2 버퍼는 상기 n개의 신호선들 중 제4 신호선에 전기적으로 접속되는, 구동 회로. - 제5 항, 제6 항, 및 제9 항 중 어느 한 항에 있어서,
상기 제1 트랜지스터는 산화물 반도체를 포함하는, 구동 회로. - 제5 항, 제6 항, 및 제9 항 중 어느 한 항에 있어서,
상기 p개의 버퍼들은 디멀티플렉서 회로에 포함되고,
상기 디멀티플렉서 회로는 상기 제1 트랜지스터의 상기 소스 및 상기 드레인의 상기 다른 한쪽에 전기적으로 접속되는 제1 입력 단자와, 상기 제2 트랜지스터의 상기 게이트에 전기적으로 접속되는 제2 입력 단자를 포함하는, 구동 회로. - 제1 항, 제3 항, 제5 항, 제6 항, 및 제9 항 중 어느 한 항에 따른 구동 회로를 포함하는, 표시 장치.
- 제12 항에 따른 표시 장치를 포함하는 전자기기.
- 반도체 장치로서:
구동 회로를 포함하고,
상기 구동 회로는:
기판 위의 게이트 전극;
상기 기판 위의 제1 도전막;
상기 게이트 전극 및 상기 제1 도전막 위의 제1 절연막;
상기 제1 절연막을 개재하여 상기 게이트 전극 위에 있는 한 쌍의 전극;
상기 제1 절연막 위의 제2 도전막; 및
상기 제1 도전막 및 상기 제2 도전막 위의 투광성을 갖는 도전막을 포함하고,
상기 투광성을 갖는 도전막은 상기 제1 도전막 및 상기 제2 도전막에 전기적으로 접속되고,
상기 제2 도전막은 상기 제1 도전막과 중첩되는, 반도체 장치. - 제14 항에 있어서,
상기 투광성을 갖는 도전막은 상기 제1 절연막에서의 개구부를 통해 상기 제1 도전막에 직접 접속되는, 반도체 장치. - 제14 항에 있어서,
상기 게이트 전극에 인접하는 반도체막을 더 포함하는, 반도체 장치. - 반도체 장치로서:
구동 회로를 포함하고,
상기 구동 회로는:
기판 위의 게이트 전극, 상기 게이트 전극에 인접하는 반도체막, 상기 반도체막에 전기적으로 접속되는 소스 전극 및 드레인 전극을 포함하는 트랜지스터;
상기 기판 위에 있고, 상기 게이트 전극과 동일한 도전막을 사용하여 처리되는 제1 도전막;
상기 제1 도전막 위에 있고, 상기 소스 전극 및 상기 드레인 전극과 동일한 도전막을 사용하여 처리되는 제2 도전막; 및
상기 제1 도전막 및 상기 제2 도전막 위의 투광성을 갖는 도전막을 포함하고,
상기 투광성을 갖는 도전막은 상기 제1 도전막에 직접 접속되고,
상기 제2 도전막은 상기 제1 도전막과 중첩되는, 반도체 장치. - 반도체 장치로서:
제1 트랜지스터와, 상기 제1 트랜지스터에 전기적으로 접속되는 화소 전극을 포함하는 화소: 및
구동 회로를 포함하고,
상기 구동 회로는:
기판 위의 게이트 전극, 상기 게이트 전극에 인접하는 반도체막, 및 상기 반도체막에 전기적으로 접속되는 소스 전극 및 드레인 전극을 포함하는 제2 트랜지스터;
상기 기판 위에 있고, 상기 게이트 전극과 동일한 도전막을 사용하여 처리되는 제1 도전막;
상기 제1 도전막 위에 있고, 상기 소스 전극 및 상기 드레인 전극과 동일한 도전막을 사용하여 처리되는 제2 도전막; 및
상기 제1 도전막 및 상기 제2 도전막 위에 있고, 상기 화소 전극과 동일한 도전막을 사용하여 처리되는 투광성을 갖는 도전막을 포함하고,
상기 투광성을 갖는 도전막은 상기 제1 도전막에 직접 접속되고,
상기 제2 도전막은 상기 제1 도전막과 중첩되는, 반도체 장치. - 제17 항 또는 제18 항에 있어서,
상기 게이트 전극 및 상기 제1 도전막 위의 제1 절연막을 더 포함하고,
상기 투광성을 갖는 도전막은 상기 제1 절연막에서의 개구부를 통해 상기 제1 도전막에 직접 접속되는, 반도체 장치. - 제17 항 또는 제18 항에 있어서,
상기 투광성을 갖는 도전막은 상기 제2 도전막의 상면 및 측면과 접촉하는, 반도체 장치. - 제17 항 또는 제18 항에 있어서,
상기 반도체막은 산화물 반도체를 포함하는, 반도체 장치. - 제14 항, 제17 항, 및 제18 항 중 어느 한 항에 따른 반도체 장치를 포함하는 표시 장치.
- 제22 항에 따른 표시 장치를 포함하는 전자기기.
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013036791 | 2013-02-27 | ||
| JPJP-P-2013-036791 | 2013-02-27 | ||
| JP2013187853 | 2013-09-11 | ||
| JPJP-P-2013-187853 | 2013-09-11 | ||
| JPJP-P-2013-248897 | 2013-12-02 | ||
| JP2013248897 | 2013-12-02 | ||
| PCT/JP2014/055194 WO2014133176A1 (en) | 2013-02-27 | 2014-02-21 | Semiconductor device, driver circuit, and display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150121052A KR20150121052A (ko) | 2015-10-28 |
| KR101994908B1 true KR101994908B1 (ko) | 2019-07-01 |
Family
ID=51388156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020157024893A KR101994908B1 (ko) | 2013-02-27 | 2014-02-21 | 반도체 장치, 구동 회로, 및 표시 장치 |
Country Status (7)
| Country | Link |
|---|---|
| US (3) | US9337343B2 (ko) |
| JP (7) | JP2015129903A (ko) |
| KR (1) | KR101994908B1 (ko) |
| CN (2) | CN105074806B (ko) |
| DE (1) | DE112014001008T5 (ko) |
| TW (2) | TWI611567B (ko) |
| WO (1) | WO2014133176A1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11869438B2 (en) | 2021-08-02 | 2024-01-09 | Samsung Display Co., Ltd. | Display device including scan driver including scan signal output circuit, signal distribution circuit and scan-off circuit |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI611567B (zh) | 2013-02-27 | 2018-01-11 | 半導體能源研究所股份有限公司 | 半導體裝置、驅動電路及顯示裝置 |
| US9041453B2 (en) * | 2013-04-04 | 2015-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Pulse generation circuit and semiconductor device |
| TWI666623B (zh) | 2013-07-10 | 2019-07-21 | 日商半導體能源研究所股份有限公司 | 半導體裝置、驅動器電路及顯示裝置 |
| JP6400961B2 (ja) | 2013-07-12 | 2018-10-03 | 株式会社半導体エネルギー研究所 | 表示装置 |
| KR102244553B1 (ko) | 2013-08-23 | 2021-04-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 용량 소자 및 반도체 장치 |
| JP2015179247A (ja) | 2013-10-22 | 2015-10-08 | 株式会社半導体エネルギー研究所 | 表示装置 |
| KR102293417B1 (ko) * | 2015-02-17 | 2021-08-25 | 삼성디스플레이 주식회사 | 주사 구동회로 및 이를 이용한 주사 구동회로의 구동방법 |
| KR20240046304A (ko) * | 2015-03-03 | 2024-04-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 그 제작 방법, 또는 그를 포함하는 표시 장치 |
| KR102442644B1 (ko) * | 2015-04-16 | 2022-09-13 | 삼성디스플레이 주식회사 | 표시장치 |
| WO2016199680A1 (ja) * | 2015-06-08 | 2016-12-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
| CN106409919A (zh) * | 2015-07-30 | 2017-02-15 | 株式会社半导体能源研究所 | 半导体装置以及包括该半导体装置的显示装置 |
| US9852926B2 (en) | 2015-10-20 | 2017-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for semiconductor device |
| KR102437684B1 (ko) * | 2015-11-30 | 2022-08-29 | 엘지디스플레이 주식회사 | 표시장치 |
| KR102601650B1 (ko) * | 2016-07-26 | 2023-11-13 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR102662057B1 (ko) | 2016-10-07 | 2024-05-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 및 전자 기기 |
| US20180145096A1 (en) | 2016-11-23 | 2018-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
| CN108346402B (zh) * | 2017-01-22 | 2019-12-24 | 京东方科技集团股份有限公司 | 一种栅极驱动电路及其驱动方法、显示装置 |
| CN107561761B (zh) * | 2017-09-20 | 2020-09-01 | 厦门天马微电子有限公司 | 一种显示面板及其驱动方法、显示装置 |
| JP2020042261A (ja) * | 2018-09-06 | 2020-03-19 | シャープ株式会社 | エレクトロウェッティング装置 |
| CN109658824B (zh) * | 2019-02-28 | 2021-07-09 | 武汉天马微电子有限公司 | 显示面板和显示装置 |
| KR20210059834A (ko) * | 2019-11-15 | 2021-05-26 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR20220094957A (ko) * | 2020-12-29 | 2022-07-06 | 엘지디스플레이 주식회사 | 게이트 구동부 및 이를 포함하는 표시 장치 |
| CN114442848B (zh) * | 2022-01-25 | 2023-09-05 | 武汉华星光电半导体显示技术有限公司 | 触控显示面板 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090141203A1 (en) | 2007-12-03 | 2009-06-04 | Samsung Electronics Co., Ltd. | Display devices including an oxide semiconductor thin film transistor |
| WO2010092714A1 (ja) | 2009-02-16 | 2010-08-19 | シャープ株式会社 | Ｔｆｔアレイ基板、及び、液晶表示パネル |
| JP2012083738A (ja) | 2010-09-15 | 2012-04-26 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
Family Cites Families (144)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198861A (ja) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | 薄膜トランジスタ |
| JPH0244256B2 (ja) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPS63210023A (ja) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法 |
| JPH0244260B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244258B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244262B2 (ja) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244263B2 (ja) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0263542U (ko) * | 1988-11-01 | 1990-05-11 | ||
| JPH05251705A (ja) | 1992-03-04 | 1993-09-28 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| JP3479375B2 (ja) | 1995-03-27 | 2003-12-15 | 科学技術振興事業団 | 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法 |
| KR100394896B1 (ko) | 1995-08-03 | 2003-11-28 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 투명스위칭소자를포함하는반도체장치 |
| JP3625598B2 (ja) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
| JP4170454B2 (ja) | 1998-07-24 | 2008-10-22 | Ｈｏｙａ株式会社 | 透明導電性酸化物薄膜を有する物品及びその製造方法 |
| JP2000150861A (ja) | 1998-11-16 | 2000-05-30 | Tdk Corp | 酸化物薄膜 |
| JP3276930B2 (ja) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
| US6909114B1 (en) * | 1998-11-17 | 2005-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having LDD regions |
| JP4860293B2 (ja) * | 1999-02-12 | 2012-01-25 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6576924B1 (en) | 1999-02-12 | 2003-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having at least a pixel unit and a driver circuit unit over a same substrate |
| TW444257B (en) * | 1999-04-12 | 2001-07-01 | Semiconductor Energy Lab | Semiconductor device and method for fabricating the same |
| JP2001053283A (ja) * | 1999-08-12 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
| JP4089858B2 (ja) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | 半導体デバイス |
| KR20020038482A (ko) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
| JP4954366B2 (ja) * | 2000-11-28 | 2012-06-13 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP3997731B2 (ja) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | 基材上に結晶性半導体薄膜を形成する方法 |
| JP2002289859A (ja) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
| KR20020083249A (ko) * | 2001-04-26 | 2002-11-02 | 삼성전자 주식회사 | 배선의 접촉 구조 및 그의 제조 방법과 이를 포함하는박막 트랜지스터 기판 및 그 제조 방법 |
| JP3925839B2 (ja) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | 半導体記憶装置およびその試験方法 |
| JP4090716B2 (ja) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
| EP1443130B1 (en) | 2001-11-05 | 2011-09-28 | Japan Science and Technology Agency | Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
| JP4083486B2 (ja) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法 |
| US7049190B2 (en) | 2002-03-15 | 2006-05-23 | Sanyo Electric Co., Ltd. | Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device |
| JP3933591B2 (ja) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
| US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
| JP2004022625A (ja) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | 半導体デバイス及び該半導体デバイスの製造方法 |
| US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
| US7193593B2 (en) | 2002-09-02 | 2007-03-20 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method of driving a liquid crystal display device |
| JP4637467B2 (ja) | 2002-09-02 | 2011-02-23 | 株式会社半導体エネルギー研究所 | 液晶表示装置および液晶表示装置の駆動方法 |
| US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| JP4166105B2 (ja) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| JP4108633B2 (ja) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに電子デバイス |
| KR100947534B1 (ko) * | 2003-07-15 | 2010-03-12 | 삼성전자주식회사 | 표시 장치 |
| US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| JP2005115287A (ja) * | 2003-10-10 | 2005-04-28 | Nec Electronics Corp | 表示装置の駆動回路およびその駆動方法 |
| KR100560399B1 (ko) * | 2003-11-04 | 2006-03-14 | 엘지.필립스 엘시디 주식회사 | 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 |
| US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
| EP1737044B1 (en) | 2004-03-12 | 2014-12-10 | Japan Science and Technology Agency | Amorphous oxide and thin film transistor |
| US7202504B2 (en) * | 2004-05-20 | 2007-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting element and display device |
| US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| JP2006100760A (ja) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
| US20060113505A1 (en) | 2004-10-19 | 2006-06-01 | Baker Hughes Incorporated | Scale inhibitor, composition useful for preparing same, and method of inhibiting scale |
| US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
| US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
| US7868326B2 (en) | 2004-11-10 | 2011-01-11 | Canon Kabushiki Kaisha | Field effect transistor |
| US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
| US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
| CN101057333B (zh) | 2004-11-10 | 2011-11-16 | 佳能株式会社 | 发光器件 |
| EP1812969B1 (en) | 2004-11-10 | 2015-05-06 | Canon Kabushiki Kaisha | Field effect transistor comprising an amorphous oxide |
| US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
| KR101107682B1 (ko) | 2004-12-31 | 2012-01-25 | 엘지디스플레이 주식회사 | 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법 |
| US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
| US7608531B2 (en) | 2005-01-28 | 2009-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device, and method of manufacturing semiconductor device |
| TWI562380B (en) | 2005-01-28 | 2016-12-11 | Semiconductor Energy Lab Co Ltd | Semiconductor device, electronic device, and method of manufacturing semiconductor device |
| US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
| JP4343859B2 (ja) * | 2005-02-17 | 2009-10-14 | 株式会社日立製作所 | 半導体装置 |
| US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
| US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
| WO2006105077A2 (en) | 2005-03-28 | 2006-10-05 | Massachusetts Institute Of Technology | Low voltage thin film transistor with high-k dielectric material |
| US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
| US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
| JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
| KR100711890B1 (ko) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | 유기 발광표시장치 및 그의 제조방법 |
| JP2007059128A (ja) | 2005-08-23 | 2007-03-08 | Canon Inc | 有機ｅｌ表示装置およびその製造方法 |
| JP4280736B2 (ja) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
| JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
| JP5116225B2 (ja) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
| JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
| JP5078246B2 (ja) | 2005-09-29 | 2012-11-21 | 株式会社半導体エネルギー研究所 | 半導体装置、及び半導体装置の作製方法 |
| EP3614442A3 (en) | 2005-09-29 | 2020-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having oxide semiconductor layer and manufactoring method thereof |
| JP5064747B2 (ja) | 2005-09-29 | 2012-10-31 | 株式会社半導体エネルギー研究所 | 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法 |
| JP5037808B2 (ja) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
| KR101117948B1 (ko) | 2005-11-15 | 2012-02-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 디스플레이 장치 제조 방법 |
| TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
| US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
| JP4977478B2 (ja) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法 |
| US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
| KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ＺｎＯ ＴＦＴ |
| US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
| JP4869789B2 (ja) * | 2006-05-31 | 2012-02-08 | 株式会社 日立ディスプレイズ | 表示装置 |
| JP5028033B2 (ja) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4999400B2 (ja) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4609797B2 (ja) | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
| JP4332545B2 (ja) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP4274219B2 (ja) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置 |
| JP5164357B2 (ja) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
| US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
| US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
| JP2008140684A (ja) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーｅｌディスプレイおよびその製造方法 |
| KR101303578B1 (ko) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
| TW200830247A (en) * | 2007-01-09 | 2008-07-16 | Denmos Technology Inc | Gate driver |
| US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
| KR100851215B1 (ko) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
| US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
| KR101325053B1 (ko) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR20080094300A (ko) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
| KR101334181B1 (ko) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
| US8274078B2 (en) | 2007-04-25 | 2012-09-25 | Canon Kabushiki Kaisha | Metal oxynitride semiconductor containing zinc |
| KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ＺｎＯ 계 박막 트랜지스터 및 그 제조방법 |
| JP2009049080A (ja) * | 2007-08-15 | 2009-03-05 | Hitachi Displays Ltd | 表示装置 |
| JP5215158B2 (ja) | 2007-12-17 | 2013-06-19 | 富士フイルム株式会社 | 無機結晶性配向膜及びその製造方法、半導体デバイス |
| JP4623179B2 (ja) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
| KR102094683B1 (ko) * | 2008-09-19 | 2020-03-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치 |
| JP5472781B2 (ja) * | 2008-10-08 | 2014-04-16 | Ｎｌｔテクノロジー株式会社 | シフトレジスタ及び表示装置並びにシフトレジスタの駆動方法 |
| JP5451280B2 (ja) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置 |
| WO2011027701A1 (en) * | 2009-09-04 | 2011-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and method for manufacturing the same |
| KR101713356B1 (ko) | 2009-09-24 | 2017-03-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 구동 회로, 상기 구동 회로를 포함하는 표시 장치, 및 상기 표시 장치를 포함하는 전자 기기 |
| JP5604087B2 (ja) * | 2009-11-27 | 2014-10-08 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| WO2011077607A1 (ja) | 2009-12-21 | 2011-06-30 | シャープ株式会社 | アクティブマトリクス基板及びそれを備えた表示パネル、並びにアクティブマトリクス基板の製造方法 |
| US9039245B2 (en) | 2009-12-30 | 2015-05-26 | 3M Innovative Properties Company | Energy efficient sign |
| US20120249499A1 (en) | 2010-01-19 | 2012-10-04 | Sharp Kabushiki Kaisha | Display panel and inspection method thereof |
| JP5146477B2 (ja) | 2010-03-12 | 2013-02-20 | カシオ計算機株式会社 | トランジスタアレイ基板及びその製造方法 |
| US9330782B2 (en) * | 2010-07-13 | 2016-05-03 | Sharp Kabushiki Kaisha | Shift register and display device having the same |
| JP5275523B2 (ja) * | 2010-11-04 | 2013-08-28 | シャープ株式会社 | 表示装置、ならびに半導体装置および表示装置の製造方法 |
| EP2657974B1 (en) * | 2010-12-20 | 2017-02-08 | Sharp Kabushiki Kaisha | Semiconductor device and display device |
| JP5776305B2 (ja) * | 2011-04-25 | 2015-09-09 | セイコーエプソン株式会社 | 電気光学装置、及び電子機器 |
| JP5606400B2 (ja) * | 2011-06-16 | 2014-10-15 | 株式会社東芝 | 信号生成回路、レーダー装置 |
| JP5963551B2 (ja) * | 2012-06-06 | 2016-08-03 | キヤノン株式会社 | アクティブマトリクスパネル、検出装置、及び、検出システム |
| WO2014103900A1 (en) * | 2012-12-25 | 2014-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2014109221A1 (ja) | 2013-01-10 | 2014-07-17 | シャープ株式会社 | アクティブマトリクス基板、表示装置、表示装置の欠陥修正方法および表示装置の製造方法 |
| TWI614813B (zh) * | 2013-01-21 | 2018-02-11 | 半導體能源研究所股份有限公司 | 半導體裝置的製造方法 |
| US8981374B2 (en) * | 2013-01-30 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| TWI611567B (zh) * | 2013-02-27 | 2018-01-11 | 半導體能源研究所股份有限公司 | 半導體裝置、驅動電路及顯示裝置 |
| US9041453B2 (en) * | 2013-04-04 | 2015-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Pulse generation circuit and semiconductor device |
| TWI666623B (zh) * | 2013-07-10 | 2019-07-21 | 日商半導體能源研究所股份有限公司 | 半導體裝置、驅動器電路及顯示裝置 |
-
2014
- 2014-02-19 TW TW103105486A patent/TWI611567B/zh not_active IP Right Cessation
- 2014-02-19 TW TW106136228A patent/TWI651839B/zh not_active IP Right Cessation
- 2014-02-20 US US14/185,221 patent/US9337343B2/en active Active
- 2014-02-21 DE DE112014001008.1T patent/DE112014001008T5/de active Pending
- 2014-02-21 CN CN201480010926.7A patent/CN105074806B/zh not_active Expired - Fee Related
- 2014-02-21 CN CN201710930241.XA patent/CN107731856B/zh active Active
- 2014-02-21 WO PCT/JP2014/055194 patent/WO2014133176A1/en active Application Filing
- 2014-02-21 KR KR1020157024893A patent/KR101994908B1/ko active IP Right Grant
- 2014-02-21 JP JP2014031438A patent/JP2015129903A/ja not_active Withdrawn
-
2016
- 2016-05-05 US US15/147,168 patent/US9553205B2/en active Active
- 2016-12-05 JP JP2016235670A patent/JP6250909B2/ja not_active Expired - Fee Related
-
2017
- 2017-01-19 US US15/410,043 patent/US10304555B2/en active Active
-
2018
- 2018-07-20 JP JP2018136694A patent/JP6630407B2/ja active Active
-
2019
- 2019-12-06 JP JP2019221334A patent/JP6868675B2/ja active Active
-
2021
- 2021-04-12 JP JP2021067066A patent/JP7132388B2/ja active Active
-
2022
- 2022-08-25 JP JP2022134110A patent/JP7353446B2/ja active Active
-
2023
- 2023-09-19 JP JP2023151453A patent/JP2023179503A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090141203A1 (en) | 2007-12-03 | 2009-06-04 | Samsung Electronics Co., Ltd. | Display devices including an oxide semiconductor thin film transistor |
| WO2010092714A1 (ja) | 2009-02-16 | 2010-08-19 | シャープ株式会社 | Ｔｆｔアレイ基板、及び、液晶表示パネル |
| JP2012083738A (ja) | 2010-09-15 | 2012-04-26 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11869438B2 (en) | 2021-08-02 | 2024-01-09 | Samsung Display Co., Ltd. | Display device including scan driver including scan signal output circuit, signal distribution circuit and scan-off circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105074806A (zh) | 2015-11-18 |
| KR20150121052A (ko) | 2015-10-28 |
| JP2018174350A (ja) | 2018-11-08 |
| JP2023179503A (ja) | 2023-12-19 |
| US20160322504A1 (en) | 2016-11-03 |
| CN107731856A (zh) | 2018-02-23 |
| JP7132388B2 (ja) | 2022-09-06 |
| DE112014001008T5 (de) | 2015-12-10 |
| CN107731856B (zh) | 2022-02-01 |
| JP6868675B2 (ja) | 2021-05-12 |
| US9553205B2 (en) | 2017-01-24 |
| US10304555B2 (en) | 2019-05-28 |
| TW201440204A (zh) | 2014-10-16 |
| US20170131607A1 (en) | 2017-05-11 |
| JP6250909B2 (ja) | 2017-12-20 |
| JP2015129903A (ja) | 2015-07-16 |
| JP7353446B2 (ja) | 2023-09-29 |
| US9337343B2 (en) | 2016-05-10 |
| CN105074806B (zh) | 2017-11-07 |
| JP2020053694A (ja) | 2020-04-02 |
| TWI611567B (zh) | 2018-01-11 |
| WO2014133176A1 (en) | 2014-09-04 |
| TW201804605A (zh) | 2018-02-01 |
| JP2022172218A (ja) | 2022-11-15 |
| US20140241487A1 (en) | 2014-08-28 |
| JP2021119612A (ja) | 2021-08-12 |
| TWI651839B (zh) | 2019-02-21 |
| JP2017062496A (ja) | 2017-03-30 |
| JP6630407B2 (ja) | 2020-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101994908B1 (ko) | 반도체 장치, 구동 회로, 및 표시 장치 | |
| JP6772397B2 (ja) | 表示装置 | |
| JP7340645B2 (ja) | 表示装置 | |
| JP7400038B2 (ja) | 表示装置 | |
| JP7390416B2 (ja) | 半導体装置 | |
| JP7498332B2 (ja) | 表示装置 | |
| KR102242288B1 (ko) | 반도체 장치의 제작 방법 | |
| KR20160065005A (ko) | 반도체 장치, 및 상기 반도체 장치를 갖는 표시 장치 | |
| JP7434644B2 (ja) | 半導体装置の作製方法 | |
| JP6542961B2 (ja) | 半導体装置の作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |