KR101987316B1 - 전지 보호 회로, 전지 보호 장치 및 전지 팩 - Google Patents

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Abstract

복수의 상이한 보호 특성에 공통의 회로 구성으로 대응할 수 있는 전지 보호 회로, 전지 보호 장치 및 전지 팩을 제공하는 것.
CPU를 구비하지 않고, 이차전지를 보호하는 전지 보호 회로로서, 상기 전지 보호 회로의 보호 특성을 정하는 특성 데이터를 기입 가능한 불휘발성 메모리와, 상기 불휘발성 메모리로부터 독출되는 상기 특성 데이터에 기초하여, 상기 이차전지의 보호 동작을 행하는 보호 동작 회로를 구비하는 전지 보호 회로. 상기 전지 보호 회로와, 상기 이차전지의 충전 경로를 차단 가능한 충전 경로 차단부와, 상기 이차전지의 방전 경로를 차단 가능한 방전 경로 차단부를 구비하는 전지 보호 장치. 상기 전지 보호 장치와, 상기 이차전지를 구비하는 전지 팩.

Description

전지 보호 회로, 전지 보호 장치 및 전지 팩{BATTERY PROTECTION CIRCUIT, BATTERY PROTECTION APPARATUS AND BATTERY PACK}
본 발명은 전지 보호 회로, 전지 보호 장치 및 전지 팩에 관한 것이다.
CPU를 구비하지 않고, 이차전지를 보호하는 전지 보호 회로가 알려져 있다( 특허문헌 1을 참조).
일본 특개 2011-239652호 공보
전지 보호 회로의 보호 특성은 이차전지의 종류 또는 전지 보호 회로가 탑재되는 제품의 종류에 따라 커스터마이즈될 필요가 있다. 그 때문에, 복수의 상이한 보호 특성에 대응할 수 있도록 전지 보호 회로의 구성을 이차전지 또는 제품의 종류마다 개발하면, 개발의 리드타임이나 비용이 증대하기 쉽다.
그래서, 복수의 상이한 보호 특성에 공통의 회로 구성으로 대응할 수 있는 전지 보호 회로, 전지 보호 장치 및 전지 팩의 제공을 목적으로 한다.
하나의 안으로는,
CPU를 구비하지 않고, 이차전지를 보호하는 전지 보호 회로로서,
상기 전지 보호 회로의 보호 특성을 정하는 특성 데이터를 기입 가능한 불휘발성 메모리와,
상기 불휘발성 메모리로부터 독출되는 상기 특성 데이터에 기초하여, 상기 이차전지의 보호 동작을 행하는 보호 동작 회로를 구비하는 전지 보호 회로가 제공된다.
하나의 태양에 의하면, 복수의 상이한 보호 특성에 공통의 회로 구성으로 대응할 수 있다.
도 1은 전지 팩의 일례를 나타내는 구성도이다.
도 2는 전지 팩의 일례를 나타내는 구성도이다.
도 3은 전지 보호 회로의 일례를 나타내는 구성도이다.
도 4는 불휘발성 메모리의 일례를 나타내는 구성도이다.
도 5는 기입 동작의 일례를 나타내는 타이밍 차트이다.
도 6은 판독 기록 제어 회로의 일례를 나타내는 구성도이다.
이하, 본 발명의 실시형태를 도면에 따라 설명한다.
도 1은 전지 팩(100)의 일례를 나타내는 구성도이다. 전지 팩(100)은 부하 접속 단자(5, 6)에 접속되는 도시하지 않는 외부 부하에 전력을 공급 가능한 이차전지(200)와, 이차전지(200)를 보호하는 보호 장치(110)를 내장하여 구비한다. 전지 팩(100)은 외부 부하에 내장되어도 되고, 외측에 부착되어도 된다. 외부 부하의 구체예로서 휴대 가능한 휴대 단말 장치 등을 들 수 있다. 휴대 단말 장치의 구체예로서 휴대전화, 스마트폰, 태블릿형 컴퓨터, 게임기, 텔레비전, 음악이나 영상의 플레이어, 카메라 등의 전자기기를 들 수 있다.
이차전지(200)는 부하 접속 단자(5, 6)에 접속되는 도시하지 않는 충전기에 의해 충전 가능하다. 이차전지(200)의 구체예로서 리튬이온전지나 리튬폴리머전지 등을 들 수 있다.
보호 장치(110)는 부하 접속 단자(5)와, 부하 접속 단자(6)와, 셀 접속 단자(3, 4)를 구비하고, 셀 접속 단자(3, 4)에 접속된 이차전지(200)를 과전류 등으로부터 보호하는 전지 보호 장치의 일례이다. 셀 접속 단자(3)는 부하 접속 단자(5)에 전원 경로(8)를 통하여 연결된다. 셀 접속 단자(4)는 부하 접속 단자(6)에 전원 경로(7)를 통하여 연결된다. 셀 접속 단자(3)는 이차전지(200)의 정극에 접속된다. 셀 접속 단자(4)는 이차전지(200)의 부극에 접속된다.
보호 장치(110)는 트랜지스터(11, 12)를 구비한다. 트랜지스터(11)는 이차전지(200)의 충전 경로를 차단 가능한 충전 경로 차단부의 일례이며, 트랜지스터(12)는 이차전지(200)의 방전 경로를 차단 가능한 방전 경로 차단부의 일례이다. 도시하는 경우, 트랜지스터(11)는 이차전지(200)의 충전 전류가 흐르는 전원 경로(7)를 차단할 수 있고, 트랜지스터(12)는 이차전지(200)의 방전 전류가 흐르는 전원 경로(7)를 차단할 수 있다. 트랜지스터(11, 12)는 전원 경로(7)의 도통/차단을 전환 가능한 스위칭 소자이며, 전원 경로(7)에 직렬로 삽입된다.
트랜지스터(11, 12)는 예를 들면 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이다. 트랜지스터(11)는 트랜지스터(11)의 기생 다이오드의 순방향이 이차전지(200)의 방전 방향에 일치하도록 전원 경로(7)에 삽입된다. 트랜지스터(12)는 트랜지스터(12)의 기생 다이오드의 순방향이 이차전지(200)의 충전 방향에 일치하도록 전원 경로(7)에 삽입된다. 트랜지스터(11, 12)의 드레인-소스간에 다이오드가 추가되어도 된다.
보호 장치(110)는 캐패시터(10, 13)를 구비해도 된다. 캐패시터(10)는 트랜지스터(11)와 트랜지스터(12)의 직렬 회로에 병렬로 접속된다. 캐패시터(13)는 부하 접속 단자(5)에 접속되는 일단과, 부하 접속 단자(6)에 접속되는 타단을 가진다. 캐패시터(10) 또는 캐패시터(13)를 구비함으로써, 전압 변동이나 외래 노이즈에 대한 내량을 향상시킬 수 있다.
보호 장치(110)는 보호 회로(120)를 구비한다. 보호 회로(120)는 CPU(Central Processing Unit:중앙연산처리장치)를 구비하지 않고, 이차전지(200)를 보호하는 전지 보호 회로의 일례이며, 예를 들면 이차전지(200)로부터 급전되어 이차전지(200)를 보호하는 집적 회로이다. CPU가 없기 때문에 당연히 보호 회로(120)는 보호 회로(120) 자신의 CPU의 처리 결과에 기초하여 이차전지(200)를 보호하는 기능을 가지지 않는다. 또, CPU가 없기 때문에 보호 회로(120)는 이차전지(200)의 잔량 검지 기능을 가지지 않는다.
보호 회로(120)는 예를 들면 전원 단자(91)와, 그라운드 단자(92)와, 충전 제어 단자(93)와, 방전 제어 단자(94)와, 전류 검출 단자(95)를 구비한다.
전원 단자(91)는 저항(1)을 통하여 셀 접속 단자(3) 또는 전원 경로(8)에 접속되는 정극측 전원 단자이며, VDD 단자라고 불리는 경우가 있다. 전원 단자(91)는 예를 들면 전원 경로(8)에 일단이 접속되는 저항(1)의 타단과, 전원 경로(7)에 일단이 접속되는 캐패시터(2)의 타단과의 접속점에 접속된다. 캐패시터(2)의 일단은 셀 접속 단자(4)와 트랜지스터(12) 사이의 전원 경로(7)에 접속된다.
그라운드 단자(92)는 셀 접속 단자(4)와 트랜지스터(12) 사이의 전원 경로(7)에 접속되는 부측 전원 단자이며, VSS 단자라고 불리는 경우가 있다.
충전 제어 단자(93)는 이차전지(200)의 충전을 금지하는 신호를 출력하는 단자이며, COUT 단자라고 불리는 경우가 있다. 충전 제어 단자(93)는 트랜지스터(11)의 제어 전극(예를 들면 MOSFET의 경우 게이트)에 접속된다.
방전 제어 단자(94)는 이차전지(200)의 방전을 금지하는 신호를 출력하는 단자이며, DOUT 단자라고 불리는 경우가 있다. 방전 제어 단자(94)는 트랜지스터(12)의 제어 전극(예를 들면 MOSFET의 경우 게이트)에 접속된다.
전류 검출 단자(95)는 이차전지(200)에 흐르는 전류에 따른 검출 전압이 입력되는 단자이며, V- 단자라고 불리는 경우가 있다. 전류 검출 단자(95)는 부하 접속 단자(6)와 트랜지스터(11) 사이의 전원 경로(7)에 저항(9)을 통하여 접속된다.
보호 회로(120)는 예를 들면 메모리(60)와, 보호 동작 회로(98)를 구비한다. 메모리(60)는 보호 회로(120)의 보호 특성을 정하는 특성 데이터를 기입 가능한 불휘발성 메모리의 일례이다. 메모리(60)의 구체예로서, OTPROM(One Time Programmable ROM), EEPROM(Electrically Erasable Programmable ROM) 등을 들 수 있다. 보호 동작 회로(98)는 메모리(60)로부터 독출되는 특성 데이터에 기초하여, 이차전지(200)의 보호 동작을 행하는 보호 동작 회로의 일례이다.
따라서, 메모리(60)에 기입되는 특성 데이터가 변하면, 이차전지의 보호 동작을 바꿀 수 있으므로, 복수의 상이한 보호 특성에 공통의 회로 구성으로 대응할 수 있다. 예를 들면 이차전지(200)의 종류나 보호 회로(120)가 탑재되는 제품의 종류가 상이해도 보호 동작 회로(98)의 공통화가 가능하다.
또, 보호 회로(120)는 특성 데이터를 기입 가능한 메모리(60)를 구비하므로, 예를 들면 보호 특성을 커스터마이즈하기 위해서, IC칩의 메탈 배선 변경이나 퓨즈의 레이저 트리밍이 불필요하게 된다. 그 결과, 개발이나 제조의 리드타임이나 비용의 저감이 가능하다.
보호 회로(120)는 메모리(60)에 특성 데이터를 기입하기 위해서, 데이터 단자(96)와, 클록 단자(97)와, 판독 기록 제어 회로(80)를 구비한다.
데이터 단자(96) 및 클록 단자(97)는 특성 데이터의 기입에 사용되는 입력 단자이다. 데이터 단자(96)는 메모리(60)에 기입되는 특성 데이터를 반송하는 특성 데이터 신호 DAT를 입력 가능한 단자이며, 클록 단자(97)는 클록 신호 CL을 입력 가능한 단자이다.
판독 기록 제어 회로(80)는 특성 데이터 신호 DAT와 클록 신호 CL에 기초하여, 메모리(60)로의 특성 데이터의 기입을 제어한다. 또, 판독 기록 제어 회로(80)는 메모리(60)에 기입된 특성 데이터의 독출을 제어한다.
보호 회로(120)는 데이터 단자(96)와, 클록 단자(97)와, 판독 기록 제어 회로(80)를 구비함으로써, 예를 들면 보호 회로(120)의 몰드 패키지 후의 출하 전 검사에서, 특성 데이터를 메모리(60)에 기입할 수 있다. 그리고, 패키징하고 나서 특성 데이터를 메모리(60)에 기입할 수 있으므로, 패키징에 의해 발생하는 보호 특성의 변동을 억제할 수 있다.
또, 보호 장치(110)는 메모리(60)에 특성 데이터를 기입하기 위해서, 데이터 입력 단자(14)와, 클록 입력 단자(15)를 구비해도 된다. 데이터 입력 단자(14) 및 클록 입력 단자(15)는 특성 데이터의 기입에 사용되는 입력 단자이다. 데이터 입력 단자(14)는 특성 데이터 신호 DAT를 입력 가능한 단자이며, 데이터 단자(96)에 보호 회로(120)의 외측으로부터 접속된다. 클록 입력 단자(15)는 클록 신호 CL을 입력 가능한 단자이며, 클록 단자(97)에 보호 회로(120)의 외측으로부터 접속된다.
보호 장치(110)는 데이터 입력 단자(14)와 클록 입력 단자(15)를 구비하므로, 예를 들면 보호 회로(120)와 트랜지스터(11, 12)가 기판에 실장된 후의 보호 장치(110)의 출하 전 검사에서, 특성 데이터를 메모리(60)에 기입할 수 있다. 그리고, 기판 실장하고 나서 특성 데이터를 메모리(60)에 기입할 수 있으므로, 기판 실장에 의해 발생하는 보호 특성의 변동을 억제할 수 있다.
보호 동작 회로(98)는 이차전지(200)의 전류 또는 전압의 이상을 검출하는 이상 검출 회로(21)와, 이상 검출 회로(21)에 의한 이상 검출 결과에 기초하여 트랜지스터(11, 12)의 온오프를 제어하는 논리 회로(44)를 구비한다. 이상 검출 회로(21)는 예를 들면 과충전 검출 회로(22)와, 과방전 검출 회로(27)와, 방전 과전류 검출 회로(32)와, 충전 과전류 검출 회로(35)와, 단락 검출 회로(38)를 구비한다.
보호 동작 회로(98)는 예를 들면 이차전지(200)를 과충전으로부터 보호하는 동작(과충전 보호 동작)을 행한다. 예를 들면 과충전 검출 회로(22)는 전원 단자(91)와 그라운드 단자(92) 사이의 전압을 저항(23, 24)에 의해 검출함으로써, 이차전지(200)의 전지 전압(셀 전압)을 감시한다. 과충전 검출 회로(22)는 메모리(60)로부터 독출되는 역치 전압 데이터에 따라 설정되는 과충전 검출 전압 Vdet1 이상의 셀 전압을 검지함으로써, 이차전지(200)의 과충전이 검출되었다고 하여, 과충전 검출 신호를 출력한다. 과충전 검출 전압 Vdet1 이상의 셀 전압의 검지 및 과충전 검출 신호의 출력은 기준 전압(26) 및 비교기(25)에 의해 행해진다.
과충전 검출 신호를 검지한 논리 회로(44)는 메모리(60)로부터 독출되는 지연 시간 데이터에 따라 설정되는 과충전 검출 지연 시간 tVdet1의 경과를 기다려, 트랜지스터(11)를 오프로 하는 로우 레벨의 제어 신호를 충전 제어 단자(93)로부터 출력하는 과충전 보호 동작을 실행한다. 트랜지스터(11)가 오프가 됨으로써, 트랜지스터(12)의 온오프 상태에 관계 없이 이차전지(200)가 과충전되는 것을 방지할 수 있다. 논리 회로(44)는 트랜지스터(46)를 오프로 하고 또한 트랜지스터(47)를 온으로 함으로써, 트랜지스터(11)를 오프로 한다.
한편, 과충전 검출 회로(22)는 메모리(60)로부터 독출되는 역치 전압 데이터에 따라 설정되는 과충전 복귀 전압 Vrel1 이하의 셀 전압을 검지함으로써, 이차전지(200)가 과충전 상태로부터 통상 상태로 복귀했다고 하여, 과충전 복귀 신호를 출력한다(「과충전 검출 신호의 출력을 정지한다」라고 해도 된다). 과충전 복귀 전압 Vrel1은 과충전 검출 전압 Vdet1보다 낮다.
과충전 복귀 신호를 검지한 논리 회로(44)는(또는, 과충전 검출 신호의 출력의 정지를 검지한 논리 회로(44)는) 트랜지스터(11)를 온으로 하는 하이 레벨의 제어 신호를 충전 제어 단자(93)로부터 출력한다. 트랜지스터(11)의 온에 의해 과충전 보호 동작이 종료된다. 논리 회로(44)는 트랜지스터(46)를 온으로 하고 또한 트랜지스터(47)를 오프로 함으로써, 트랜지스터(11)를 온으로 한다.
보호 동작 회로(98)는 예를 들면 이차전지(200)를 과방전으로부터 보호하는 동작(과방전 보호 동작)을 행한다. 예를 들면 과방전 검출 회로(27)는 전원 단자(91)와 그라운드 단자(92) 사이의 전압을 저항(28, 29)에 의해 검출함으로써, 이차전지(200)의 전지 전압(셀 전압)을 감시한다. 과방전 검출 회로(27)는 메모리(60)로부터 독출되는 역치 전압 데이터에 따라 설정되는 과방전 검출 전압 Vdet2 이하의 셀 전압을 검지함으로써, 이차전지(200)의 과방전이 검출되었다고 하여, 과방전 검출 신호를 출력한다. 과방전 검출 전압 Vdet2 이하의 셀 전압의 검지 및 과방전 검출 신호의 출력은 기준 전압(31) 및 비교기(30)에 의해 행해진다.
과방전 검출 신호를 검지한 논리 회로(44)는 메모리(60)로부터 독출되는 지연 시간 데이터에 따라 설정되는 과방전 검출 지연 시간 tVdet2의 경과를 기다려, 트랜지스터(12)를 오프로 하는 로우 레벨의 제어 신호를 방전 제어 단자(94)로부터 출력하는 과방전 보호 동작을 실행한다. 트랜지스터(12)가 오프가 됨으로써, 트랜지스터(11)의 온오프 상태에 관계 없이, 이차전지(200)가 과방전되는 것을 방지할 수 있다. 논리 회로(44)는 트랜지스터(48)를 오프로 하고 또한 트랜지스터(49)를 온으로 함으로써, 트랜지스터(12)를 오프로 한다.
한편, 과방전 검출 회로(27)는 메모리(60)로부터 독출되는 역치 전압 데이터에 따라 설정되는 과방전 복귀 전압 Vrel2 이상의 셀 전압을 검지함으로써, 이차전지(200)가 과방전 상태로부터 통상 상태로 복귀했다고 하여, 과방전 복귀 신호를 출력한다(「과방전 검출 신호의 출력을 정지한다」라고 해도 된다). 과방전 복귀 전압 Vrel2은 과방전 검출 전압 Vdet2보다 높다.
과방전 복귀 신호를 검지한 논리 회로(44)는(또는, 과방전 검출 신호의 출력의 정지를 검지한 논리 회로(44)는) 트랜지스터(12)를 온으로 하는 하이 레벨의 제어 신호를 방전 제어 단자(94)로부터 출력한다. 트랜지스터(12)의 온에 의해 과방전 보호 동작이 종료된다. 논리 회로(44)는 트랜지스터(48)를 온으로 하고 또한 트랜지스터(49)를 오프로 함으로써, 트랜지스터(12)를 온으로 한다.
보호 동작 회로(98)는 예를 들면 이차전지(200)를 방전 과전류로부터 보호하는 동작(방전 과전류 보호 동작)을 행한다. 예를 들면 방전 과전류 검출 회로(32)는 전류 검출 단자(95)와 그라운드 단자(92) 사이의 전압을 검출함으로써, 부하 접속 단자(6)와 셀 접속 단자(4) 사이의 전압 P-를 감시한다. 방전 과전류 검출 회로(32)는 메모리(60)로부터 독출되는 역치 전압 데이터에 따라 설정되는 방전 과전류 검출 전압 Vdet3 이상의 전압 P-를 검지함으로써, 부하 접속 단자(6)에 흐르는 이상 전류로서 방전 과전류가 검출되었다고 하여, 방전 과전류 검출 신호를 출력한다. 방전 과전류 검출 전압 Vdet3 이상의 전압 P-의 검지 및 방전 과전류 검출 신호의 출력은 기준 전압(34) 및 비교기(33)에 의해 행해진다.
방전 과전류 검출 신호를 검지한 논리 회로(44)는 메모리(60)로부터 독출되는 지연 시간 데이터에 따라 설정되는 방전 과전류 검출 지연 시간 tVdet3의 경과를 기다려, 트랜지스터(12)를 오프로 하는 로우 레벨의 제어 신호를 방전 제어 단자(94)로부터 출력하는 방전 과전류 보호 동작을 실행한다. 트랜지스터(12)가 오프가 됨으로써, 트랜지스터(11)의 온오프 상태에 관계 없이, 이차전지(200)를 방전하는 방향으로 과전류가 흐르는 것을 방지할 수 있다.
여기서, 트랜지스터(12)가 적어도 온으로 되어 있는 상태에서, 이차전지(200)를 방전하는 방전 전류가 흐름으로써 전압 P-가 상승하는 것은 트랜지스터(12)의 온 저항에 의한 전압 상승이 발생하기 때문이다.
보호 동작 회로(98)는 예를 들면 이차전지(200)를 충전 과전류로부터 보호하는 동작(충전 과전류 보호 동작)을 행한다. 예를 들면 충전 과전류 검출 회로(35)는 전류 검출 단자(95)와 그라운드 단자(92) 사이의 전압을 검출함으로써, 부하 접속 단자(6)와 셀 접속 단자(4) 사이의 전압 P-를 감시한다. 충전 과전류 검출 회로(35)는 메모리(60)로부터 독출되는 역치 전압 데이터에 따라 설정되는 충전 과전류 검출 전압 Vdet4 이하의 전압 P-를 검지함으로써, 부하 접속 단자(6)에 흐르는 이상 전류로서 충전 과전류가 검출되었다고 하여, 충전 과전류 검출 신호를 출력한다. 충전 과전류 검출 전압 Vdet4 이하의 전압 P-의 검지 및 충전 과전류 검출 신호의 출력은 기준 전압(37) 및 비교기(36)에 의해 행해진다.
충전 과전류 검출 신호를 검지한 논리 회로(44)는 메모리(60)로부터 독출되는 지연 시간 데이터에 따라 설정되는 충전 과전류 검출 지연 시간 tVdet4의 경과를 기다려, 트랜지스터(11)를 오프로 하는 로우 레벨의 제어 신호를 충전 제어 단자(93)로부터 출력하는 충전 과전류 보호 동작을 실행한다. 트랜지스터(11)가 오프가 됨으로써, 트랜지스터(12)의 온오프 상태에 관계 없이, 이차전지(200)를 충전하는 방향으로 과전류가 흐르는 것을 방지할 수 있다.
여기서, 트랜지스터(11)가 적어도 온으로 되어 있는 상태에서, 이차전지(200)를 충전하는 충전 전류가 흐름으로써 전압 P-가 저하되는 것은 트랜지스터(11)의 온 저항에 의한 전압 저하가 발생하기 때문이다.
보호 동작 회로(98)는 예를 들면 이차전지(200)를 단락 전류로부터 보호하는 동작(단락 보호 동작)을 행한다. 예를 들면 단락 검출 회로(38)는 전류 검출 단자(95)와 그라운드 단자(92) 사이의 전압을 검출함으로써, 부하 접속 단자(6)와 셀 접속 단자(4) 사이의 전압 P-를 감시한다. 단락 검출 회로(38)는 메모리(60)로부터 독출되는 역치 전압 데이터에 따라 설정되는 단락 검출 전압 Vshort 이상의 전압 P-를 검지함으로써, 부하 접속 단자(5)와 부하 접속 단자(6) 사이의 단락이 검출되었다고 하여, 단락 검출 신호를 출력한다. 단락 검출 전압 Vshort 이상의 전압 P-의 검지 및 단락 검출 신호의 출력은 기준 전압(40) 및 비교기(39)에 의해 행해진다.
단락 검출 신호는 지연 회로(41)에 입력되고 나서 단락 검출 지연 시간 tshort의 경과 후에 지연 회로(41)로부터 출력된다. 단락 검출 지연 시간 tshort는 메모리(60)로부터 독출되는 지연 시간 데이터에 따라 설정되는 시간이다.
지연 회로(41)를 통하여 단락 검출 신호를 검지한 논리 회로(44)는 트랜지스터(12)를 오프로 하는 로우 레벨의 제어 신호를 방전 제어 단자(94)로부터 출력하는 단락 보호 동작을 실행한다. 트랜지스터(12)가 오프가 됨으로써, 트랜지스터(11)의 온오프 상태에 관계 없이, 이차전지(200)를 방전하는 방향으로 단락 전류가 흐르는 것을 방지할 수 있다.
보호 동작 회로(98)는 보호 회로(120)의 동작 모드를 통상 동작 모드로부터 과방전 보호 모드를 경유하여 스탠바이 모드로 전환하고, 스탠바이 모드로부터 과방전 보호 모드를 경유하여 통상 동작 모드로 전환하는 기능을 구비해도 된다.
논리 회로(44)는 통상 동작 모드에 있어서 트랜지스터(11)를 온으로 하는 하이 레벨의 제어 신호를 충전 제어 단자(93)로부터 출력하고, 또한, 트랜지스터(12)를 온으로 하는 하이 레벨의 제어 신호를 방전 제어 단자(94)로부터 출력한다. 또, 논리 회로(44)는 통상 동작 모드에 있어서, 트랜지스터(50)와 트랜지스터(53)의 양쪽을 오프로 한다.
과방전 보호 모드는 상기 서술한 과방전 보호 동작이 행해지는 모드이다. 논리 회로(44)는 과방전 보호 모드에 있어서, 트랜지스터(12)를 오프로 하는 제어 신호를 방전 제어 단자(94)로부터 출력함과 아울러, 트랜지스터(50)를 온으로 하고 또한 트랜지스터(53)를 오프로 한다. 트랜지스터(50)의 온에 의해, 전류 검출 단자(95)는 저항(51)을 통하여 전원 단자(91)의 전원 전압에 풀업된다. 전류 검출 단자(95)가 전원 단자(91)의 전원 전압에 풀업됨으로써, 부하 접속 단자(5)와 부하 접속 단자(6) 사이의 전압이 거의 0볼트가 된다. 따라서, 부하 접속 단자(5, 6)에 접속되는 도시하지 않는 부하의 동작을 정지시킬 수 있고, 이차전지(200)로부터 당해 부하에 흐르는 방전 전류를 억제할 수 있다.
또, 논리 회로(44)는 과방전 보호 모드에 있어서 전류 검출 단자(95)와 그라운드 단자(92) 사이의 전압을 검출함으로써, 부하 접속 단자(6)와 셀 접속 단자(4) 사이의 전압 P-를 검지함으로써, 부하 접속 단자(5, 6)로의 충전기의 접속 유무를 판정할 수 있다.
논리 회로(44)는 과전류 보호 모드에 있어서 스탠바이 역치 전압 Vstb보다 높은 전압 P-가 검지된 경우, 충전기는 접속되어 있지 않다고 판정하고, 보호 회로(120)의 동작 모드를 과전류 보호 모드로부터 스탠바이 모드로 전환한다. 한편, 논리 회로(44)는 과전류 보호 모드에 있어서 스탠바이 역치 전압 Vstb보다 낮은 전압 P-가 검출된 경우, 충전기는 접속되어 있다고 판정하고, 보호 회로(120)의 동작 모드를 과전류 보호 모드로부터 스탠바이 모드로 전환하지 않는다. 스탠바이 역치 전압 Vstb는 예를 들면 (VDD-0.9) 또는 1/2×VDD로 설정된다. VDD는 전원 단자(91)의 입력 전압을 나타낸다.
보호 회로(120)의 동작 모드가 과방전 보호 모드로부터 스탠바이 모드로 천이함으로써, 과방전 상태의 이차전지(200)가 보호 회로(120)의 소비 전류에 의해 더욱 방전되는 것을 방지할 수 있다.
예를 들면 충전기가 접속되어 있지 않은 상태에서 과방전이 검출되면, 과방전 검출과 거의 동시에 전류 검출 단자(95)가 전원 단자(91)의 전원 전압에 풀업되고, 보호 회로(120)의 동작 모드는 스탠바이 모드로 전환된다. 충전기가 스탠바이 모드에서 접속되면, 보호 회로(120)의 동작 모드는 과방전 보호 모드로 전환되고, 이차전지(200)가 충전기에 의해 충전된다. 그리고, 과방전 복귀 전압 Vrel2 이상의 셀 전압이 과방전 검출 회로(27)에 의해 검지된 경우, 논리 회로(44)는 트랜지스터(12)를 온으로 하는 제어 신호를 방전 제어 단자(94)로부터 출력하고, 또한, 트랜지스터(50)를 온으로부터 오프로 전환한다. 즉, 보호 회로(120)의 동작 모드는 통상 동작 모드로 전환된다.
또, 방전 과전류 검출 신호 또는 단락 검출 신호를 검지한 논리 회로(44)는 트랜지스터(12)를 오프로 하는 로우 레벨의 제어 신호를 방전 제어 단자(94)로부터 출력함과 아울러, 트랜지스터(50)를 오프로 하고 또한 트랜지스터(53)를 온으로 해도 된다. 트랜지스터(53)의 온에 의해, 전류 검출 단자(95)는 저항(52)을 통하여 그라운드 단자(92)의 그라운드 전압에 풀다운된다. 그러나, 방전 과전류 또는 단락 전류가 발생할 정도의 부하가 부하 접속 단자(5, 6)에 접속되어 있으므로, 전압 P-는 부하 접속 단자(5)의 전압으로 끌어올려진다.
그리고, 방전 과전류 또는 단락 전류가 발생할 정도의 부하가 부하 접속 단자(5, 6)로부터 분리되거나 하여 방전 과전류 또는 단락 전류의 흐름이 해소되면, 전압 P-는 트랜지스터(53)의 온에 의해 그라운드 단자(92)의 그라운드 전압으로 끌어내려진다. 이것에 의해, 논리 회로(44)는 방전 과전류 보호 동작 또는 단락 보호 동작의 실행을 해제한다. 즉, 트랜지스터(53)가 설치됨으로써, 방전 과전류 보호 동작 또는 단락 보호 동작으로부터의 자동 복귀가 가능하게 된다.
상기 서술한 과충전 검출 전압 Vdet1 또는 과충전 복귀 전압 Vrel1은 과충전 보호 동작의 필요여부 판정에 사용되는 역치 전압의 일례이다. 과충전 검출 전압 Vdet1 또는 과충전 복귀 전압 Vrel1의 설정용의 역치 전압 데이터는 메모리(60)에 미리 기입되는 특성 데이터의 일례이며, 판독 기록 제어 회로(80)에 의해 메모리(60)로부터 과충전 검출 회로(22)에 독출된다. 과방전 검출 전압 Vdet2, 과방전 복귀 전압 Vrel2, 방전 과전류 검출 전압 Vdet3, 충전 과전류 검출 전압 Vdet4, 단락 검출 전압 Vshort, 스탠바이 역치 전압 Vstb의 설정용의 역치 전압 데이터에 대해서도 마찬가지이다.
따라서, 과충전 검출 전압 Vdet1의 설정용으로 메모리(60)에 기입되는 역치 전압 데이터의 내용을 바꿈으로써, 과충전 검출 전압 Vdet1을 당해 내용에 따른 보호 전압값으로 변경할 수 있다. 예를 들면 과충전 검출 회로(22) 또는 판독 기록 제어 회로(80)는 메모리(60)로부터 독출되는 과충전 검출 전압 Vdet1의 역치 전압 데이터에 기초하여, 저항(23)의 저항값, 저항(24)의 저항값, 기준 전압(26)의 전압값의 적어도 하나를 변경함으로써, 과충전 검출 전압 Vdet1을 과충전 검출 전압 Vdet1의 역치 전압 데이터로 설정하는 역치 전압 설정 회로를 가진다. 과충전 복귀 전압 Vrel1, 과방전 검출 전압 Vdet2, 과방전 복귀 전압 Vrel2, 방전 과전류 검출 전압 Vdet3, 충전 과전류 검출 전압 Vdet4, 단락 검출 전압 Vshort, 스탠바이 역치 전압 Vstb에 대해서도 마찬가지이다.
상기 서술한 과충전 검출 지연 시간 tVdet1은 메모리(60)로부터 독출되는 지연 시간 데이터에 기초하여, 발진기(43)와 카운터(42)에 의해 생성된다. 과충전 검출 지연 시간 tVdet1은 과충전 검출 전압 Vdet1 이상의 셀 전압이 과충전 검출 회로(22)에 의해 검출되고 나서 과충전 보호 동작이 실행될 때까지의 시간이다. 과충전 검출 지연 시간 tVdet1의 설정용의 지연 시간 데이터는 메모리(60)에 기입되는 특성 데이터의 일례이며, 판독 기록 제어 회로(80)에 의해 메모리(60)로부터 논리 회로(44) 또는 카운터(42)에 독출된다. 과방전 검출 지연 시간 tVdet2, 방전 과전류 검출 지연 시간 tVdet3, 충전 과전류 검출 지연 시간 tVdet4, 단락 검출 지연 시간 tshort의 설정용의 지연 시간 데이터에 대해서도 마찬가지이다.
또한, 단락 검출 지연 시간 tshort의 설정용의 지연 시간 데이터는 판독 기록 제어 회로(80)에 의해 메모리(60)로부터 지연 회로(41)에 독출되어도 된다.
따라서, 과충전 검출 지연 시간 tVdet1의 설정용으로 메모리(60)에 기입되는 지연 시간 데이터의 내용을 바꿈으로써, 과충전 검출 지연 시간 tVdet1을 당해 내용에 따른 시간으로 변경할 수 있다. 논리 회로(44) 또는 카운터(42)는 메모리(60)로부터 독출되는 과충전 검출 지연 시간 tVdet1의 지연 시간 데이터에 기초하여, 카운터(42)에 의해 생성되는 지연 시간을 변경함으로써, 과충전 검출 지연 시간 tVdet1을 과충전 검출 지연 시간 tVdet1의 지연 시간 데이터로 설정하는 지연 시간 설정 회로를 가진다. 과방전 검출 지연 시간 tVdet2, 방전 과전류 검출 지연 시간 tVdet3, 충전 과전류 검출 지연 시간 tVdet4, 단락 검출 지연 시간 tshort에 대해서도 마찬가지이다.
카운터(42)는 예를 들면 복수의 플립플롭이 직렬로 접속된 회로를 가지고, 메모리(60)로부터 독출한 지연 시간 데이터에 기초하여 각 플립플롭의 출력점이 선택됨으로써, 복수의 상이한 지연 시간을 생성할 수 있다. 카운터(42)는 발진기(43)로부터의 클록에 따라서 동작한다.
또한, 지연 회로(41)는 메모리(60)로부터 독출되는 단락 검출 지연 시간 tshort의 지연 시간 데이터에 기초하여, 지연 회로(41) 내의 1차 지연 회로의 시상수를 변경함으로써, 단락 검출 지연 시간 tshort를 단락 검출 지연 시간 tshort의 지연 시간 데이터로 설정하는 지연 시간 설정 회로를 가져도 된다.
보호 동작 회로(98)는 메모리(60)로부터 독출되는 옵션 선택 데이터에 기초하여, 이차전지(200)의 보호 동작을 행해도 된다. 이차전지(200)의 보호 동작의 옵션 기능을 정하는 옵션 선택 데이터는 메모리(60)에 기입되는 특성 데이터의 일례이다. 옵션 선택 데이터는 판독 기록 제어 회로(80)에 의해 메모리(60)로부터 논리 회로(44)에 독출된다.
따라서, 논리 회로(44)는 소정의 옵션 기능을 선택할지 여부를 메모리(60)로부터 독출되는 옵션 선택 데이터의 내용에 기초하여 결정할 수 있다. 예를 들면 논리 회로(44)는 충전 허가여부 선택 회로(45)를 유효하게 할지 무효로 할지를 메모리(60)로부터 독출되는 옵션 선택 데이터의 내용에 기초하여 결정할 수 있다.
충전 허가여부 선택 회로(45)는 셀 전압이 소정값보다 낮은 이차전지(200)에 대해서의 충전(「0V 충전」이라고 불리는 경우가 있다)의 허가여부를 선택하는 옵션 회로의 일례이다. 충전 허가여부 선택 회로(45)는 트랜지스터(11)를 오프로 함으로써, 이차전지(200)에 대한 충전을 금지하고, 트랜지스터(11)를 온으로 함으로써, 이차전지(200)에 대한 충전을 허가한다.
또한, 보호 동작 회로(98)의 논리 회로(44)는 메모리(60)로부터 독출되는 옵션 선택 데이터에 기초하여, 충전 허가여부 선택 회로(45)의 충전 허가여부 선택 기능 이외의 다른 옵션 기능을 선택할지 여부를 결정해도 된다. 예를 들면 논리 회로(44)는 메모리(60)로부터 독출되는 옵션 선택 데이터에 기초하여, 펄스 충전 대응 기능을 유효하게 할지 무효로 할지를 결정해도 된다.
도 2는 전지 팩(101)의 일례를 나타내는 구성도이다. 전지 팩(101)은 이차전지(200)와, 이차전지(200)를 보호하는 보호 장치(111)를 구비한다. 보호 장치(111)는 트랜지스터(11, 12)와, 보호 회로(121)를 구비한다. 도 1의 구성 및 효과와 마찬가지의 도 2의 구성 및 효과에 대해서는, 도 1의 구성 및 효과에 대한 상기 서술한 설명을 원용한다.
메모리(60)로의 특성 데이터의 기입용 단자는 충전 제어 단자(93)와 방전 제어 단자(94)와 전류 검출 단자(95)를 포함하는 복수의 보호용 단자 중 적어도 하나의 단자와 겸용되어도 된다. 기입용 단자가 이차전지(200)의 보호용 단자와 겸용됨으로써, 보호 회로의 면적을 축소할 수 있다.
도 2의 경우, 전류 검출 단자(95)는 이차전지(200)에 흐르는 전류에 따른 검출 전압을 입력할 수 있을 뿐만아니라 특성 데이터 신호 DAT도 입력할 수 있고, 방전 제어 단자(94)는 이차전지(200)의 방전을 금지하는 신호를 출력할 수 있을 뿐만아니라 클록 신호 CL도 입력할 수 있다.
전류 검출 단자(95)는 전류 검출 단자(95)에 입력되는 전압을 검출하는 검출부를 가지므로, 당해 검출부의 일부를 특성 데이터 신호 DAT의 검출에 유용할 수 있고, 보호 회로의 면적을 효율적으로 축소할 수 있다. 방전 제어 단자(94)는 충전 제어 단자(93)보다 저내압의 단자이기 때문에, 방전 금지 신호의 출력과 클록 신호 CL의 입력이 겸용되어도, 회로 규모의 증대를 억제할 수 있다.
또한, 메모리(60)로의 특성 데이터의 기입에 겸용되는 보호용 단자는 도시하는 조합 형태에 한정되지 않고, 다른 조합 형태여도 된다. 예를 들면 특성 데이터 신호 DAT가 충전 제어 단자(93)에 입력되고, 클록 신호 CL이 전류 검출 단자(95)에 입력되어도 된다.
도 3은 도 1의 보호 회로(120)의 일례를 나타내는 구성도이다. 또한, 도 3에 대한 이하의 설명은 다른 실시형태의 보호 회로(도 2의 보호 회로(121))에 원용되어도 된다.
보호 회로(120)는 메모리(60)를 구비한다. 메모리(60)는 메모리 셀 회로(62)와, 메모리 셀 회로(62)의 주변에 위치하는 주변 회로(63)를 구비한다. 메모리 셀 회로(62)는 기입용 단자로부터 입력되는 특성 데이터를 메모리 소자에 기입하는 기입 회로(64)와, 메모리 소자로부터 특성 데이터를 독출하는 독출 회로(65)를 구비한다. 주변 회로(63)는 기입 회로(64)의 기입 동작 또는 독출 회로(65)의 독출 동작을 제어하는 논리 회로를 포함하는 회로이다.
보호 회로(120)는 도 1에 나타낸 구성 이외에 레귤레이터(99)를 구비한다. 레귤레이터(99)는 전원 단자(91)에 입력되는 입력 전압 VDD를 레귤레이트하여 정전압 VREG를 출력하는 회로이다. 입력 전압 VDD는 레귤레이터(99)에 공급될 뿐만아니라 기입 회로(64) 및 보호 동작 회로(98)에도 공급된다.
독출 회로(65) 및 주변 회로(63)는 보호 회로(120)의 통상의 동작 전압으로 동작하기 때문에, 레귤레이터(99)에 의해 입력 전압 VDD가 레귤레이트되어 생성된 정전압 VREG가 독출 회로(65) 및 주변 회로(63)에 공급된다. 정전압 VREG는 판독 기록 제어 회로(80)에도 공급된다.
한편, 특성 데이터의 기입 동작시, 메모리 소자를 브레이크 다운시켜 기입을 행하기 때문에, 기입 회로(64) 내의 메모리 소자에는 보호 회로(120) 및 메모리(60)의 통상의 동작 전압보다 높은 전압의 인가가 필요하다. 그래서, 기입 회로(64)는 레귤레이터(99)에 의해 생성되는 정전압 VREG보다 높은 기입 전압이 공급됨으로써, 기입용 단자로부터 입력되는 특성 데이터를 메모리 소자에 기입한다.
레귤레이터(99)는 전원 단자(91)로부터의 입력 전압 VDD를 정전압 VREG에 레귤레이트하므로, 보호 회로(120) 및 메모리(60)의 통상의 동작 전압보다 높은 기입 전압이 전원 단자(91)로부터 입력되어도 된다. 기입 전압이 전원 단자(91)에 입력되어도, 레귤레이터(99)는 전원 단자(91)로부터 입력되는 기입 전압을 레귤레이트하여 정전압 VREG를 출력한다. 이것에 의해, 전원 단자(91)로부터 입력되는 기입 전압을 기입 회로(64)에 공급하는 것이 가능하게 되고, 전원 단자(91)로부터 입력되는 기입 전압보다 낮은 정전압 VREG를 독출 회로(65) 및 주변 회로(63)에 공급하는 것이 가능하게 된다. 또, 레귤레이터(99)가 배치됨으로써, 기입 전압이 입력되는 기입 전용 단자를 전원 단자(91)와는 별개로 설치할 필요가 없어지기 때문에, 단자수의 증가에 따른 보호 회로(120)의 회로 규모의 확대를 억제할 수 있다.
도 4는 메모리(60)의 일례를 나타내는 구성도이다. 메모리(60)는 기입 전압이 공급되는 복수의 기입 회로(64)와, 정전압 VREG가 공급되는 복수의 독출 회로(65)와, NOR 게이트(노어 게이트)(73)와, 시프트 레지스터(66)를 가진다. 노어 게이트(73) 및 시프트 레지스터(66)는 상기 서술한 주변 회로(63)에 포함되는 회로이다. 시프트 레지스터(66)는 복수의 플립플롭(FF)(74)이 직렬로 접속된 순서 회로를 가진다. 도 4에서는 하나의 기입 회로(64)와 하나의 독출 회로(65)가 일점쇄선으로 둘러싸여 있다.
복수의 기입 회로(64)는 각각 스위치(68)와, 메모리 소자(69)와, 스위치(70)가 직렬로 접속되는 회로를 가진다. 스위치(68)는 기입 전압의 공급 경로와 메모리 소자(69) 사이에 배치되고, 스위치(70)는 시프트 레지스터(66)의 플립플롭(74)의 출력부와 메모리 소자(69) 사이에 배치된다. 예를 들면 스위치(68)는 P채널 MOSFET이며, 메모리 소자(69)는 OTP 소자이며, 스위치(70)는 N채널 MOSFET이다.
복수의 독출 회로(65)는 각각 센스 래치 회로(67)와, 스위치(71)와, 정전류원(72)을 가진다. 예를 들면 센스 래치 회로(67)는 플립플롭이며, 스위치(71)는 N채널 MOSFET이다.
판독 기록 제어 회로(80)는 특성 데이터를 반송하는 특성 데이터 신호 DAT를 특성 데이터 내부 신호 DATA로 변환하고, 외부로부터의 클록 신호 CL을 클록 내부 신호 CLK로 변환한다. 또, 판독 기록 제어 회로(80)는 특성 데이터 신호 DAT와 클록 신호 CL에 기초하여, 특성 데이터를 메모리 소자(69)에 기입하는 것을 지령하는 라이트 신호(WRITE)를 생성한다. 또, 판독 기록 제어 회로(80)는 입력 전압 VDD가 소정의 기동 전압을 넘었을 때에, 메모리 소자(69)로부터 특성 데이터를 독출하는 것을 지령하는 리드 신호(READ)를 생성한다.
다음에 도 4의 구성에서의 기입 동작의 일례를 도 5를 참조하여 설명한다. 도 5는 도 2, 3, 4의 구성에서의 기입 동작의 일례를 나타내는 타이밍 차트이다.
초기 상태에서는 READ와 WRITE의 레벨이 모두 로우 레벨이다(READ=WRITE=L). 이 경우, 스위치(68)의 게이트 전위 A는 하이 레벨이기 때문에, 스위치(68)는 오프로 한다. 시프트 레지스터(66)의 각 플립플롭(74)의 출력 전위 B는 하이 레벨이기 때문에, 스위치(70)는 오프로 한다. 따라서, 초기 상태에서는 메모리 소자(69)의 상태는 특성 데이터가 기입되어 있지 않은 미기입 상태이다.
기입 동작이 행해지는 경우, 입력 전압 VDD는 통상의 동작 전압(예를 들면 3.6V)으로부터 기입 전압(예를 들면 9V)으로 상승한다. 입력 전압 VDD가 기입 전압으로 상승하면, 과충전이 과충전 검출 회로(22)에 의해 검출된다. 이것에 의해, 충전 제어 단자(93)로부터 트랜지스터(11)의 게이트에 대하여 출력되는 제어 신호는 트랜지스터(11)를 온으로 하는 하이 레벨로부터 트랜지스터(11)를 오프로 하는 로우 레벨로 변화된다. 한편, 방전 제어 단자(94)로부터 트랜지스터(12)의 게이트에 대하여 출력되는 제어 신호는 하이 레벨인 그대로이다.
특성 데이터 내부 신호 DATA와 클록 내부 신호 CLK가 판독 기록 제어 회로(80)로부터 시프트 레지스터(66)에 입력되면, 각 플립플롭(74)은 입력되는 특성 데이터 내부 신호 DATA에 따라 로우 레벨을 출력한다.
메모리 소자(69)로의 특성 데이터의 기입 허가 기간에서는 READ의 레벨이 로우 레벨(READ=L)이며, WRITE의 레벨이 하이 레벨(WRITE=H)이기 때문에, 스위치(68)의 게이트 전위 A는 로우 레벨이다. 기입 허가 기간에서는 스위치(68)는 온, 스위치(71)는 오프, 스위치(70)는 온으로 한다.
기입 허가 기간에 있어서 시프트 레지스터(66)의 출력 전위 B가 로우 레벨인 경우, 메모리 소자(69)에 기입 전압이 인가되고, 오프 상태의 메모리 소자(69)에 전류가 흐른다. 이것에 의해, 전자가 메모리 소자(69)의 부유 게이트에 트랩되고, 메모리 소자(69)가 온 상태가 된다(특성 데이터가 메모리 소자(69)에 기입된다).
이것에 대하여, 기입 허가 기간에 있어서 시프트 레지스터(66)의 출력 전위 B가 하이 레벨인 경우, 스위치(68, 70)는 온으로 되어 있지만, 메모리 소자(69)의 드레인-소스간의 전압은 거의 0볼트이기 때문에, 전류는 메모리 소자(69)에는 흐르지 않는다. 즉, 메모리 소자(69)의 오프 상태가 유지된다(특성 데이터가 메모리 소자(69)에 기입되지 않는다).
판독 기록 제어 회로(80)는 WRITE의 레벨을 로우 레벨로 전환함으로써, 스위치(70)를 오프로 한다. 이것에 의해, 기입 허가 기간이 종료된다.
다음에, 도 4의 구성에서의 독출 동작의 일례를 설명한다.
독출 동작이 행해지는 경우, 입력 전압 VDD는 통상의 동작 전압(예를 들면 3.6V)이다. 판독 기록 제어 회로(80)는 READ의 레벨을 하이 레벨로 전환함으로써, 스위치(68)의 게이트 전위 A를 로우 레벨로 한다. 즉, 메모리 소자(69)로부터의 특성 데이터의 독출 기간에서는 스위치(68)는 온, 스위치(71)는 온, 스위치(70)는 오프로 한다.
독출 기간에 있어서 특성 데이터가 메모리 소자(69)에 기입되어 있지 않은 경우, 센스 래치 회로(67)는 로우 레벨의 메모리 출력 전위 D를 래치한다. 독출 기간에 있어서 특성 데이터가 메모리 소자(69)에 기입되어 있는 경우, 센스 래치 회로(67)는 하이 레벨의 메모리 출력 전위 D를 래치한다.
판독 기록 제어 회로(80)는 READ의 레벨을 로우 레벨로 전환함으로써, 게이트 전위 A를 하이 레벨로 전환하고, 스위치(68)를 오프로 한다. 이것에 의해, 독출 기간이 종료된다.
도 1, 2, 4에 나타내는 바와 같이, 메모리(60)는 특성 데이터의 기입 후에 기입을 방지하는 기입 방지 회로(61)를 가져도 된다. 기입 방지 회로(61)에 의한 기입 방지 동작에 의해, 메모리(60)에 격납되는 특성 데이터의 재기록을 방지할 수 있다. 또, 전체 메모리 소자(69) 중, 일부의 메모리 소자(69)에 특성 데이터가 기입되고, 나머지 메모리 소자(69)에 특성 데이터가 기입되어 있지 않은 경우, 특성데이터가 기입되어 있지 않은 나머지 메모리 소자(69)에 기입되는 것을 방지할 수 있다.
예를 들면 도 4에 나타내는 바와 같이, 기입 방지 회로(61)는 기입 회로(64) 및 독출 회로(65)와 동일한 회로 구성을 가지고, 보호 비트(77)를 가진다. 판독 기록 제어 회로(80)로부터의 WRITE에 기초하여, 메모리 소자(69)로의 특성 데이터의 기입의 마지막에 보호 비트(77)에 데이터가 기입된다. 기입 방지 회로(61)는 보호 비트(77)에 데이터가 기입된 후, 메모리 소자(69)로의 특성 데이터의 기입을 불가능하게 하는 라이트 로크 신호를 판독 기록 제어 회로(80)에 대하여 출력한다. 판독 기록 제어 회로(80)는 라이트 로크 신호가 입력되면, 예를 들면 WRITE의 레벨을 로우 레벨에 고정한다. 이것에 의해, 특성 데이터의 메모리 소자(69)로의 기입이 불가능하게 된다. 판독 기록 제어 회로(80)는 라이트 로크 신호가 입력되면, WRITE의 레벨을 로우 레벨에 고정함과 아울러, 특성 데이터 신호 DAT와 클록 신호 CL의 적어도 일방을 포함하는 기입 신호를 무효화해도 된다.
도 6은 판독 기록 제어 회로(80)의 일례를 나타내는 구성도이다. 라이트 로크 신호(WRLOCK)는 기입 방지 회로(61)의 센스 래치 회로(67)의 출력점 C(도 4 참조)로부터 출력된다. 라이트 이네이블 신호(WRENABLE)는 입력 전압 VDD가 통상의 동작 전압일 때에는 로우 레벨이 되고, 입력 전압 VDD가 기입 전압일 때에는 하이 레벨이 된다.
판독 기록 제어 회로(80)는 특성 데이터 신호 DAT가 입력되는 컴퍼레이터(81)와, 클록 신호 CL이 입력되는 컴퍼레이터(82)를 가진다. 또, 판독 기록 제어 회로(80)는 특성 데이터 신호 DAT와 클록 신호 CL과 라이트 로크 신호 WRLOCK과 라이트 이네이블 신호 WRENABLE에 기초하여, 특성 데이터 내부 신호 DATA와 클록 내부 신호 CLK와 라이트 신호 WRITE를 생성하는 판독 기록 논리 회로를 가진다. 이 판독 기록 논리 회로는 인버터(83, 84, 87, 88)와, NAND 게이트(85, 86, 89)와, 플립플롭(90)을 가진다.
입력 전압 VDD가 기입 전압과 동일하고 또한 데이터가 보호 비트(77)에 기입되어 있지 않은 경우, WRLOCK의 레벨은 출력점 C의 로우 레벨에 의해 로우 레벨이 되고, WRENABLE의 레벨은 하이 레벨이 된다. 이 경우, 인버터(84) 및 NAND 게이트(89)에 의해 플립플롭(90)의 리셋 단자 R에는 로우 레벨의 신호가 입력되므로, 플립플롭(90)은 동작한다. 특성 데이터 신호 DAT와 클록 신호 CL의 조합에 기초하여 하이 레벨의 WRITE가 상기 서술한 바와 같이 출력된다. 이것에 의해, 메모리 소자(69)로의 기입이 가능하게 된다.
한편, 입력 전압 VDD가 기입 전압과 동일하고 또한 데이터가 보호 비트(77)에 기입되어 있는 경우, WRLOCK의 레벨은 출력점 C의 하이 레벨에 의해 하이 레벨이 되고, WRENABLE의 레벨은 하이 레벨이 된다. 이 경우, 인버터(84) 및 NAND 게이트(89)에 의해 플립플롭(90)의 리셋 단자 R에는 하이 레벨의 신호가 입력되므로, 플립플롭(90)은 동작하지 않는다. 즉, 플립플롭(90)의 Q단자로부터 출력되는 WRITE는 로우 레벨에 고정된다. 또, NAND 게이트(85, 86)에 로우 레벨의 신호가 입력되기 때문에, 인버터(87)로부터 출력되는 특성 데이터 내부 신호 DATA도 인버터(88)로부터 출력되는 클록 내부 신호 CLK도 로우 레벨에서 고정된다. 따라서, 플립플롭(90)의 Q단자로부터 출력되는 WRITE는 로우 레벨에 고정된다. 이것에 의해, 메모리 소자(69)로의 기입이 금지된다.
이상, 전지 보호 회로, 전지 보호 장치 및 전지 팩을 실시형태에 의해 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니다. 다른 실시형태의 일부 또는 전부와의 조합이나 치환 등의 각종 변형 및 개량이 본 발명의 범위 내에서 가능하다.
예를 들면 전지 보호 회로 또는 전지 보호 장치는 전지 팩 이외의 다른 사용 형태로 사용되어도 된다. 예를 들면 전지 보호 회로 또는 전지 보호 장치는 전지 팩에 내장되지 않고, 대상 제품에 부착되어도 된다.
또, 특성 데이터를 메모리에 기입하기 위한 기입 방식은 상기 서술한 바와 같은 2선식에 한정되지 않고, 2선식 이외(예를 들면 1선식 또는 3선식)여도 된다. 따라서, 특성 데이터의 기입에 겸용되는 보호용 단자의 개수는 2개에 한정되지 않고, 1개여도 되고 3개여도 된다.
14…데이터 입력 단자 15…클록 입력 단자
21…이상 검출 회로 22…과충전 검출 회로
27…과방전 검출 회로 32…방전 과전류 검출 회로
35…충전 과전류 검출 회로 38…단락 검출 회로
44…논리 회로 60…메모리
61…기입 방지 회로 62…메모리 셀 회로
63…주변 회로 64…기입 회로
65…독출 회로 66…시프트 레지스터
69…메모리 소자 74…플립플롭
77…보호 비트 80…판독 기록 제어 회로
98…보호 동작 회로 99…레귤레이터
100, 101…전지 팩 110, 111…전지 보호 장치
120, 121…전지 보호 회로

Claims (19)

  1. CPU를 구비하지 않고, 이차전지를 보호하는 전지 보호 회로로서,
    상기 전지 보호 회로의 보호 특성을 정하는 특성 데이터를 기입 가능한 불휘발성 메모리와,
    상기 불휘발성 메모리로부터 독출되는 상기 특성 데이터에 기초하여, 상기 이차전지의 보호 동작을 행하는 보호 동작 회로와,
    동작 전압과 기입 전압이 입력되는 전원 단자로서, 상기 기입 전압은 상기 동작 전압보다 높고 상기 불휘발성 메모리에 상기 특성 데이터를 기입하기 위해 제공되는 전원 단자와,
    상기 전원 단자에 입력되는 입력 전압을 레귤레이트하여 정전압을 출력하는 레귤레이터를 구비하고,
    상기 레귤레이터는 상기 기입 전압을 레귤레이트하여 상기 정전압을 출력하는 것을 특징으로 하는 전지 보호 회로.
  2. 제 1 항에 있어서, 상기 불휘발성 메모리는 상기 특성 데이터를 메모리 소자에 기입하는 기입 회로와, 상기 특성 데이터를 메모리 소자로부터 독출하는 독출 회로를 가지는 것을 특징으로 하는 전지 보호 회로.
  3. 제 2 항에 있어서, 상기 정전압이 공급되고, 상기 특성 데이터의 판독 기록을 제어하는 판독 기록 제어 회로를 구비하는 것을 특징으로 하는 전지 보호 회로.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 이차전지의 충전을 금지하는 신호를 출력하는 충전 제어 단자와,
    상기 이차전지의 방전을 금지하는 신호를 출력하는 방전 제어 단자와,
    상기 이차전지에 흐르는 전류에 따른 검출 전압이 입력되는 전류 검출 단자를 구비하고,
    상기 충전 제어 단자와 상기 방전 제어 단자와 상기 전류 검출 단자 중 적어도 하나의 단자로부터 입력되는 상기 특성 데이터가 상기 불휘발성 메모리에 기입되는 것을 특징으로 하는 전지 보호 회로.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 불휘발성 메모리는 상기 특성 데이터의 기입 후에 기입을 방지하는 기입 방지 회로를 가지는 것을 특징으로 하는 전지 보호 회로.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 특성 데이터는 상기 보호 동작의 필요여부 판정에 사용되는 역치 전압을 정하는 역치 전압 데이터, 상기 역치 전압을 검출하고 나서 상기 보호 동작을 실행할 때까지의 지연 시간을 정하는 지연 시간 데이터, 상기 보호 동작의 옵션 기능을 정하는 옵션 선택 데이터 중, 적어도 1종 이상을 포함하는 것을 특징으로 하는 전지 보호 회로.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 이차전지의 잔량 검지 기능을 가지지 않는 것을 특징으로 하는 전지 보호 회로.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 기재된 전지 보호 회로와,
    상기 이차전지의 충전 경로를 차단 가능한 충전 경로 차단부와,
    상기 이차전지의 방전 경로를 차단 가능한 방전 경로 차단부를 구비하는 전지 보호 장치.
  9. 제 8 항에 기재된 전지 보호 장치와, 상기 이차전지를 구비하는 전지 팩.
  10. CPU를 구비하지 않고, 이차전지를 보호하는 전지 보호 IC로서,
    상기 전지 보호 IC의 보호 특성을 정하는 특성 데이터를 기입 가능한 불휘발성 메모리와,
    상기 불휘발성 메모리로부터 독출되는 상기 특성 데이터에 기초하여, 상기 이차전지의 보호 동작을 행하는 보호 동작 회로와,
    동작 전압과 기입 전압이 입력되는 전원 단자로서, 상기 기입 전압은 상기 동작 전압보다 높고 상기 불휘발성 메모리에 상기 특성 데이터를 기입하기 위해 제공되는 전원 단자와,
    상기 전원 단자에 입력되는 입력 전압을 레귤레이트하여 정전압을 출력하는 레귤레이터를 구비하고,
    상기 레귤레이터는 상기 기입 전압을 레귤레이트하여 상기 정전압을 출력하는 것을 특징으로 하는 전지 보호 IC.
  11. 제 10 항에 있어서, 상기 불휘발성 메모리는 상기 특성 데이터를 메모리 소자에 기입하는 기입 회로와, 상기 특성 데이터를 메모리 소자로부터 독출하는 독출 회로를 가지는 것을 특징으로 하는 전지 보호 IC.
  12. 제 11 항에 있어서, 상기 정전압이 공급되고, 상기 특성 데이터의 판독 기록을 제어하는 판독 기록 제어 회로를 구비하는 것을 특징으로 하는 전지 보호 IC.
  13. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서, 상기 이차전지의 충전을 금지하는 신호를 출력하는 충전 제어 단자와,
    상기 이차전지의 방전을 금지하는 신호를 출력하는 방전 제어 단자와,
    상기 이차전지에 흐르는 전류에 따른 검출 전압이 입력되는 전류 검출 단자를 구비하고,
    상기 충전 제어 단자와 상기 방전 제어 단자와 상기 전류 검출 단자 중 적어도 하나의 단자로부터 입력되는 상기 특성 데이터가 상기 불휘발성 메모리에 기입되는 것을 특징으로 하는 전지 보호 IC.
  14. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서, 패키지 후에 상기 특성 데이터가 상기 불휘발성 메모리에 기입되고, 패키지에 의해 발생하는 보호 특성의 변동을 억제 가능한 것을 특징으로 하는 전지 보호 IC.
  15. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서, 기판 실장 후에 상기 특성 데이터가 상기 불휘발성 메모리에 기입되고, 기판 실장에 의해 발생하는 보호 특성의 변동을 억제 가능한 것을 특징으로 하는 전지 보호 IC.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6176113B2 (ja) * 2011-09-02 2017-08-09 日本電気株式会社 電池制御システム、電池制御装置、電池制御方法、およびプログラム
JP6392593B2 (ja) * 2014-09-04 2018-09-19 ローム株式会社 保護スイッチ回路、充電回路、電子機器
JP5850197B1 (ja) * 2015-06-17 2016-02-03 ミツミ電機株式会社 電池保護集積回路及び回路特性設定方法
TWI584290B (zh) * 2016-02-04 2017-05-21 新唐科技股份有限公司 非依電性記憶體裝置及其操作方法
JP6390683B2 (ja) * 2016-09-28 2018-09-19 ミツミ電機株式会社 半導体集積回路
JP6720049B2 (ja) 2016-10-26 2020-07-08 株式会社マキタ バッテリパック及び充電システム
JP6966864B2 (ja) * 2017-04-20 2021-11-17 エイブリック株式会社 バッテリ装置
US11923707B2 (en) 2018-11-16 2024-03-05 Semiconductor Energy Laboratory Co., Ltd. Battery protection circuit, power storage device, and electric device
WO2020194116A1 (ja) 2019-03-26 2020-10-01 株式会社半導体エネルギー研究所 半導体装置、電池パック、および電子機器
JP2021051399A (ja) * 2019-09-20 2021-04-01 キオクシア株式会社 記憶システムおよび保護方法
KR20220007988A (ko) * 2020-07-13 2022-01-20 에스케이하이닉스 주식회사 신뢰성 확보를 위한 메모리 시스템
JP2023548688A (ja) * 2021-09-30 2023-11-20 エルジー エナジー ソリューション リミテッド バッテリーの保護方法およびシステム

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009152129A (ja) * 2007-12-21 2009-07-09 Mitsumi Electric Co Ltd 電池パック

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5297097A (en) * 1988-06-17 1994-03-22 Hitachi Ltd. Large scale integrated circuit for low voltage operation
US4972375A (en) * 1988-08-30 1990-11-20 Fujitsu Limited Programmable semiconductor memory circuit
JPH05109292A (ja) * 1991-10-14 1993-04-30 Toshiba Corp 不揮発性半導体記憶装置
US5282174A (en) * 1992-01-31 1994-01-25 At&T Bell Laboratories Dual-port memory with read and read/write ports
JP3291530B2 (ja) * 1992-09-17 2002-06-10 ソニー株式会社 バッテリー保護回路
US5381369A (en) * 1993-02-05 1995-01-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device using a command control system
JPH08335357A (ja) * 1995-06-08 1996-12-17 Fujitsu Ltd 記憶装置
KR100244864B1 (ko) * 1996-03-18 2000-03-02 니시무로 타이죠 불휘발성 반도체 기억 장치
JPH09311812A (ja) * 1996-05-24 1997-12-02 Oki Electric Ind Co Ltd マイクロコンピュータ
US6335195B1 (en) * 1997-01-28 2002-01-01 Maret Corporation Method for promoting hematopoietic and mesenchymal cell proliferation and differentiation
US20020004595A1 (en) * 1997-12-08 2002-01-10 Smithkline Beecham Corporation Process for preparing potassium clavulanate
JP2000276461A (ja) * 1999-03-25 2000-10-06 Sanyo Electric Co Ltd マイクロコンピュータ
US6377502B1 (en) * 1999-05-10 2002-04-23 Kabushiki Kaisha Toshiba Semiconductor device that enables simultaneous read and write/erase operation
JP3670522B2 (ja) * 1999-07-30 2005-07-13 富士通株式会社 バッテリパック
JP3855565B2 (ja) * 1999-11-02 2006-12-13 株式会社リコー 充放電保護回路および該充放電保護回路を有するバッテリーパック
US20020045952A1 (en) * 2000-10-12 2002-04-18 Blemel Kenneth G. High performance hybrid micro-computer
JP2002133876A (ja) * 2000-10-23 2002-05-10 Hitachi Ltd 半導体記憶装置
US20020089318A1 (en) * 2001-01-05 2002-07-11 Dallas Semiconductor Corporation System and method for performing power control using battery safety protection
JP3940570B2 (ja) * 2001-07-06 2007-07-04 株式会社東芝 半導体記憶装置
US6983428B2 (en) * 2002-09-24 2006-01-03 Sandisk Corporation Highly compact non-volatile memory and method thereof
US6891753B2 (en) * 2002-09-24 2005-05-10 Sandisk Corporation Highly compact non-volatile memory and method therefor with internal serial buses
JP2005141811A (ja) * 2003-11-05 2005-06-02 Renesas Technology Corp 不揮発性メモリ
US7759902B2 (en) * 2005-01-19 2010-07-20 Atmel Corporation Single chip microcontroller including battery management and protection
JP5020546B2 (ja) * 2006-06-01 2012-09-05 株式会社リコー 充放電保護回路、該充放電保護回路を組み込んだバッテリーパック、該バッテリーパックを用いた電子機器、携帯ゲーム機
US20080019162A1 (en) * 2006-07-21 2008-01-24 Taku Ogura Non-volatile semiconductor storage device
SA07280459B1 (ar) * 2006-08-25 2011-07-20 بيورديو فارما إل. بي. أشكال جرعة صيدلانية للتناول عن طريق الفم مقاومة للعبث تشتمل على مسكن شبه أفيوني
US7523373B2 (en) * 2006-08-30 2009-04-21 Freescale Semiconductor, Inc. Minimum memory operating voltage technique
JP2008295172A (ja) * 2007-05-23 2008-12-04 Canon Inc バッテリーパック、充電装置、及び電子機器
CN102282739B (zh) * 2009-01-14 2014-05-07 三美电机株式会社 保护监视电路、电池组、二次电池监视电路以及保护电路
CN102282740B (zh) * 2009-01-14 2015-03-25 三美电机株式会社 保护监视电路以及电池组
JP5412190B2 (ja) * 2009-06-29 2014-02-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP2011153952A (ja) * 2010-01-28 2011-08-11 Mitsumi Electric Co Ltd 監視機能付き保護モジュール
KR101652564B1 (ko) * 2010-04-23 2016-08-30 테크노마틱 에스.피.에이. 전기 기계를 위한 고정자 또는 회전자 권선을 만들기 위해 다수의 전기 바 도체들을 동시에 비틀도록 맞춰진 비틀림 디바이스 및 상기 비틀림 디바이스와 상조하기에 적합한 추출기 어셈블리
JP2011239652A (ja) 2010-05-13 2011-11-24 Mitsumi Electric Co Ltd 電池保護装置及び電池保護用集積回路
US8943335B2 (en) * 2010-12-22 2015-01-27 Atmel Corporation Battery management and protection system using a module in a sleepwalking mode to monitor operational characteristics of a battery
JP5527249B2 (ja) * 2011-02-18 2014-06-18 ミツミ電機株式会社 複合デバイスシステム
JP2013211974A (ja) * 2012-03-30 2013-10-10 Renesas Electronics Corp 電池制御用半導体装置及び電池パック
US9577446B2 (en) * 2012-12-13 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Power storage system and power storage device storing data for the identifying power storage device
KR20140126139A (ko) * 2013-04-22 2014-10-30 에스케이하이닉스 주식회사 반도체 장치 및 그를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009152129A (ja) * 2007-12-21 2009-07-09 Mitsumi Electric Co Ltd 電池パック

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