KR101961847B1 - 반도체 장치의 제작 방법 - Google Patents

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Abstract

산화물 반도체를 사용한 반도체 장치에 안정된 전기적 특성을 부여하여 신뢰성이 높은 반도체 장치를 제공한다.
트랜지스터의 제작 공정에 있어서, 산화물 반도체층, 소스 전극층, 드레인 전극층, 게이트 절연막, 게이트 전극층, 산화알루미늄막을 순차적으로 작성한 후, 산화물 반도체층 및 산화알루미늄막에 대해 열처리를 행함으로써, 수소 원자를 함유하는 불순물이 제거되고, 또한, 화학량론비를 초과하는 산소를 함유하는 영역을 갖는 산화물 반도체층을 형성한다. 또한, 산화알루미늄막을 형성함으로써, 상기 트랜지스터를 갖는 반도체 장치나 전자 기기의 제작 공정에서의 열처리로도 대기로부터 물이나 수소가 산화물 반도체층으로 침입하여 확산되는 것을 방지할 수 있어 신뢰성이 높은 트랜지스터로 할 수 있다.

Description

반도체 장치의 제작 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용가능한 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 밖의 재료로서 산화물 반도체가 주목받고 있다.
예를 들면, 트랜지스터의 활성층으로서, 전자 캐리어 농도가 1018/㎤ 미만인 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유하는 비정질 산화물을 사용한 트랜지스터가 개시되어 있다(특허문헌 1 참조).
일본 공개특허공보 제2006-165528호
그러나, 산화물 반도체는 디바이스 제작 공정에 있어서, 전자 공여체를 형성하는 수소나 물의 혼입 등이 발생하거나 산화물 반도체로부터 산소가 빠져나가 버림으로써 그 전기 전도도가 변화될 우려가 있다. 이러한 현상은, 산화물 반도체를 사용한 트랜지스터에 있어서 전기적 특성의 변동 요인이 된다.
특히, 상기 트랜지스터를 갖는 반도체 장치나 전자 기기의 제작 공정에서의 열처리에 의해, 대기로부터 물이나 수소가 산화물 반도체층으로 침입하고 확산되어, 완성된 트랜지스터의 전기적 특성이 변동되어 버리는 문제가 있다.
상기의 문제를 감안하여, 산화물 반도체를 사용한 반도체 장치에 안정된 전기적 특성을 부여하고, 고신뢰성화하는 것을 목적의 하나로 한다.
산화물 반도체층을 포함하는 트랜지스터의 제작 공정에 있어서, 산화물 반도체층 위에 접하여 게이트 절연막을 형성하고, 게이트 절연막 위에 게이트 전극층을 형성하고, 게이트 절연막 및 게이트 전극층 위에 접하여 산화알루미늄막을 형성함으로써, 상기 트랜지스터를 갖는 반도체 장치나 전자 기기의 제작 공정에서의 열처리에 의해, 대기로부터 물이나 수소가 산화물 반도체층으로 침입하여 확산되는 것을 방지할 수 있다.
개시하는 발명의 일 형태는, 하지 절연막을 형성하고, 하지 절연막 위에 접하여 산화물 반도체층을 형성하고, 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하고, 산화물 반도체층, 소스 전극층 및 드레인 전극층 위에 접하여 게이트 절연막을 형성하고, 게이트 절연막 위의 산화물 반도체층과 중첩되는 영역에 게이트 전극층을 형성하고, 게이트 절연막 및 게이트 전극층 위에 접하여 산화알루미늄막을 형성하여 트랜지스터를 제작하고, 트랜지스터에 대해 열처리를 행하고, 산화알루미늄막의 막 두께는, 50 ㎚를 초과하고 500 ㎚ 이하인 반도체 장치의 제작 방법이다.
개시하는 발명의 다른 일 형태는, 하지 절연막을 형성하고, 하지 절연막 위에 접하여 산화물 반도체층을 형성하고, 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하고, 산화물 반도체층, 소스 전극층 및 드레인 전극층 위에 접하여 게이트 절연막을 형성하고, 게이트 절연막 위의 산화물 반도체층과 중첩되는 영역에 게이트 전극층을 형성하고, 게이트 절연막 및 게이트 전극층 위에 접하여 산화알루미늄막을 형성하고, 산화물 반도체층에 대해 열처리를 행하고, 산화알루미늄막의 막 두께는, 50 ㎚를 초과하고 500 ㎚ 이하인 반도체 장치의 제작 방법이다.
또한, 상기의 반도체 장치의 제작 방법에 있어서, 산화물 반도체층을 형성 직후에 산화물 반도체층에 대해 다시 열처리를 행하면 바람직하다.
또한, 상기의 반도체 장치의 제작 방법에 있어서, 산화알루미늄막 위에 층간 절연막을 형성해도 좋다.
또한, 상기의 반도체 장치의 제작 방법에 있어서, 층간 절연막은 산화질화실리콘인 것이 바람직하다.
또한, 상기의 반도체 장치의 제작 방법에 있어서, 게이트 전극층을 형성후, 산화물 반도체층에 이온 도핑법 또는 이온 임플란테이션법에 의해 불순물 원소를 첨가해도 좋다.
또한, 상기의 반도체 장치의 제작 방법에 있어서, 산화물 반도체층을 가열하면서 형성하는 것이 바람직하다.
또한, 상기의 반도체 장치의 제작 방법에 있어서, 하지 절연막 및 게이트 절연막 중 적어도 하나는, 화학량론비보다 산소의 함유량이 과잉인 영역이 포함되어 있는 것이 바람직하다.
또한, 상기의 반도체 장치의 제작 방법에 있어서, 산화물 반도체층 위에서 이웃하는 소스 전극층과 드레인 전극층의 간격폭에 의해 형성되는 채널 길이는, 2㎛ 이하인 것이 바람직하다.
트랜지스터의 제작 공정에 있어서, 산화물 반도체층, 소스 전극층, 드레인 전극층, 게이트 절연막, 게이트 전극층을 순차적으로 형성한 후, 게이트 절연막 및 게이트 전극층 위에 접하여 막 두께가 50 ㎚를 초과하고 500 ㎚ 이하인 산화알루미늄막을 형성함으로써, 트랜지스터를 갖는 반도체 장치나 전자 기기의 제작 공정에서의 열처리에 의해 대기로부터 물이나 수소가 산화물 반도체층으로 침입하여 확산되는 것을 방지할 수 있다. 또한, 동시에 산화물 반도체층으로부터 산소가 빠져나가 버리는 것을 방지할 수 있다. 따라서, 산화물 반도체를 사용한 반도체 장치에 안정된 전기적 특성을 부여하여 고신뢰성화할 수 있다.
도 1a 및 도 1b는 반도체 장치의 일 형태를 설명하는 평면도 및 단면도.
도 2a 내지 도 2c는 반도체 장치의 일 형태를 설명하는 제작 방법을 설명하는 단면도.
도 3a 내지 도 3c는 반도체 장치의 일 형태를 설명하는 제작 방법을 설명하는 단면도.
도 4a 내지 도 4c는 반도체 장치의 일 형태를 설명하는 도면.
도 5는 반도체 장치의 일 형태를 설명하는 도면.
도 6은 반도체 장치의 일 형태를 설명하는 도면.
도 7은 반도체 장치의 일 형태를 설명하는 도면.
도 8a 및 도 8b는 반도체 장치의 일 형태를 설명하는 도면.
도 9a 내지 도 9c는 반도체 장치의 일 형태를 설명하는 도면.
도 10a 내지 도 10f는 전자 기기를 도시하는 도면.
도 11a1, 11a2, 11b1, 및 11b2는 비교예 시료 A의 SIMS 데이터를 도시하는 도면.
도 12a1, 12a2, 12b1, 및 12b2는 실시예 시료 A의 SIMS 데이터를 도시하는 도면.
도 13a 내지 도 13d는 비교예 시료 B의 TDS 데이터를 도시하는 도면.
도 14a 내지 도 14d는 실시예 시료 B의 TDS 데이터를 도시하는 도면.
도 15는 비교예 시료 C를 사용한 트랜지스터의 특성을 도시하는 도면.
도 16은 실시예 시료 C를 사용한 트랜지스터의 특성을 도시하는 도면.
이하에서는, 본 발명의 실시형태에 관해서 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않으며, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해된다. 따라서, 본 발명은, 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 도면을 사용하여 발명의 구성을 설명하는데 있어서, 동일한 것을 가리키는 부호는 상이한 도면간에서도 공통적으로 사용한다. 또한, 같은 것을 가리킬 때는 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다. 또한, 편의상, 절연막은 상면도에는 나타내지 않는 경우가 있다.
또한, 이하의 설명에 있어서, 제 1, 제 2 등의 서수사는, 설명의 편의상 붙인 것이며, 그 수를 한정하는 것이 아니다.
(실시형태 1)
본 실시형태는, 본 발명의 일 형태인 트랜지스터를 갖는 반도체 장치의 제작 방법에 관해서, 도 1a 내지 도 3c를 사용하여 설명한다.
도 1a 및 도 1b에, 톱 게이트 톱 컨택트형의 트랜지스터(150)의 평면도 및 단면도를 도시한다. 도 1a는 평면도이며, 도 1b는, 도 1a에 있어서의 A-B 단면에 따르는 단면도이다. 또한, 도 1a에서는, 번잡해지는 것을 피하기 위해서, 트랜지스터(150)의 구성 요소의 일부(예를 들면, 절연막(114) 등)를 생략하고 있다.
<본 실시형태에 있어서의 반도체 장치의 구성>
도 1은, 본 실시형태의 방법으로 제작된 반도체 장치의 구성예이다. 도 1에 도시하는 트랜지스터(150)는, 기판(100)과, 기판(100) 위에 형성된 하지 절연막(102)과, 하지 절연막(102) 위에 접하여 형성된 산화물 반도체층(106)과, 산화물 반도체층(106) 위에 형성된 소스 전극층(108a) 및 드레인 전극층(108b)과, 산화물 반도체층(106), 소스 전극층(108a) 및 드레인 전극층(108b) 위에 접하여 형성된 게이트 절연막(110)과, 게이트 절연막(110) 위의 산화물 반도체층(106)과 중첩되는 영역에 형성된 게이트 전극층(112)과, 게이트 절연막(110) 및 게이트 전극층(112) 위에 접하여 형성된 절연막(114)과, 절연막(114) 위에 형성된 층간 절연막(116)을 갖는 구조이다. 또한, 게이트 전극층(112)을 형성한 후, 산화물 반도체층(106)에 불순물 원소를 첨가하고, 소스 전극층(108a), 드레인 전극층(108b) 및 게이트 전극층(112)과 중첩되는 영역에 제 1 영역(106a)을, 소스 전극층(108a), 드레인 전극층(108b) 및 게이트 전극층(112)과 중첩되지 않는 영역에 제 2 영역(106b), 제 2 영역(106c)을 가지고 있다.
<본 실시형태에 있어서의 반도체 장치의 제작 방법>
트랜지스터(150)의 제작 방법에 관해서 도 2a 내지 도 2c 및 도 3a 내지 도 3c를 사용하여 설명한다.
우선, 기판(100) 위에 하지 절연막(102)을 형성하고, 하지 절연막(102) 위에 접하여 산화물 반도체층(106)을 선택적으로 형성한다(도 2a 참조).
기판(100)은 절연성 표면을 갖는 것을 사용하면 좋다. 예를 들면, 유리 기판, 석영 기판, 표면에 절연막이 형성된 반도체 기판, 또는 표면에 절연막이 형성된 스테인리스 기판 등을 사용하면 좋다.
하지 절연막(102)은, 산화실리콘, 질화실리콘, 산화질화실리콘 또는 질화산화실리콘 등을 사용하여 형성하면 좋고, 스퍼터링법에 의해 형성할 수 있다. 또한, 하지 절연막(102)은, 산화알루미늄, 산화탄탈, 산화하프늄, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOy(x>0, y>0)) 등을 함유하도록 형성할 수도 있다. 산화물 반도체층(106)에 접하는 하지 절연막(102)으로부터는, 물 및 수소를 최대한 제거해 두는 것이 바람직하다. 또한, 하지 절연막(102)은 단층이라도 좋고, 복수의 층이 적층되어 형성되어 있어도 좋다.
또한, 본 명세서 중에 있어서, 산화질화실리콘 등의 「산화질화물」이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 것을 나타낸다.
또한, 본 명세서 중에 있어서, 질화산화실리콘 등의 「질화산화물」이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 것을 나타낸다.
도 1a 및 도 1b에 도시하는 트랜지스터(150)에 있어서, 하지 절연막(102) 또는 게이트 절연막(110) 중 적어도 한쪽이 화학량론비보다 산소의 함유량이 과잉인 영역이 포함되어 있는 것이 바람직하다. 이 경우, 산소의 함유량은, 하지 절연막이나 게이트 절연막의 화학량론비를 초과하는 정도로 한다. 예를 들면, 조성이 SiOx(x>0)로 표현되는 산화실리콘막의 경우, 산화실리콘의 화학량론비는 Si:O=1:2이기 때문에, x가 2를 초과하는 산소 과잉 영역을 갖는 산화실리콘막을 사용하는 것이 바람직하다. 이러한 산소 과잉 영역은, 산화실리콘막의 일부(계면도 포함)에 존재하고 있으면 좋다.
산화물 반도체층(106)과 접하는 절연막이 화학량론비보다 산소의 함유량이 과잉인 영역을 가지고 있으면, 산화물 반도체층(106)으로부터 이것과 접하는 절연막으로의 산소의 이동을 방지할 수 있고, 또한, 산화물 반도체층(106)과 접하는 절연막으로부터 산화물 반도체층(106)으로의 산소의 공급을 행할 수도 있기 때문에다.
산화물 반도체층(106)을 형성하는 산화물 반도체로서는, 불순물이 제거되어 산화물 반도체의 주성분 이외의 캐리어 공여체가 되는 불순물이 최대한 함유되지 않도록 고순도화함으로써 진성(i형)화 또는 실질적으로 진성(i형)화된 산화물 반도체를 사용한다.
산화물 반도체층(106)은, 단결정, 다결정(폴리크리스탈이라고도 한다.) 또는 비정질 등의 상태를 취한다.
산화물 반도체층(106)으로서 기능하는 층으로서는, 예를 들면, 스퍼터링법 등을 사용하여 형성된, 적어도 In, Ga, Sn 및 Zn으로부터 선택된 1종 이상의 원소를 함유한다. 예를 들면, 4원계 금속의 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체나, 3원계 금속의 산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체나, 2원계 금속의 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체, In-Ga-O계 산화물 반도체나, 단원계 금속의 산화물인 In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등을 사용할 수 있다. 또한, 상기 산화물 반도체에 In, Ga, Sn, 및 Zn 이외의 원소, 예를 들면, SiO2를 함유시켜도 좋다.
예를 들면, In-Ga-Zn-O계 산화물 반도체란, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물 반도체라는 의미이며, 그 조성비는 상관하지 않는다.
또한, 산화물 반도체층(106)은, 화학식 InMO3(ZnO)m(m>0)로 표기되는 박막을 사용할 수 있다. 여기에서, M은, Zn, Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들면, M으로서, Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등이 있다.
산화물 반도체로서 In-Ga-Zn-O계의 재료를 사용하는 경우, 사용하는 타깃으로서는, 예를 들면, 조성비로서, In2O3:Ga2O3:ZnO=1:1:1[mol비]의 산화물 반도체 성막용 타깃을 사용할 수 있다. 또한, 이 타깃의 재료 및 조성으로 한정되지 않으며, 예를 들면, In2O3:Ga2O3:ZnO=1:1:2[mol비]의 산화물 반도체 성막용 타깃을 사용해도 좋다.
또한, 산화물 반도체로서 In-Zn-O계의 재료를 사용하는 경우, 사용하는 타깃의 조성비는, 원자수비로, In:Zn=50:1 내지 1:2(mol비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(mol비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더욱 바람직하게는 In:Zn=15:1 내지 1.5:1(mol비로 환산하면 In2O3:ZnO=15:2 내지 3:4)로 한다. 예를 들면, In-Zn-O계 산화물 반도체의 형성에 사용하는 타깃은, 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 한다.
또한, 산화물 반도체층(106)으로서, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막을 사용해도 좋다.
CAAC-OS막은, 완전한 단결정이 아니며, 완전한 비정질도 아니다. CAAC-OS 막은, 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는, 1변이 100 ㎚ 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 함유되는 비정질부와 결정부의 경계는 명확하지는 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리(grain boundary)라고도 한다.)는 확인할 수 없다. 이로 인해, CAAC-OS막은, 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직한 방향에서 볼 때 삼각형상 또는 육각형상의 원자 배열을 가지며, c축에 수직한 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부간에, 각각 a축 및 b축의 방향이 상이해도 좋다. 본 명세서에 있어서, 단순히 수직이라고 기재하는 경우, 85°이상 95°이하의 범위도 포함되는 것으로 한다. 또한, 단순히 평행이라고 기재하는 경우, -5°이상 5°이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 일정하지 않아도 좋다. 예를 들면, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 대해 표면 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 상기 불순물 첨가 영역에 있어서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는, 성막함으로써, 또는 성막후에 열처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기적 특성의 변동을 저감시키는 것이 가능하다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
스퍼터링법에 의해 산화물 반도체층(106)을 형성할 때, 가능한 한 산화물 반도체층(106)에 함유되는 수소 농도를 저감시키는 것이 바람직하다. 수소 농도를 저감시키기 위해서는, 스퍼터링 장치의 처리실 내에 공급하는 분위기 가스로서, 수소, 물, 하이드록실기 또는 수소화물 등의 불순물이 제거된 고순도의 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 적절히 사용한다. 또한, 상기 처리실의 배기는, 물의 배기 능력이 높은 크라이오 펌프 또는 수소의 배기 능력이 높은 스퍼터링 이온 펌프를 사용하면 좋다.
산화물 반도체층(106)을 성막후, 산화물 반도체층(106)에 대해, 열처리(제 1 열처리)를 행하는 것이 바람직하다. 이 제 1 열처리에 의해 산화물 반도체층(106) 중의 과잉 수소(물이나 하이드록실기를 포함)를 제거할 수 있다. 제 1 열처리의 온도는, 250℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하이다. 또한, 제 1 열처리의 온도는, 기판(100)의 변형점 미만으로 하는 것이 바람직하다.
열처리는, 예를 들면, 저항 발열체 등을 사용한 전기로에 피처리물을 도입하고, 질소 분위기하, 450℃, 1시간의 조건으로 행할 수 있다. 이 동안에 산화물 반도체층(106)은 대기에 노출시키지 않고, 물이나 수소의 혼입이 생기지 않도록 한다.
열처리 장치는 전기로에 한정되지 않으며, 가열된 가스 등의 매체로부터의 열전도, 또는 열복사에 의해, 피처리물을 가열하는 장치를 사용해도 좋다. 예를 들면, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐램프, 메탈할라이드 램프, 크세논아크 램프, 카본아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다.
GRTA 장치는, 고온의 가스를 사용하여 열처리를 행하는 장치이다. 가스로서는, 아르곤 등의 희가스, 또는 질소와 같은, 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들면, 제 1 열처리로서, 가열된 불활성 가스 분위기 중에 피처리물을 투입하고, 수분간 가열한 후, 상기 불활성 가스 분위기로부터 피처리물을 추출하는 GRTA 처리를 행해도 좋다. GRTA 처리를 사용하면 단시간의 고온 열처리가 가능해진다. 또한, 피처리물의 내열 온도를 초과하는 온도 조건이라도 적용이 가능해진다.
또한, 불활성 가스 분위기로서는, 질소, 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기로서, 물, 수소 등이 함유되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들면, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
그런데, 상기의 열처리(제 1 열처리)에는 수소나 물 등을 제거하는 효과가 있기 때문에, 상기 열처리를, 탈수화 처리나, 탈수소화 처리 등이라고 부를 수도 있다. 또한, 이러한 탈수화 처리, 탈수소화 처리는, 1회로 한정하지 않고 복수회 행해도 좋다. 또한, 제 1 열처리 중에, 불활성 가스를 산소를 함유하는 가스로 바꿔도 좋다. 산소를 함유하는 분위기에 있어서 제 1 열처리를 행함으로써, 산소 결손에 기인하는 에너지갭 중의 결함 준위를 저감시킬 수 있고, 산화물 반도체층을 보다 i형화 또는 실질적으로 i형화로 할 수 있다.
이어서, 산화물 반도체층(106) 위에, 소스 전극층 및 드레인 전극층(이것과 동일한 층으로 형성되는 배선을 포함)이 되는 도전막을 성막하고, 이것을 가공하여 소스 전극층(108a) 및 드레인 전극층(108b)을 형성한다(도 2b 참조).
소스 전극층(108a) 및 드레인 전극층(108b)에 사용하는 도전막으로서는, 나중의 열처리 공정을 견딜 수 있는 재료를 사용한다. 예를 들면, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 함유하는 금속막, 또는 상기한 원소를 성분으로 하는 금속질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 하측 또는 상측 중 한쪽 또는 양쪽에 Ti, Mo, W 등의 고융점 금속막 또는 이들의 금속질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막)을 적층시킨 구성으로 해도 좋다. 또한, 소스 전극층, 및 드레인 전극층에 사용하는 도전막으로서는, 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐산화주석(In2O3-SnO2, ITO라고 약기한다), 산화인듐산화아연(In2O3-ZnO) 또는 이들 금속 산화물 재료에 산화실리콘을 함유시킨 것을 사용할 수 있다.
또한, 도전막의 에칭시에, 산화물 반도체층(106)이 에칭되어 분단되지 않도록 에칭 조건을 최적화하는 것이 요망된다. 그러나, 도전막만을 에칭하고, 산화물 반도체층(106)을 전혀 에칭하지 않는다고 하는 조건을 얻는 것은 어려우며, 도전막의 에칭시에 산화물 반도체층(106)은 일부만이 에칭되어, 홈부(오목부)를 갖는 산화물 반도체층이 되는 경우도 있다.
또한, 산화물 반도체층(106) 위에서 이웃하는 소스 전극층(108a)과 드레인 전극층(108b)의 간격폭에 의해 형성되는 트랜지스터의 채널 길이는, 2㎛ 이하인 것이 바람직하다. 본 실시형태에서는, 채널 길이를 0.9㎛으로 한다.
이어서, 소스 전극층(108a) 및 드레인 전극층(108b)을 덮고, 산화물 반도체층(106)의 일부와 접하는 게이트 절연막(110)을 형성한다(도 2c 참조).
게이트 절연막(110)은, CVD법이나 스퍼터링법 등을 사용하여 형성할 수 있다. 또한, 게이트 절연막(110)은, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화탄탈, 산화하프늄, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 하프늄알루미네이트(HfAlxOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트, 질소가 첨가된 하프늄알루미네이트 등을 함유하도록 형성하는 것이 적합하다. 게이트 절연막(110)은, 단층 구조로 해도 좋고, 상기의 재료를 조합하여 적층 구조로 해도 좋다. 또한, 그 두께는 특별히 한정되지 않지만, 반도체 장치를 미세화하는 경우에는, 트랜지스터의 동작을 확보하기 위해 얇게 하는 것이 바람직하다. 예를 들면, 산화질화실리콘을 사용하는 경우에는, 1 ㎚ 이상 100 ㎚ 이하, 바람직하게는 10 ㎚ 이상 50 ㎚ 이하로 할 수 있다.
게이트 절연막을 얇게 하면, 터널 효과 등에 기인하는 게이트 리크(gate leakage)가 문제가 된다. 게이트 리크의 문제를 해소하기 위해서는, 게이트 절연막(110)에, 산화하프늄, 산화탄탈, 산화이트륨, 하프늄실리케이트, 하프늄알루미네이트, 질소가 첨가된 하프늄실리케이트, 질소가 첨가된 하프늄알루미네이트 등의 고유전율(high-k) 재료를 사용하면 좋다. high-k 재료를 게이트 절연막에 사용함으로써, 전기적 특성을 확보하면서, 게이트 리크를 억제하기 위해 막 두께를 크게 하는 것이 가능하게 된다. 또한, high-k 재료를 함유하는 막과, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘 등 중 어느 하나를 함유하는 막의 적층 구조로 해도 좋다.
게이트 절연막(110)은, 적어도 1 ㎚ 이상의 막 두께로 하고, CVD법 등을 적절히 사용하여 형성할 수 있다.
이어서, 게이트 절연막(110) 위에 도전막을 형성한 후, 포토리소그래피 공정에 의해 게이트 전극층(112)을 형성한다(도 2c 참조).
게이트 전극층(112)은, 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 단층으로 또는 적층하여 형성할 수 있다.
이어서, 절연막(114)을 형성하기 전에 산화물 반도체층(106)에 불순물 원소(121)를 첨가하는 처리를 행해도 좋다(도 3a 참조).
첨가하는 불순물 원소(121)는, 인, 붕소, 아르곤 등이 있다. 또한, 산화물 반도체층(106)에 불순물 원소(121)를 첨가하는 방법으로서, 이온 도핑법 또는 이온 임플란테이션법을 사용할 수 있다.
또한, 상기의 「이온 도핑법」이란, 원료 가스로부터 생성되는 이온화된 가스를 질량 분리하지 않고, 그대로 전계에서 가속하여 대상물에 조사하고, 이온화된 가스의 원소를 대상물에 함유시키는 방식을 가리킨다. 또한, 상기의 「이온 임플란테이션법」이란, 「이온 주입법」이라고도 불리며, 원료 가스를 플라즈마화하고, 이 플라즈마에 함유되는 이온종을 끌어내어 질량 분리를 하고, 소정의 질량을 갖는 이온종을 가속하고, 이온빔으로서 대상물에 주입하는 방법이다.
또한, 산화물 반도체층(106)에 불순물 원소(121)를 첨가하는 처리는, 복수회 행해도 좋다. 산화물 반도체층(106)에 불순물 원소(121)를 첨가하는 처리를 복수회 행하는 경우, 불순물 원소(121)는 복수회 전체에 있어서 동일해도 좋고, 1회 처리마다 바꾸어도 좋다.
산화물 반도체층(106)에 불순물 원소(121)를 첨가할 때, 게이트 전극층(112), 소스 전극층(108a) 및 드레인 전극층(108b)은 마스크로서 기능하고, 불순물 원소(121)는 게이트 전극층(112), 소스 전극층(108a) 및 드레인 전극층(108b)과 중첩되는 영역의 산화물 반도체층(106)에는 첨가되지 않고, 제 1 영역(106a)이 형성된다. 또한, 게이트 전극층(112)과 중첩되는 제 1 영역(106a)은 채널 형성 영역으로서 기능한다.
또한, 불순물 원소(121)가 첨가된 제 2 영역(106b), 제 2 영역(106c)은, 불순물 원소(121) 첨가의 대미지에 의해 결정성이 저감되어 비정질 영역이 된다. 불순물 원소(121)를 첨가하는 양 등을 조절함으로써, 대미지량을 저감시켜 완전한 비정질 영역이 되지 않도록 형성할 수도 있다. 즉, 불순물 원소(121)가 첨가된 제 2 영역(106b), 제 2 영역(106c)은, 적어도 제 1 영역(106a)보다도 비정질 영역의 비율이 큰 영역이 된다는 것이다. 완전한 비정질 영역으로 하지 않는 편이, 나중에 행하는 열처리에 의한 결정화가 용이하게 행해지기 때문에 바람직하다.
한 쌍의 제 2 영역(106b), 제 2 영역(106c)은, 제 1 영역(106a)보다 저저항인 LDD(Lightly Doped Drain) 영역으로서 기능한다. LDD 영역으로서 기능하는 불순물 원소(121)를 함유하는 제 2 영역(106b), 제 2 영역(106c)을 형성함으로써, 제 1 영역(106a)의 단부에 가해지는 전계를 완화시킬 수 있다. 이로 인해, 트랜지스터의 단채널 효과를 억제할 수 있다.
이와 같이, 게이트 전극층(112), 소스 전극층(108a) 및 드레인 전극층(108b)을 마스크로 하여, 불순물 원소(121)를 산화물 반도체층(106)에 첨가하고, 나중의 열처리를 행함으로써, 채널 형성 영역이 되는 제 1 영역(106a)과, LDD 영역이 되는 한 쌍의 제 2 영역(106b), 제 2 영역(106c)을 셀프 얼라인으로 형성할 수 있다.
본 실시형태에서는, 불순물 원소(121)로서 인을, 이온 임플란테이션법을 사용하여 산화물 반도체층(106)에 가속 전압을 25kV 내지 40kV, 도즈량을 1×1015ions/㎠의 조건으로 첨가한다.
이어서, 게이트 전극층(112)을 덮고, 게이트 절연막(110)과 접하는 절연막(114)을 형성한다(도 3b 참조).
절연막(114)으로서는, 산화알루미늄막을 사용한다. 산화알루미늄은, 수소, 물, 산소, 그 밖의 불순물을 투과시키기 어렵다고 하는 배리어 기능을 가지고 있다. 따라서, 산화물 반도체층(106) 위에 산화알루미늄막을 형성함으로써, 상기 산화알루미늄막이 패시베이션막으로서 기능하여 디바이스 완성후에 물 등의 불순물이 외부로부터 산화물 반도체층(106)으로 침입하는 것을 방지할 수 있어 i형(진성) 반도체 또는 i형에 매우 가까운 산화물 반도체층(106)을 형성할 수 있다. 또한, 산화물 반도체층(106)으로서 CAAC-OS막을 사용한 경우, 미시적인 산소의 결손이 감소되고, 수소 원자(수소 이온을 포함)나 알칼리 금속 원자의 탈착에 의한 전하의 이동이나 불안정성을 감소시킴으로써, 보다 고순도화되고, 전기적으로 i형(진성)화할 수 있다. 이로 인해, 매우 우수한 특성의 트랜지스터를 실현할 수 있다. 또한, 산화물 반도체층(106), 하지 절연막(102) 및 게이트 절연막(110)으로부터 산소가 방출되는 것을 방지할 수 있다. 예를 들면, 산화알루미늄막을 사용하는 경우에는, 50 ㎚를 초과하고 500 ㎚ 이하, 바람직하게는 70 ㎚ 이상 200 ㎚ 이하로 할 수 있다. 산화알루미늄막의 막 두께가 50 ㎚ 이하이면, 패시베이션막으로서 기능하지 않아 디바이스 완성후에 물 등의 불순물이 외부로부터 산화물 반도체층(106)으로 침입하는 것을 방지할 수 없기 때문이다.
절연막(114)은 스퍼터링법 등, 절연막(114)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 사용하여 형성할 수 있다. 절연막(114)에 수소가 함유되면, 그 수소의 산화물 반도체층으로의 침입, 또는 수소에 의한 산화물 반도체층 중의 산소의 추출이 발생하여 산화물 반도체를 사용한 트랜지스터에 있어서 전기적 특성의 변동 요인이 된다. 따라서, 절연막(114)은 가능한 한 수소를 함유하지 않는 막이 되도록, 성막 방법에 수소를 사용하지 않는 것이 중요하다. 절연막(114)을, 성막할 때에 사용하는 스퍼터링 가스는 수소, 물, 하이드록실기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
또한, 절연막(114)은, 게이트 절연막(110) 및 게이트 전극층(112) 위에 접하여 산화알루미늄막을 가지고 있으면 양호하며, 다른 절연 재료를 함유하는 막과의 적층 구조로 하는 것도 가능하다.
예를 들면, 상기 적층 구조로서, 산화알루미늄막 위에 층간 절연막(116)을 형성해도 좋다(도 3c 참조). 층간 절연막(116)으로서는, 산화질화실리콘, 질화산화실리콘, 폴리이미드, 아크릴 등을 사용할 수 있다.
또한, 트랜지스터를 형성한 후, 상기 트랜지스터를 사용한 전자 기기나 반도체 장치를 제작할 때에는, 층간막을 형성하고, 열처리 등을 사용하여 층간막 위에 다양한 것의 형성이나 가공 등을 행한다. 이로 인해, 이미 완성된 트랜지스터에 있어서, 트랜지스터 형성후의 열처리 등의 공정에 의해 산화물 반도체층으로의 수소나 물의 혼입이나 산화물 반도체층으로부터의 산소의 방출이 발생하여 상기 트랜지스터의 전기적 특성이 변동되어 버릴 우려가 있다. 그러나, 상기한 바와 같이 산화알루미늄막은, 수소, 물, 산소, 그 밖의 불순물을 투과시키기 어렵다고 하는 배리어 기능을 가지고 있기 때문에, 본 실시형태에 나타내는 바와 같이, 게이트 절연막 및 게이트 전극층 위에 접하여 산화알루미늄막을 형성함으로써, 트랜지스터 형성후에 열처리 등을 행해도, 산화물 반도체층으로의 수소나 물의 혼입이나 산화물 반도체층으로부터의 산소의 방출을 방지할 수 있다.
예를 들면, 층간 절연막(116)에 수소나 물 등이 함유되어 있는 경우에도, 게이트 절연막 및 게이트 전극층 위에 접하여 산화알루미늄막을 형성함으로써, 트랜지스터 형성후의 반도체 장치나 전자 기기의 제작 공정에 있어서 열처리를 행해도, 층간 절연막(116)으로부터 산화물 반도체층(106)으로의 수소나 물의 혼입을 방지할 수 있다.
절연막(114), 또는, 층간 절연막(116)의 형성후에는, 제 2 열처리를 행해도 좋다. 제 2 열처리를 행함으로써, 불순물 원소(121)가 첨가된 제 2 영역(106b), 제 2 영역(106c)의 결정성이 향상된다. 또한, 산화물 반도체층(106)으로서 CAAC-OS막을 사용한 경우, 제 2 열처리를 행함으로써, 막중에 함유되는 미크로한 결함이나, 적층 계면의 결함을 수복할 수 있다. 이로 인해, 산화물 반도체층(106)은 보다 고순도화되고, 전기적으로 i형(진성)화할 수 있다. 상기 열처리의 온도는, 바람직하게는 350℃ 이상 650℃ 이하, 보다 바람직하게는 450℃ 이상 650℃ 이하이다. 또한, 제 2 열처리의 온도는, 기판의 변형점 미만으로 하는 것이 바람직하다. 상기 열처리는, 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 좋지만, 상기 질소, 산소, 초건조 공기, 또는 희가스 등의 분위기에 물, 수소 등이 함유되지 않는 것이 바람직하다. 또한, 열처리 장치에 도입하는 질소, 산소, 또는 희가스의 순도를, 6N(99.9999%) 이상 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
또한, 제 2 열처리의 타이밍은, 본 실시형태의 구성으로 한정되지 않지만, 상기 열처리는, 적어도 절연막(114)의 성막후에 행할 필요가 있다. 절연막(114)으로서 사용하는 산화알루미늄막은, 수소, 물 등의 불순물, 및 산소의 양자에 대해 막을 투과시키지 않는 차단 효과(블록 효과)가 높고, 절연막(114)을 성막후에 열처리를 행함으로써, 산화물 반도체층(106)으로부터의 산소의 방출을 방지할 수 있기 때문이다.
이상의 공정으로, 산소 결함의 형성을 억제한 산화물 반도체층(106)을 포함하는 트랜지스터(150)가 형성된다. 산화물 반도체층, 소스 전극층, 드레인 전극층, 게이트 절연막, 게이트 전극층을 순차적으로 형성한 후, 게이트 절연막 및 게이트 전극층 위에 접하여 산화알루미늄막을 형성함으로써, 상기 트랜지스터(150)를 갖는 반도체 장치나 전자 기기의 제작 공정에서 열처리를 행해도 대기로부터 물이나 수소가 산화물 반도체층으로 침입하여 확산되는 것을 방지할 수 있다. 또한, 트랜지스터(150)는, 제 2 열처리에 의해, 화학량론비보다 산소의 함유량이 과잉인 영역이 포함되는 하지 절연막(102)이나 게이트 절연막(110)으로부터 산화물 반도체층(106)으로 산소를 공급함으로써, 산화물 반도체층(106)의 산소 결손을 보충할 수 있다. 따라서, 트랜지스터(150)는, 전기적 특성 변동이 억제되고 있어 전기적으로 안정적이다.
또한, 트랜지스터(150)는, 탈수화 또는 탈수소화를 목적으로 하는 열처리를 행하는 것이 바람직하며, 상기 열처리에 의해, 수소, 물, 하이드록실기 또는 수소화물(수소 화합물이라고도 한다) 등의 불순물을 산화물 반도체층으로부터 의도적으로 배제하고, 고순도화하여 전기적으로 i형(진성)화된 산화물 반도체층(106)을 포함하는 트랜지스터로 할 수 있다. 고순도화된 산화물 반도체층(106) 중에는 캐리어가 매우 적다(제로에 가깝다).
또한, 산화물 반도체층 위에 산화알루미늄막을 형성함으로써, 트랜지스터의 전기적 특성 변동이 억제되어 전기적으로 안정적이 되기 때문에, 미세화된 트랜지스터에서도 온·오프비를 확보할 수 있고, 정상적인 스위칭 특성이 얻어지고 있어 양호한 전기적 특성을 갖는 트랜지스터를 실현할 수 있다.
이상 나타낸 바와 같이, 본 실시형태에 의해 안정된 전기적 특성을 갖는 산화물 반도체를 사용한 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
실시형태 1에서 예시한 트랜지스터를 사용하여 표시 기능을 갖는 반도체 장치(표시 장치로도 한다)를 제작할 수 있다. 또한, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를, 화소부와 동일한 기판 위에 일체 형성하고, 시스템 온 패널을 형성할 수 있다.
도 4a에 있어서, 제 1 기판(4001) 위에 형성된 화소부(4002)를 둘러싸도록 하여 씰재(4005)가 형성되고, 제 2 기판(4006)에 의해 봉지(封止)되어 있다. 도 4a에 있어서는, 제 1 기판(4001) 위의 씰재(4005)에 의해 둘러싸여 있는 영역과는 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 주사선 구동 회로(4004), 신호선 구동 회로(4003)가 실장되어 있다. 또한, 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는, FPC(Flexible printed circuit)(4018a), FPC(4018b)로부터 공급되고 있다.
도 4b, 도 4c에 있어서, 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 하여 씰재(4005)가 형성되어 있다. 또한 화소부(4002)와, 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 형성되어 있다. 따라서, 화소부(4002)와, 주사선 구동 회로(4004)는, 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의해, 표시 소자와 함께 봉지되어 있다. 도 4b, 도 4c에 있어서는, 제 1 기판(4001) 위의 씰재(4005)에 의해 둘러싸여 있는 영역과는 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 4b, 도 4c에 있어서는, 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는, FPC(4018)로부터 공급되고 있다.
또한, 도 4b, 도 4c에 있어서는, 신호선 구동 회로(4003)를 별도 형성하고, 제 1 기판(4001)에 실장하고 있는 예를 도시하고 있지만, 이 구성으로 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장해도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장해도 좋다.
또한, 별도 형성한 구동 회로의 접속 방법은, 특별히 한정되는 것이 아니며, COG(Chip On Glass) 방법, 와이어 본딩 방법, 또는 TAB(Tape Automated Bonding) 방법 등을 사용할 수 있다. 도 4a는, COG 방법에 의해 신호선 구동 회로(4003), 주사선 구동 회로(4004)를 실장하는 예이며, 도 4b는, COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 4c는, TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 표시 장치는, 표시 소자가 봉지된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 본 명세서 중에 있어서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치 포함)을 가리킨다. 또한, 커넥터, 예를 들면 FPC 또는 TAB 테이프 또는 TCP가 장착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 형성된 모듈, 또는 표시 소자에 COG 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002) 및 주사선 구동 회로(4004)는, 트랜지스터를 복수 가지고 있으며, 실시형태 1에서 예시한 트랜지스터를 적용할 수 있다.
표시 장치에 형성되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 한다), 발광 소자(발광 표시 소자라고도 한다)를 사용할 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있으며, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화되는 표시 매체도 적용할 수 있다.
반도체 장치의 일 형태에 관해서, 도 5 내지 도 7을 사용하여 설명한다. 도 5 내지 도 7은, 도 4b의 Q-R에 있어서의 단면도에 상당한다.
도 5 내지 도 7에 도시하는 바와 같이, 반도체 장치는 접속 단자 전극층(4015) 및 단자 전극층(4016)을 가지고 있어, 접속 단자 전극층(4015) 및 단자 전극층(4016)은 FPC(4018)가 갖는 단자와 이방성 도전막(4019)을 개재하여 전기적으로 접속되어 있다.
접속 단자 전극층(4015)은, 제 1 전극층(4030)과 동일한 도전막으로 형성되고, 단자 전극층(4016)은, 트랜지스터(4010), 트랜지스터(4011)의 소스 전극층 및 드레인 전극층과 동일한 도전막으로 형성되어 있다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)는, 트랜지스터를 복수 가지고 있으며, 도 5 내지 도 7에서는, 화소부(4002)에 포함되는 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시하고 있다. 도 5에서는, 트랜지스터(4010), 트랜지스터(4011) 위에는 절연막(4024)이 형성되고, 도 6 및 도 7에서는 또한, 절연막(4021)이 형성되어 있다. 또한, 제 1 기판(4001) 위의 절연막(4023)은 하지막으로서 기능하는 절연막이다.
본 실시형태에서는, 트랜지스터(4010), 트랜지스터(4011)로서, 실시형태 1에서 나타낸 트랜지스터를 적용할 수 있다.
트랜지스터(4010) 및 트랜지스터(4011)는 산소 결손의 형성을 억제 및 물이나 수소의 혼입을 억제한 산화물 반도체층을 갖는 트랜지스터이다. 따라서, 트랜지스터(4010) 및 트랜지스터(4011)는, 전기적 특성 변동이 억제되고 있어 전기적으로 안정적이다.
따라서, 도 5 내지 도 7에 도시하는 본 실시형태의 반도체 장치로서 신뢰성이 높은 반도체 장치를 제공할 수 있다.
화소부(4002)에 형성된 트랜지스터(4010)는 표시 소자와 전기적으로 접속하여 표시 패널을 구성한다. 표시 소자는 표시를 행할 수 있으면 특별히 한정되지 않으며, 여러 가지 표시 소자를 사용할 수 있다.
도 5에 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도시한다. 도 5에 있어서, 표시 소자인 액정 소자(4013)는, 제 1 전극층(4030), 제 2 전극층(4031), 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 협지하도록 배향막으로서 기능하는 절연막(4024), 절연막(4033)이 형성되어 있다. 제 2 전극층(4031)은 제 2 기판(4006)측에 형성되고, 제 1 전극층(4030)과 제 2 전극층(4031)은 액정층(4008)을 개재하여 적층하는 구성으로 되어 있다.
또한, 기둥상의 스페이서(4035)는 절연막을 선택적으로 에칭함으로써 얻어지고, 액정층(4008)의 막 두께(셀 갭)를 제어하기 위해 형성되어 있다. 또한, 구형(球狀)의 스페이서를 사용하고 있어도 좋다.
표시 소자로서, 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는, 조건에 따라, 콜레스텔릭상, 스멕틱상, 큐빅상, 키랄네마틱상, 등방상 등을 나타낸다.
또한, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용해도 좋다. 블루상은 액정상의 하나이며, 콜레스텔릭 액정을 승온시켜 가면, 콜레스텔릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서밖에 발현되지 않기 때문에, 온도 범위를 개선하기 위해 수중량% 이상의 키랄제를 혼합시킨 액정 조성물을 사용하여 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 함유하는 액정 조성물은, 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다. 또한, 배향막을 형성하지 않아도 되기 때문에, 러빙 처리도 불필요해져 러빙 처리에 의해 야기되는 정전 파괴를 방지할 수 있어 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감시킬 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시키는 것이 가능해진다. 산화물 반도체층을 사용하는 트랜지스터는, 정전기의 영향에 의해 트랜지스터의 전기적인 특성이 현저하게 변동되어 설계 범위를 일탈할 우려가 있다. 따라서, 산화물 반도체층을 사용하는 트랜지스터를 갖는 액정 표시 장치에 블루상의 액정 재료를 사용하는 것은 보다 효과적이다.
또한, 액정 재료의 고유 저항은, 1×109Ω·cm 이상이며, 바람직하게는 1×1011Ω·cm 이상이며, 더욱 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에 있어서의 고유 저항의 값은, 20℃에서 측정한 값으로 한다.
액정 표시 장치에 형성되는 유지 용량의 크기는, 화소부에 배치되는 트랜지스터의 리크 전류 등을 고려하여, 소정의 기간, 전하를 유지할 수 있도록 설정된다. 유지 용량의 크기는, 트랜지스터의 오프 전류 등을 고려하여 설정하면 좋다. 산소 과잉 영역을 갖는 산화물 반도체층을 갖는 트랜지스터를 사용함으로써, 각 화소에 있어서의 액정 용량에 대해 1/3 이하, 바람직하게는 1/5 이하 용량의 크기를 갖는 유지 용량을 형성하면 충분하다.
본 실시형태에서 사용하는 산소 결손의 형성을 억제한 산화물 반도체층을 갖는 트랜지스터는, 오프 상태에 있어서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레쉬 동작의 빈도를 적게 할 수 있기 때문에, 소비 전력을 억제하는 효과를 나타낸다.
또한, 본 실시형태에서 사용하는 산소 결손의 형성을 억제한 산화물 반도체층을 갖는 트랜지스터는, 비교적 높은 전계 효과 이동도가 얻어지기 때문에, 고속 구동이 가능하다. 예를 들면, 이러한 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서, 실리콘웨이퍼 등에 의해 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품수를 삭감할 수 있다. 또한, 화소부에 있어서도, 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
액정 표시 장치에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙형의 액정 표시 장치, 예를 들면 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치로 해도 좋다. 수직 배향 모드로서는, 몇가지 들 수 있지만, 예를 들면, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등을 사용할 수 있다. 또한, VA형의 액정 표시 장치에도 적용할 수 있다. VA형의 액정 표시 장치란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 1종이다. VA형의 액정 표시 장치는, 전압이 인가되고 있지 않을 때에 패널면에 대해 액정 분자가 수직 방향을 향하는 방식이다. 또한, 화소(픽셀)를 몇개의 영역(서브 픽셀)으로 나누고, 각각 다른 방향으로 분자를 쓰러뜨리도록 고안되어 있는 멀티 도메인화 또는 멀티 도메인 설계라고 하는 방법을 사용할 수 있다.
또한, 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 형성한다. 예를 들면, 편광 기판 및 위상차 기판에 의한 원편광을 사용해도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용해도 좋다.
또한, 화소부에 있어서의 표시 방식은, 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때에 화소로 제어하는 색 요소로서는, RGB(R은 적색, G는 녹색, B는 청색을 나타낸다)의 3색으로 한정되지 않는다. 예를 들면, RGBW(W는 백색을 나타낸다), 또는 RGB에, 옐로우, 시안, 마젠타 등을 1색 이상 추가한 것이 있다. 또한, 색요소의 도토별로 그 표시 영역의 크기가 상이해도 좋다. 단, 개시하는 발명은 컬러 표시의 표시 장치로 한정되는 것이 아니며, 모노크롬 표시의 표시 장치에 적용할 수도 있다.
또한, 표시 장치에 포함되는 표시 소자로서, 일렉트로루미네선스를 이용하는 발광 소자를 적용할 수 있다. 일렉트로루미네선스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 의해 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 부르고 있다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 함유하는 층에 주입되고, 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아올 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광 소자는, 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층 사이에 개재하고, 또한 그것을 전극 사이에 개재한 구조이며, 발광 메커니즘은 금속 이온의 내각 전자 전이를 이용하는 국재형 발광이다. 또한, 여기에서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
발광 소자는 발광을 추출하기 위해 적어도 한 쌍의 전극의 한쪽이 투광성이면 양호하다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측면으로부터 발광을 추출하는 상면 사출이나, 기판측면으로부터 발광을 추출하는 하면 사출이나, 기판측 및 기판과는 반대측면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있으며, 어느 사출 구조의 발광 소자도 적용할 수 있다.
도 6에 표시 소자로서 발광 소자를 사용한 발광 장치의 예를 도시한다. 표시 소자인 발광 소자(4513)는, 화소부(4002)에 형성된 트랜지스터(4010)와 전기적으로 접속하고 있다. 또한, 발광 소자(4513)의 구성은, 제 1 전극층(4030), 전계 발광층(4511), 제 2 전극층(4031)의 적층 구조이지만, 나타낸 구성으로 한정되지 않는다. 발광 소자(4513)로부터 추출하는 광의 방향 등에 맞추어 발광 소자(4513)의 구성은 적절히 바꿀 수 있다.
격벽(4510)은, 유기 절연 재료, 또는 무기 절연 재료를 사용하여 형성한다. 특히 감광성의 수지 재료를 사용하여 제 1 전극층(4030) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 가지고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4511)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도, 어느 쪽이라도 좋다.
발광 소자(4513)에 산소, 수소, 물, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4031) 및 격벽(4510) 위에 보호막을 형성해도 좋다. 보호막으로서는, 질화실리콘막, 질화산화실리콘막, DLC막 등을 형성할 수 있다. 또한, 제 1 기판(4001), 제 2 기판(4006), 및 씰재(4005)에 의해 봉지된 공간에는 충전재(4514)가 형성되어 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(첩합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
충전재(4514)로서는 질소나 아르곤 등의 불활성 기체 이외에, 자외선 경화 수지 또는 열경화 수지를 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)을 사용할 수 있다. 예를 들면 충전재로서 질소를 사용하면 좋다.
또한, 필요하면, 발광 소자의 사출면에 편광판, 또는 원편광판(타원 편광판을 포함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절히 형성해도 좋다. 또한, 편광판 또는 원편광판에 반사 방지막을 형성해도 좋다. 예를 들면, 표면의 요철에 의해 반사광을 확산시켜 비침을 저감시킬 수 있는 안티글레어 처리를 가할 수 있다.
또한, 표시 장치로서, 전자 잉크를 구동시키는 전자 페이퍼를 제공하는 것도 가능하다. 전자 페이퍼는, 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고 있으며, 종이와 동일한 읽기 쉬움, 다른 표시 장치에 비해 저소비 전력, 얇고 가벼운 형상으로 하는 것이 가능하다는 이점을 가지고 있다.
전기 영동 표시 장치는, 여러 가지 형태를 생각할 수 있지만, 플러스의 전하를 갖는 제 1 입자와, 마이너스의 전하를 갖는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이며, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽측에 집합한 입자의 색만을 표시하는 것이다. 또한, 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없는 경우에 있어서 이동하지 않는 것이다. 또한, 제 1 입자의 색과 제 2 입자의 색은 상이한 것(무색을 포함)으로 한다.
이와 같이, 전기 영동 표시 장치는, 유전 상수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 사용함으로써 컬러 표시도 가능하다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로루미네센트 재료, 일렉트로크로믹 재료, 자기 영동 재료로부터 선택된 1종의 재료, 또는 이들의 복합 재료를 사용하면 좋다.
또한, 전자 페이퍼로서, 트위스트볼 표시 방식을 사용하는 표시 장치도 적용할 수 있다. 트위스트볼 표시 방식이란, 백색과 흑색으로 분별 도포된 구형 입자를 표시 소자에 사용하는 전극층인 제 1 전극층 및 제 2 전극층 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
도 7에, 반도체 장치의 일 형태로서 액티브 매트릭스형의 전자 페이퍼를 도시한다. 도 7의 전자 페이퍼는, 트위스트볼 표시 방식을 사용한 표시 장치의 예이다.
트랜지스터(4010)와 접속하는 제 1 전극층(4030)과, 제 2 기판(4006)에 형성된 제 2 전극층(4031) 사이에는 흑색 영역(4615a) 및 백색 영역(4615b)을 가지며, 주변에 액체로 채워져 있는 캐비티(4612)를 포함하는 구형 입자(4613)가 형성되어 있으며, 구형 입자(4613)의 주위는 수지 등의 충전재(4614)로 충전되어 있다. 제 2 전극층(4031)이 공통 전극층(대향 전극층)에 상당한다. 제 2 전극층(4031)은, 공통 전위선과 전기적으로 접속된다.
또한, 도 5 내지 도 7에 있어서, 제 1 기판(4001), 제 2 기판(4006)으로서는, 유리 기판 외에, 가요성을 갖는 기판도 사용할 수 있고, 예를 들면, 투광성을 갖는 플라스틱 기판 등을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름 사이에 개재한 구조의 시트를 사용할 수도 있다.
본 실시형태에서는, 절연막(4023)으로서 산화실리콘막을 사용하고, 절연막(4024)으로서 산화알루미늄막을 사용한다. 절연막(4023), 절연막(4024)은 스퍼터링법이나 플라즈마 CVD법에 의해 형성할 수 있다.
산화물 반도체층 위에 절연막(4024)으로서 형성된 산화알루미늄막은, 수소, 물 등의 불순물, 및 산소의 양자에 대해 막을 투과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화알루미늄막은, 제작 공정중 및 제작후에 있어서, 변동 요인이 되는 수소, 물 등의 불순물의 산화물 반도체층으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체층으로부터의 방출을 방지하는 보호막으로서 기능한다.
또한, 절연막(4023)으로서 산화물 반도체층과 접하여 형성된 산화실리콘막은, 산소를 산화물 반도체층으로 공급하는 기능을 가진다. 따라서, 절연막(4023)은 산소를 많이 함유하는 산화절연막이 바람직하다.
트랜지스터(4010) 및 트랜지스터(4011)는, 산소 결손의 형성, 물이나 수소의 혼입을 억제한 산화물 반도체층을 가진다. 또한, 트랜지스터(4010) 및 트랜지스터(4011)는, 게이트 절연막으로서 산화실리콘막을 가진다. 트랜지스터(4010) 및 트랜지스터(4011)에 포함되는 산화물 반도체층의 열처리를, 산화물 반도체층 위에, 절연막(4024)으로서 산화알루미늄막이 형성된 상태로 행하기 때문에, 상기 열처리에 의해 산화물 반도체층으로부터 산소가 방출되는 것을 방지할 수 있다. 따라서, 얻어지는 산화물 반도체층은, 화학량론적비보다도 산소의 함유량이 과잉인 영역을 포함하는 막으로 할 수 있다.
또한, 트랜지스터(4010) 및 트랜지스터(4011)에 포함되는 산화물 반도체층은, 수소, 물 등의 불순물이 혼입되지 않기 때문에 고순도이며, 산소 방출이 방지되기 때문에 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역을 포함한다. 따라서, 상기 산화물 반도체층을 트랜지스터(4010) 및 트랜지스터(4011)에 사용함으로써, 산소 결손에 기인하는 트랜지스터의 임계값 전압(Vth)의 편차, 임계값 전압의 시프트(ΔVth)를 저감시킬 수 있다.
또한, 평탄화 절연막으로서 기능하는 절연막(4021)은, 아크릴, 폴리이미드, 벤조사이클로부텐, 폴리아미드, 에폭시 등의, 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인보론 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막을 형성해도 좋다.
절연막(4021)의 형성법은, 특별히 한정되지 않으며, 그 재료에 따라, 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다.
표시 장치는 광원 또는 표시 소자로부터의 광을 투과시켜 표시를 행한다. 따라서, 광이 투과하는 화소부에 형성되는 기판, 절연막, 도전막 등의 박막은 모두 가시광의 파장 영역의 광에 대해 투광성으로 한다.
표시 소자에 전압을 인가하는 제 1 전극층 및 제 2 전극층(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 한다)에 있어서는, 추출하는 광의 방향, 전극층이 형성되는 장소, 및 전극층의 패턴 구조에 따라 투광성, 반사성을 선택하면 좋다.
제 1 전극층(4030), 제 2 전극층(4031)은, 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 함유하는 인듐아연 산화물, 산화티타늄을 함유하는 인듐 산화물, 산화티타늄을 함유하는 인듐주석 산화물, 인듐주석 산화물(이하, ITO라고 한다), 인듐아연 산화물, 산화규소를 첨가한 인듐주석 산화물, 그라핀 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 제 1 전극층(4030), 제 2 전극층(4031)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 또는 그 금속 질화물로부터 하나, 또는 복수종을 사용하여 형성할 수 있다.
또한, 제 1 전극층(4030), 제 2 전극층(4031)으로서, 도전성 고분자(도전성 중합체라고도 한다)를 함유하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 아닐린, 피롤 및 티오펜의 2종 이상으로 이루어지는 공중합체 또는 그 유도체 등을 들 수 있다.
또한, 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 구동 회로 보호용의 보호 회로를 형성하는 것이 바람직하다. 보호 회로는, 비선형 소자를 사용하여 구성하는 것이 바람직하다.
이상과 같이, 산화물 반도체층 위에 산화알루미늄막을 형성함으로써, 트랜지스터를 사용하여 표시 기능을 갖는 반도체 장치의 제작 공정에서 열처리를 행해도 대기로부터 물이나 수소가 산화물 반도체층에 침입하여 확산되는 것을 방지할 수 있다. 따라서, 트랜지스터는 전기적 특성 변동이 억제되고 있어 전기적으로 안정적이다. 따라서, 상기 트랜지스터를 사용함으로써 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 3)
실시형태 1에서 예시한 트랜지스터를 사용하여, 대상물의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치를 제작할 수 있다.
도 8a에, 이미지 센서 기능을 갖는 반도체 장치의 일례를 도시한다. 도 8a는 포토센서의 등가 회로이며, 도 8b는 포토센서의 일부를 도시하는 단면도이다.
포토다이오드(602)는, 한쪽의 전극이 포토다이오드 리셋 신호선(658)에, 다른쪽의 전극이 트랜지스터(640)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(640)는, 소스 또는 드레인의 한쪽이 포토센서 기준 신호선(672)에, 소스 또는 드레인의 다른쪽이 트랜지스터(656)의 소스 또는 드레인의 한쪽에 전기적으로 접속되어 있다. 트랜지스터(656)는, 게이트가 게이트 신호선(659)에, 소스 또는 드레인의 다른쪽이 포토센서 출력 신호선(671)에 전기적으로 접속되어 있다.
또한, 본 명세서에 있어서의 회로도에 있어서, 산화물 반도체층을 사용하는 트랜지스터로 명확하게 판명할 수 있도록, 산화물 반도체층을 사용하는 트랜지스터의 기호에는 「OS」라고 기재하고 있다. 도 8a에 있어서, 트랜지스터(640), 트랜지스터(656)는 실시형태 1에 나타내는 산소 결함의 형성을 억제한 산화물 반도체층을 사용하는 트랜지스터이다.
도 8b는, 포토센서에 있어서의 포토다이오드(602) 및 트랜지스터(640)에 도시하는 단면도이며, 절연 표면을 갖는 기판(601)(TFT 기판) 위에, 센서로서 기능하는 포토다이오드(602) 및 트랜지스터(640)가 형성되어 있다. 포토다이오드(602), 트랜지스터(640) 위에는 접착층(608)을 사용하여 기판(613)이 형성되어 있다.
트랜지스터(640) 위에는 절연막(631), 층간 절연막(633), 층간 절연막(634)이 형성되어 있다. 포토다이오드(602)는, 층간 절연막(633) 위에 형성되고, 층간 절연막(633) 위에 형성한 전극층(641a)과, 층간 절연막(634) 위에 형성된 전극층(642) 사이에, 층간 절연막(633)측에서부터 순차적으로 제 1 반도체막(606a), 제 2 반도체막(606b), 및 제 3 반도체막(606c)을 적층한 구조를 가지고 있다.
전극층(641a)은 층간 절연막(634)에 형성된 도전층(643)과 전기적으로 접속하고, 전극층(642)은 전극층(641b)을 개재하여 게이트 전극층(645)과 전기적으로 접속하고 있다. 게이트 전극층(645)은, 트랜지스터(640)의 게이트 전극층과 전기적으로 접속하고 있고, 포토다이오드(602)는 트랜지스터(640)와 전기적으로 접속하고 있다.
여기에서는, 제 1 반도체막(606a)으로서 p형의 도전형을 갖는 반도체막과, 제 2 반도체막(606b)으로서 고저항의 반도체막(i형 반도체막), 제 3 반도체막(606c)으로서 n형의 도전형을 갖는 반도체막을 적층하는 pin형의 포토다이오드를 예시하고 있다.
제 1 반도체막(606a)은 p형 반도체막이며, p형을 부여하는 불순물 원소를 함유하는 비정질 실리콘막에 의해 형성할 수 있다. 제 1 반도체막(606a)의 형성에는 13족의 불순물 원소(예를 들면 보론(B))를 함유하는 반도체 재료 가스를 사용하고, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용해도 좋다. 또한, 불순물 원소를 함유하지 않는 비정질 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 비정질 실리콘막에 불순물 원소를 도입해도 좋다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 행함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 비정질 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 사용하면 좋다. 제 1 반도체막(606a)의 막 두께는 10 ㎚ 이상 50 ㎚ 이하가 되도록 형성하는 것이 바람직하다.
제 2 반도체막(606b)은, i형 반도체막(진성 반도체막)이며, 비정질 실리콘막에 의해 형성한다. 제 2 반도체막(606b)의 형성에는, 반도체 재료 가스를 사용하고, 비정질 실리콘막을 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는, 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용해도 좋다. 제 2 반도체막(606b)의 형성은, LPCVD법, 기상 성장법, 스퍼터링법 등에 의해 행해도 좋다. 제 2 반도체막(606b)의 막 두께는 200 ㎚ 이상 1000 ㎚ 이하가 되도록 형성하는 것이 바람직하다.
제 3 반도체막(606c)은 n형 반도체막이며, n형을 부여하는 불순물 원소를 함유하는 비정질 실리콘막에 의해 형성한다. 제 3 반도체막(606c)의 형성에는, 15족의 불순물 원소(예를 들면 인(P))를 함유하는 반도체 재료 가스를 사용하고, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용해도 좋다. 또한, 불순물 원소를 함유하지 않는 비정질 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 비정질 실리콘막에 불순물 원소를 도입해도 좋다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 행함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 비정질 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 사용하면 좋다. 제 3 반도체막(606c)의 막 두께는 20 ㎚ 이상 200 ㎚ 이하가 되도록 형성하는 것이 바람직하다.
또한, 제 1 반도체막(606a), 제 2 반도체막(606b), 및 제 3 반도체막(606c)은, 비정질 반도체가 아니며, 다결정 반도체를 사용하여 형성해도 좋고, 미결정 반도체(세미 비정질 반도체(Semi Amorphous Semiconductor: SAS))를 사용하여 형성해도 좋다.
미결정 반도체는, 깁스의 자유에너지를 고려하면 비정질과 단결정의 중간적인 준안정 상태에 속하는 것이다. 즉, 자유에너지적으로 안정된 제 3 상태를 갖는 반도체로서, 단거리 질서를 가지며 격자 변형을 가진다. 기둥상 또는 침상(針狀) 결정이 기판 표면에 대해 법선 방향으로 성장하고 있다. 미결정 반도체의 대표예인 미결정 실리콘은, 그 라만 스펙트럼이 단결정 실리콘을 나타내는 520cm-1보다도 저파수측으로 시프트하고 있다. 즉, 단결정 실리콘을 나타내는 520cm-1과 비정질 실리콘을 나타내는 480cm-1 사이에 미결정 실리콘의 라만 스펙트럼의 피크가 있다. 또한, 미결합수(댕글링 본드)를 종단하기 위해 수소 또는 할로겐을 적어도 1원자% 또는 그것 이상 함유시키고 있다. 또한, 헬륨, 아르곤, 크립톤, 네온 등의 희가스 원소를 함유시켜 격자 변형을 더욱 조장시킴으로써, 안정성이 증가하여 양호한 미결정 반도체막이 얻어진다.
이 미결정 반도체막은, 주파수가 수십MHz 내지 수백MHz의 고주파 플라즈마 CVD법, 또는 주파수가 1GHz 이상인 마이크로파 플라즈마 CVD 장치에 의해 형성할 수 있다. 대표적으로는, SiH4, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등의 수소화규소를 수소로 희석하여 형성할 수 있다. 또한, 수소화규소 및 수소 외에, 헬륨, 아르곤, 크립톤, 네온으로부터 선택된 1종 또는 복수종의 희가스 원소로 희석하여 미결정 반도체막을 형성할 수 있다. 이 때의 수소화규소에 대해 수소의 유량비를 5배 이상 200배 이하, 바람직하게는 50배 이상 150배 이하, 더욱 바람직하게는 100배로 한다. 또한, 실리콘을 함유하는 기체 중에, CH4, C2H6 등의 탄화물 기체, GeH4, GeF4 등의 게르마늄화 기체, F2 등을 혼입시켜도 좋다.
또한, 광전 효과에서 발생한 정공의 이동도는 전자의 이동도에 비해 작기 때문에, pin형의 포토다이오드는 p형의 반도체막측을 수광면으로 하는 것이 양호한 특성을 나타낸다. 여기에서는, pin형의 포토다이오드가 형성되어 있는 기판(601)의 면으로부터 포토다이오드(602)가 받는 광(622)을 전기 신호로 변환하는 예를 나타낸다. 또한, 수광면으로 한 반도체막측과는 반대의 도전형을 갖는 반도체막측으로부터의 광은 외란광이 되기 때문에, 전극층은 차광성을 갖는 도전막을 사용하면 좋다. 또한, n형의 반도체막측을 수광면으로서 사용할 수도 있다.
층간 절연막(633), 층간 절연막(634)으로서는, 절연성 재료를 사용하고, 그 재료에 따라, 스퍼터링법, 플라즈마 CVD법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용하여 형성할 수 있다.
본 실시형태에서는, 절연막(631)으로서 산화알루미늄막을 사용한다. 절연막(631)은 스퍼터링법이나 플라즈마 CVD법에 의해 형성할 수 있다.
산화물 반도체층 위에 절연막(631)으로서 형성된 산화알루미늄막은, 수소, 물 등의 불순물, 및 산소의 양자에 대해 막을 투과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화알루미늄막은, 제작 공정중 및 제작후에 있어서, 변동 요인이 되는 수소, 물 등의 불순물의 산화물 반도체층으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체층으로부터의 방출을 방지하는 보호막으로서 기능한다.
본 실시형태에 있어서, 트랜지스터(640)는, 산소 결손의 형성, 물이나 수소의 혼입을 억제한 산화물 반도체층을 가진다. 또한, 트랜지스터(640)는, 게이트 절연막으로서 산화실리콘막을 가진다. 트랜지스터(640)에 포함되는 산화물 반도체층의 열처리를, 산화물 반도체층 위에, 절연막(631)으로서 산화알루미늄막이 형성된 상태에서 행하기 때문에, 상기 열처리에 의해 산화물 반도체층으로부터 산소가 방출되는 것을 방지할 수 있다.
또한, 트랜지스터(640)에 포함되는 산화물 반도체층은, 수소, 물 등의 불순물이 혼입되지 않기 때문에 고순도이며, 산소의 방출이 방지되기 때문에 산소 결함을 저감시킬 수 있다. 따라서, 상기 산화물 반도체층을 트랜지스터(640)에 사용함으로써 산소 결손에 기인하는 트랜지스터의 임계값 전압(Vth)의 편차, 임계값 전압의 시프트(ΔVth)를 저감시킬 수 있다.
층간 절연막(633)으로서는, 무기 절연 재료로서는, 산화실리콘층, 산화질화실리콘층, 산화알루미늄층, 또는 산화질화알루미늄층 등의 산화물 절연막, 질화실리콘층, 질화산화실리콘층, 질화알루미늄층, 또는 질화산화알루미늄층 등의 질화물절연막의 단층, 또는 적층을 사용할 수 있다.
층간 절연막(634)으로서는, 표면 요철을 저감시키기 위해서 평탄화 절연막으로서 기능하는 절연막이 바람직하다. 층간 절연막(633), 층간 절연막(634)으로서는, 예를 들면, 폴리이미드, 아크릴 수지, 벤조사이클로부텐계 수지, 폴리아미드, 에폭시 수지 등의, 내열성을 갖는 유기 절연 재료를 사용할 수 있다. 또한, 상기유기 절연 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인보론 유리) 등의 단층, 또는 적층을 사용할 수 있다.
포토다이오드(602)에 입사되는 광(622)을 검출함으로써, 피검출물의 정보를 판독할 수 있다. 또한, 피검출물의 정보를 판독할 때에 백 라이트 등의 광원을 사용할 수 있다.
이상과 같이, 산화물 반도체층 위에 산화알루미늄막을 형성함으로써, 대상물의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치의 제작 공정에서 열처리를 행해도 대기로부터 물이나 수소가 산화물 반도체층으로 침입하여 확산되는 것을 방지할 수 있다. 따라서, 트랜지스터는, 전기적 특성 변동이 억제되고 있어 전기적으로 안정적이다. 따라서, 상기 트랜지스터를 사용함으로써 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 4)
실시형태 1에서 예시한 트랜지스터는, 복수의 트랜지스터를 적층하는 집적 회로를 갖는 반도체 장치에 적합하게 사용할 수 있다. 본 실시형태에서는, 반도체 장치의 일례로서, 기억 매체(메모리 소자)의 예를 나타낸다.
본 실시형태에서는, 단결정 반도체 기판에 제작된 제 1 트랜지스터와 절연막을 개재하여 제 1 트랜지스터의 상방에 반도체막을 사용하여 제작된 제 2 트랜지스터를 포함하는 반도체 장치를 제작한다.
도 9는 반도체 장치의 구성의 일례이다. 도 9a에는, 반도체 장치 단면도를, 도 9b에는, 반도체 장치의 평면도를, 각각 도시한다. 여기에서, 도 9a는, 도 9b의 C1-C2 및 D1-D2에 있어서의 단면도에 상당한다. 또한, 도 9c에는, 상기 반도체 장치를 메모리 소자로서 사용하는 경우의 회로도의 일례를 도시한다.
도 9a 및 도 9b에 도시되는 반도체 장치는, 하부에 제 1 반도체 재료를 사용한 트랜지스터(260)를 가지며, 상부에 제 2 반도체 재료를 사용한 트랜지스터(262)를 가진다. 실시형태 1에서 예시한 트랜지스터는, 트랜지스터(262)에 적합하게 사용할 수 있다. 본 실시형태에서는, 트랜지스터(262)로서 실시형태 1에서 나타낸 트랜지스터(150)와 같은 구조를 갖는 트랜지스터를 사용하는 예를 나타낸다.
적층하는 트랜지스터(260), 트랜지스터(262)의 반도체 재료, 및 구조는, 동일해도 좋고, 상이해도 좋다. 본 실시형태에서는, 기억 매체(메모리 소자)의 회로에 적합한 재료 및 구조의 트랜지스터를 각각 사용하는 예이며, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료로 하고, 제 2 반도체 재료를 산화물 반도체로 한다. 산화물 반도체 이외의 반도체 재료로서는, 예를 들면, 실리콘, 게르마늄, 실리콘게르마늄, 탄화실리콘, 또는 갈륨비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이외에, 유기 반도체 재료 등을 사용해도 좋다. 이러한 반도체 재료를 사용한 트랜지스터는, 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는, 그 특성에 의해 장시간의 전하 유지를 가능하게 한다.
트랜지스터(260)는, 반도체 재료(예를 들면, 실리콘 등)를 함유하는 기판(285)에 형성된 채널 형성 영역(216)과, 채널 형성 영역(216)을 사이에 개재하도록 형성된 불순물 영역(220)과, 불순물 영역(220)에 접하는 금속 화합물 영역(224)과, 채널 형성 영역(216) 위에 형성된 게이트 절연막(208)과, 게이트 절연막(208) 위에 형성된 게이트 전극층(210)을 가진다.
반도체 재료를 함유하는 기판(285)은, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있다. 또한, 일반적으로 「SOI 기판」은, 절연 표면 위에 실리콘 반도체막이 형성된 구성의 기판을 말하지만, 본 명세서 등에 있어서는, 절연 표면 위에 실리콘 이외의 재료로 이루어지는 반도체막이 형성된 구성의 기판도 포함한다. 즉, 「SOI 기판」이 갖는 반도체막은, 실리콘 반도체막으로 한정되지 않는다. 또한, SOI 기판에는, 유리 기판 등의 절연 기판 위에 절연막을 개재하여 반도체막이 형성된 구성의 것이 포함되는 것으로 한다.
SOI 기판의 제작 방법으로서는, 경면 연마 웨이퍼에 산소 이온을 주입한 후, 고온 가열함으로써, 표면으로부터 일정한 깊이에 산화층을 형성시키는 동시에, 표면층에 발생한 결함을 소멸시켜 만드는 방법, 수소 이온 조사에 의해 형성된 미소 보이드의 열처리에 의한 성장을 이용하여 반도체 기판을 벽개(劈開)하는 방법이나, 절연 표면 위에 결정 성장에 의해 단결정 반도체막을 형성하는 방법 등을 사용할 수 있다.
예를 들면, 단결정 반도체 기판의 하나의 면으로부터 이온을 첨가하고, 단결정 반도체 기판의 하나의 면으로부터 일정한 깊이에 취약화층을 형성하고, 단결정 반도체 기판의 하나의 면 위, 또는 소자 기판 위의 어느 한쪽에 절연막을 형성한다. 단결정 반도체 기판과 소자 기판을, 절연막을 사이에 개재하여 포갠 상태에서, 취약화층에 균열을 생기게 하고, 단결정 반도체 기판을 취약화층으로 분리하는 열처리를 행하여 단결정 반도체 기판으로부터 반도체막으로서 단결정 반도체막을 소자 기판 위에 형성한다. 상기 방법을 사용하여 제작된 SOI 기판도 적합하게 사용할 수 있다.
기판(285) 위에는 트랜지스터(260)를 둘러싸도록 소자 분리 절연막(206)이 형성되어 있다. 또한, 고집적화를 실현하기 위해서는, 도 9a에 도시하는 바와 같이, 트랜지스터(260)가 사이드월 절연막을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(260)의 특성을 중시하는 경우에는, 게이트 전극층(210)의 측면에 사이드월 절연막을 설치하고, 불순물 농도가 상이한 영역을 포함하는 불순물 영역(220)을 형성해도 좋다.
단결정 반도체 기판을 사용한 트랜지스터(260)는, 고속 동작이 가능하다. 이로 인해, 상기 트랜지스터를 판독용의 트랜지스터로서 사용함으로써, 정보의 판독을 고속으로 행할 수 있다.
본 실시형태에 있어서는, 트랜지스터(260)를 덮도록 절연막 2층을 형성한다. 단, 트랜지스터(260)를 덮는 절연막은, 단층 구조로 해도 좋고, 3층 이상의 적층 구조로 해도 좋다. 단, 상부에 형성되는 트랜지스터(262)에 포함되는 산화물 반도체층과 접하는 절연막으로서는, 산화실리콘막을 적용하는 것으로 한다.
트랜지스터(262) 및 용량 소자(264)의 형성전 처리로서, 상기 절연막 2층에 CMP 처리를 가하여 평탄화된 절연막(228), 절연막(230)을 형성하고, 동시에 게이트 전극층(210)의 상면을 노출시킨다.
절연막(228), 절연막(230)은, 대표적으로는 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 산화질화알루미늄막, 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 질화산화알루미늄막 등의 무기 절연막을 사용할 수 있다. 절연막(228), 절연막(230)은, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다.
또한, 폴리이미드, 아크릴 수지, 벤조사이클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에, 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 유기 재료를 사용하는 경우, 스핀 코트법, 인쇄법 등의 습식법에 의해 절연막(228), 절연막(230)을 형성해도 좋다.
본 실시형태에서는, 절연막(228)으로서 스퍼터링법에 의해 막 두께 50 ㎚의 산화질화실리콘막을 형성하고, 절연막(230)으로서 스퍼터링법에 의해 막 두께 550 ㎚의 산화실리콘막을 형성한다.
CMP 처리에 의해 충분히 평탄화된 절연막(230) 위에 산화물 반도체층을 성막하고, 이것을 가공하여 섬 형상의 산화물 반도체층(244)을 형성한다. 또한, 산화물 반도체층 성막후, 탈수화 또는 탈수소화를 위한 열처리를 행하는 것이 바람직하다.
게이트 전극층(210), 절연막(228), 절연막(230) 등 위에 도전층을 형성하고, 상기 도전층을 선택적으로 에칭하여 소스 전극층 또는 드레인 전극층(242a), 드레인 전극층 또는 소스 전극층(242b)을 형성한다.
도전층은, 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 형성할 수 있다. 또한, 도전층의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. Mn, Mg, Zr, Be, Nd, Sc 중 어느 하나, 또는 이들을 복수 조합한 재료를 사용해도 좋다.
도전층은, 단층 구조라도 좋고, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 티타늄막이나 질화티타늄막의 단층 구조, 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 질화티타늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전층을, 티타늄막이나 질화티타늄막의 단층 구조로 하는 경우에는, 테이퍼 형상을 갖는 소스 전극층 또는 드레인 전극층(242a), 및 드레인 전극층 또는 소스 전극층(242b)으로의 가공이 용이하다고 하는 장점이 있다.
상부의 트랜지스터(262)의 채널 길이(L)는, 소스 전극층 또는 드레인 전극층(242a), 및 드레인 전극층 또는 소스 전극층(242b)의 하단부의 간격에 의해 결정된다. 또한, 채널 길이(L)가 25 ㎚ 미만인 트랜지스터를 형성하는 경우에 사용하는 마스크 형성의 노광을 행할 때는, 수 ㎚ 내지 수십 ㎚로 파장이 짧은 초자외선을 사용하는 것이 바람직하다.
산화물 반도체층(244)의 일부에 접하는 게이트 절연막(246)을 형성한다. 게이트 절연막(246)으로서, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 질화산화알루미늄막, 산화하프늄막, 또는 산화갈륨막을 형성할 수 있다.
게이트 절연막(246) 위에 있어서 산화물 반도체층(244)과 중첩되는 영역에 게이트 전극층(248a)을 형성하고, 소스 전극층 또는 드레인 전극층(242a)과 중첩되는 영역에 전극층(248b)을 형성한다.
게이트 전극층(248a) 및 전극층(248b)은, 게이트 절연막(246) 위에 도전층을 형성한 후에, 상기 도전층을 선택적으로 에칭함으로써 형성할 수 있다.
게이트 전극층(248a)을 형성후, 산화물 반도체층(244)에 불순물 원소를 첨가하는 처리를 행해도 좋다.
첨가하는 불순물 원소는, 인, 붕소, 아르곤 등이 있다. 또한, 산화물 반도체층(244)에 불순물 원소를 첨가하는 방법으로서, 이온 도핑법 또는 이온 임플란테이션법을 사용할 수 있다.
또한, 산화물 반도체층(244)에 불순물 원소를 첨가하는 처리는, 복수회 행해도 좋다. 산화물 반도체층(244)에 불순물 원소를 첨가하는 처리를 복수회 행하는 경우, 불순물 원소는 복수회 전체에 있어서 동일해도 좋고, 1회의 처리별로 바꾸어도 좋다.
산화물 반도체층(244)에 불순물 원소를 첨가할 때, 게이트 전극층(248a)은 마스크로서 기능하고, 불순물 원소는 게이트 전극층(248a)과 중첩되는 영역의 산화물 반도체층(244)에는 첨가되지 않고, 제 1 영역(244a)이 형성된다. 또한, 게이트 전극층(248a)과 중첩되는 제 1 영역(244a)은 채널 형성 영역으로서 기능한다.
또한, 불순물 원소가 첨가된 제 2 영역(244b), 제 2 영역(244c)은 불순물 원소 첨가의 대미지에 의해 결정성이 저감되어 비정질 영역이 된다. 불순물 원소를 첨가하는 양 등을 조절함으로써, 대미지량을 저감시켜 완전한 비정질 영역이 되지 않도록 형성할 수 있다. 즉, 불순물 원소가 첨가된 제 2 영역(244b), 제 2 영역(244c)은, 적어도 제 1 영역(244a)보다도 비정질 영역의 비율이 큰 영역이 된다는 것이다. 완전한 비정질 영역으로 하지 않는 편이, 나중에 행하는 열처리에 의한 결정화가 용이하게 이루어지기 때문에 바람직하다.
한 쌍의 제 2 영역(244b), 제 2 영역(244c)은, 제 1 영역(244a)보다 저저항인 LDD(Lightly Doped Drain) 영역으로서 기능한다. LDD 영역으로서 기능하는 불순물 원소를 함유하는 제 2 영역(244b), 제 2 영역(244c)을 형성함으로써, 제 1 영역(244a)의 단부에 가해지는 전계를 완화시킬 수 있다. 이로 인해, 트랜지스터의 단채널 효과를 억제할 수 있다.
이와 같이, 게이트 전극층(248a)을 마스크로 하여, 불순물 원소를 산화물 반도체층(244)에 첨가하고, 나중의 열처리를 행함으로써, 채널 형성 영역이 되는 제 1 영역(244a)과, LDD 영역이 되는 한 쌍의 제 2 영역(244b), 제 2 영역(244c)을 셀프 얼라인으로 형성할 수 있다.
산화물 반도체층(244), 게이트 절연막(246), 게이트 전극층(248a), 및 전극층(248b) 위에, 산화알루미늄막을 포함하는 절연막(250)을 형성한다. 절연막(250)을 적층 구조로 하는 경우, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 질화알루미늄막, 산화질화알루미늄막, 질화산화알루미늄막, 산화하프늄막, 또는 산화갈륨막을 산화알루미늄막과 적층하여 형성해도 좋다.
절연막(250) 성막후, 제 2 열처리를 행한다. 상기 열처리의 온도는, 바람직하게는 350℃ 이상 650℃ 이하, 보다 바람직하게는 450℃ 이상 650℃ 이하이다. 또한, 기판의 변형점 미만으로 하는 것이 바람직하다. 또한, 제 2 열처리의 타이밍은, 본 실시형태의 구성으로 한정되지 않지만, 상기 열처리는, 적어도 절연막(250)(더 구체적으로는, 산화알루미늄막)의 성막후에 행할 필요가 있다. 절연막(250)으로서 사용하는 산화알루미늄막은, 수소, 물 등의 불순물, 및 산소의 양자에 대해 막을 투과시키지 않는 차단 효과(블록 효과)가 높고, 절연막(250)을 성막후에 열처리를 행함으로써, 산화물 반도체층(244)으로부터의 산소의 방출을 방지할 수 있기 때문이다.
트랜지스터(262), 및 절연막(250) 위에, 절연막(252)을 형성한다. 절연막(252)은, 스퍼터링법이나 CVD법 등을 사용하여 형성할 수 있다. 또한, 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 등의 무기 절연 재료를 함유하는 재료를 사용하여 형성할 수 있다.
게이트 절연막(246), 절연막(250), 및 절연막(252)에, 드레인 전극층 또는 소스 전극층(242b)에까지 이르는 개구를 형성한다. 상기 개구의 형성은, 마스크 등을 사용한 선택적인 에칭에 의해 행해진다.
그 후, 상기 개구에 드레인 전극층 또는 소스 전극층(242b)에 접하는 배선을 형성한다. 또한, 도 9a에는 드레인 전극층 또는 소스 전극층(242b)과 배선(256)의 접속 개소는 도시하고 있지 않다.
배선(256)은, 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 도전층을 형성한 후, 상기 도전층을 에칭 가공함으로써 형성된다. 또한, 도전층의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소나, 상기한 원소를 성분으로 하는 합금 등을 사용할 수 있다. Mn, Mg, Zr, Be, Nd, Sc 중 어느 하나 또는 이들을 복수 조합한 재료를 사용해도 좋다. 상세한 것은, 소스 전극층 또는 드레인 전극층(242a) 등과 같다.
이상의 공정으로 트랜지스터(262) 및 용량 소자(264)가 완성된다. 트랜지스터(262)는, 산소 결손을 보충하는 산소를 과잉으로 함유하는 산화물 반도체층(244)을 갖는 트랜지스터이다. 따라서, 트랜지스터(262)는, 전기적 특성 변동이 억제 되고 있어 전기적으로 안정적이다. 용량 소자(264)는, 소스 전극층 또는 드레인 전극층(242a), 산화물 반도체층(244), 게이트 절연막(246), 및 전극층(248b)을 포함하여 구성된다.
또한, 도 9의 용량 소자(264)에서는, 산화물 반도체층(244)과 게이트 절연막(246)을 적층시킴으로써, 소스 전극층 또는 드레인 전극층(242a)과, 전극층(248b) 사이의 절연성을 충분히 확보할 수 있다. 물론, 충분한 용량을 확보하기 위해서, 산화물 반도체층(244)을 갖지 않는 구성의 용량 소자(264)를 채용해도 좋다. 또한, 절연막을 갖는 구성의 용량 소자(264)를 채용해도 좋다. 또한, 용량이 불필요한 경우에는, 용량 소자(264)를 형성하지 않는 구성으로 하는 것도 가능하다.
도 9c에는, 상기 반도체 장치를 메모리 소자로서 사용하는 경우의 회로도의 일례를 도시한다. 도 9c에 있어서, 트랜지스터(262)의 소스 전극층 또는 드레인 전극층의 한쪽과, 용량 소자(264)의 전극층의 한쪽과, 트랜지스터(260)의 게이트 전극층은 전기적으로 접속되어 있다. 또한, 제 1 배선(1st Line: 소스선이라고도 한다)과 트랜지스터(260)의 소스 전극층은 전기적으로 접속되고, 제 2 배선(2nd Line: 비트선이라고도 한다)과 트랜지스터(260)의 드레인 전극층은, 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line: 제 1 신호선이라고도 한다)과 트랜지스터(262)의 소스 전극층 또는 드레인 전극층의 다른쪽은, 전기적으로 접속되고, 제 4 배선(4th Line:제 2 신호선이라고도 한다)과, 트랜지스터(262)의 게이트 전극층은, 전기적으로 접속되어 있다. 그리고, 제 5 배선(5th Line: 워드선이라고도 한다)과, 용량 소자(264)의 전극층의 다른쪽은 전기적으로 접속되어 있다.
산화물 반도체를 사용한 트랜지스터(262)는, 오프 전류가 매우 작다고 하는 특징을 가지고 있기 때문에, 트랜지스터(262)를 오프 상태로 함으로써, 트랜지스터(262)의 소스 전극층 또는 드레인 전극층의 한쪽과, 용량 소자(264)의 전극층의 한쪽과, 트랜지스터(260)의 게이트 전극층이 전기적으로 접속된 노드(이하, 노드 FG)의 전위를 매우 장시간에 걸쳐 유지하는 것이 가능하다. 그리고, 용량 소자(264)를 가짐으로써, 노드 FG에 주어진 전하의 유지가 용이해지고, 또한, 유지된 정보의 판독이 용이해진다.
반도체 장치에 정보를 기억시키는 경우(기록)는, 우선, 제 4 배선의 전위를, 트랜지스터(262)가 온 상태가 되는 전위로 하고, 트랜지스터(262)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위가, 노드 FG에 공급되고, 노드 FG에 소정량의 전하가 축적된다. 여기에서는, 상이한 두개의 전위 레벨을 주는 전하(이하, 로우(Low) 레벨 전하, 하이(High) 레벨 전하라고 한다) 중 어느 하나가 주어지는 것으로 한다. 그 후, 제 4 배선의 전위를, 트랜지스터(262)가 오프 상태가 되는 전위로 하고, 트랜지스터(262)를 오프 상태로 함으로써, 노드 FG가 부유 상태가 되기 때문에, 노드 FG에는 소정의 전하가 유지된 상태 그대로가 된다. 이상과 같이, 노드 FG에 소정량의 전하를 축적 및 유지시킴으로써, 메모리 셀에 정보를 기억시킬 수 있다.
트랜지스터(262)의 오프 전류는 매우 작기 때문에, 노드 FG에 공급된 전하는 장시간에 걸쳐 유지된다. 따라서, 리프레쉬 동작이 불필요해지거나, 또는, 리프레쉬 동작의 빈도를 매우 낮게 하는 것이 가능해져 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력의 공급이 없는 경우라도, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다.
기억된 정보를 읽어내는 경우(판독)는, 제 1 배선에 소정의 전위(정전위)를 준 상태에서, 제 5 배선에 적절한 전위(판독 전위)를 주면, 노드 FG에 유지된 전하량에 따라, 트랜지스터(260)는 상이한 상태를 취한다. 일반적으로, 트랜지스터(260)를 n채널형으로 하면, 노드 FG에 High 레벨 전하가 유지되어 있는 경우의 트랜지스터(260)의 겉보기의 임계값(Vth_H)은, 노드 FG에 Low 레벨 전하가 유지되어 있는 경우의 트랜지스터(260)의 겉보기의 임계값(Vth_L)보다 낮아지기 때문이다. 여기에서, 겉보기의 임계값이란, 트랜지스터(260)를 「온 상태」로 하기 위해 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth_L 사이의 전위 V0로 함으로써, 노드 FG에 유지된 전하를 판별할 수 있다. 예를 들면, 기록에 있어서, High 레벨 전하가 주어져 있는 경우에는, 제 5 배선의 전위가 V0(>Vth_H)가 되면, 트랜지스터(260)는 「온 상태」가 된다. Low 레벨 전하가 주어져 있는 경우에는, 제 5 배선의 전위가 V0(<Vth_L)가 되어도, 트랜지스터(260)는 「오프 상태」그대로이다. 이로 인해, 제 5 배선의 전위를 제어하여 트랜지스터(260)의 온 상태 또는 오프 상태를 읽어냄(제 2 배선의 전위를 읽어냄)으로써 기억된 정보를 읽어 낼 수 있다.
또한, 기억시킨 정보를 재기록하는 경우에 있어서는, 상기의 기록에 의해 소정량의 전하를 유지한 노드 FG에, 새로운 전위를 공급함으로써, 노드 FG에 새로운 정보에 관련된 전하를 유지시킨다. 구체적으로는, 제 4 배선의 전위를, 트랜지스터(262)가 온 상태가 되는 전위로 하고, 트랜지스터(262)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위(새로운 정보에 관련된 전위)가, 노드 FG에 공급되고, 노드 FG에 소정량의 전하가 축적된다. 그 후, 제 4 배선의 전위를 트랜지스터(262)가 오프 상태가 되는 전위로 하고, 트랜지스터(262)를 오프 상태로 함으로써, 노드 FG에는, 새로운 정보에 관련된 전하가 유지된 상태가 된다. 즉, 노드 FG에 제 1 기록에 의해 소정량의 전하가 유지된 상태에서, 제 1 기록과 같은 동작(제 2 기록)을 행함으로써 기억시킨 정보를 덮어 쓰기하는 것이 가능하다.
본 실시형태에서 나타내는 트랜지스터(262)는, 산소를 과잉으로 함유하는 산화물 반도체층을 산화물 반도체층(244)에 사용함으로써, 트랜지스터(262)의 오프 전류를 충분히 저감시킬 수 있다. 그리고, 이러한 트랜지스터를 사용함으로써, 매우 장기간에 걸쳐 기억 내용을 유지하는 것이 가능한 반도체 장치가 얻어진다.
이상과 같이, 산화물 반도체층 위에 산화알루미늄막을 형성함으로써, 복수의 트랜지스터를 적층하는 집적 회로를 갖는 반도체 장치의 제작 공정에서 열처리를 행해도 대기로부터 물이나 수소가 산화물 반도체층으로 침입하여 확산되는 것을 방지할 수 있다. 따라서, 트랜지스터는, 전기적 특성 변동이 억제되고 있어 전기적으로 안정적이다. 따라서, 상기 트랜지스터를 사용함으로써 신뢰성이 높은 반도체 장치를 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 명세서에 개시하는 반도체 장치는, 여러 가지 전자 기기(게임기도 포함)에 적용할 수 있다. 전자 기기로서는, 예를 들면, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치로도 한다), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다. 상기 실시형태에서 설명한 반도체 장치를 구비하는 전자 기기의 예에 관해서 설명한다.
도 10a는, 노트형의 퍼스널 컴퓨터이며, 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등에 의해 구성되어 있다. 상기 실시형태 중 어느 하나에서 나타낸 반도체 장치를 표시부(3003)에 적용함으로써, 신뢰성이 높은 노트형의 퍼스널 컴퓨터로 할 수 있다.
도 10b는, 휴대 정보 단말(PDA)이며, 본체(3021)에는 표시부(3023)와, 외부 인터페이스(3025)와, 조작 버튼(3024) 등이 형성되어 있다. 또한 조작용의 부속품으로서 스타일러스(3022)가 있다. 상기 실시형태 중 어느 하나에서 나타낸 반도체 장치를 표시부(3023)에 적용함으로써, 보다 신뢰성이 높은 휴대 정보 단말(PDA)로 할 수 있다.
도 10c는, 전자 서적의 일례를 도시하고 있다. 예를 들면, 전자 서적은, 하우징(2701) 및 하우징(2703)의 2개의 하우징으로 구성되어 있다. 하우징(2701) 및 하우징(2703)은, 축부(2711)에 의해 일체로 되어 있으며, 상기 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 행하는 것이 가능해진다.
하우징(2701)에는 표시부(2705)가 내장되고, 하우징(2703)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는, 연속 화면을 표시하는 구성으로 해도 좋고, 상이한 화면을 표시하는 구성으로 해도 좋다. 상이한 화면을 표시하는 구성으로 함으로써, 예를 들면 우측의 표시부(도 10c에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 10c에서는 표시부(2707))에 화상을 표시할 수 있다. 상기 실시형태 중 어느 하나에서 나타낸 반도체 장치를 표시부(2705), 표시부(2707)에 적용함으로써, 신뢰성이 높은 전자 서적으로 할 수 있다. 표시부(2705)로서 반투과형, 또는 반사형의 액정 표시 장치를 사용하는 경우, 비교적 밝은 상황하에서의 사용도 예상되기 때문에, 태양 전지를 설치하고, 태양 전지에 의한 발전, 및 배터리로의 충전을 행할 수 있도록 해도 좋다. 또한 배터리로서는, 리튬 이온 전지를 사용하면, 소형화를 도모할 수 있는 등의 이점이 있다.
또한, 도 10c에서는, 하우징(2701)에 조작부 등을 구비한 예를 도시하고 있다. 예를 들면, 하우징(2701)에 있어서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해, 페이지를 넘길 수 있다. 또한, 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 해도 좋다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 좋다. 또한, 전자 서적은, 전자 사전으로서의 기능을 갖게 한 구성으로 해도 좋다.
또한, 전자 서적은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 하는 것도 가능하다.
도 10d는, 휴대 전화이며, 하우징(2800) 및 하우징(2801)의 두개의 하우징으로 구성되어 있다. 하우징(2801)에는, 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부 접속 단자(2808) 등을 구비하고 있다. 또한, 하우징(2800)에는, 휴대형 정보 단말의 충전을 행하는 태양 전지 셀(2810), 외부 메모리 슬롯(2811) 등을 구비하고 있다. 또한, 안테나는 하우징(2801) 내부에 내장되어 있다. 상기 실시형태 중 어느 하나에서 나타낸 반도체 장치를 표시 패널(2802)에 적용함으로써, 신뢰성이 높은 휴대 전화로 할 수 있다.
또한, 표시 패널(2802)은 터치 패널을 구비하고 있으며, 도 10d에는 영상 표시되어 있는 복수의 조작 키(2805)를 점선으로 나타내고 있다. 또한, 태양 전지 셀(2810)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장하고 있다.
표시 패널(2802)은, 사용 형태에 따라 표시의 방향이 적절히 변화된다. 또한, 표시 패널(2802)과 동일면 위에 카메라용 렌즈(2807)를 구비하고 있기 때문에, 영상 전화가 가능하다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화로 한정되지 않고, 영상 전화, 녹음, 재생 등이 가능하다. 또한, 하우징(2800)과 하우징(2801)은 슬라이드하여, 도 10d와 같이 전개되어 있는 상태로부터 접은 상태로 할 수 있어 휴대에 적합한 소형화가 가능하다.
외부 접속 단자(2808)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하여 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(2811)에 기록 매체를 삽입하여 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능 외에, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이라도 좋다.
도 10e는, 디지털 비디오 카메라이며, 본체(3051), 표시부(A)(3057), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 배터리(3056) 등에 의해 구성되어 있다. 상기 실시형태 중 어느 하나에서 나타낸 반도체 장치를 표시부(A)(3057), 표시부(B)(3055)에 적용함으로써, 신뢰성이 높은 디지털 비디오 카메라로 할 수 있다.
도 10f는 텔레비전 장치의 일례를 도시하고 있다. 텔레비전 장치는, 하우징(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(9605)에 의해 하우징(9601)을 지지한 구성을 나타내고 있다. 상기 실시형태 중 어느 하나에서 나타낸 반도체 장치를 표시부(9603)에 적용함으로써, 신뢰성이 높은 텔레비전 장치로 할 수 있다.
텔레비전 장치의 조작은, 하우징(9601)이 구비하는 조작 스위치나, 별체의 리모트 컨트롤러에 의해 행할 수 있다. 또한, 리모트 컨트롤러에, 상기 리모트 컨트롤러로부터 출력하는 정보를 표시하는 표시부를 형성하는 구성으로 해도 좋다.
또한, 텔레비전 장치는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 개재하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자에게서 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리 등)의 정보 통신을 행하는 것도 가능하다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시예 1)
본 실시예에서는, 개시하는 발명에 따르는 반도체 장치에 있어서 사용하는 산화알루미늄막의 배리어막으로서의 특성에 관해서 평가를 행하였다. 도 11a1 내지 도 14d에 결과를 도시한다. 평가 방법으로서는, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)과, TDS(Thermal Desorption Spectrometry: 온도 상승 탈리 가스 분광법) 분석법을 사용하였다.
우선, SIMS 분석에 의해 행한 평가를 나타낸다. 시료는, 비교예로서 유리 기판 위에 스퍼터링법에 의한 산화실리콘막이 막 두께 100 ㎚ 형성된 비교예 시료 A와, 실시예로서 유리 기판 위에 스퍼터링법에 의해 산화실리콘막이 막 두께 100 ㎚ 형성되고, 산화실리콘막 위에 스퍼터링법에 의해 산화알루미늄막이 막 두께 100 ㎚ 형성된 실시예 시료 A를 제작하였다.
비교예 시료 A 및 실시예 시료 A에 있어서, 산화실리콘막의 성막 조건은, 타깃으로서 산화실리콘(SiO2) 타깃을 사용하고, 유리 기판과 타깃간의 거리를 60mm, 압력 0.4Pa, 전원 전력 1.5kW, 산소(산소 유량 50sccm) 분위기하, 기판 온도 100℃로 하였다.
실시예 시료 A에 있어서, 산화알루미늄막의 성막 조건은, 타깃으로서 산화알루미늄(Al2O3) 타깃을 사용하고, 유리 기판과 타깃간의 거리를 60 ㎜, 압력 0.4Pa, 전원 전력 1.5 kW, 아르곤 및 산소(아르곤 유량 25sccm: 산소 유량 25sccm) 분위기하, 기판 온도 250℃로 하였다.
비교예 시료 A 및 실시예 시료 A에 프레셔 쿠커 시험(PCT: Pressure Cooker Test)을 행하였다. 본 실시예에서는 PCT 시험으로서, 온도 130℃, 습도 85%(기체 중에 함유되는 수증기의 체적비가 H2O(물):D2O(중수)=3:1), 2.3기압(0.23MPa)의 조건으로 비교예 시료 A 및 실시예 시료 A를 100시간 동안 유지하였다.
본 실시예에 있어서, 중수 등으로 표현하고 있는 「D 원자」란, 질량수가 2인 수소 원소(2H)를 나타내고 있다.
SIMS 분석으로서 SSDP(Substrate Side Depth Profile)-SIMS를 사용하여 PCT 시험전과 PCT 시험후의 비교예 시료 A 및 실시예 시료 A에 대해, 각 시료의 H 원자 및 D 원자의 농도를 측정하였다.
도 11a1에 비교예 시료 A의 PCT 시험전, 도 11a2에 비교예 시료 A의 PCT 시험후의 SIMS에 의한 H 원자 및 D 원자의 농도 프로파일을 도시한다. 도 11a1 및 도 11a2에 있어서, D 원자 expected 프로파일은, D 원자의 존재비가 0.015%로서 H 원자의 프로파일로부터 산출한 자연계에 존재하는 D 원자의 농도 프로파일이다. 따라서, PCT 시험에 의해 시료 중에 혼입된 D 원자량은, 실측한 D 원자 농도와 D 원자 expected 농도의 차분(差分)이 된다. 실측한 D 원자 농도에서 D 원자 expected 농도를 뺀 D 원자의 농도 프로파일을, PCT 시험전을 도 11b1, PCT 시험후를 도 11b2에 도시한다.
마찬가지로, 도 12a1에 실시예 시료 A의 PCT 시험전, 도 12a2에 실시예 시료 A의 PCT 시험후의 SIMS에 의한 H 원자 및 D 원자의 농도 프로파일을 도시한다. 또한, 실측한 D 원자 농도에서 D 원자 expected 농도를 뺀 D 원자의 농도 프로파일을, PCT 시험전을 도 12b1, PCT 시험후를 도 12b2에 도시한다.
또한, 본 실시예의 SIMS 분석 결과는, 모두 산화실리콘막의 표준 시료에 의해 정량한 결과를 나타내고 있다.
도 11에 도시하는 바와 같이, PCT 시험전에는 중첩되어 있었던 실측한 D 원자의 농도 프로파일과 D 원자 expected 프로파일이, PCT 시험후에는 실측한 D 원자의 농도 프로파일이 고농도로 증대되고 있으며, 산화실리콘막 중에 D 원자가 혼입된 것을 알 수 있다. 따라서, 비교예 시료 A의 산화실리콘막은, 외부로부터의 물(H2O, D2O)에 대해, 배리어성이 낮은 것을 확인할 수 있었다.
한편, 도 12에 도시하는 바와 같이, 산화실리콘막 위에 산화알루미늄막을 적층한 실시예 시료 A는, PCT 시험후에서도 산화알루미늄막 표면에 약간 D 원자의 침입이 나타날 뿐이며, 산화알루미늄막의 깊이 50 ㎚ 부근 이후, 및 산화실리콘막에는 D 원자의 침입이 나타나지 않는다. 따라서, 산화알루미늄막은 외부로부터의 물(H2O, D2O)에 대해, 배리어성이 높은 것을 확인할 수 있었다.
다음에, TDS 분석에 의해 행한 평가를 나타낸다. 시료는, 실시예로서, 유리 기판 위에 스퍼터링법에 의해 산화실리콘막이 막 두께 100 ㎚ 형성되고, 산화실리콘막 위에 스퍼터링법에 의해 산화알루미늄막이 막 두께 20 ㎚ 형성된 실시예 시료 B를 제작하였다. 또한, 비교예로서, 실시예 시료 B를 TDS 분석에 의해 측정 후, 실시예 시료 B로부터 산화알루미늄막을 제거하고, 유리 기판 위에 산화실리콘막만이 형성된 비교예 시료 B를 제작하였다.
비교예 시료 B 및 실시예 시료 B에 있어서, 산화실리콘막의 성막 조건은, 타깃으로서 산화실리콘(SiO2) 타깃을 사용하고, 유리 기판과 타깃간의 거리를 60mm, 압력 0.4Pa, 전원 전력 1.5kW, 산소(산소 유량 50sccm) 분위기하, 기판 온도 100℃로 하였다.
실시예 시료 B에 있어서, 산화알루미늄막의 성막 조건은, 타깃으로서 산화알루미늄(Al2O3) 타깃을 사용하고, 유리 기판과 타깃간의 거리를 60mm, 압력 0.4Pa, 전원 전력 1.5kW, 아르곤 및 산소(아르곤 유량 25sccm: 산소 유량 25sccm) 분위기하, 기판 온도 250℃로 하였다.
비교예 시료 B 및 실시예 시료 B에 있어서, 또한 300℃ 가열 처리, 450℃ 가열 처리, 600℃ 가열 처리의 조건으로, 각각 질소 분위기하에서 1시간 동안 처리를 행하였다.
비교예 시료 B 및 실시예 시료 B에 있어서, 가열 처리 없음, 300℃ 가열 처리, 450℃ 가열 처리, 600℃ 가열 처리의 4개의 조건으로 제작된 시료에 각각 TDS 분석을 하였다. 비교예 시료 B 및 실시예 시료 B에 있어서, 도 13a 및 도 14a에 가열 처리 없음, 도 13b 및 도 14b에 300℃ 가열 처리, 도 13c 및 도 14c에 450℃ 가열 처리, 도 13d 및 도 14d에 600℃ 가열 처리를 행한 각 시료의 측정된 M/z=32(O2)의 TDS 결과를 도시한다.
도 13a 내지 도 13d에 도시하는 바와 같이, 비교예 시료 B는 가열 처리 없는 도 13a에서는 산화실리콘막으로부터 산소의 방출이 나타나지만, 도 13b의 300℃ 가열 처리를 행한 시료에서는 산소의 방출량이 크게 감소되고, 도 13c의 450℃ 가열 처리를 행한 시료 및 도 13d의 600℃ 가열 처리를 행한 시료에 있어서는, TDS 측정의 백그라운드 이하였다.
도 13a 내지 도 13d의 결과로부터, 산화실리콘막 중에 함유되는 과잉 산소의 90% 이상이 300℃의 가열 처리에 의해 산화실리콘막 중으로부터 외부로 방출되고, 450℃, 600℃의 가열 처리에 의해서는 거의 모든 산화실리콘막 중에 함유되는 과잉 산소가 산화실리콘막 외부로 방출된 것을 알 수 있다. 따라서, 산화실리콘막은 산소에 대한 배리어성이 낮은 것을 확인할 수 있었다.
한편, 도 14a 내지 도 14d에 도시하는 바와 같이, 산화실리콘막 위에 산화알루미늄막을 형성한 실시예 시료 B에 있어서는, 300℃, 450℃, 650℃의 가열 처리를 행한 시료에 있어서도, 가열 처리 없는 시료와 동등한 양의 산소의 방출이 나타났다.
도 14a 내지 도 14d의 결과로부터, 산화알루미늄막을 산화실리콘막 위에 형성함으로써, 가열 처리를 행해도 산화실리콘막 중에 함유되는 과잉 산소는 외부로 방출되지 않고, 산화실리콘막 중에 함유된 상태 그대로 유지되는 것을 알 수 있다. 따라서, 산화알루미늄막은 산소에 대한 배리어성이 높은 것을 확인할 수 있었다.
이상의 결과로부터, 산화알루미늄막은 수소 및 물에 대한 배리어성과, 산소 에 대한 배리어성 양자를 가지고 있으며, 수소, 물, 및 산소에 대한 배리어막으로서 적합하게 기능하는 것을 확인할 수 있었다.
따라서, 산화알루미늄막이 배리어막으로서 기능하기 때문에, 산화물 반도체층, 소스 전극층, 드레인 전극층, 게이트 절연막, 게이트 전극층을 순차적으로 형성한 후, 게이트 절연막 및 게이트 전극층 위에 접하여 산화알루미늄막을 형성하는 트랜지스터의 제작 공정중 및 제작후에 있어서, 수소, 물 등의 불순물의 산화물 반도체층으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체층으로부터의 방출을 방지할 수 있다.
(실시예 2)
본 실시예에서는, 개시하는 발명에 따르는 반도체 장치에 있어서 산화알루미늄막을 배리어막으로서 사용한 트랜지스터의 특성의 측정 결과에 관해서 설명한다.
우선은, 실시예 시료 C의 트랜지스터의 제작 방법에 관해서 설명한다.
실리콘 기판 위에 스퍼터링법에 의해 하지 절연막인 산화실리콘층을 300 ㎚ 형성하였다. 하지 절연막인 산화실리콘층의 성막 조건은, 타깃으로서 산화실리콘(SiO2) 타깃을 사용하고, 유리 기판과 타깃간의 거리를 60 mm, 압력 0.4Pa, 전원 전력 1.5 kW, 산소(산소 유량 50sccm) 분위기하, 기판 온도 100℃로 하였다.
이어서, 산화실리콘층 위에 산화물 반도체층인 In-Ga-Zn-O계 산화물 반도체를 20 ㎚ 형성하였다. 산화물 반도체층인 In-Ga-Zn-O계 산화물 반도체의 성막 조건은, 타깃으로서 In:Ga:Zn=1:1:1의 타깃을 사용하고, 압력 0.4Pa, 전원 전력 0.5kW, 아르곤 및 산소(아르곤 유량 30sccm: 산소 유량 15sccm) 분위기하, 기판 온도 250℃로 하였다.
이어서, 산화물 반도체층 성막후, 400℃의 열처리를 감압하에서 30분 동안 행하였다.
이어서, 산화물 반도체층 위에 소스 전극층 및 드레인 전극층인 텅스텐층을 100 ㎚ 형성하고, 소스 전극층 및 드레인 전극층 위에 CVD법에 의해 게이트 절연막이 되는 산화질화실리콘막을 30 ㎚ 형성하고, 게이트 절연막 위의 산화물 반도체층과 중첩되는 영역에 게이트 전극층이 되는 질화탄탈층 15 ㎚, 텅스텐층 135 ㎚을 순차적으로 적층하여 형성하였다.
이어서, 인을 산화물 반도체층에 가속 전압을 40kV, 도즈량을 1×1015ions/㎠의 조건으로 첨가하고, 450℃의 열처리를 질소 분위기하에서 1시간 동안 행하였다.
인 첨가후, 게이트 절연막 및 게이트 전극층 위에 스퍼터링법에 의해 절연막이 되는 산화알루미늄막 100 ㎚을 형성하였다. 산화알루미늄막의 성막 조건은, 타깃으로서 산화알루미늄(Al2O3) 타깃을 사용하고, 기판과 타깃간의 거리를 60 mm, 압력 0.4Pa, 전원 전력 1.5 kW, 아르곤 및 산소(아르곤 유량 25sccm: 산소 유량 25sccm) 분위기하, 기판 온도 250℃로 하였다.
이어서, 산화알루미늄막 위에 CVD법에 의해 산화질화실리콘막 300 ㎚을 형성하여 실시예 시료 C를 제작하였다.
또한, 실시예 시료 C의 트랜지스터와 트랜지스터의 특성을 비교하는 비교예 시료 C의 트랜지스터의 제작 방법에 관해서 설명한다.
비교예 시료 C는, 인의 첨가 공정까지는 실시예 시료 C와 같이 행하고, 인 첨가후, 게이트 절연막 및 게이트 전극층 위에 CVD법에 의해 산화질화실리콘막 300 ㎚을 형성하여 제작하였다.
비교예 시료 C 및 실시예 시료 C에 있어서, 450℃의 열처리의 조건으로, 질소 분위기하에서 1시간 동안 처리를 행하였다.
본 실시예에서는, 비교예 시료 C 및 실시예 시료 C의 트랜지스터에 있어서, 드레인 전압(Vd)을 3V로 하고, 게이트 전압(Vg)을 -6V에서 6V까지 소인(掃引: sweep)했을 때의, 드레인 전류(Id:[A])의 측정을 행하였다. 측정 결과를 도 15 및 도 16에 도시한다. 도 15 및 도 16에 있어서, 가로축은 게이트 전압(Vg[V]), 세로축은 드레인 전류(Id[A])를 나타낸다. 또한, 「드레인 전압(Vd)」이란, 소스를 기준으로 한 드레인과 소스의 전위차이며, 「게이트 전압(Vg)」이란, 소스를 기준으로 한 게이트와 소스의 전위차이다.
도 15에 도시하는 바와 같이, 비교예 시료 C의 트랜지스터는, 게이트 전압을 소인해도 전류값에 큰 변화는 나타나지 않았다. 이것에 의해, 비교예 시료 C의 트랜지스터는, 온·오프비를 확보할 수 없어 정상적인 스위칭 특성이 얻어지지 않는 것이 확인되었다.
한편, 도 16에 도시하는 바와 같이, 실시예 시료 C의 트랜지스터는, 온 상태일 때에 드레인 전류(온 전류라고도 한다)는 10-6A, 오프 상태일 때에 드레인 전류(오프 전류라고도 한다)는 10-14A인 것이 확인되었다. 이것에 의해, 실시예 시료 C의 트랜지스터에서는 온·오프비를 확보할 수 있어 정상적인 스위칭 특성이 얻어지고 있는 것이 확인되었다.
실시예 시료 C와 비교예 시료 C의 차이는, 산화질화실리콘막을 형성하기 직전에, 산화알루미늄막을 형성하고 있는지 여부이다. 따라서, 실시예 시료 C에서는, 산화알루미늄막의 효과에 의해 트랜지스터의 전기적 특성 변동이 억제되고 있어 전기적으로 안정적인 것을 확인할 수 있다.
실시예 1에서 나타내는 바와 같이, 산화알루미늄막은 수소, 물 및 산소에 대한 배리어막으로서 적합하게 기능하기 때문에, 산화물 반도체층을 덮고, 게이트 절연막 및 게이트 전극층 위에 접하여 산화알루미늄막을 형성하는 구성은, 열처리를 행해도, 산화물 반도체층으로의 수소나 물의 혼입이나 산화물 반도체층으로부터의 산소의 방출을 방지할 수 있다. 이상의 결과로부터, 상기와 같은 구성으로 함으로써, 미세화된 트랜지스터에 열처리를 행해도 온·오프비를 확보할 수 있어 정상적인 스위칭 특성이 얻어지고, 트랜지스터의 전기적 특성 변동이 억제되어 전기적으로 안정적인 것이 나타났다.
따라서, 상기 트랜지스터를 포함하는, 산화물 반도체를 사용한 반도체 장치는, 안정된 전기적 특성을 부여하여 고신뢰성을 실현할 수 있다.
100 : 기판 102 : 하지 절연막
106 : 산화물 반도체층 106a : 제 1 영역
106b : 제 2 영역 106c : 제 2 영역
108a : 소스 전극층 108b : 드레인 전극층
110 : 게이트 절연막 112 : 게이트 전극층
114 : 절연막 116 : 층간 절연막
121 : 불순물 원소 150 : 트랜지스터
206 : 소자 분리 절연막 208 : 게이트 절연막
210 : 게이트 전극층 216 : 채널 형성 영역
220 : 불순물 영역 224 : 금속 화합물 영역
228 : 절연막 230 : 절연막
242a : 드레인 전극층 242b : 소스 전극층
244 : 산화물 반도체층 244a : 제 1 영역
244b : 제 2 영역 244c : 제 2 영역
246 : 게이트 절연막 248a : 게이트 전극층
248b : 전극층 250 : 절연막
252 : 절연막 260 : 트랜지스터
262 : 트랜지스터 264 : 용량 소자
285 : 기판 601 : 기판
602 : 포토다이오드 606a : 반도체막
606b : 반도체막 606c : 반도체막
608 : 접착층 613 : 기판
622 : 광 631 : 절연막
633 : 층간 절연막 634 : 층간 절연막
640 : 트랜지스터 641a : 전극층
641b : 전극층 642 : 전극층
643 : 도전층 645 : 게이트 전극층
656 : 트랜지스터 658 : 포토다이오드 리셋 신호선
659 : 게이트 신호선 671 : 포토센서 출력 신호선
672 : 포토센서 기준 신호선 2701 : 하우징
2703 : 하우징 2705 : 표시부
2707 : 표시부 2711 : 축부
2721 : 전원 2723 : 조작 키
2725 : 스피커 2800 : 하우징
2801 : 하우징 2802 : 표시 패널
2803 : 스피커 2804 : 마이크로폰
2805 : 조작 키 2806 : 포인팅 디바이스
2807 : 카메라용 렌즈 2808 : 외부 접속 단자
2810 : 태양 전지 셀 2811 : 외부 메모리 슬롯
3001 : 본체 3002 : 하우징
3003 : 표시부 3004 : 키보드
3021 : 본체 3022 : 스타일러스
3023 : 표시부 3024 : 조작 버튼
3025 : 외부 인터페이스 3051 : 본체
3053 : 접안부 3054 : 조작 스위치
3055 : 표시부(B) 3056 : 배터리
3057 : 표시부(A) 4001 : 기판
4002 : 화소부 4003 : 신호선 구동 회로
4004 : 주사선 구동 회로 4005 : 씰재
4006 : 기판 4008 : 액정층
4010 : 트랜지스터 4011 : 트랜지스터
4013 : 액정 소자 4015 : 접속 단자 전극층
4016 : 단자 전극층 4018 : FPC
4018a : FPC 4018b : FPC
4019 : 이방성 도전막 4021 : 절연막
4023 : 절연막 4024 : 절연막
4030 : 전극층 4031 : 전극층
4033 : 절연막 4510 : 격벽
4511 : 전계 발광층 4513 : 발광 소자
4514 : 충전재 4612 : 캐비티
4613 : 구형 입자 4614 : 충전재
4615a : 흑색 영역 4615b : 백색 영역
9601 : 하우징 9603 : 표시부
9605 : 스탠드

Claims (24)

  1. 반도체 장치의 제작 방법에 있어서:
    산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계와;
    상기 산화물 반도체층에 인접하는 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막을 개재하여 상기 산화물 반도체층에 인접하는 게이트 전극층을 형성하는 단계와;
    상기 소스 전극층, 상기 드레인 전극층, 및 상기 게이트 전극층을 마스크로 사용하여 불순물 원소를 상기 산화물 반도체층에 첨가하는 단계와;
    상기 게이트 전극층 위에 산화 알루미늄막을 형성하는 단계와;
    적어도 상기 산화물 반도체층에 대해 열처리를 행하는 단계를 포함하고,
    상기 산화 알루미늄막의 두께는 50 ㎚를 초과하고 500 ㎚ 이하인, 반도체 장치의 제작 방법.
  2. 반도체 장치의 제작 방법에 있어서:
    하지 절연막을 형성하는 단계와;
    상기 하지 절연막 위에 접하여 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계와;
    상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 접하여 게이트 절연막을 형성하는 단계와;
    상기 산화물 반도체층과 중첩되는 영역의 상기 게이트 절연막 위에 게이트 전극층을 형성하는 단계와;
    상기 소스 전극층, 상기 드레인 전극층, 및 상기 게이트 전극층을 마스크로 사용하여 불순물 원소를 상기 산화물 반도체층에 첨가하는 단계와;
    상기 게이트 절연막 및 상기 게이트 전극층 위에 접하여 산화 알루미늄막을 형성하는 단계와;
    상기 산화물 반도체층에 대해 열처리를 행하는 단계를 포함하고,
    상기 산화 알루미늄막의 두께는 50 ㎚를 초과하고 500 ㎚ 이하인, 반도체 장치의 제작 방법.
  3. 반도체 장치의 제작 방법에 있어서:
    트랜지스터를 제작하는 단계와;
    상기 트랜지스터에 대해 열처리를 행하는 단계를 포함하고,
    상기 트랜지스터는:
    하지 절연막을 형성하는 단계와;
    상기 하지 절연막 위에 접하여 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계와;
    상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 접하여 게이트 절연막을 형성하는 단계와;
    상기 산화물 반도체층과 중첩하는 영역의 상기 게이트 절연막 위에 게이트 전극층을 형성하는 단계와;
    상기 소스 전극층, 상기 드레인 전극층, 및 상기 게이트 전극층을 마스크로 사용하여 불순물 원소를 상기 산화물 반도체층에 첨가하는 단계와;
    상기 게이트 절연막 및 상기 게이트 전극층 위에 접하여 산화 알루미늄막을 형성하는 단계를 포함하는 방법에 의해 제작되고,
    상기 산화 알루미늄막의 두께는 50 ㎚를 초과하고 500 ㎚ 이하인, 반도체 장치의 제작 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층이 형성된 직후, 상기 산화물 반도체층에 대해 열처리를 행하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화 알루미늄막 위에 층간 절연막을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  6. 제 5 항에 있어서,
    상기 층간 절연막은 산화질화실리콘으로 형성되는, 반도체 장치의 제작 방법.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 불순물 원소는 상기 게이트 전극층이 형성된 후 이온 도핑법 또는 이온 주입법에 의해 상기 산화물 반도체층에 첨가되는, 반도체 장치의 제작 방법.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 가열하면서 형성되는, 반도체 장치의 제작 방법.
  9. 제 1 항에 있어서,
    상기 게이트 절연막은 상기 게이트 절연막의 화학량론비보다 산소 함유량이 많은 영역을 포함하고,
    상기 영역은 상기 산화물 반도체층과 접촉하는, 반도체 장치의 제작 방법.
  10. 제 1 항에 있어서,
    상기 산화물 반도체층 위에서 서로 이웃하는 상기 소스 전극층과 상기 드레인 전극층 사이의 거리에 의해 결정되는 채널 길이는 2 ㎛ 이하인, 반도체 장치의 제작 방법.
  11. 제 2 항 또는 제 3 항에 있어서,
    상기 하지 절연막이 상기 하지 절연막의 화학량론비보다 산소 함유량이 많은 제 1 영역을 포함하거나 또는 상기 게이트 절연막이 상기 게이트 절연막의 화학량론비보다 산소 함유량이 많은 제 2 영역을 포함하고,
    상기 제 1 영역 및 상기 제 2 영역은 상기 산화물 반도체층과 접촉하는, 반도체 장치의 제작 방법.
  12. 제 2 항 또는 제 3 항에 있어서,
    상기 산화물 반도체층 위에서 서로 이웃하는 상기 소스 전극층과 상기 드레인 전극층 사이의 거리에 의해 결정되는 채널 길이는 2 ㎛ 이하인, 반도체 장치의 제작 방법.
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