KR101259774B1 - 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

동작 특성들과 신뢰성이 향상된 새로운 멀티게이트 구조를 갖는 트랜지스터를 제공하는 것을 목적으로 한다. 멀티게이트 구조를 갖는 트랜지스터로서, 서로 전기적으로 접속된 두 개의 게이트 전극들과, 소스 영역과 드레인 영역 사이에 형성된 직렬로 접속된 두 개의 채널 영역들을 포함하는 반도체층을 포함하며, 고농도 불순물 영역이 두 개의 채널 영역들 사이에 형성된다. 소스 영역에 인접한 채널 영역의 채널 길이가 드레인 영역에 인접한 채널의 채널 길이보다 길다.
Figure 112008012323261-pct00001
반도체 장치, 멀티게이트, 채널 길이, 발광 소자, 고농도 불순물 영역, 저농도 불순물 영역

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 박막 트랜지스터들로 구성된 회로를 갖는 반도체 장치에 관한 것이다. 예를 들어, 본 발명은 유기 발광 소자를 갖는 유기 발광 디스플레이 장치(EL: Electroluminescent device) 또는 액정 디스플레이 패널로 대표되는 전기-광학 장치를 갖는 디스플레이 장치를 구성요소로 갖춘 전자기기에 관한 것이다.
본 명세서에서 반도체 장치는 반도체 속성들을 이용하여 동작할 수 있는 일반적인 장치들을 의미하는 것임을 주의해야 하며, 이러한 반도체 장치들은 전기-광학 장치들, 반도체 회로들, 및 전자 기기들을 포함한다.
최근, 절연 표면을 갖는 기판 위에 (몇몇의 순서로 수백 나노미터들의 두께로)형성된 반도체 박막을 이용하여 박막 트랜지스터들(TFTs)을 만드는 기술이 주목을 끌고 있다. 박막 트랜지스터들은 IC들과 전자-광학 장치들과 같은 전자 기기들에 광범위하게 적용되며, 특히 이미지 디스플레이 장치들에 대한 스위칭 소자들로 빠르게 개발되고 있다.
특히, 매트릭스로 배열된 각 디스플레이 화소에 TFT 스위칭 소자가 마련된 액티브 매트릭스 디스플레이 장치들(예컨대, 액정 디스플레이 장치들 또는 발광 디스플레이 장치들)이 활발히 개발되고 있다.
더욱이, 제조 비용을 감축하기 위해, 동일 기판상에 화소 영역과 구동 회로 영역을 형성하기 위한 개발들이 또한 진척되고 있다. 무엇보다도, 폴리실리콘 막을 이용하는 TFT는 비정질 실리콘 막을 사용한 트랜지스터보다 높은 전계-효과 이동도를 가지며, 따라서 더 빠른 속도로 동작할 수 있다.
디스플레이 장치에 탑재된 모듈에서, 각 기능 블록에 대해 이미지들을 디스플레이하는 화소 영역과 예컨대 많은 경우 CMOS 회로들인, 시프트 레지스터 회로, 레벨 시프터 회로, 버퍼 회로, 및 샘플링 회로와 같이 화소 영역을 제어하기 위한 구동 회로는 하나의 기판 위에 형성된다.
특히, 매트릭스로 배열된 유기 발광 소자들을 갖는 발광 디스플레이 장치에 대해서, 하나의 화소에 대해 상이한 역할을 하는 복수의 트랜지스터들을 필요로 한다. 더욱이, 액정 디스플레이 장치에 대해서도, 하나의 화소 내에 SRAM와 같은 메모리 소자 및 스위칭 트랜지스터들을 형성하기 위한 노력이 이루어지고 있다.
인용문헌 1(일본 특허 공개 공보 제 2001-013893)에서, 멀티-게이트 구조를 갖는 트랜지스터가 EL 디스플레이 장치에 사용된다.
일반적으로, 소스 영역과 드레인 영역 간(채널 영역에서)의 전류 흐름은 게이트 전극에 인가된 전압에 의해 제어된다. 채널 길이가 충분히 긴 경우, 게이트 전극에 인가된 전압은 일정 값(문턱 값) 이하라면, 채널 영역에는 전류가 거의 흐르지 않는다. 다음으로, 게이트 전극에 인가된 전압이 문턱값을 초과한다면 채널 영역에 흐르는 전류는 거의 선형적으로 증가한다.
전술한 바와 같이, 채널 길이가 충분히 큰 경우, 문턱값은 거의 상수값이 된 다. 그러나, 채널 길이가 짧다면, 문턱값 이하의 전압이 게이트 전극에 인가되는 경우라도 전류는 흐르게 된다. 이것은 드레인 전압으로 인해 채널 영역과 소스 영역 간의 경계에서의 전압 장벽(voltage barrier)의 감소로 인해 발생하며, 채널 길이가 짧은 것에 기인한다. 이 현상은 채널 길이가 짧으면 문턱 전압이 감소함을 의미하며, 이는 단채널 효과(short channel effect)의 대표적인 예로 알려져 있다.
단채널 효과가 멀티게이트 구조를 가진 트랜지스터의 임의의 채널 영역에서 발생할 때, 트랜지스터의 특성들이 손상된다. 특히, 단채널 효과가 소스 전극에 인접한 소스 영역에서 발생할 때, 트랜지스터의 특성들이 손상된다.
본 발명은 이러한 조건들의 측면에서 만들어졌으며, 동작 특성들과 신뢰성이 향상된 새로운 멀티게이트 구조를 갖는 트랜지스터를 제공하는 것을 목적으로 한다.
또한, 본 발명은 신뢰성의 향상을 달성할 수 있는 액티브 매트릭스 발광 장치의 새로운 구조를 제공한다.
본 발명은 복수의 채널 영역들의 채널 길이를 적절히 제어함으로써 트랜지스터의 특성 결함들을 방지하는 것을 목적으로 한다.
본 발명에 따르면, 멀티게이트 구조(직렬로 접속된 적어도 두 개의 채널 영역들을 포함하는 반도체 층, 및 각 채널 영역들에 전계를 인가하는 두 개의 게이트 전극들을 포함하는 구조)를 갖는 트랜지스터에서, 복수의 채널 영역들 중, 소스 영역에 인접한 채널 영역이 드레인 영역에 인접한 채널의 채널 길이보다 더 긴 채널 길이를 갖는다.
또한, 본 발명에서, 소스 영역에 인접한 적어도 하나의 채널 영역의 채널 길이는 단채널 효과가 발생하지 않는 길이로 설정된다.
본 발명의 반도체 장치는 절연 표면을 갖는 기판 위에 반도체층, 두 개의 게이트 전극들, 소스 전극, 및 드레인 전극을 포함한다. 반도체층은 소스 영역, 드레인 영역, 소스 영역에 접하는 제 1 채널 영역, 드레인 영역에 접하는 제 2 채널 영역, 제 1 채널 영역과 제 2 채널 영역 사이에 위치하는 고농도 불순물 영역을 포함하고; 두 개의 게이트 전극들은 제 1 채널 영역과 제 2 채널 영역 위에 분리되어 위치하며, 두 개의 게이트 전극들과 반도체층 사이에 제 1 절연막을 삽입하고, 소스 전극과 드레인 전극은 제 2 절연막에 형성된 컨택트 홀들을 통해 반도체층에 접속되고; 제 1 채널 영역과 제 2 채널 영역은 직렬로 접속되고, 제 1 채널 영역의 채널 길이는 제 2 채널 영역의 채널 길이보다 길다.
본 발명의 반도체 장치는 절연 표면을 갖는 기판 위에 반도체층, 두 개의 게이트 전극들, 소스 전극, 및 드레인 전극을 포함한다. 반도체층은 소스 영역, 드레인 영역, 소스 영역에 접하는 제 1 채널 영역, 드레인 영역에 접하는 제 2 채널 영역, 제 1 채널 영역과 제 2 채널 영역 사이에 위치하는 고농도 불순물 영역을 포함하고; 두 개의 게이트 전극들은 제 1 채널 영역과 제 2 채널 영역 위에 분리되어 위치하며, 두 개의 게이트 전극들과 반도체 층 사이에 제 1 절연막이 삽입되고; 소스 전극과 드레인 전극은 제 1 절연막에 형성된 컨택트 홀들을 통해 반도체층과 접속되고; 제 1 채널 영역과 제 2 채널 영역은 직렬로 접속된다. 제 1 채널 영역의 채널 길이 L1과 제 2 채널 영역의 채널 길이 L2는 관계식 L1 ≥ 2 × L2가 성립한다.
본 발명의 반도체 장치는 절연 표면을 갖는 기판 위에 반도체층, 두 개의 게이트 전극들, 소스 전극, 및 드레인 전극을 포함한다. 반도체층은 소스 영역, 드레인 영역, 소스 영역과 접하는 제 1 저농도 불순물 영역, 제 1 저농도 불순물 영역에 접하는 제 1 채널 영역, 드레인 영역에 접하는 제 2 저농도 불순물 영역, 제 2 저농도 불순물 영역에 접하는 제 2 채널 영역, 및 제 1 채널 영역과 제 2 채널 영역 사이에 위치하는 고농도 불순물 영역을 포함하고; 두 개의 게이트 전극들은 제 1 채널 영역과 제 2 채널 영역 위에 분리되어 위치하며, 두 개의 게이트 전극들과 반도체층 사이에 제 1 절연막을 삽입하고; 소스 전극과 드레인 전극은 제 2 절연막에 형성된 컨택트 홀들을 통해 반도체층에 접속되고; 제 1 채널 영역과 제 2 채널 영역은 직렬로 접속되고; 제 1 채널 영역의 채널 길이는 제 2 채널 영역의 채널 길이보다 길다.
본 발명의 반도체 장치는 절연 표면을 갖는 기판 위에 반도체층, 두 개의 게이트 전극들, 소스 전극, 및 드레인 전극을 포함한다. 반도체층은 소스 영역, 드레인 영역, 소스 영역에 접하는 제 1 저농도 불순물 영역, 제 1 저농도 불순물 영역에 접하는 제 1 채널 영역, 드레인 영역과 접하는 제 2 저농도 불순물 영역, 제 2 저농도 불순물 영역에 접하는 제 2 채널, 및 제 1 채널 영역과 제 2 채널 영역 사이에 위치한 고농도 불순물 영역을 포함하고; 두 개의 게이트 전극들은 제 1 채널 영역과 제 2 채널 영역 위에 분리되어 위치하며, 두 개의 게이트 전극들과 반도체층 사이에 제 1 절연막을 삽입하고; 소스 전극과 드레인 전극은 제 2 절연막에 형성된 컨택트 홀들을 통해 반도체층에 접속되고; 제 1 채널 영역과 제 2 채널 영역은 직렬로 접속되고; 제 1 채널 영역의 채널 길이 L1과 제 2 채널 영역의 채널 길이 L2는 관계식 L1 ≥ 2 × L2가 성립한다.
본 발명의 반도체 장치는 절연 표면을 갖는 기판 위에 반도체층, 두 개의 게이트 전극들, 소스 전극, 및 드레인 전극을 포함한다. 반도체층은 소스 영역, 드레인 영역, 소스 영역에 접하는 제 1 저농도 불순물 영역, 제 1 저농도 불순물 영역에 접하는 제 1 채널 영역, 드레인 영역에 접하는 제 2 저농도 불순물 영역, 제 2 저농도 불순물 영역에 접하는 제 2 채널 영역, 및 제 1 채널 영역과 제 2 채널 영역 사이에 위치하는 고농도 불순물 영역을 포함하고; 제 1 저농도 불순물 영역과 제 2 저농도 불순물 영역은 게이트 전극과 부분적으로 중첩하는 영역을 형성하고; 소스 전극과 드레인 전극은 제 2 절연막에 형성된 컨택트 홀들을 통해 반도체층에 접속되고; 제 1 채널 영역과 제 2 채널 영역은 직렬로 접속되고; 제 1 채널 영역의 채널 길이는 제 2 채널 영역의 채널 길이보다 길다.
본 발명의 반도체 장치는 절연 표면을 갖는 기판 위에 반도체층, 두 개의 게이트 전극들, 소스 전극, 및 드레인 전극을 포함한다. 반도체층은 소스 영역, 드레인 영역, 소스 영역에 접하는 제 1 저농도 불순물 영역, 제 1 저농도 불순물 영역에 접하는 제 1 채널 영역, 드레인 영역에 접하는 제 2 저농도 불순물 영역, 제 2 저농도 불순물 영역에 접하는 제 2 채널 영역, 및 제 1 채널 영역과 제 2 채널 영역 사이에 위치하는 고농도 불순물 영역을 포함하고; 제 1 저농도 불순물 영역과 제 2 저농도 불순물 영역은 게이트 전극과 부분적으로 중첩하는 영역을 형성하고; 소스 전극과 드레인 전극은 제 2 절연막에 형성된 컨택트 홀들을 통해 반도체층에 접속되고; 제 1 채널 영역과 제 2 채널 영역은 직렬로 접속되고; 제 1 채널 영역의 채널 길이 L1과 제 2 채널 영역의 채널 길이 L2는 관계식 L1 ≥ 2 × L2가 성립한다.
또한, 본 발명에서, 구체적으로 채널 길이 L1은 2 μm ~ 10 μm, 채널 길이 L2는 1 μm 이상이며, 채널 길이 L1보다 0.5 μm 이상 짧다.
또한, 본 발명에서, 불순물은 P-형 도전성을 부여하는 불순물이며, 이는 예컨대, 보론과 같이 주기율표에서 XIII족에 속한다.
또한, 본 발명에서, 두 개의 게이트 전극들은 전기적으로 접속된다.
본 발명에서, 고농도 불순물 영역은 소스 영역 또는 드레인 영역과 거의 동일한 농도를 가짐을 유의해야 한다. 또한, 제 1 저농도 불순물 영역과 제 2 저농도 불순물 영역의 농도는 소스 영역 또는 드레인 영역의 농도보다 낮다.
또한, 박막 트랜지스터와 발광 소자가 설치된 액티브 매트릭스 발광 장치에 대해, 제조 비용의 측면에서, 격벽은 발광 소자의 제 1 전극의 단부를 덮도록 설치되는 것이 바람직하다. 격벽이 매우 얇을 때, 배선을 형성할 때 생성되는 잔여물 또는 배선으로 인한 단차는 격벽으로 완전히 덮힐 수 없다. 따라서, 격벽 위에 형성되는 제 1 전극과 제 2 전극이 단락될 수 있다.
그래서, 본 발명자들은 300 nm 이하의 두께를 가진 무기 절연막을 형성한 후 격벽을 형성함으로써 단락이 방지될 수 있는 구조를 고안했다. 무기 절연막은 적어도 TFT에 전기적으로 접속된 배선의 상부 단부를 덮으며, 제 1 전극을 무기 절연막 위에 형성한다.
도 10에 도시된 예와 같이, 본 명세서에 개시된 본 발명의 또 다른 구조는 절연 표면을 가진 기판 위의 반도체층; 반도체층 위의 게이트 절연막; 게이트 절연막 위의 두 개의 게이트 전극들; 두 개의 게이트 전극들 위의 제 1 절연막; 반도체층과 접속된 제 1 절연막 위의 드레인 전극과 소스 전극; 소스 전극과 드레인 전극 위의 제 2 절연막; 제 2 절연막 위의 제 1 전극; 제 1 전극의 단부를 덮는 격벽; 제 1 전극 위에 유기 화합물을 함유한 층; 및 격벽과 유기 화합물을 함유한 층 위의 제 2 전극을 포함하며, 제 2 절연막은 드레인 전극 위에 개구를 갖고, 드레인 전극은 개구에서 제 1 전극과 접한다.
도 10에 도시된 바와 같이, 얇은 무기 절연막으로부터 형성된 제4 층간 절연막을 설치함으로써, 배선을 형성할 때 생기는 잔여물 또는 배선으로 인한 단차가 덮힐 수 있으며, 이에 따라 단락이 방지될 수 있다. 따라서, 발광 장치의 신뢰성이 향상될 수 있다.
또한, 제 1 전극과 전기적으로 접속된 TFT는 멀티게이트 구조에 한정되지 않는다. 본 발명의 또 다른 구조는 절연 표면을 가진 기판 위의 반도체층; 반도체층 위의 게이트 절연막; 게이트 절연막 위의 게이트 전극; 게이트 전극 위의 제 1 절연막; 반도체층과 접속된 제 1 절연막 위의 드레인 전극과 소스 전극; 소스 전극과 드레인 전극 위의 제 2 절연막; 제 2 절연막 위의 제 1 전극; 제 1 전극의 단부를 덮는 격벽; 제 1 전극 위에 유기 화합물을 함유한 층; 및 격벽과 유기 화합물을 함유한 층 위의 제 2 전극을 포함하며, 제 2 절연막은 드레인 전극 위에 개구를 갖고, 드레인 전극은 개구에서 제 1 전극과 접한다.
상기 구조에서, 제 1 전극은 드레인 전극의 상면의 적어도 일부에서 드레인 전극과 접한다. 제 1 전극이 제 2 절연막의 개구를 덮도록 생성될 때, 접촉 표면 면적은 일정하게 유지될 수 있으며, 제조 마진을 증가시키는데 유리하다.
또한, 접촉 표면 면적을 증가시킴으로써 저항을 감소시키기 위해, 제 1 전극은 상면 이외에 드레인 전극의 한쪽 표면과 접할 수도 있다. 상기 구조에서, 제 1 전극은 한쪽 표면의 적어도 일부에서 드레인 영역과 접한다.
또한, 접촉 표면 면적이 충분할 때, 제 1 전극이 제 2 절연막의 개구를 덮을 필요가 없다. 개구를 덮지 않는 경우, 드레인 전극은 제 2 절연막의 개구에서 격벽과 접한다.
상기 구조에서, 제 1 절연막은 반도체층 위에 개구를 가지며, 반도체층은 개구에서 드레인 전극과 접하고, 제 1 절연막의 개구는 제 2 절연막의 개구와 중첩된다. 제 1 절연막의 개구와 제 2 절연막의 개구가 중첩될 때, TFT를 발광 소자에 접속하는데 사용되는 면적이 감소되며, 발광 장치의 개구율(aperture ratio)이 향상된다. 또한, 제 1 절연막의 개구와 제 2 절연막의 개구가 중첩될 때에도 오목한 부분(recessed portion)은 파티션 층으로 덮히고; 따라서 단락이 방지될 수 있다.
또한, 제 2 절연막의 두께는 제 1 절연막의 두께보다 얇으며, 제 2 절연막의 두께는 50 nm ~ 300 nm 이다. 또한, 제 2 절연막은 드레인 전극의 두께보다 얇은 것이 바람직하다.
또한, 제 1 절연막과 제 2 절연막은 예컨대 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화(SiOxNy) 막과 같은 무기 절연막들이다. 이러한 무기 절연막은 유기 절연막에 비해 발광 소자의 열화를 일으키는 것으로 여겨지는 수분과 산소로부터 발광 소자를 보호할 수 있다.
본 발명을 적용함으로써, 오프-상태 전류가 감소되고 트랜지스터의 특성이 향상된 멀티게이트 구조를 갖는 N-채널 트랜지스터가 제공될 수 있다. 또한, 멀티게이트 구조를 갖는 이러한 N-채널 트랜지스터가 설치된 반도체 장치의 신뢰성이 향상될 수 있다. 또한, 반도체 장치가 설치된 전자 기기의 신뢰성이 향상될 수 있다. 오프-상태 전류는 역전층이 형성되지 않는 전위의 극성이 트랜지스터에 인가될 때 흐르는 누설전류이다. 더욱이, 트랜지스터가 스위칭 소자로 사용되는 경우, 오프-상태 전류는 전류가 흘러서는 안 되는 위치에 흐르는 전류를 의미하기도 한다. 또한, 본 발명에 따르면, P-채널 트랜지스터의 특성 결함들(특히, Id-Vg 곡선의 상승부에서 발생하는 노트-형(knot-like) 특성 결함들)이 억제될 수 있다.
또한, 배선의 상부 단부를 300 nm 이하의 두께를 가진 무기 절연막으로 덮는 본 발명을 적용함으로써, 발광 장치 제조시 배선을 형성할 때 발생하는 잔여물로 인해 발생하는 암점(dark point)들로 불리는 디스플레이 결함들이 감소될 수 있다. 암점들로 불리는 디스플레이 결함들은 디스플레이가 발광 디스플레이 장치에 의해 수행되고 원하는 휘도를 얻을 수 없을 때, 다른 화소에 비해 낮은 휘도를 갖는 화소들을 의미함을 유의해야 한다.
수반되는 도면에서,
도 1A 및 1B는 본 발명의 반도체 장치의 일 예를 도시하는 단면도.
도 2A 내지 2D는 본 발명의 반도체 장치를 제조하기 위한 방법의 일 예를 도시하는 단면도.
도 3A 내지 3C는 본 발명의 반도체 장치를 제조하기 위한 방법의 일 예를 도시하는 단면도.
도 4A 및 4B는 본 발명의 반도체 장치의 일 예를 도시하는 단면도.
도 5A 내지 5D는 본 발명의 반도체 장치를 제조하기 위한 방법의 일 예를 도시하는 도면.
도 6A 내지 6C는 본 발명의 반도체 장치를 제조하기 위한 방법의 일 예를 도시하는 도면.
도 7은 본 발명의 발광 장치의 일 예를 도시하는 단면도.
도 8은 본 발명의 발광 장치의 화소 영역의 상면도.
도 9는 발광 장치 내의 화소 영역의 등가 회로의 일 예를 도시하는 도면.
도 10은 본 발명의 발광 장치의 일 예를 도시하는 단면도.
도 11은 본 발명의 발광 장치의 화소 영역의 단면도.
도 12A 및 12B는 본 발명의 모듈의 예들을 도시하는 도면.
도 13은 본 발명의 모듈의 일 예를 도시하는 단면도.
도 14A 내지 14C는 전자 기기들의 예들을 도시하는 도면.
도 15는 전자 기기들의 일 예를 도시하는 도면.
도 16은 게이트 전압에 대한 드레인 전류의 의존성의 일 예를 도시하는 도면.
도 17A 내지 17E는 특성 결함들의 측정 결과의 예들을 도시하는 도면.
도 18A 및 18B는 각각 발광 소자의 배선과 제 1 전극이 접속된 부분의 단면 개략도 및 STEM 현미경 사진.
도 19A 및 19B는 각각 발광 소자의 배선과 제 1 전극이 접속된 부분의 단면 개략도 및 STEM 현미경 사진.
도 20A 및 20B는 각각 발광 소자의 배선과 제 1 전극이 접속된 부분의 단면 개략도 및 STEM 현미경 사진.
<주요 부호의 설명>
10: 기판, 11: 제 1 절연막, 12: 반도체 층, 13: 제 2 절연막, 14: 게이트 전극, 15: 게이트 전극, 16: 제3 절연막, 17: 제4 절연막, 18: 소스 전극, 19: 드레인 전극, 21: 채널 영역, 22: 채널 영역, 23: 고농도 불순물 영역, 24: 소스 영역, 25: 드레인 영역, 31A: 도전층, 31B: 도전층, 32A: 도전층, 32B: 도전층, 100: 기판, 101: 제 1 절연막, 102: 반도체 층, 103: 제 2 절연막, 104: 제 1 도전층, 105: 제 2 도전층, 106A: 제 2 레지스트 마스크, 106B: 제 2 레지스트 마스크, 107A: 제 1 게이트 전극, 107B: 제 2 게이트 전극, 108: 소스 영역, 109: 드레인 영역, 110: 고농도 불순물 영역, 111: 제 1 채널 영역, 112: 제 2 채널 영역, 113: 제3 채널 영역, 114: 제4 채널 영역, 115: 소스 전극, 116: 드레인 전극, 201: 제 1 TFT, 202: 제 2 TFT, 301: 제 1 층간 절연막, 302: 배선, 303: 제 2 층간 절연막, 304: 제 1 전극, 305: 유기 수지막, 401: 제 1 채널 영역, 402: 제 2 채널 영역, 403: 고농도 불순물 영역, 404: 소스 영역, 405: 드레인 영역, 406A: 제 1 LDD 영역, 406B: 제 1 LDD 영역, 407A: 제 2 LDD 영역, 407B: 제 2 LDD 영역, 411: 제 1 채널 영역, 412: 제 2 채널 영역, 413: 고농도 불순물 영역, 414: 소스 영역, 415: 드레인 영역, 416A: 제 1 LDD 영역, 416B: 제 1 LDD 영역, 417A: 제 2 LDD 영역, 417B: 제 2 LDD 영역, 500: 기판, 501A: 베이스 절연막, 501B: 베이스 절연막, 502, 503, 504 및 505: 반도체 층들, 506: 게이트 절연막, 507A, 507B, 507C, 507D, 507E 및 507F: 제 2 레지스트 마스크, 508A, 508B, 508C, 508D, 508E 및 508F: 제 1 도전층, 509A, 509B, 509C, 509D, 509E 및 509F: 제 2 도전층, 510A, 510B, 510C, 510D, 510E 및 510F: 제 1 도전층, 511A, 511B, 511C, 511D, 511E 및 511F: 제 2 도전층, 512A, 512B, 512C, 512D, 512E 및 512F: 게이트 전극, 513: 제 1 불순물 영역, 514A, 514B, 514C, 및 514D: 제3 레지스트 마스크, 515: 제 2 불순물 영역, 516: 제3 불순물 영역, 517: 제4 레지스트 마스크, 518, 519, 520, 521, 및 522: 제4 불순물 영역, 523A, 523B, 524A, 524B, 525A, 및 525B: 제5 불순물 영역, 526: 제 2 채널 영역, 527: 제 1 채널 영역, 527A: 제 1 층간 절연막, 528B: 제 2 층간 절연막, 528C: 제3 층간 절연막, 529, 530, 531, 532, 533, 534, 535, 및 536: 전극들, 537: 구동 TFT, 538: 스위칭 TFT, 539: N-채널 TFT, 540: P-채널 TFT, 541: 제 1 전극, 542: 절연체, 543: 유기 화합물을 함유하는 층, 544: 제 2 전극, 545: 보호층, 546: 실링 재료, 547: 필러, 548: 실링 기판, 549: 이방성 도전층, 550: FPC, 551: 화소 영역, 552: 구동 회로 영역, 553: 단자 영역, 560: 전극, 561: 전극, 680: 절연체 주변, 700: 제4 층간 절연막, 746: 실링 재료, 800: 제4 층간 절연막, 801: 제5 층간 절연막, 900: 캐소드 측 전력 라인, 901: 게이트 배선, 902: 소스 배선, 903R: 적색 발광 소자, 904R: 애노드 측 전력 라인(R), 903G: 녹색 발광 소자, 904G: 애노드 측 전력 라인(G), 903B: 청색 발광 소자, 904B: 애노드 측 전력 라인(B), 937: TFT, 938: TFT, 1001: 제 1 구동 회로, 1002: 화소 영역, 1003: 게이트 구동 회로, 1004: 실링 기판, 1005: 실링 재료, 1007: 접속 영역, 1008: 단자 영역, 1009: FPC, 1010: 기판, 1101: 구동 IC, 1102: 화소 영역, 1104: 실링 기판, 1105: 실링 재료, 1107: 접속 영역, 1108: 단자 영역, 1109: FPC, 1110: 기판, 1301: 도전층, 1302: 배선, 1303: 제4 층간 절연막, 1304: 절연체, 1305: 제 2 전극, 1306: 보호층, 2101: 본체, 2102: 디스플레이 영역, 2104: 조작 키, 2105: 안테나, 2106: 셔터, 2201: 본체, 2202: 하우징, 2203: 디스플레이 영역, 2204: 키보드, 2205: 외부 접속 단자, 2206: 포인팅 마우스, 2301: 본체, 2302: 하우징, 2303: 디스플레이 영역 A, 2304: 디스플레이 영역 B, 2305: 저장 매체 판독부, 2306: 조작 키, 2307: 스피커 디바이스, 2401: 하우징, 2402: 지지부, 2403: 디스플레이 영역, 2404: 스피커, 2405: 비디오 입력 단자, 3000: 셀룰러 폰, 3001: 본체 (A), 3002: 본체 (B), 3003: 하우징, 3004: 조작 스위치, 3005: 마이크, 3006: 스피커, 3007: 회로 기판, 3008: 디스플레이 패널(A), 3009: 디스플레이 패널(B), 3010: 힌지, 3011: 안테나
실시형태
이하, 본 발명의 실시형태들 및 실시예들을 도면들을 참조하여 구체적으로 설명할 것이다. 본 발명은 이하의 설명에 한정되지 않음을 주의해야 하며, 실시형태들 및 상세들이 본 발명의 정신 및 범위를 벗어나지 않고 다양한 방법으로 변경될 수 있음이 해당 기술분야의 통상의 기술자에게 쉽게 이해될 수 있다. 따라서, 본 발명은 이하에 주어진 실시형태들 및 실시예들의 설명으로 한정되는 것으로 해석되어서는 안 된다. 이하에 설명된 본 발명의 구조들에서 동일한 구성들을 나타내는 참조번호들이 도면들에서 공통으로 사용됨을 주의해야 한다.
실시형태 1
본 발명은 멀티게이트 구조를 가진 트랜지스터에 관한 것이다. 박막 트랜지스터(약칭: TFT)는 이하에서 트랜지스터로 사용된다. 도 1A 및 1B를 참조하여 본 발명의 일 실시형태를 설명하기로 한다.
도 1A는 멀티게이트 구조를 가진 TFT의 일 예를 도시하는 단면도이다. 도 1B는 TFT의 전면 표면의 개략도를 도시한다. 도 1B에서 A-A' 선에 따른 단면은 도 1A의 A-A' 선에 대응함을 주의해야 한다. 본 실시형태에서는, 직렬로 접속된 두 개의 채널 영역과 두 개의 게이트 전극을 가진 TFT의 일 예를 설명할 것이다.
본 발명의 TFT에서, 제 1 절연막(11)이 기판(10) 위에 형성되고, 반도체층(12)이 제 1 절연막(11) 위에 형성된다. 제 2 절연막(13)은 반도체층(12) 위에 형성되고, 두 개의 게이트 전극들이 제 2 절연막(13) 위에 형성된다. 제3 절연막(16)과 제4 절연막(17)이 두 개의 게이트 전극들 위에 층간 절연막들로 형성된다.
반도체층(12)은 제 2 절연막(13) 위의 두 개의 게이트 전극들 바깥 부분들 밑에 위치한 드레인 영역(25)과 소스 영역(24)을 포함하고; 직렬로 접속된 두 개의 채널영역들이 소스 영역(24)과 드레인 영역(25) 사이에 위치되고; 고농도 불순물 영역(23)이 두 채널 영역 사이에 위치된다. 고농도 불순물 영역은 소스 영역(24) 또는 드레인 영역(25)과 거의 동일한 농도로 불순물을 함유한 영역임을 주의해야 한다.
본 실시형태에서, 두 개의 채널 영역들에 관해, 소스 영역(24)에 접한 채널 영역은 제 1 채널 영역(21), 드레인 영역(25)에 접한 채널 영역은 제 2 채널 영역(22)이다. 두 개의 게이트 전극들에 관해, 제 2 절연막(13) 상의 제 1 채널 영역(21) 위에 위치한 게이트 전극이 제 1 게이트 전극(14)이고, 제 2 절연막(13) 상의 제 2 채널 영역(22) 위에 위치한 게이트 전극이 제 2 게이트 전극(15)이다.
본 실시형태에서, 두 개의 게이트 전극들은 두 개의 도전층들(31a, 31b)과 두 개의 도전층들(31a, 32b)을 개별적으로 포함한 적층 구조를 가짐을 주의해야 한다. 본 발명은 이에 한정되지 않고; 게이트 전극들이 단일층 구조를 갖거나 셋 이상의 도전층들을 포함하는 적층 구조를 가질 수 있다. 또한, 두 개의 게이트 전극들은 서로 전기적으로 접속된다.
제 2 절연막(13), 제3 절연막(16) 및 제4 절연막(17)에는 소스 영역(24)과 드레인 영역(25)을 노출시키기 위해, 컨택트 홀(contact hole)이 형성된다. 또한, 소스 전극(18)은 소스 영역(24)에 이르는 컨택트 홀 위에 형성되며, 드레인 전극(19)은 드레인 영역(25)에 이르는 컨택트 홀 위에 형성된다.
본 발명에서, 두 개의 채널 영역(21, 22) 사이에 위치하는 불순물 영역은 고농도 불순물 영역(23)으로 불리고; 고농도 불순물 영역(23)은 제 1 게이트 전극(14)을 가진 TFT(제 1 TFT)의 소스 영역(24)에 대해 드레인 영역으로 기능하며, 반면 제 2 게이트 전극(15)을 갖는 TFT(제 2 TFT)의 드레인 영역(25)에 대해 소스 영역으로 기능한다. 또한, N-채널 TFT의 오프-상태 전류를 감소시키기 위해, 두 개의 채널 영역들(21, 22) 사이의 고농도 불순물 영역(23)이 매우 효과적이다.
본 발명의 TFT의 특징은 제 1 채널 영역(21)의 채널 길이 L1이 제 2 채널 영역(22)의 채널 길이 L2보다 길다는 것이다. 채널 길이는 게이트 전극 아래의 드레인 영역과 소스 영역을 접속하는 전류의 통로가 되는 채널 영역의 길이를 의미한다. 본 실시형태의 TFT에서, 소스 영역(24)과 고농도 불순물 영역(23)(드레인 영역) 사이의 길이가 채널 길이 L1이며, 고농도 불순물 영역(23)(소스 영역)과 드레인 영역(25) 사이의 거리는 채널 길이 L2이다.
또한, 본 발명의 TFT의 또 다른 특징은 채널 길이들 L1과 L2 사이에, L1 > L2(바람직하게는 3×L1 ≥ 5×L2, 더욱 바람직하게는 L1 ≥ 2×L2)의 관계가 성립된다는 것이다.
본 발명에서, 채널 길이 L1과 L2는 일정 범위의 값에 한정되지 않지만, 적어도 채널 길이 L1은 단채널 효과를 초래하지 않는 길이를 갖고, 특히, L1은 2 μm ~ 8 μm(바람직하게는 4 μm ~ 6 μm)이다. 또한, 채널 길이 L2는 1 μm 이상이며, L1 보다 0.5 μm 이상 짧다. 또한, 채널 폭은 1 μm ~ 50 μm(바람직하게는 5 μm ~ 30 μm)이다.
또한, 채널 길이 L1은 제 1 게이트 전극(14)(제 1 도전층(31a))과 거의 동일한 길이를 가지며, 채널 길이 L2는 제 2 게이트 전극(15)(제 1 도전층(31b))과 거의 동일한 길이를 갖는다. 따라서, 본 발명의 TFT의 특징은 제 1 게이트 전극(14)이 채널 길이 방향으로 크기면에서 제 2 게이트 전극(15)보다 길다는 것이다.
또한, 본 실시형태에서, 직렬로 접속된 두 개의 채널 영역들(21, 22)과 두 개의 게이트 전극들(14, 15)을 포함하는 멀티게이트 구조를 갖는 TFT가 설명되지만, 본 발명은 이에 한정되지 않는다. 대안적으로, 직렬로 접속된 셋 이상의 채널 영역들과 셋 이상의 게이트 전극들을 포함하는 멀티게이트 구조를 갖는 TFT가 사용될 수 있다. TFT가 셋 이상의 게이트 전극들을 가진 경우에도, 게이트 전극들이 전기적으로 접속된다는 것을 유의해야 한다.
본 실시형태들에 따라, 본 발명의 멀티게이트 구조를 가진 TFT가 적용됨으로써, TFT의 특성 결함을 방지할 수 있다. 그 결과, TFT의 신뢰성 및 동작 특성들이 향상될 수 있다.
또한, 본 발명의 TFT가 N-채널 TFT 또는 P-채널 TFT 중 어느 하나에 적용될 수 있다. 멀티게이트 구조를 가진 N-채널 TFT를 사용하는 경우, 오프-상태 전류가 감소될 수 있다. 또한, 멀티게이트 구조를 가진 P-채널 TFT를 사용하는 경우, 특성 결함들(특히, Id-Vg 곡선의 상승부에서 발생하는 노트-형(knot-like) 특성 결함들) 이 방지될 수 있다.
실시형태 2
본 실시형태에서는, 도 2A 내지 2D 및 도 3A 내지 3C를 참조하여 본 발명의 멀티게이트 구조를 가진 TFT들을 제조하는 방법들의 예들을 설명하기로 한다.
먼저, 제 1 절연막(101)을 절연 표면을 가진 기판(100) 위에 형성한다. 기판(100)으로는, 투광성 기판, 예컨대, 유리 기판, 결정성 유리 기판, 또는 플라스틱 기판(폴리이미드, 아크릴, 폴리에틸렌, 테레프탈레이트, 폴리카보네이트, 폴리아릴레이트, 또는 폴리에테르설폰 등)이 사용될 수 있다. 후에 형성될 박막 트랜지스터는 탑-에미션(top-emission)(upward emission) 발광 디스플레이 장치에 적용되거나, 반사형 액정 디스플레이 장치에 적용될 때, 세라믹 기판, 반도체 기판, 금속 기판(탄탈, 텅스텐, 또는 몰리브덴 등) 등이 사용될 수도 있다. 적어도 공정 중에 발생하는 열에 대해 내열성을 가진 기판이라면 어느 것이라도 사용될 수 있다.
제 1 절연막(101)으로서, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막(SiOxNy)이 사용되고, 이러한 절연막들을 복수 개 가진 멀티층 또는 단일층이 사용된다. 제 1 절연막(101)은 공지된 방법(예컨대, 스퍼터링, LPCVD, 또는 플라즈마 CVD)으로 형성될 수 있다. 본 실시형태에서, 절연막(101)은 단일층 구조를 갖는다. 대안적으로, 둘 이상의 층들을 가진 멀티층 구조를 가질 수도 있다.
다음으로, 반도체층(102)이 제 1 절연막(101) 위에 형성된다. 제 1 절연막(101)으로는, 실리콘, 또는 실리콘-게르마늄(SiGe) 합금 등이 사용될 수 있다. 우선, 비정질 반도체막이 공지된 방법(예컨대, 스퍼터링, LPCVD, 또는 플라즈마 CVD)으로 형성되고, 결정질 반도체막을 얻기 위해 공지된 결정화 방법(레이저 조사, 열 결정화, 또는 촉매를 이용한 열 결정화 등)에 의해 그 후 결정화된다.
열 결정화 방법에 의해 반도체막을 형성하는 경우, 열처리로(furnace), 레이저 조사 또는 RTA (Rapid Thermal Annealing) 또는 이들의 조합이 사용될 수 있다.
또한, 예컨대 니켈과 같은 촉매를 사용하는 열 결정화 방법으로 결정질 반도체막을 형성하는 경우, 결정화 후에 니켈과 같은 촉매를 제거하기 위해 게터링(gettering)을 수행하는 것이 바람직하다.
대안적으로, 레이저 결정화에 의해 결정질 반도체막을 형성하는 경우, 연속파 레이저 빔(CW 레이저 빔)과 펄스 레이저 빔이 사용될 수 있다. 여기서 사용되는 레이저 빔들로는, 예컨대, 아르곤 레이저, 크립톤 레이저, 및 엑시머 레이저와 같은 가스 레이저들; 매질로서 YAG, YVO4, 포스테라이트(Mg2SiO4), YAlO3, 또는 GdVO4의 단결정 또는 도펀트(dopant)로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, 및 Ta 중 하나 이상이 도핑된 YAG, Y2O3, YVO4, YAlO3, 또는 GdVO4 의 폴리크리스탈(세라믹스)을 사용하는 레이저들; 유리 레이저; 루비 레이저; 알렉산드라이트 레이저; Ti:사파이어 레이저; 구리 증기 레이저; 및 금 증기 레이저 중 하나 이상의 종류로부터 방출되는 레이저 빔이 사용될 수 있다. 이 레이저 빔들의 기본파들과 이들 레이저들의 제 2 고조파에서 제4 고조파 레이저빔들의 조사는 분자 크기가 큰 결정들을 얻을 수 있게 해준다. 예를 들어, Nd:YVO4 레이저 (기본파: 1064 nm)의 제 2 고조파(532 nm)와 제3 고조파(355 nm)가 사용될 수 있다. 이 경우 레이저의 전력 밀도는 대략 0.01 ~ 100 MW/cm2 (바람직하게는 0.1 ~ 10 MW/cm2)이 요구된다. 이때, 조사는 대략 10 cm/sec ~ 2000 cm/sec 의 주사속도로 수행된다.
또한, 매질로서 YAG, YVO4, 포스테라이트(Mg2SiO4), YAlO3, 또는 GdVO4의 단결정 또는 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, 및 Ta 중 하나 이상이 도핑된 YAG, Y2O3, YVO4, YAlO3, 또는 GdVO4 의 폴리크리스탈(세라믹스)을 사용하는 레이저들; 아르곤 레이저; 또는 Ti:사파이어 레이저가 연속 발진을 할 수 있다. 또한, Q-스위치 동작, 또는 모드 동기(mode locking) 등을 수행함으로써, 10 MHz 이상의 발진 주파수로 펄스 발진이 가능하다. 10 MHz 이상의 발진 주파수의 펄스 발진이 이루어질 때, 반도체막이 그의 응고 전에 레이저에 의해 용해된 후, 반도체막은 다음 펄스로 조사된다. 따라서, 낮은 발진 주파수의 펄스 레이저를 사용하는 경우와는 달리, 반도체막의 고체-액체 계면이 연속적으로 이동할 수 있으며, 이에 따라 주사 방향으로 연속적으로 성장된 결정 입자들이 얻어질 수 있다.
매질로서 세라믹스(폴리크리스탈)를 사용하면 매질을 단시간 안에 낮은 비용으로 임의의 형상으로 형성할 수 있게 해준다. 직경이 수 밀리미터이고 길이가 수십 밀리미터인 원주형의 매질은 일반적으로 단결정을 사용하는 경우에 사용되며, 큰 사이즈의 매질들은 세라믹스들을 사용하는 경우에 형성될 수 있다.
휘도에 직접적으로 기여하는 Nd와 Yb와 같은 매질에서 도펀트의 농도가 크게 변경될 수 없기 때문에 농도를 증가시킴으로써 레이저 출력을 향상하는 것은 어느 정도 한계가 있다. 그러나, 세라믹스의 경우 매질의 크기가 단결정들에 비해 상당히 증가될 수 있기 때문에, 출력에서 상당한 향상이 기대될 수 있다.
또한, 세라믹스의 경우, 평행육면체 또는 직육면체의 형상의 매질이 쉽게 형성될 수 있다. 이러한 형상의 매질이 광이 매질 내에서 지그재그로 방출되도록 사용될 때, 방출된 광의 경로를 더 길게 만들 수 있다. 그러므로, 증폭이 증가되어 발진이 고출력 전력을 갖게 할 수 있다. 또한, 이러한 형상의 매질로부터 방출되는 레이저 빔은 빔이 방출될 때 사각 단면을 갖고, 따라서 원형 빔에 비해 선형 레이저 빔의 형태로 만들어질 때 유리하다. 따라서 방출된 레이저 빔을 광학 시스템을 사용하여 성형하는 것은 짧은 쪽은 길이가 1 mm 이하이고 긴 쪽은 길이가 수 밀리미터에서 수 미터에 이르는 선형 레이저 빔을 쉽게 얻을 수 있게 해준다. 또한, 여기 광을 가진 매질을 조사하는 것은 선형 빔이 긴 쪽 방향으로 에너지 분포를 고르게 갖도록 해준다.
이러한 선형 빔으로 반도체막의 전체 표면을 조사하는 것은 전체 반도체막의 열 처리를 더욱 균일하게 해준다. 균일한 열 처리가 선형 빔의 양 말단에 모두 필요한 경우, 에너지 약화부분에 광을 차단하기 위해 반대쪽 말단들에 슬릿들을 제공하는 수단 등이 요구된다.
얻어진 균일한 강도의 선형 빔이 반도체막을 열처리하는데 사용되고 이 반도체막이 전자 기기를 제공하는데 사용될 때, 전자 기기가 양호하고 균일한 특성들을 갖는다.
이때, 필요하다면, TFT의 문턱 전압을 제어하기 위해 상기 결정화 공정을 통 해 얻은 결정질 반도체막에 불순물 원소(붕소 또는 인)를 약간 도핑할 수 있다. 여기서는 질량 분리 없이 플라즈마 여기된 디보란(B2H6)의 이온 도핑이 사용된다.
또한, 플루오르화 수소산을 포함하는 에칭제로 결정질 반도체막의 표면을 처리한 후, 제 1 레지스트 마스크를 결정질 반도체막 위에 형성한다. 그 후, 결정질 반도체막을 제 1 레지스트 마스크를 사용하여 원하는 형상들로 만들어서 반도체층(102)을 형성한다. 반도체층(102)의 두께는 바람직하게는 25 nm ~ 80 nm(더욱 바람직하게는 30 nm ~ 70 nm)이다. 반도체층(102)을 형성한 후, 제 1 레지스트 마스크를 제거한다.
다음으로, 반도체층(102)을 덮는 제 2 절연막(103)(게이트 절연막으로 기능)을 형성한다. 제 2 절연막(103)으로는, 예컨대, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막이 사용될 수 있다. 제 2 절연막(103)은 플라즈마 CVD 법, 스퍼터링, 또는 열 산화법에 의해 1 nm ~ 200 nm(바람직하게는 50 nm ~ 120 nm)의 두께로 형성될 수 있다.
다음으로, 제 1 게이트 전극(107a)과 제 2 게이트 전극(107b)이 형성된다. 우선, 제 1 도전층(104)과 제 2 도전층(105)의 적층 구조가 제 2 절연막(103) 위에 형성된다. 제 1 도전층(104)과 제 2 도전층(105)으로는, 예컨대, 텅스텐(W), 크롬(Cr), 탄탈(Ta), 질화 탄탈(TaN), 또는 몰리브덴(Mo)과 같은 고융점 금속의 도전성 재료 또는 그러한 고융점 금속을 주성분으로 함유한 합금 또는 화합물 등이 사용될 수 있다. 제 1 도전층(104)과 제 2 도전층(105)은 동일한 도전성 재료 또는 상이한 도전성 재료로 형성될 수 있음을 유의해야 한다. 또한, 본 실시형태에서, 도전층들을 두 개 포함하는 적층 구조가 사용되지만, 단일층 또는 셋 이상의 층들이 적층된 구조가 사용될 수도 있다. 제 1 도전층(104)과 제 2 도전층(105)은 스퍼터링 또는 증착법과 같은 공지의 제조 방법으로 형성될 수 있다. 제 1 도전층(104)의 막 두께는 10 nm ~ 100 nm(바람직하게는 20 nm ~ 50 nm)가 될 수 있고, 제 2 도전층(105)의 막 두께는 100 nm ~ 600 nm(바람직하게는 300 nm ~ 500 nm)가 될 수 있다.
다음으로, 제 2 레지스트 마스크들(106a 및 106b)이 제 2 도전층(105) 위에 형성된다. 여기서, 제 2 레지스트 마스크(106a)는 이후에 제 1 게이트 전극(107a)이 형성될 제 2 도전층(105a) 위에 형성되며, 제 2 레지스트 마스크(106b)는 이후에 제 2 게이트 전극(107b)이 형성될 제 2 도전층(105b) 위에 형성된다. 또한, 제 2 레지스트 마스크(106a)는 제 2 레지스트 마스크(106b)보다 크게 되도록 형성된다.
다음으로, 제 2 레지스트 마스크들(106a 및 106b)을 사용하여 제 1 에칭 처리 및 제 2 에칭 처리가 수행된다. 제 1 에칭 처리와 제 2 에칭 처리를 수행하기 위한 에칭 방법은 적절히 선택될 수 있다. 에칭율을 향상시키기 위해, ECR(Electron Cyclotron Resonance) 또는 ICP(Inductively Coupled Plasma: inductively coupling plasma) 등의 고밀도 플라즈마 소스를 사용하는 건식 에칭 장치가 사용될 수 있다. 제 1 에칭 처리와 제 2 에칭 처리의 에칭 조건들을 제어함으로써, 제 1 도전층(104)과 제 2 도전층(105)의 단부(end)들을 원하는 테이퍼 형상(tapered shape)으로 형성할 수 있다. 상기 공정을 통해, 제 1 도전층(104a)과 제 2 도전층(105a)의 적층으로부터 형성되는 제 1 게이트 전극(107a)과, 제 1 도전층(104b)과 제 2 도전층(105b)의 적층으로부터 형성되는 제 2 게이트 전극(107b)이 형성될 수 있다. 이후, 제 2 레지스트 마스크들(106a 및 106b)이 제거된다.
다음으로, 반도체층(102)에는, 마스크들로서 제 1 게이트 전극(107a)과 제 2 게이트 전극(107b)을 사용하여 일 도전형을 갖는 불순물이 첨가되며, 이로 인해 소스 영역(108), 드레인 영역(109), 및 고농도 불순물 영역(110)을 형성된다. 여기서, 일 도전형을 갖는 불순물 이온이 첨가되지 않는 영역은 채널 영역이 될 부분이다. 복수의 채널 영역들은 반도체층(102)에 형성된다. 여기서, 두 개의 채널 영역들이 형성된다. 본 명세서에서, 제 1 게이트 전극(107a) 아래에 위치한 채널 영역이 제 1 채널 영역(111)이 되고, 제 2 게이트 전극(107b) 아래에 위치하는 채널 영역이 제 2 채널 영역(112)이 된다. 또한, 제 1 채널 영역(111)과 제 2 채널 영역(112) 사이의 일 도전형의 불순물 영역은 고농도 불순물 영역(110)이 된다. 첨가되는 일 도전형 불순물의 종류는 P-형 불순물이거나 N-형 불순물이 될 수 있다.
여기서, 본 실시형태에서 형성된 TFT의 제 1 채널 영역(111)의 채널 길이 L1은 제 2 채널 영역(112)의 채널 길이 L2 보다 길다. 특히, 채널 영역들은 채널 길이 L1과 L2사이에, L1 > L2(바람직하게는 3×L1 ≥ 5×L2, 더욱 바람직하게는 L1 ≥ 2 ×L2)의 관계가 성립되도록 형성된다.
또한, 채널 길이들 L1과 L2는 적어도 채널 길이 L1이 단채널 효과를 일으키지 않을 정도의 길이를 갖는 한, 일정 범위의 값에 한정되지 않는다. 특히, L1은 2 μ m ~ 8 μm (일반적으로, 4 μm ~ 6 μm) 범위인 것이 바람직하다. 또한, 채널 길이 L2는 1 μm 이상이며, L1 보다 0.5 μm 이상 짧다. 또한, 채널 폭은 1 μm ~ 50 μm(바람직하게는 5 μm ~ 30 μm)이다.
제 1 도전층들(104a 및 104b)의 크기(형상)는 제 1 채널 영역(111)의 채널 길이 L1과 제 2 채널 영역(112)의 채널 길이 L2사이의 관계가 L1 > L2 (바람직하게는 3×L1 ≥ 5×L2, 더욱 바람직하게는 L1 ≥ 2 ×L2)로 성립되도록 설계될 필요가 있다.
또한, 저농도 불순물 영역(이하, LDD 영역이라 함)이 반도체층(102)에 형성될 수 있다. LDD 영역은 제 2 도전층들(105a 및 105b)의 패턴들을 사용하여 자기-정렬 방식(self-aligned manner)으로 형성될 수 있다. 대안적으로 새로운 레지스트 마스크를 사용하여 형성할 수도 있다.
다음으로, 층간 절연막을 형성한다. 본 실시형태에서, 제3 절연막(113)과 제4 절연막(114)의 적층은 층간 절연막으로 형성될 수 있다. 제3 절연막(113)과 제4 절연막(114)으로서는 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화(SiOxNy)막과 같은 무기 절연막 또는 낮은-유전상수(low-k)를 가진 유기 수지막(감광성 또는 비-감광성 유기 수지막)이 사용될 수 있다. 또한, 실록산을 함유한 막이 사용될 수도 있다. 실록산은 실리콘(Si)과 산소(O)의 결합으로부터 형성되는 골격 구조를 가진 물질이며, 여기서 유기기(예컨대, 알킬기 또는 방향족 탄화수소)가 치환기로 사용된다. 플루오르기가 치환기로 사용될 수도 있다. 대안적으로 유기기와 플루오르기가 치환기들로 사용될 수도 있다.
제3 절연막(113)과 제4 절연막(114)은 동일한 절연막들 또는 상이한 절연막들을 사용하여 형성될 수 있다. 또한, 본 실시형태에서, 층간 절연막은 두 개의 층들을 포함한 적층 구조를 갖는다. 그러나, 하나의 층 또는 셋 이상의 층들을 포함하는 적층 구조가 사용될 수도 있다.
제3 절연막(113)과 제4 절연막(114)은 공지된 방법(예컨대, 스퍼터링, LPCVD, 플라즈마 CVD, 또는 스핀 코팅)으로 형성될 수 있다. 유기 수지막 또는 실록산을 함유한 막을 사용하는 경우, 코팅 방법이 사용될 수 있다.
다음으로, 반도체층(102)에 첨가되는 불순물 원소의 활성화와 수소화가 수행된다. 반도체막이 니켈과 같은 촉매를 사용한 열 결정화 방법으로 결정화되는 경우, 채널 영역에서 니켈을 감소시키기 위한 게터링은 활성화와 동시에 게터링함으로써 감소될 수 있다. 특히, 채널 영역에 함유된 니켈은 활성화를 위한 열 처리에 의해 소스 영역 또는 드레인 영역으로 이동될 수 있다. 따라서, 채널 영역에 함유된 니켈은 감소될 수 있다.
다음으로, 제3 레지스트 마스크를 제4 절연막(층간 절연막)(114) 위에 형성한다. 또한, 제 2 절연막(103), 제3 절연막(113), 및 제4 절연막(114)을 제3 레지스트 마스크를 사용하여 선택적으로 에칭함으로써, 반도체층(102)(소스 영역(108) 또는 드레인 영역(109))에 이르는 컨택트 홀들을 형성한다. 이 후, 제3 레지스트 마스크를 제거한다.
다음으로, 소스 전극(115)과 드레인 전극(116)을 형성한다. 우선, 적층 금속막을 제4 절연막(층간 절연막으로 기능하는 막) 위에 형성한다. 적층 금속막으로는 금(Ag), 은(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 텅스텐(W), 알루미늄(Al), 탄탈(Ta), 몰리브덴(Mo), 카드뮴(Cd), 아연(Zn), 철(Fe), 티타늄(Ti), 실리콘(Si), 게르마늄(Ge), 지르코늄(Zr), 또는 바륨(Ba) 등의 금속, 합금 또는 이들의 금속 질화물을 사용할 수 있다.
본 실시형태에서, 적층 금속막은 세 개의 층들을 포함한 적층 구조를 갖는다. 적층 금속막은 예컨대, PVD법, CVD, 스퍼터링, 또는 증착과 같은 공지의 방법으로, 전체적으로 500 nm ~ 2 μm(바람직하게는 800 nm ~ 1 μm)의 두께로 형성될 수 있다. 층들은 동일한 스퍼터링 장치에서 연속하여 형성되는 것이 바람직함을 유의해야 한다. 또한, 적층 금속막은 하나 또는 두 개의 층 또는 네 개 이상의 층들을 포함한 적층 구조를 가질 수 있다.
다음으로, 제4 레지스트 마스크를 적층 금속막 위에 형성한다. 또한, 적층 금속막을 제4 레지스트 마스크를 사용하여 선택적으로 에칭함으로써, 소스 영역(108)에 전기적으로 접속하는 소스 전극(115)과 드레인 영역(109)에 전기적으로 접속하는 드레인 전극(116)을 형성한다. 이후, 제4 레지스트 마스크를 제거한다.
접속 전극(복수의 TFT들과 접속하는 전극) 또는 단자 전극(외부 전원과 접속하기 위한 전극)이 TFT의 드레인 전극(116)과 소스 전극(115)과 동시에, 제4 절연막(114) 위에 형성될 수 있다.
상기 공정들을 통해, 멀티게이트 구조를 가진 TFT를 형성할 수 있다.
실시형태 3
본 실시형태에서는 도 4A 및 4B를 참조하여 반도체 층이 LDD 영역을 포함하 는 경우를 설명할 것이다. 반도체층을 제외한 다른 구성들은 실시형태 1 또는 2와 동일하므로, 이에 관한 설명은 생략할 수 있다.
본 실시형태의 TFT의 반도체층은 도 4A에 도시되어 있는 바와 같이, 연속하여 위치한 두 개의 채널 영역들(제 1 채널 영역(401)과 제 2 채널 영역(402)); 두 개의 채널 영역들 사이에 위치한 고농도 불순물 영역(403); 제 2 절연막 위의 두 개의 게이트 전극들(제 1 게이트 전극과 제 2 게이트 전극) 바깥쪽 영역 밑에 위치하는 소스 영역(404)과 드레인 영역(405), 각각 소스 영역(404)과 제 1 채널 영역(401) 사이와 제 1 채널 영역(401)과 고농도 불순물 영역(403) 사이에 위치하는 한 쌍의 제 1 LDD 영역들(406a 및 406b); 및 각각 드레인 영역(405)과 제 2 채널 영역(402) 사이와 제 2 채널 영역(402)과 고농도 불순물 영역(403) 사이에 위치하는 한 쌍의 제 2 LDD 영역들(407a 및 407b)을 포함한다. 제 1 게이트 전극과 제 2 게이트 전극은 전기적으로 접속된다.
도 4A에 도시되어 있는 본 실시형태의 TFT에서도, 제 1 채널 영역(401)의 채널 길이 L1이 제 2 채널 영역(402)의 채널 길이 L2 보다 긴 특성이 있다. 특히, 채널 길이 L1과 L2사이에는 L1 > L2 (바람직하게는 3×L1 ≥ 5×L2, 더욱 바람직하게는 L1 ≥ 2×L2)의 관계가 성립한다.
도 4A에 도시되어 있는 본 실시형태의 TFT에서, 채널 길이 L1은 제 1 게이트 전극을 형성하는 제 2 도전층의 길이와 거의 동일하며, 제 2 채널 길이 L2는 제 2 게이트 전극을 형성하는 제 2 도전층의 길이와 거의 동일하다. 그러나, 이에 한정되지는 않는다. 특히, 제 1 채널 영역(401)의 채널 길이 L1이 제 2 채널 영역(402)의 채널 길이 L2보다 길다면 어떠한 길이든지 설정될 수 있다.
또한, 도 4A에 도시되어 있는 본 실시형태의 TFT는 제 1 LDD 영역들(406a 및 406b)이 그들 사이에 제 2 절연막이 있는 제 1 게이트 전극과 중첩된(overlap) 영역과, 제 2 LDD 영역들(407a 및 407b)이 그들 사이에 제 2 절연막이 있는 제 2 게이트 전극과 중첩된 영역을 갖는다.
또한, 도 4A에 도시되어 있는 본 실시형태의 TFT에서, 제 1 LDD 영역들(406a 와 406b)의 길이들은 제 1 게이트 전극을 형성하는 제 2 도전층과 중첩되지 않는 제 1 도전층의 영역들의 길이들과 거의 동일하며, 제 2 LDD 영역들(407a 및 407b)의 길이는 제 2 게이트 전극을 형성하는 제 2 도전층의 영역들의 길이와 거의 동일하다. 그러나, 본 발명은 이에 한정되지 않는다. 특히, 제 1 LDD 영역들(406a 및 406b)이 제 1 게이트 전극과 부분적으로 중첩되고, 제 2 LDD 영역들(407a 및 407b)이 제 2 게이트 전극과 부분적으로 중첩되는 한, 어떠한 길이로도 설정될 수 있다.
또한, 도 4A에 도시되어 있는 본 실시형태의 TFT에서, 제 1 LDD 영역들(406a 및 406b)은 제 1 채널 영역(401)이 삽입되도록 마련된다. 그러나, 본 발명은 이에 한정되지 않는다. 제 1 LDD 영역들은 한쪽에만 마련될 수 있다. 유사하게, 제 2 LDD 영역들(407a 및 407b)도 한쪽에만 마련될 수 있다.
도 4A에서, 고농도 불순물 영역(403)에서 불순물의 농도는 소스 영역(404) 또는 드레인 영역(405)의 농도와 거의 동일하다. 또한, 제 1 저농도 불순물 영역들(406a 및 406b)과 제 2 저농도 불순물 영역들(407a 및 407b)의 불순물 농도는 소스 영역(404) 또는 드레인 영역(405)보다 낮다.
다음으로, 반도체층이 두 개의 채널 영역들(411 및 412), 고농도 불순물 영역(413), 소스 영역(414), 드레인 영역(415), 제 1 LDD 영역들(416a 및 416b), 및 제 2 LDD 영역들(417a 및 417b)을 포함하는 경우에 대해서는 도 4B를 참조하여 설명하기로 한다. 도 4B의 구조가 LDD 영역들의 위치를 제외하고는 도 4a와 동일하므로, 이에 관한 설명은 생략하기로 한다.
도 4B에서, 제 1 LDD 영역들(416a 및 416b)은 제 2 절연막 위의 제 1 게이트 전극 바깥쪽 영역 밑에 위치하며, 반면 제 2 LDD 영역들(417a 및 417b)은 절연막 위의 제 2 게이트 전극 바깥쪽 영역 밑에 위치한다.
특히, 도 4B에서, 제 1 LDD 영역들(416a 및 416b)이 제 2 절연막 위의 제 1 게이트 전극과 중첩되지 않고, 제 2 LDD 영역들(417a 및 417b)이 제 2 절연막 위의 제 2 게이트 전극과 중첩되지 않는다는 특징이 있다. 또한, 제 1 게이트 전극과 제 2 게이트 전극은 전기적으로 접속된다.
또한, 도 4B에서, 제 1 LDD 영역들(416a 및 416b)이 제 2 절연막 위의 제 1 게이트 전극 바깥쪽 영역 밑에 형성되기 때문에, 채널 길이 L1은 제 1 게이트 전극(제 1 도전층)의 길이와 거의 동일하다. 반면, 제 2 LDD 영역들(417a 및 417b)이 제 2 절연막 위의 제 2 게이트 전극 바깥쪽 영역의 밑에 형성되기 때문에, 채널 길이 L2는 제 2 게이트 전극(제 1 도전층)의 길이와 거의 동일하다. 본 발명은 이에 한정되지 않으며, 제 1 채널 영역(411)의 채널 길이 L1가 제 2 채널 영역(412)의 채널 길이 L2보다 길다면 어떠한 길이로도 설정될 수 있다. 특히, 채널 길이들 L1과 L2 사이의 관계가 L1 > L2 (바람직하게는 3×L1 ≥ 5×L2, 더욱 바람직하게는 L1 ≥ 2×L2)로 성립한다는 특징만 요구된다.
또한, 도 4B에서, 한 쌍의 제 1 LDD 영역들(406a 및 406b)은 제 1 채널 영역(411)이 삽입되도록 마련된다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제 1 LDD 영역들은 한쪽에만 마련될 수도 있다. 유사하게, 제 2 LDD 영역들(407a 및 407b)도 한쪽에만 마련될 수 있다.
도 4B에서, 고농도 불순물 영역(413)에서 불순물의 농도는 소스 영역(414) 또는 드레인 영역(415)의 농도와 거의 동일하다. 또한, 제 1 저농도 불순물 영역들(416a 및 416b)과 제 2 저농도 불순물 영역들(417a 및 417b)의 불순물 농도는 소스 영역(414) 또는 드레인 영역(415)보다 낮다.
실시형태 4
본 실시형태에서는, 도 5A 내지 도 7을 참조하여 화소 영역과 구동 회로 영역이 하나의 기판 위에 형성되어 있는 액티브 매트릭스 발광 장치의 구조 및 제조 방법을 설명한다.
또한, 화소 영역에 마련된 화소에서, 화소의 온-상태(ON-STATE)와 오프-상태(OFF-STATE) 간을 스위칭하는 스위칭 소자로서 기능하는 제 1 TFT(이하, 스위칭 TFT라 함)와 발광 소자에 공급되는 전류를 제어하는 제 2 TFT(이하, 구동 TFT라 함)를 형성한다. 또한, 구동 회로 영역에서, 화소 영역을 구동하는 TFT를 형성한다. 본 실시형태의 특징은 본 발명의 TFT가 화소 영역에 형성될 구동 TFT로 사용될 수 있음을 주의해야 한다.
우선, 기판(500) 위에 베이스 절연막들(501a 및 501b)을 형성한다. 기판(500) 쪽의 디스플레이 표면으로부터 광을 얻는 경우, 광을 투과하는 유리 기판 또는 석영 기판을 기판(500)으로 사용할 수 있다. 또한, 공정에서 공정 온도를 견딜 수 있는 내열 플라스틱 기판이 사용될 수 있다. 기판(500)의 반대쪽의 디스플레이 표면으로부터 광을 얻는 경우, 상기 기판들 이외에, 그 표면에 절연막이 형성되는 스테인리스 기판, 실리콘 기판, 또는 금속 기판이 사용될 수도 있다. 공정에서 발생하는 열에 대해 내성을 가진다면 어떠한 기판이든지 사용될 수 있다. 본 실시 형태에서 유리 기판이 기판(500)으로서 사용된다. 유리 기판의 굴절률이 대략 1.55임을 유의해야 한다.
베이스 절연막들(501a 및 501b)을 형성하기 위해 예컨대, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막과 같은 절연막들의 복수의 층들 또는 단일층이 사용된다. 베이스 절연막들(501a 및 501b)은 예컨대, 스퍼터링, LPCVD, 플라즈마 CVD와 같은 공지의 방법으로 형성한다. 본 실시형태에서, 베이스 절연막들(501a 및 501b)은 상이한 구성비를 가진 실리콘 산질화막들을 포함하는 2-층 구조를 갖는다. 제 1 층의 절연막(501a)으로는, 반응 가스로서 SiH4, NH3, 및 N2O를 사용하여 플라즈마 CVD를 실행하여 140 nm로 실리콘 산질화막(구성비: Si=32 %, O=27 %, N=24 %, H=17 %)을 형성한다. 그후, 제 2 층에 베이스 절연막(501b)으로서, 실리콘 질산화막(구성비: Si=32 %, 0=59 %, N=7 %, H=2 %)을 반응 가스로서 SiH4 및 N2O를 사용하여 플라즈마 CVD로 100 nm로 형성한다. 본 실시형태에서, 베이스 절연막은 두 개의 층들을 포함한 적층 구조를 갖지만, 대신 세 개 이상의 층들의 복수층의 단일층이 사용될 수도 있음을 주의해야 한다. 또한, 기판상의 불규칙 또는 기판으로부터 불순물들의 확산이 문제가 되는 경우, 베이스 절연막을 필수적으로 형성할 필요는 없다.
다음으로, 베이스 절연막(501b) 위에 반도체층들(502, 503, 504, 및 505)을 형성한다. 반도체층들(502 ~ 505)은 공지의 방법(스퍼터링, LPCVD, 또는 플라즈마 CVD 등)으로 먼저 비정질 반도체막을 형성하고, 그 후 공지의 결정화 공정(예컨대, 레이저 결정화, 열 결정화, 또는 니켈과 같은 촉매를 이용한 열 결정화)으로 비정질 반도체막을 결정화함으로써, 결정질 반도체막을 얻는다. 그후, 제 1 레지스트 마스크를 형성하고, 결정질 반도체막을 원하는 형상으로 패턴화한다.
본 실시형태에서는, 비정질 반도체막을 결정화하는데 촉매로 니켈을 이용하는 열 결정화 방법을 사용한다. 이하, 니켈을 이용하는 열 결정화 방법으로 결정질 반도체막을 형성하는 방법을 설명하기로 한다.
우선, 비정질 반도체막을 플라즈마 CVD로 베이스 절연막 위에 50 nm 두께로 형성한다. 플라즈마 CVD를 사용할 때, 베이스 절연막과 비정질 반도체막은 공기에 노출되지 않고 연속하여 적층될 수 있음을 유의해야 한다. 비정질 반도체막의 두께는 25 nm ~ 80 nm 의 두께(바람직하게는 30 nm ~ 70 nm)로 형성될 수 있다. 또한, 비정질 반도체막의 재료는 한정되지 않는다. 다만, 실리콘이나 실리콘 게르마늄(SiGe) 합금을 사용하는 것이 바람직하다.
다음으로, 비정질 반도체막을 예컨대 스핀 코팅 또는 딥 코팅과 같은 코팅 방법으로 니켈을 함유하는 용액(수용액이나 아세트산 용액)으로 코팅함으로써, 니켈을 함유하는 막을 형성한다. 촉매 원소가 니켈로 한정되지는 않으며, 대신 예컨대, 게르마늄(Ge), 철(Fe), 팔라듐(Pd), 주석(Sn), 납(Pb), 코발트(Co), 백금(Pt), 구리(Cu), 또는 금(Au)과 같은 원소가 사용될 수 있음을 유의해야 한다. 니켈을 함유하는 막은 매우 얇기 때문에, 막이 관찰되지 않는 경우가 종종 있다.
또한, 니켈을 함유하는 막은 코팅 방법에 한정되지 않고 플라즈마 CVD, 스퍼터링, 또는 증착으로 형성할 수도 있다. 여기서, 비정질 반도체막의 전체 표면은 니켈 아세테이트 용액으로 코팅되며, 이는 스핀 코팅에 의해 무게로 1 ppm ~ 100 ppm(바람직하게는 10 ppm)의 니켈을 함유한다.
또한, 니켈 아세테이트 용액으로 전체 표면을 코팅하기 전에, 비정질 반도체막상에 1 nm ~ 5 nm 두께로 산화막을 형성하기 위해, 산소 환경에서의 UV 조사, 열 산화 또는 수산기 또는 과산화수소를 함유하는 오존수를 이용한 처리를 수행한다. 이 방법으로 박막 산화막을 형성하여, 비정질 반도체막과 니켈 아세테이트 용액 사이의 젖음성(wettability)을 증가시킬 수 있으며, 비정질 반도체막이 니켈을 함유한 수용액으로 균일하게 코팅될 수 있다.
다음으로, 니켈을 함유한 수용액으로 코팅된 비정질 반도체막을 열 처리에 의해 결정화함으로써, 결정질 반도체막을 형성한다. 열 처리로서, 열 처리로, 레이저 조사, 레이저 빔 대신 램프로부터의 광으로 조사(이하, 램프 어닐링이라 함), 또는 이들의 조합이 사용될 수 있다.
여기서는, 두 개의 열 처리가 조합된다. 먼저, 제 1 열처리가 650℃에서 6분 동안 RTA를 사용하는 열 결정화를 통해 수행된다. 그후, 제 2 열처리가 308 nm의 파장을 가진 UV 레이저로 레이저를 조사함으로써 수행된다. 레이저 조사에 의한 제 2 열처리는 결정질 반도체막의 결정도를 증가시킬 수 있다.
다음으로, 얻은 결정질 반도체막에서 니켈(촉매원소)을 게터링한다. 결정질 반도체막 내의 니켈을 게터링으로 제거할 수 있다.
우선, 게터링을 위해 아르곤을 함유하는 비정질 반도체막을 상기 얻어진 결정질 반도체막 상에 플라즈마 CVD로 30 nm 두께로 형성한다. 본 실시형태에서는, 게터링을 위해 아르곤을 비정질 반도체막에 첨가한다. 그러나, 이에 한정되지 않으며, 대신 희가스 원소 예컨대 헬륨(He), 네온(Ne), 크립톤(Kr), 또는 제논(Xe)과 같은 원소가 첨가될 수도 있다.
게터링을 위해 비정질 반도체막을, 플라즈마 CVD에 한정하지 않고, LPCVD 또는 스퍼터링과 같은 공지의 방법으로 20 nm ~ 250 nm의 범위의 두께로 형성할 수 있다.
다음으로, RTA를 이용한 열 결정화를 통한 열 처리를 650℃에서 3분 동안 수행함으로써, 결정질 반도체막에서 니켈(촉매)을 게터링을 위한 비정질 반도체막으 로 게터링한다. 게터링을 위한 열 처리는 400℃ ~ 1000℃ 에서 RTA를 이용한 열 결정화 이외에 예컨대 열 처리로, 레이저 조사, 또는 열처리로 어닐링을 사용하는 방법과 같은 공지의 가열 방법을 사용하여 수행할 수 있음을 유의해야 한다.
또한, 게터링을 위한 비정질 반도체막을 형성하기 전에도, 열 처리가 수행될 수 있다. 게터링을 위한 비정질 반도체막을 형성하기 전에 열 처리를 수행함으로써, 결정질 반도체막의 휨(warpage)이 감소될 수 있다. 따라서, 니켈(촉매 원소)가 게터링에서 쉽게 게터링될 수 있다.
다음으로, 게터링을 위한 비정질 반도체막을 선택적으로 에칭하여 제거한다. 에칭은 플라즈마를 사용하지 않고 ClF3를 사용한 건식 에칭, 플루오르화 수소산, 히드라진, 또는 테트라메틸 암모늄 수산화물((CH3)4NOH) 등을 함유하는 수용액과 같은 알칼리 용액을 사용하는 습식 에칭으로 수행될 수 있다.
다음으로, TFT의 문턱값을 제어하기 위해, 결정질 반도체막에 불순물 원소(보론 또는 인)를 약간 도핑할 수 있다. 예를 들어, P-채널 TFT를 제조하는 경우, 결정질 반도체막에 질량 분리 없이 플라즈마 여기 디보란(B2H6)을 사용하여 이온 도핑으로 불순물 원소(보론)를 약간 도핑할 수 있다.
다음으로, 플루오르화 수소산을 함유한 에천트로 결정질 반도체막의 표면의 산화막을 제거하고, 결정질 반도체막의 표면을 동시에 세척한다. 또한, 제 1 레지스트 마스크를 결정질 반도체막 위에 형성하고, 제 1 레지스트 마스크를 사용하여 원하는 형상으로 패턴화함으로써, 반도체층들(502 ~ 505)을 형성한다.
다음으로, 게이트 절연막(506)을 반도체층들(502 ~ 505)을 덮도록 형성한다. 게이트 절연막(506)은 플라즈마 CVD 또는 스퍼터링에 의해 1 nm ~ 200 nm의 두께로 형성된다. 또한 게이트 절연막은 실리콘을 함유하는 절연막들을 포함하는 적층 구조 또는 단일층을 우선 형성하고, 마이크로파를 사용하는 플라즈마 처리로 표면 질화를 형성함으로써, 10 nm ~ 50 nm의 두께로 박막을 형성할 수 있다. 본 실시형태에서, 실리콘 산화막은 반응 가스로서 TEOS (Tetra-Ethyl-Ortho-Silicate)를 사용하는 플라즈마 CVD로 80 nm의 두께로 형성된다.
다음으로, 게이트 전극을 형성한다. 우선, 제 1 도전층과 제 2 도전층의 적층을 게이트 절연막(506) 위에 형성한다. 제 1 도전층과 제 2 도전층은 예컨대, 스퍼터링 또는 증착과 같은 공지된 방법으로 형성한다. 또한, 제 1 도전층은 10 nm ~ 100 nm 의 두께로 형성하고, 제 2 도전층은 100 nm ~ 600 nm의 두께로 형성한다. 본 실시형태에서는, 370 nm 두께의 탄탈 질화막과 30 nm 두께의 텅스텐막을 차례대로 게이트 절연막(506) 위에 형성한다. 이에 따라 TFT들의 배선들 및 게이트 전극들이 형성된다.
도전층에 대해서는 질화 탄탈막과 텅스텐막의 적층을 사용한다. 그러나, 이에 한정되지는 않으며, 도전성 재료로 예컨대 텅스텐(W), 크롬(Cr), 탄탈(Ta), 질화탄탈(TaN), 또는 몰리브덴(Mo)과 같은 고융점 금속 또는 주성분으로 고융점 금속을 함유하는 화합물 또는 합금 등을 사용한다. 또한 2-층 구조에 한정되지 않으며, 예컨대, 50 nm 두께의 텅스텐막, 500 nm 두께의 알루미늄과 실리콘의 합금(Al- Si), 및 30 nm 두께의 티타늄 질화막이 차례대로 적층된 3-층 구조가 사용될 수 있 다.
제 1 도전층과 제 2 도전층을 에칭하기 위해(제 1 에칭 처리 및 제 2 에칭 처리) ICP (Inductively Coupled Plasma) 에칭을 사용하는 것이 바람직하다. 층들은 ICP 에칭으로 원하는 테이퍼 형상으로 에칭될 수 있으며, 적절히 에칭 조건을 조절할 수 있다(코일 전극에 인가되는 전력, 기판 쪽의 전극에 인가되는 전력, 및 기판 쪽의 전극의 온도 등).
다음으로, 제 2 레지스트 마스크들(507a, 507b, 507c, 및 507d, 507e, 및 508f)을 제 2 도전층 위에 형성한다. 이때, 제 2 레지스트 마스크(507a)는 후에 구동 TFT의 제 2 게이트 전극이 형성될 제 2 도전층 위에 형성되며, 제 2 레지스트 마스크(507b)는 후에 구동 TFT의 제 2 게이트 전극이 형성될 제 2 도전층 위에 형성된다. 제 2 레지스트 마스크(507a)는 제 2 레지스트 마스크(507b)보다 길게 되도록 형성한다.
다음으로, 제 1 에칭 처리와 제 2 에칭 처리를 제 2 레지스트 마스크들(507a ~ 507f)을 사용하여 수행한다. 제 1 에칭 처리는 제 1 에칭 조건과 제 2 에칭 조건하에서 수행하고, 제 2 에칭 처리는 제3 에칭 조건과 제4 에칭 조건하에서 수행한다. 제 1 내지 제4 에칭 조건들은 적절히 설정될 수 있다. 그러나, 에칭율을 향상시키기 위해, ECR (Electron Cyclotron Resonance) 또는 ICP (Inductively Coupled Plasma: inductively coupling plasma)의 고밀도 플라즈마 소스를 사용하는 건식 에칭 장치 등이 사용될 수 있다.
본 실시형태에서, 제 1 에칭 조건은 1 Pa의 압력에서 코일 전극에 700 W의 RF(13.56 MHz) 전력을 인가하고, 에칭 가스로서 CF4, Cl2, 및 O2를 사용하며, 그 가스의 유동율을 25:25:10 (sccm)으로 설정하는 것을 포함한다. 기판 쪽(샘플 스테이지)은 150 W (13.56 MHz)의 RF 전력을 수신하여 실제로 음의 자기-바이어스 전압(negative self-bias voltage)을 인가한다. 기판 쪽 전극의 영역(크기)은 12.5 cm × 12.5 cm이고, 코일 전극은 직경이 25 cm 인 디스크(여기서, 코일이 마련된 석영 디스크)이다. 제 2 도전층인 W막은 단부를 테이퍼하기 위해 제 1 에칭 조건 하에서 에칭된다. 이후, 제 1 에칭 조건들은 레지스트 마스크들(507a ~ 507g)을 제거하지 않고 제 2 에칭 조건들로 전환된다. 제 2 에칭 조건들은 에칭 가스로서 CF4와 Cl2를 사용하고 그의 가스 유동율을 30:30 (sccm)로 설정하며, 대략 30초 동안 에칭을 위해 플라즈마를 생성하도록 1 Pa의 압력에서 코일 전극에 500 W의 RF (13.56 MHz) 전력을 주는 것을 포함한다. 기판쪽(샘플 스테이지)은 또한 실제로 음의 자기-바이어스 전압을 인가하도록 20 W (13.56 MHz)의 RF 전력을 수신한다. CF4와 Cl2의 혼합물이 사용되는 제 2 에칭 조건하에서, 제 2 도전층인 텅스텐막과 제 1 도전층인 탄탈 질화막이 거의 동일한 정도로 에칭된다. 도 5B는 제 1 에칭 처리가 종료된 스테이지의 단면도를 나타낸다. 이 스테이지의 제 1 도전층들은 508a, 508b, 508c, 508d, 508e, 및 508f로 표기되고, 이 스테이지의 제 2 도전층들은 509a, 509b, 509c, 509d, 509e, 및 509f로 표기된다.
다음으로, 제 2 에칭 처리가 제 2 레지스트 마스크들(507a ~ 507f)을 남기고 수행된다. 제3 에칭 조건은 에칭 가스로서 CF4와 Cl2를 사용하고, 그의 가스 유동율을 30:30 (sccm)로 설정하며, 대략 60초 동안 에칭을 위해 플라즈마를 생성하도록 1 Pa의 압력에서 코일 전극에 500 W의 RF (13.56 MHz) 전력을 주는 것을 포함한다. 기판쪽(샘플 스테이지)은 또한 실제로 음의 자기-바이어스 전압을 인가하도록 20 W (13.56 MHz)의 RF 전력을 수신한다. 이후, 제3 에칭 조건들은 레지스트 마스크들을 제거하지 않고 제4 에칭 조건들로 전환된다. 제4 에칭 조건들은 에칭 가스로서 CF4, Cl2 및 O2를 사용하고 그의 가스 유동율을 20:20:20 (sccm)로 설정하며, 대략 20초 동안 에칭을 위해 플라즈마를 생성하도록 1 Pa의 압력에서 코일 전극에 500 W의 RF (13.56 MHz) 전력을 주는 것을 포함한다. 기판쪽(샘플 스테이지)은 또한 실제로 음의 자기-바이어스 전압을 인가하도록 20 W (13.56 MHz)의 RF 전력을 수신한다.
도 5C는 제 2 에칭 처리가 종료된 스테이지의 단면도를 나타낸다. 본 스테이지에서, 제 1 도전층들( 510a, 510b, 510c, 51Od, 51Oe, 및 51Of)이 하위층이고, 제 2 도전층들(511a, 511b, 511c, 511d, 511e, 및 511f)이 상위층들인 게이트 전극들(512a, 512b, 512c, 512d, 512e, 및 512f)과 배선들이 형성된다. 또한, 단자 영역에서, 제 1 도전층들이 하위층들이고, 제 2 도전층들이 상위층들인 단자 전극들이 형성된다.
다음으로, 제 2 레지스트 마스크들(507a ~ 507f)을 제거한 후, N-형 도전성을 부여하는 불순물 원소(예컨대, 인 또는 비소와 같은 주기 테이블에서 XV족 원소)를 게이트 전극들(512a ~ 512f)을 마스크들로서 사용하여 반도체층들(502 ~ 505)의 전체 표면에 첨가하는 제 1 도핑 처리를 수행한다. 제 1 도핑 처리는 이온 도핑 또는 이온 주입법으로 수행될 수 있다. 이온 도핑의 조건들은 1.5 × 1013 atoms/cm2의 도즈량(dose amount)과, 50 kV ~ 100 kV의 가속 전압을 포함한다. N-형 도전성을 부여하는 불순물 원소로는, 인(P)이나 비소(As)가 대표적으로 사용된다. 본 제 1 도핑 처리에서 게이트 절연막(506)을 통해 도핑이 수행됨으로써, 자기-정렬 방식으로 제 1 불순물 영역(513)(n-- 영역)을 형성한다.
이후, 제3 레지스트 마스크들(514a ~ 514d)을 형성한 후, N-형 도전성을 부여하는 고농도의 불순물 원소를 반도체층에 도핑하기 위해 제 2 도핑 처리를 한다. 제3 레지스트 마스크들(514a ~ 514d)은 화소 영역의 구동 TFT(P-채널)를 형성하기 위한 반도체층(502)의 채널 영역과 그 주변 영역, 구동 회로 영역의 스위칭 TFT(N-채널)를 형성하기 위한 반도체층(502)의 채널 영역과 그 주변 영역을 보호하도록 마련된다.
제 2 도핑 처리를 위한 이온 도핑 방법의 조건들은 1 × 1013/cm2 ~ 5 × 1015/cm2의 도즈량(dose amount)과, 60 kV ~ 100 kV의 가속 전압을 포함한다. 본 도핑 처리를 통해, 제 2 불순물 영역(n+ 영역)(515)과 제3 불순물 영역(n- 영역)(516)을 형성한다. 제 2 불순물 영역(515)은 게이트 절연막(506)을 통해 도핑되는 고농도의 N-형 불순물을 포함하고, 제3 불순물 영역(n-영역)(516)은 제 1 도전층(510)과 게이트 절연막(506)을 통한 도핑으로 형성되며, 제 1 도전층(510)과 중첩된다. 화소 영역의 N-채널 TFT는 마스크를 부분적으로 덮으며, 이에 따라 게이트 전극(제 1 도전층(510))과 중첩되지 않는 제 1 불순물 영역(n-- 영역)(516)이 채널 영역과 제 2 불순물 영역(515) 사이에 형성된다. 또한, 구동 회로 영역의 N-채널 TFT에서, 자기 정렬 방식으로 도핑이 수행되며, 이에 따라 제3 불순물 영역(516)과 제 2 불순물 영역(515) 사이의 경계가 제 1 도전층(510)의 단부에 거의 맞춰진다.
그후, 제3 레지스트 마스크들(514a ~ 514d)을 제거한 후, 제4 레지스트 마스크(517)를 새롭게 형성하고, 고농도의 P-형 도전성을 부여하는 불순물 원소(보론과 같은 주기 테이블의 XIII족 원소)를 반도체층에 도핑하기 위한 제3 도핑 처리를 수행한다. 제4 레지스트 마스크(517)는 화소 영역의 N-채널(스위칭) TFT를 형성하는 반도체층(503)의 채널 영역과 그 주변 영역, 구동 회로 영역의 N-채널 TFT를 형성하는 반도체층(504)의 채널 영역과 그 주변 영역을 보호하도록 마련된다.
제 3 도핑 처리를 통해, 고농도의 P-형 불순물을 함유하도록 게이트 절연막(506)을 통해 도핑된 제4 불순물 영역들(518, 519, 520, 521, 및 522)(p+ 영역들)과, 제 1 도전층(510)과 게이트 절연막(506)을 통해 도핑되고 제 1 도전층(510)과 중첩된 제5 불순물 영역들(523a, 523b, 524a, 524b, 525a, 및 525b)(p- 영역들)이 형성된다. 제4 불순물 영역들(518 ~ 522)과 제5 불순물 영역들(523a, 523b, 524a, 524b, 525a, 및 525b)은 이전의 제 1 도핑 처리에서 인(P)이 첨가된 영역들(n- 영역들)이다. 그러나, P-형 도전성을 부여하는 불순물 원소의 농도는 그의 1.5 ~ 3 배이다. 따라서, 영역들의 도전성 유형은 P-형이다.
또한, 제5 불순물 영역과 제 1 도전층(510a, 510b, 또는 51Of)에 중첩되는 제4 불순물 영역 사이의 각 경계는 제 1 도전층의 단부에 거의 맞춰진다. 구체적으로, 예를 들어, 제5 불순물 영역(523a)과 제4 불순물 영역(518) 사이의 경계는 제 1 도전층(510a)의 단부에 거의 맞춰진다. 또한, 제 2 도전층(511a, 511b, 또는 511f)과 중첩되는 채널영역과 제5 불순물 영역 사이의 경계는 제 2 도전층의 단부에 거의 맞춰진다. 구체적으로, 예를 들어 제5 불순물 영역(523a)과 채널 영역(526) 사이의 경계는 제 2 도전층(511a)의 단부에 거의 맞춰진다.
전술한 바와 같이, 제3 도핑 처리 후, 소스 영역(제4 불순물 영역(520)), 드레인 영역(제4 불순물 영역(518)), 및 고농도 불순물 영역(제4 불순물 영역(519)), 한 쌍의 LDD 영역들(제5 불순물 영역들(523a, 523b, 524a 및 524b)), 제 1 채널 영역(527), 및 본 발명의 TFT 구조를 가진 구동 TFT의 제 2 채널 영역(526)이 형성된다.
본 실시형태에서, 구동 TFT의 제 1 채널 영역(527)은 그의 채널 길이 L1이 제 2 채널 영역(526)의 채널 길이 L2 보다 길도록 형성된다. 또한, 채널 길이들 L1은 단지 단채널 효과를 일으키지 않는 길이를 갖도록 요구된다. 구체적으로, L1은 2 μm ~ 8 μm(일반적으로, 4 μm ~ 6 μm)의 범위인 것이 바람직할 수 있다. 또한 채널 길이 L2는 1 μm 이상이고, L1보다 0.5 μm 이상 더 짧다. 또한, 채널 폭은 1 μm ~ 50 μm(바람직하게는 5 μm ~ 30 μm)이 될 수 있다. 여기서, 채널 길이 L2는 3.5 μm이고, 채널 길이 L2는 1.5 μm이며, 채널 폭은 25 μm이다.
제 1 도전층들(511a 및 511b)의 크기(형상)는 제 1 채널 영역(111)의 채널 길이 L1과 제 2 채널 영역(112)의 L2 사이의 관계가 L1 ＞ L2(바람직하게는 3×L1 ≥5×L2, 더욱 바람직하게는 L1 ≥2×L2)이 되도록 설계될 필요가 있다.
다음으로, 제4 레지스트 마스크(517)를 제거한다. 상기 프로세스를 통해, N-형 또는 P-형 도전성 유형을 가진 불순물 영역들을 화소 영역과 구동 회로 영역에 형성된 TFT들의 반도체층들(502 ~ 505)에 부분적으로 형성한다.
다음으로 층간 절연막을 형성한다. 층간 절연막으로는 예컨대, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막과 같은 무기 절연막, 유기 수지막, 또는 실록산을 함유한 막을 사용할 수 있다. 그러한 절연막은 둘 이상의 층들을 포함하는 복수의 층들 또는 단일층에 사용될 수 있다. 실록산은 실리콘(Si)과 산소(O)의 결합으로부터 생성된 골격 구조를 갖는 재료이며, 여기서 적어도 수소를 함유하는 유기기(예컨대, 알킬기 또는 방향족 탄화수소)를 치환기로 사용한다. 플루오르기를 치환기로 사용할 수도 있다. 대안적으로, 적어도 수소와 플루오르기를 함유하는 유기기를 치환기로 사용할 수 있다. 또한, 무기막을 사용하여 무기 절연막을 형성하는 경우 스퍼터링, LPCVD, 또는 플라즈마 CVD 등을 사용하며, 실록산을 함유하는 유기막을 형성하는데 코팅 방법을 사용한다.
본 실시형태에서, 층간 절연막은 상이한 구성비를 가진 실리콘 산질화막들을 포함하는 3-층 구조를 갖는다. 제 1 층간 절연막(528a)으로서, 실리콘 산질화막(구성비: Si=32 %, 0=59 %, N=7 %, H=2 %)을 반응 가스로서 SiH4과 N2O를 사용하여 플라즈마 CVD에 의해 80 nm의 두께로 형성한다. 다음, 제 2 층간 절연막(528b)으로서, 실리콘 산질화막(구성비: Si=32 %, 0=27 %, N=24 %, H=17 %)을 반응 가스로서 SiH4, NH3, N2O를 사용하여 플라즈마 CVD를 통해 140 nm의 두께로 형성한다. 다음으로, 제3 층간 절연막(528c)에 대해, 실리콘 질산화막(구성비: Si=32 %, 0=59 %, N=7 %, H=2 %)을 반응 가스로서 SiH4, 및 N2O를 사용하여 플라즈마 CVD를 통해 670 nm의 두께로 형성한다. 본 실시형태에서, 층간 절연막은 3-층 구조의 적층 구조를 갖지만, 단일막이나 2-층 구조가 사용될 수 있음을 유의해야 한다. 대안적으로, 4 이상의 층들을 포함하는 적층 구조가 사용될 수도 있다. 또한, 제 1 층간 절연막(528a)의 막 두께는 50 nm ~ 150 nm(바람직하게는 70 nm ~ 100 nm)이고, 제 2 층간 절연막(528b)의 두께는 100 nm ~ 200 nm (바람직하게는 130 nm ~ 160 nm)이며, 제3 층간 절연막(528c)의 두께는 600 nm ~ 800 nm (바람직하게는 650 nm ~ 750 nm)이다.
연속하여, 제5 레지스트 마스크를 층간 절연막(제3 층간 절연막(528c)) 위에 형성하고, 반도체층들(502 ~ 505) 각각에 이르는 컨택트 홀들을 형성하도록 층간 절연막들(528a ~ 528c)을 선택적으로 에칭한다. 또한, 제5 레지스트 마스크를 제거한다.
다음으로, 금속막을 스퍼터링으로 적층한 후, 제6 레지스트 마스크를 형성한다. 적층한 금속막을 선택적으로 에칭함으로써, TFT들의 드레인 전극 또는 소스 전극으로 기능하는 전극들(529, 530, 531, 532, 533, 534, 535, 및 536)을 형성한다. 또한, 단자 영역에 단자 전극이 될 전극(560)을 동시에 형성한다. 본 실시형태에서, 금속막은 Ti 막, Al 막, 및 Ti 막의 3-층 구조를 갖는다. 구체적으로, 하나의 금속 스퍼터링 장치에 100 nm 두께의 Ti 막, 700 nm 두께의 Al 막, 및 100 nm 두께의 Ti 막을 차례로 형성한다. 금속막은 단일층 또는 두 개의 층들을 가질 수 있고, 대안적으로 4층 이상의 적층 구조가 사용될 수 있으며, 적층된 총 두께는 500 nm ~ 2 μm (바람직하게는 800 nm ~ 1 μm)일 수 있다는 것을 유의해야 한다. 여기서 형성된 전극(530)은 구동 TFT의 소스 전극이 되며, 전극(539)은 구동 TFT의 드레인 전극이 된다. 이후, 제6 레지스트 마스크를 제거한다.
전극을 형성하는 본 공정에서, 제6 레지스트 마스크는 네거티브 레지스트를 사용하여 형성할 수 있음을 유의해야 한다. 광, 전자들 또는 이온 에너지 방사가 조사되는 네거티브 레지스트의 영역(전극 패턴)은 경화되고, 현상(development) 후, 조사되지 않은 영역은 녹아서 제거된다. 구체적으로 노출된 영역은 레지스트 패턴(전극 패턴)으로 남겨진다. 따라서, 이물질이 원하는 않은 영역(예컨대, 화소 전극이 형성될 곳)에 있는 경우라도, 그러한 이물질 등으로 인해 에칭되지 않고 남겨진 금속막에서 결함들은 감소될 수 있다. 본 발명은 이에 한정되지 않으며, 포지티브 레지스트를 제6 레지스트 마스크를 사용하여 형성할 수 있음을 유의해야 한다.
상기 공정들을 통해, 화소 영역에 마련된 구동 TFT(537), 스위칭 TFT(538), 구동 회로 영역에 마련된 N-채널 TFT(539), 및 P-채널 TFT(540)가 하나의 기판 위에 제조된다. 본 실시형태에서는, 본 발명의 멀티게이트 구조를 가진 TFT를 구동 TFT(537)에 적용하였음을 유의해야 한다.
본 실시형태에서, 화소 영역에 형성된 구동 TFT(537)은 직렬로 접속된 두 개의 채널 영역들과 두 개의 게이트 전극들을 포함하는 P-채널 TFT이지만, 이에 한정되지 않으며, 대신 N-채널 TFT가 사용될 수 있다. 또한, 구동 TFT(537)에서, 제 1 채널 영역(527)은 전술한 바와 같이 제 2 채널 영역(526)보다 길다.
또한, 본 실시형태에서, 구동 TFT(537)은 게이트 전극과 중첩되는 LDD 영역을 가진 TFT이지만, 이에 한정되지 않으며, 대신 LDD 영역을 갖지 않은 TFT가 사용될 수 있다.
또한, 본 실시형태에서, 화소 영역에 마련된 스위칭 TFT(538)가 직렬로 접속된 두 개의 채널 영역들과 두 개의 게이트 전극들을 포함하는 N-채널 TFT이지만, 이에 한정되지 않으며, 대신 단일 게이트 TFT, 셋 이상의 게이트 전극들을 가진 멀티게이트 TFT가 사용될 수 있다. 또한, N-채널 TFT로 제한되지 않고 P-채널 TFT가 사용될 수 있다.
또한, 본 실시형태에서, 스위칭 TFT(538)은 게이트 전극과 중첩되지 않는 LDD 영역들을 가진 TFT이지만, 이에 한정되지 않고 LDD 영역을 갖지 않은 TFT가 사용될 수 있다.
또한, 구동 회로 영역(552)에 위치하는 N-채널 TFT(539)가 게이트 전극과 중첩되는 LDD 영역을 가진 N-채널 TFT이고, TFT(540)는 게이트 전극과 중첩되는 LDD 영역을 포함하는 P-채널 TFT이다. TFT들(539 및 540) 모두 단일-게이트 구조를 갖는다. 구동 회로 영역에서, N-채널 TFT(539)과 P-채널 TFT(540) 사이의 상보(complementary) 접속은 CMOS 회로가 구성될 수 있게 해주며, 다양한 종류의 회로들이 달성될 수 있게 해준다. 대안적으로, TFT들(539 및 540)은 필요하다면 멀티 게이트 TFT들일 수 있다.
이후, 제 1 전극(541)(유기 발광 소자의 애노드 또는 캐소드)을 형성한다. 또한, 후에 단자 전극이 될 전극(561)을 동시에 형성한다. 제 1 전극(541)으로서, 큰 일함수를 가진 재료 예컨대, 니켈(Ni), 텅스텐(W), 크롬(Cr), 백금(Pt), 아연(Zn), 주석(Sn), 인듐(In) 또는 몰리브덴(Mo) 중에서 선택된 원소 또는 주성분으로 금속 원소를 포함하는 합금 재료, 예컨대 질화티타늄(TiN), 티타늄 실리콘 질화물(TiSixNy), 텅스텐 실리사이드(WSix), 텅스텐 질화물(WNx), 텅스텐 실리사이드 질화물(WSixNy), 또는 니오븀 질화물(NbN)을 사용하여, 100 nm ~ 800 nm 범위의 전체 막두께를 가진 적층된 층들의 막 또는 단일층막을 형성할 수 있다.
구체적으로, 제 1 전극(541)과 전극(561)으로서, 광투과성 도전성 재료로 형성된 투명한 도전층이 사용될 수 있으며, 텅스텐 산화물을 함유하는 인듐 산화물, 텅스텐 산화물을 함유하는 인듐 아연 산화물, 티타늄 산화물을 함유하는 인듐 산화물, 또는 티타늄 산화물을 함유하는 인듐 주석 산화물 등이 사용될 수 있다. 물론, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 및 실리콘 산화물이 도핑된 인듐 주석 산화물(ITSO) 등이 사용될 수도 있다.
또한, 광투과성 도전성 재료 각각의 구성비의 예를 설명하기로 한다. 텅스텐 산화물을 함유하는 인듐 산화물의 구성비는 텅스텐 산화물은 1.0 wt %, 인듐 산화물은 99.0 wt % 일 수 있다. 텅스텐 산화물을 함유하는 인듐 아연 산화물의 구성비는 텅스텐 산화물은 1.0 wt %, 아연 산화물은 0.5 wt %, 인듐 산화물은 98.5 wt % 가 될 수 있다. 티타늄 산화물을 함유하는 인듐 산화물의 구성비는 티타늄 산화물이 1.0 wt % ~ 5.0 wt %, 인듐 산화물이 99.0 wt % ~ 95.0 wt %가 될 수 있다. 인듐 주석 산화물(ITO)의 구성비는 주석 산화물이 10.0 wt %, 인듐 산화물이 90.0 wt %이 될 수 있다. 인듐 아연 산화물(IZO)의 구성비는 아연 산화물이 10.7 wt %, 인듐 산화물이 89.3 wt %일 수 있다. 티타늄 산화물을 함유하는 인듐 주석 산화물의 구성비는 티타늄 산화물이 5.0 wt %, 주석 산화물이 10.0 wt %, 인듐 산화물이 85.0 wt 일 수 있다. 전술한 구성비는 예시일 뿐이며, 구성비의 비율은 적절히 설정될 수 있다.
이후, 절연막(예컨대, 유기 수지막)을 코팅에 의해 형성하고, 얻어진 절연막을 패턴처리하여 제 1 전극(541)의 단부를 덮는 절연체(542)(뱅크, 파티션, 배리어, 또는 임뱅크먼트(embankment)라 함)를 형성한다.
이후, 유기 화합물을 함유하는 층(543)을 증착, 코팅 등으로 형성한다.
유기 화합물을 함유하는 층(543)은 적층된 구조를 갖고, 유기 화합물을 함유하는 층(543) 중 하나의 층을 버퍼층으로 사용할 수 있다. 버퍼층은 유기 화합물과 무기 화합물을 함유하는 복합재료층이며, 무기 화합물은 유기 화합물에 대해 전자 수용성(accepting property)을 나타낸다. 버퍼층은 유기 화합물과 무기 화합물을 함유하는 복합재료층이며, 무기 화합물은 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물, 바나듐 산화물, 니오븀 산화물, 탄탈 산화물, 크롬 산화물, 몰리브덴 산화물, 텅스텐 산화물, 망간 산화물, 및/또는 레늄 산화물로 구성된 그룹 중에서 선택된 하나 이상을 갖는다. 버퍼층은 홀 수송 유기 화합물과 무기 화합물을 포함하는 복합 재료층이다.
예를 들어, 제 1 전극(541)과 제 2 전극 사이에 유기 화합물을 함유하는 적층(버퍼층과 유기 화합물층의 적층)을 마련하는 것이 바람직하다. 버퍼층은 금속 산화물(예컨대, 몰리브덴 산화물, 텅스텐 산화물, 또는 레늄 산화물), 및 유기 화합물(홀 수송 재료, 예컨대, 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]-비페닐(약칭: TPD), 4,4'-비스[N-(1-나프틸)-N-페닐아미노]-비페닐(약칭: α-NPD), 4,4'-비스{N-[4-(N,N-디-m-톨릴아미노)페닐]-N-페닐아미노}비페닐(약칭: DNTPD) 등)을 포함하는 복합층이다. 또한, 유기 화합물을 함유하는 층(543)으로서, 예를 들어, 트리스(8-키놀리놀라토)알루미늄(약칭: Alq3), 트리스(4-메틸-8-키놀리놀라토)알루미늄(약칭: Almq3), α-NPD 등이 사용될 수 있다. 또한 유기 화합물을 함유하는 층(543)으로서, 도펀트 재료를 포함할 수 있으며, 예컨대, N,N'-디메틸키나크리돈(약칭: DMQd), 쿠머린6, 루브렌 등이 사용될 수 있다. 제 1 전극과 제 2 전극 사이에 마련되는 층(543)은 저항 가열과 같은 증착으로 형성될 수 있다.
버퍼층의 막 두께를 조절함으로써, 제 1 전극(541)과 유기 화합물을 함유하는 층(543) 사이의 거리를 발광 효율을 향상시키도록 제어할 수 있다. 버퍼층의 막두께를 조절함으로써, 각 발광 소자로부터 선명한 발광색을 가진 우수한 영상들을 표시할 수 있는 저소비전력을 갖는 발광 장치가 달성될 수 있다.
이후, 제 2 전극(544)(유기 발광 소자의 캐소드 또는 애노드)을 형성한다. 제 2 전극(544)으로는, MgAg, MgIn, 또는 AlLi와 같은 합금 또는 투명 도전층(예컨대, ITO)이 사용된다.
이후, 보호층(545)을 마스크를 사용하여 증착 또는 스퍼터링으로 형성한다. 보호층(545)은 제 2 전극(544)을 보호한다. 광이 발광 소자로부터 보호층(545)을 통해 추출될 때, 보호층은 투명한 재료로 만드는 것이 바람직하다. 보호층(545)은 필요하지 않다면 설치될 필요가 없다.
이후, 발광 소자 즉, 발광 디스플레이 장치에 대해 실링(sealing)을 수행하기 위해 실링 재료(546)를 사용하여 실링(sealing) 기판(548)을 부착하며, 디스플레이 영역의 주변을 기판(500)과 실링 기판(548)을 실링을 수행하기 위해 실링 물질(546)로 둘러싼다. 본 실시형태에서, 실링 재료(546)는 단자 영역에 마련된다. 대안적으로 구동 회로 영역에 부분적으로 중첩되도록 마련될 수 있으며, 또는 디스플레이 영역의 주변을 둘러싸는 한 어떠한 방법으로 마련되어도 좋다. 실링 재료(546)로 둘러싸인 영역은 필러(filler)(547)로 채워짐을 유의해야 한다. 대안적으로 실링 재료(546)로 둘러싸인 영역은 건성 비활성 기체로 채워진다.
마지막으로, 이방성 도전층(549)을 사용하여 공지된 방법으로 단자 영역(553)의 단자 전극에 FPC(550)를 부착한다(도 7). 제 1 전극(541)에 대한 것과 마찬가지로 동일한 공정들에서 얻어진 전극(561)은 단자 전극의 상층으로 사용되고, 전극(561)은 소스 전극이나 드레인 전극과 동시에 형성된 전극(560)에 형성된다.
또한, 도 8은 화소 영역의 상면도이며, 도 8에서 파선 E-F에 따른 단면은 도 7의 화소 영역의 구동 TFT(537)의 단면 구조에 상응한다. 또한, 도 8의 파선 M-L에 따른 단면은 도 7의 화소 영역의 스위칭 TFT(538)의 단면 구조에 상응한다. 도 8에서 참조 번호(680)로 표기되는 실선은 절연체(542)의 테두리를 나타낸다. 제 2 도전층만이 도 8에 도시되어 있고, 제 1 도전층은 도면에 도시하지 않았음을 유의해야 한다. 도 7 및 8은 본 발명의 발광 장치의 예들을 도시하고 있으며, 배선 등은 레이아웃에 따라 수정된다.
상기 공정들을 통해 화소 영역(551), 구동 회로 영역(552), 및 단자 영역(553)이 하나의 기판 위에 형성될 수 있다.
본 실시형태에서, 화소 영역의 스위칭 TFT(538)과 구동 TFT(537)는 멀티게이트 구조를 갖는다.
또한, 발광 장치의 한쪽 또는 양쪽이 발광 디스플레이 표면들일 수 있다. 제 1 전극(541)과 제 2 전극(544)이 투명한 도전층들을 사용하여 형성될 때, 발광소자로부터의 광은 기판(500)과 실링 기판(548) 모두를 통해 통과하며, 양쪽으로부터 추출된다. 이 경우, 실링 기판(548)과 필러(547)로는 투명한 재료들을 사용하는 것이 바람직하다.
제 2 전극(544)이 금속막으로 형성되고, 제 1 전극(541)이 투명 도전층으로 형성될 때, 발광 소자로부터의 광을 한쪽으로부터 광이 추출될 기판(500)에만 전달된다. 즉, 하부 발광식(bottom emission type)으로 마련된다. 이 경우, 실링 기판(548) 또는 필러(547)에 대해 투명 재료를 사용할 필요는 없다.
또한, 제 1 전극(541)은 금속막을 사용하여 형성되고, 제 2 전극(544)은 투명 도전층으로 구성되며, 발광 소자로부터의 광을 한쪽으로부터 광이 추출될 실링 기판(548)에 전달하는 구조, 즉, 상부 발광식(top emission type)으로 마련된다. 이 경우, 기판(500)에 대해서는 투명 재료를 사용할 필요가 없다.
또한, 제 1 전극(541)과 제 2 전극(544)에 대한 재료들은 일 함수를 고려하여 선택될 필요가 있다. 제 1 전극(541)과 제 2 전극(544) 양자는 화소 구조에 따라서 애노드 또는 캐소드로 기능할 수 있다. 구동 TFT(537)의 극성이 P-채널 유형일 때, 제 1 전극(541)과 제 2 전극(544)은 각각 애노드 및 캐소드인 것이 바람직하다. 대안적으로, 구동 TFT(537)의 극성이 N-채널 유형일 때, 제 1 전극(541)과 제 2 전극(544)은 각각 캐소드와 애노드인 것이 바람직하다.
또한, 풀 컬러 디스플레이의 경우에 대해서, 도 9는 본 실시형태에 따른 화소 영역의 등가 회로도를 나타낸다. 도 9에서 TFT들(938 및 937)은 각각 스위칭 TFT(538)와 TFT(537)에 상응한다. TFT(938)는 게이트 배선(901)과 소스 배선(902)의 교차점 부근에 위치한다. 빨강색을 디스플레이하기 위한 화소에서, 빨강 발광을 생성하는 발광 소자(903R)는 TFT(937)의 드레인 영역에 접속되고, 애노드 쪽 전원선(R)(904R)은 그 소스 영역에 마련된다. 또한, 캐소드 쪽 전원선(904R)은 발광 소자(903R)에 마련된다. 또한, 녹색을 디스플레이하기 위한 화소에서, 녹색 발광을 생성하는 발광 소자(903G)는 TFT(937)의 드레인 영역에 접속되고, 애노드 쪽 전원선(G)(904G)은 그 소스 영역에 마련된다. 또한, 파랑색을 디스플레이하기 위한 화소에서, 파랑 발광을 생성하는 발광 소자(903B)는 TFT(937)의 드레인 영역에 접속되고, 애노드 쪽 전원선(B)(904B)은 그 소스 영역에 마련된다. 상이한 색상들에 대한 각 화소에는 EL 재료들에 따라서 상이한 전압들이 인가된다.
또한, 발광 장치에서, 스크린 디스플레이의 구동 방법은 특별히 한정되지 않 으며, 예컨대, 도트 시퀀셜 구동 방법, 라인 시퀀셜 구동 방법, 필드 시퀀셜 구동 방법 등이 사용될 수 있다. 대표적으로, 라인 시퀀셜 구동 방법을 채용하는 동안, 시간 그레이-스케일 구동 방법이나 영역 그레이-스케일 구동 방법이 적절히 사용될 수 있다. 또한, 발광 장치의 소스선들에 입력되는 이미지 신호들은 아날로그 신호들이나 디지털 신호들일 수 있으며, 구동 회로 등은 이미지 신호들에 따라 적절히 설계될 수 있다.
또한, 디지털 비디오 신호들을 사용하는 발광 장치에서, 화소에 입력되는 비디오 신호는 정전압(constant voltage (CV)) 또는 정전류(constant current (CC))를 갖는다. 비디오 신호가 정전압(CV)을 갖는 경우, 발광 소자에 인가되는 신호는 정전압(CVCV) 또는 정전류(CVCC)를 갖는다. 또한, 비디오 신호가 정전류(CC)를 갖는 경우, 발광 소자에 인가되는 신호는 정전압(CCCV) 또는 정전류(CCCC)를 갖는다.
또한, 발광 장치에는, 정전기 고장을 방지하기 위한 보호회로(예컨대, 보호 다이오드)를 설치할 수 있다.
전술한 바와 같이, 멀티게이트 구조를 갖는 P-채널 TFT가 발광 장치의 구동 TFT(537)에 적용될 때, 구동 TFT(537)의 특성 결함들(구체적으로, Id-Vg 곡선의 상승부에서 발생하는 노트-형(knot-like) 특성 결함들)이 방지될 수 있다. 따라서, 발광 장치의 "검정 블러링 현상(black blurring phenomenon)"이 감소될 수 있다. "검정 블러링 현상"은 검정색을 표시하기 위한 영역(전류가 공급되지 않는)에 전류가 흘러서 광이 방출되는 현상을 포함한다. "검정 블러링 현상"이 발광 장치에서 발생할 때, 검정은 디스플레이 영역에서 적절히 표시되지 않는다. 따라서, 색 콘트 라스트, 계조표현, 및 색 재현성이 전부 상당히 영향받으며, 정확한 이미지 재현을 달성하기 어렵다. 본 명세서에 개시된 멀티게이트 구조를 가진 TFT를 사용함으로써, 발광 장치에서 색 콘트라스트, 계조표현, 및 색 재현성을 향상할 수 있다.
실시형태 5
본 실시형태에서는 도 10을 참조하여 또 다른 발광 장치 및 그 제조 방법의 예들을 설명할 것이다. 본 실시형태는 도 6C에 도시된 상태까지의 공정들을 포함하는 실시형태 4와 동일한 구조 및 제조 방법을 가짐을 유의해야 하며, 이에 관한 설명은 생략할 것이다.
도 10에서, 소스 전극들이나 드레인 전극들로 기능하는 전극들(529 ~ 536)은 반도체층들(502 ~ 505)과 전기적으로 접속되며, 그들 간에는 층간 절연막들(528a ~ 528c)이 있으며, 단자 전극이 될 전극(560)이 형성된다.
다음, 제4 층간 절연막(700)을 제3 층간 절연막(528c)과 전극들(529 ~ 536, 및 560) 위에 형성한다. 제4 층간 절연막(700)에 대해서는, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막과 같은 무기 절연막을 사용할 수 있으며, 절연막들의 복수의 층들 또는 단일층이 형성될 수 있다. 또한, 이 무기 절연막을 형성하는 방법으로는 스퍼터링, LPCVD, 플라즈마 CVD 등이 사용될 수 있다.
본 실시형태에서, 제4 층간 절연막(700)은 플라즈마 CVD에 의해 100 nm ~ 150 nm 두께를 가진 무기 절연막으로 형성된다. 제4 층간 절연막(700)은 50 nm ~ 500 nm (바람직하게는 100 nm ~ 300 nm)의 두께로 형성된다. 제4 층간 절연막(700)을 도 10에 도시된 얇은 무기 절연막으로 형성할 때, 배선을 형성할 때 발생하는 잔류물 또는 배선으로 인한 단차(step)가 덮힐 수 있기 때문에, 단락을 방지할 수 있다. 따라서, 발광 장치의 신뢰성을 향상시킬 수 있다.
다음, 레지스트 마스크를 제4 층간 절연막(700) 위에 형성하며, 드레인 전극(529)에 이르는 컨택트 홀들을 형성하도록 선택적인 에칭을 실시하여 구동 TFT의 전극(560)을 형성한다. 이후 레지스트 마스크를 제거한다.
다음, 단자 전극이 될 전극(561)과 제 1 전극(541)을 형성한다. 이후의 발광 장치의 제조 방법 및 구조는 실시형태 4와 동일하다.
또한, 본 실시형태에서, 실링 재료(746)는 구동 회로 영역과 부분적으로 중첩하도록 설치한다. 실링 재료(746)로 둘러싸인 영역은 필러로 채워질 수 있으며, 또는 건식 비활성 기체로 채워질 수 있다. 실링 재료(746)는 디스플레이 영역의 주변을 둘러싸도록 설치될 수 있으며, 또는 단자 영역에만 설치될 수 있음을 주의해야 한다.
본 실시형태와 같이 제4 층간 절연막(700)을 형성할 때, 구동 회로부의 TFT들, 배선들 등이 노출되는 것을 방지할 수 있고 보호될 수 있다.
실시형태 6
본 실시형태에서는 도 11을 참조하여 또 다른 발광 장치와 그 제조방법의 예들을 설명할 것이다. 본 실시형태는 제 2 절연막의 제조 방법과 구조를 제외하고는 실시형태 5와 동일하며, 이에 관한 설명이 생략됨을 유의해야 한다. 본 실시형태에서는 화소 영역만 설명할 것이다.
도 11에서, 소스 전극들 또는 드레인 전극들로 기능하는 전극들(529 ~ 536) 은 반도체층들(502 ~ 505)과 전기적으로 접속되며, 이들 간에 층간 절연막들(528a ~ 528c)이 형성된다.
다음, 제4 층간 절연막과 제5 층간 절연막을 제3 층간 절연막(528c)과 전극들(529 ~ 532) 위에 형성한다. 제4 층간 절연막(800)으로서는 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막과 같은 무기 절연막이 사용될 수 있다. 이 무기 절연막은 스퍼터링, LPCVD, 플라즈마 CVD 등으로 형성될 수 있다. 또한, 제4 층간 절연막(800)으로는 복수의 무기 절연막들이 사용될 수 있다.
다음, 제5 층간 절연막(801)으로는, 실록산을 함유한 막, 낮은 유전상수를 갖는 유기 수지막(감광성 또는 비감광성 유기 수지막) 등이 사용될 수 있고, 막은 코팅 방법으로 형성될 수 있다. 실록산은 실리콘(Si)과 산소(O)의 결합으로 형성된 골격 구조를 갖는 재료이며, 여기서 수소를 포함하는 유기기(예컨대, 알킬기 또는 방향족 탄화수소)를 치환기로 사용한다. 플루오르기를 치환기로 사용할 수도 있다. 대안적으로, 유기기와 플루오르기를 치환기들로 사용할 수도 있다.
제5 층간 절연막(501)은 화소 영역에만 설치한다. 따라서, 제4 층간 절연막(800)만 구동 회로영역과 단자 영역에 설치된다. 따라서, 구동 회로 영역과 단자 영역의 구조는 도 10과 동일하다(실시형태 4).
본 실시형태에서, 제4 층간 절연막(800)으로 실리콘 산질화막을 플라즈마 CVD를 통해 100 nm ~ 150 nm 두께로 형성한다. 제5 층간 절연막(801)으로서 실록산을 함유하는 막을 코팅 방법으로 800 nm 두께로 형성한다. 제4 층간 절연막의 두께는 50 nm ~ 500 nm (바람직하게는 100 nm ~ 300 nm)로 형성될 수 있음을 유의해야 한다. 또한, 제5 층간 절연막(801)의 두께는 500 nm ~ 1 μm (바람직하게는 700 nm ~ 900 nm)이 될 수 있다.
다음, 레지스트 마시크를 제5 층간 절연막(801) 위에 형성하고, 드레인 전극(529)에 이르는 컨택트 홀을 형성하도록 선택적인 에칭을 실시하여 구동 TFT의 전극(560)을 형성한다. 이후, 레지스트 마스크를 제거한다.
다음, 제 1 전극(541)을 형성한다. 이후의 발광 장치의 제조 방법 및 구조는 실시형태 4 및 실시형태 5와 동일하다.
본 실시형태에서와 같이 제5 층간 절연막(801)을 실록산을 함유한 막 또는 유기 수지막으로 형성할 때, TFT로 인한 단차(step)를 감소시킬 수 있다. 유기 화합물을 함유한 층(543)은 극도로 얇기 때문에, 단차(step)로 인한 발광 결함이 생길 수 있다. 따라서, 가능한 한 평평한 표면에 층(543)을 갖는 유기 화합물을 형성하도록 미리 제 1 전극(541)을 평탄화하는 것이 매우 효과적이다.
실시형태 7
이하, 도 12A 및 12B를 참조하여 발광 디스플레이 패널을 구동하기 위한 구동 IC 또는 FPC의 탑재의 예들을 설명할 것이다.
도 12A에 도시된 그림은 4 개의 단자 영역들(1008)에 부착된 FPC들(1009)을 갖는 발광 장치의 상면도의 예를 도시한다. 발광 소자들과 TFT들을 포함하는 화소 영역(1002), TFT들을 포함하는 게이트 구동 회로(1003), 및 TFT들을 포함하는 제 1 구동 회로(1001)를 기판(1010) 위에 형성한다. TFT들의 액티브층들은 결정질 구조들을 갖는 반도체막들로 구성되고, 이 회로들은 하나의 기판상에 형성된다. 따라서, 시스템-온-패널을 달성하는 EL 디스플레이 패널이 제조될 수 있다.
기판(1010)은 컨택트 부분들을 제외하고는 보호막으로 덮이고, 광촉매 기능이 있는 재료를 함유한 베이스층을 보호막 상에 설치한다.
또한, 화소 영역에 삽입되도록 두 부분에 설치된 커넥션 영역들(1007)은 하부 배선에 접촉될 발광 소자들의 제 2 전극(캐소드)을 형성하기 위해 마련된다. 발광 소자들의 제 1 전극들(애노드들)은 화소 영역에 설치된 TFT들과 전기적으로 접속됨을 유의해야 한다.
또한, 실링 기판(1004)은 화소 영역과 구동 회로들을 둘러싸는 실링 재료(1005)와 실링재료에 의해 둘러싸인 필러에 의해 기판(1010)에 고정된다. 대안적으로, 필러는 투명 건조제를 함유할 수 있다. 대안적으로, 건조제는 화소 영역과 중첩되지 않는 영역에 설치될 수 있다.
본 실시형태에서, 실링 재료(1005)는 TFT를 포함하는 게이트 구동 회로(1003)와 부분적으로 중첩되도록 설치되지만, 디스플레이 영역의 주변만을 둘러쌀 필요가 있음을 유의해야 한다. 구체적으로 실링 재료(1005)는 게이트 구동 회로(1003)와 중첩되지 않도록 설치될 수도 있다.
또한, 도 12A에 도시된 구조는 상대적으로 대형(예컨대, 대각선으로 4.3 인치) 발광 장치에 선호되는 예를 도시하고 있으나, 도 12B는 좁은 회로 프레임을 갖는 소형 발광 장치(예컨대, 대각선으로 1.5 인치)에 선호되는 COG 방법을 채용한 예를 도시한다.
도 12B에서, 구동 IC(1101)가 기판(1110)에 설치되고, FPC(1309)는 구동 IC를 넘어서 위치하는 단자 영역(1308)에 실장된다. 실장되는 구동 IC(1101)에 대한 것으로서, 생산성 향상의 측면에서 한변이 300 mm ~ 1000 mm 이상인 직사각형 기판상에 복수의 구동 IC들을 형성하는 것이 바람직하다. 즉, 구동 회로 영역과 입/출력 단자를 하나의 유닛으로서 각각 포함하는 복수의 회로 패턴들을 기판상에 형성할 수 있어서 결국 개별적으로 단일의 구동 IC들로 분리될 수 있다. 구동 IC의 긴쪽의 길이에 대해서는, 구동 IC는 화소 피치와 화소 영역의 한쪽의 길이를 고려하여 긴쪽은 15 mm ~ 80 mm, 짧은 쪽은 1 mm ~ 6 mm 을 갖는 직사각형 모양을 갖도록 형성하거나, 긴쪽이 화소 영역의 한쪽과 동일한 길이를 갖거나 각 구동 회로의 한쪽과 화소 영역의 한쪽을 더한 길이를 갖도록 형성할 수 있다.
바깥쪽 치수에 대해서, 구동 IC는 긴쪽의 길이에서 IC 칩보다 유리하며, 긴 쪽이 15 mm ~ 80 mm를 갖도록 형성되는 구동 IC들의 사용은 IC칩들을 사용하는 경우보다 화소 영역들에 대응하여 탑재하는 구동 IC들의 수가 적게 필요하며, 제조의 생산량이 이에 따라 향상될 수 있다. 또한, 구동 IC들을 유리 기판에 형성할 때, 구동 IC들이 모체로서 사용되는 기판의 형상에 의해 제한되지 않기 때문에 생산성이 떨어지지 않는다. 이것은 원형의 실리콘 웨이퍼로부터 IC 칩들을 얻는 경우와 비교할 때 큰 장점을 갖는다.
대안적으로, TAB 방법이 채용될 수 있으며, 이 경우 구동 IC들은 부착될 복수의 테이프들에 탑재될 수 있다. COG 방법의 경우와 동일한 방법으로, 단일의 구동 IC가 단일의 테이프에 탑재될 수 있으며, 이 경우 강도의 측면에서 구동 IC를 고정시키기 위해 금속 조각 등을 부착하는 것이 바람직하다.
또한, 화소 영역(1102)과 구동 IC(1101) 사이에 설치된 커넥션 영역(1107)은 발광 소자들의 제 2 전극들이 하부 배선에 접하도록 설치된다. 발광 소자들의 제 1 전극들은 화소 영역에 설치된 TFT들과 전기적으로 접속됨을 유의해야 한다.
또한, 실링 기판(1104)을 화소 영역(1102)을 둘러싸는 실링 재료(1105)와 실링 재료에 의해 둘러싸인 필러로 기판(1110)에 고정한다.
비정질 반도체막을 화소 영역에 TFT들의 액티브 층들로 사용할 때, 동일한 기판상에 구동 회로를 형성하는 것이 어렵기 때문에, 도 12B의 구성은 대형 사이즈의 경우에도 채용한다.
또한, 비정질 반도체막을 화소 영역에 TFT의 액티브 층으로 사용하는 경우, 동일한 기판상에 구동 회로를 형성하는 것이 어렵기 때문에, 도 12B의 구성은 대형 기판의 경우에도 사용된다.
여기서, 커넥션 영역(1007)을 도 13을 참조하여 설명할 것이다. 커넥션 영역(1007) 이외의 다른 구성들은 실시형태 4, 실시형태 5, 또는 실시형태 6과 동일하기 때문에, 이에 관한 설명은 생략한다.
도 13에서, 도전층(1301)을 커넥션 영역(1007)에 게이트 전극(512a ~ 512d)과 동일한 재료로 형성한다.
다음, 층간 절연막들(528a ~ 528c)을 형성한 후, 배선(1302)을 소스 전극들 또는 드레인 전극들로 기능하는 전극들(529 ~ 532)과 동일한 재료로 형성한다.
다음, 제4 층간 절연막(1303)을 제3 층간 절연막(528c)과 배선(1302) 위에 형성한다. 제4 층간 절연막(1303)으로는 실리콘 산화막, 실리콘 질화막, 또는 실리 콘 산질화막과 같은 무기 절연막을 사용할 수 있으며, 그러한 절연막들의 복수층들 또는 단일층을 사용할 수 있다. 또한, 무기 절연막을 형성하는 방법으로는 스퍼터링, LPCVD, 플라즈마 CVD 등을 사용할 수 있다. 또한, 적층 구조를 갖기 위해 코팅 방법으로 실록산을 함유한 막 또는 낮은 유전상수를 갖는 유기 수지막을 무기 절연막 위에 형성한다. 제4 층간 절연막(1303)은 필요하지 않다면 설치할 필요가 없다.
다음, 레지스트 마스크를 제4 층간 절연막(1303) 위에 형성하고, 배선에 이르는 컨택트 홀들을 형성하도록 선택적인 에칭을 실시한다. 이후, 레지스트 마스크를 제거한다.
다음, 제 1 전극을 화소 영역에 형성한 후, 코팅 방법으로 절연막(예컨대, 유기 수지막)을 형성하고, 제 1 전극(541)의 단부를 덮는 절연체(1304)(뱅크, 격벽, 마운드 등이라 함)를 형성하도록 얻은 절연막을 패턴 처리한다. 이때, 배선(1302)이 드러나도록 절연막을 패턴처리 한다.
다음, 유기 화합물을 함유하는 층(543)을 화소 영역에 형성한 후, 제 2 전극(1305)을 형성한다. 이때, 배선(1302)과 제 2 전극(1305)은 커넥션 영역(1007)과 전기적으로 접속(접촉)한다. 제 2 전극(1305)으로는, MgAg, MgIn, 또는 AlLi와 같은 합금 또는 투명 도전층(ITO 등)을 사용할 수 있다.
다음, 보호층(1306)을 제 2 전극(1305) 위에 형성한다. 보호층(1306)을 통하여 발광 장치의 광을 얻는 경우, 제 2 전극은 투명 재료로 형성하는 것이 바람직하다. 보호층(1306)은 만약 필요하지 않다면 설치할 필요가 없음을 유의해야 한다. 발광 장치의 제조 방법 및 구조는 실시형태 4, 실시형태 5, 또는 실시형태 6과 동일하다.
커넥션 영역(1107)은 커넥션 영역(1007)과 유사함을 또한 유의해야 한다.
디스플레이 장치로서 여기서는 액티브 매트릭스 발광 장치의 예를 도시하였으나, 본 발명은 본래 액티브 매트릭스 액정 디스플레이 장치에 적용될 수 있다. 액티브 매트릭스 액정 디스플레이 장치에서, 디스플레이 패턴들은 매트릭스로 배열된 구동 화소 전극들에 의해 스크린상에 형성된다. 구체적으로, 선택된 화소 전극과 화소 전극에 대응하는 카운터 전극 사이에 전압을 인가함으로써, 소자 기판상에 설치된 화소 전극과 카운터 기판상에 설치된 카운터 전극 사이에 배치된 액정 층이 광학적으로 변화되고, 이 광학적 변화를 뷰어들이 디스플레이 패턴들로 인식한다. 카운터 기판과 소자 기판은 균일하게 떨어져 있고, 그 공간은 액정 재료로 채워진다. 액정 재료로는, 그곳에 혼합된 버블들을 방지하기 위해 감압 하에 폐쇄된 패턴을 형성하도록 실링 재료에 액정을 떨어뜨리고, 양 기판들을 부착하는 방법이 사용되거나, 개구를 가진 실링 패턴을 설치하고, TFT 기판을 부착한 후 모세관 현상에 의해 액정을 도입하는 딥(dip) 방법(펌핑 방법)이 사용될 수 있다.
또한, 본 발명은 컬러 필터들을 사용하지 않고 광학 셔터들을 사용하여 고속으로 RGB 플래시의 삼원색들에 대해 백라이트 소스들을 만들어내는 필드 시퀀셜 구동 방법을 사용하는 액정 디스플레이 장치에 적용할 수도 있다.
전술한 바와 같이, 실시형태 1 내지 4의 임의의 제조 방법 또는 구조를 사용하여 다양한 전자 기기들을 완성할 수 있다.
실시형태 8
본 발명에 따른 반도체 장치들과 전자 기기들은 비디오 카메라 또는 디지털 카메라와 같은 카메라, 고글-형 디스플레이(헤드 탑재 디스플레이), 네비게이션 시스템, 사운드 재생 시스템(예컨대, 카오디오 시스템, 오디오 컴포넌트들), 랩탑 퍼스널 컴퓨터, 게임기, PDA(personal digital assistant)(예컨대, 휴대용 컴퓨터, 셀룰러 폰, 휴대용 게임기, 또는 전자북), 기록 매체에 설치된 이미지 재생 시스템(구체적으로, DVD와 같은 기록 매체의 컨텐트를 재생할 수 있고 이미지를 디스플레이 할 수 있는 디스플레이가 설치된 시스템)을 포함한다. 도 14A 내지 14D 및 도 15는 이들 전자 기기들의 특정 예들을 도시하고 있다.
도 14A는 본체(2101), 디스플레이 영역(2102), 이미지부, 조작 키들(2104), 셔터(2106) 등을 포함하는 디지털 카메라이다. 도 14A는 디스플레이 영역(2102)에 보여지는 디지털 카메라의 그림이며, 이미지부는 도시하지 않았다.
또한, 본 발명의 디지털 카메라에 대해서, 이미지 신호들, 오디오 신호들 등의 신호들이 안테나(2105)로부터 수신된다. 따라서, 디스플레이 영역(2102)이 TV 수신기 등의 디스플레이 매체로 동작할 수 있다. 디스플레이 영역(2102)이 TV 장치와 같은 디스플레이 매체로 사용되는 경우, 스피커, 조작 스위치들 등은 적절히 설치될 수 있다. 본 발명은 고화질 디스플레이 영역을 가진 신뢰성 높은 디지털 카메라를 달성할 수 있게 해준다.
도 14B는 본체(2201), 하우징(2202), 디스플레이 영역(2203), 키보드(2204), 외부 접속 포트(2205), 포인팅 마우스(2206) 등을 포함하는 랩탑 퍼스널 컴퓨터이다. 본 발명은 고화질 디스플레이 영역을 가진 신뢰성 높은 랩탑 퍼스널 컴퓨터를 달성할 수 있게 해준다.
도 14C는 기록 매체가 설치된 휴대용 이미지 재생 시스템(구체적으로 DVD 재생 시스템)으로서, 이는 본체(2401), 하우징(2402), 디스플레이 영역 A(2403), 디스플레이 영역 B(2405), 기록 매체(예컨대 DVD) 판독부(2405), 조작 키(2406), 스피커부(2407) 등을 포함한다. 디스플레이 영역 A(2403)은 이미지 정보를 주로 표시하고, 디스플레이 영역 B는 주로 문자 정보를 표시한다. 기록 매체가 설치된 이미지 재생 시스템은 홈 게임기를 포함함을 유의해야 한다. 본 발명은 고화질 디스플레이 영역을 가진 신뢰성 높은 이미지 재생 시스템을 달성할 수 있게 해준다.
도 14D는 하우징(2401), 지지부(2402), 디스플레이 영역(2403), 스피커(2404), 비디오 입력 단자(2405) 등을 포함하는 디스플레이 장치가다. 이 디스플레이 장치는 디스플레이 영역(2403)과 구동 회로에 대해 전술한 실시형태들의 제조 방법에 따라 형성된 TFT들을 사용하여 제조되었다. 디스플레이 장치는 액정 디스플레이 장치와 발광 장치를 포함하고, 구체적으로 컴퓨터들과 같은 정보를 디스플레이하기 위한, TV들을 수신하기 위한, 광고들을 디스플레이하기 위한 것과 같은 디스플레이 장치들 모두를 포함함을 유의해야 한다. 본 발명은 고화질 디스플레이 영역을 갖는, 특히 14 인치 ~ 50 인치의 대형 스크린을 가진 대형 디스플레이 장치를 갖는 신뢰성 높은 디스플레이 장치를 달성할 수 있게 해준다.
도 15에 도시된 셀룰러 폰은 조작 스위치들(3004), 마이크(3005) 등이 설치된 본체(a), 디스플레이 패널(a)(3008), 디스플레이 패널(b)(2009), 스피커(3006) 등이 설치된 본체(b)를 가지며, 이들은 개폐 가능하도록 하는 힌지(3010)와 연결된다. 디스플레이 패널(a)(3008)과 디스플레이 패널(b)(3009)은 회로 기판(3007)과 함께 본체(b)(3002)의 하우징(3003)에 들어간다. 디스플레이 패널(a)(3008)과 디스플레이 패널(b)(3009)의 화소 영역들은 하우징(3003)에서 형성되는 오픈창에서 볼 수 있게 배치된다.
디스플레이 패널(a)(3008)과 디스플레이 패널(b)(3009)의 명세들, 예컨대 화소들의 수는 셀룰러 폰(3000)의 기능들에 따라 적절히 설정될 수 있다. 예를 들어, 디스플레이 패널(a)(3008)과 디스플레이 패널(b)(3009)은 각각 메인 스크린과 서브-스크린으로 조합될 수 있다.
또한, 이미지 신호들 또는 오디오 신호들 등의 신호들이 안테나(3011)로부터 수신된다. 이에 따라 디스플레이 패널(b)(3008)은 TV 수신기 등의 디스플레이 매체로 동작할 수 있다.
본 발명은 고화질 디스플레이 영역을 가진 신뢰성 높은 PDA를 달성할 수 있게 해준다.
본 실시형태에 따른 셀룰러 폰은 그 어플리케이션들과 기능들에 따라 다양한 형태로 변경될 수 있다. 예를 들어, 카메라가 있는 셀룰러 폰은 힌지부(3010)에 이미지 센서를 통합하여 만들 수 있다. 또한, 조작 스위치들(3004), 디스플레이 패널(a)(3008), 및 디스플레이 패널(b)(3009)은 하나의 하우징에 실장되어, 전술한 효과들이 달성될 수 있다. 또한, 본 실시형태를 복수의 디스플레이 영역들이 설치된 PDA에 적용할 때, 유사한 효과들이 얻어질 수 있다.
전술한 바와 같이, 본 발명을 실시함으로써 즉, 실시형태 1 내지 5 중 어느 하나의 제조 방법 또는 구조를 사용하여 다양한 전자 기기들을 완성할 수 있다.
실시예 1
본 실시형태에서, TFT들의 특성들을 비교한다. TFT들 중 하나는 본 발명의 멀티게이트 구조를 갖는다. 구체적으로, 소스 영역, 드레인 영역, 고농도 불순물 영역, 소스 영역과 고농도 불순물 영역 사이에 형성된 제 1 채널 영역, 및 제 1 채널 영역보다 더 긴 채널 길이를 갖고 고농도 불순물 영역과 드레인 영역 사이에 형성된 제 2 채널 영역을 포함하는 반도체막을 갖는 TFT(이하, A-유형)를 갖는다. A-유형의 TFT에서, 제 1 게이트 전극과 제 2 게이트 전극은 각각 제 1 채널 영역과 제 2 채널 영역과 중첩된다. 제 1 및 제 2 전극들은 서로 전기적으로 접속된다. TFT들 중 다른 하나는 제 1 채널 영역과 제 2 채널 영역의 길이가 동일한 A-유형의 TFT과 상이한 TFT(이하, B-유형)이지만, 다른 구조들은 A-유형의 TFT와 유사하다. TFT들 중 다른 하나는 제 1 채널 영역이 제 2 채널 영역의 채널 길이보다 짧은 A-유형의 TFT와 상이한 TFT(이하, C-유형)이지만, 다른 구조들은 A-유형의 TFT와 유사하다.
상기 A-유형, B-유형, 및 C-유형의 멀티게이트 P-채널 TFT들에 대해서, 파라미터들은 이하에 설명된 바와 같이 설정되었으며, 게이트 전압에 대한 의존 드레인 전류가 측정되었다.
A-유형의 TFT는 두 개의 게이트 전극들과 두 개의 채널 영역들이 직렬로 접속된 멀티게이트 P-채널 TFT를 갖는다. A-유형의 멀티게이트 TFT의 제 1 채널 영역은 3.2 μm의 채널 길이 L1을 갖고, 그의 제 2 채널 영역은 1.5 μm의 채널 길이 L2를 갖는다.
B-유형의 TFT는 두 개의 게이트 전극들과 두 개의 채널 영역들이 직렬로 접속된 멀티게이트 P-채널 TFT를 갖는다. B-유형의 멀티게이트 TFT의 제 1 채널 영역은 2.4 μm의 채널 길이 L1을 갖고, 그의 제 2 채널 영역은 2.4 μm의 채널 길이 L2를 갖는다. 따라서, 두 개의 채널 영역들은 동일한 채널 길이를 갖는다.
C-유형의 TFT는 두 개의 게이트 전극들과 두 개의 채널 영역들이 직렬로 접속된 멀티게이트 P-채널 TFT를 갖는다. C-유형의 멀티게이트 TFT의 제 1 채널 영역은 1.5 μm의 채널 길이 L1을 갖고, 그의 제 2 채널 영역은 3.2 μm의 채널 길이 L2를 갖는다.
상기 이외에, 게이트 절연막들, 채널 영역들, 및 드레인 전압은 하기와 같이 상기 A-유형 ~ C-유형의 TFT들의 공통 파라미터들로서 설정되었다. 게이트 절연막은 실리콘 산화막이었고, 막두께는 110 nm 였으며, 실리콘막은 드레인 전압(Vd) -12 V에 채널폭(W)이 23.7 μm를 가진 제 1 채널 영역과 제 2 채널 영역의 각각에 대해 사용되었다.
도 16에서, A-유형, B-유형, 및 C-유형의 멀티게이트 구조를 가진 TFT들에 대해, 게이트 전압에 대한 드레인 전류의 의존이 측정되었다. 이하, 얻은 드레인 전류(Id) - 게이트 전압(Vg) 특성을 Id-Vg 곡선이라 한다.
도 16에서, 노트-형 특성 결함들은 B-유형과 C-유형의 TFT들의 Id-Vg 곡선의 파선으로 둘러싸인 상승부에서 발생하였다. 반면, 본 발명의 A-유형 멀티게이트 구 조를 갖는 TFT에서, 노트-형 특성 결함들은 B-유형과 C-유형의 멀티게이트 구조를 갖는 TFT들에 비해 Id-Vg 곡선의 상승부에서 발생하지 않는다.
본 발명자들은 적극적인 연구를 통해 Id-Vg 곡선의 상승부에서 노트-형 특성 결함들의 생성에 대한 원인을 규명했다. 또한, 본 발명의 A-유형 멀티게이트 구조를 가진 TFT는 특성 결함들, 구체적으로, Id-Vg 곡선의 상승부에서 발생하는 노트-형 특성 결함들을 방지한다는 사실을 규명했다. 이하, B-유형의 멀티게이트 구조를 가진 TFT를 사용하여 노트-형 특성 결함들이 발생하는 원인을 설명하기로 한다.
B-유형의 멀티게이트 구조를 가진 TFT에서는 전술한 바와 같이, 제 1 채널 영역의 채널 길이와 제 2 채널 영역의 채널 길이가 동일하다. 또한, 이하의 설명에서, 멀티게이트 구조를 갖는 TFT에 대해, 제 1 채널 영역을 갖는 TFT의 부분이 제 1 TFT(201)와 동등하고, 제 2 채널 영역을 갖는 TFT가 제 2 TFT(202)와 동등하다. 제 1 TFT에 대해 드레인 영역으로 기능하고 제 2 TFT(202)에 대해 소스 영역으로 기능하는 고농도 불순물 영역의 전위는 중간 전위(VM)라 부른다.
도 17A는 게이트 전압(Vg) = +2 V를 인가하는 경우를 도시한다. 이 경우, TFT 어느 곳에도 전류가 흐르지 않는다. 그러나, 제 2 TFT(202)에는 오프-상태 전류가 흐른다.
도 17B는 게이트 전압(Vg) = +1 V를 인가하는 경우를 도시한다. 이 경우, 단채널 효과로 인해 제 1 TFT에서 전류가 흐르기 시작한다. 따라서, 중간 전위(VM)는 변경되며, 제 2 TFT(202)의 소스 영역과 드레인 영역의 전위들 간의 차이(Vd - VM의 절대값: 이하, │Vd - VM│로 표시)가 증가한다. 또한, 도 17A에서와 같이 제 2 TFT에서도 오프-상태 전류가 흐른다.
도 17C는 게이트 전압(Vg) = +0.75 V를 인가하는 경우를 도시한다. 이 경우, 도 17B와 같이, 단채널 효과로 인해 제 1 TFT(201)에서 전류가 흐르기 시작한다. 또한, 제 2 TFT(202)의 Vgs (= Vg - VM)가 상승하고, 소스 영역과 드레인 영역 간에 전압(│Vd - VM│)이 인가되고, 제 2 TFT(202)에 흐르는 오프-상태 전류가 증가한다. 이 경우, 단채널 효과로 인해 제 1 TFT에 흐르는 전류와 제 2 TFT(202)에 흐르는 오프-상태 전류 간의 관계는 특정 조건을 만족하며, 드레인 전류는 본래 흐르지 않는 부분에 흐른다. 따라서, 노트-형 특성 결함들은 Id-Vg 곡선의 상승부에서 발생한다.
도 17D는 게이트 전압(Vg) = +0.5 V를 인가하는 경우를 도시한다. 이 경우, 제 1 TFT(201)에서와 같이 단채널 효과로 인해 제 2 TFT(202)에 전류가 흐른다.
도 17E는 전압(Vg) = 0 V를 인가하는 경우를 도시한다. 이 경우, 드레인 전압(Vd) - 드레인 전류(Id) 특성들의 선형 영역에서 제 1 TFT(201)에 전류가 흐른다. 또한, Vd- Id 특성들의 포화 영역에서 제 2 TFT에 전류가 흐른다.
따라서, 단채널 효과는 멀티게이트 구조를 갖는 TFT를 형성하는 제 2 TFT(202)와 제 1 TFT(201) 각각에서 촉진되며, 단채널 효과의 상승으로 인해 TFT(201)에 흐르기 시작하는 전류로 인해, 본래 전류가 흐르지 않는 곳에 드레인 전류가 흐르며, 제 2 TFT(202)에 흐르는 오프-상태 전류가 균형을 맞추게 된다는 것을 알아냈다. 따라서 노트-형 특성 결함들은 Id-Vg 곡선의 상승부에서 발생한다는 것을 알아냈다.
A-유형의 멀티게이트 구조를 갖는 TFT에서, 제 1 채널 영역의 채널 길이는 제 2 채널 영역의 채널 길이보다 길다. 따라서, 단채널 효과로 인해 전류는 소스쪽의 TFT에 흐르는 것이 방지될 수 있다. 따라서, 전류가 본래 흐르지 않는 곳에서 도 17B 및 17C에 도시된 제 2 TFT(202)에 흐르는 오프-상태 전류로 인해 드레인 전류가 흐르는 것이 방지될 수 있다. 따라서, Id-Vg 곡선의 상승부의 결함들이 방지될 수 있으며, TFT의 특성 결함들이 방지될 수 있다.
실시예 2
도 10에서, 얇은 무기 절연막으로 형성되는 제4 층간 절연막(700)이 전극(529)을 덮도록 설치되고, 전극(529)의 상면의 일부가 제 1 전극(541)과 접속된다. 그러나, 구조가 이에 한정되는 것은 아니며, 전극의 단면과 제 1 전극(541)이 서로 접촉하는 접속 구조가 채용될 수 있다.
전극(529)과 제 1 전극(541) 간의 전기적 접속을 시험하기 위해, 상기 단락에 표현된 적층 구조와 거의 동일한 적층 구조를 가진 TEG를 제조한 후, 전기적 측정으로 전기적 접속을 시험했으며, 접속 영역 주변의 단면 STEM 현미경 사진을 찍었다. 도 18A 및 18B는 각각 개략도 및 단면 TEM 을 도시하고 있다.
도 18A에 도시된 바와 같이, 제 1 층간 절연막(301)에는 개구(opening)가 형성되고, 배선(302)이 그 위에 형성된다. 개략도에는 도시하지 않았지만, 배선(302)은 제 1 층간 절연막(301)의 개구를 통해 반도체층에 접속된다. 배선(302)은 간소화를 위해 도 18A에는 단일층으로 도시하였지만, 도 18A에 도시된 배선(302)은 티타늄막, 알루미늄막, 및 티타늄막의 3-층 구조를 갖는다. 제 2 층간 절연막(303)은 배선(302)의 말단 표면을 덮도록 150 nm 의 두께로 형성하고, 제 1 층간 절연막(301)의 개구와 중첩되도록 제 2 층간 절연막(303)에 또 다른 개구를 형성한다. 제 1 전극(304)은 제 2 층간 절연막(303)의 개구를 통해 형성하며, 제 1 전극과 제 2 층간 절연막을 덮도록 격벽이 될 유기 수지막(305)을 형성한다. 스핀 코팅방법으로 형성되는 유기 수지막(305)의 두께가 1 μm로 설정되기 때문에, 이에 따라 배선의 말단 표면 위의 유기 수지막의 두께는 1 μm 미만이 된다. 스핀 코팅과 같은 코팅 방법으로 형성되는 한 절연막을 유기 수지막(305)으로 사용할 수 있으며, 실록산을 함유한 막이 사용될 수 있음을 유의해야 한다.
도 19A는 도 18A와는 상이한 접속 구조를 가진 TEG의 제조 방법의 예를 도시하고 있다. 도 19A는 단면 개략도를 도시하고, 도 19B는 단면 STEM 현미경 사진을 도시한다. 도 18A와 동일한 구성들은 동일한 참조번호를 부여했음을 유의해야 한다. 도 19A에 도시된 구조는 배선의 말단 표면 위의 막 두께가 감소된 구조이다. 제 1 전극(304)과 배선(302)이 서로 접촉하는 영역에, 제 2 층간 절연막이 형성되지 않기 때문에, 유기 수지막의 두께는 도 18A에 도시된 구조보다 두꺼울 수 있다. 따라서, 도 19A의 구조에서는 제 1 층간 절연막이 제 1 전극과 접촉되는 영역이 있다.
또한, 도 20A는 도 18A 및 도 19A와 상이한 접속 구조를 가진 TEG을 제조하는 예를 도시한다. 도 20A는 단면 개략도를 도시하고, 도 20B는 단면 STEM 현미경 사진을 도시한다. 도 18A와 동일한 구성들은 동일한 참조번호를 부여했음을 유의해야 한다. 도 20A의 구조는 제 1 전극(304)의 말단 표면이 층간 절연막의 개구 안쪽에 위치하는 예를 나타낸다. 도 20A의 구조에서, 배선과 제 1 전극의 계면은 제 1 전극을 형성하기 위한 에칭으로 노출된다. 이 구조에서, 에칭은 제 1 전극의 단부가 도 20B의 단면 현미경 사진에서 역으로 테이퍼 되게 관찰되도록 계면, 즉 티타늄막과 ITSO 막의 계면에서 쉽게 촉진된다. 즉, 도 20A의 구조를 제조하는 경우, 제 1 전극은 과도하게 에칭되기 쉬워서, 배선에 중첩된 제 1 전극이 제거되고, 전기적 접속이 이루어지기 어려울 수 있다. 따라서, 도 18A의 접속 구조는 제조 공정의 측면에서 도 20A의 접속 구조에 비해 선호된다.
도 18A의 구조와 같이 도 19A 및 도 20A의 구조의 각각에서 전기적 접속이 확인되었음을 유의해야 한다. 이에 따라, 이러한 실험의 결과는 어떠한 구조들이라도 사용할 수 있음을 가리킨다.
본 명세서는 일본 특허청에 2005년 7월 22일에 제출한 일본 특허 공개 번호 제 2005-212200호에 기초하였으며, 그 전체 내용이 참조에 의해 여기에 통합되었다.
본 발명은 종래 기술의 문제점을 해결하기 위한 것으로, 동작 특성들과 신뢰성이 향상된 새로운 멀티게이트 구조를 갖는 트랜지스터를 제공하는 것을 목적으로 한다. 또한, 본 발명은 신뢰성의 향상을 달성할 수 있는 액티브 매트릭스 발광 장치의 새로운 구조를 제공하고, 복수의 채널 영역들의 채널 길이를 적절히 제어함으로써 트랜지스터의 특성 결함들을 방지하는 것을 목적으로 한다.

Claims (21)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 화소에 포함된 발광 소자; 및
    반도체층, 게이트 절연막, 제 1 게이트 전극, 및 제 2 게이트 전극을 갖고, 상기 화소의 온-상태와 오프-상태 간을 스위칭하기 위한, 박막 트랜지스터를 포함하고,
    상기 반도체층은:
    소스 영역;
    드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이에 형성된 고농도 불순물 영역;
    상기 소스 영역과 상기 고농도 불순물 영역 사이에 형성되고 상기 제 1 게이트 전극과 중첩되는 제 1 채널 영역; 및
    상기 고농도 불순물 영역과 상기 드레인 영역 사이에 형성되고 상기 제 2 게이트 전극과 중첩되는 제 2 채널 영역을 포함하고,
    상기 제 1 게이트 전극은 상기 제 2 게이트 전극에 전기적으로 접속되고,
    상기 제 1 채널 영역의 채널 길이는 상기 제 2 채널 영역의 채널 길이보다 긴, 발광 장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 발광 소자; 및
    반도체층, 게이트 절연막, 제 1 게이트 전극, 및 제 2 게이트 전극을 갖는 박막 트랜지스터를 포함하고,
    상기 제 1 게이트 전극은 제 1 도전층과 상기 제 1 도전층 위에 형성된 제 2 도전층을 포함하고 상기 제 1 도전층보다 단면이 좁고,
    상기 반도체층은:
    소스 영역;
    드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이에 형성된 고농도 불순물 영역;
    상기 소스 영역과 상기 고농도 불순물 영역 사이에 형성되고 상기 제 1 도전층과 중첩되는 제 1 채널 영역; 및
    상기 고농도 불순물 영역과 상기 드레인 영역 사이에 형성되고 상기 제 2 도전층과 중첩되는 제 2 채널 영역을 포함하고,
    상기 제 1 채널 영역의 채널 길이는 상기 제 2 채널 영역의 채널 길이보다 긴, 발광 장치.
  10. 제 5 항 또는 제 9 항에 있어서,
    상기 제 1 채널 영역의 상기 채널 길이 L1과 상기 제 2 채널 영역의 상기 채널 길이 L2는 관계식, 3 × L1 ≥ 5 × L2 를 만족하는, 발광 장치.
  11. 제 9 항에 있어서,
    상기 박막 트랜지스터는 P-채널 박막 트랜지스터인, 발광 장치.
  12. 제 5 항 또는 제 9 항에 있어서,
    상기 박막 트랜지스터는 N-채널 박막 트랜지스터인, 발광 장치.
  13. 삭제
  14. 박막 트랜지스터;
    상기 박막 트랜지스터 위에 형성된 제 1 절연막;
    상기 제 1 절연막 위에 형성되고, 상기 제 1 절연막의 컨택트 홀을 통해 상기 박막 트랜지스터의 드레인에 접속되는, 배선;
    상기 제 1 절연막 위에 형성되는 제 2 절연막으로서, 상기 배선이 상기 제 2 절연막으로 덮이는 제 1 부분과, 상기 배선이 상기 제 2 절연막으로 덮이지 않는 제 2 부분이 설치되도록 상기 배선의 표면으로 확장되는, 상기 제 2 절연막;
    상기 제 2 절연막의 상면에 접하여 그 위에 형성되고, 상기 배선을 덮도록 상기 제 2 부분으로 확장되는 제 1 전극;
    상기 제 2 절연막 위에 형성되고, 상기 제 1 부분과 상기 제 2 부분을 덮고, 상기 제 1 전극의 표면이 노출된 개구부를 갖는 격벽;
    상기 개구부 안쪽에 상기 제 1 전극 위에 형성된 유기 화합물을 함유하는 층; 및
    유기 화합물을 함유하는 상기 층 위에 형성된 제 2 전극을 포함하고,
    상기 제 2 부분은 상기 제 1 절연막의 상기 컨택트 홀과 중첩되는, 발광 장치.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 박막 트랜지스터;
    상기 박막 트랜지스터 위에 형성된 제 1 절연막;
    상기 제 1 절연막 위에 형성되고, 상기 제 1 절연막의 컨택트 홀을 통해 상기 박막 트랜지스터의 드레인에 접속되는, 배선;
    상기 제 1 절연막 위에 형성되는 제 2 절연막으로서, 상기 배선이 상기 제 2 절연막으로 덮이는 제 1 부분과 상기 배선이 상기 제 2 절연막으로 덮이지 않는 제 2 부분이 설치되도록 상기 배선의 표면으로 확장되는, 상기 제 2 절연막;
    상기 제 2 절연막의 상면에 접하여 그 위에 형성되고, 상기 배선을 덮도록 상기 제 2 부분으로 확장되는 제 1 전극;
    상기 제 2 절연막 위에 형성되고, 상기 제 1 부분과 상기 제 2 부분을 덮고, 상기 제 1 전극의 표면이 노출된 개구부를 갖는 격벽;
    상기 개구부 안쪽으로 상기 제 1 전극 위에 형성된 유기 화합물을 함유하는 층; 및
    유기 화합물을 함유하는 상기 층 위에 형성된 제 2 전극을 포함하고;
    상기 제 2 절연막은 상기 제 1 절연막보다 얇고,
    상기 제 2 부분은 상기 제 1 절연막의 상기 컨택트 홀과 중첩되는, 발광 장치.
  19. 제 14 항 또는 제 18 항에 있어서,
    상기 제 1 절연막은 무기막인, 발광 장치.
  20. 제 14 항 또는 제 18 항에 있어서,
    상기 제 1 전극은 상기 배선을 완전히 덮는, 발광 장치.
  21. 제 5 항, 제 9 항, 제 14 항, 또는 제 18 항 중 어느 한 항에 따른 상기 발광 장치를 포함하는 전자 기기.
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