KR101237198B1 - 발광 다이오드 및 그 제조 방법, 집적형 발광 다이오드 및 그 제조 방법, 질화물계 ⅲ-ⅴ족 화합물 반도체의 성장 방법, 광원 셀 유닛, 발광 다이오드 백라이트, 발광 다이오드 디스플레이, 및 전자 기기 - Google Patents

발광 다이오드 및 그 제조 방법, 집적형 발광 다이오드 및 그 제조 방법, 질화물계 ⅲ-ⅴ족 화합물 반도체의 성장 방법, 광원 셀 유닛, 발광 다이오드 백라이트, 발광 다이오드 디스플레이, 및 전자 기기 Download PDF

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Abstract

발광 효율이 매우 높고, 게다가 한번의 에피택셜 성장에 의해 저비용으로 제조할 수 있는 발광 다이오드 및 그 제조 방법을 제공한다. 사파이어 기판(11)의 1주면에 형성한 오목부(11a)에, 그 바닥면을 밑변으로 하는 삼각형의 단면 형상으로 되는 상태를 거쳐 GaN층(12)을 성장시킴으로써 이 오목부(11a)를 매립한 후, 이 GaN층(12)으로부터 횡방향 성장을 행한다. 이 GaN층(12) 상에, 활성층을 포함하는 GaN계 반도체층을 성장시켜 발광 다이오드 구조를 형성한다. 이 GaN계 발광 다이오드를 이용하여 발광 다이오드 백라이트 등을 제조한다.
에피택셜 성장, GaN계 발광 다이오드, 발광 다이오드 백라이트, 광원 셀 유닛, 질화물계 Ⅲ-V족 화합물 반도체

Description

발광 다이오드 및 그 제조 방법, 집적형 발광 다이오드 및 그 제조 방법, 질화물계 Ⅲ-Ⅴ족 화합물 반도체의 성장 방법, 광원 셀 유닛, 발광 다이오드 백라이트, 발광 다이오드 디스플레이, 및 전자 기기{LIGHT EMITTING DIODE AND MANUFACTURING METHOD THEREOF, INTEGRATED LIGHT EMITTING DIODE AND MANUFACTURING METHOD THEREOF, NITRIDE-BASED Ⅲ-V COMPOUND SEMICONDUCTOR DEPOSITION METHOD, LIGHT SOURCE CELL UNIT, LIGHT EMITTING DIODE BACKLIGHT, LIGHT EMITTING DIODE DISPLAY, AND ELECTRONIC DEVICE}
도 1은 본 발명의 제1 실시예에 따른 GaN계 발광 다이오드의 제조 방법을 설명하기 위한 단면도.
도 2는 본 발명의 제1 실시예에 따른 GaN계 발광 다이오드의 제조 방법을 설명하기 위한 단면도.
도 3은 본 발명의 제1 실시예에 따른 GaN계 발광 다이오드의 제조 방법을 설명하기 위한 단면도.
도 4는 본 발명의 제1 실시예에 따른 GaN계 발광 다이오드의 제조 방법에서 사파이어 기판 상에 형성하는 오목부 및 볼록부의 평면 형상의 일례를 도시하는 평면도.
도 5는 본 발명의 제1 실시예에 의해 제조된 GaN계 발광 다이오드로부터의 광의 취출 모습을 도시하는 개략선도.
도 6은 본 발명의 제1 실시예에 따른 GaN계 발광 다이오드의 제조 방법에서 사용하는 사파이어 기판을 도시하는 개략선도.
도 7은 본 발명의 제1 실시예에 따른 GaN계 발광 다이오드의 제조 방법에서의 사파이어 기판 상의 GaN층의 성장의 모습을 설명하기 위한 개략선도.
도 8은 본 발명의 제1 실시예에 따른 GaN계 발광 다이오드의 제조 방법에서 사파이어 기판 상에 성장시킨 GaN층의 결정 결함 분포를 도시하는 개략선도.
도 9는 본 발명의 제1 실시예에 따른 GaN계 발광 다이오드의 제조 방법에서 사파이어 기판 상에 성장시킨 GaN층의 평면 캐소드 루미네센스상을 나타내는 도면 대용 사진.
도 10은 본 발명의 제1 실시예에 따른 GaN계 발광 다이오드의 제조 방법에서 사파이어 기판 상에 성장시킨 GaN층의 TEM 관찰에 의해 얻어진 전위의 움직임을 설명하기 위한 개략선도.
도 11은 본 발명의 제1 실시예에 따른 GaN계 발광 다이오드의 제조 방법에서 사파이어 기판 상에 성장시킨 GaN층의 전위 밀도의 견적 결과를 설명하기 위한 개략선도.
도 12는 본 발명의 제1 실시예에 따른 GaN계 발광 다이오드의 제조 방법에서 사파이어 기판과 그 위에 성장시킨 GaN층과의 계면의 단면 TEM 관찰의 결과를 나타내는 도면 대용 사진.
도 13은 본 발명의 제1 실시예에 따른 GaN계 발광 다이오드의 제조 방법에서 사파이어 기판 상에 GaN층을 성장시킬 때에 피트가 형성되는 것을 설명하기 위한 개략선도.
도 14는 본 발명의 제1 실시예에 따른 GaN계 발광 다이오드의 제조 방법에서 사파이어 기판과 그 위에 성장시킨 GaN층의 계면의 단면 TEM 관찰의 결과를 나타내는 도면 대용 사진.
도 15는 도 14의 (B) 및 도 14의 (C)에서의 점선으로 나타낸 GaN층의 두께의 분포를 설명하기 위한 개략선도.
도 16은 본 발명의 제1 실시예에 의해 제조되는 GaN계 발광 다이오드의 레이트레이싱 시뮬레이션의 결과를 도시하는 개략선도.
도 17은 본 발명의 제1 실시예에 의해 제조되는 GaN계 발광 다이오드의 광 취출 효율 향상을 위한 최적화 조건을 설명하기 위한 개략선도.
도 18은 본 발명의 제1 실시예에 따른 GaN계 발광 다이오드에서 사용하는 사파이어 기판의 경사면 면적비의 시뮬레이션 결과를 도시하는 개략선도.
도 19는 본 발명의 제1 실시예에 따른 GaN계 발광 다이오드의 제조 방법에서 사용하는 사파이어 기판의 경사면 면적비의 시뮬레이션 결과를 도시하는 개략선도.
도 20은 본 발명의 제1 실시예에 따른 GaN계 발광 다이오드의 제조 방법에서 사용하는 사파이어 기판의 경사면 면적비의 시뮬레이션 결과를 도시하는 개략선도.
도 21은 본 발명의 제1 실시예에 의해 제조되는 GaN계 발광 다이오드의 활성층의 표면 평탄성을 설명하기 위한 개략선도.
도 22는 본 발명의 제1 실시예에 의해 제조되는 GaN계 발광 다이오드의 활성 층의 표면 평탄성을 설명하기 위한 개략선도.
도 23은 본 발명의 제2 실시예에 따른 GaN계 발광 다이오드의 제조 방법을 설명하기 위한 단면도.
도 24는 본 발명의 제3 실시예에 따른 GaN계 발광 다이오드의 제조 방법을 설명하기 위한 단면도.
도 25는 본 발명의 제4 실시예에 따른 GaN계 발광 다이오드의 제조 방법을 설명하기 위한 단면도.
도 26은 본 발명의 제5 실시예에 따른 GaN계 발광 다이오드의 제조 방법을 설명하기 위한 단면도.
도 27은 본 발명의 제6 실시예에 따른 GaN계 발광 다이오드의 제조 방법을 설명하기 위한 단면도.
도 28은 본 발명의 제7 실시예에 따른 GaN계 발광 다이오드의 제조 방법을 설명하기 위한 단면도.
도 29는 본 발명의 제8 실시예에 따른 GaN계 발광 다이오드의 제조 방법을 설명하기 위한 단면도.
도 30은 본 발명의 제9 실시예에 따른 발광 다이오드 백라이트의 제조 방법을 설명하기 위한 단면도.
도 31은 본 발명의 제9 실시예에 따른 발광 다이오드 백라이트의 제조 방법을 설명하기 위한 사시도.
도 32는 본 발명의 제9 실시예에 따른 발광 다이오드 백라이트의 제조 방법 을 설명하기 위한 사시도.
도 33은 본 발명의 제10 실시예에 따른 발광 다이오드 백라이트의 제조 방법을 설명하기 위한 사시도.
도 34는 본 발명의 제11 실시예에 의해 제조되는 집적형 발광 다이오드를 도시하는 사시도.
도 35는 본 발명의 제11 실시예에 의해 제조되는 집적형 발광 다이오드를 서브 마운트 상에 마운팅하는 모습을 도시하는 단면도.
도 36은 본 발명의 제12 실시예에 따른 광원 셀 유닛을 도시하는 평면도 및 이 광원 셀 유닛의 셀의 확대도.
도 37은 본 발명의 제12 실시예에 따른 광원 셀 유닛의 1개의 구체적인 예를 도시하는 평면도.
도 38은 본 발명의 제12 실시예에 따른 광원 셀 유닛의 다른 구체적인 예를 도시하는 평면도.
도 39는 본 발명의 제12 실시예에 따른 광원 셀 유닛의 셀의 다른 구성예를 도시하는 평면도.
도 40은 종래의 요철 가공 기판 상으로의 GaN계 반도체층의 성장 방법을 설명하기 위한 단면도.
도 41은 도 40에 도시하는 종래의 GaN계 반도체층의 성장 방법의 과제를 설명하기 위한 단면도.
도 42는 종래의 요철 가공 기판 상으로의 GaN계 반도체층의 성장 방법을 설 명하기 위한 단면도.
도 43은 다른 종래의 요철 가공 기판 상으로의 GaN계 반도체층의 성장 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 사파이어 기판
11a : 오목부
11b : 볼록부
12 : GaN층
16 : 활성층
21 : p측 전극
22 : 메사부
23 : n측 전극
31 : 비정질층
33, 35, 37 : SiN막
34 : SiO2막
[비특허 문헌 1] 미쓰비시 전선 공업 시보 제98호 2001년 10월: LEPS법을 이 용한 고출력 자외 LED의 개발
[특허 문헌 1] 일본 특허공개 2004-6931호 공보
[특허 문헌 2] 일본 특허공개 2004-6937호 공보
[특허 문헌 3] 일본 특허공개 2003-318441호 공보
본 발명은, 발광 다이오드 및 그 제조 방법, 그리고 집적형 발광 다이오드 및 그 제조 방법, 그리고 질화물계 Ⅲ-V족 화합물 반도체의 성장 방법, 그리고 광원 셀 유닛 및 발광 다이오드 백라이트 및 발광 다이오드 디스플레이 그리고 전자 기기에 관한 것으로, 특히, 질화물계 Ⅲ-V족 화합물 반도체를 이용한 발광 다이오드 및 이 발광 다이오드를 이용하는 각종 장치 또는 기기에 적용하기에 적합한 것이다.
GaN계 반도체를 사파이어 기판 등의 이종(異種) 기판 상에 에피택셜 성장시키는 경우에는, 양자의 격자 상수차나 열팽창 계수차가 크기 때문에, 결정 결함, 특히 관통 전위가 고밀도로 발생하게 된다.
이 문제를 회피하기 위해, 종래부터, 선택 횡방향 성장에 의한 전위 밀도 저감화 기술이 널리 이용되고 있다. 이 기술에서는, 우선 사파이어 기판 등의 위에 GaN계 반도체를 에피택셜 성장시킨 후, 결정 성장 장치로부터 기판을 취출하고, 그 GaN계 반도체층 상에 SiO2막 등으로 이루어지는 성장 마스크를 형성하고 나서 이 기판을 다시 결정 성장 장치로 되돌려, 이 성장 마스크를 이용하여 GaN계 반도체를 다시 에피택셜 성장시킨다.
이 기술에 따르면, 상층의 GaN계 반도체층의 전위 밀도를 저감할 수 있지만, 2회의 에피택셜 성장이 필요하기 때문에, 고비용으로 되었다.
그래서, 이종 기판에 미리 요철 가공을 실시하고, 이 가공 기판 상에 GaN계 반도체를 에피택셜 성장시키는 방법이 제안되고 있다(예를 들면, 비특허 문헌 1, 특허 문헌 1, 2 참조). 이 방법의 개요를 도 40에 도시한다. 이 방법에 따르면, 우선, 도 40의 (A)에 도시하는 바와 같이, c면의 사파이어 기판(101)의 1주면에 요철 가공을 실시한다. 참조 부호 101a는 오목부, 101b는 볼록부를 나타낸다. 이들 오목부(101a) 및 볼록부(101b)는 사파이어 기판(11)의 〈1-100〉 방향으로 연장된다. 다음으로, 이 사파이어 기판(101) 상에, 예를 들면, 도 40의 (B) 및 도 40의 (C)에 도시하는 과정을 거쳐, GaN계 반도체층(102)을 성장시킨다. 도 40의 (C) 중, 점선은 성장 도중의 성장 계면을 나타낸다. 여기에서 특징적인 것은, 예를 들면, 도 40의 (C)에 도시하는 바와 같이, 오목부(101a)에서 사파이어 기판(101)과 GaN계 반도체층(102) 사이에 공극(103)이 형성되는 것이다. 도 41에 이 방법에 의해 성장된 GaN계 반도체층(102)의 결정 결함 분포를 모식적으로 도시한다. 도 41에 도시하는 바와 같이, GaN계 반도체층(102) 내의 볼록부(101b) 상의 부분에, 이 볼록부(101b)의 상면과의 계면으로부터 수직 방향으로 관통 전위(104)가 발생하여 고결함 밀도 영역(105)이 형성되고, 오목부(101a)의 상방의, 고결함 밀도 영역(105) 사이의 부분이 저결함 밀도 영역(106)으로 되어 있다.
또한, 도 40의 (C)에서는, 사파이어 기판(101)의 오목부(101a) 내에 형성된 공극(103) 아래의 GaN계 반도체층(102)의 매립 형상은 사각형이지만, 이 매립 형상은 삼각형인 경우도 있고, 이 경우도 사각형의 경우와 마찬가지로, 이 오목부(101a) 내에 매립되는 GaN계 반도체층(102)이 볼록부(101b)로부터 횡방향 성장하는 GaN계 반도체층(102)에 접촉함으로써 공극이 형성되는 경우가 있다.
참고로, 도 42에, 오목부(101a) 및 볼록부(101b)의 연장 방향이, 사파이어 기판(101)의 〈1-100〉 방향과 직교하는 〈11-20〉 방향인 경우의 GaN계 반도체층(102)의 성장의 모습을 도시한다.
도 43은, 상기한 것과 별개의 종래의 성장 방법을 도시한다(예를 들면, 특허 문헌 3 참조). 이 방법에서는, 도 43의 (A)에 도시하는 바와 같이, 요철 가공을 실시한 사파이어 기판(101)을 이용하여, 그 위에 도 43의 (B)∼도 43의 (F)에 도시하는 과정을 거쳐 GaN계 반도체층(102)을 성장시킨다. 이 방법에서는, 사파이어 기판(101) 사이에 공극을 형성하지 않고 GaN계 반도체층(102)을 성장시킬 수 있게 되어 있다.
도 40에 도시하는 종래의 성장 방법에서는, 사파이어 기판(101)과 GaN계 반도체층(102) 사이에 공극(103)이 형성되는 것은 전술한 바와 같지만, 본 발명자들이 행한 실험 결과에 따르면, GaN계 반도체층(102) 상에 GaN계 반도체층을 성장시켜 발광 다이오드 구조를 형성한 경우, 이 발광 다이오드의 발광 효율이 낮다는 과제가 있었다. 이것은 발광 다이오드의 동작 시에 활성층으로부터 발생하는 광이, 공극(103)의 내부에서 반사를 반복하여, 그 결과 광이 흡수됨으로써, 광의 취출 효 율이 나쁘기 때문이라고 생각된다.
한편, 도 43에 도시하는 종래의 성장 방법에서는, 사파이어 기판(101)과 GaN계 반도체층(102) 사이에 공극이 형성되지 않는다고 되어 있지만, GaN계 반도체층(102)의 전위 밀도를, 도 40에 도시하는 종래의 성장 방법과 동등한 레벨로 저감시키는 것은 곤란하다고 생각된다. 이 때문에, 이 고전위 밀도의 GaN계 반도체층(102) 상에 GaN계 반도체층을 성장시켜 발광 다이오드 구조를 형성한 경우, 이들 GaN계 반도체층의 전위 밀도도 높아져, 이것이 발광 효율의 저하를 초래하고 있었다.
따라서, 본 발명이 해결하려고 하는 과제는, 상기한 공극의 해소에 의한 광의 취출 효율의 대폭적인 향상 및 발광 다이오드를 구성하는 질화물계 Ⅲ-V족 화합물 반도체층의 결정성의 대폭적인 향상에 의해 발광 효율이 매우 높고, 또한 한 번의 에피택셜 성장에 의해 저비용으로 제조할 수 있는 발광 다이오드 및 그 제조 방법, 그리고 집적형 발광 다이오드 및 그 제조 방법, 그리고 이 발광 다이오드 또는 집적형 발광 다이오드의 제조에 이용하기에 적합한 질화물계 Ⅲ-V족 화합물 반도체의 성장 방법을 제공하는 것이다.
본 발명이 해결하려고 하는 다른 과제는, 상기와 같은 발광 다이오드를 이용한 고성능의 광원 셀 유닛, 발광 다이오드 백라이트, 발광 다이오드 디스플레이 및 전자 기기를 제공하는 것이다.
상기 과제 및 그 외의 과제는, 첨부 도면을 참조한 본 명세서의 이하의 기술에 의해 명백해질 것이다.
상기 과제를 해결하기 위해, 제1 발명은,
1주면에 1개 또는 복수의 오목부를 갖는 기판의 당해 오목부에, 그 바닥면을 밑변으로 하는 삼각형의 단면 형상으로 되는 상태를 거쳐 제1 질화물계 Ⅲ-V족 화합물 반도체층을 성장시킴으로써 당해 오목부를 매립하는 공정과,
상기 제1 질화물계 Ⅲ-V족 화합물 반도체층으로부터 상기 기판 상에 제2 질화물계 Ⅲ-V족 화합물 반도체층을 횡방향 성장시키는 공정과,
상기 제2 질화물계 Ⅲ-V족 화합물 반도체층 상에 제1 도전형의 제3 질화물계 Ⅲ-V족 화합물 반도체층, 활성층 및 제2 도전형의 제4 질화물계 Ⅲ-V족 화합물 반도체층을 순차적으로 성장시키는 공정
을 갖는 것을 특징으로 하는 발광 다이오드의 제조 방법이다.
제1 질화물계 Ⅲ-V족 화합물 반도체층 및 제2 질화물계 Ⅲ-V족 화합물 반도체층의 도전형은 관계없이 p형, n형, i형의 어느 것이어도 되고, 서로 동일 도전형이어도 되고, 그렇지 않아도 되며, 또한 제1 질화물계 Ⅲ-V족 화합물 반도체층 혹은 제2 질화물계 Ⅲ-V족 화합물 반도체층 내에 서로 도전형이 상이한 2개 이상의 부분이 혼재하여도 무방하다.
전형적으로는, 제1 질화물계 Ⅲ-V족 화합물 반도체층을 성장시킬 때에, 기판의 오목부의 바닥면과의 계면으로부터 기판의 1주면에 대해 수직 방향으로 전위가 발생하고, 이 전위가 상기한 삼각형의 단면 형상으로 되는 상태의 제1 질화물계 Ⅲ-V족 화합물 반도체층의 경사면 또는 그 근방에 도달했을 때, 상기한 1주면에 평행한 방향으로, 삼각형부로부터 멀어지도록 굴곡한다. 또한, 전형적으로는, 제1 질 화물계 Ⅲ-V족 화합물 반도체층 및 제2 질화물계 Ⅲ-V족 화합물 반도체층을 성장시킬 때에, 오목부의 바닥면 부분의 기판에 제1 폭을 갖는 제1 구멍(피트)이 형성됨과 동시에, 오목부의 양측 부분의 기판에 제1 폭보다 큰 제2 폭을 갖는 제2 구멍(피트)이 형성된다. 이들 제1 구멍 및 제2 구멍은, 제1 질화물계 Ⅲ-V족 화합물 반도체층 및 제2 질화물계 Ⅲ-V족 화합물 반도체층이 상기와 같이 성장하는 것을 반영하여 형성되는 것이다. 전형적으로는, 기판의 1주면에 오목부와 볼록부를 교대로 갖도록 한다. 이 오목부는, 한 방향으로 스트라이프 형상으로 연장되도록 해도 되고, 적어도 서로 교차하는 제1 방향 및 제2 방향으로 연장되도록 함으로써 볼록부가 삼각형, 사각형, 오각형, 육각형 등, 혹은 이들 각부를 절제한 것이나 모퉁이가 둥글게 되어 있는 것, 원 형상, 타원 형상, 점 형상 등의 이차원 패턴으로 되도록 하여도 된다. 바람직한 일례에서는, 볼록부가 육각형의 평면 형상을 갖고, 이 볼록부가 벌집 형상으로 이차원 배열되어 있으며, 이 볼록부를 둘러싸도록 오목부가 형성된다. 이렇게 함으로써, 활성층으로부터 방출되는 광을 360°의 전체 방향으로 효율적으로 취출할 수 있다. 혹은, 오목부가 육각형의 평면 형상을 갖고, 이 오목부가 벌집 형상으로 이차원 배열되어 있으며, 이 오목부를 둘러싸도록 볼록부가 형성되도록 하여도 된다. 기판의 오목부가 스트라이프 형상인 경우, 이 오목부는, 예를 들면, 제1 질화물계 Ⅲ-V족 화합물 반도체층의 〈1-100〉 방향으로 연장된다. 이 오목부의 단면 형상은, 직사각형이나 역사다리 형상 등의 다양한 형상이어도 되며, 그 측벽도 평면뿐만이 아니라, 완만한 경사를 갖는 곡면이어도 되며, 모퉁이가 둥글게 되어 있어도 무방하다. 광의 취출 효율의 향상을 도모하는 관점 으로부터, 바람직하게는, 이 오목부의 단면 형상은 역사다리 형상로 한다. 이 경우, 제2 질화물계 Ⅲ-V족 화합물 반도체층의 전위 밀도를 최소화하는 관점으로부터, 바람직하게는, 오목부의 깊이를 d, 오목부의 바닥면의 폭을 Wg, 삼각형의 단면 형상으로 되는 상태의 제1 질화물계 Ⅲ-V족 화합물 반도체층의 경사면과 기판의 1주면이 이루는 각도를 α라고 했을 때, 2d≥Wgtanα가 성립하도록 d, Wg, α를 결정한다. α는 통상 일정하기 때문에, 이 식이 성립하도록 d, Wg를 결정한다. d는, 너무 크면 원료 가스가 오목부 내부에 충분히 공급되지 않아, 오목부의 바닥면으로부터의 제1 질화물계 Ⅲ-V족 화합물 반도체층의 성장에 지장을 초래하며, 반대로 너무 작으면 기판의 오목부뿐만이 아니라, 그 양측의 부분(통상은 볼록부)에도 제1 질화물계 Ⅲ-V족 화합물 반도체층이 성장하기 때문에, 이것들을 방지하는 관점으로부터, 일반적으로는 O.5㎛＜d＜5㎛의 범위 내로 선택되고, 전형적으로는 1.0±0.2㎛의 범위 내로 선택된다. Wg는 일반적으로는 O.5∼5㎛이고, 전형적으로는 2±0.5㎛의 범위 내로 선택된다. 또한, 볼록부의 상면의 폭 Wt는, 기본적으로는 자유롭게 선택할 수 있지만, 이 볼록부는 제2 질화물계 Ⅲ-V족 화합물 반도체층의 횡방향 성장에 사용하는 영역이기 때문에, 길면 길수록 전위 밀도가 적은 부분의 면적을 크게 할 수 있다. Wt는 일반적으로는 1∼1000㎛, 전형적으로는 4±2㎛의 범위 내이다.
기판의 오목부에만 제1 질화물계 Ⅲ-V족 화합물 반도체층을 성장시키는 관점 으로부터, 이 오목부의 양측 부분의 기판 상에 비정질층을 형성하여도 된다. 이 비정질층은 성장 마스크로 되는 것이다. 이것은, 비정질층 상에서는 성장 시에 핵 형성이 일어나기 어려운 점을 이용한 것이다. 이 비정질층은, 예를 들면, 일반적으로는 단결정인 기판의 표면층을 이온 주입에 의해 비정질화함으로써 형성하여도 되고, 각종 성막법에 의해 기판 상에 성막하여도 된다. 이 비정질층은, 예를 들면, SiO2막, SiN막(Si3N4막뿐만이 아니라, 플라즈마 CVD법 등에 의해 성막되는 조성이 상이한 것도 포함), SiON막(O와 N의 비율을 바꾸어, 굴절율이나 측면 형상을 원하는 설계에 맞추는 경우를 포함), 비정질 Si(a-Si)막 등으로, 일반적으로는 절연막이다. 또한, 오목부의 양측 부분의 기판 상에 제1 비정질층, 제2 비정질층 및 제3 비정질층을 순차적으로 형성하고, 이를 제1 질화물계 Ⅲ-V족 화합물 반도체층의 성장 시의 성장 마스크로 하여도 된다. 이 경우, 제2 비정질층은, 예를 들면, 제1 비정질층 및 제3 비정질층에 대해 선택적으로 에칭 가능한 것으로 한다.
제2 질화물계 Ⅲ-V족 화합물 반도체층을 횡방향 성장시킨 후, 이 제2 질화물계 Ⅲ-V족 화합물 반도체층 내의 오목부 위의 부분 이외의 부분을 제거하고, 이 오목부 위에 남은 제2 질화물계 Ⅲ-V족 화합물 반도체층 상에 제3 질화물계 Ⅲ-V족 화합물 반도체층을 횡방향 성장시키고, 이 제3 질화물계 Ⅲ-V족 화합물 반도체층 상에 활성층 및 제4 질화물계 Ⅲ-V족 화합물 반도체층을 순차적으로 성장시키도록 하여도 된다. 혹은, 제2 질화물계 Ⅲ-V족 화합물 반도체층을 횡방향 성장시킨 후, 이 제2 질화물계 Ⅲ-V족 화합물 반도체층 내의 오목부 위의 부분 이외의 부분을 제 거하고, 이 오목부 위에 남은 제2 질화물계 Ⅲ-V족 화합물 반도체층 상에 제5 질화물계 Ⅲ-V족 화합물 반도체층을 횡방향 성장시키고, 이 제5 질화물계 Ⅲ-V족 화합물 반도체층 상에 제3 질화물계 Ⅲ-V족 화합물 반도체층, 활성층 및 제4 질화물계 Ⅲ-V족 화합물 반도체층을 순차적으로 성장시키도록 해도 된다.
제3 질화물계 Ⅲ-V족 화합물 반도체층에는, 이것과 전기적으로 접속된 상태에서 제1 도전형측의 전극을 형성한다. 마찬가지로, 제4 질화물계 Ⅲ-V족 화합물 반도체층에도, 이것과 전기적으로 접속된 상태에서 제2 도전형측의 전극을 형성한다.
기판으로서는 다양한 것을 이용할 수 있다. 질화물계 Ⅲ-V족 화합물 반도체와 상이한 물질로 이루어지는 기판으로서는, 구체적으로는, 예를 들면, 사파이어(c면, a면, r면 등을 포함하고, 이들 면으로부터 오프한 면의 것도 포함), SiC(6H, 4H, 3C를 포함), Si, ZnS, ZnO, LiMgO, GaAs, MgAl2O4 등으로 이루어지는 기판을 이용할 수 있으며, 바람직하게는, 이들 재료로 이루어지는 육방정 기판 또는 입방정 기판, 보다 바람직하게는 육방정 기판을 이용한다. 기판으로서는, 질화물계 Ⅲ-V족 화합물 반도체(GaN, InAlGaN, AlN 등)로 이루어지는 기판을 이용하여도 된다. 혹은, 기판으로서, 질화물계 Ⅲ-V족 화합물 반도체와 상이한 물질로 이루어지는 기판 상에 질화물계 Ⅲ-V족 화합물 반도체층을 성장시키고, 이 질화물계 Ⅲ-V족 화합물 반도체층에 상기한 오목부를 형성한 것을 이용하여도 된다. 또한, 기판으로서 질화물계 Ⅲ-V족 화합물 반도체와 상이한 물질로 이루어지는 기판 상에 질화물계 Ⅲ-V족 화합물 반도체와 상이한 물질로 이루어지는 층으로서, 적어도 1종류의 재료층을 다결정층 형상 혹은 아몰퍼스층 형상으로 적층하고, 이 층을 일부 기판까지 패터닝하여 요철을 형성한 것을 이용하여도 된다.
또한, 기판은 필요하면 제거하여도 된다.
제1∼제5 질화물계 Ⅲ-V족 화합물 반도체층 및 활성층을 구성하는 질화물계 Ⅲ-V족 화합물 반도체층은, 가장 일반적으로는, AlXByGal -x-y- zInzAsuNl -u- vPv(단, 0≤x≤1, 0≤y≤1, 0≤z≤1, 0≤u≤1, O≤v≤1, O≤x+y+z＜1, O≤u+v＜1)로 이루어지고, 보다 구체적으로는, AlXByGal -x-y- zInzN(단, 0≤x≤1, 0≤y≤1, 0≤z≤1, 0≤x+y+z＜1)으로 이루어지고, 전형적으로는, AlXGal -x- zInzN(단, 0≤x≤1, 0≤z≤1)으로 이루어지며, 구체적인 예를 들면, GaN, InN, AlN, AlGaN, InGaN, AlGaInN 등으로 이루어진다. 특히 기판의 오목부에 매립하는 제1 질화물계 Ⅲ-V족 화합물 반도체층으로서는, 바람직하게는, GaN, InXGal -xN(0＜x＜O. 5), AlXGal -xN(0＜x＜O.5), AlXInyGal -x-yN(0＜x＜O.5, O＜y＜O.2)으로 이루어지는 것이 이용된다. 제1 도전형은 n형이어도 되고 p형태이어도 되며, 그에 따라 제2 도전형은 p형 또는 n형이다.
제1∼제5 질화물계 Ⅲ-V족 화합물 반도체층 및 활성층을 구성하는 질화물계 Ⅲ-V족 화합물 반도체층의 성장 방법으로서는, 예를 들면, 유기 금속 화학 기상 성장(MOCVD), 하이드라이드 기상 에피택셜 성장 혹은 할라이드 기상 에피택셜 성장(HVPE), 분자선 에피택시(MBE) 등의 각종 에피택셜 성장법을 이용할 수 있다.
제2 발명은,
1주면에 1개 또는 복수의 오목부를 갖는 기판과,
상기 기판 상에, 상기 오목부에 공극을 형성하지 않고 성장된 제6 질화물계 Ⅲ-V족 화합물 반도체층과,
상기 제6 질화물계 Ⅲ-V족 화합물 반도체층 상의 제1 도전형의 제3 질화물계 Ⅲ-V족 화합물 반도체층, 활성층 및 제2 도전형의 제4 질화물계 Ⅲ-V족 화합물 반도체층을 갖고,
상기 제6 질화물계 Ⅲ-V족 화합물 반도체층에서, 상기 오목부의 바닥면과의 계면으로부터 상기 1주면에 대해 수직 방향으로 발생한 전위가, 상기 오목부의 바닥면을 밑변으로 하는 삼각형부의 경사면 또는 그 근방에 도달하고, 그곳으로부터 상기 1주면에 평행한 방향으로 굴곡하고 있는 것을 특징으로 하는 발광 다이오드이다.
제3 발명은,
1주면에 1개 또는 복수의 오목부를 갖는 기판과,
상기 기판 상에, 상기 오목부에 공극을 형성하지 않고 성장된 제6 질화물계 Ⅲ-V족 화합물 반도체층과,
상기 제6 질화물계 Ⅲ-V족 화합물 반도체층 상의 제1 도전형의 제3 질화물계 Ⅲ-V족 화합물 반도체층, 활성층 및 제2 도전형의 제4 질화물계 Ⅲ-V족 화합물 반도체층을 갖고,
상기 오목부의 바닥면의 부분의 상기 기판에 제1 폭을 갖는 제1 구멍을 가짐 과 동시에, 상기 오목부의 양측 부분의 상기 기판에 상기 제1 폭보다 큰 제2 폭을 갖는 제2 구멍을 갖는 것을 특징으로 하는 발광 다이오드이다.
제2 및 제3 발명 그리고 후술하는 제5, 제6 및 제8∼제17 발명에서, 제6 질화물계 Ⅲ-V족 화합물 반도체층은, 제1 발명에서의 제1 질화물계 Ⅲ-V족 화합물 반도체층 및 제2 질화물계 Ⅲ-V족 화합물 반도체층에 대응하는 것이다.
제2 및 제3 발명 그리고 후술하는 제4∼제18 발명에서는, 그 성질에 반하지 않는 한, 제1 발명에 관련하여 설명했던 것이 성립한다.
제4 발명은,
복수의 발광 다이오드가 집적된 집적형 발광 다이오드의 제조 방법에 있어서,
1주면에 1개 또는 복수의 오목부를 갖는 기판의 당해 오목부에, 그 바닥면을 밑변으로 하는 삼각형의 단면 형상으로 되는 상태를 거쳐 제1 질화물계 Ⅲ-V족 화합물 반도체층을 성장시킴으로써 당해 오목부를 매립하는 공정과,
상기 제1 질화물계 Ⅲ-V족 화합물 반도체층으로부터 상기 기판 상에 제2 질화물계 Ⅲ-V족 화합물 반도체층을 횡방향 성장시키는 공정과,
상기 제2 질화물계 Ⅲ-V족 화합물 반도체층 상에 제1 도전형의 제3 질화물계 Ⅲ-V족 화합물 반도체층, 활성층 및 제2 도전형의 제4 질화물계 Ⅲ-V족 화합물 반도체층을 순차적으로 성장시키는 공정
을 갖는 것을 특징으로 하는 것이다.
제5 발명은,
복수의 발광 다이오드가 집적된 집적형 발광 다이오드에 있어서,
적어도 하나의 상기 발광 다이오드가,
1주면에 1개 또는 복수의 오목부를 갖는 기판과,
상기 기판 상에, 상기 오목부에 공극을 형성하지 않고 성장된 제6 질화물계 Ⅲ-V족 화합물 반도체층과,
상기 제6 질화물계 Ⅲ-V족 화합물 반도체층 상의 제1 도전형의 제3 질화물계 Ⅲ-V족 화합물 반도체층, 활성층 및 제2 도전형의 제4 질화물계 Ⅲ-V족 화합물 반도체층을 갖고,
상기 제6 질화물계 Ⅲ-V족 화합물 반도체층에서, 상기 오목부의 바닥면과의 계면으로부터 상기 1주면에 대해 수직 방향으로 발생한 전위가, 상기 오목부의 바닥면을 밑변으로 하는 삼각형부의 경사면 또는 그 근방에 도달하고, 그곳으로부터 상기 1주면에 평행한 방향으로 굴곡하고 있는 것을 특징으로 하는 것이다.
제6 발명은,
복수의 발광 다이오드가 집적된 집적형 발광 다이오드에 있어서,
적어도 하나의 상기 발광 다이오드가,
1주면에 1개 또는 복수의 오목부를 갖는 기판과,
상기 기판 상에, 상기 오목부에 공극을 형성하지 않고 성장된 제6 질화물계 Ⅲ-V족 화합물 반도체층과,
상기 제6 질화물계 Ⅲ-V족 화합물 반도체층 상의 제1 도전형의 제3 질화물계 Ⅲ-V족 화합물 반도체층, 활성층 및 제2 도전형의 제4 질화물계 Ⅲ-V족 화합물 반 도체층을 갖고,
상기 오목부의 바닥면 부분의 상기 기판에 제1 폭을 갖는 제1 구멍을 가짐과 동시에, 상기 오목부의 양측 부분의 상기 기판에 상기 제1 폭보다 큰 제2 폭을 갖는 제2 구멍을 갖는 것을 특징으로 하는 것이다.
제4∼제6 발명에서, 집적형 발광 다이오드는 그 용도는 관계없지만, 전형적인 용도를 들면, 액정 디스플레이 등에 이용되는 발광 다이오드 백라이트, 발광 다이오드 조명 장치, 발광 다이오드 디스플레이 등이다. 이 집적형 발광 다이오드는, 발광 다이오드의 배열의 방법이나 형상은 관계없지만, 예를 들면, 발광 다이오드가 2차원 어레이 형상으로 배열된 것이나, 스트라이프 형상의 발광 다이오드가 일렬 또는 복수열 배열된 것 등이다. 이 집적형 발광 다이오드의 형태는, 이른바 반도체 프로세스 기술을 이용하여 반도체층이 적층된 웨이퍼를 일괄 가공함으로써, 회로 패턴과 함께 각 발광 다이오드가 미세하게 복수 집적하여 나열되어 있는 형태는 물론, 이른바 실장 기술을 이용하여, 이미 칩화되어 있는 각 발광 다이오드를 회로 패턴 기판 상에 미세하게 복수 집적하여 나열한 형태이어도 된다. 또한, 이들 발광 다이오드는, 독립 구동하여도 일괄 구동하여도 되며, 또한 임의로 설정된 임의의 영역 내의 발광 다이오드군을 일괄 독립 구동(에어리어 구동)하여도 무방하다.
제7 발명은,
1주면에 1개 또는 복수의 오목부를 갖는 기판의 당해 오목부에, 그 바닥면을 밑변으로 하는 삼각형의 단면 형상으로 되는 상태를 거쳐 제1 질화물계 Ⅲ-V족 화 합물 반도체층을 성장시킴으로써 당해 오목부를 매립하는 공정과,
상기 제1 질화물계 Ⅲ-V족 화합물 반도체층으로부터 상기 기판 상에 제2 질화물계 Ⅲ-V족 화합물 반도체층을 횡방향 성장시키는 공정
을 갖는 것을 특징으로 하는 질화물계 Ⅲ-V족 화합물 반도체의 성장 방법이다.
이 질화물계 Ⅲ-V족 화합물 반도체의 성장 방법은, 발광 다이오드나 집적형 발광 다이오드 외에, 다른 각종 반도체 장치의 제조에 적용이 가능하다.
제8 발명은,
1주면에 1개 또는 복수의 오목부를 갖는 기판과,
상기 기판 상에, 상기 오목부에 공극을 형성하지 않고 성장된 제6 질화물계 Ⅲ-V족 화합물 반도체층을 갖고,
상기 제6 질화물계 Ⅲ-V족 화합물 반도체층에서, 상기 오목부의 바닥면과의 계면으로부터 상기 1주면에 대해 수직 방향으로 발생한 전위가, 상기 오목부의 바닥면을 밑변으로 하는 삼각형부의 경사면 또는 그 근방에 도달하고, 그곳으로부터 상기 1주면에 평행한 방향으로 굴곡하고 있는 것을 특징으로 하는 질화물계 Ⅲ-V족 화합물 반도체 성장용 기판이다.
제9 발명은,
1주면에 1개 또는 복수의 오목부를 갖는 기판과,
상기 기판 상에, 상기 오목부에 공극을 형성하지 않고 성장된 제6 질화물계 Ⅲ-V족 화합물 반도체층을 갖고,
상기 오목부의 바닥면 부분의 상기 기판에 제1 폭을 갖는 제1 구멍을 가짐과 동시에, 상기 오목부의 양측 부분의 상기 기판에 상기 제1 폭보다 큰 제2 폭을 갖는 제2 구멍을 갖는 것을 특징으로 하는 질화물계 Ⅲ-V족 화합물 반도체 성장용 기판이다.
제10 발명은,
적색 발광의 발광 다이오드, 녹색 발광의 발광 다이오드 및 청색 발광의 발광 다이오드를 각각 적어도 1개 포함하는 셀이 프린트 배선 기판 상에 복수개 배열된 광원 셀 유닛에 있어서,
상기 적색 발광의 발광 다이오드, 상기 녹색 발광의 발광 다이오드 및 상기 청색 발광의 발광 다이오드 중 적어도 하나의 발광 다이오드가,
1주면에 1개 또는 복수의 오목부를 갖는 기판과,
상기 기판 상에, 상기 오목부에 공극을 형성하지 않고 성장된 제6 질화물계 Ⅲ-V족 화합물 반도체층과,
상기 제6 질화물계 Ⅲ-V족 화합물 반도체층 상의 제1 도전형의 제3 질화물계 Ⅲ-V족 화합물 반도체층, 활성층 및 제2 도전형의 제4 질화물계 Ⅲ-V족 화합물 반도체층을 갖고,
상기 제6 질화물계 Ⅲ-V족 화합물 반도체층에서, 상기 오목부의 바닥면과의 계면으로부터 상기 1주면에 대해 수직 방향으로 발생한 전위가, 상기 오목부의 바닥면을 밑변으로 하는 삼각형부의 경사면 또는 그 근방에 도달하고, 그곳으로부터 상기 1주면에 평행한 방향으로 굴곡하고 있는 것을 특징으로 하는 것이다.
제11 발명은,
적색 발광의 발광 다이오드, 녹색 발광의 발광 다이오드 및 청색 발광의 발광 다이오드를 각각 복수개 배열한 발광 다이오드 백라이트에 있어서,
상기 적색 발광의 발광 다이오드, 상기 녹색 발광의 발광 다이오드 및 상기 청색 발광의 발광 다이오드 중 적어도 하나의 발광 다이오드가,
1주면에 1개 또는 복수의 오목부를 갖는 기판과,
상기 기판 상에, 상기 오목부에 공극을 형성하지 않고 성장된 제6 질화물계 Ⅲ-V족 화합물 반도체층과,
상기 제6 질화물계 Ⅲ-V족 화합물 반도체층 상의 제1 도전형의 제3 질화물계 Ⅲ-V족 화합물 반도체층, 활성층 및 제2 도전형의 제4 질화물계 Ⅲ-V족 화합물 반도체층을 갖고,
상기 제6 질화물계 Ⅲ-V족 화합물 반도체층에서, 상기 오목부의 바닥면과의 계면으로부터 상기 1주면에 대해 수직 방향으로 발생한 전위가, 상기 오목부의 바닥면을 밑변으로 하는 삼각형부의 경사면 또는 그 근방에 도달하고, 그곳으로부터 상기 1주면에 평행한 방향으로 굴곡하고 있는 것을 특징으로 하는 것이다.
제12 발명은,
적색 발광의 발광 다이오드, 녹색 발광의 발광 다이오드 및 청색 발광의 발광 다이오드를 각각 복수개 배열한 발광 다이오드 백라이트에 있어서,
상기 적색 발광의 발광 다이오드, 상기 녹색 발광의 발광 다이오드 및 상기 청색 발광의 발광 다이오드 중 적어도 하나의 발광 다이오드가,
1주면에 1개 또는 복수의 오목부를 갖는 기판과,
상기 기판 상에, 상기 오목부에 공극을 형성하지 않고 성장된 제6 질화물계 Ⅲ-V족 화합물 반도체층과,
상기 제6 질화물계 Ⅲ-V족 화합물 반도체층 상의 제1 도전형의 제3 질화물계 Ⅲ-V족 화합물 반도체층, 활성층 및 제2 도전형의 제4 질화물계 Ⅲ-V족 화합물 반도체층을 갖고,
상기 오목부의 바닥면 부분의 상기 기판에 제1 폭을 갖는 제1 구멍을 가짐과 동시에, 상기 오목부의 양측 부분의 상기 기판에 상기 제1 폭보다 큰 제2 폭을 갖는 제2 구멍을 갖는 것을 특징으로 하는 것이다.
제13 발명은,
적색 발광의 발광 다이오드, 녹색 발광의 발광 다이오드 및 청색 발광의 발광 다이오드를 각각 복수개 배열한 발광 다이오드 조명 장치에 있어서,
상기 적색 발광의 발광 다이오드, 상기 녹색 발광의 발광 다이오드 및 상기 청색 발광의 발광 다이오드 중 적어도 하나의 발광 다이오드가,
1주면에 1개 또는 복수의 오목부를 갖는 기판과,
상기 기판 상에, 상기 오목부에 공극을 형성하지 않고 성장된 제6 질화물계 Ⅲ-V족 화합물 반도체층과,
상기 제6 질화물계 Ⅲ-V족 화합물 반도체층 상의 제1 도전형의 제3 질화물계 Ⅲ-V족 화합물 반도체층, 활성층 및 제2 도전형의 제4 질화물계 Ⅲ-V족 화합물 반도체층을 갖고,
상기 제6 질화물계 Ⅲ-V족 화합물 반도체층에서, 상기 오목부의 바닥면과의 계면으로부터 상기 1주면에 대해 수직 방향으로 발생한 전위가, 상기 오목부의 바닥면을 밑변으로 하는 삼각형부의 경사면 또는 그 근방에 도달하고, 그곳으로부터 상기 1주면에 평행한 방향으로 굴곡하고 있는 것을 특징으로 하는 것이다.
제14 발명은,
적색 발광의 발광 다이오드, 녹색 발광의 발광 다이오드 및 청색 발광의 발광 다이오드를 각각 복수개 배열한 발광 다이오드 조명 장치에 있어서,
상기 적색 발광의 발광 다이오드, 상기 녹색 발광의 발광 다이오드 및 상기 청색 발광의 발광 다이오드 중 적어도 하나의 발광 다이오드가,
1주면에 1개 또는 복수의 오목부를 갖는 기판과,
상기 기판 상에, 상기 오목부에 공극을 형성하지 않고 성장된 제6 질화물계 Ⅲ-V족 화합물 반도체층과,
상기 제6 질화물계 Ⅲ-V족 화합물 반도체층 상의 제1 도전형의 제3 질화물계 Ⅲ-V족 화합물 반도체층, 활성층 및 제2 도전형의 제4 질화물계 Ⅲ-V족 화합물 반도체층을 갖고,
상기 오목부의 바닥면 부분의 상기 기판에 제1 폭을 갖는 제1 구멍을 가짐과 동시에, 상기 오목부의 양측 부분의 상기 기판에 상기 제1 폭보다 큰 제2 폭을 갖는 제2 구멍을 갖는 것을 특징으로 하는 것이다.
제15 발명은,
적색 발광의 발광 다이오드, 녹색 발광의 발광 다이오드 및 청색 발광의 발 광 다이오드를 각각 복수개 배열한 발광 다이오드 디스플레이에 있어서,
상기 적색 발광의 발광 다이오드, 상기 녹색 발광의 발광 다이오드 및 상기 청색 발광의 발광 다이오드 중 적어도 하나의 발광 다이오드가,
1주면에 1개 또는 복수의 오목부를 갖는 기판과,
상기 기판 상에, 상기 오목부에 공극을 형성하지 않고 성장된 제6 질화물계 Ⅲ-V족 화합물 반도체층과,
상기 제6 질화물계 Ⅲ-V족 화합물 반도체층 상의 제1 도전형의 제3 질화물계 Ⅲ-V족 화합물 반도체층, 활성층 및 제2 도전형의 제4 질화물계 Ⅲ-V족 화합물 반도체층을 갖고,
상기 제6 질화물계 Ⅲ-V족 화합물 반도체층에서, 상기 오목부의 바닥면과의 계면으로부터 상기 1주면에 대해 수직 방향으로 발생한 전위가, 상기 오목부의 바닥면을 밑변으로 하는 삼각형부의 경사면 또는 그 근방에 도달하고, 그곳으로부터 상기 1주면에 평행한 방향으로 굴곡하고 있는 것을 특징으로 하는 것이다.
제16 발명은,
적색 발광의 발광 다이오드, 녹색 발광의 발광 다이오드 및 청색 발광의 발광 다이오드를 각각 복수개 배열한 발광 다이오드 디스플레이에 있어서,
상기 적색 발광의 발광 다이오드, 상기 녹색 발광의 발광 다이오드 및 상기 청색 발광의 발광 다이오드 중 적어도 하나의 발광 다이오드가,
1주면에 1개 또는 복수의 오목부를 갖는 기판과,
상기 기판 상에, 상기 오목부에 공극을 형성하지 않고 성장된 제6 질화물계 Ⅲ-V족 화합물 반도체층과,
상기 제6 질화물계 Ⅲ-V족 화합물 반도체층 상의 제1 도전형의 제3 질화물계 Ⅲ-V족 화합물 반도체층, 활성층 및 제2 도전형의 제4 질화물계 Ⅲ-V족 화합물 반도체층을 갖고,
상기 오목부의 바닥면 부분의 상기 기판에 제1 폭을 갖는 제1 구멍을 가짐과 동시에, 상기 오목부의 양측 부분의 상기 기판에 상기 제1 폭보다 큰 제2 폭을 갖는 제2 구멍을 갖는 것을 특징으로 하는 것이다.
제10∼제16 발명에 있어서, 적색 발광의 발광 다이오드로서는, 예를 들면, AlGaInP계 반도체를 이용한 것을 이용할 수도 있다.
제17 발명은,
1개 또는 복수의 발광 다이오드를 갖는 전자 기기에 있어서,
적어도 하나의 상기 발광 다이오드가,
1주면에 1개 또는 복수의 오목부를 갖는 기판과,
상기 기판 상에, 상기 오목부에 공극을 형성하지 않고 성장된 제6 질화물계 Ⅲ-V족 화합물 반도체층과,
상기 제6 질화물계 Ⅲ-V족 화합물 반도체층 상의 제1 도전형의 제3 질화물계 Ⅲ-V족 화합물 반도체층, 활성층 및 제2 도전형의 제4 질화물계 Ⅲ-V족 화합물 반도체층을 갖고,
상기 제6 질화물계 Ⅲ-V족 화합물 반도체층에서, 상기 오목부의 바닥면과의 계면으로부터 상기 1주면에 대해 수직 방향으로 발생한 전위가, 상기 오목부의 바 닥면을 밑변으로 하는 삼각형부의 경사면 또는 그 근방에 도달하고, 그곳으로부터 상기 1주면에 평행한 방향으로 굴곡하고 있는 것을 특징으로 하는 것이다.
제18 발명은,
1개 또는 복수의 발광 다이오드를 갖는 전자 기기에 있어서,
적어도 하나의 상기 발광 다이오드가,
1주면에 1개 또는 복수의 오목부를 갖는 기판과,
상기 기판 상에, 상기 오목부에 공극을 형성하지 않고 성장된 제6 질화물계 Ⅲ-V족 화합물 반도체층과,
상기 제6 질화물계 Ⅲ-V족 화합물 반도체층 상의 제1 도전형의 제3 질화물계 Ⅲ-V족 화합물 반도체층, 활성층 및 제2 도전형의 제4 질화물계 Ⅲ-V족 화합물 반도체층을 갖고,
상기 오목부의 바닥면 부분의 상기 기판에 제1 폭을 갖는 제1 구멍을 가짐과 동시에, 상기 오목부의 양측 부분의 상기 기판에 상기 제1 폭보다 큰 제2 폭을 갖는 제2 구멍을 갖는 것을 특징으로 하는 것이다.
제17 및 제18 발명에서, 전자 기기는, 발광 다이오드 백라이트(액정 디스플레이의 백라이트 등), 발광 다이오드 조명 장치, 발광 다이오드 디스플레이 등, 또한 발광 다이오드를 광원으로 하는 프로젝터 혹은 리어 프로젝션 TV, 그레이팅 라이트 밸브(GLV) 등을 포함하지만, 일반적으로는, 표시, 조명, 광통신, 광전송이나 그 외의 목적으로 적어도 하나의 발광 다이오드를 갖는 것이면, 기본적으로는 어떠한 것이어도 되며, 휴대형과 거치형의 쌍방을 포함하지만, 상기 이외의 구체적인 예를 들면, 휴대 전화, 모바일 기기, 로봇, 퍼스널 컴퓨터, 차량 탑재 기기, 각종 가정 전기 제품, 발광 다이오드 광통신 장치, 발광 다이오드 광전송 장치 등이다. 전자 기기에는 또한, 원적외 파장 대역, 적외 파장 대역, 적색 파장 대역, 황색 파장 대역, 녹색 파장 대역, 청색 파장 대역, 자색 파장 대역, 자외 파장 대역 등 중 서로 상이한 파장 대역의 광을 방출하는 2종류 이상의 발광 다이오드를 조합한 것도 포함된다. 특히, 발광 다이오드 조명 장치에서는, 적색 파장 대역, 황색 파장 대역, 녹색 파장 대역, 청색 파장 대역, 자색 파장 대역 등 중 서로 상이한 파장 대역의 가시광을 방출하는 2종류 이상의 발광 다이오드를 조합하고, 이들 발광 다이오드로부터 방출되는 2종류 이상의 광을 혼합하여 자연광 혹은 백색광을 얻을 수 있다. 또한, 청색 파장 대역, 자색 파장 대역, 자색 파장 대역 등 중 적어도 하나의 파장 대역의 광을 방출하는 발광 다이오드를 광원으로서 이용하여, 이 발광 다이오드로부터 방출되는 광을 형광체에 조사하여 여기함으로써 얻어지는 광을 혼합하여 자연광 혹은 백색광을 얻을 수 있다.
제19 발명은,
1주면에 1개 또는 복수의 오목부를 갖는 기판의 당해 오목부에, 그 바닥면을 밑변으로 하는 삼각형의 단면 형상으로 되는 상태를 거쳐 제1층을 성장시킴으로써 당해 오목부를 매립하는 공정과,
상기 제1층으로부터 상기 기판 상에 제2층을 횡방향 성장시키는 공정을 갖는 것을 특징으로 하는 전자 장치의 제조 방법이다.
제20 발명은,
1주면에 1개 또는 복수의 오목부를 갖는 기판과,
상기 기판 상에, 상기 오목부에 공극을 형성하지 않고 성장된 제3층을 갖고,
상기 제3층에서, 상기 오목부의 바닥면과의 계면으로부터 상기 1주면에 대해 수직 방향으로 발생한 전위가, 상기 오목부의 바닥면을 밑변으로 하는 삼각형부의 경사면 또는 그 근방에 도달하고, 그곳으로부터 상기 1주면에 평행한 방향으로 굴곡하고 있는 것을 특징으로 하는 전자 장치이다.
제19 및 제20 발명에서, 제1∼제3층은, 질화물계 Ⅲ-V족 화합물 반도체 외에, 섬유아연석(우르차이트; wurtzite) 구조, 보다 일반적으로는 육방정계의 결정 구조를 갖는 다른 반도체, 예를 들면 ZnO, α-ZnS, α-CdS, α-CdSe 등, 또는 다른 결정 구조를 갖는 각종 반도체로 이루어지는 것이어도 된다. 이들 반도체를 이용한 반도체 장치에는, 일반적인 발광 다이오드, 서브밴드간 천이 발광형(양자 캐스케이드형) 발광 다이오드, 통상의 반도체 레이저, 서브밴드간 천이 발광형(양자 캐스케이드형) 반도체 레이저와 같은 발광 소자 외에, 포토 다이오드 등의 수광 소자 혹은 센서, 태양 전지, 또는 고전자 이동도 트랜지스터 등의 전계 효과 트랜지스터(FET)나 헤테로 접합 바이폴라 트랜지스터(HBT) 등의 바이폴라 트랜지스터와 같은 트랜지스터로 대표되는 전자 주행 소자가 포함된다. 동일 기판 또는 칩 상에 이들 소자가 1개 또는 복수개 형성된다. 이들 소자는 필요에 따라 독립적으로 구동되도록 구성된다. 동일 기판 상에 발광 소자와 전자 주행 소자를 집적화함으로써 광전자 집적 회로(OEIC)를 구성하는 것이 가능하다. 필요에 따라, 광 배선을 형성하는 것도 가능하다. 적어도 하나의 발광 소자(발광 다이오드 혹은 반도체 레 이저)의 점멸을 이용하여 광의 공급에 의한 조명 통신 혹은 광통신을 행할 수도 있다. 이 경우, 상이한 파장 대역의 광을 복수 이용하여 조명 통신 혹은 광통신을 행하여도 된다.
전자 장치는, 상기한 반도체 장치(발광 소자, 수광 소자, 전자 주행 소자 등) 외에, 압전 장치, 집전 장치, 광학 장치(비선형 광학 결정을 이용하는 제2차 고조파 발생 소자 등), 유전체 장치(강유전체 소자를 포함), 초전도 장치 등도 포함한다. 이 경우, 제1∼제3층의 재료는, 반도체 장치에서는 상기와 같은 각종 반도체를 이용할 수 있고, 압전 장치, 초전 장치, 광학 장치, 유전체 장치, 초전도 장치 등에서는, 육방정계의 결정 구조를 갖는 산화물 등의 각종 재료를 이용할 수 있다.
전자 장치로서 발광 다이오드 혹은 반도체 레이저를 포함하는 것을 이용함으로써, 발광 다이오드 백라이트, 발광 다이오드 조명 장치, 발광 다이오드 디스플레이 등, 또는 발광 다이오드 혹은 반도체 레이저를 광원으로 하는 프로젝터 혹은 리어 프로젝션 TV, 그레이팅 라이트 밸브(Grating Light Valve) 등의 전자 기기를 구성할 수 있다.
제19 및 제20 발명에 대해서도 제1∼제18 발명과 마찬가지의 응용이 가능하다.
전술한 바와 같이 구성된 본 발명에서는, 기판의 오목부의 바닥면으로부터 제1 질화물계 Ⅲ-V족 화합물 반도체층의 성장을 개시하고, 도중에 이 바닥면을 밑변으로 하는 삼각형의 단면 형상으로 되는 상태를 거쳐 제1 질화물계 Ⅲ-V족 화합 물 반도체층을 성장시킴으로써 이 오목부를 빈틈없이 매립할 수 있다. 그리고, 이렇게 하여 성장된 제1 질화물계 Ⅲ-V족 화합물 반도체층으로부터 제2 질화물계 Ⅲ-V족 화합물 반도체층을 횡방향 성장시킨다. 이때, 제1 질화물계 Ⅲ-V족 화합물 반도체층에서는, 기판의 오목부의 바닥면과의 계면으로부터 기판의 1주면에 대해 수직 방향으로 전위가 발생하여, 이 전위가 제1 질화물계 Ⅲ-V족 화합물 반도체층의 경사면 또는 그 근방에 도달하고, 제2 질화물계 Ⅲ-V족 화합물 반도체층의 성장에 수반하여, 이 전위는 그곳으로부터 기판의 1주면에 평행한 방향으로 굴곡한다. 제2 질화물계 Ⅲ-V족 화합물 반도체층을 충분히 두껍게 성장시킨 시점에서, 이 기판의 1주면에 평행한 전위 상의 부분은 전위 밀도가 극히 낮은 영역으로 된다. 또한, 이 방법에서는, 제1∼제4 질화물계 Ⅲ-V족 화합물 반도체층을 1회의 에피택셜 성장에 의해 성장시킬 수 있다.
보다 일반적으로는, 제1 질화물계 Ⅲ-V족 화합물 반도체층을 제1층, 제2 질화물계 Ⅲ-V족 화합물 반도체층을 제2층으로 재판독하여도 상기와 마찬가지의 것이 성립한다.
이하, 본 발명의 실시예에 대해 도면을 참조하면서 설명한다. 또한, 실시예의 전체 도면에서, 동일하거나 또는 대응하는 부분에는 동일한 부호를 부여한다.
도 1∼도 3은 본 발명의 제1 실시예에 따른 GaN계 발광 다이오드의 제조 방법을 공정순으로 도시한다.
이 제1 실시예에서는, 도 1의 (A)에 도시하는 바와 같이, 우선, 1주면에 주 기적인 요철 가공이 실시된 사파이어 기판(11)을 준비한다. 참조 부호 11a는 오목부, 11b는 볼록부를 나타낸다. 오목부(11a)는 역사다리 형상의 단면 형상을 갖는다. 예를 들면, 사파이어 기판(11)의 주면은 c면, 오목부(11a)는 사파이어 기판(11)의 〈1-100〉 방향으로 연장되는 스트라이프 형상이다. 오목부(11a) 및 볼록부(11b)의 평면 형상은, 이미 기술한 각종 평면 형상으로 할 수 있지만, 바람직한 일례를 도 4에 도시한다. 도 4에 도시하는 바와 같이, 이 예에서는, 볼록부(11b)가 육각형의 평면 형상을 가지며, 이를 벌집 형상으로 이차원 배열하고, 이 볼록부(11b)를 둘러싸도록 오목부(11a)를 형성한다. 여기에서, 육각형의 볼록부(11b)의 대향변의 간격은 예를 들면 3.8∼4.2㎛, 바람직하게는 4㎛, 인접하는 육각형의 볼록부(11b)의 간격은 예를 들면 1.3∼1.7㎛, 바람직하게는 1.5㎛이지만, 이것에 한정되는 것은 아니다. 전형적으로는, 도 4에서의 점선의 방향(최인접의 볼록부(11b) 사이를 연결하는 방향)이, 후술하는 GaN층(12)의 m축과 평행하게 되도록 한다. 이 사파이어 기판(11)의 요철 가공은, 반응성 이온 에칭(RIE)법, 분말 블러스트법, 샌드 블러스트법 등의 다양한 방법에 의해 행할 수 있다. 이들 오목부(11a) 및 볼록부(11b)의 치수 등의 상세 내용에 대해서는 후술한다.
다음으로, 서멀 클리닝 등을 행함으로써 이 사파이어 기판(11)의 표면을 청정화한 후, 이 사파이어 기판(11) 상에 종래 공지의 방법에 의해 예를 들면 550℃ 정도의 성장 온도에서 예를 들면 GaN 버퍼층(도시 생략)을 성장시킨다. 다음으로, 예를 들면 MOCVD법에 의해 GaN의 에피택셜 성장을 행한다. 이때, 도 1의 (B)에 도시하는 바와 같이, 우선 오목부(11a)의 바닥면으로부터 성장을 개시시켜, 이 바닥 면을 밑변으로 하고, 사파이어 기판(11)의 주면에 대해 경사한 패싯을 경사면에 갖는 이등변 삼각형의 단면 형상으로 되도록 GaN층(12)을 성장시킨다. 예를 들면, 이 GaN층(12)의 연장 방향은 그 〈1-100〉 방향이며, 그 경사면의 패싯(facet)은 (1-101)면이다. 이 GaN층(12)은 언도핑이어도 되고, n형 불순물 또는 p형 불순물을 도핑하여도 된다. 이 GaN층(12)의 성장 조건에 대해서는 후술한다.
계속하여, GaN층(12)의 성장을 그 경사면의 패싯 면방위를 유지하면서 행함으로써, 도 1의 (C)에 도시하는 바와 같이, 오목부(11a)의 내부를 완전하게 매립한다. 도 1의 (C)에서, 점선은 성장 도중의 성장 계면을 나타낸다(이하 동일).
다음으로, 성장 조건을 횡방향 성장이 지배적으로 되는 조건으로 설정하여 성장을 계속하면, 도 2의 (A)에 도시하는 바와 같이, GaN층(12)은 그 두께를 늘리면서 볼록부(11b) 상으로 퍼져 가, 마침내는 인접하는 오목부(11a)로부터 성장한 GaN층(12)끼리 볼록부(11b) 상에서 접촉한다.
계속하여, 도 2의 (B)에 도시하는 바와 같이, GaN층(12)을 그 표면이 사파이어 기판(11)의 주면과 평행한 평탄면으로 될 때까지 횡방향 성장시킨다. 이렇게 하여 성장된 GaN층(12)은, 오목부(11a) 위의 부분의 전위 밀도가 극히 낮게 된다.
다음으로, 도 3에 도시하는 바와 같이, GaN층(12) 상에, 예를 들면 MOCVD법에 의해, n형 GaInN층(13), n형 GaN층(14), n형 GaInN층(15), 활성층(16), p형 GaInN층(17), p형 AlInN층(18), p형 GaN층(19) 및 p형 GaInN층(20)을 순차적으로 에피택셜 성장시킨다. 활성층(16)은, 예를 들면 GaInN계의 다중 양자 우물(MQW) 구조(예를 들면, GaInN 양자 우물층과 GaN 장벽층을 교대로 적층한 것)를 갖는다. 이 활성층(16)의 In 조성은 발광 다이오드의 발광 파장에 부합하여 선택되고, 예를 들면 발광 파장 405㎚에서는 ∼11%, 450㎚에서는 ∼18%, 520㎚에서는 ∼24%이다.
이 후, p형 GaInN층(17), p형 AlInN층(18), p형 GaN층(19) 및 p형 GaInN층(20)의 p형 불순물을 활성화하기 위해, 예를 들면 N2와 O2의 혼합 가스(조성은 예를 들면 N2가 99%, O2가 1%)의 분위기 내에서 550∼750℃(예를 들면, 650℃) 혹은 580∼620℃(예를 들면, 600℃)의 온도에서 열처리를 행한다. 여기에서, N2에 O2를 혼합함으로써 활성화가 일어나기 쉬워진다. 이 열처리 시간은 예를 들면 5분∼2시간 혹은 40분∼2시간, 일반적으로는 10∼60분 정도이다. 열처리의 온도를 비교적 낮게 하는 것은, 열처리 시의 활성층(16) 등의 열화를 방지하기 위함이다.
상기한 GaN계 반도체층의 성장 원료는, 예를 들면, Ga의 원료로서는 트리에틸갈륨((C2H5)3Ga, TEG) 또는 트리메틸갈륨((CH3)3Ga, TMG), Al의 원료로서는 트리메틸알루미늄((CH3)3Al, TMA), In의 원료로서는 트리메틸인듐((CH3)3In, TMI)을, N의 원료로서는 암모니아(NH3)를 이용한다. 도펀트에 대해서는, n형 도펀트로서는 예를 들면 실란(SiH4)을, p형 도펀트로서는 예를 들면 비스(메틸시클로펜타디에닐) 마그네슘((CH3C5H4)2Mg), 비스(에틸시클로펜타디에닐) 마그네슘((C2H5C5H4)2Mg) 혹은 비스(시클로펜타디에닐) 마그네슘((C5H5)2Mg)을 이용한다.
또한, 상기한 GaN계 반도체층의 성장 시의 캐리어 가스 분위기로서는, 예를 들면, H2 가스가 이용된다.
다음으로, 전술한 바와 같이 하여 GaN계 반도체층을 성장시킨 사파이어 기판(11)을 MOCVD 장치로부터 취출한다.
다음으로, p형 GaInN층(20) 상에 p측 전극(21)을 형성한다. p측 전극(21)의 재료로서는, 고반사율을 갖는 오믹 금속, 예를 들면 Ag나 Pd/Ag 등을 이용하는 것이 바람직하다. 또한, p측 전극(21)은, n형 GaInN층(13), n형 GaN층(14), n형 GaInN층(15), 활성층(16), p형 GaInN층(17), p형 AlInN층(18), p형 GaN층(19) 및 p형 GaInN층(20)을 에피택셜 성장시킨 후, p형 GaInN층(17), p형 AlInN층(18), p형 GaN층(19) 및 p형 GaInN층(20)의 p형 불순물을 활성화하기 위한 열처리를 행하기 전에 형성하도록 하여도 된다.
다음으로, n형 GaN층(14), n형 GaInN층(15), 활성층(16), p형 GaInN층(17), p형 AlInN층(18), p형 GaN층(19) 및 p형 GaInN층(20)을, 예를 들면 RIE법, 분말 블러스트법, 샌드 블러스트법 등에 의해 소정 형상으로 패터닝하여, 메사부(22)를 형성한다.
다음으로, 이 메사부(22)에 인접하는 부분의 n형 GaInN층(13) 상에 n측 전극(23)을 형성한다. n측 전극(23)으로서는, 예를 들면 Ti/Pt/Au 구조의 것을 이용한다.
다음으로, 필요에 따라, 전술한 바와 같이 하여 발광 다이오드 구조가 형성된 사파이어 기판(11)을 그 이면측으로부터 연삭이나 랩핑함으로써 두께를 감소시 킨 후, 이 사파이어 기판(11)의 스크라이빙을 행하여 바를 형성한다. 이 후, 이 바의 스크라이빙을 행함으로써 칩화한다.
이렇게 하여 얻어진 GaN계 발광 다이오드에서는, 도 5에 도시한 바와 같이, p측 전극(21)과 n측 전극(23) 사이에 순방향 전압을 인가하여 전류를 흘림으로써 발광을 행하게 하고, 사파이어 기판(11)을 통해 외부로 광을 취출한다. 단, 도 5에서는, 상방으로 광을 취출하는 경우를 생각하여 사파이어 기판(11)이 위로 되도록 하고 있다. 활성층(16)의 In 조성의 선정에 의해, 적색~자외의 발광, 그 중에서도 청색 발광, 녹색 발광 또는 적색 발광을 얻을 수 있다. 이 경우, 활성층(16)으로부터 발생한 광 중에서, 사파이어 기판(11)을 향하는 광은, 사파이어 기판(11)과 그 오목부(11a)의 GaN층(12)의 계면에서 굴절한 후, 사파이어 기판(11)을 지나 외부로 나가고, 활성부(16)로부터 발생한 광 중에, p측 전극(21)을 향하는 광은, 이 p측 전극(21)에서 반사되어 사파이어 기판(11)을 향해, 사파이어 기판(11)을 지나 외부로 나간다. 한편, 도 5에 나타내는 광선은, 발광 다이오드를 구성하는 GaN계 반도체층의 굴절율을 GaN의 굴절율 2.438, 사파이어 기판(11)의 굴절율을 1.785, 공기의 굴절율을 1로 한 경우의 것이다.
이 제1 실시예에서는, GaN층(12)의 관통 전위 밀도를 최소화하기 위해, 오목부(11a)의 바닥면의 폭(Wg), 깊이(d), 및, 도 1의 (B)에 도시하는 상태의 GaN층(12)의 경사면과 사파이어 기판(11)의 주면이 이루는 각도(α)가 하기의 식을 만족하도록 정해져 있다(도 6 참조).
2d≥Wgtanα
예를 들면, Wg=2.1㎛, α=59도의 경우에는 d≥1.75㎛, Wg=2㎛, α=59도의 경우에는 d≥1.66㎛, Wg=1.5㎛, α=59도의 경우에는 d≥1.245㎛, Wg=1.2㎛, α=59도의 경우에는 d≥0.966㎛이다. 단, 어느 경우도 d＜5㎛로 하는 것이 바람직하다.
도 1의 (B) 및 도 1의 (C)에 도시하는 공정에서의 GaN층(12)의 성장 시에는, 성장 원료의 V/Ⅲ비를 조금 높게, 예를 들면 13000±2000의 범위, 성장 온도를 조금 낮게, 예를 들면 1050±50℃의 범위로 설정한다. 이렇게 함으로써, 도 1의 (B) 및 도 1의 (C)에 도시하는 바와 같이, 기판(11)의 주면에 대해 경사진 패싯을 경사면으로 내면서, 오목부(11a)를 완전하게 매립하는 형태로 GaN층(12)이 성장한다. 이때, 볼록부(11b) 상에는, GaN층(12)은 거의 성장하지 않는다. 또한, 이 GaN층(12)의 성장은 예를 들면 1.0∼2.0 기압, 바람직하게는 1.6 기압 정도의 압력 조건하에서 행한다. 이것은, 횡방향 성장을 억제하여 오목부(11a)로의 GaN층(12)의 선택 성장을 용이하게 하기 위함이다. 성장 속도는 일반적으로는 1.0∼5.0㎛/h, 바람직하게는 3.0㎛/h 정도로 한다. 원료 가스의 유량은, 예를 들면, TMG는 20SCCM, NH3는 20SLM이다. 한편, 도 2의 (A) 및 도 2의 (B)에 도시하는 공정에서의 GaN층(12)의 성장(횡방향 성장)은, 성장 원료의 V/Ⅲ비를 조금 낮게, 예를 들면 5000±2000의 범위, 성장 온도를 조금 높게, 예를 들면 1150±50℃의 범위로 설정한다. 이 범위보다 성장 온도가 높으면 GaN층(12)의 표면이 거칠어지기 쉬워지고, 반대로 낮으면 회합부에 피트가 생기기 쉬워진다. 원료 가스의 유량은, 예를 들 면, TMG는 40SCCM, NH3는 20SLM이다. 이렇게 함으로써, 도 2의 (A) 및 도 2의 (B)에 도시하는 바와 같이, GaN층(12)이 횡방향 성장하여, 평탄한 표면이 얻어진다. 이때, GaN층(12)과 사파이어 기판(11) 사이에 공극은 생기지 않는다.
도 7에, GaN층(12)의 성장 시의 원료 가스의 흐름 및 사파이어 기판(11) 상에서의 확산의 모습을 모식적으로 도시한다. 이 성장에서 가장 중요한 점은, 성장 초기에, 사파이어 기판(11)의 볼록부(11b)(테라스부)에는 GaN층(12)은 성장하지 않고, 오목부(11a)에서 GaN층(12)의 성장이 개시되는 것이다. 이것은, 일반적으로, GaN의 성장은, Ga 원료로서 TMG, N 원료로서 NH3를 이용하는 경우를 생각하면,
Ga(CH3)3(g)+3/2H2(g)→Ga(g)+3CH4(g)
NH3(g)→(1-α)NH3(g)+α/2N2(g)+3α/2H2(g)
Ga(g)+NH3(g)=GaN(s)+3/2H2(g)
의 반응식으로 표현되듯이, NH3과 Ga가 직접 반응함으로써 일어난다. 이때, H2 가스가 발생하지만, 이 H2 가스는 결정 성장과는 역의 작용, 즉 에칭 작용을 한다. 도 1의 (B) 및 도 1의 (C)에 도시하는 공정에서는, 종래의 평탄한 기판 상에서의 GaN의 성장에서는 행하지 않는 조건, 즉 에칭 작용을 높여 성장하기 어려운 조건(Ⅴ/Ⅲ비를 높임)을 이용함으로써, 볼록부(11b)에서의 성장을 억제한다. 한편, 오목부(11a)의 내부에서는, 이 에칭 작용이 약해지므로, 결정 성장이 일어난다. 또한 종래는, 성장 결정 표면의 평탄성을 향상시키기 위해, 횡방향 성장의 정 도가 높아지는 조건(보다 고온)에서 성장시키지만, 이 제1 실시예에서는, 관통 전위를 사파이어 기판(11)의 주면에 평행한 방향으로 굴곡시킴으로써 저감시키거나, 보다 조기에 오목부(11a)의 내부를 GaN층(12)으로 매립할 목적으로, 이미 기술한 바와 같이 종래부터 저온(예를 들면, 1050±50℃)에서 성장시킨다.
도 8에, GaN층(12)의 결정 결함 분포를 투과형 전자 현미경(TEM)에 의해 조사한 결과를 모식적으로 도시한다. 또한, 도 9에, 이 GaN층(12)의 표면의 평면 캐소드 루미네센스(CL)상을 도시한다. 도 8로부터 알 수 있듯이, 볼록부(11b)의 중앙부 근방, 즉 서로 인접하는 오목부(11a)로부터 성장하는 GaN층(12)끼리의 회합부만 전위 밀도가 높아지고 있지만, 오목부(11a) 위의 부분을 포함하는 다른 부분에서는 전위 밀도는 낮아져 있다. 예를 들면, 오목부(11a)의 깊이 d=1㎛, 바닥면의 폭 Wg=2㎛, 볼록부(11b)의 상면의 폭 Wt=2㎛인 경우, 이 저전위 밀도의 부분의 전위 밀도는 1×107/㎠으로, 요철 가공을 실시한 사파이어 기판(11)을 이용하지 않는 경우에 비해 1∼2자리 전위 밀도가 저감되어 있다. 오목부(11a)의 측벽에 대해 수직 방향으로의 전위의 발생은 전혀 일어나지 않는 것도 알 수 있다. 도 9에 도시하는 평면 캐소드 루미네센스상은 도 8에 도시하는 결과와 잘 일치하고 있다.
또한, 도 8에서, 오목부(11a)에서의 사파이어 기판(11)과 접하는 GaN층(12)의 고전위 밀도에서 결정성이 나쁜 영역의 평균 두께는, 볼록부(11b)에서의 사파이어 기판(11)과 접하는 GaN층(12)의 고전위 밀도에서 결정성이 나쁜 영역의 평균 두께의 1.5배 정도이다. 이것은, 볼록부(11b) 상에서는 GaN층(12)이 횡방향 성장하 는 것을 반영한 결과이다.
도 10에, TEM 해석의 결과로부터 판명된 GaN층(12)의 성장 시의 전위의 움직임을 모식적으로 도시한다. 단, 도 10의 (A)는 단면도, 도 10의 (B)는 도 10의 (B)에 도시하는 단면도와 대응한 평면도이다. 전위에는 크게 나누어 2개의 타입이 있다.
제1 타입의 전위(타입 (a+c) 전위)에 대해서는 다음과 같다. 도 10 중, 전위 (1)는 오목부(11a)의 바닥면과의 계면으로부터 발생하고, 이 바닥면을 밑변으로 하는 이등변 삼각형의 경사변의 패싯 (a)에서 수평 방향(사파이어 기판(11)의 주면에 평행한 방향)으로 굴곡하여, 오목부(11a)의 측벽부까지 계속 연장되어 소실된다. 또한, 전위 (2)는, 오목부(11a)의 바닥면과의 계면으로부터 발생하고, 패싯 (a)에서 수평 방향으로 굴곡하여, 볼록부(11b)의 중앙부 근방까지 연장하고, 볼록부(11b)의 중앙부에서 회합했을 때의 패싯 (c)에서 상방(사파이어 기판(11)의 주면에 수직인 방향)으로 굴곡하고, 그 회합부에서 수직 방향으로 상승하여, 볼록부(11b)의 중앙부의 관통 전위로 된다. 이 타입 (a+c)의 관통 전위는, 버거스 벡터=1/3〈11-23〉을 갖는 관통 전위로서, 볼록부(11a)의 중앙부에 집중되어 있는 것이 특징이다.
제2 타입의 전위(타입 a 전위)에 대해서는 다음과 같다. 도 10 중, 전위 (3)은, 오목부(11a)의 바닥면과의 계면으로부터 발생하고, 패싯 (d)의 근방에서 수평 방향으로 굴곡하여, 오목부(11a)의 측벽부까지 계속 연장되어 소실된다. 단, 수평 방향으로의 굴곡은, 반드시, 패싯 (d)에서 생기는 것은 아니다. 전위 (4)는, 전위 (3)와 마찬가지의 기구에 의해, 수평 방향으로 굴곡하여, 볼록부(11b)의 중앙부 근방까지 연장하고, 볼록부(11b)의 중앙부의 회합부에서 수직 방향으로 상승하여, 볼록부(11b)의 중앙부의 관통 전위로 된다. 전위 (2)와 상이한 점은, 수평 방향의 연장이다. 전위 (5)는, 전위 (3)과 마찬가지의 기구에 의해, 수평 방향으로 굴곡하여, 볼록부(11b)의 중앙부 근방까지 연장될 때, 우발적으로 수직 방향으로 연장된다. 이 전위 (5)가 볼록부(11b)의 중앙부의 관통 전위의 원인으로 된다. 이 타입 a의 관통 전위는 버거스 벡터=1/3〈11-20〉을 갖는 관통 전위이다.
상기한 타입 (a+c) 전위 및 타입 a 전위 외에, 볼록부(11a)의 중앙부의 회합부에서는, 새롭게 GaN층(12)의 표면에 관통한 전위(타입 (a+c) 전위 및 타입 a 전위의 쌍방)가 관찰되었다.
다음으로, GaN층(12)의 전위 밀도의 견적 결과에 대해 설명한다. 지금, 도 11에 도시하는 바와 같이, 오목부(11a)의 측벽과 사파이어 기판(11)의 주면이 이루는 각도를 γ, 볼록부(11b) 위에서의 성장 계면과 사파이어 기판(11)의 주면이 이루는 각도를 β라고 하면, GaN층(12)의 고밀도 결함 영역의 비율은,
R=cotβ((Wg/2)tanα-d)/(1/2)(Wt+Wg+dcotγ)
로 표현된다. 이 경우, 전위 밀도는
Winitial×(R+U(1-R))
로 예상된다. 단, U는 타입 a 전위(c면 전위)가 GaN층(12)의 표면까지 상승하는 빈도를 나타내며, 경험적으로 1/10∼1/100 정도이다. 예를 들면, α, β∼59도, γ ∼67도, Wg∼2.1㎛, Wt∼2㎛, d∼1㎛일 때, R∼0.195이고, 이때 Winitial∼3×108/㎠이다. U∼1/50로 하면, 전위 밀도는 ∼6.3×107/㎠이다.
도 12의 (A) 및 도 12의 (B)에, 사파이어 기판(11)과 GaN층(12)의 계면 근방의 단면 TEM 사진을 도시한다. 또한, 도 13에 이 부분의 단면도를 도시한다. 도 12의 (A)는 도 13에 도시하는 볼록부(11b)의 점선으로 둘러싼 영역에 대응하고, 도 12의 (B)는 도 13에 도시하는 오목부(11a)의 점선으로 둘러싼 영역에 대응한다. 도 12의 (A) 및 도 12의 (B)에 도시한 바와 같이, 사파이어 기판(11)과 GaN층(12)의 계면에서 사파이어 기판(11)측에 관찰되는 피트의 형상이 오목부(11a)와 볼록부(11b)에서 상이하며, 도 13에 도시하는 바와 같이, 오목부(11a)에 형성되는 피트(13)의 폭을 Pg, 볼록부(11b)에 형성되는 피트(14)의 폭을 Pt라고 하면 Pt＞Pg, 전형적으로는 Pt＞1.2Pg이다. 볼록부(11b)에 형성되는 피트(14)의 폭(Pt)이 오목부(11a)에 형성되는 피트(13)의 폭(Pg)보다 커지는 것은, 볼록부(11b)에서는 성장 초기에 GaN층(12)이 성장하지 않고, 에칭 작용이 있는 NH3 가스 등에 노출되어 있는 시간이 길기 때문이다. 종래의 방법에서는, 이러한 일은 일어나지 않는다.
도 14의 (A)는 사파이어 기판(11)의 오목부(11a) 및 볼록부(11b)의 근방의 단면 TEM 사진(암시야상)을 나타내고, 도 14의 (B)는 도 14의 (A)에 도시하는 볼록부(11b)의 상면 근방을 확대한 단면 TEM 사진, 도 14의 (C)는 도 14의 (B)에 도시하는 오목부(11a)의 바닥면 근방을 확대한 것으로서, 모두 검은 부분이 사파이어 기판(11)이다. 도 15의 (A)는 도 14의 (B)에 도시하는 볼록부(11b)의 상면 근방의 단면을 모식적으로 도시한 것으로서, GaN층(12) 중의 볼록부(11b) 상의 결정성이 뒤떨어지는 영역의 두께는 ∼37㎚이다. 또한, 도 15의 (B)는 도 14의 (C)에 도시하는 오목부(11a)의 바닥면 근방의 단면을 모식적으로 도시한 것으로서, GaN층(12) 내의 오목부(11a) 상의 결정성이 뒤떨어지는 영역의 두께는 ∼18㎚ 내지 ∼56㎚이다. 이것으로부터 알 수 있듯이, 오목부(11a) 상과 볼록부(11b) 상에서 GaN층(12) 내의 결정성이 떨어지는 영역의 두께는 상이하다. 이것은, 볼록부(11b) 상에서는 GaN층(12)을 횡방향 성장시키고 있기 때문이다. 종래의 방법에서는 큰 차이는 없다.
도 16에, 이 GaN계 발광 다이오드(녹색 발광의 발광 다이오드)로부터 외부로의 광 취출의 시뮬레이션(레이트레이싱 시뮬레이션)을 행한 결과(□로 나타내는 데이터)의 일례를 도시한다. 도 16에서, 횡축은 사파이어 기판(11) 상에 20㎛×20㎛의 크기의 범위를 상정한 경우의 오목부(11a)의 측벽의 경사면의 면적(S) 및 400㎛2을 기준으로 한 면적(S)의 비(경사면 면적비), 종축은 광 취출 효율(η)을 나타낸다. 도 16에 의해, 광 취출 효율(η)을 향상시키기 위해서는, 경사면의 면적(S)을 가능한 한 늘리는 것이 바람직한 것을 알 수 있다. 도 16에는, 사파이어 기판(11) 상에 오목부(11a)를 60도 간격으로 3방향(예를 들면, 결정학적으로 등가인 3개의 〈1-100〉방향)으로 형성한 경우(이 경우, 볼록부(11a)의 평면 형상은 삼각형으로 됨)에 동일한 시물레이션을 행한 결과(◇로 나타내는 데이터)도 도시하고 있다. 이 결과로부터, 한 방향으로 스트라이프 형상으로 연장되는 오목부(11a)를 형성한 경우보다, 오목부(11a)를 60도 간격으로 3방향으로 형성한 경우가, 광 취출 효율(η)이 높아지는 것을 알 수 있다.
도 17을 참조하여, 광 취출 효율(η)을 높이기 위한, 상기한 경사면의 면적(S)의 최대화에 대해 다시 고찰한다. 도 17로부터, 오목부(11a)의 연장 방향으로 단위 길이의 부분을 생각하면, 1주기분의 오목부(11a) 및 볼록부(11b)가 사파이어 기판(11) 상에 차지하는 면적은 (Wt+Wg)+d/tanγ, 오목부(11a)의 측벽의 경사면의 면적은 d/sinγ로 나타내진다. 따라서, 광 취출 효율(η)을 높이기 위해서는 경사면 면적비
(d/sinγ)/((Wt+Wg)+d/tanγ)
를 최대화하는 것이 유효하다.
도 18은, d=1㎛, Wt+Wg=4㎛의 경우에, 오목부(11a)의 측벽과 사파이어 기판(11)의 주면이 이루는 각도 γ를 바꾸었을 때의 경사면 면적비(굵은 실선으로 나타내는 데이터)의 변화를 도시한다. 도 18 중, 가는 실선으로 나타내는 데이터는 경사면 면적비의 미분치를 나타낸다. 도 18로부터, γ=69도에서는 경사면 면적비는 O.24가 된다.
도 19는, γ=67도, Wt+Wg=4㎛의 경우에, 오목부(11a)의 깊이 d를 바꾸었을 때의 경사면 면적비(굵은 실선으로 나타내는 데이터)의 변화를 도시한다. 도 19 중, 가는 실선으로 나타내는 데이터는 경사면 면적비의 미분치를 나타낸다. 도 19 로부터, GaN층(12)의 전위 밀도가 낮아지는 바람직한 조건(d=1.66㎛, α=59도, Wg=2㎛)에서는, 경사면 면적비는 O.24로 된다. 이에 비해, 예를 들면 d=1㎛의 경우, 경사면 면적비는 O.18이다.
도 20은, γ=67도, Wt+Wg=7㎛의 경우에, 오목부(11a)의 깊이 d를 바꾸었을 때의 경사면 면적비(굵은 실선으로 나타내는 데이터)의 변화를 도시한다. 도 20 중, 가는 실선으로 나타내는 데이터는 경사면 면적비의 미분치를 나타낸다. 도 20으로부터, GaN층(12)의 전위 밀도가 낮아지는 바람직한 조건(d=1.66㎛, α=59도, Wg=2㎛)에서는, 경사면 면적비는 O.18로 된다. 이에 비해, 예를 들면 d=1㎛의 경우, 경사면 면적비는 O.12이다.
다음으로, 활성층(16)의 근방에서의 성장 표면 상태에 대해 고찰한다. 일반적으로, 성장층에 관통 전위가 존재하면, 성장 피트 등이 생겨 도 21에 도시한 바와 같이, 성장 표면의 평탄성이 악화되고, 관통 전위 밀도가 높을수록 악화의 정도가 심해진다. 활성층(16)에 관통 전위가 존재하게 되면, 그 면내에서 두께나 조성 변동 등이 발생하여, 그것이 발광 파장의 면내 불균일성이나 역위상 경계 결함 등의 면 형상 결정 결함 발생의 원인으로 되어, 발광 효율의 저하(내부 양자 효율의 저하)를 초래한다. 이에 비해, 이 제1 실시예에 따르면, GaN층(12)의 관통 전위 밀도는 전술한 바와 같이 큰 폭으로 저감되어 있고, 따라서 그 위에 성장되는 활성층(16)의 관통 전위 밀도도 마찬가지로 낮기 때문에, 관통 전위에 기인하는 발광 효율의 저하는 극히 적어 종래에 비해 높은 발광 효율을 얻을 수 있다.
또한, GaN층(12)의 관통 전위는 사파이어 기판(11)의 볼록부(11b)의 중앙부 근방에 집중되어, 볼록부(11b)의 배열에 따라 규칙적으로 배열되므로, 활성층(16) 내의 관통 전위도 그것을 반영하여 규칙적으로 배열된다. 이 때문에, 활성층(16) 내의 평탄한 표면이 형성되어 있는 부분의 면적은 관통 전위가 랜덤하게 배치하는 경우에 비해 큰 폭으로 증가하기 때문에, 이에 의하여도 발광 효율의 향상을 도모할 수 있다.
또한, 예를 들면, 활성층(16)의 In 조성이 높은 경우, 성장 표면이 거칠어져 있으면, 도 22에 도시하는 바와 같이, 역위상 경계 결함 등의 면 형상 결정 결함과 전위가 복합된 결정 결함이 새롭게 활성층(16)으로부터 발생하기 쉬워져, 이것이 발광 효율의 저하를 초래한다. 이에 비해, 이 제1 실시예에 따르면, 전술한 바와 같이 활성층(16)의 표면의 평탄성은 큰 폭으로 개선되고 있기 때문에, 이러한 결정 결함의 발생은 억제되어 발광 효율의 저하도 생기지 않는다.
활성층(16)의 성장 표면의 평탄성을 향상시켜, 면 형상 결정 결함을 줄이기 위해서는, 활성층(16)의 장벽층을 AlGaN에 의해 구성하는 것도 유효하다.
이상과 같이, 이 제1 실시예에 따르면, 사파이어 기판(11)과 GaN층(12) 사이에 공극이 형성되지 않음으로써, 이 공극에 기인하는 광 취출 효율의 저하를 방지할 수 있다. 또한, GaN층(12)의 관통 전위는 사파이어 기판(11)의 볼록부(11b)의 중앙부 근방에 집중되고, 그 외의 부분의 전위 밀도는 예를 들면 107/㎠ 정도로 종래의 요철 가공 기판을 이용한 경우에 비해 큰 폭으로 저감되기 때문에, GaN층(12) 및 그 위에 성장되는 활성층(16) 등의 GaN계 반도체층의 결정성은 큰 폭으로 향상하고, 비발광 중심 등도 큰 폭으로 감소한다. 이들에 의해, 발광 효율이 매우 높은 GaN계 발광 다이오드를 얻을 수 있다. 또한, 이 GaN계 발광 다이오드의 제조에 필요한 에피택셜 성장은 1회로 끝나고, 게다가 성장 마스크가 불필요하기 때문에, 제조 공정이 간단하고, 저비용으로 GaN계 발광 다이오드를 제조할 수 있다.
다음으로, 본 발명의 제2 실시예에 대해 설명한다.
이 제2 실시예에서는, 도 23의 (A)에 도시하는 바와 같이, 평탄한 사파이어 기판(11)의 전면에 이온 주입을 행함으로써, 이 사파이어 기판(11)의 표면층을 비정질화하여, 비정질층(31)을 형성한다. 이 이온 주입에 이용하는 원자, 에너지 및 도우즈량은, 사파이어 기판(11)을 비정질화할 수 있도록 필요에 따라 선택된다. 이온 주입에 이용하는 원자로서는, 예를 들면, He, Ne, Ar, Kr, Xe 등의 불활성 원자나, Si, H, N, Ga 등을 이용할 수 있다. 예를 들면, 이온 주입에 이용하는 원자가 Si인 경우, 이온 주입의 에너지는 10∼30keV, 도우즈량은 1×1018/㎠ 이상으로 한다.
다음으로, 도 23의 (B)에 도시하는 바와 같이, 비정질층(31)이 형성된 사파이어 기판(11)에 예를 들면 RIE법에 의해 요철 가공을 실시하여, 제1 실시예와 마찬가지의 오목부(11a) 및 볼록부(11b)를 형성한다.
다음으로, 도 23의 (C)∼도 23의 (E)에 도시하는 바와 같이, 볼록부(11b)에 비정질층(31)이 형성된 사파이어 기판(11) 상에 제1 실시예와 마찬가지로 하여 GaN 층(12)을 성장시킨다.
이 후, 제1 실시예와 마찬가지로 하여 n형 GaInN층(13)의 성장 이후의 공정을 진행하여 GaN계 발광 다이오드를 제조한다.
이 제2 실시예에 따르면, 제1 실시예와 마찬가지의 이점을 얻을 수 있다.
다음으로, 본 발명의 제3 실시예에 대해 설명한다.
이 제3 실시예에서는, 도 24의 (A) 및 도 24의 (B)에 도시하는 바와 같이, 우선, 제1 실시예와 마찬가지의 요철 가공을 실시한 사파이어 기판(11) 상에 GaN층(32)을 에피택셜 성장시킨다.
다음으로, 도 24의 (C)에 도시하는 바와 같이, GaN층(32)을 RIE법 등에 의해 에치백하여 사파이어 기판(11)의 오목부(11a)의 바닥부에만 이 GaN층(32)을 얇게 남긴다.
다음으로, 도 24의 (D)에 도시하는 바와 같이, 사파이어 기판(11)의 전면에 이온 주입을 행함으로써, 이 사파이어 기판(11)의 볼록부(11b)의 표면층을 비정질화하여, 비정질층(31)을 형성한다. 이때, GaN층(32)도 동시에 비정질화된다. 이 이온 주입에 이용하는 원자, 에너지 및 도우즈량은, GaN층(32)을 비정질화할 수 있도록 필요에 따라 선택된다. 이온 주입에 이용하는 원자로서는, 예를 들면, He, Ne, Ar, Kr, Xe 등의 불활성 원자나, Si, H, N, Ga 등을 이용할 수 있다. 예를 들면, 이온 주입에 이용하는 원자가 Si인 경우, 이온 주입의 에너지는 10∼30keV, 도우즈량은 1×1018/㎠ 이상으로 한다.
다음으로, 도 24의 (E)∼도 24의 (G)에 도시하는 바와 같이, 상기와 같이 하여 볼록부(11b)에 비정질층(31)이 형성되고, 오목부(11a)의 바닥부에 비정질화된 GaN층(32)이 형성된 사파이어 기판(11) 상에 제1 실시예와 마찬가지로 하여 GaN층(12)을 성장시킨다. 이때, GaN층(12)의 성장 온도로의 승온 시에, 비정질화된 GaN층(32)은 결정화한다. 그리고, GaN층(12)은 이렇게 하여 결정화된 GaN층(32) 상에 성장한다.
이 후, 제1 실시예와 마찬가지로 하여 n형 GaInN층(13)의 성장 이후의 공정을 진행하여 GaN계 발광 다이오드를 제조한다.
이 제3 실시예에 따르면, 제1 실시예와 마찬가지의 이점을 얻을 수 있다.
다음으로, 본 발명의 제4 실시예에 대해 설명한다.
이 제4 실시예에서는, 우선, 도 25의 (A)에 도시하는 바와 같이, 평탄한 사파이어 기판(11)의 전면에, 예를 들면 증착법, 스퍼터링법, CVD법 등에 의해 SiN막(33)을 비정질층으로서 형성한다. 이 SiN막(33)의 두께는 예를 들면 1㎚ 이상으로 한다.
다음으로, 도 25의 (B)에 도시하는 바와 같이, SiN막(33)이 형성된 사파이어 기판(11)에 예를 들면 RIE법, 분말 블러스트법, 샌드 블러스트법 등에 의해 요철 가공을 실시하여, 제1 실시예와 마찬가지의 오목부(11a) 및 볼록부(11b)를 형성한다.
다음으로, 도 25의 (C)에 도시하는 바와 같이, 저온, 예를 들면 550℃ 정도의 온도에서 GaN층(34)을 성장시킨다. 이 GaN층(34)의 두께는 예를 들면 200㎚ 이 하로 한다. 이 GaN층(34)은, 사파이어 기판(11)의 오목부(11a)의 바닥부와 볼록부(11b) 상의 SiN막(33) 상에 서로 분단되어 성장한다.
다음으로, 도 25의 (D)∼도 25의 (F)에 도시하는 바와 같이, 상기와 같이 하여 볼록부(11b)에 SiN막(33)이 형성되고, 오목부(11a)의 바닥부에 GaN층(34)이 형성된 사파이어 기판(11) 상에 제1 실시예와 마찬가지로 하여 GaN층(12)을 성장시킨다. 이때, GaN층(12)의 성장 온도로의 승온 시에, GaN층(34)은 결정화한다. 그리고, GaN층(12)은 이렇게 하여 결정화된 GaN층(34) 상에 성장한다. 또한, SiN막(33) 상의 GaN층(34)은 이 성장 온도로의 승온 시에 증발한다.
이 후, 제1 실시예와 마찬가지로 하여 n형 GaInN층(13)의 성장 이후의 공정을 진행하여 GaN계 발광 다이오드를 제조한다.
이 제4 실시예에 따르면, 제1 실시예와 마찬가지의 이점을 얻을 수 있다.
다음에 본 발명의 제5 실시예에 대해 설명한다.
이 제5 실시예에서는, 도 26의 (A)에 도시하는 바와 같이, 평탄한 사파이어 기판(11)의 전면에, 예를 들면 증착법, 스퍼터링법, CVD법 등에 의해 SiN막(35), SiO2막(36) 및 SiN막(37)을 순차적으로 성막한다. 여기에서, SiN막(35, 37)의 두께는 예를 들면 1㎚ 이상, SiO2막(36)의 두께는 예를 들면 10㎚ 이상이다.
다음으로, 도 26의 (B)에 도시하는 바와 같이, SiN막(35), SiO2막(36) 및 SiN막(37)이 형성된 사파이어 기판(11)에 예를 들면 RIE법, 분말 블러스트법, 샌드 블러스트법 등에 의해 요철 가공을 실시하여, 제1 실시예와 마찬가지의 오목 부(11a) 및 볼록부(11b)를 형성한다.
다음으로, 도 26의 (C)에 도시하는 바와 같이, 예를 들면 불산계의 에칭액을 이용하여 웨트 에칭을 행함으로써 SiO2막(36)만 에칭하고, 그 측면을 수평 방향으로 조금 후퇴시킨다.
다음으로, 도 26의 (D)에 도시하는 바와 같이, 제1 실시예와 마찬가지로 GaN층(12)을 성장시킨다. 이때, SiO2막(36)의 측벽은 상기와 같이 수평 방향으로 후퇴하고 있기 때문에, 이 GaN층(12)이 SiO2막(36)의 측벽에 부착하는 것을 방지할 수 있다.
다음으로, 도 26의 (E)에 도시하는 바와 같이, 예를 들면 불산계의 에칭액을 이용하여 웨트 에칭을 행함으로써 SiO2막(36)을 완전하게 제거하고, 그것에 의해 그 위의 SiN막(37) 및 GaN층(34)을 제거한다(리프트 오프).
다음으로, 도 26의 (F) 및 도 26의 (G)에 도시하는 바와 같이, 제1 실시예와 마찬가지로 하여 GaN층(12)을 횡방향 성장시킨다.
이 후, 제1 실시예와 마찬가지로 하여 n형 GaInN층(13)의 성장 이후의 공정을 진행하여 GaN계 발광 다이오드를 제조한다.
이 제5 실시예에 따르면, 제1 실시예와 마찬가지의 이점을 얻을 수 있다.
다음으로, 본 발명의 제6 실시예에 대해 설명한다.
이 제6 실시예에서는, 도 27의 (A)∼도 27의 (D)에 도시하는 바와 같이, 제1 실시예와 마찬가지로 하여, 요철 가공을 한 사파이어 기판(11) 상에 GaN층(12)을 성장시킨다.
다음으로, 도 27의 (E)에 도시하는 바와 같이, 이 GaN층(12)을 RIE법 등을 이용하여 패터닝함으로써, 볼록부(11b) 상의 관통 전위가 집중되어 있는 부분을 선택적으로 제거하고, 이 부분에 볼록부(11b)의 표면을 노출시킨다.
다음으로, 도 27의 (F) 및 도 27의 (G)에 도시하는 바와 같이, 오목부(11a) 상에 남은 GaN층(12)으로부터 GaN층(37)을 횡방향 성장시킨다.
이 후, 제1 실시예와 마찬가지로 하여 n형 GaInN층(13)의 성장 이후의 공정을 진행하여 GaN계 발광 다이오드를 제조한다.
이 제6 실시예에 따르면, 제1 실시예와 마찬가지의 이점을 얻을 수 있다.
다음으로, 본 발명의 제7 실시예에 대해 설명한다.
이 제7 실시예에서는, 도 28의 (A)에 도시하는 바와 같이, 우선, 평탄한 사파이어 기판(11) 상에 GaN층(38)을 성장시킨다.
다음으로, 도 28의 (B)에 도시하는 바와 같이, 이 GaN층(38)에 요철 가공을 실시하여, 제1 실시예에서의 사파이어 기판(11)의 오목부(11a) 및 볼록부(11b)와 마찬가지의 오목부(38a) 및 볼록부(38b)를 형성한다.
다음으로, 이렇게 하여 요철 가공을 실시한 GaN층(38) 상에, 제1 실시예와 마찬가지로 하여 GaN층(12)을 성장시킨다.
이 후, 제1 실시예와 마찬가지로 하여 n형 GaInN층(13)의 성장 이후의 공정을 진행하여 GaN계 발광 다이오드를 제조한다.
이 제7 실시예에 따르면, 제1 실시예와 마찬가지의 이점을 얻을 수 있다.
다음으로, 본 발명의 제8 실시예에 대해 설명한다.
이 제8 실시예에서는, p측 전극(21)의 형성 공정까지는 제1 실시예와 마찬가지이지만, 그 이후의 공정이 상이하다. 여기에서, 이 p측 전극(21)에서는, 바람직하게는, 전극 재료(예를 들면 Ag 등)의 확산을 막기 위해 Pd를 함유하는 층을 개재시키거나, 그 외에, 응력, 열, 상층에 형성되는 Au나 Sn을 포함하는 층(땜납층이나 범프 등)으로부터의 Au나 Sn의 p측 전극(21)으로의 확산 등에 의한 불량의 발생을 방지하기 위해 예를 들면 Ti, W 혹은 이들의 합금 등의 고융점 금속, 혹은 이들 금속의 질화물(TiN, WN, TiWN 등)을 형성함으로써, 입계(粒界)가 없는 아몰퍼스 형상의 배리어메탈층으로서 이용하는 기술을 적용한다. 여기에서, Pd를 함유하는 층을 개재시키는 기술은, 예를 들면 금속 도금 기술에서는 Pd 개재층으로서 주지이며, 상기한 배리어메탈층 재료는 Si계 전자 디바이스의 Al 배선 기술 등으로 주지이다.
즉, 도 29의 (A)에 도시하는 바와 같이, p측 전극(21)을 형성한 후, 리프트법 등에 의해, 이 p측 전극(21)을 덮도록 예를 들면 Ni막(41)을 형성한다. 다음으로, 도시는 생략하지만, 예를 들면 Ni막(41)을 덮도록 Pd막을 형성하고, 이 Pd막을 덮도록 금속 질화막, 예를 들면 TiN, WN, TiWN 등의 막을 형성하고, 또한 필요에 따라 이 막을 덮도록 Ti, W, Mo 혹은 그들의 합금 등의 막을 형성한다. 단, Ni막(41)을 형성하지 않고, 그 대신에, p측 전극(21)을 덮도록 Pd막을 형성하고, 이 Pd막을 덮도록 TiN, WN, TiWN 등의 막을 형성하고, 또한 필요에 따라 이 막을 덮도록 Ti, W, Mo 혹은 그들의 합금 등의 막을 형성하도록 해도 된다.
다음으로, 도 29의 (B)에 도시하는 바와 같이, 리소그래피에 의해, Ni막(41) 및 그 위의 Pd막 등의 층을 덮는 소정 형상의 레지스트 패턴(42)을 형성한다.
다음으로, 도 29의 (C)에 도시하는 바와 같이, 레지스트 패턴(42)을 마스크로서 예를 들면 RIE법에 의해 에칭함으로써 메사부(22)를 단면 형상이 사다리 형상으로 되도록 형성한다. 이 메사부(22)의 경사면과 사파이어 기판(11)의 주면이 이루는 각도는 예를 들면 35도 정도로 한다. 이 메사부(22)의 경사면에는 필요에 따라 λ/4 유전체막(λ: 발광 파장)을 형성한다.
다음으로, 도 29의 (D)에 도시하는 바와 같이, n형 GaInN층(13) 상에 n측 전극(23)을 형성한다.
다음으로, 도 29의 (E)에 도시하는 바와 같이, 기판 전면에 패시베이션막으로서 SiO2막(43)을 형성한다. 베이스에 대한 밀착성, 내구성, 프로세스 상의 내식성을 고려하였을 경우, SiO2막(43) 대신에 SiN막 혹은 SiON막을 이용하여도 된다.
다음으로, 도 29의 (F)에 도시하는 바와 같이, 이 SiO2막(43)을 에치백하여 얇게 한 후, 메사부(22)의 경사면의 SiO2막(43) 상에 반사막으로서 Al막(44)을 형성한다. 이 Al막(44)은, 활성층(16)으로부터 발생하는 광을 사파이어 기판(11)측에 반사시켜 광의 취출 효율의 향상을 도모하기 위한 것이다. 이 Al막(44)의 일단은 n측 전극(23)과 접촉하도록 형성한다. 이것은, Al막(44)과 n측 전극(23) 사이에 간격을 만들지 않게 함으로써 광의 반사를 늘리기 위함이다. 이 후, SiO2막(43)을 다시 형성하여 패시베이션막으로서 필요한 두께로 한다.
다음으로, 도 29의 (G)에 도시하는 바와 같이, SiO2막(43) 내의 Ni막(41) 및 n측 전극(23)의 상방의 부분을 에칭 제거하여 개구(45, 46)를 형성하고, 이들 부분에 Ni막(41) 및 n측 전극(23)을 노출시킨다.
다음으로, 도 29의 (H)에 도시하는 바와 같이, 개구(45) 부분의 Ni막(41) 상에 패드 전극(47)을 형성함과 함께, 개구(46) 부분의 n측 전극(23) 상에 패드 전극(48)을 형성한다.
다음으로, 도 29의 (I)에 도시하는 바와 같이, 기판 전면에 범프 마스크재(49)를 형성한 후, 이 범프 마스크재(49) 내의 패드 전극(48)의 상방의 부분을 에칭 제거하여 개구(50)를 형성하고, 이 부분에 패드 전극(48)을 노출시킨다.
다음으로, 도 29의 (J)에 도시하는 바와 같이, 범프 마스크재(49)를 이용하여 패드 전극(48) 상에 Au 범프(51)를 형성한다. 다음으로, 범프 마스크재(49)를 제거한다. 다음으로, 기판 전면에 다시 범프 마스크재(도시 생략)를 형성한 후, 이 범프 마스크재 내의 패드 전극(47)의 상방의 부분을 에칭 제거하여 개구를 형성하고, 이 부분에 패드 전극(47)을 노출시킨다. 다음으로, 패드 전극(47) 상에 Au 범프(52)를 형성한다.
다음으로, 필요에 따라, 전술한 바와 같이 하여 발광 다이오드 구조가 형성된 사파이어 기판(11)을 그 이면측으로부터 연삭이나 랩핑함으로써 두께를 감소시킨 후, 이 사파이어 기판(11)의 스크라이빙을 행하여 바를 형성한다. 이 후, 이 바의 스크라이빙을 행함으로써 칩화한다.
또한 도 29에서 설명한 전극 적층 구조는, 일례에 지나지 않고, 특히, 각 전극층을 복수 적층하는 경우, 소자 온도 상승에 수반하는 각 금속층의 열팽창 계수의 차이에 의한 응력 발생의 억제, 금속층 사이의 확산의 억제를 고려하면서, Ag 전극 등으로 이루어지는 p측 전극(21)과 다른 금속층과의 밀착성의 향상, 응력 내구성의 향상, 크랙 방지성의 향상, 저콘택트 저항화, Ag 전극 등의 품질 유지에 의한 고반사율화를 도모할 필요가 있으므로, 필요에 따라, 이미 기술한 Si계 전자 디바이스의 Al 배선 기술 등을 조합하는 것이 가능하다.
다음으로, 본 발명의 제9 실시예에 대해 설명한다.
이 제9 실시예에서는, 제1 실시예에 따른 방법에 의해 얻어지는 청색 발광의 GaN계 발광 다이오드 및 녹색 발광의 GaN계 발광 다이오드 외에, 별도로 준비한 적색 발광의 AlGaInP계 발광 다이오드를 이용하여 발광 다이오드 백라이트를 제조하는 경우에 대해 설명한다.
제1 실시예에 따른 방법에 의해 사파이어 기판(11) 상에 청색 발광의 GaN계 발광 다이오드 구조를 형성하고, 또한 p측 전극(21) 및 n측 전극(23) 상에 각각 범프(도시 생략)를 형성한 후, 이것을 칩화함으로써 플립 칩의 형태에서 청색 발광의 GaN계 발광 다이오드를 얻는다. 마찬가지로 하여, 녹색 발광의 GaN계 발광 다이오드를 플립 칩의 형태로 얻는다. 한편, 적색 발광의 AlGaInP계 발광 다이오드로서는, n형 GaAs 기판 상에 AlGaInP계 반도체층을 적층하여 다이오드 구조를 형성하고, 그 상부에 p측 전극을 형성함과 함께, n형 GaAs 기판의 이면에 n측 전극을 형성한 일반적인 것을 칩의 형태로 이용하는 것으로 한다.
그리고, 이들 적색 발광의 AlGaInP계 발광 다이오드 칩, 녹색 발광의 GaN계 발광 다이오드 칩 및 청색 발광의 GaN계 발광 다이오드 칩을 각각 AlN 등으로 이루어지는 서브 마운트 상에 마운팅한 후, 이를 서브 마운트를 아래로 하여 예를 들면 Al 기판 등의 기판 상에 소정의 배치로 마운팅한다. 이 상태를 도 30의 (A)에 도시한다. 도 30의 (A) 중, 참조 부호 61은 기판, 참조 부호 62는 서브 마운트, 참조 부호 63은 적색 발광의 AlGaInP계 발광 다이오드 칩, 참조 부호 64는 녹색 발광의 GaN계 발광 다이오드 칩, 참조 부호 65는 청색 발광의 GaN계 발광 다이오드 칩을 나타낸다. 이들 적색 발광의 AlGaInP계 발광 다이오드 칩(63), 녹색 발광의 GaN계 발광 다이오드 칩(64) 및 청색 발광의 GaN계 발광 다이오드 칩(65)의 칩 사이즈는 예를 들면 35O㎛2이다. 여기에서, 적색 발광의 AlGaInP계 발광 다이오드 칩(63)은 그 n측 전극이 서브 마운트(62) 상에 오도록 마운팅하고, 녹색 발광의 GaN계 발광 다이오드 칩(64) 및 청색 발광의 GaN계 발광 다이오드 칩(65)은 그 p측 전극 및 n측 전극이, 범프를 통해 서브 마운트(62) 상에 오도록 한다. 적색 발광의 AlGaInP계 발광 다이오드 칩(63)이 마운팅되어 있는 서브 마운트(62) 상에는 n측 전극용의 인출 전극(도시 생략)이 소정의 패턴 형상으로 형성되어 있고, 이 인출 전극 상의 소정 부분에 AlGaInP계 발광 다이오드 칩(63)의 n측 전극측이 마운팅되어 있다. 그리고, 이 AlGaInP계 발광 다이오드 칩(63)의 p측 전극과, 기판(21) 상에 설치된 소정의 패드 전극(66)에 이들을 접속하도록 와이어(67)가 본딩되어 있을 뿐만 아니라, 상기한 인출 전극의 일단과 기판(61) 상에 설치된 다른 패드 전극 에 이들을 접속하도록 와이어(도시 생략)가 본딩되어 있다. 녹색 발광의 GaN계 발광 다이오드 칩(64)이 마운팅되어 있는 서브 마운트(62) 상에는, p측 전극용의 인출 전극 및 n측 전극용의 인출 전극(모두 도시 생략)이 각각 소정의 패턴 형상으로 형성되어 있고, 이들 p측 전극용의 인출 전극 및 n측 전극용의 인출 전극상의 소정 부분에, GaN계 발광 다이오드 칩(64)의 p측 전극 및 n측 전극측이 그들의 위에 형성된 범프를 통해 각각 마운팅되어 있다. 그리고, 이 GaN계 발광 다이오드 칩(64)의 p측 전극용의 인출 전극의 일단과 기판(61) 상에 형성된 패드 전극에 이들을 접속하도록 와이어(도시 생략)가 본딩되어 있을 뿐만 아니라, 그 n측 전극용의 인출 전극의 일단과 기판(61) 상에 설치된 패드 전극에 이들을 접속하도록 와이어(도시 생략)가 본딩되어 있다. 청색 발광의 GaN계 발광 다이오드 칩(65)도 마찬가지이다.
단, 서브 마운트(62)를 생략하여, 적색 발광의 AlGaInP계 발광 다이오드 칩(63), 녹색 발광의 GaN계 발광 다이오드 칩(64) 및 청색 발광의 GaN계 발광 다이오드 칩(65)을 직접, 방열성을 갖는 임의의 프린트 배선 기판에 다이렉트 마운팅하는 것도 가능하고, 이렇게 함으로써 발광 다이오드 백라이트 전체의 저비용화를 도모할 수 있다.
전술과 같은 적색 발광의 AlGaInP계 발광 다이오드 칩(63), 녹색 발광의 GaN계 발광 다이오드 칩(64) 및 청색 발광의 GaN계 발광 다이오드 칩(65)을 1단위(셀)로 하고, 이것을 기판(61) 상에 소정의 패턴으로 필요한 수 배치한다. 그 일례를 도 31에 도시한다. 다음으로, 도 30b에 도시하는 바와 같이, 이 1단위를 덮도록 투명 수지(68)의 포팅을 행한다. 이 후, 투명 수지(68)의 큐어 처리를 행한다. 이 큐어 처리에 의해 투명 수지(68)는 고체화되고, 그에 따라 약간 축소된다(도 30의 (C)). 이렇게 하여, 도 32에 도시하는 바와 같이, 적색 발광의 AlGaInP계 발광 다이오드 칩(63), 녹색 발광의 GaN계 발광 다이오드 칩(64) 및 청색 발광의 GaN계 발광 다이오드 칩(65)을 1단위로 한 것이 기판(61) 상에 어레이 형상으로 배열된 발광 다이오드 백라이트가 얻어진다. 이 경우, 투명 수지(68)는 녹색 발광의 GaN계 발광 다이오드 칩(64) 및 청색 발광의 GaN계 발광 다이오드 칩(65)의 사파이어 기판(11)의 이면과 접촉하고 있기 때문에, 이 사파이어 기판(11)의 이면이 공기와 직접 접촉하고 있는 경우에 비해 굴절율차가 적어져, 따라서 이 사파이어 기판(11)을 투과하여 외부로 나오려고 하는 광이 이 사파이어 기판(11)의 이면에서 반사되는 비율이 감소하여, 그에 따라 광 취출 효율이 향상됨으로써 발광 효율이 향상된다.
이 발광 다이오드 백라이트는, 예를 들면 액정 패널의 백라이트에 이용하기에 적합한 것이다.
다음으로, 본 발명의 제10 실시예에 대해 설명한다.
이 제10 실시예에서는, 제9 실시예와 마찬가지로 하여, 적색 발광의 AlGaInP계 발광 다이오드 칩(63), 녹색 발광의 GaN계 발광 다이오드 칩(64) 및 청색 발광의 GaN계 발광 다이오드 칩(65)을 기판(61) 상에 소정의 패턴으로 필요한 수 배치한 후, 도 33에 도시하는 바와 같이, 적색 발광의 AlGaInP계 발광 다이오드 칩(63)을 덮도록 이 AlGaInP계 발광 다이오드 칩(63)에 적절한(발광 파장의 광에 대해 보 다 투명한) 투명 수지(69)의 포팅을 행하고, 녹색 발광의 GaN계 발광 다이오드 칩(64)을 덮도록 이 GaN계 발광 다이오드 칩(64)에 적절한 투명 수지(70)의 포팅을 행하고, 청색 발광의 GaN계 발광 다이오드 칩(65)을 덮도록 이 GaN계 발광 다이오드 칩(65)에 적절한 투명 수지(71)의 포팅을 행한다. 이 후, 투명 수지(69∼71)의 큐어 처리를 행한다. 이 큐어 처리에 의해 투명 수지(69∼71)는 고체화되고, 그에 따라 약간 축소된다. 이렇게 하여, 적색 발광의 AlGaInP계 발광 다이오드 칩(63), 녹색 발광의 GaN계 발광 다이오드 칩(64) 및 청색 발광의 GaN계 발광 다이오드 칩(65)을 1단위(셀)로 한 것이 기판(61) 상에 어레이 형상으로 배열된 발광 다이오드 백라이트가 얻어진다. 이 경우, 투명 수지(70, 71)는 각각 녹색 발광의 GaN계 발광 다이오드 칩(64) 및 청색 발광의 GaN계 발광 다이오드 칩(65)의 사파이어 기판(11)의 이면과 접촉하고 있기 때문에, 이 사파이어 기판(11)의 이면이 공기와 직접 접촉하고 있는 경우에 비해 굴절율차가 작아져, 따라서 이 사파이어 기판(11)을 투과하여 외부로 나오려고 하는 광이 이 사파이어 기판(11)의 이면에서 반사되는 비율이 감소하여, 그에 따라 광 취출 효율이 향상됨으로써 발광 효율이 향상된다.
이 발광 다이오드 백라이트는, 예를 들면 액정 패널의 백라이트에 이용하기에 적합한 것이다.
다음으로, 본 발명의 제11 실시예에 대해 설명한다.
이 제11 실시예에서는, 제1 실시예에 따른 방법에 의해 사파이어 기판(11) 상에 GaN계 발광 다이오드 구조를 형성하고, p측 전극(21) 및 n측 전극(23)은 각각 스트라이프 형상으로 형성하고, 이들 p측 전극(21) 및 n측 전극(23) 상에 각각 범 프(도시 생략)를 형성한 후, 이 사파이어 기판(11)의 스크라이빙을 행함으로써 소정 크기의 사각형으로 한다. 이에 따라, 도 34에 도시하는 바와 같이, 스트라이프 형상의 발광부를 갖는 집적형 GaN계 발광 다이오드가 얻어진다. 이 경우, n측 전극(23)은, 스트라이프 형상의 메사부(22)의 주위를 둘러싸도록 형성되어 있다. 그리고, 도 35에 도시하는 바와 같이, 이 집적형 GaN계 발광 다이오드를 AlN 등으로 이루어지는 서브 마운트(69) 상에 마운팅한다. 이 경우, 서브 마운트(69) 상에는 p측 전극용의 인출 전극 및 n측 전극용의 인출 전극(도시 생략)이 각각 소정의 패턴 형상으로 형성되어 있고, 그들 위에는 땜납(70, 71)이 형성되어 있다. 집적형 GaN계 발광 다이오드의 p측 전극(21)은 땜납(70) 상에, n측 전극(23)은 땜납(71) 상에 오도록 위치를 맞추고, 이들 땜납(70, 71)을 녹여 접합한다.
다음으로, 본 발명의 제12 실시예에 대해 설명한다.
이 제12 실시예에서는, 제1 실시예에 따른 방법에 의해 얻어지는 청색 발광의 GaN계 발광 다이오드 및 녹색 발광의 GaN계 발광 다이오드 외에, 별도로 준비하는 적색 발광의 AlGaInP계 발광 다이오드를 이용하여 광원 셀 유닛을 제조하는 경우에 대해 설명한다.
도 36a에 도시하는 바와 같이, 이 제12 실시예에서는, 제9 실시예와 마찬가지로 하여, 적색 발광의 AlGaInP계 발광 다이오드 칩(63), 녹색 발광의 GaN계 발광 다이오드 칩(64) 및 청색 발광의 GaN계 발광 다이오드 칩(65)을 각각 적어도 1개 포함하고, 이들이 소정의 패턴으로 배치된 셀(81)을 프린트 배선 기판(82) 상에 소정의 패턴으로 필요한 수 배치한다. 이 예에서는, 각 셀(81)은, 적색 발광의 AlGaInP계 발광 다이오드 칩(63), 녹색 발광의 GaN계 발광 다이오드 칩(64) 및 청색 발광의 GaN계 발광 다이오드 칩(65)을 각각 1개 포함하고, 이들이 정삼각형의 정점에 배치되어 있다. 도 36의 (B)에 셀(81)을 확대하여 도시한다. 각 셀(81)에서의 적색 발광의 AlGaInP계 발광 다이오드 칩(63), 녹색 발광의 GaN계 발광 다이오드 칩(64) 및 청색 발광의 GaN계 발광 다이오드 칩(65)의 간격(a)은 예를 들면 4㎜이지만, 이것에 한정되는 것은 아니다. 셀(81)의 간격(b)은 예를 들면 30㎜이지만, 이것에 한정되는 것은 아니다. 프린트 배선 기판(82)으로서는, 예를 들면, FR4(Flame Retardant Type 4의 약어) 기판이나 메탈코어 기판 등을 이용할 수 있지만, 방열성을 갖는 프린트 배선 기판이면 다른 것을 이용할 수도 있으며, 이들에 한정되는 것은 아니다. 제9 실시예와 마찬가지로 하여, 각 셀(81)을 덮도록 투명 수지(68)의 포팅을 행하고, 혹은, 제10 실시예와 마찬가지로 하여, 적색 발광의 AlGaInP계 발광 다이오드 칩(63)을 덮도록 투명 수지(69)의 포팅을 행하고, 녹색 발광의 GaN계 발광 다이오드 칩(64)을 덮도록 투명 수지(70)의 포팅을 행하고, 청색 발광의 GaN계 발광 다이오드 칩(65)을 덮도록 투명 수지(71)의 포팅을 행한다. 이렇게 하여, 적색 발광의 AlGaInP계 발광 다이오드 칩(63), 녹색 발광의 GaN계 발광 다이오드 칩(64) 및 청색 발광의 GaN계 발광 다이오드 칩(65)으로 이루어지는 셀(81)이 프린트 배선 기판(82) 상에 배치된 광원 셀 유닛이 얻어진다.
프린트 배선 기판(82) 상의 셀(81)의 배치의 구체적인 예를 도 37 및 도 38에 도시하지만, 이것들에 한정되는 것은 아니다. 도 37에 도시하는 예는 셀(81)을 4×3의 이차원 어레이 형상으로 배치한 것, 도 38에 도시하는 예는 셀(81)을 6×2 의 이차원 어레이 형상으로 배치한 것이다.
도 39는 셀(81)의 다른 구성예를 도시한다. 이 예에서는, 셀(81)은 적색 발광의 AlGaInP계 발광 다이오드 칩(63)을 1개, 녹색 발광의 GaN계 발광 다이오드 칩(64)을 2개, 청색 발광의 GaN계 발광 다이오드 칩(65)을 1개 포함하고, 이들이 예를 들면 정방형의 정점에 배치되어 있다. 2개의 녹색 발광의 GaN계 발광 다이오드 칩(64)은 이 정방형의 하나의 대각선의 양단의 정점에 배치되고, 적색 발광의 AlGaInP계 발광 다이오드 칩(63) 및 청색 발광의 GaN계 발광 다이오드 칩(65)은 이 정방형의 다른 하나의 대각선의 양단의 정점에 배치되어 있다.
이 광원 셀 유닛을 1개 또는 복수 배열함으로써, 예를 들면 액정 패널의 백라이트에 이용하기에 적합한 발광 다이오드 백라이트를 얻을 수 있다.
이상, 본 발명의 실시예에 대해 구체적으로 설명하였지만, 본 발명은, 전술한 실시예에 한정되지 않고, 본 발명의 기술적 사상에 근거하는 각종 변형이 가능하다.
예를 들면, 전술한 제1∼제12 실시예에서 예로 든 수치, 재료, 구조, 형상, 기판, 원료, 프로세스, 오목부(11a)의 방위 등은 어디까지나 예에 지나지 않고, 필요에 따라, 이것들과 상이한 수치, 재료, 구조, 형상, 기판, 원료, 프로세스 등을 이용하여도 무방하다.
구체적으로는, 예를 들면, 전술한 제1∼제12 실시예에서, p형 GaN계 반도체층 및 n형 GaN계 반도체층의 도전형을 서로 반대로 하여도 된다. 또한, 사파이어 기판(11) 대신에, 이미 기술한 SiC 기판, Si 기판 등의 다른 기판을 이용하여도 된 다.
또한, 오목부(11a)의 연장 방향은, GaN층(12)의 〈1-100〉 방향뿐만이 아니라, GaN층(12)의 〈11-20〉 방향이어도 된다.
또한, 필요에 따라, 전술의 제1∼제12 실시예 중 2 이상을 조합하여도 된다.
본 발명에 따르면, 제1 질화물계 Ⅲ-V족 화합물 반도체층 및 제2 질화물계 Ⅲ-V족 화합물 반도체층과 기판 사이에 간격이 형성되지 않음으로써, 광의 취출 효율을 큰 폭으로 향상시킬 수 있고, 또한, 제2 질화물계 Ⅲ-V족 화합물 반도체층의 결정성이 양호하게 되기 때문에, 그 위에 성장시키는 제3 질화물계 Ⅲ-V족 화합물 반도체층, 활성층 및 제4 질화물계 Ⅲ-V족 화합물 반도체층의 결정성도 큰 폭으로 향상되기 때문에, 발광 효율이 매우 높은 발광 다이오드를 얻을 수 있다. 또한, 1회의 에피택셜 성장에 의해 발광 다이오드를 제조할 수 있기 때문에, 저비용이다. 그리고, 이 발광 효율이 높은 발광 다이오드를 이용하여 고성능의 광원 셀 유닛, 발광 다이오드 백라이트, 발광 다이오드 조명 장치, 발광 다이오드 디스플레이, 각종 전자 기기 등을 실현할 수 있다.
보다 일반적으로는, 제1 질화물계 Ⅲ-V족 화합물 반도체층을 제1층, 제2 질화물계 Ⅲ-V족 화합물 반도체층을 제2층으로 재판독하여도 상기와 마찬가지의 효과를 얻을 수 있다.

Claims (25)

1주면에 단면 형상이 역사다리꼴인 복수의 오목부를 갖는 단결정 기판의 상기 오목부에, 그 바닥면을 밑변으로 하는 삼각형의 단면 형상으로 되는 상태를 거쳐 GaN으로 이루어지는 제1 질화물계 Ⅲ-V족 화합물 반도체층을 성장 원료의 V/Ⅲ비를 13000±2000, 성장 온도를 1050±50℃의 범위로 설정하여 유기 금속 화학 기상 성장법에 의해 성장시킴으로써 상기 오목부를 매립하며, 이 때, 상기 오목부의 바닥면과의 계면으로부터 상기 기판의 상기 1주면에 대해서 수직 방향으로 발생하고, 상기 삼각형의 단면 형상이 되는 상태의 상기 제 1 질화물계 Ⅲ-V족 화합물 반도체층의 경사면에 도달한 전위가, 상기 1주면에 평행한 방향으로 굴곡함과 함께, 상기 오목부들 사이의 볼록부상에는 상기 제1 질화물계 Ⅲ-V족 화합물 반도체층이 성장하지 않게 하는 공정과,
상기 제1 질화물계 Ⅲ-V족 화합물 반도체층으로부터 상기 기판 상에 GaN으로 이루어지는 제2 질화물계 Ⅲ-V족 화합물 반도체층을 성장 원료의 V/Ⅲ비를 5000±2000, 성장 온도를 1150±50℃의 범위로 설정하여 유기 금속 화학 기상 성장법에 의해 횡방향 성장시키는 공정과,
상기 제2 질화물계 Ⅲ-V족 화합물 반도체층 상에 제1 도전형의 제3 질화물계 Ⅲ-V족 화합물 반도체층, 활성층 및 제2 도전형의 제4 질화물계 Ⅲ-V족 화합물 반도체층을 순차적으로 성장시키는 공정
을 갖는 것을 특징으로 하는 발광 다이오드의 제조 방법.
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제1항에 있어서,
상기 오목부의 깊이를 d, 상기 오목부의 바닥면의 폭을 Wg, 상기 삼각형의 단면 형상으로 되는 상태의 상기 제1 질화물계 Ⅲ-V족 화합물 반도체층의 경사면과 상기 1주면이 이루는 각도를 α라고 했을 때, 2 d≥Wgtanα가 성립하는 발광 다이오드의 제조 방법.
제1항 또는 제5항에 있어서,
상기 1주면에 상기 오목부와 볼록부를 교대로 갖는 것을 특징으로 하는 발광 다이오드의 제조 방법.
제1항 또는 제5항에 있어서,
상기 오목부는 한 방향으로 연장되어 있는 것을 특징으로 하는 발광 다이오드의 제조 방법.
제1항 또는 제5항에 있어서,
상기 오목부는, 적어도, 서로 교차하는 제1 방향 및 제2 방향으로 연장되어 있는 것을 특징으로 하는 발광 다이오드의 제조 방법.
제6항에 있어서,
상기 볼록부가 육각형의 평면 형상을 갖고, 이 볼록부가 벌집 형상으로 이차원 배열되어 있으며, 이 볼록부를 둘러싸도록 상기 오목부가 형성되어 있는 것을 특징으로 하는 발광 다이오드의 제조 방법.
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복수의 발광 다이오드가 집적된 집적형 발광 다이오드의 제조 방법으로서,
1주면에 단면 형상이 역사다리꼴인 복수의 오목부를 갖는 GaN로부터 이루어지는 단결정 기판의 상기 오목부에, 그 바닥면을 밑변으로 하는 삼각형의 단면 형상으로 되는 상태를 거쳐 제1 질화물계 Ⅲ-V족 화합물 반도체층을 성장 원료의 V/Ⅲ비를 13000±2000, 성장 온도를 1050±50℃의 범위로 설정하여 유기 금속 화학 기상 성장법에 의해 성장시킴으로써 상기 오목부를 매립하고, 이 때, 상기 오목부의 바닥면과의 계면으로부터 상기 기판의 상기 1주면에 대해 수직 방향으로 발생하여, 상기 삼각형의 단면 형상으로 되는 상태의 상기 제1 질화물계 Ⅲ-V족 화합물 반도체층의 경사면에 도달한 전위가, 상기 1주면에 평행한 방향으로 굴곡함과 함께, 상기 오목부들 사이의 볼록부상에는 상기 제1 질화물계 Ⅲ-V족 화합물 반도체층이 성장하지 않게 하는 공정과,
상기 제1 질화물계 Ⅲ-V족 화합물 반도체층으로부터 상기 기판 상에 GaN으로 이루어지는 제2 질화물계 Ⅲ-V족 화합물 반도체층을 성장 원료의 V/Ⅲ비를 5000±2000, 성장 온도를 1150±50℃의 범위로 설정하여 유기 금속 화학 기상 성장법에 의해 횡방향 성장시키는 공정과,
상기 제2 질화물계 Ⅲ-V족 화합물 반도체층 상에 제1 도전형의 제3 질화물계 Ⅲ-V족 화합물 반도체층, 활성층 및 제2 도전형의 제4 질화물계 Ⅲ-V족 화합물 반도체층을 순차적으로 성장시키는 공정
을 갖는 것을 특징으로 하는 집적형 발광 다이오드의 제조 방법.
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1주면에 단면 형상이 역사다리꼴인 복수의 오목부를 갖는 단결정 기판의 상기 오목부에, 그 바닥면을 밑변으로 하는 삼각형의 단면 형상으로 되는 상태를 거쳐 GaN으로 이루어지는 제1 질화물계 Ⅲ-V족 화합물 반도체층을 성장 원료의 V/Ⅲ비를 13000±2000, 성장 온도를 1050±50℃의 범위로 설정하여 유기 금속 화학 기상 성장법에 의해 성장시킴으로써 상기 오목부를 매립하고, 이 때, 상기 오목부의 바닥면과의 계면으로부터 상기 기판의 상기 1주면에 대해 수직 방향으로 발생하여, 상기 삼각형의 단면 형상으로 되는 상태의 상기 제1 질화물계 Ⅲ-V족 화합물 반도체층의 경사면에 도달한 전위가, 상기 1주면에 평행한 방향으로 굴곡 하는 것과 함께, 상기 오목부들 사이의 볼록부상에는 상기 제1 질화물계 Ⅲ-V족 화합물 반도체층이 성장하지 않게 하는 공정과,
상기 제1 질화물계 Ⅲ-V족 화합물 반도체층으로부터 상기 기판 상에 GaN으로 이루어지는 제2 질화물계 Ⅲ-V족 화합물 반도체층을 성장 원료의 V/Ⅲ비를 5000±2000, 성장 온도를 1150±50℃의 범위로 설정하여 유기 금속 화학 기상 성장법에 의해 횡방향 성장시키는 공정
을 갖는 것을 특징으로 하는 질화물계 Ⅲ-V족 화합물 반도체의 성장 방법.
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