KR101098216B1 - 광 비행 시간형 거리 센서 - Google Patents

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쇼지 가와히토
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고쿠리츠 다이가꾸 호우진 시즈오까 다이가꾸
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Abstract

종래의 광 반사 시간 측정에 의한 거리 화상 센서는, CCD 프로세스와 CMOS 프로세스를 필요로 하였으므로, 고가격이었다. 이를 저가격화하기 위해서는, 표준적인 CMOS 프로세스에 될 수 있으면 작은 개수의 공정을 추가하여 실현하는 것이 바람직하다. 본 발명은, 표준 CMOS 프로세스, 또는 이에 간단한 공정을 추가함으로써, 저 비용이면서 고성능의 거리 화상 센서를 실현한다. 실리콘 기판(20)상에 산화막(3)을 설치하고, 그 위에 전하 전송용 포토 게이트 전극(1, 2)을 2개 설치한다. 산화막의 에지부에는 수광층(4)으로부터의 전하를 인출하기 위한 부유 확산층(5, 6)을 설치하면서, 그 외측으로 리셋용 게이트 전극 및 리셋 전위 공급용 확산층을 설치한다.
트랜지스터, 전하, 확산층, 거리 센서, 수광, 지연 시간, 화상 정보, 전극, 산화막, 반도체, 전하의 분리성, 거리 분해능

Description

광 비행 시간형 거리 센서{TIME-OF-LIGHT FLIGHT TYPE DISTANCE SENSOR}
본 발명은, 광원으로부터 투사된 펄스 광이 측정 대상물에 의해, 반사되어 되돌아 왔을 때의 지연 시간을 측정하는 거리 센서에 관한 것이다.
관련되는 종래 기술로서는, 이하의 문헌이 있다.
(1) Inventer: Cyrus Banji, Assignee: Carlesta lnc.,
“CMOS-Compatible Three-dimensional image sensor”, US Patent No.US6323942B1, Nov. 27, 2001
(2) R. Lange, P. Seitz, A. Biber, S. Lauxtermann, “Demodulation pixels in CCD and CMOS technologies for time-of-flight ranging”, Proceedings of SPIE, Vol. 3965, pp.177-188, 2000.
(3) Ryohei Miyagawa, Takeo Kanade, “CCD-based range-finding sensor”, IEEE Trans. Electron Devices, vol.44, no.10, pp.1648-1652(1997).
(4) 거리 화상 촬상 장치, 일본국 특개 2001-281336
(5) 고체 촬상 소자, 일본국 특개 2003-51988
상기 (1)의 방식은, 펄스 광을 투영하고, 수광한 신호를 펄스의 피크를 검출함으로써 펄스의 파형을 정형하고, 고속의 펄스를 사용하여 지연 시간을 디지털적 으로 계측하는 것이다. 이 경우, 수광한 신호를 펄스로 하기 위해서는, 광의 밝기가 충분하지 않으면 실현할 수 없고, 그 용도가 한정된다.
상기 (2)와 (3)은, 방식으로서는 서로 비슷하다. 상기 (2)의 방식은, CCD와 CMOS를 일체화한 프로세스로 실현하는 것이며, 20MHz의 높은 주파수의 변조광을 사용하고, CCD의 전하 전송을 이용하며, 변조광과 동기하여, 2개의 노드에 대한 전하의 배분비가 변조광의 지연 시간에 의존하는 것을 이용한다. 또한, CCD와 CMOS의 혼재 프로세스가 필요하기 때문에, 비용이 높아진다.
상기 (3)의 방식은, CCD의 구조를 이용하고, 펄스 변조된 변조광으로 발생한 전하를, 2개의 노드에 교대로 전송하고, 그 배분비가 변조광의 지연 시간에 의존하는 것을 이용한다. 이 방식도 CCD를 이용하기 때문에, 특수한 공정이 필요하다. 또한 1차원 센서(라인 센서)만 보고되어 있지만, CCD 만으로 2차원 센서(영역 센서)를 실현하는 것은, 모든 화소를 동시에 높은 주파수로 구동하는 것을 고려하면 곤란함이 수반됨을 알 수 있다.
상기 (4) 및 (5)의 방식은, 상세한 구조가 기재되어 있지 않지만, 포토다이오드 부에서 발생한 전하를 2개의 전송 게이트에서 부유 확산층에 전송하는 구조를 가지는 것이다. 그러나, 포토다이오드로부터, 2개의 부유 확산층에 전하를 완전히 전송할 수 없으면 충분한 성능을 얻지 못하고, 이와 같은 구조를 CM0S로 실현하기 위해서는, 복잡한 공정을 추가할 필요가 있고, 제작비가 높아진다. 또한, CCD로 실현되는 경우에는, 화소의 병렬 구동 회로를 집적할 수 없는 과제가 있기 때문에, CCD와 CMOS를 일체화한 공정이 필요해진다. 결국 저비용과 고성능화의 양립이 곤 란하게 된다.
저비용으로 될 수 있으면 성능이 좋은 거리 센서를 얻기 위해는, 표준적인 CM0S 프로세스에 될 수 있으면 적은 공정을 추가하여 실현할 수 있는 것이 바람직하다. 본 발명은, 표준 CM0S, 또는 이에 간단한 공정을 추가하여, 고성능의 거리 센서를 실현하는 것이다.
도 1은 TOF 센서의 화소부의 구조도이다.
도 2는 TOF 센서의 동작을 설명하는 포텐셜 분포도이다.
도 3은 TOF 거리 화상 센서의 블록도이다.
도 4는 도 3의 회로의 동작 타이밍도이다.
도 5는 샘플 & 홀드 기능을 설치한 화소 회로 구성도이다.
도 6은 도 5의 회로를 사용한 거리 화상 센서의 타이밍도(배경 광 판독을 포함)이다.
도 7은 도 1에 대해서 필드 산화막의 아래의 n형 확산층을 사용한 구조도(a는 단면도, b는 상면도)이다.
도 8은 탠덤(tandem) 전극 구조를 사용한 TOF 화소 구조도이다.
도 9는 광의 누설에 의한 신호 전하의 혼합을 설명하는 도면이다.
도 10은 탠덤 전극 구조의 경우의 동작을 나타낸 도면이다.
도 11은 전극을 3개 구비한 TOF 센서의 구조도이다.
도 12는 도 11의 화소 회로의 동작 설명도이다.
도 13은 도 11의 화소 회로의 제어 신호의 동작 타이밍도이다.
도 14는 STI 분리에 의한 필드 산화막을 사용한 TOF 센서의 화소 구조도이다.
[실시예 1]
광 비행 시간형(Time Of Flight, 이하 「TOF」라 한다) 센서를 실현하기 위해서는, 전하의 완전한 전송이 이루어지는 것이 필요하다. 그러나, 종래의 표준 CM0S로 이것을 행하기는 곤란한 것으로 생각되고, 그러므로, 공정의 추가가 이루어지고 있다. 본 발명은, 미세 가공과 표준 CM0S에서도 실현 가능한 특수한 구조를 사용하여, 전술한 바와 같은 문제를 극복하도록 한 것이다.
도 1에 본 발명의 거리 센서의 1화소의 구성을 나타낸다. 용도에 따라서는, 상기 1화소분을 단독으로 사용하는 것도 가능지만, 이것을 1차원, 또는 2차원으로 배치함으로써, 거리 화상 센서가 구성된다. 도 1a는 단면도, 도 1b는 반도체 표면측(단면도에서 설명하면 위로부터)으로부터 본 도면이다. 도 2에 그 동작을 설명하기 위한 반도체 표면의 포텐셜의 분포를 나타낸다.
반도체 기판(20)상에 절연층(3)을 설치하고, 그 위에 전하 전송용의 포토 게이트 전극(1, 2)을 2개 설치한다. 절연층의 에지부에는 수광층(4)으로부터의 전하 인출용의 부유 확산층(5, 6)을 설치하는 동시에, 그 외측에 리셋용 게이트 전극 및 리셋 전위 공급용 확산층을 설치한다. 반도체 기판(20)으로서 p형 실리콘 기판, 절연층(3)으로서 필드 산화막, 포토 게이트 전극(1, 2)으로서 폴리 실리콘 전극을 사용하는 것을 예를 들어, 이하에 설명한다.
도 1에 나타낸 바와 같이, 필드 산화막 위에, 최대한 접근시켜서 2개의 폴리 실리콘 전극을 형성한다. 이들(TX1, TX2)에 서로 역위상의 반복 펄스 신호를 부여하여 동작시킨다. 폴리 실리콘 전극은 충분히 얇으며, 수신하는 광의 파장에 대해서 충분한 투과가 가능한 것으로 한다. 그리고, 폴리 실리콘 위에, 실리사이드로 불리우는 금속과 실리콘의 화합물이 형성되어 있고, 수신하는 광에 대해서 충분한 투과력이 없는 경우에는, 실리사이드가 형성되지 않도록 하거나, 또는 형성 후 제거하기 위한 공정이 필요하게 된다. 그리고, 도 1은 필드 산화막의 형성 공정으로서 LOCOS(Local oxidadon of silicon) 공정을 사용하는 경우를 상정하고 있다. 도 2에서는, 원리를 설명하기 위해, 이것을 간략화하고 있다.
2개의 폴리 실리콘 전극의 중앙 부분 만이 개구되고, 그 이외는 차광되도록 한다. 또한, 그 전극의 바로 아래의 반도체는, 가능한 한 큰 프린지 전계를 얻을 수 있도록하기 위하여, 저농도인 것이 바람직하다. 이것은, 저농도의 p기판을 사용하고, 이것의 p형 웰과 n형 웰을 형성하여 CM0S 디바이스를 구성하는 공정의 경우에는, p형의 웰을 형성하지 않도로 하여 저농도로 한다. 또한, 일반적으로는 필드 산화막의 아래에 반전을 방지하기 위한 채널 스톱의 불순물을 도입하는 경우가 있지만, 이것이 들어가지 않게 한다. 이는, 표준 CM0S 프로세스에 사용하는 마스크의 패턴의 변경에 의해 할 수 있는 경우도 있지만, 그렇지 않은 경우에는 새로 마스크와 공정을 추가할 필요가 있다.
이와 같은 구조에 있어서, 예를 들면 TX2에 0V, TX1에 3.3V를 인가한 때의 포텐셜의 분포의 예를 도 2에 나타낸다. 이 경우 개구부로부터 입사된 광은, 거의 모두, 우측의 부유 확산층(n+의 영역)에 들어간다. 이것은, 게이트에 이와 같은 전압을 인가함으로써, 반도체 표면의 포텐셜 분포가, 도 2에 나타낸 바와 같이 되어, 그 프린지 전계에 의해, 우측으로 가속을 받는 것에 기인한다. 그리고, 도 2에 나타낸 전압은, 어디까지나 일례이며, 이에 한정되는 것은 아니다.
필드 산화막은, 비교적 두꺼우므로, 반도체 표면에 걸리는 전계는 작아지지만, 그만큼 프린지 전계도 커지는 것을 기대할 수 있다. 이 때, 2개의 폴리실리콘 전극 사이의 갭의 부분에서 포텐셜이 위로 볼록하지 않도록 할 필요가 있다.
포토 게이트 전극이 되는 폴리 실리콘에 n형의 불순물이 도입되어 있는 경우에는, 반도체 기판과 포토 게이트 전극 측의 일함수에 차이가 있고, 2개의 포토 게이트 전극의 갭의 크기에 따라서는, TX1에 플러스의 높은 전압(예를 들면 3.3V), TX2에 0V를 인가한 경우, 갭 부에 포텐셜이 위로 볼록해지고, TX2 측의 전하가 TX1 측으로 전송되지 않을 경우도 있을 수 있다. 그와 같은 경우에는, TX2에 마이너스의 전압(예를 들면 -1V)을 인가함으로써, 포텐셜의 산을 제거할 수 있다. TX2측에는 기판에 대해서 마이너스의 전압을 인가함으로써, 상기 포텐셜이 위로 볼록해지는 것을 제거하며, 좌측의 폴리 실리콘 전극의 바로 아래의 반도체에서, 발생한 전자도 우측으로 전송되도록 한다.
폴리 실리콘 전극 사이의 갭이 작을수록 포텐셜이 위로 잘 볼록하지 않게 되 지만, 이것은 미세 가공 기술에 의해 위로 볼록해지는 정도가 작아지도록 할 수 있다.
그리고, 기판의 구조로서는, 고농도의 p 기판상에 에피택셜(epitaxial) 성장 등의 수단에 의해, 저농도의 p형 실리콘층을 형성한 것이나, n형 기판상에 에피텍셜 성장 등의 수단에 의해, 저농도의 p형 실리콘층을 형성한 것을 사용할 수도 있다. 이들은, 반도체 내의 깊은 곳에서 발생하고, 확산에 의해 천천히 받아들여지는 성분을 줄여서, 거리 분해능을 개선하는 의미로 효과가 있다.
도 1의 화소 회로를 2차원으로 배치한 거리 화상 센서의 블록도를 도 3에 나타낸다. 또한, 그 동작 타이밍 도면을 도 4에 나타낸다.
모든 화소의 2개의 부유층에 대해, 제어 신호 R를 모두 High로 설정하여 리셋한 후, 펄스 광원을 발광시키고, 이에 동기하여, 모든 화소에 TX1, TX2의 반복 펄스를 일제히 부여하여 일정 기간 동작시킨다. 그 후에 펄스 광원의 발광을 멈추게 하고, 부유 확산층의 전압을 외부로 판독한다. 판독은, 1수평 라인마다, 컬럼의 노이즈 캔슬 회로에 판독하고, 노이즈 캔슬을 행한 후, 수평 주사를 행한다. 1수평 라인의 선택은, 제어 신호 S를 화소 내의 버퍼 앰프의 화소 선택 스위치에 부여하여 행하고, 수직 신호선에 상기 수평 라인의 신호가 나타난다.
화소 내의 버퍼 앰프가 발생하는 고정 패턴 노이즈와 1/f 노이즈를 저감하기 위하여, 신호 레벨과 부유 확산층을 리셋한 때의 레벨의 차이를 취하는 회로가 노이즈 캔슬 회로이며, 그러므로, 도 4에 나타낸 바와 같이 노이즈 캔슬 회로는, 신호 레벨과 리셋 후의 레벨을 각각 φS, R로 샘플하여, 차이를 구하는 회로가 되어 있다. 노이즈 캔슬 회로 자체는 본 발명의 본질과 그다지 관계가 없기 때문에 그에 대한 설명은 생략한다.
TX1, TX2를 N회 부여하고, 광 펄스에 의해 발생한 전하의 취입을 N회 행하면, 2개의 부유 확산층에 모을 수 있는 전하 Q1, Q2는, 다음의 수식과 같이 된다.
[수식1]
Q1 = N × IP(TO - TD) (1)
[수식2]
Q2 = N × IPTd (2)
여기서, Ip는, 수신 광에 의해 발생하는 광 전류, To는, 광 펄스의 폭, Td는 광 펄스의 지연 시간이다. 수식(1)과 수식(2)의 합은,
[수식3]
Q1 + Q2 = N × IPTO (3)
이 되므로, 수식(2), 수식(3)에 의하여, 수신 광의 지연 시간 및 대상물까지의 거리 L을 다음의 수식에 의해 구한다.
[수식4]
Td = (Q2 / Q1 + Q2)TO (4)
[수식5]
T = c/2(Q2 / Q1 + Q2)TO (5)
여기서 c는 광속이다. 부유 확산층의 신호 전압은, Q1, Q2에 각각 비례하므로, 출력 전압 V1, V2를 사용하여, 수식(6)은 다음의 수식과 같이 나타낼 수 있다.
[수식6]
L = c/2(V2 / V1 + V2)TO (6)
c, To는 이미 알고 있으므로, 판독한 2개의 출력 전압으로부터, 수식(6)에 의해 거리를 구할 수 있다.
[실시예 2]
도 2의 구성에서는, 배경 광이 있는 경우에는, 그 영향을 받기 쉽다. 즉, 도 2에서는, 신호 판독 시에도, 배경 광에 의한 전하가 포함되고, 또한 행마다 그 배경 광에 의한 판독 시간이 상이하게 되므로, 배경 광 제거 처리가 곤란하게 된다. 이것을 피하기 위해에는, 판독 시간을 TOF의 동작 기간에 대해서 충분히 짧게 설정할 필요가 있고, 고속 판독이 필요하게 된다.
신호 판독 시의 배경 광의 영향을 받지 않도록 한 화소 회로의 구성을 도 5에 나타낸다. 또한, 배경 광만에 의한 신호를 판독하여, 배경 광의 영향을 제거하기 위한 타이밍도를 도 6에 나타낸다.
좌우측 각각에 2개의 부유 확산층을 분리하기 위한 MOS 트랜지스터(9, 10)를 설치하고, 그 게이트를 신호 SH에 의해 제어한다. 펄스 광을 수신하고 있는 동안에는 SH를 High로 설정하고 2개의 확산층을 접속하여 두고, 펄스 광 수신이 완료된 후에는 SH를 Low로 설정하고, 2개의 확산층을 분리한다. 이로써 수광부로부터 분 리되는 쪽의 확산층의 전압을 판독함으로써, 판독 시에 추가되는 배경 광에 의한 전하의 영향을 배제할 수 있다.
펄스 광을, 배경 광하에서 수신하고 있을 때에, 배경 광의 영향을 제거한 후에 거리를 계산할 필요가 있다. 그러므로 배경 광만에 의한 화소마다의 신호가 필요하게 된다. 이것은, 펄스 광을 수신하여 얻은 신호를 판독하는 기간에 축적 되는 신호를 사용하여, 배경 신호로 하면 효율적이 된다. 그래서, 상기 수평행의 펄스 광에 의한 신호를 판독한 직후에, 부유 확산층을 리셋하고, 일정 시간 축적하여, 같은 신호 판독의 동작을 행한다.
상기 축적 시간으로서는, 모든 화소의 신호 판독에 필요한 시간에 맞춘다. 검출 감도를 동일하게 하기 위하여, SH는 High로 설정해 둔다. 도 6은, 임의의 1수평 행을 판독하는 것을 나타내고 있지만, 이와 같이하여 모든 수평행에 대하여 신호를 판독한다. 이들의 배경 광의 축적 시간은 동일하게 된다. 펄스 광 조사 시의 축적 시간 TL과 모든 화소를 판독하는 시간 TLR이 상이한 경우에는, 배경 광을 제거할 때에 그것을 고려할 필요가 있다.
상기 배경 광의 제거는, 대상물이 정지하고 있는 경우에는 문제가 없지만, 움직일 경우의 계측 시에는, 그 제거 처리에 사용하는 배경 광의 인출이, 펄스 광 조사 시의 상이한 타이밍에서 행하여지므로 오차가 생긴다. 이것을 없애기 위해서는, 도 6의 1사이클(TL+ TLR + TBR)을 고속화한다.
또는, 신호량을 증가시키기 위하여, 이 사이클을 반복하여, 외부에서 신호의 적분을 행하거나, 또는, 사이클마다의 거리를 계산하고, 이것을 여러번 반복하여, 그 평균값 처리를 행함으로써 상기 오차를 경감시킬 수 있다. 상기 평균값 처리는 거리 분해능을 높이는 데에도 효과적이다.
그리고, 2개의 화소 출력의 합은, 촬상 대상의 명암 화상 정보에 해당하므로, 본 발명에서는, 거리 화상 정보와 함께, 명암 화상 정보를 동시에 취득할 수 있다. 이로써, 명암 화상과 거리 화상을 조합하여, 명암 화상을 3차원적으로 표시하는 등의 응용도 가능하다.
[실시예 3]
도 1에 있어서, 필드 산화막의 아래에 n형의 다른 확산층을 형성할 수 있는 공정을 가지는 경우는, 도 7과 같이 n층을 통하여, MOS 트랜지스터의 소스(또는 드레인)의 부유 확산층과 접속하는 구조를 취할 수도 있다. 충분한 수광 면적을 확보하기 위하여, 수광부의 게이트의 폭(깊이 방향)을 넓게 취하는 경우, M0S 트랜지스터의 소스 또는 드레인의 고농도층의 면적을 넓히면 암 전류(dark current)가 증가하면서, 용량이 커져서 전압 감도가 저하된다. 그래서, 도 7에 나타낸 바와 같이, 먼저 다른 n층에 의해 수광부에서 발생한 전자를 포획하도록 한다.
그리고, 필드 산화막의 아래에 형성되는 n형 확산층으로서 n-well을 사용할 수도 있다.
[실시예 4]
도 8에, 2개의 포토 게이트 전극을 빗형으로 형성하고, 서로 포개지는 구조로 한 TOF 화소 구조의 레이아웃 도면을 나타낸다. 도면 중, 31은 포토 게이트 전극, 32는, 그 내측이 광이 입사하는 개구부이며, 그 외측은 차광 되는 부분을 나타 낸 경계, 33은 필드 산화막의 아래에 삽입한 n형 확산층, 34는, 그 외측에 p웰 영역, 그 내측은 기판의 p형 반도체인 것을 나타낸 경계, 35는 MOS 트랜지스터의 소스 또는 드레인 영역(n+ 확산층), 36은 확산층 또는 포토 게이트 전극에 접속하기 위한 금속 배선을 나타낸다.
이와 같이, 빗형 전극을 포개지는 구조로 형성함으로써, TOF 거리 센서에 있어서, 펄스의 지연량에 의해, 2개의 전하 검출부에 전하를 배분할 때의 전하의 분리성을 높일 수 있고, 거리 분해능을 보다 높일 수 있다.
단순하게 2개의 포토 게이트 전극을 대향시키기만 한 구조에서는, 도 9와 같이 차광부에도 일부 광이 새어 들어오므로, 이로 인하여 생기는 신호 전하 E가, 본래 우측의 전하 검출부에 전송되어야 하지만, 좌측의 전하 검출부에 전송되게 된다. 이는, 2개의 신호의 분리성을 저하시키게 되어, 거리 분해능을 저감시킨다. 이것을 방지하기 위해서는, 광의 개구부를 줄여 중앙 부분으로만 들어가도록 하면 되지만, 그럴 경우에는, 개구율의 저하에 의해 감도가 저하된다.
도 8과 같이 빗형 전극을 포개는 구조로 형성한 경우에 있어서, 도 8의 A선의 단면을 따른 표면 전위의 분포를 도 10에 나타낸다. 이와 같이, 빗형 전극을 포개는 구조로 형성하면, 전하의 전송 방향이 전하 검출부와 직교하는 방향이 되므로, 빗형 전극의 빗살 부분을 길게 하고, 개구를 충분히 취하더라도, 2개의 전하 검출부에 유입되는 전하의 유입의 분리성을 높일 수 있고, 또한, 각 빗의 빗살 부분의 전극의 폭을 충분히 작게 할 수 있으므로, 프린지 전계를 유효하게 이용할 수 있고, 분해능이 향상된다.
[실시예 5]
또한, 폴리 실리콘의 전극의 폭을 너무 크게 하면 프린지 전계가 작아지고, 전하를 충분히 전송하지 못할 가능성이 있다. 그래서, 도 11에 나타내는 바와 같이 전극을 3개 준비하여, 이들 전극에 도 13에 나타낸 타이밍에서 제어 신호를 인가하는 방법도 생각할 수 있다. 이것은 도 12에 나타낸 바와 같이 동작한다. 신호를 우측의 확산층으로 전송하는 경우에는, 먼저 TX1 및 중앙의 전극의 제어 전압인 TX3에 함께 플러스의 높은 전압을 인하하고, TX2에 0V를 인가한다(도 12a). 이로써, TX1 전극의 아래의 전하는 우측의 부유 확산층으로 전송되고, TX3의 바로 아래의 전하는, TX3 전극의 아래에 일시적으로 모아 둘 수 있다.
전송을 좌측으로 변경하기 직전에, 단시간에 TX3를 0V로 변화시키고, TX3 전극의 아래의 전하를 우측으로 전송한다(도 12b). 그 후, TX1을 OV로 변화시키고, TX2와 TX3에 플러스의 전압을 인가함으로써, 전하의 전송을 좌측으로 전환시킨다(도 12c). 도 13에는 나타나 있지 않지만, 전송을 우측으로 전환하기 직전에 단시간에 TX3를 OV로 변화하여, TX3 전극의 아래의 전하를 좌측으로 전송한다. 이러한 동작을 반복한다. 이와 같이함으로써, 충분한 수광 면적을 확보하면서, 충분한 프린지 전계를 이용하여 전하를 고속으로 전송할 수 있다.
단일 수광층에서 2차원 화상을 얻기 위해서는, 수광층에 입력되는 광을, 회전하는 다각형 미러(다각형 경체)나, 진동 미러 등에 의해 2차원의 면상으로부터 주사하는 광빔 주사 수단을 형성한다. 수광층을 1차원 상에 배치한 거리 센서에 있어서도 마찬가지의 주사 수단과 조합함으로써 2차원 화상을 얻을 수 있다.
이상에서 나타낸 구조도는, 실제의 필드 산화막 부분의 구조로서 LOCOS(Local Oxidation of Silicon)을 상정하고 있지만, STI(Shallow Trench Isolation) 등의 다른 구조를 사용하는 경우라도 마찬가지로 실현할 수 있다. 예를 들면, 도 7과 마찬가지의 구조를 SIT를 사용한 CM0S 이미지 센서의 공정에 의해 실현되는 경우의 예를 도 14에 나타낸다.
도 1, 도 5 및 도 8의 구조에 대해서도 STI 분리의 경우라도 마찬가지로 실현할 수 있다. 이들 경우를 포함하여, CM0S 집적 회로 또는, CM0S 이미지 센서로서 사용되는 모든 구조에 대해서, 본 발명의 구조 및 사상을, 일반성을 잃게 하지 않고 적용할 수 있다. 즉, 필드 산화막 상에 형성한 수광부가 되는 인접한 2개의 광투과성 전극(일반적으로는 폴리 실리콘)에 2개의 부유 확산층이 되는 n형 영역이 각각 결합되고, 그들에 전하가 전송되는 구조를 채용하면 된다.

Claims (12)

  1. 광원으로부터 투사된 반복 펄스 광이 측정 대상물에 의해 반사되어 되돌아 왔을 때의 지연 시간에 의존하는 신호를 인출함으로써 거리 측정을 행하는 센서에 있어서,
    상부에 수광층(4)의 영역을 정의한 제1 도전형의 반도체 기판(20)과,
    평면 패턴 상 상기 수광층의 영역을 둘러싸도록, 상기 반도체 기판의 상부에 설치된, 상기 반도체 기판보다 높은 농도의 제1 도전형의 웰과,
    상기 수광층의 표면에 설치된 절연층(3)과,
    상기 절연층(3)상에 서로 이간되고 또 평행하게 근접 배치된 도전성이면서 측정 대상의 파장의 광에 대해서 투과성이 있는 2개의 포토 게이트 전극(1, 2)과,
    상기 포토 게이트 전극의 각각의 외측의 단부측에서, 상기 수광층과 상기 웰의 경계부에 설치된, 제2 도전형의 제1 부유 확산층(5, 6)
    을 포함하여 이루어지고,
    상기 2개의 포토 게이트 전극에, 서로 역위상의 반복 펄스를 부여하여, 상기 2개의 포토 게이트 전극의 하방에 프린지 전계를 교호로 생성하여, 상기 제1 부유 확산층에 교호로 전하를 전송시키는 것을 특징으로 하는 광 비행 시간형 거리 센서.
  2. 제1항에 있어서,
    상기 2개의 포토 게이트 전극은, 복수개의 돌기를 가지는 빗형의 평면 형상을 가지고, 상기 복수개의 돌기가 서로 상대방의 돌기 사이에 삽입되도록 배치되어 이루어지는 것을 특징으로 하는 광 비행 시간형 거리 센서.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 부유 확산층(5, 6)에 신호 인출용의 제1 MOS 트랜지스터(7, 8)의 게이트를 접속하여 이루어지는 것을 특징으로 하는 광 비행 시간형 거리 센서.
  4. 제1항 또는 제2항에 있어서,
    제1 부유 확산층에 제2 MOS 트랜지스터(9, 10)의 소스(또는 드레인)를 접속하는 동시에, 상기 웰 내부에 제2 부유 확산층(11, 12)을 설치하고, 상기 제2 MOS 트랜지스터(9, 10)의 드레인(또는 소스)을 상기 제2 부유 확산층(11, 12)에 접속하고, 상기 제2 부유 확산층(5, 6)에 신호 인출용의 제1 MOS 트랜지스터(7, 8)의 게이트를 접속하여 이루어지고, 상기 제2 MOS 트랜지스터(9, 10)의 게이트 전압을 제어함으로써, 상기 제1 부유 확산층과 상기 제2 부유 확산층을 전기적으로 분리하고, 아날로그 신호의 기억을 가능하게 한 것을 특징으로 하는 광 비행 시간형 거리 센서.
  5. 제1항 또는 제2항에 있어서,
    상기 절연층(3)은, CMOS 집적 회로 제조 과정에서의 필드 산화막을 이용한 것 임을 특징으로 하는 광 비행 시간형 거리 센서.
  6. 광원으로부터 투사된 반복 펄스 광이 측정 대상물에 의해 반사되어 되돌아 왔을 때의 지연 시간에 의존하는 신호를 인출함으로써 거리 측정을 행하는 센서에 있어서,
    상부에 수광층(4)의 영역을 정의한 제1 도전형의 반도체 기판(20)과,
    평면 패턴 상 상기 수광층의 영역을 둘러싸도록, 상기 반도체 기판의 상부에 설치된, 상기 반도체 기판보다 높은 농도의 제1 도전형의 웰과,
    상기 수광층의 표면에 설치된 절연층(3)과,
    상기 절연층(3)상에 서로 이간되고 또 평행하게 근접 배치된 도전성이면서 측정 대상의 파장의 광에 대해서 투과성이 있는 2개의 포토 게이트 전극(1, 2)과,
    상기 포토 게이트 전극의 각각의 외측의 단부측에서, 상기 수광층과 상기 웰의 경계부에 위치하는 상기 절연층(3)의 아래에 각각 설치된, 2개의 제2 도전형의 제1 부유 확산층(13, 14)과,
    상기 웰의 내부에 상기 2개의 확산층과 각각 쌍을 이루도록 설치된, 제2 도전형의 제1 부유 확산층(5, 6)
    을 포함하고,
    상기 2개의 포토 게이트 전극에, 서로 역위상의 반복 펄스를 부여하고, 상기 2개의 포토 게이트 전극의 하방에 프린지 전계를 교호로 생성하여, 상기 확산층을 통해 상기 제1 부유 확산층에 교호로 전하를 전송시키는 것을 특징으로 하는 광 비행 시간형 거리 센서.
  7. 제1항 또는 제2항에 있어서,
    상기 포토 게이트 전극(1, 2)은, CMOS 집적 회로에서의 MOS 트랜지스터의 게이트와 동일한 소재 또는 동일한 소재에 광의 투과성을 향상시킨 처리를 가한 것임을 특징으로 하는 광 비행 시간형 거리 센서.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항 또는 제2항에 있어서,
    상기 수광층(4)은, p형의 저농도 반도체 기판(20)상에 p형의 웰과 n형의 웰을 형성하는 CM0S 집적 회로에 있어서는, 어느 쪽의 웰도 형성하지 않고 p형의 저농도 반도체 기판(20) 자체를 이용하는 것을 특징으로 하는 광 비행 시간형 거리 센서.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제1항 또는 제2항에 있어서,
    상기 수광층(4)은, n형의 저농도 반도체 기판(20)상에 p형의 웰과 n형의 웰을 형성하는 CM0S 집적 회로에 있어서는, 어느 쪽의 웰도 형성하지 않고 n형의 저농도의 반도체 기판(20) 자체를 이용하는 것을 특징으로 하는 광 비행 시간형 거리 센서.
  10. 제1항 또는 제2항에 있어서,
    상기 포토 게이트 전극, 수광층 및 제1 부유 확산층으로 이루어진 단위 구조를 1차원 또는 2차원 상태로 배치하여, 거리의 분포를 나타내는 화상을 구하는 것을 특징으로 하는 광 비행 시간형 거리 센서.
  11. 제1항 또는 제2항에 있어서,
    광 빔 주사 수단을 더 설치하여 이루어지고, 거리 센서에 입력되는 입력 광을 2차원 면으로부터 생성함으로써 거리의 분포를 나타내는 화상을 구하는 것을 특징으로 하는 광 비행 시간형 거리 센서.
  12. 제1항 또는 제2항에 있어서,
    상기 포토 게이트 전극(1, 2)에 의해 인출되는 2개의 신호의 비율로부터 거리 정보를, 상기 2개의 신호의 합으로부터 명암 정보를 각각 인출하는 것을 특징으로 하는 광 비행 시간형 거리 센서.
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