KR102094738B1 - Ｐｎ-구조의 게이트 복조 화소 - Google Patents
Ｐｎ-구조의 게이트 복조 화소 Download PDFInfo
- Publication number
- KR102094738B1 KR102094738B1 KR1020147027729A KR20147027729A KR102094738B1 KR 102094738 B1 KR102094738 B1 KR 102094738B1 KR 1020147027729 A KR1020147027729 A KR 1020147027729A KR 20147027729 A KR20147027729 A KR 20147027729A KR 102094738 B1 KR102094738 B1 KR 102094738B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- region
- gate layer
- demodulation
- pixel
- Prior art date
Links
- 238000000034 method Methods 0.000 claims abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims description 25
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims 2
- 239000010703 silicon Substances 0.000 claims 2
- 239000007943 implant Substances 0.000 abstract description 19
- 238000012546 transfer Methods 0.000 abstract description 16
- 238000012545 processing Methods 0.000 abstract description 14
- 238000005516 engineering process Methods 0.000 abstract description 8
- 230000005684 electric field Effects 0.000 abstract description 6
- 238000001514 detection method Methods 0.000 abstract description 4
- 230000008021 deposition Effects 0.000 abstract description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 abstract 1
- 238000003672 processing method Methods 0.000 abstract 1
- 238000013459 approach Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 7
- 239000002210 silicon-based material Substances 0.000 description 5
- 239000002800 charge carrier Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000013590 bulk material Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000005315 distribution function Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 210000004185 liver Anatomy 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000011272 standard treatment Methods 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by at least one potential-jump barrier or surface barrier, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/112—Devices sensitive to infrared, visible or ultraviolet radiation characterised by field-effect operation, e.g. junction field-effect phototransistor
- H01L31/1124—Devices with PN homojunction gate
- H01L31/1125—Devices with PN homojunction gate the device being a CCD device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
- H01L27/14614—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor having a special gate structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
- H01L31/1804—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic System
Abstract
본 발명의 전자 화상 처리 목적을 위한 신규한 포토-감지 엘리먼트는, 특히 타임-오프-플라이트 3D 화상 처리 센서 화소용으로 적합하다. 이 엘리먼트는 싱글 게이트 아키텍처에 기반한 전하-도메인 포토-검출 및 처리를 가능하게 한다. 게이트의 n 및 p-도핑된 임플란트를 위한 소정 영역이 규정된다. 인 종류의 싱글 게이트 아키텍처는 낮은 노이즈 광자 검출 및 높은-스피드 전하 이송 방법을 동시에 가능하게 한다. 공지된 화소 구조와 비교해서 강력한 이득은, 겹치는 게이트 구조 또는 매우 높은-오믹(ohmic) 폴리-실리콘 증착과 같은, 특별한 처리 스텝이 요구되지 않는 것이다. 이 점에서, 엘리먼트는 처리 방법을 완화하므로, 이 장치가, 예를 들어 표준 CMOS 기술의 사용에 의해 통합될 수 있다. 타임-오프-플라이트 화소 기술에 관해서, 중요한 도전은 측면 전기장의 생성이다. 이 엘리먼트는 플린징 장(fringing field) 및 큰 측면 전기장의 생성을 허용하는 것이다.
Description
본 출원은, 그 개시 내용이 참조로 본 명세서에 통합된 2012년 3월 20일 출원된 U.S 예비 출원 번호 제61/613,363호의 35 U.S.C 119(e)하에서의 이득을 청구한다.
일반적으로, 2개의 다른 타입의 장치가 과거의 전하 영역(전하 도메인)에서 포토-검출에 대해서 사용되는데: 제1타입은 PPD(pinned photodiode)(예를 들어, Nobukazu Teranishi 등, "No image lag photodiode structure in the interline CCD image sensor", IEEE, 1982)이고, 이는 오늘날 대부분의 CMOS(complementary metal-oxide semiconductor) 처리 기술에서 이용가능하고, 제2타입은 MOS 게이트 구조를 사용하고, 이는 CMOS 기술로 또는 최적화된 CCD(charge-coupled device) 기술로 조립될 수 있다.
핀 형성된 포토다이오드(PPD)는 기판 내에 일반적으로 2개의 임플란트를 갖는데, 그 도핑 농도가 선택되어, 완전 공핍된 영역이 기판 표면에서 매우 얕은 비-공핍된 층 아래에 생성되도록 한다. 도 1을 참조해서, 기판(12)이 p-도핑되는 것으로 상정하면, 2개의 임플란트 스텝(step)은 깊은 n- 임플란트(14) 및 얕은 p+ 임플란트(16)를 포함하여 구성되고, 여기서 p+는 기판(12)에 대한 전기적 접속을 생성하기 위해서 측면으로 n- 층을 넘어 연장한다. 구조의 한 측면에는, 폴리-실리콘 게이트(18)가 위치되어, PPD 영역(14) 밖으로의 센스 노드 확산(20)으로 전하의 전달을 가능하게 한다. 소위, 전달 게이트 주위의 영역만 아니라 게이트 자체는, 전하 이송 처리에 관해서 통상적으로 최적화된다. 핀 영역(14)은 포토-감지 영역(24)을 규정하는데, 여기서 광자는 전하로 변환된다. 전달 게이트(18)가 낮은 포텐셜로 설정됨에 따라, 포토-생성된 전하가 PPD 영역(14) 내에 저장된다.
도 2를 참조해서, MOS 게이트 구조는, 통상적으로 폴리-실리콘 게이트(22)를 적용해야 하는데, 이는 일반적으로, 적어도 관심 파장에 대해서 또는 적어도 긴 파장 >500나노미터(nm)에 대해서, 포토-투명이어야 한다. 광자는 게이트(22) 아래에서 기판(12)의 영역(24) 내에 전하를 생성하는데, 여기서 이들은, 나타낸 바와 같이, 인접한 전달 게이트(18)가 다른 스토리지 게이트 영역 또는 센스 노드(20)에 대해서 채널을 개방할 때까지 저장될 수 있다. 센스 노드(20)는, CMOS 처리를 사용할 때, 전형적으로 각각의 화소 내에 분리해서 통합되는 한편, CCD 기술을 사용할 때, 단지 하나의 센스 노드 및 다수의 스토리지 및 시프트 레지스터가 있게 된다. 그런데, 포토-감지 엘리먼트의 원리는 양쪽 경우에서 동일하다.
양쪽 타입의 전하 영역 포토-검출 장치는 전하 핸들링에서 동일한 단점을 갖는다. 전하는 한 포토-검출 엘리먼트로부터 다른 스토리지 또는 센스 영역으로 전달될 필요가 있으므로, 이 종류의 이송 처리의 효율은 이 처리를 지원하는 전기장에 크게 의존한다. 특히, 더 큰 화소 사이즈, 예를 들어 1마이크로미터보다 큰 화소 사이즈의 극단적인 조건에서, 포토-검출 영역은 센스 노드를 향한 전하 이송을 지원하는 효과적인 측면 전기장을 나타내지 않는다. 이 경우는 전달 게이트가 높은 포텐셜 레벨로 설정되는 경우에 대해서 도 3에 묘사된다. 감지 영역(24) 내의 평탄한 포텐셜 분포에 기인해서, 싱글 전하가 열적 운동 처리에 의해 센스 노드(20)로 이송되는데, 이는 전기장에 기인한 전하 운동보다 느린 몇몇 정도의 크기로 될 수 있다.
전하 이송을 가속하기 위한 제1솔루션은 Seitz에 의한 U.S. 특허 번호 제8,299,504 B2호에 개시된다. 싱글 고-저항성 게이트는 게이트 자체를 통해 흐르는 전류에 의해 측면 드리프트 장을 생성한다. 이 접근은 실제로 검증된다. 그런데, 큰 화소 어레이는, 동작의 다이나믹 모드에서 동작할 때 영구적인 저항성 손실 플러스 부가적인 용량성 손실에 기인해서, 상당한 양의 파워를 소모하다.
전하 이송을 가속하기 위한 다른 가능한 솔루션은 Buettgen에 의한 U.S. 특허 번호 제8,115,158 B2호에 개시되는데, 이는 그 개시 내용이 참조로 본 명세서에 통합된다.
도 4에 나타낸 바와 같이, 포토-감지 영역을 교차하는 싱글 게이트 대신, 다수의 인접한 게이트(22-1 내지 22-n)가 포토 민감성 영역(24) 위에 작고 좁은 게이트의 게이트 체인을 형성하는데 사용된다. 증가하는 전압을 게이트(22-1 내지 22-n)에 인가함으로써, 도 5에 나타낸 바와 같은 포텐셜 분포가 생성된다. 이 방법은, 실제로 자체의 성능을 입증한다. U.S. 특허 번호 제8,115,158 B2호의 방법과 비교해서, 영구적인 파워 소모는 기대되지 않는다.
반도체 재료(12)의 포텐셜 분포가 도 5에 나타낸 바와 같이 이상적으로 보인다. 2개의 게이트 사이에서 증가하는 포텐셜은 이상적으로 포지티브이다. 그런데, 이는, 인접한 게이트(22)와 2개의 게이트22-x와 22-(x+1) 간의 스페이스 사이에 적용된 포텐셜 스텝에 의존한다. 게이트가 서로에 근접하게 위치될수록, 2개의 게이트 간의 소정의 포텐셜 범프(potential bump)의 생성은 더 잘 되지 않는다. 이것이, 게이트-게이트 거리가 전형적으로 나노미터 범위인 곳에서 CCD 처리에서 겹치는 게이트 구조가 사용되는 이유이다.
PPD 화소에 관한 다수의 접근이 전하 이송을 가속하기 위해 연구된다. 제1예는 스페이스에 걸쳐서 일종의 핀 전압 변조(pinning voltage modulation)를 달성하기 위해서 n- 임플란트 층의 성형으로 이루어진다. 이는, Cedric Tubert 등의 "High Speed Dual Port Pinned-photodiode for Time-of-Flight Imaging", IISW, 2009에 기술된다. 다른 접근은, n- 임플란트에 대한 도핑 그라디언트를 적용함으로써 공간적인 핀 전압 변조를 개발하는 것이다. 이는, 예를 들어 A. Spickermann 등의 "CMOS 3D image sensor based on pulse modulated time-of-flight principle and intrinsic lateral drift-field photodiode pixels" ESSCIRC, 2011에 보인다.
모든 PPD-기반의 방법은 공통 단점을 갖는데: 드리프트 전압 제어의 전체 가불성은, 핀 전압이 도핑 농도에 의해 사전 결정되고, 외부 소스로부터 제어될 수 없기 때문에, 게이트-기반의 접근과 비교된다. 이는, PPD 화소가 많은 적용에서 매력적이지 않게 한다. 스피드 개선 접근에 관해서, 핀 전압의 소정의 공간적인 변조는 또한 민감성의 변조와 연관해서 진행한다. 포텐셜 범프의 최소화 및 이상적인 포텐셜 분포 함수의 단계적인 근사는 중요한 관심사다. 특별한 그레이마스크(graymask) 또는 다수의 임플란트 스텝이 파운드리(foundry)에 의해 연구되어야 하는데, 이는 표준 화상 처리보다 통상적이지 않다.
게이트-기반의 접근에 관해서, 처리 기술에 대한 특별한 요구조건이 본 명세서에서 역시 설정되는데: 매우 높은 저항성 게이트가 파워 소모를 가능한 낮게 유지하기 위해서 사용되어야 하며 또는 좁은 게이트 갭 또는 심지어 겹치는 게이트가 인접한 게이트 간의 포텐셜 범프를 회피하기 위해서 필요로 된다. 다수의 게이트의 사용에 의한 포텐셜 그라디언트의 이산은 항상 스텝 기능을 이끌어내지만 완전한 일정한 그라디언트를 이끌어내지 않는다.
개시된 구조는 전기적인 드리프트 장의 생성을 가능하게 하는 한편, PPD 또는 게이트-기반의 접근의 상기 언급한 단점을 회피한다. 예를 들어, 몇몇 경우에 있어서는, 좁은 게이트, 겹치는 게이트, 다중-임플란트 스텝 또는 그레이마스크의 처리에 대한 특별한 요구조건을 회피할 수 있는 한편, 이상적인 일정한 전기장 분포의 스텝적인 근사에 따라 한 스토리지 영역으로부터 다음 영역으로의 포텐셜 범프를 또한 회피할 수 있다.
본 발명은 복조 또는 타임-오프-플라이트 화소에서의 드리프트 장의 생성에 관한 것이다. 전형적인 처리에서 변경을 요구하는 CCD-유사 겹치는 게이트 또는 좁은-이격된 게이트를 사용하는 분리된 게이트의 사용 대신, 분리된 세미-차폐된 영역이 예를 들어 빅(big) 폴리-실리콘 게이트를 도핑함으로써생성된다. 다른 도핑 영역은 서로 pn-접합을 통해서 분리된다. 그러므로, 이 기술은, 소위 PN-구조의 게이트로 불린다.
PN-구조의 게이트가 폴리-실리콘 재료 시스템에서 기술되는 한편, 다른 반도체 재료가 가능하고, 제외되지 않는 것을, 주의해야 한다.
일반적으로, 한 면에 따르면, 복조 화소로서: 광전하가 생성되는 기판과; 하나 이상의 p-n 접합을 갖는 기판에 걸친 게이트 층을 포함하여 구성되는 것을 특징으로 한다.
실시형태에 있어서는, 게이트 층은, 폴리실리콘 같은 기판 상의 차폐 또는 절연 층의 상부에 증착되는 층 내에 형성된다. 통상적으로, 센스 노드는 게이트 층에 인접해서 위치된다. 이는, 토글 게이트 및 통합 게이트를 사용하는 광전하의 운동을 허용한다. 이들은 대향하는 도핑 타입을 갖는다.
한 실시형태에 있어서, 게이트 층이 드리프트 및 포토 감지 파트를 형성한다. 드리프트 및 포토 감지 파트가 광전하를 복조 파트에 제공하다.
일반적으로, 본 발명의 다른 면에 따르면, 복조 화소를 조립하는 방법으로서: 광전하가 생성되는 기판에 걸쳐서 게이트 층을 증착하는 스텝과; 하나 이상의 p-n 접합을 갖도록 게이트 층을 도핑하는 스텝을 포함하여 구성되는 것을 특징으로 한다.
파트의 구성 및 조합의 다양한 신규한 상세한 설명을 포함하는 본 발명의 상기 및 다른 형태 및 장점은, 첨부 도면 및 청구항 내의 지적을 참조로 이하 더 상세히 설명된다. 본 발명을 실시하는 특정 방법 및 장치가 본 발명을 제한하는 것이 아닌 예시로서 나타낸다. 본 발명의 원리 및 형태는 본 발명의 범위를 벗어남이 없이 다양하고 다수의 실시형태로 채용될 수 있다.
첨부 도면에 있어서, 참조번호가 다른 도면을 통해서 동일 부분을 언급한다. 본 도면은 스케일할 필요가 없고; 본 발명의 원리를 나타내기 위해서 대신 강조된다. 도면에서:
도 1은 센스 노드 임플란트를 포함하는 핀 형성된 포토다이오드(PPD)를 나타내는 개략적인 단면도;
도 2는 센스 노드 임플란트를 포함하는 통상적인 MOS 게이트 화소를 나타내는 개략적인 단면도;
도 3은 포토 민감성 영역으로부터 센스 노드를 향해 전하를 전달하기 위해서 전달 게이트가 높은 포텐셜 레벨로 설정될 때, PPD만 아니라 MOS 게이트 구조에 대한 포텐셜 분포를 나타내는 도면;
도 4는 센스 노드를 향해서 증가하는 포텐셜 분포를 생성하기 위한 게이트 체인 기반의 접근을 나타내는 개략적인 단면도;
도 5는 가속된 전하 이송을 강제하는 게이트에 의해 생성된 증가하는 포텐셜을 갖는 포텐셜 분포를 나타내는 도면;
도 6은 싱글 pn-구조의 게이트를 나타내는 개략적인 단면도;
도 7은 대향해서 지향된 다이오드의 직렬 접속에 의한 게이트의 모델링 및 적합한 다이오드 바이어싱에 의한 임의의 포텐셜 분포의 생성을 위한 예;
도 8A 및 8B는 역 바이어스 조건 및 포워드 바이어스 조건 각각의 pn-접합에서의 포텐셜 분포를 나타낸 도면;
도 9는 균등하지 않게 분산된 드리프트 장 포텐셜을 위한 포텐셜 분포를 나타낸 도면;
도 10은 n-타입 PGM 및 싱글 p-타입 토글 게이트 및 포텐셜 분포를 갖는 복조 영역의 개략적인 단면도;
도 11은 통합 게이트 포텐셜이 낮게 되어 전하가 센스 노드로 아웃게이트에 걸쳐서 흐르게 하는 시프트 동안 포텐셜 분포를 나타내는 복조 영역의 개략적인 단면도;
도 12는 PGM과 TG 사이의 더 높은 포텐셜을 허용하는 더블 토글 게이트를 갖는 복조 영역 내의 포텐셜 분포를 나타내는 복조 영역의 개략적인 단면도;
도 13은 pn-구조의 게이트를 갖는 사일로(silo) 드리프트 장 화소의 개략적인 평면도;
도 14는 JFET와 유사하게 기능하는 세미-도핑 폴리 게이트를 나타내는 개략적인 단면도;
도 15는 세미-도핑된 게이트 및 대응하는 포텐셜 분포를 갖는 드리프트 장 영역을 나타내는 개략적인 단면도;
도 16은 p-타입 영역이 게이트를 서로 분리할 때, 세미-도핑된 게이트 및 대응하는 포텐셜 분포를 갖는 복조 영역을 나타내는 개략적인 단면도;
도 17은 세미-도핑 pn-구조의 게이트에 기반한 사일로 드리프트 장 화소의 개략적인 평면도;
도 18은 2개의 진성 영역을 갖는 PN-구조의 게이트에 대한 포텐셜 분포를 나타내는 개략적인 단면도;
도 19는 한 큰 진성 영역을 갖는 PN-구조의 게이트에 대한 포텐셜 분포를 나타낸 개략적인 단면도;
도 20은 빌트-인 드리프트 장을 생성하기 위해서 도핑 농도의 스텝적인 변화를 갖는 PN-구조의 게이트에 대한 포텐셜 분포를 나타내는 개략적인 단면도;
도 21은 n+/n-/p-/p+ 도핑된 게이트를 갖는 PN-구조의 게이트에 대한 포텐셜 분포를 나타내는 개략적인 단면도이다.
도 1은 센스 노드 임플란트를 포함하는 핀 형성된 포토다이오드(PPD)를 나타내는 개략적인 단면도;
도 2는 센스 노드 임플란트를 포함하는 통상적인 MOS 게이트 화소를 나타내는 개략적인 단면도;
도 3은 포토 민감성 영역으로부터 센스 노드를 향해 전하를 전달하기 위해서 전달 게이트가 높은 포텐셜 레벨로 설정될 때, PPD만 아니라 MOS 게이트 구조에 대한 포텐셜 분포를 나타내는 도면;
도 4는 센스 노드를 향해서 증가하는 포텐셜 분포를 생성하기 위한 게이트 체인 기반의 접근을 나타내는 개략적인 단면도;
도 5는 가속된 전하 이송을 강제하는 게이트에 의해 생성된 증가하는 포텐셜을 갖는 포텐셜 분포를 나타내는 도면;
도 6은 싱글 pn-구조의 게이트를 나타내는 개략적인 단면도;
도 7은 대향해서 지향된 다이오드의 직렬 접속에 의한 게이트의 모델링 및 적합한 다이오드 바이어싱에 의한 임의의 포텐셜 분포의 생성을 위한 예;
도 8A 및 8B는 역 바이어스 조건 및 포워드 바이어스 조건 각각의 pn-접합에서의 포텐셜 분포를 나타낸 도면;
도 9는 균등하지 않게 분산된 드리프트 장 포텐셜을 위한 포텐셜 분포를 나타낸 도면;
도 10은 n-타입 PGM 및 싱글 p-타입 토글 게이트 및 포텐셜 분포를 갖는 복조 영역의 개략적인 단면도;
도 11은 통합 게이트 포텐셜이 낮게 되어 전하가 센스 노드로 아웃게이트에 걸쳐서 흐르게 하는 시프트 동안 포텐셜 분포를 나타내는 복조 영역의 개략적인 단면도;
도 12는 PGM과 TG 사이의 더 높은 포텐셜을 허용하는 더블 토글 게이트를 갖는 복조 영역 내의 포텐셜 분포를 나타내는 복조 영역의 개략적인 단면도;
도 13은 pn-구조의 게이트를 갖는 사일로(silo) 드리프트 장 화소의 개략적인 평면도;
도 14는 JFET와 유사하게 기능하는 세미-도핑 폴리 게이트를 나타내는 개략적인 단면도;
도 15는 세미-도핑된 게이트 및 대응하는 포텐셜 분포를 갖는 드리프트 장 영역을 나타내는 개략적인 단면도;
도 16은 p-타입 영역이 게이트를 서로 분리할 때, 세미-도핑된 게이트 및 대응하는 포텐셜 분포를 갖는 복조 영역을 나타내는 개략적인 단면도;
도 17은 세미-도핑 pn-구조의 게이트에 기반한 사일로 드리프트 장 화소의 개략적인 평면도;
도 18은 2개의 진성 영역을 갖는 PN-구조의 게이트에 대한 포텐셜 분포를 나타내는 개략적인 단면도;
도 19는 한 큰 진성 영역을 갖는 PN-구조의 게이트에 대한 포텐셜 분포를 나타낸 개략적인 단면도;
도 20은 빌트-인 드리프트 장을 생성하기 위해서 도핑 농도의 스텝적인 변화를 갖는 PN-구조의 게이트에 대한 포텐셜 분포를 나타내는 개략적인 단면도;
도 21은 n+/n-/p-/p+ 도핑된 게이트를 갖는 PN-구조의 게이트에 대한 포텐셜 분포를 나타내는 개략적인 단면도이다.
기본적인 아이디어는 본 발명의 한 실행에 따른 임의의 배열과 통합하는 도 6에 나타낸다. p-타입 기판(12)이 특정한 예시에 있어서 사용된다. 그런데, 다른 예에 있어서는, n-타입 기판이 사용된다. 게이트(22)가 증착된 후 기판(12) 상에 패턴되며, 기판으로부터 절연 층(112)을 통해 전기적으로 차폐된다.
싱글 게이트(12)가 n- 및 p-도핑된 영역(110-1 내지 110-n)을 갖는 구조로 되는데, 여기서 이들 영역 간의 거리는 제로로부터 수 마이크로미터까지 변화될 수 있다. 적합한 전압을 n- 및/또는 p-게이트 영역(110-1 내지 110-n)에 인가함으로써, 전압 분포의 CCD-유사 제어가 달성되는데, 이는 반도체 벌크 재료(12) 내에서 CCD-유사 전하 이송을 가능하게 한다. n- 및 p-도핑된 영역 간의 영역 중 한 영역마다 또는 몇몇 영역에만 낮게 n- 또는 p-타입 도핑되거나 몇몇 예에서는 진성이 된다(이들 영역 또는 인터페이스 중 몇몇은 도 6에서 참조 부호 115로 나타낸다).
이 예에 있어서는, n-도핑된 센스 노드(20)가 사용된다. 이는, 포토-생성된 전하를 감지하도록 사용되지만 리셋 국면 동안 포토 민감성 영역(24)을 공핍하는데 사용된다.
다른 실시형태에 있어서는, 매립된 채널이 부가된다. 이는, 게이트(22) 아래 및 포토 민감성 영역(24) 내의 다른 n- 임플란트를 수반한다.
pn-구조의 게이트(22)는 도 7에 나타낸 바와 같은 복수의 다이오드를 직렬접속하는 것으로 모델화될 수 있다. 임의의 전압 분포(116)가 보이는데, 이런 전압분포는 게이트(22)의 다이오드를 적절한 전압으로 설정함으로써 생성된다. 게이트(22)를 통한 전류는, 어떠한 경우에도 전류 경로 내의 적어도 하나의 pn-접합을 역 바이어스 동작 모드인 사실에 기인해서, 회피된다.
pn-다이오드 구조를 갖는 폴리-실리콘 층이 공지된다. 다이오드 특성은 폴리-실리콘 재료의 그레인 사이즈에 의존해서 측정되고, 광학 특성이 개발되는데, 예를 들어 Sooraj V. Karnik, "Lateral polysilicon p+-p-n+ and p+-n-n+ diodes", 고체-상태 전자공학, www.sciencedirect.com, 2002에서 이용 가능; Ming-Dou Ker 등, "Design of Negative Charge Pump Circuit with Polysilicon Diodes in a 0.25-um CMOS Process"; 및 S. Radovanovic 등 "High-speed lateral polysilicon photodiode in standard CMOS technology"를 참조한다. 그러데, 공지된 문헌 중 어느 것도, 폴리실리콘 게이트에 있어서 복수의 pn 다이오드를 교차로 대향하는 방향으로 배치하는 것에 의해,반도체 재료 내의 전하의 흐름의 제어를 위해 해당 폴리-실리콘 게이트의 2차원의 pn-구조를 반도체 재료내의 전하의 흐름 제어에 특화시키는 기술을 제안하지 않는다.
게이트(22)가 완전히 도핑되면, 게이트는 도 8A에 나타낸 바와 같이 설정된다. 양쪽 n-영역(110-n)만 아니라 p-타입 영역(110-p) 모두가 외측면으로부터 접촉되면, n-타입 영역은 인접한 p-타입 영역 이하인 V다이오드 ~0.3V 이상이 되지 않아야 하는데, 그렇지 않으면 높은 전류가 흐르기 시작하게 된다. 포워드-바이어스된 다이오드가 실현된다.
역-바이어스된 모드에 있어서는, n- 및 p-타입 영역 간의 차이가 적용될 수 있는데, 여기서 더 높은 전압이 n-타입 영역에 가해진다. 전압이 브레이크다운 전압을 초과하지 않는 한 누설 전류만이 흐르는 것이 기대된다. 이 특성 전압 레벨은 폴리-실리콘 재료의 그레인 사이즈, 도핑 농도 및 n- 및 p-타입 영역 간의 거리와 같은 다이오드의 특성에 강하게 의존한다.
도 8A는 큰 공핍 폭 110-d를 갖는 역 바이어스된 pn-접합에 대한 전압 분포를 나타낸다. 도 8B는 포워드 바이어스 경우의 다이오드를 나타내는데, 여기서 공핍 폭은 따라서 더 작게 된다.
CMOS 처리에서 n+/p+ 드레인/소스 도핑을 사용하는 것은 제너(Zener) 다이오드 특성을 이끌어낼 수도 있는데, 여기서 역 바이어싱은 상당한 전류 흐름으로 귀결된다. 이는, n- 및 p-타입 영역 간에 소정의 스페이스를 삽입함으로써, 적합하게 다이오드의 설계에서 고려되어야 한다. 이 경우, 실제로 PIN 다이오드가 실현되는데, 여기서 n- 및 p-도핑된 영역 간의 층은 비-도핑되고, 가능하게는 진성 실리콘 재료로 된다. 또한, 다수의 추가의 도핑 스텝이 몇몇 예에서 사용될 수 있다.
pn-구조의 게이트 기술로 드리프트 장을 생성하기 위한 개념을 도 9에 나타낸다. 동등한 사이즈의 n-도핑된 영역(110-1, 110-3, ...) 및 p-도핑된 영역(110-2, 110-4, ...)의 드리프트 게이트가 보인다. Vn>Vp-V다이오드를 확실히 하면, 상당한 전류 흐름은 기대되지 않는다. 이는 각각의 영역과 접촉해서, 상기 조건에 따라 적합한 전압을 적용함으로써 실현될 수 있다. 다른 가능성은 제2게이트 영역마다 접촉시키고, 이들에 대해서 증가하는 전압을 인가하는 것이다.
도 10은 본 발명의 실시형태에 따른 타임-오프-플라이트(time-of-flight) 화소 내의 복조 영역을 도시한다. 이는, 통상적으로 메가헤르츠 범위에서 기가헤르츠까지의 고주파에서 구동하는 일반적으로 다수의 게이트를 갖는다. 이들은 토글 게이트 TG로 불린다. 전형적으로, 2개 이상의 토글 게이트 TG가 있다. 도시된 예에서, 토글 게이트 TG는 p-도핑된 폴리실리콘으로부터 구성된다. 더욱이, 복조 영역은 더 바람직하게는 n-도핑된 미들 포토게이트 PGM, n-도핑된 통합 게이트 INTG만 아니라 p-도핑된 아웃게이트 OUTG를 포함한다. 통합 게이트 INTG가 스토리지 엘리먼트로서 역할을 하는 한편, 아웃게이트 OUTG가 센스 노드 영역으로부터 통합 영역을 결합 해제하기 위해 사용된다.
본 예의 실시형태는 미들 포토게이트 PGM, 통합 게이트 INTG 및 아웃게이트 OUTG의 어느 측면 상의 2개의 토글 게이트 TG를 나타낸다. 따라서, 복조 처리는 2 출력 샘플을 전달한다.
이 도면에서는, 본 발명에 따라서 적용될 수 있는 게이트의 n-타입 및 p-타입 영역 간의 갭은 없다. 전하 흐름의 복조는, 포텐셜 분포의 플롯으로 도시된 샘플링 함수에 따라서, TG 게이트를 토글링함으로써, 미들 3개의 게이트 PGM 및 TG의 영역 내에서 발생한다. 전하는 2개의 통합 게이트 중 하나로 흐르게 되어, 거기에 저장된다.
통합 게이트 INTG는 통합 동안, 예를 들어 5V인 가장 높은 포텐셜을 갖는 게이트이다. 이것이, n-타입 폴리-실리콘이 이 도면에서 이들을 위해 선택된 이유이다. 아웃게이트 OUTG는 통합 게이트 및 센스 노드 사이에 장벽을 건설하기 위해서, 비교적 낮은 포텐셜, 예를 들어 1V를 갖는다. 그러므로, p-타입 폴리-실리콘이 사용된다. 이 구성과 함께 시작한다. 도 10은, 또한 통합 및 복조 국면 동안 포텐셜 분포를 나타낸다.
통합된 전하를 판독하기 위해서, 이들은 소위 시프트 국면 동안 센스 노드로 전달된다. 시프트 모드에서, 포텐셜은 도 11에 나타낸 바와 같이 설정된다.
도 12는 몇몇 적용에 대해서 더 좋은 복조 성능을 허용하는 대안의 게이트 구조를 나타낸다. 토글 게이트 TG1, TG2는 더블 pn 배열을 갖는다. 더블 토글 게이트를 갖는 복조 영역은 PGM 및 TG 간의 더 높은 포텐셜 스텝을 허용한다.
통합된 U.S. 특허 번호 제8,115,158 B2호에 개시된 드리프트 장 복조 화소는 도 13에 도시된 바와 같이 드리프트 및/또는 포토 감지 파트(24) 및 복조 파트(120)를 갖는다. 드리프트 및/또는 포토 감지 파트(24)는 삼각형 형상을 갖는데, 이에 기인해서 화소는 흔히 사일로 화소 아키텍처로 언급된다. 싱글 pn-구조의 게이트(110)가 포토 감지 파트(24) 내에 형성되는데, 이는 n-도핑된 폴리실리콘(124-1, 124-3, 124-5) 및 p-도핑된 폴리 실리콘(124-2, 124-4, 124-6)의 대안의 밴드를 포함하여 구성된다. 게이트(110)는 이격되고 도 6에 나타낸 바와 같이 절연 층에 의해 기판으로부터 전기적으로 절연된다.
드리프트 파트(24)의 이 구조는 복조 파트(120)에 대해서 아래의 기판 내에 형성된 포토생성된 전하 캐리어를 통과하는데, 이는 미들 포토게이트 PGM 및 2개의(레프트, 라이트) 토글 게이트 TG를 포함하여 구성된다. 따라서, 포토생성된 전하 캐리어는 대안적으로 레프트 또는 라이트 통합 게이트 INTG 내에 저장된다. 완성된 샘플이 생성되면, 레프트 또는 라이트 통합 게이트 INTG 각각에 통합된 포토생성된 전하는 각각의 레프트 및 라이트 센스 노드(130-L, 130-R)를 각각의 레프트 및 라이트 아웃 게이트 OUTG를 통해 통과한다.
덤프 노드(136)가 제공되는데, 여기서 포토생성된 전하는 변조 사이클에 선행해서 플러시(flushed)될 수 있다.
베이스 도핑 농도가 디폴트(default)로 부가되기 때문에, 반도체 칩 팹(fab)에 의해 제공된 많은 표준 처리가 진성 폴리-실리콘 증착을 제공하지 않을 수 있다. 그럼에도, 소스/드레인 확산 스텝이 n-타입 및 p-타입 영역을 규정하기 위해서 여전히 사용될 수 있다.
임플란트 스텝의 에너지 도즈(dose) 및 게이트의 두께에 의존해서, 한 도핑 타입의 규정이 게이트의 전체 깊이에 영향을 미치지 않을 수 있게 될 수도 있다. 이 경우, 세미-도핑된 게이트가 된다.
게이트(150)의 n-타입 베이스 도핑 및 p-타입 세미-도핑 영역(152)의 예를 도 14에 나타낸다. 그런데, 이는, 일례로서 만이고, 본 발명은 n-타입 베이스 도핑에 제한되지 않고, 또한 대향하는 p-타입 베이스 도핑은 다른 옵션이다.
이 예에 있어서, 레프트 n 측면(150-L)은 라이트 n 측면(150-R), 예를 들어 2V보다 더 높은 포텐셜, 예를 들어 3V로 설정된다. p-타입 영역(152)은 더 낮은 포텐셜, 예를 들어 1V로 설정된다. 기능적인 원리는 JFET 장치와 유사하다. p-전압에 의존해서, 아래의 채널은 거의 저항성이다. 결과적으로, 선형 포텐셜 분포가 도면에 나타낸 바와 같이 바닥 표면에 생성된다.
p-타입 폴리-실리콘(152)의 포텐셜은 기판 내의 포텐셜에 직접 영향을 주지만 2개의 인접한 n-타입 아이슬랜드(150-L, 150-R) 간의 저항을 변조한다. 이는, n-타입 영역 간의 매우 높은-오믹(ohmic) 접속을 생성하고; 드리프트 장이 높은-저항성 게이트로 실행될 수 있다.
포텐셜 차이가 너무 크지 않으면, "채널"은 저항성으로만 된다. 그렇지 않으면, 장치는 포화(saturation)될 수 있고, 그 결과 포텐셜 분포는 더 이상 선형이 되지 않는다.
도 15는 3개의 아이슬랜드 150-L, 150-C, 150-R를 규정하기 위해서, p-타입 도핑 150-L, 150-R의 2개의 스테이지를 사용해서 드리프트 영역을 생성하기 위한 일례를 나타낸다.
도 16에 나타낸 화소의 복조 영역에서, p-도핑된 영역(152)은 다른 게이트를 효과적으로 분리하고, 아웃 게이트 OUTG를 통합 게이트 INTG로부터 분리하며, 통합 게이트 INTG를 토글 게이트 TG로부터 그리고 토글 게이트 TG를 미들 게이트 PGM로부터 분리한다. 그 다음, 매우 낮은 포텐셜이 p-도핑된 영역(152)에 인가된다. 여기서, p-영역(152)은 가능한 작게 되어야 한다.
도 17은 세미-도핑된 pn-구조의 게이트에 기반한 드리프트 장 및 복조 영역을 위한 상기 존재하는 실시형태와 결합하는 일례의 사일로 드리프트 장 화소를 나타낸다.
싱글 pn-구조의 게이트(110)가 p-도핑된 영역(152)을 포함하여 구성되는 포토 감지 파트(24) 내에 형성된다. 도 6에 나타낸 바와 같이, 게이트(110)는 이격되고 절연 층에 의해 기판으로부터 전기적으로 절연된다.
드리프트 파트(24) 내의 이 구조는 변조 파트(120)에 대해서 아래의 기판 내에 형성된 포토생성된 전하 캐리어를 통과하는데, 이는 미들 포토게이트 PGM 및 2개의(레프트, 라이트) 토글 게이트 TG를 포함하여 구성된다. 따라서 포토생성된 전하 캐리어는 대안적으로 레프트 또는 라이트 통합 게이트 INTG 내에 저장된다. 완성된 샘플이 생성되면, 레프트 또는 라이트 통합 게이트 INTG 각각에 통합된 포토생성된 전하는 각각의 레프트 및 라이트 센스 노드(130-L, 130-R)를 각각의 레프트 및 라이트 아웃 게이트 OUTG를 통해 통과한다.
본 발명의 몇몇 예의 실시형태를 이하에 나타낸다.
이상적인 일정한 드리프트 장이 P-진성-N 구조로 생성된다.
완전히 도핑된 게이트를 고려하면, 이상적인 일정한 드리프트 장을 생성하기 위한 하나 이상의 가요성이 주어진다. n- 및 p-도핑된 영역을 잡아당기고 낮게-도핑 또는 더욱이는 전체적으로 도핑되지 않은 각각의 진성 폴리-실리콘 게이트 영역을 사이에 생성함으로써, 소위 PIN 다이오드 구조가 생성된다. 진성 영역은 완전히 공핍될 수 있고 따라서 큰 길이의 이상적인 일정한 드리프트 장을 생성할 수 있다. 전압 레벨, n- 및 p-타입 영역의 도핑 농도, 폴리-실리콘 재료의 그레인 사이즈 등에 의존하는 진성 영역의 최대 길이가 있다. 소정의 경우에 있어서는, 수 마이크로미터가 현실적인 수준의 길이이다.
2개의 진성 영역을 갖는 제1예의 pn-구조의 게이트를 도 18에 나타낸다.
pn-구조의 게이트의 다른 예를 도 19에 나타내는데, 여기서는 한 큰 진성 영역이 사용된다.
이 개념은, 진성 영역이 완전히 공핍되는데 너무 크지 않는 것으로 상정할 수 있으면, 작동한다.
처리가 다중 임플란트 스텝을 허용하면, 빌트-인 드리프트 장이 하이-로우 접합(high-low junction)의 개발에 의해 실현될 수 있다. 예를 도 20에 나타낸다. 또 다른 개선이 임플란트 영역을 약간 당김으로써 달성될 수도 있으므로, 사이의 진성 영역이 임플란트 영역으로부터 임플란트 영역으로의 포텐셜 강하의 몇몇 종류의 스트레칭을 가능하게 한다. 그레이마스크는, 연속적인 다중-임플란트 스텝을 요구하지 않고, 스페이스에 걸쳐서 다른 도핑 농도를 실현하기 위해서 많은 도움을 주게 된다.
공핍 폭을 연장하도록 허용하는 p+ 및 n+ 도핑된 게이트 영역 사이의 진성 영역을 개발하는 대신, 다른 가능성이 p- 및 n- 영역의 2차의 약한 임플란트를 사용할 수도 있다. 이는 도 22에 나타낸다.
본 발명은 소정의 제한 없이 다른 예의 실시형태와 결합될 수 있다. 예를 들어, 드리프트 영역은 동시에 하이-로우 접합 및 PIN 다이오드와 함께 게이트 구조를 가질 수 있다.
바람직한 실시형태를 참조로 본 발명을 나타내고 설명했지만, 당업자는, 첨부된 청구항들에 의해 망라되는 본 발명의 범위를 벗어남이 없이, 다양한 변경이 가능한 것으로 이해한다.
12 - p-타입 기판,
22 - 게이트,
112 - 절연 층.
22 - 게이트,
112 - 절연 층.
Claims (19)
- 복조 화소로서:
광전하가 생성되는 기판과;
상기 기판상의 게이트층으로서, 복수의 서로 반대방향의 p-n 접합을 갖는 게이트 층을 포함하여 구성되는 것을 특징으로 하는 복조 화소. - 제1항에 있어서,
게이트 층이 기판에 걸쳐서 증착된 층 내에 형성되는 것을 특징으로 하는 복조 화소. - 제1항에 있어서,
기판이 실리콘이고 게이트 층이 폴리실리콘인 것을 특징으로 하는 복조 화소. - 제1항에 있어서,
게이트 층에 인접한 센스 노드를 더 포함하여 구성되는 것을 특징으로 하는 복조 화소. - 제1항에 있어서,
게이트 층이 토글 게이트 및 통합 게이트를 형성하기 위해 도핑되는 것을 특징으로 하는 복조 화소. - 제5항에 있어서,
접한 게이트가 대향하는 도핑 타입을 갖는 것을 특징으로 하는 복조 화소. - 제1항에 있어서,
게이트 층이 드리프트 및 포토 감지 파트를 형성하는 것을 특징으로 하는 복조 화소. - 제1항에 있어서,
드리프트 및 포토 감지 파트가 광전하를 복조 파트에 제공하는 것을 특징으로 하는 복조 화소. - 제1항에 있어서,
게이트 층이 도핑되어, 복조 파트를 위한 토글 게이트 및 통합 게이트를 형성하는 것을 특징으로 하는 복조 화소. - 제1항에 있어서,
p-n 접합의 p 영역과 n 영역 사이에 진성 영역을 더 포함하여 구성되는 것을 특징으로 하는 복조 화소. - 제1항에 있어서,
게이트 층 내의 p+/n+ 및 p-/n- 다중-스텝 또는 그레이마스크 도핑을 더 포함하여 구성되는 것을 특징으로 하는 복조 화소. - 복조 화소를 조립하는 방법으로서:
광전하가 생성되는 기판에 걸쳐서 게이트 층을 증착하는 스텝과;
복수의 서로 반대방향의 p-n 접합을 갖는 게이트 층을 도핑하는 스텝을 포함하여 구성되는 것을 특징으로 하는 복소 화소를 조립하는 방법. - 제12항에 있어서,
기판이 실리콘이고 게이트 층이 폴리실리콘인 것을 특징으로 하는 방법. - 제12항에 있어서,
게이트 층에 인접한 센스 노드를 형성하는 스텝을 더 포함하여 구성되는 것을 특징으로 하는 방법. - 제12항에 있어서,
토글 게이트 및 통합 게이트를 형성하기 위해 게이트 층을 도핑하는 스텝을 더 포함하여 구성되는 것을 특징으로 하는 방법. - 제15항에 있어서,
접한 게이트가 대향하는 도핑 타입을 갖는 것을 특징으로 하는 방법. - 제12항에 있어서,
게이트 층이 드리프트 및 포토 감지 파트를 형성하는 것을 특징으로 하는 방법. - 제12항에 있어서,
드리프트 및 포토 감지 파트가 광전하를 복조 파트에 제공하는 것을 특징으로 하는 방법. - 제12항에 있어서,
p-n 접합의 p 영역과 n 영역 사이에 진성 영역을 형성하는 스텝을 더 포함하여 구성되는 것을 특징으로 하는 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201261613363P | 2012-03-20 | 2012-03-20 | |
| US61/613,363 | 2012-03-20 | ||
| PCT/IB2013/000422 WO2013140227A1 (en) | 2012-03-20 | 2013-03-20 | Pn-structured gate demodulation pixel |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140146088A KR20140146088A (ko) | 2014-12-24 |
| KR102094738B1 true KR102094738B1 (ko) | 2020-03-31 |
Family
ID=48227339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020147027729A KR102094738B1 (ko) | 2012-03-20 | 2013-03-20 | Ｐｎ-구조의 게이트 복조 화소 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US9343607B2 (ko) |
| EP (1) | EP2828891B1 (ko) |
| JP (1) | JP6127128B2 (ko) |
| KR (1) | KR102094738B1 (ko) |
| CN (1) | CN104303304B (ko) |
| AU (1) | AU2013237141B2 (ko) |
| WO (1) | WO2013140227A1 (ko) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9721987B2 (en) * | 2014-02-03 | 2017-08-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Pixel with transistor gate covering photodiode |
| CN105097850B (zh) * | 2014-04-25 | 2019-03-29 | 格科微电子（上海）有限公司 | Cmos图像传感器及其制造方法 |
| EP3082165B1 (en) * | 2015-04-17 | 2021-07-28 | STMicroelectronics (Research & Development) Limited | A pixel having a plurality of pinned photodiodes |
| GB2537421A (en) | 2015-04-17 | 2016-10-19 | Stmicroelectronics (Research & Development) Ltd | A pixel having a plurality of photodiodes |
| US9860466B2 (en) * | 2015-05-14 | 2018-01-02 | Kla-Tencor Corporation | Sensor with electrically controllable aperture for inspection and metrology systems |
| CN105161462A (zh) * | 2015-07-22 | 2015-12-16 | 格科微电子（上海）有限公司 | 提高背照式图像传感器的载流子传输效率的方法 |
| US10418410B2 (en) | 2015-10-08 | 2019-09-17 | Ams Sensors Singapore Pte. Ltd. | Optoelectronic modules operable to collect spectral data and distance data |
| TWI571938B (zh) * | 2015-10-15 | 2017-02-21 | 力晶科技股份有限公司 | 半導體元件及其製造方法 |
| US10276628B2 (en) | 2016-05-17 | 2019-04-30 | Ams Sensors Singapore Pte. Ltd. | Time-of-fight pixel including in-pixel buried channel transistors |
| JP6967716B2 (ja) * | 2017-06-29 | 2021-11-17 | パナソニックＩｐマネジメント株式会社 | 光検出装置、及び撮像装置 |
| JP7209170B2 (ja) | 2017-06-29 | 2023-01-20 | パナソニックＩｐマネジメント株式会社 | 光検出装置、及び撮像装置 |
| WO2021184191A1 (zh) * | 2020-03-17 | 2021-09-23 | 深圳市汇顶科技股份有限公司 | 光传感器及基于飞行时间的测距系统 |
| US11742370B2 (en) | 2020-05-27 | 2023-08-29 | Microsoft Technology Licensing, Llc | Time-of-flight pixel with vertical photogates |
| CN112331688B (zh) * | 2020-11-04 | 2022-07-29 | 中国电子科技集团公司第四十四研究所 | 一种同时实现大信号处理和高频转移的ccd结构 |
| CN112864183B (zh) * | 2021-01-18 | 2023-08-25 | 上海集成电路装备材料产业创新中心有限公司 | 一种改善传输迟滞的像元结构 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008078489A (ja) | 2006-09-22 | 2008-04-03 | Asahi Kasei Electronics Co Ltd | Ｃｍｏｓイメージセンサおよびその製造方法 |
| US20090179232A1 (en) * | 2008-01-14 | 2009-07-16 | Adkisson James W | Low lag transfer gate device |
| KR101098216B1 (ko) | 2004-02-18 | 2012-01-12 | 고쿠리츠 다이가꾸 호우진 시즈오까 다이가꾸 | 광 비행 시간형 거리 센서 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2389960A (en) | 2002-06-20 | 2003-12-24 | Suisse Electronique Microtech | Four-tap demodulation pixel |
| US7288788B2 (en) * | 2004-12-03 | 2007-10-30 | International Business Machines Corporation | Predoped transfer gate for an image sensor |
| EP1777747B1 (en) | 2005-10-19 | 2008-03-26 | CSEM Centre Suisse d'Electronique et de Microtechnique SA | Device and method for the demodulation of modulated electromagnetic wave fields |
| US8953149B2 (en) | 2009-02-17 | 2015-02-10 | Microsoft Corporation | CMOS three-dimensional image sensor detectors having reduced inter-gate capacitance, and enhanced modulation contrast |
-
2013
- 2013-03-20 US US13/847,704 patent/US9343607B2/en active Active
- 2013-03-20 AU AU2013237141A patent/AU2013237141B2/en active Active
- 2013-03-20 WO PCT/IB2013/000422 patent/WO2013140227A1/en active Application Filing
- 2013-03-20 EP EP13719601.0A patent/EP2828891B1/en active Active
- 2013-03-20 KR KR1020147027729A patent/KR102094738B1/ko active IP Right Grant
- 2013-03-20 CN CN201380015395.6A patent/CN104303304B/zh active Active
- 2013-03-20 JP JP2015500994A patent/JP6127128B2/ja active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101098216B1 (ko) | 2004-02-18 | 2012-01-12 | 고쿠리츠 다이가꾸 호우진 시즈오까 다이가꾸 | 광 비행 시간형 거리 센서 |
| JP2008078489A (ja) | 2006-09-22 | 2008-04-03 | Asahi Kasei Electronics Co Ltd | Ｃｍｏｓイメージセンサおよびその製造方法 |
| US20090179232A1 (en) * | 2008-01-14 | 2009-07-16 | Adkisson James W | Low lag transfer gate device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP2828891B1 (en) | 2017-03-15 |
| KR20140146088A (ko) | 2014-12-24 |
| JP6127128B2 (ja) | 2017-05-10 |
| JP2015512562A (ja) | 2015-04-27 |
| WO2013140227A1 (en) | 2013-09-26 |
| AU2013237141B2 (en) | 2016-05-12 |
| AU2013237141A1 (en) | 2014-08-21 |
| US9343607B2 (en) | 2016-05-17 |
| CN104303304B (zh) | 2017-10-03 |
| US20130248938A1 (en) | 2013-09-26 |
| EP2828891A1 (en) | 2015-01-28 |
| CN104303304A (zh) | 2015-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102094738B1 (ko) | Ｐｎ-구조의 게이트 복조 화소 | |
| JP6485880B2 (ja) | 多数電流によって補助される放射線検出器デバイス | |
| TWI722060B (zh) | 堆疊式單光子雪崩二極體影像感測器及其形成方法 | |
| US10594966B2 (en) | Optical sensor device and method for manufacturing the optical sensor device | |
| US8592245B2 (en) | Substrate bias for CMOS imagers | |
| CN110431441B (zh) | 用于调制的图像捕获的系统和方法 | |
| US11709238B2 (en) | Demodulator with a carrier generating pinned photodiode and a method for operating it | |
| US9111830B1 (en) | Perforated blocking layer for enhanced broad band response in a focal plane array | |
| JP2015177191A (ja) | Ｃｍｏｓイメージセンサ | |
| WO2019139751A1 (en) | Germanium-modified, back-side illuminated optical sensor | |
| US8212327B2 (en) | High fill-factor laser-treated semiconductor device on bulk material with single side contact scheme | |
| JP7167061B2 (ja) | 電磁放射線のファーストゲート式検出のための検出器 | |
| Mahdi et al. | Lateral Drift-Field Photodetector for high speed 0.35 µm CMOS imaging sensors based on non-uniform lateral doping profile: Design, theoretical concepts, and TCAD simulations | |
| RU2377692C1 (ru) | Кмоп-фотоприемный элемент с высоким фактором заполнения | |
| KR100749253B1 (ko) | 청색감쇠가 개선된 이미지센서 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |