JP3758618B2 - 撮像素子を用いた測距装置および測距方法 - Google Patents
撮像素子を用いた測距装置および測距方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は撮像素子を用いた測距装置および測距方法に関するものであり、照射光に対する反射光の位相の遅れを撮像素子の各画素ごとに検出して被検出物の立体構造を検出可能とする技術に関するものである。
【０００２】
【従来の技術】
図３は従来のＴＯＦ（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）方式の光波測距の原理説明図である。図中、１は光源、２は被検出物、３は結像光学系、４は撮像素子である。光源１は例えばＬＥＤアレイで構成されており、その出力光は高周波で強度変調されている。光源１に複数のＬＥＤを用いているのは、出力光の強度を増大させるためであり、各ＬＥＤは同期して発光している。光源１から被検出物２に照射される光が例えば２０ＭＨｚの高周波で強度変調されている場合、その波長は１５ｍとなるから、光が７．５ｍの距離を往復すれば１周期の位相の遅れが生じることになる。
【０００３】
照射光に対する反射光の位相の遅れについて図４により説明する。図中、Ｗは照射光、Ｒは反射光であり、反射光にはΨの位相遅れが生じている。照射光Ｗの１周期について４回、反射光Ｒをサンプリングして、照射光の位相が０°、９０°、１８０°、２７０°であるときの反射光の検出値をそれぞれＡ０，Ａ１，Ａ２，Ａ３とすると、位相の遅れΨは次式で与えられる。
Ψ＝ａｒｃｔａｎ｛（Ａ３−Ａ１）／（Ａ０−Ａ２）｝
【０００４】
被検出物２で反射された光は結像光学系３を介して撮像素子４の受光面に結像される。撮像素子４の受光面には複数の画素（Ｘ，Ｙ）が２次元的に配列されており、各画素について上式による位相遅れΨ（Ｘ，Ｙ）を求めることにより、被検出物２の立体的な構造を検出できる。
【０００５】
このＴＯＦ方式の光波測距に用いる撮像素子は、照射光の１周期について複数回のサンプリングができるものでなければならず、従来、特表平１０−５０８７３６号には図５あるいは図６のような構造が提案されている。図５の撮像素子は、１画素について１つの感光部ＰＤと４つのメモリーセルＭ０，Ｍ１，Ｍ２，Ｍ３を備え、各メモリーセルＭ０，Ｍ１，Ｍ２，Ｍ３と感光部ＰＤの間には時分割的にオンされる電気スイッチＳ０，Ｓ１，Ｓ２，Ｓ３が設けられている。各電気スイッチＳ０，Ｓ１，Ｓ２，Ｓ３はそれぞれ図４のＴ０，Ｔ１，Ｔ２，Ｔ３の期間でオンされる。この動作を複数周期にわたり繰り返すことにより、暗電流ノイズやショットノイズ（電子−正孔対の発生ばらつきによるノイズ）、アンプ回路の定常ノイズ等に対するＳ／Ｎ比を向上させることができ、反射光の検出値Ａ０，Ａ１，Ａ２，Ａ３がメモリーセルＭ０，Ｍ１，Ｍ２，Ｍ３に蓄積される。このような動作を、「同期積分」と呼ぶことにする。図６の撮像素子はデータ読み出し用のシフトレジスタＳＲを備え、時分割的にオンされる４つの電気スイッチＳ０，Ｓ１，Ｓ２，Ｓ３を介して１つの感光部ＰＤからシフトレジスタＳＲの各メモリーセルＭ０，Ｍ１，Ｍ２，Ｍ３に受光信号が蓄積され、シフトレジスタＳＲの転送機能により受光信号が読み出される。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述の図５または図６に示すような特殊な構造を有する撮像素子をわざわざ製作するのでは製造コストが高くなり、測距装置全体のコストが上昇する。そこで、一般的なＣＣＤ撮像素子の制御方法を工夫することで、同期積分を実現できないか、種々検討したところ、ＣＣＤ撮像素子のオーバーフロードレイン電極あるいは垂直転送電極に印加する電圧を巧妙に制御することで実質的に同期積分しているのと同じような動作が実現できることを見出した。
【０００７】
本発明は、このような知見に基づいてなされたものであり、一般的なＣＣＤ撮像素子の制御方法を工夫することで、実質的に同期積分をしているのと同じような動作を実現可能とし、従来、特殊な構造の撮像素子を必要としていた光波測距を一般的なＣＣＤ撮像素子を用いて安価に実現することを課題とする。
【０００８】
【課題を解決するための手段】
本発明の測距装置は、上記の課題を解決するために、図１に示すように、複数の感光部を半導体基板上に１次元または２次元的に配列され、前記半導体基板への電圧印加により前記各感光部の感度を制御可能な構造を有する撮像素子４と、強度変調された光の変調信号に同期して前記撮像素子４の半導体基板に前記各感光部の感度を変調せしめる電圧を前記各感光部に蓄積された信号電荷を残したまま複数回にわたり印加する感度制御部５とを有することを特徴とするものである。より具体的には、強度変調された光により照射された被検出物２からの反射光を撮像素子４のセンサ要素が配列された面に結像せしめる結像光学系３と、前記強度変調された光の変調信号に同期して、撮像素子４の感光部の感度を低下させるための制御電圧を撮像素子４の蓄積部に蓄積された信号電荷を残したまま複数回にわたり撮像素子４の半導体基板に印加する感度制御部５と、前記強度変調の複数の周期にわたって前記撮像素子４の蓄積部に蓄積された電荷を転送部により読み出して測定値として記憶する記憶部６と、前記強度変調の一周期のうち感光部の感度を低下させるための制御電圧が印加される低感度期間の位相を前記記憶部６に測定値が記憶されるたびに切り替える検出位相設定部７と、記憶部６に記憶された低感度期間の位相が異なる複数の測定値に基づいて、撮像素子４の各センサ要素ごとに被検出物２までの距離情報を演算する測距演算部８とを有することを特徴とするものである。
【０００９】
ここで、本発明の測距装置に用いる撮像素子４は、図１（ｂ）に示すように、受光量に応じて信号電荷を発生せしめる感光部ＰＤと、感光部ＰＤで発生した信号電荷を蓄積する蓄積部Ｍと、感光部ＰＤから蓄積部Ｍへの信号電荷の移送を開閉する電気スイッチＳとを備えるセンサ要素を半導体基板上に１次元または２次元的に配列すると共に、各センサ要素の蓄積部Ｍから蓄積電荷を読み出す転送部Ｔを前記半導体基板に形成し、前記半導体基板の特定の電極（例えば転送電極）への電圧印加により前記電気スイッチＳを高周波で開閉できる構造を有する撮像素子とするか、あるいは、図１（ｃ）に示すように、前記電気スイッチＳを高周波では開閉できないが、これをオンにしたままで、前記半導体基板の他の特定の電極（例えばオーバーフロードレーン電極）への電圧印加により感度を高周波で増減させることができる感度可変感光部ＰＤ’を有するような撮像素子とする。具体的には、縦型または横型オーバーフロードレイン電極を有するインターライン・トランスファ型ＣＣＤ撮像素子、あるいは、縦型または横型オーバーフロードレイン電極を有するフレーム・トランスファ型ＣＣＤ撮像素子、もしくは、これらの複合型であるフレーム・インターライン・トランスファ型ＣＣＤ撮像素子が利用できる。
【００１０】
図２は本発明の動作説明図である。図中、（ａ）は照射光Ｗの位相を示しており、（ｂ）〜（ｅ）は検出位相設定部７で設定される同期積分のための検出位相を示している。従来の技術では、１つのセンサ要素ごとに、図５または図６に示すように、１つの感光部ＰＤと複数のスイッチＳ０〜Ｓ３と複数のメモリーセルＭ０〜Ｍ３を設けて、スイッチＳ０、Ｓ１、Ｓ２、Ｓ３をそれぞれ図２（ｂ）、（ｃ）、（ｄ）、（ｅ）の検出位相で時分割的にオンさせていた。本発明では、図１（ｂ）に示すように、１つのセンサ要素ごとに、受光量に応じて信号電荷を発生せしめる感光部ＰＤと、感光部ＰＤで発生した信号電荷を蓄積する蓄積部Ｍと、感光部ＰＤから蓄積部Ｍへの信号電荷の移送を開閉する電気スイッチＳとを１つずつ備え、１回目の撮像時には電気スイッチＳを図２（ｂ）の検出位相で繰り返しオンすることにより、蓄積部Ｍに図４のＡ０に相当する測定値を得て、これを転送部Ｔにより１画面分、読み出す。２回目、３回目、４回目の撮像時には電気スイッチＳをそれぞれ図２（ｃ）、（ｄ）、（ｅ）の検出位相で繰り返しオンすることにより、蓄積部Ｍに図４のＡ１、Ａ２、Ａ３に相当する測定値を得て、これを１画面分ずつ、転送部Ｔにより読み出す。以上の動作を制御回路９により統括制御する。このようにすれば、図５または図６に示す構造の撮像素子を用いる場合に比べて４倍の測定時間を要するものの、被検出物２が高速で移動しなければ、検出位相の異なる４枚の画像を取得することができ、一般的なＣＣＤ撮像素子を用いても光波測距が実現できる。なお、測距演算部８は実質的に距離情報を演算できるものであれば良く、マイコン、ＤＳＰ、演算増幅器等、任意の手段で構成できる。
【００１１】
ところで、ＣＣＤ撮像素子として最も一般的なインターライン・トランスファ型のＣＣＤ撮像素子において、図１（ｂ）の電気スイッチＳを構成する電極は垂直転送電極と兼用されており、この電極は半導体基板上に絶縁薄膜を介して形成されているので、形状の割りには静電容量が大きく、容量が大きい場合は、数十ＭＨｚの高周波で開閉することは極めて困難であることが分かった。このような場合は、一般的なＣＣＤ撮像素子を用いて近距離の光波測距を実現する用途には不向きである。
【００１２】
そこで、図１（ｃ）に示すように、感光部と蓄積部の間の電気スイッチＳはＯＮ状態に維持したままで、感光部の感度のみを照射光と同期して周期的に低下させることができる手段が無いか検討した。感光部の感度とは、要するに受光量に対する光電子の発生効率のことであるから、発生した光電子の一部を捨てることができれば、実質的には感度が低下していることになる。
【００１３】
このような感光部の光電子を捨てる手段として、ＣＣＤ撮像素子のなかには、過剰な信号電荷を基板に捨てるためのオーバーフロードレインと呼ばれる構造を有するものがある。このオーバーフロードレインは、もともとは感光部に強過ぎる光が入手したときに、発生した過剰な信号電荷が周囲の感光部に影響を及ぼすのを防ぐために、所定のレベルを越える信号電荷を基板に捨てるために設けられたものであるが、このオーバーフロードレインが信号電荷をオーバーフローさせるレベルを意図的に下げてやれば、感光部の信号電荷が過剰でなくても信号電荷は過剰であるものとして捨てられることになり、実質的に感光部の感度を低下させることができる。しかも、このオーバーフロードレインは基板に直結されているので、形状の割りには静電容量が小さく、数十ＭＨｚでのスイッチングも可能である。そこで、光を検出したくない位相ではオーバーフロードレインが信号電荷をオーバーフローさせるレベルを低く設定してやれば、感光部の感度を照射光の周期に合わせて変調することができる。
【００１４】
もちろん、このオーバーフロードレイン電極をＣＣＤカメラの電子シャッターに利用するという考え方は従来から存在するが、それは１回切りの露光を意図したものであったので、蓄積部の電荷が初期化された状態から積分を開始するものであった。蓄積部の電荷を初期化せずに、前回までの露光による残像を残したままで複数回の露光をオーバーフロードレイン電極の印加電圧制御により実現するような制御方法は知られていない。
【００１５】
以下、発明の実施の形態として、縦型または横型オーバーフロードレイン電極を有するインターライン・トランスファ型ＣＣＤ撮像素子ならびにフレーム・トランスファ型ＣＣＤ撮像素子について、同期積分と同じような動作を実現するための具体的な制御方法について詳しく説明する。
【００１６】
【発明の実施の形態】
（実施の形態１）
図７は縦型オーバーフロードレイン（ＶＯＤ）電極を有するインターライン・トランスファ型ＣＣＤ（ＩＴ−ＣＣＤ）の構成を示している。ｎ型基板１０の表面には、アルミニウム電極よりなる縦型オーバーフロードレイン（ＶＯＤ）電極１１が絶縁膜を介さず基板に直接接触するように形成されている。ＶＯＤ電極１１には制御電圧Ｖｓが印加されている。ｎ型基板１０の表面のＶＯＤ電極１１で囲まれた部分にはｐ型領域１２が形成されている。このｐ型領域１２に複数のフォトダイオードが分離して形成されている。図中、ＰＤと記した部分はフォトダイオードであり、このフォトダイオードＰＤが形成された部分以外の表面は遮光膜（図示せず）で覆われている。図７では垂直方向に３列、水平方向に４行のフォトダイオードＰＤを図示しているが、実際にはより多数のフォトダイオードＰＤが形成されている。各フォトダイオードＰＤに隣接して形成された電極ａ，ｂ，ｃ，ｄならびにａ’，ｂ’，ｃ’，ｄ’は垂直転送ＣＣＤの電極であり、この電極の下にフォトダイオードＰＤで発生した信号電荷を蓄積し、蓄積された信号電荷を４相の垂直転送電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４により水平転送ＣＣＤに転送する。（各列のフォトダイオードＰＤに隣接して形成された垂直転送ＣＣＤの電極は、水平方向に並んだ電極に同じ垂直転送電圧が印加されるように図示しない配線を介して接続されている。）水平転送ＣＣＤは２相の水平転送電圧ＶＨ１，ＶＨ２により電荷を転送するための水平転送電極ｅ，ｆ，ｅ’，ｆ’，ｅ”，ｆ”を備えている。ＩＴ−ＣＣＤでは、垂直転送は４相クロック、水平転送は２相クロックで行うことが極めて一般的であり、その電荷転送の仕組みについては周知のものであるので、詳しい説明は省略する。
【００１７】
図８はフォトダイオードＰＤと垂直転送電極ａ，ｂの部分の断面構造を示している。上述のように、ｎ型基板１０の表面には、ｐ型領域１２が形成されており、このｐ型領域１２の表面には、複数のフォトダイオードＰＤが形成されている。各フォトダイオードＰＤはｎ＋領域１３とｐ型領域１２とから構成されている。フォトダイオードＰＤの表面にはｐ＋層１４が形成されている。このｐ＋層１４の効果について説明すると、基板表面の結晶構造は結晶性が悪く、エネルギーの安定性が悪い（エネルギーが活性である）ので、熱励起により電子−正孔対が発生し易く、これが暗電流となって信号電荷のＳ／Ｎ比を悪くする一因となる。この影響を防ぐために、信号電荷が表面付近を通らないようにすることが、ｐ＋層１４の役割であり、この構造を有するフォトダイオードは、埋め込みフォトダイオードなどと呼ばれている。各フォトダイオードＰＤに隣接して、ｐ型領域１２の表面に垂直転送ＣＣＤを構成するｎ層１５が形成されている。このｎ層１５の表面には、ＳｉＯ2 よりなる絶縁薄膜１６を介して、ポリシリコンゲート電極よりなる垂直転送電極ａ，ｂが形成されている。このポリシリコンゲート電極は絶縁薄膜１６を介して形成されているので、形状の割りに静電容量が大きく、静電容量が大きい場合は、数十ＭＨｚの高周波でスイッチングすることは困難である。なお、フォトダイオードＰＤと垂直転送電極ｃ，ｄの部分の断面構造も図８と同様である。
【００１８】
図９は図８のＡ−Ａ’線について垂直転送ＣＣＤの垂直転送電極ａ，ｂ，ｃ，ｄの断面構造を示している。第１の垂直転送電極ａ，ｃはフォトダイオードＰＤから垂直転送ＣＣＤへの電荷読み出しと垂直転送の役割を果たす。第２の垂直転送電極ｂ，ｄは垂直転送の役割を果たす。垂直転送電極ａ，ｂ，ｃ，ｄの上部には遮光膜１７が形成されている。
【００１９】
図１０は図８の太い破線に沿って電子のポテンシャルを示している。つまり、垂直転送ＣＣＤのｎ層１５からｐ＋層１４’（厳密には基板表面のｐ＋層１４とは別工程で形成されている）、フォトダイオードＰＤのｎ＋層１３、ｐ型領域１２、ｎ型基板１０に沿って電子のポテンシャルを示したものである。フォトダイオードＰＤと垂直転送ＣＣＤの間のｐ＋層１４の電位障壁（図１０の右側の破線で示す）は垂直転送電極ａ，ｃの印加電圧を高くすることにより崩すことができる。また、フォトダイオードＰＤとｎ型基板１０の間のｐ型領域１２の電位障壁（図１０の左側の破線で示す）はＶＯＤ電極１１の印加電圧を高くすることにより崩すことができる。図中の白丸に−（マイナス）の記号を付したものは光電子を意味している。また、フォトダイオードＰＤの部分の光電子で“たてがみ”のような模様を周囲に付したものは、光電変換により発生した光電子を意味している。以下の説明においても同様である。
【００２０】
ＩＴ−ＣＣＤにおいて、ＶＯＤ電極を設けている本来の理由は、フォトダイオードＰＤに非常に強い光が入射したときに、過剰な信号電荷をｎ型基板１０に逃がすためであるが、本発明では、信号電荷が過剰でなくても、フォトダイオードＰＤの感度を下げたいときには、信号電荷が過剰であることにして、基板にオーバーフローさせてしまうことにより、フォトダイオードＰＤの感度を可変としている。すなわち、フォトダイオードＰＤの感度を低下させたいときには、ＶＯＤ電極１１に高い＋電圧を印加することにより、フォトダイオードＰＤのｎ＋層１３とｎ型基板１０の間のｐ型領域１２の電位障壁を下げてフォトダイオードＰＤの発生電荷をｎ型基板１０に逃がすようにしている。フォトダイオードＰＤと垂直転送ＣＣＤの間にもｐ＋層１４’の電位障壁が存在するが、第１の垂直転送電極ａに所定の＋電圧を印加しておくことによりｐ＋層１４’の電位障壁を下げてフォトダイオードＰＤに発生した電荷を垂直転送電極ａの下に集めることができる。ＶＯＤ電極１１に高い＋電圧が印加されている場合には、フォトダイオードＰＤで発生した電荷は垂直転送ＣＣＤにも少しは流れるが、主に比較的電子のポテンシャルが低いｎ型基板１０の方に捨てられることになるので、フォトダイオードＰＤの感度（光電変換効率）は実質的に低下する。この光電子廃棄期間を同期積分休止期間（非検出位相）とする。また、ＶＯＤ電極１１の印加電圧を低下させて光電子の廃棄をやめると、フォトダイオードＰＤで発生した電荷は垂直転送ＣＣＤに効率良く流れて、垂直転送電極の下に蓄積されることになる。この光電子蓄積期間を同期積分期間（検出位相）とする。
【００２１】
ＶＯＤ型ＩＴ−ＣＣＤによる光電子の蓄積、廃棄、読み出しの各期間の動作を図１１に示し説明する。光電子の蓄積期間では、ＶＯＤ電極１１の印加電圧は低く、また、フォトダイオードＰＤの隣に形成されている垂直転送電極ａには十分高い電圧Ｖ１を与えて、図１１（ａ）に示すように、垂直転送電極下のｎ層１５のポテンシャルを下げるとともに、ｎ層１５とｎ＋層１３との間に形成されているｐ＋層１４’による電位障壁を崩す。これは図１（ｃ）の電気スイッチＳが閉じていることに相当する。この場合、ｎ＋層１３で発生した光電子は垂直転送電極下のｎ層１５に蓄積される。
【００２２】
光電子の廃棄期間では、ｎ型基板１０に接続されたＶＯＤ電極１１に高い＋電圧Ｖｓを印加し、ｎ型基板１０のポテンシャルを下げる。印加電圧Ｖｓが十分高い場合、図１１（ｂ）に示すように、ｎ型基板１０とｎ＋層１３の間に形成されたｐ型領域１２による電位障壁が崩れ、ｎ＋層１３で発生した光電子の多くはｎ型基板１０に廃棄される。このとき、垂直転送電極ａには、光電子の蓄積期間と同様、電圧Ｖ１を印加したままにしておく。これは図１（ｃ）の電気スイッチＳが閉じたままであることに相当する。垂直転送電極下のｎ層１５のポテンシャルよりもｎ型基板１０のポテンシャルの方が低くなるようにＶＯＤ電極１１の印加電圧Ｖｓを設定すると、ｎ＋層１３で発生した光電子はポテンシャルの低い方へ引き寄せられるため、大部分は垂直転送電極ａ側へ行くことなく、ＶＯＤ電極１１（ｎ型基板１０）へ廃棄される。また、光電子の蓄積期間中に垂直転送電極下のｎ層１５に蓄積された光電子は、ｎ＋層１３の電位障壁があるため、ＶＯＤ電極１１（ｎ型基板１０）側に廃棄されることはない。
【００２３】
光電子の蓄積期間（図１１（ａ））と光電子の廃棄期間（図１１（ｂ））とは照射光の一周期内で交番し、例えば図２（ｂ）のように、特定の検出位相（同期積分期間）でのみ光電子の蓄積を行い、残りの非検出位相（積分休止期間）では（蓄積部の光電子は残したまま感光部で発生する）光電子を廃棄する。この動作を照射光の複数の周期にわたり繰り返すことにより、図４のＡ０に相当する検出値が各画素ごとに得られる。この検出値をひとまず読み出す。
【００２４】
蓄積された光電子の読み出し期間では、図１１（ｃ）に示すように、垂直転送ＣＣＤのｎ層１５とフォトダイオードＰＤのｎ＋層１３との間にｐ＋層１４’による電位障壁を発生させるように、垂直転送電極ａの電圧Ｖ１を低く設定し、転送電圧Ｖ１〜Ｖ４に４相の転送クロックを与えて、蓄積された信号電荷を読み出す。これは、図１（ｂ）の電気スイッチＳが開いた状態に相当する。
【００２５】
このようにして、図４のＡ０に相当する検出値が各画素ごとに得られると、次に、図２（ｃ）のように、検出位相を９０度ずらして、光電子の蓄積と廃棄を照射光の複数の周期にわたり繰り返すことにより、図４のＡ１に相当する検出値が各画素毎に得られる。この検出値を読み出すと、今度は図２（ｄ）、さらには図２（ｅ）のように、検出位相を１８０度、２７０度というようにずらして行き、光電子の蓄積と廃棄を照射光の複数の周期にわたり繰り返すことにより、図４のＡ２、Ａ３に相当する検出値が各画素毎に得られる。なお、各回の同期積分の回数は同じにすることは言うまでも無い。
【００２６】
検出位相をずらす順番は上記に限定されるものではない。たとえば、測距演算の計算式：Ψ＝ａｒｃｔａｎ｛（Ａ３−Ａ１）／（Ａ０−Ａ２）｝に合わせて、最初にＡ３の検出値を求めて第１の画像メモリに蓄積し、次にＡ１の検出値を求めて（Ａ３−Ａ１）を同じ第１の画像メモリに上書きする。次に、Ａ０の検出値を求めて第２の画像メモリに蓄積し、さらにＡ２の検出値を求めて（Ａ０−Ａ２）を同じ第２の画像メモリに上書きする。というようにすれば、画像メモリの記憶容量は半分で済むことになる。
【００２７】
また、検出位相は必ずしも図２（ｂ）〜（ｅ）のように一周期中の限られた狭い期間とする必要はなく、Ｓ／Ｎ比を高めるために、検出位相を広くしても構わない。例えば、一周期中の半分を検出位相、残りの半分を非検出位相として測定した第１の画像と、この第１の画像とは検出位相と非検出位相を入れ替えて測定した第２の画像とを比較するだけでも遠近の情報は得ることができる。
【００２８】
さらに、強度変調された照射光についても、振幅が正弦波である必要はなく、矩形波や三角波で強度変調されていても構わない。
また、強度変調された照射光は可視光である必要はなく、目に見えない近赤外光とすれば、夜間の監視用途などに利用できる。
【００２９】
ところで、縦型オーバーフロードレイン電極を有するＣＣＤは、フォトダイオードＰＤの受光面積を大きくできる半面、フォトダイオードＰＤのｎ＋領域を深くまで形成できないので、近赤外光に対する感度が低くなる欠点がある。そこで、この欠点を解消するために、フォトダイオードＰＤのｎ＋領域を深くまで形成できる横型オーバーフロードレイン（ＬＯＤ）電極を有するＩＴ−ＣＣＤについて次に説明する。
【００３０】
（実施の形態２）
図１２は横型オーバーフロードレイン（ＬＯＤ）を有するインターライン・トランスファ型ＣＣＤ（ＩＴ−ＣＣＤ）の構成を示している。ｐ型基板２２の表面には、垂直方向に複数本のｎ型領域２０が形成されており、各ｎ型領域２０は、アルミニウム電極よりなるＬＯＤ電極２１に接続されている。ＬＯＤ電極２１には制御電圧Ｖｓが印加されている。各ｎ型領域２０に隣接してｐ型基板２２の表面に複数のフォトダイオードが分離して形成されている。図中、ＰＤと記した部分はフォトダイオードであり、このフォトダイオードＰＤが形成された部分以外の表面は遮光膜で覆われている。図１２では垂直方向に３列、水平方向に４行のフォトダイオードＰＤを図示しているが、実際にはより多数のフォトダイオードＰＤが形成されている。各フォトダイオードＰＤに隣接して形成された電極ａ，ｂ，ｃ，ｄならびにａ’，ｂ’，ｃ’，ｄ’は垂直転送ＣＣＤの電極であり、この電極の下にフォトダイオードＰＤで発生した信号電荷を蓄積し、蓄積された信号電荷を４相の垂直転送電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４により水平転送ＣＣＤに転送する。（各列のフォトダイオードＰＤに隣接して形成された垂直転送ＣＣＤの電極は、水平方向に並んだ電極に同じ垂直転送電圧が印加されるように図示しない配線を介して接続されている。）水平転送ＣＣＤは２相の水平転送電圧ＶＨ１，ＶＨ２により電荷を転送するための水平転送電極ｅ，ｆ，ｅ’，ｆ’，ｅ”，ｆ”を備えている。ＩＴ−ＣＣＤでは、垂直転送は４相クロック、水平転送は２相クロックで行うことが極めて一般的であり、その電荷転送の仕組みについては周知のものであるので、詳しい説明は省略する。
【００３１】
図１３はフォトダイオードＰＤと垂直転送電極ａ，ｂの周辺の断面構造を示している。上述のように、ｐ型基板２２の表面には、ＬＯＤ電極２１に接続されたｎ型領域２０が形成されており、このｎ型領域２０に隣接してフォトダイオードＰＤが形成されている。各フォトダイオードＰＤはｎ＋領域２３とｐ型基板２２とから構成されている。フォトダイオードＰＤの表面にはｐ＋層２４が形成されている。このｐ＋層２４の効果について説明すると、基板表面の結晶構造は結晶性が悪く、エネルギーの安定性が悪い（エネルギーが活性である）ので、熱励起により電子−正孔対が発生し易く、これが暗電流となって信号電荷のＳ／Ｎ比を悪くする一因となる。この影響を防ぐために、信号電荷が表面付近を通らないようにすることが、ｐ＋層２４の役割であり、この構造を有するフォトダイオードは、埋め込みフォトダイオードなどと呼ばれている。各フォトダイオードＰＤに隣接して、ｐ型基板２２の表面に垂直転送ＣＣＤを構成するｎ層２５が形成されている。このｎ層２５の表面には、ＳｉＯ2 よりなる絶縁薄膜２６を介して、ポリシリコンゲート電極よりなる垂直転送電極ａ，ｂが形成されている。このポリシリコンゲート電極は絶縁薄膜２６を介して形成されているので、形状の割りに静電容量が大きく、静電容量が大きい場合は数十ＭＨｚの高周波でスイッチングすることは困難である。なお、フォトダイオードＰＤと垂直転送電極ｃ，ｄの周辺の断面構造も図１３と同様である。
【００３２】
図１３のＡ−Ａ’線についての断面構造は図９と同じである。第１の垂直転送電極ａ，ｃはフォトダイオードＰＤから垂直転送ＣＣＤへの電荷読み出しと垂直転送の役割を果たす。第２の垂直転送電極ｂ，ｄは垂直転送の役割を果たす。垂直転送電極ａ，ｂ，ｃ，ｄの上部には遮光膜２７が形成されている。また、ＬＯＤ電極２１に接続されたｎ型領域２０の上部にも遮光膜２７が形成されている。
【００３３】
図１４は図１３の太い破線に沿って電子のポテンシャルを示している。つまり、垂直転送ＣＣＤのｎ層２５からｐ＋層２４’（厳密には基板表面のｐ＋層２４とは別工程で形成されている）、フォトダイオードＰＤのｎ＋層２３、ｐ＋層２４’、ＬＯＤ電極２１に接続されたｎ型領域２０に沿って電子のポテンシャルを示したものである。フォトダイオードＰＤと垂直転送ＣＣＤの間のｐ＋層２４’の電位障壁（図１４の右側の破線で示す）は垂直転送電極ａ，ｃの印加電圧を高くすることにより崩すことができる。また、フォトダイオードＰＤとｎ型領域２０の間のｐ＋層２４’の電位障壁（図１４の左側の破線で示す）はＬＯＤ電極２１の印加電圧を高くすることにより崩すことができる。
【００３４】
ＬＯＤ型のＩＴ−ＣＣＤにおいて、ＬＯＤ電極を設けている本来の理由は、フォトダイオードＰＤに非常に強い光が入射したときに、過剰な信号電荷をフォトダイオードＰＤに隣接するｎ型領域２０に逃がすためであるが、本発明では、信号電荷が過剰でなくても、フォトダイオードＰＤの感度を下げたいときには、信号電荷が過剰であることにして、ｎ型領域２０にオーバーフローさせてしまうことにより、フォトダイオードＰＤの感度を可変としている。すなわち、フォトダイオードＰＤの感度を低下させたいときには、ＬＯＤ電極２１に高い＋電圧を印加することにより、フォトダイオードＰＤのｎ＋層２３とｎ型領域２０の間のｐ＋層２４’の電位障壁を下げてフォトダイオードＰＤの発生電荷をｎ型領域２０に逃がすようにしている。フォトダイオードＰＤと垂直転送ＣＣＤの間にもｐ＋層２４’の電位障壁が存在するが、第１の垂直転送電極ａに所定の＋電圧を印加しておくことによりｐ＋層２４’の電位障壁を下げてフォトダイオードＰＤに発生した電荷を垂直転送電極ａの下に集めることができる。ＬＯＤ電極２１に高い＋電圧が印加されている場合には、フォトダイオードＰＤで発生した電荷は垂直転送ＣＣＤにも少しは流れるが、主にｎ型領域２０の方に捨てられることになるので、フォトダイオードＰＤの感度（光電変換効率）は実質的に低下する。この光電子廃棄期間を同期積分休止期間（非検出位相）とする。また、ＬＯＤ電極２１の印加電圧を低下させて光電子の廃棄をやめると、フォトダイオードＰＤで発生した電荷は垂直転送ＣＣＤに効率良く流れて、垂直転送電極の下に蓄積されることになる。この光電子蓄積期間を同期積分期間（検出位相）とする。
【００３５】
ＬＯＤ型ＩＴ−ＣＣＤによる光電子の蓄積、廃棄、読み出しの各期間の動作を図１５に示し説明する。光電子の蓄積期間では、ＬＯＤ電極２１の印加電圧は低く、また、フォトダイオードＰＤの隣に形成されている垂直転送電極ａに十分高い電圧Ｖ１を与えて、図１５（ａ）に示すように、垂直転送電極下のｎ層２５のポテンシャルを下げるとともに、ｎ層２５とｎ＋層２３との間に形成されているｐ＋層２４’による電位障壁を崩す。これは図１（ｃ）の電気スイッチＳが閉じていることに相当する。この場合、ｎ＋層２３で発生した光電子は垂直転送電極下のｎ層２５に蓄積される。
【００３６】
光電子の廃棄期間では、ｎ型領域２０に接続されたＬＯＤ電極２１に高い＋電圧Ｖｓを印加し、ｎ型領域２０のポテンシャルを下げる。印加電圧Ｖｓが十分高い場合、図１５（ｂ）に示すように、ｎ型領域２０とｎ＋層２３の間に形成されたｐ＋層２４’による電位障壁が崩れ、ｎ＋層２３で発生した光電子の多くはｎ型領域２０に廃棄される。このとき、垂直転送電極ａには、光電子の蓄積期間と同様、電圧Ｖ１を印加したままにしておく。これは図１（ｃ）の電気スイッチＳが閉じたままであることに相当する。垂直転送電極下のｎ層２５のポテンシャルよりもｎ型領域２０のポテンシャルの方が低くなるようにＬＯＤ電極２１の印加電圧Ｖｓを設定すると、ｎ＋層２３で発生した光電子はポテンシャルの低い方へ引き寄せられるため、大部分は垂直転送電極ａ側へ行くことなく、ｎ型領域２０を介してＬＯＤ電極２１へ廃棄される。また、光電子の蓄積期間中に垂直転送電極下のｎ層２５に蓄積された光電子は、ｎ＋層２３の電位障壁があるため、ＬＯＤ電極２１（ｎ型領域２０）側に廃棄されることはない。
【００３７】
光電子の蓄積期間（図１５（ａ））と光電子の廃棄期間（図１５（ｂ））とは照射光の一周期内で交番し、例えば図２（ｂ）のように、特定の検出位相（同期積分期間）でのみ光電子の蓄積を行い、残りの非検出位相（積分休止期間）では光電子を廃棄する。この動作を照射光の複数の周期にわたり繰り返すことにより、図４のＡ０に相当する検出値が各画素ごとに得られる。この検出値をひとまず読み出す。
【００３８】
蓄積された光電子の読み出し期間では、図１５（ｃ）に示すように、垂直転送ＣＣＤのｎ層２５とフォトダイオードＰＤのｎ＋層２３との間にｐ＋層２４’による電位障壁を発生させるように、垂直転送電極ａの電圧Ｖ１を低く設定し、転送電圧Ｖ１〜Ｖ４に４相の転送クロックを与えて、蓄積された信号電荷を読み出す。これは、図１（ｂ）の電気スイッチＳが開いた状態に相当する。
【００３９】
このようにして、図４のＡ０に相当する検出値が各画素ごとに得られると、次に、図２（ｃ）のように、検出位相を９０度ずらして、光電子の蓄積と廃棄を照射光の複数の周期にわたり繰り返すことにより、図４のＡ１に相当する検出値が各画素毎に得られる。この検出値を読み出すと、今度は図２（ｄ）、さらには図２（ｅ）のように、検出位相を１８０度、２７０度というようにずらして行き、光電子の蓄積と廃棄を照射光の複数の周期にわたり繰り返すことにより、図４のＡ２、Ａ３に相当する検出値が各画素毎に得られる。なお、各回の同期積分の回数は同じにすることは言うまでも無い。
【００４０】
ところで、横型オーバーフロードレイン電極を有するＩＴ−ＣＣＤでは、フォトダイオードＰＤを形成するｎ＋領域２３をｐ型基板２２の深くまで形成することができるので、近赤外線に対する検出感度を高めることができる利点がある。その半面、フォトダイオードＰＤに隣接してＬＯＤ電極２１に接続されたｎ型領域２０を設ける面積が必要であり、その分、フォトダイオードＰＤの受光面積が狭くなるので、開口率が減少する欠点がある。また、ＩＴ−ＣＣＤでは、フォトダイオードＰＤに隣接して垂直転送ＣＣＤを設ける必要があるので、その分、フォトダイオードＰＤの受光面積は制限される。そこで、フォトダイオードＰＤそのものに転送機能を持たせて受光面積を広くしたＦＴ−ＣＣＤについて次に説明する。
【００４１】
（実施の形態３）
図１６は縦型オーバーフロードレイン（ＶＯＤ）電極を有するフレーム・トランスファ型ＣＣＤ（ＦＴ−ＣＣＤ）の構成を示している。ｎ型基板３０の表面には、アルミニウム電極よりなる縦型オーバーフロードレイン（ＶＯＤ）電極３１が絶縁膜を介さず基板に直接接触するように形成されている。ＶＯＤ電極３１には制御電圧Ｖｓが印加されている。ｎ型基板３０の表面のＶＯＤ電極３１で囲まれた部分にはｐ型領域３２が形成されている。このｐ型領域３２には、複数本の垂直方向に長いｎ型領域３５が形成されている。図１６の破線で囲まれた部分は１画素分のフォトダイオードＰＤを構成しており、その断面構造を図１７に示す。
【００４２】
ｎ型領域３５の表面には、ＳｉＯ2 よりなる絶縁薄膜３６を介して、ｎ型領域３５の長手方向に沿って複数個のポリシリコンゲート電極ａ，ｂ，ｃが形成されている。各ポリシリコンゲート電極ａ，ｂ，ｃはｎ型領域３５の長手方向とは垂直方向に伸びるように形成されており、３個のゲート電極ａ，ｂ，ｃで一つの画素を構成している。図１６では限られた個数の画素しか図示していないが、実際には水平方向および垂直方向の解像度に応じた個数の画素が構成されるものである。
【００４３】
ポリシリコンゲート電極ａ，ｂ，ｃおよびＳｉＯ2 よりなる絶縁薄膜３６は光を透過するので、ｎ型領域３５には光電子が発生する。ただし、図１６の撮像部以外の部分は遮光膜で覆われており、蓄積部や水平転送部には光電子は発生しない。蓄積部は垂直帰線期間中に撮像部の信号電荷を一括して高速転送され、蓄積部に蓄積された信号電荷を次回の垂直帰線期間までの間に水平転送部を介して読み出すものである。蓄積部のゲート電極に印加される電圧φ１〜φ３は撮像部のゲート電極に印加される電圧Ｖ１〜Ｖ６とは分離されており、蓄積部から水平転送部を介して画像信号を読み出している途中においても撮像部において信号電荷の蓄積が可能である。したがって、フレーム・トランスファ型ＣＣＤを用いると、インターライン・トランスファ型ＣＣＤを用いる場合に比べて同期積分の蓄積時間を長く取ることが可能となる。この例では、Ｖ１〜Ｖ６の６相の転送電圧を用いて撮像部から蓄積部に信号電荷を転送可能としている。一方、蓄積部から水平転送部には、φ１〜φ３の３相の転送電圧を用いて信号電荷を転送可能としている。（撮像部および蓄積部の各ゲート電極は、水平方向に並んだ電極に同じ転送電圧Ｖ１〜Ｖ６、φ１〜φ３が印加されるように図示しない配線を介して接続されている。）水平転送部は上述した水平転送ＣＣＤと同じものであるので、詳細な説明は省略するが、ここでもＶＨ１，ＶＨ２の２相の転送電圧を用いて信号電荷を転送可能としている。
【００４４】
図１８は図１７の破線に沿って電子のポテンシャルを示している。光電子が発生するｎ型領域３５とｎ型基板３０の間には、図１８の破線で示すように、ｐ型領域３２による電位障壁が存在するが、ｎ型基板３０に接続されたＶＯＤ電極３１に高い＋電圧を印加すると、この電位障壁を崩すことができ、ｎ型領域３５からｎ型基板３０に信号電荷（光電子）を捨てることができる。
【００４５】
光電子の蓄積期間では、ＶＯＤ電極３１の印加電圧Ｖｓは低くしておき、ｎ型領域３５とｎ型基板３０の間に、ｐ型領域３２による電位障壁が存在するようにしておく。また、図１９（イ）のように、１画素につき３枚のゲート電極ａ，ｂ，ｃを使用し、中央のゲート電極ｂに最も高い＋電圧を印加することでゲート電極ｂ下で発生した光電子のみならずゲート電極ａ、ｃ下で発生した光電子もゲート電極ｂ下のポテンシャル井戸に蓄積する。この様子を図１９（ハ）に示す。図１９（ハ）は図１９（イ）の太い一点鎖線についての電子のポテンシャルを示したものである。また、図１９（ニ）は図１９（ロ）の太い破線についての電子のポテンシャルを各ゲート電極ａ，ｂ，ｃについて示している。
【００４６】
光電子の廃棄期間では、ＶＯＤ電極３１に高い＋電圧を印加し、図１９（ニ）に示すように、ｎ型領域３５とｎ型基板３０の間のｐ型領域３２による電位障壁の高さを破線から実線に示すように下げる。このとき、ＶＯＤ電極３１に印加する電圧は、ｎ型基板３０のポテンシャルがゲート電極ｂ下のｎ型領域３５のポテンシャルよりも高く、且つゲート電極ａ、ｃ下のｎ型領域３５のポテンシャルよりも低くなるように設定する。ゲート電極ａ，ｂ，ｃに印加される電圧は、光電子の蓄積期間と同様であり、中央のゲート電極ｂには両側のゲート電極ａ，ｃよりも高い＋電圧が印加されているので、両側のゲート電極ａ，ｃの下ではｐ型領域３２による電位障壁は完全に崩されるが、中央のゲート電極ｂの下ではｐ型領域３２による電位障壁は高さが低くなるだけで完全には崩されない。このため、両側のゲート電極ａ，ｃの下で発生した光電子の多くはｎ型基板３０に廃棄されるが、中央のゲート電極ｂの下で発生した光電子は廃棄されないし、光電子の蓄積期間において中央のゲート電極ｂの下に蓄積された光電子も廃棄されない。
【００４７】
上述の光電子の蓄積と廃棄を複数回繰り返すと、中央のゲート電極ｂの下には、光電子の蓄積期間において両側のゲート電極ａ，ｂから中央のゲート電極ｂに蓄積された光電子が余分に蓄積されることになる。中央のゲート電極ｂは常に光電子を蓄積しているので、この常時積分による平均値が同期積分による検出値に加算されることになるが、それでも両側のゲート電極ａ，ｂから同期積分による検出値を得ているので、十分なコントラストを得ることができる。
【００４８】
また、例えば照射光の一周期のうち、半分を光電子の蓄積期間とし、残りの半分を光電子の廃棄期間として同期積分した画像を、照射光に対する光電子の蓄積期間の位相をずらしながら複数枚観測することによっても距離情報を算出することはできるので、この例のように光電子の蓄積期間が長い用途では、コントラストが高くなるからＦＴ−ＣＣＤを利用できる。
【００４９】
さらに、３枚のゲート電極に限らず、５枚、７枚といった多数枚のゲート電極で１画素を構成し、中央の１枚のゲート電極に光電子を集中させるようにすれば、周囲のゲート電極から集めた同期積分による検出値の成分が、中央のゲート電極における常時積分による平均値の成分よりも相対的に大きくなり、コントラストをさらに改善できる。
【００５０】
なお、縦型オーバーフロードレイン電極３１はｐ型領域３２の周囲のｎ型基板３０にｐ型領域３２を取り囲むようにアルミニウム電極を形成する必要があるので、ｐ型領域３２はエピタキシャル成長により形成することはできない。拡散法により形成した場合は、ｐ型領域をあまり深くまで形成できない。したがって、フォトダイオードとなるｎ型領域３５はｐ型領域３２よりもさらに浅く形成されることになり、近赤外線に対する感度は低い。この欠点を解消するために、フォトダイオードＰＤのｎ＋領域を深くまで形成できる横型オーバーフロードレイン（ＬＯＤ）電極を有するＦＴ−ＣＣＤについて次に説明する。
【００５１】
（実施の形態４）
図２０は横型オーバーフロードレイン（ＬＯＤ）電極を有するフレーム・トランスファ型ＣＣＤ（ＦＴ−ＣＣＤ）の構成を示している。図２０の破線で囲まれた部分は１画素分のフォトダイオードＰＤを構成しており、その断面構造を図２１に示す。ｐ型基板４２の表面には、フォトダイオードとなるｎ型領域４５を深く形成できるように、エピタキシャル成長によりｐ型領域４２’が形成されている。フォトダイオードとなるｎ型領域４５を深く形成できることにより、近赤外光に対する感度を高くできる特徴がある。フォトダイオードとなるｎ型領域４５に隣接してｐ＋領域４４が形成されており、このｐ＋領域４４に横型オーバーフロードレインとなるｎ型領域４０が形成されている。フォトダイオードとなるｎ型領域４５と横型オーバーフロードレインとなるｎ型領域４０は、隣接して基板の垂直転送方向に長く延びており、各ｎ型領域４０はアルミニウム電極よりなる横型オーバーフロードレイン（ＬＯＤ）電極４１に接続されている。ＬＯＤ電極４１には制御電圧Ｖｓが印加されている。
【００５２】
ｎ型領域４５の表面には、ＳｉＯ2 よりなる絶縁薄膜４６を介して、ｎ型領域４５の長手方向に沿って複数個のポリシリコンゲート電極ａ，ｂ，ｃが形成されている。各ポリシリコンゲート電極ａ，ｂ，ｃはｎ型領域４５の長手方向とは垂直方向に伸びるように形成されており、３個のゲート電極ａ，ｂ，ｃで一つの画素を構成している。図２０では限られた個数の画素しか図示していないが、実際には水平方向および垂直方向の解像度に応じた個数の画素が構成されるものである。
【００５３】
ポリシリコンゲート電極ａ，ｂ，ｃおよびＳｉＯ2 よりなる絶縁薄膜４６は光を透過するので、ｎ型領域４５には光電子が発生する。ただし、図２０の撮像部以外の部分は遮光膜で覆われており、蓄積部や水平転送部には光電子は発生しない。蓄積部は垂直帰線期間中に撮像部の信号電荷を一括して高速転送され、蓄積部に蓄積された信号電荷を次回の垂直帰線期間までの間に水平転送部を介して読み出すものである。蓄積部のゲート電極に印加される電圧φ１〜φ３は撮像部のゲート電極に印加される電圧Ｖ１〜Ｖ６とは分離されており、蓄積部から水平転送部を介して画像信号を読み出している途中においても撮像部において信号電荷の蓄積が可能である。したがって、フレーム・トランスファ型ＣＣＤを用いると、インターライン・トランスファ型ＣＣＤを用いる場合に比べて同期積分の蓄積時間を長く取ることが可能となる。この例では、Ｖ１〜Ｖ６の６相の転送電圧を用いて撮像部から蓄積部に信号電荷を転送可能としている。一方、蓄積部から水平転送部には、φ１〜φ３の３相の転送電圧を用いて信号電荷を転送可能としている。（撮像部および蓄積部の各ゲート電極は、水平方向に並んだ電極に同じ転送電圧Ｖ１〜Ｖ６、φ１〜φ３が印加されるように図示しない配線を介して接続されている。）水平転送部は上述した水平転送ＣＣＤと同じものであるので、詳細な説明は省略するが、ここでもＶＨ１，ＶＨ２の２相の転送電圧を用いて信号電荷を転送可能としている。
【００５４】
図２２は図２１の破線に沿って電子のポテンシャルを示している。光電子が発生するｎ型領域４５とこれにｐ＋領域４４を介して隣接するｎ型領域４０の間には、図２２の破線で示すように、ｐ＋領域４４による電位障壁が存在するが、ｎ型領域４０に接続されたＬＯＤ電極４１に高い＋電圧を印加すると、この電位障壁を崩すことができ、ｎ型領域４５からｎ型領域４０を経てＬＯＤ電極４１に信号電荷（光電子）を捨てることができる。
【００５５】
光電子の蓄積期間では、ＬＯＤ電極４１の印加電圧Ｖｓは低くしておき、ｎ型領域４５とｎ型領域４０の間に、ｐ＋領域４４による電位障壁が存在するようにしておく。また、図２３（イ）のように、１画素につき３枚のゲート電極ａ，ｂ，ｃを使用し、中央のゲート電極ｂに最も高い＋電圧を印加することでゲート電極ｂ下で発生した光電子のみならずゲート電極ａ、ｃ下で発生した光電子もゲート電極ｂ下のポテンシャル井戸に蓄積する。この様子を図２３（ハ）に示す。図２３（ハ）は図２３（イ）の太い一点鎖線についての電子のポテンシャルを示したものである。また、図２３（ニ）は図２３（ロ）の太い破線についての電子のポテンシャルを各ゲート電極ａ，ｂ，ｃについて示している。
【００５６】
光電子の廃棄期間では、ＬＯＤ電極４１に高い＋電圧を印加し、図２３（ニ）に示すように、ｎ型領域４５とｎ型領域４０の間のｐ＋領域４４による電位障壁の高さを下げる。このとき、ＬＯＤ電極４１に印加する電圧Ｖｓは、ｎ型領域４０のポテンシャルがゲート電極ｂ下のｎ型領域４５のポテンシャルよりも高く、且つゲート電極ａ、ｃ下のｎ型領域４５のポテンシャルよりも低くなるように設定する。ゲート電極ａ，ｂ，ｃに印加される電圧は、光電子の蓄積期間と同様であり、中央のゲート電極ｂには両側のゲート電極ａ，ｃよりも高い＋電圧が印加されているので、両側のゲート電極ａ，ｃの下ではｐ＋領域４４による電位障壁は完全に崩されるが、中央のゲート電極ｂの下ではｐ＋領域４４による電位障壁は高さが低くなるだけで完全には崩されない。このため、両側のゲート電極ａ，ｃの下で発生した光電子の多くはｎ型領域４０に廃棄されるが、中央のゲート電極ｂの下で発生した光電子は廃棄されないし、光電子の蓄積期間において中央のゲート電極ｂの下に蓄積された光電子も廃棄されない。
【００５７】
上述の光電子の蓄積と廃棄を複数回繰り返すと、中央のゲート電極ｂの下には、光電子の蓄積期間において両側のゲート電極ａ，ｂから中央のゲート電極ｂに蓄積された光電子が余分に蓄積されることになる。中央のゲート電極ｂは常に光電子を蓄積しているので、この常時積分による平均値が同期積分による検出値に加算されることになるが、それでも両側のゲート電極ａ，ｂから同期積分による検出値を得ているので、十分なコントラストを得ることができる。
【００５８】
図１６〜図２３に示した実施の形態３，４では、３枚のゲート電極で１画素を構成する場合について説明したが、図２４や図２５に示すように、４枚以上のゲート電極で１画素を構成する場合には、電荷を廃棄する期間に、光電子を蓄積しているゲート電極に周囲から光電子が流入しないように、電位障壁を形成すると良い。図２４は４枚のゲート電極で１画素を構成する場合、図２５は６枚のゲート電極で１画素を構成する場合であり、（ａ）は電荷蓄積期間、（ｂ）は電荷廃棄期間における各ゲート電極下の電子のポテンシャルを示している。図２４、図２５において灰色で示した部分は光電子であり、（ａ）の電荷蓄積期間では、電子のポテンシャルが最も低いゲート電極下に周囲のゲート電極下で発生した光電子が流入して蓄積され、（ｂ）の電荷廃棄期間では、電子のポテンシャルが最も低いゲート電極下の光電子が蓄積された部分を周囲から電気的に孤立させるように、隣接するゲート電極下に電位障壁を形成するように制御している。
【００５９】
図２５に示した６枚のゲート電極で１画素を構成する場合について、電荷蓄積期間と電荷廃棄期間における各ゲート電極下の電子のポテンシャルを３次元的に示すと、図２７（ａ），（ｂ）のようになる。図中のＶ１〜Ｖ６は図２０に示した垂直転送電圧に対応しており、ＬＯＤは横型オーバーフロードレインとなるｎ型領域４０に対応している。図２７（ａ）の電荷蓄積期間では、Ｖ２，Ｖ６の電圧を印加されたゲート電極下の光電子がＶ３，Ｖ５の電圧を印加されたゲート電極下に移動すると共に、Ｖ３，Ｖ５の電圧を印加されたゲート電極下の光電子はＶ４の電圧を印加されたゲート電極下に移動し、このＶ４の電圧を印加されたゲート電極下に光電子が蓄積される。図２７（ｂ）の電荷廃棄期間では、Ｖ３，Ｖ５の電圧をＶ１と同程度まで低くすることで、Ｖ４の電圧を印加されたゲート電極下の光電子が蓄積された部分は周囲から電気的に孤立し、光電子の流入は阻止される。また、ＬＯＤ電極の電子のポテンシャルを、Ｖ４の電圧を印加されたゲート電極よりも高く、且つＶ２，Ｖ６の電圧を印加されたゲート電極よりも低く設定することにより、Ｖ４の電圧を印加されたゲート電極下に蓄積された光電子は廃棄することなく、Ｖ２，Ｖ６の電圧を印加されたゲート電極下で発生した光電子はＬＯＤ電極に廃棄される。
【００６０】
ところで、図２５の例では、非検知位相の光電子の一部はＶ４の電圧を印加された蓄積用電極部（電子のポテンシャルが最も深い位置の電極）に流入する。また、蓄積用電極部自身も、非検出位相の光電子を発生し蓄積する。これら非検出位相の光電子は、検出位相の光電子に対してＤＣ成分となり、Ｓ／Ｎ比を低下させる。そこで、図２６に示すように、電荷蓄積用の感光部と電位障壁を形成する感光部の表面に遮光膜４７を設ければ、同期積分に対する常時積分の比率を低減でき、同期積分のコントラストを改善できる。図２６の例では、Ｖ２，Ｖ６の電圧を印加されるゲート電極下にのみ光電子が発生するように、Ｖ１，Ｖ３，Ｖ４，Ｖ５の電圧を印加されるゲート電極の表面を遮光膜４７で覆っている。
【００６１】
なお、本発明はＩＴ−ＣＣＤやＦＴ−ＣＣＤに限らず、これらの複合型であるＦＩＴ−ＣＣＤ（フレーム・インターライン・トランスファ型ＣＣＤ）でも同様に適用できる。ＦＩＴ−ＣＣＤは、図２８に示すように、ＩＴ−ＣＣＤの水平転送部と撮像部の間に１画面分の蓄積部を追加したものであり、垂直転送電圧が２種類必要となり、動作は複雑になるが、ＩＴ−ＣＣＤの欠点であるスミアを低減できる利点がある。
【００６２】
【発明の効果】
請求項１の発明によれば、強度変調された照射光に同期して感光部の感度を可変としたので、簡単な構成で光波測距を実現できる。
請求項２の発明によれば、強度変調された照射光に同期して感光部の感度を可変としたので、感光部から蓄積部への信号電荷の移送を高周波で開閉できる電気スイッチが必要なく、同期積分以外の用途の撮像素子でも利用可能である利点がある。
請求項３の発明によれば、ＣＣＤ撮像素子として最も一般的な縦型オーバーフロードレイン電極を有するインターライン・トランスファ型ＣＣＤ撮像素子を用いて同期積分と同じような動作を実現可能としたので、特殊な撮像素子を用いずに安価に光波測距を実現できる。
【００６３】
請求項４または６の発明によれば、近赤外光に対する感度の高い横型オーバーフロードレイン電極を有するＣＣＤ撮像素子を用いて同期積分と同じような動作を実現可能としたので、暗視性能の高い測距が可能となる。
請求項５または６の発明によれば、フレーム・トランスファ型ＣＣＤを用いているので、インターライン・トランスファ型ＣＣＤを用いる場合に比べて同期積分の蓄積時間を長く取ることが可能となる。
【００６４】
請求項７の発明によれば、電荷廃棄期間では、電荷蓄積用の感光部を他の感光部から電気的に孤立させる電位障壁を形成するようにしたので、同期積分のコントラストを改善できる。
請求項８の発明によれば、電荷蓄積用の感光部と電位障壁を形成する感光部の表面に遮光部を設けたので、同期積分に対する常時積分の比率を低減でき、同期積分のコントラストを改善できる。
請求項９の発明によれば、感光部から蓄積部への信号電荷の移送を高周波で開閉できる電気スイッチを各センサ要素ごとに設けているので、検出位相の信号電荷のみを選択的に蓄積することができるから、同期積分のコントラストを改善できる。
請求項１０の発明によれば、蓄積部を転送部として兼用するために設けられた転送電極を感光部から蓄積部への信号電荷の移送を高周波で開閉するための電気スイッチとしてさらに兼用したので、簡単な構成で同期積分の動作を実現できる。
【図面の簡単な説明】
【図１】本発明の基本構成を示す説明図であり、（ａ）は全体構成を示すブロック図、（ｂ）は撮像素子の一例を示す要部構成図、（ｃ）は撮像素子の他の一例を示す要部構成図である。
【図２】本発明の撮像素子による同期積分のタイミングを示す動作説明図である。
【図３】従来の光波測距に用いる光学系の概略構成図である。
【図４】従来の光波測距の原理説明図である。
【図５】従来の光波測距に用いる撮像素子の一例を示す要部構成図である。
【図６】従来の光波測距に用いる撮像素子の他の一例を示す要部構成図である。
【図７】本発明の実施の形態１の撮像素子の全体構成を示す平面図である。
【図８】本発明の実施の形態１の撮像素子の要部構成を示す斜視図である。
【図９】本発明の実施の形態１の撮像素子の要部構成を示す断面図である。
【図１０】本発明の実施の形態１の撮像素子の電子のポテンシャルを示す説明図である。
【図１１】本発明の実施の形態１の撮像素子の動作説明図である。
【図１２】本発明の実施の形態２の撮像素子の全体構成を示す平面図である。
【図１３】本発明の実施の形態２の撮像素子の要部構成を示す斜視図である。
【図１４】本発明の実施の形態２の撮像素子の電子のポテンシャルを示す説明図である。
【図１５】本発明の実施の形態２の撮像素子の動作説明図である。
【図１６】本発明の実施の形態３の撮像素子の全体構成を示す平面図である。
【図１７】本発明の実施の形態３の撮像素子の要部構成を示す斜視図である。
【図１８】本発明の実施の形態３の撮像素子の電子のポテンシャルを示す説明図である。
【図１９】本発明の実施の形態３の撮像素子の動作説明図である。
【図２０】本発明の実施の形態４の撮像素子の全体構成を示す平面図である。
【図２１】本発明の実施の形態４の撮像素子の要部構成を示す斜視図である。
【図２２】本発明の実施の形態４の撮像素子の電子のポテンシャルを示す説明図である。
【図２３】本発明の実施の形態４の撮像素子の動作説明図である。
【図２４】４相のゲート電圧を用いたＦＴ−ＣＣＤの動作を示す説明図である。
【図２５】６相のゲート電圧を用いたＦＴ−ＣＣＤの動作を示す説明図である。
【図２６】６相のゲート電圧を用いたＦＴ−ＣＣＤの感光部に遮光膜を付加した場合の動作を示す説明図である。
【図２７】６相のゲート電圧を用いたＦＴ−ＣＣＤの動作を３次元的に示す説明図である。
【図２８】ＦＩＴ−ＣＣＤの全体構成を示す平面図である。
【符号の説明】
１ 光源
２ 被検出物
３ 結像光学系
４ 撮像素子
５ 感度制御部
６ 記憶部
７ 検出位相設定部
８ 測距演算部
【発明の属する技術分野】
本発明は撮像素子を用いた測距装置および測距方法に関するものであり、照射光に対する反射光の位相の遅れを撮像素子の各画素ごとに検出して被検出物の立体構造を検出可能とする技術に関するものである。
【０００２】
【従来の技術】
図３は従来のＴＯＦ（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）方式の光波測距の原理説明図である。図中、１は光源、２は被検出物、３は結像光学系、４は撮像素子である。光源１は例えばＬＥＤアレイで構成されており、その出力光は高周波で強度変調されている。光源１に複数のＬＥＤを用いているのは、出力光の強度を増大させるためであり、各ＬＥＤは同期して発光している。光源１から被検出物２に照射される光が例えば２０ＭＨｚの高周波で強度変調されている場合、その波長は１５ｍとなるから、光が７．５ｍの距離を往復すれば１周期の位相の遅れが生じることになる。
【０００３】
照射光に対する反射光の位相の遅れについて図４により説明する。図中、Ｗは照射光、Ｒは反射光であり、反射光にはΨの位相遅れが生じている。照射光Ｗの１周期について４回、反射光Ｒをサンプリングして、照射光の位相が０°、９０°、１８０°、２７０°であるときの反射光の検出値をそれぞれＡ０，Ａ１，Ａ２，Ａ３とすると、位相の遅れΨは次式で与えられる。
Ψ＝ａｒｃｔａｎ｛（Ａ３−Ａ１）／（Ａ０−Ａ２）｝
【０００４】
被検出物２で反射された光は結像光学系３を介して撮像素子４の受光面に結像される。撮像素子４の受光面には複数の画素（Ｘ，Ｙ）が２次元的に配列されており、各画素について上式による位相遅れΨ（Ｘ，Ｙ）を求めることにより、被検出物２の立体的な構造を検出できる。
【０００５】
このＴＯＦ方式の光波測距に用いる撮像素子は、照射光の１周期について複数回のサンプリングができるものでなければならず、従来、特表平１０−５０８７３６号には図５あるいは図６のような構造が提案されている。図５の撮像素子は、１画素について１つの感光部ＰＤと４つのメモリーセルＭ０，Ｍ１，Ｍ２，Ｍ３を備え、各メモリーセルＭ０，Ｍ１，Ｍ２，Ｍ３と感光部ＰＤの間には時分割的にオンされる電気スイッチＳ０，Ｓ１，Ｓ２，Ｓ３が設けられている。各電気スイッチＳ０，Ｓ１，Ｓ２，Ｓ３はそれぞれ図４のＴ０，Ｔ１，Ｔ２，Ｔ３の期間でオンされる。この動作を複数周期にわたり繰り返すことにより、暗電流ノイズやショットノイズ（電子−正孔対の発生ばらつきによるノイズ）、アンプ回路の定常ノイズ等に対するＳ／Ｎ比を向上させることができ、反射光の検出値Ａ０，Ａ１，Ａ２，Ａ３がメモリーセルＭ０，Ｍ１，Ｍ２，Ｍ３に蓄積される。このような動作を、「同期積分」と呼ぶことにする。図６の撮像素子はデータ読み出し用のシフトレジスタＳＲを備え、時分割的にオンされる４つの電気スイッチＳ０，Ｓ１，Ｓ２，Ｓ３を介して１つの感光部ＰＤからシフトレジスタＳＲの各メモリーセルＭ０，Ｍ１，Ｍ２，Ｍ３に受光信号が蓄積され、シフトレジスタＳＲの転送機能により受光信号が読み出される。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述の図５または図６に示すような特殊な構造を有する撮像素子をわざわざ製作するのでは製造コストが高くなり、測距装置全体のコストが上昇する。そこで、一般的なＣＣＤ撮像素子の制御方法を工夫することで、同期積分を実現できないか、種々検討したところ、ＣＣＤ撮像素子のオーバーフロードレイン電極あるいは垂直転送電極に印加する電圧を巧妙に制御することで実質的に同期積分しているのと同じような動作が実現できることを見出した。
【０００７】
本発明は、このような知見に基づいてなされたものであり、一般的なＣＣＤ撮像素子の制御方法を工夫することで、実質的に同期積分をしているのと同じような動作を実現可能とし、従来、特殊な構造の撮像素子を必要としていた光波測距を一般的なＣＣＤ撮像素子を用いて安価に実現することを課題とする。
【０００８】
【課題を解決するための手段】
本発明の測距装置は、上記の課題を解決するために、図１に示すように、複数の感光部を半導体基板上に１次元または２次元的に配列され、前記半導体基板への電圧印加により前記各感光部の感度を制御可能な構造を有する撮像素子４と、強度変調された光の変調信号に同期して前記撮像素子４の半導体基板に前記各感光部の感度を変調せしめる電圧を前記各感光部に蓄積された信号電荷を残したまま複数回にわたり印加する感度制御部５とを有することを特徴とするものである。より具体的には、強度変調された光により照射された被検出物２からの反射光を撮像素子４のセンサ要素が配列された面に結像せしめる結像光学系３と、前記強度変調された光の変調信号に同期して、撮像素子４の感光部の感度を低下させるための制御電圧を撮像素子４の蓄積部に蓄積された信号電荷を残したまま複数回にわたり撮像素子４の半導体基板に印加する感度制御部５と、前記強度変調の複数の周期にわたって前記撮像素子４の蓄積部に蓄積された電荷を転送部により読み出して測定値として記憶する記憶部６と、前記強度変調の一周期のうち感光部の感度を低下させるための制御電圧が印加される低感度期間の位相を前記記憶部６に測定値が記憶されるたびに切り替える検出位相設定部７と、記憶部６に記憶された低感度期間の位相が異なる複数の測定値に基づいて、撮像素子４の各センサ要素ごとに被検出物２までの距離情報を演算する測距演算部８とを有することを特徴とするものである。
【０００９】
ここで、本発明の測距装置に用いる撮像素子４は、図１（ｂ）に示すように、受光量に応じて信号電荷を発生せしめる感光部ＰＤと、感光部ＰＤで発生した信号電荷を蓄積する蓄積部Ｍと、感光部ＰＤから蓄積部Ｍへの信号電荷の移送を開閉する電気スイッチＳとを備えるセンサ要素を半導体基板上に１次元または２次元的に配列すると共に、各センサ要素の蓄積部Ｍから蓄積電荷を読み出す転送部Ｔを前記半導体基板に形成し、前記半導体基板の特定の電極（例えば転送電極）への電圧印加により前記電気スイッチＳを高周波で開閉できる構造を有する撮像素子とするか、あるいは、図１（ｃ）に示すように、前記電気スイッチＳを高周波では開閉できないが、これをオンにしたままで、前記半導体基板の他の特定の電極（例えばオーバーフロードレーン電極）への電圧印加により感度を高周波で増減させることができる感度可変感光部ＰＤ’を有するような撮像素子とする。具体的には、縦型または横型オーバーフロードレイン電極を有するインターライン・トランスファ型ＣＣＤ撮像素子、あるいは、縦型または横型オーバーフロードレイン電極を有するフレーム・トランスファ型ＣＣＤ撮像素子、もしくは、これらの複合型であるフレーム・インターライン・トランスファ型ＣＣＤ撮像素子が利用できる。
【００１０】
図２は本発明の動作説明図である。図中、（ａ）は照射光Ｗの位相を示しており、（ｂ）〜（ｅ）は検出位相設定部７で設定される同期積分のための検出位相を示している。従来の技術では、１つのセンサ要素ごとに、図５または図６に示すように、１つの感光部ＰＤと複数のスイッチＳ０〜Ｓ３と複数のメモリーセルＭ０〜Ｍ３を設けて、スイッチＳ０、Ｓ１、Ｓ２、Ｓ３をそれぞれ図２（ｂ）、（ｃ）、（ｄ）、（ｅ）の検出位相で時分割的にオンさせていた。本発明では、図１（ｂ）に示すように、１つのセンサ要素ごとに、受光量に応じて信号電荷を発生せしめる感光部ＰＤと、感光部ＰＤで発生した信号電荷を蓄積する蓄積部Ｍと、感光部ＰＤから蓄積部Ｍへの信号電荷の移送を開閉する電気スイッチＳとを１つずつ備え、１回目の撮像時には電気スイッチＳを図２（ｂ）の検出位相で繰り返しオンすることにより、蓄積部Ｍに図４のＡ０に相当する測定値を得て、これを転送部Ｔにより１画面分、読み出す。２回目、３回目、４回目の撮像時には電気スイッチＳをそれぞれ図２（ｃ）、（ｄ）、（ｅ）の検出位相で繰り返しオンすることにより、蓄積部Ｍに図４のＡ１、Ａ２、Ａ３に相当する測定値を得て、これを１画面分ずつ、転送部Ｔにより読み出す。以上の動作を制御回路９により統括制御する。このようにすれば、図５または図６に示す構造の撮像素子を用いる場合に比べて４倍の測定時間を要するものの、被検出物２が高速で移動しなければ、検出位相の異なる４枚の画像を取得することができ、一般的なＣＣＤ撮像素子を用いても光波測距が実現できる。なお、測距演算部８は実質的に距離情報を演算できるものであれば良く、マイコン、ＤＳＰ、演算増幅器等、任意の手段で構成できる。
【００１１】
ところで、ＣＣＤ撮像素子として最も一般的なインターライン・トランスファ型のＣＣＤ撮像素子において、図１（ｂ）の電気スイッチＳを構成する電極は垂直転送電極と兼用されており、この電極は半導体基板上に絶縁薄膜を介して形成されているので、形状の割りには静電容量が大きく、容量が大きい場合は、数十ＭＨｚの高周波で開閉することは極めて困難であることが分かった。このような場合は、一般的なＣＣＤ撮像素子を用いて近距離の光波測距を実現する用途には不向きである。
【００１２】
そこで、図１（ｃ）に示すように、感光部と蓄積部の間の電気スイッチＳはＯＮ状態に維持したままで、感光部の感度のみを照射光と同期して周期的に低下させることができる手段が無いか検討した。感光部の感度とは、要するに受光量に対する光電子の発生効率のことであるから、発生した光電子の一部を捨てることができれば、実質的には感度が低下していることになる。
【００１３】
このような感光部の光電子を捨てる手段として、ＣＣＤ撮像素子のなかには、過剰な信号電荷を基板に捨てるためのオーバーフロードレインと呼ばれる構造を有するものがある。このオーバーフロードレインは、もともとは感光部に強過ぎる光が入手したときに、発生した過剰な信号電荷が周囲の感光部に影響を及ぼすのを防ぐために、所定のレベルを越える信号電荷を基板に捨てるために設けられたものであるが、このオーバーフロードレインが信号電荷をオーバーフローさせるレベルを意図的に下げてやれば、感光部の信号電荷が過剰でなくても信号電荷は過剰であるものとして捨てられることになり、実質的に感光部の感度を低下させることができる。しかも、このオーバーフロードレインは基板に直結されているので、形状の割りには静電容量が小さく、数十ＭＨｚでのスイッチングも可能である。そこで、光を検出したくない位相ではオーバーフロードレインが信号電荷をオーバーフローさせるレベルを低く設定してやれば、感光部の感度を照射光の周期に合わせて変調することができる。
【００１４】
もちろん、このオーバーフロードレイン電極をＣＣＤカメラの電子シャッターに利用するという考え方は従来から存在するが、それは１回切りの露光を意図したものであったので、蓄積部の電荷が初期化された状態から積分を開始するものであった。蓄積部の電荷を初期化せずに、前回までの露光による残像を残したままで複数回の露光をオーバーフロードレイン電極の印加電圧制御により実現するような制御方法は知られていない。
【００１５】
以下、発明の実施の形態として、縦型または横型オーバーフロードレイン電極を有するインターライン・トランスファ型ＣＣＤ撮像素子ならびにフレーム・トランスファ型ＣＣＤ撮像素子について、同期積分と同じような動作を実現するための具体的な制御方法について詳しく説明する。
【００１６】
【発明の実施の形態】
（実施の形態１）
図７は縦型オーバーフロードレイン（ＶＯＤ）電極を有するインターライン・トランスファ型ＣＣＤ（ＩＴ−ＣＣＤ）の構成を示している。ｎ型基板１０の表面には、アルミニウム電極よりなる縦型オーバーフロードレイン（ＶＯＤ）電極１１が絶縁膜を介さず基板に直接接触するように形成されている。ＶＯＤ電極１１には制御電圧Ｖｓが印加されている。ｎ型基板１０の表面のＶＯＤ電極１１で囲まれた部分にはｐ型領域１２が形成されている。このｐ型領域１２に複数のフォトダイオードが分離して形成されている。図中、ＰＤと記した部分はフォトダイオードであり、このフォトダイオードＰＤが形成された部分以外の表面は遮光膜（図示せず）で覆われている。図７では垂直方向に３列、水平方向に４行のフォトダイオードＰＤを図示しているが、実際にはより多数のフォトダイオードＰＤが形成されている。各フォトダイオードＰＤに隣接して形成された電極ａ，ｂ，ｃ，ｄならびにａ’，ｂ’，ｃ’，ｄ’は垂直転送ＣＣＤの電極であり、この電極の下にフォトダイオードＰＤで発生した信号電荷を蓄積し、蓄積された信号電荷を４相の垂直転送電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４により水平転送ＣＣＤに転送する。（各列のフォトダイオードＰＤに隣接して形成された垂直転送ＣＣＤの電極は、水平方向に並んだ電極に同じ垂直転送電圧が印加されるように図示しない配線を介して接続されている。）水平転送ＣＣＤは２相の水平転送電圧ＶＨ１，ＶＨ２により電荷を転送するための水平転送電極ｅ，ｆ，ｅ’，ｆ’，ｅ”，ｆ”を備えている。ＩＴ−ＣＣＤでは、垂直転送は４相クロック、水平転送は２相クロックで行うことが極めて一般的であり、その電荷転送の仕組みについては周知のものであるので、詳しい説明は省略する。
【００１７】
図８はフォトダイオードＰＤと垂直転送電極ａ，ｂの部分の断面構造を示している。上述のように、ｎ型基板１０の表面には、ｐ型領域１２が形成されており、このｐ型領域１２の表面には、複数のフォトダイオードＰＤが形成されている。各フォトダイオードＰＤはｎ＋領域１３とｐ型領域１２とから構成されている。フォトダイオードＰＤの表面にはｐ＋層１４が形成されている。このｐ＋層１４の効果について説明すると、基板表面の結晶構造は結晶性が悪く、エネルギーの安定性が悪い（エネルギーが活性である）ので、熱励起により電子−正孔対が発生し易く、これが暗電流となって信号電荷のＳ／Ｎ比を悪くする一因となる。この影響を防ぐために、信号電荷が表面付近を通らないようにすることが、ｐ＋層１４の役割であり、この構造を有するフォトダイオードは、埋め込みフォトダイオードなどと呼ばれている。各フォトダイオードＰＤに隣接して、ｐ型領域１２の表面に垂直転送ＣＣＤを構成するｎ層１５が形成されている。このｎ層１５の表面には、ＳｉＯ2 よりなる絶縁薄膜１６を介して、ポリシリコンゲート電極よりなる垂直転送電極ａ，ｂが形成されている。このポリシリコンゲート電極は絶縁薄膜１６を介して形成されているので、形状の割りに静電容量が大きく、静電容量が大きい場合は、数十ＭＨｚの高周波でスイッチングすることは困難である。なお、フォトダイオードＰＤと垂直転送電極ｃ，ｄの部分の断面構造も図８と同様である。
【００１８】
図９は図８のＡ−Ａ’線について垂直転送ＣＣＤの垂直転送電極ａ，ｂ，ｃ，ｄの断面構造を示している。第１の垂直転送電極ａ，ｃはフォトダイオードＰＤから垂直転送ＣＣＤへの電荷読み出しと垂直転送の役割を果たす。第２の垂直転送電極ｂ，ｄは垂直転送の役割を果たす。垂直転送電極ａ，ｂ，ｃ，ｄの上部には遮光膜１７が形成されている。
【００１９】
図１０は図８の太い破線に沿って電子のポテンシャルを示している。つまり、垂直転送ＣＣＤのｎ層１５からｐ＋層１４’（厳密には基板表面のｐ＋層１４とは別工程で形成されている）、フォトダイオードＰＤのｎ＋層１３、ｐ型領域１２、ｎ型基板１０に沿って電子のポテンシャルを示したものである。フォトダイオードＰＤと垂直転送ＣＣＤの間のｐ＋層１４の電位障壁（図１０の右側の破線で示す）は垂直転送電極ａ，ｃの印加電圧を高くすることにより崩すことができる。また、フォトダイオードＰＤとｎ型基板１０の間のｐ型領域１２の電位障壁（図１０の左側の破線で示す）はＶＯＤ電極１１の印加電圧を高くすることにより崩すことができる。図中の白丸に−（マイナス）の記号を付したものは光電子を意味している。また、フォトダイオードＰＤの部分の光電子で“たてがみ”のような模様を周囲に付したものは、光電変換により発生した光電子を意味している。以下の説明においても同様である。
【００２０】
ＩＴ−ＣＣＤにおいて、ＶＯＤ電極を設けている本来の理由は、フォトダイオードＰＤに非常に強い光が入射したときに、過剰な信号電荷をｎ型基板１０に逃がすためであるが、本発明では、信号電荷が過剰でなくても、フォトダイオードＰＤの感度を下げたいときには、信号電荷が過剰であることにして、基板にオーバーフローさせてしまうことにより、フォトダイオードＰＤの感度を可変としている。すなわち、フォトダイオードＰＤの感度を低下させたいときには、ＶＯＤ電極１１に高い＋電圧を印加することにより、フォトダイオードＰＤのｎ＋層１３とｎ型基板１０の間のｐ型領域１２の電位障壁を下げてフォトダイオードＰＤの発生電荷をｎ型基板１０に逃がすようにしている。フォトダイオードＰＤと垂直転送ＣＣＤの間にもｐ＋層１４’の電位障壁が存在するが、第１の垂直転送電極ａに所定の＋電圧を印加しておくことによりｐ＋層１４’の電位障壁を下げてフォトダイオードＰＤに発生した電荷を垂直転送電極ａの下に集めることができる。ＶＯＤ電極１１に高い＋電圧が印加されている場合には、フォトダイオードＰＤで発生した電荷は垂直転送ＣＣＤにも少しは流れるが、主に比較的電子のポテンシャルが低いｎ型基板１０の方に捨てられることになるので、フォトダイオードＰＤの感度（光電変換効率）は実質的に低下する。この光電子廃棄期間を同期積分休止期間（非検出位相）とする。また、ＶＯＤ電極１１の印加電圧を低下させて光電子の廃棄をやめると、フォトダイオードＰＤで発生した電荷は垂直転送ＣＣＤに効率良く流れて、垂直転送電極の下に蓄積されることになる。この光電子蓄積期間を同期積分期間（検出位相）とする。
【００２１】
ＶＯＤ型ＩＴ−ＣＣＤによる光電子の蓄積、廃棄、読み出しの各期間の動作を図１１に示し説明する。光電子の蓄積期間では、ＶＯＤ電極１１の印加電圧は低く、また、フォトダイオードＰＤの隣に形成されている垂直転送電極ａには十分高い電圧Ｖ１を与えて、図１１（ａ）に示すように、垂直転送電極下のｎ層１５のポテンシャルを下げるとともに、ｎ層１５とｎ＋層１３との間に形成されているｐ＋層１４’による電位障壁を崩す。これは図１（ｃ）の電気スイッチＳが閉じていることに相当する。この場合、ｎ＋層１３で発生した光電子は垂直転送電極下のｎ層１５に蓄積される。
【００２２】
光電子の廃棄期間では、ｎ型基板１０に接続されたＶＯＤ電極１１に高い＋電圧Ｖｓを印加し、ｎ型基板１０のポテンシャルを下げる。印加電圧Ｖｓが十分高い場合、図１１（ｂ）に示すように、ｎ型基板１０とｎ＋層１３の間に形成されたｐ型領域１２による電位障壁が崩れ、ｎ＋層１３で発生した光電子の多くはｎ型基板１０に廃棄される。このとき、垂直転送電極ａには、光電子の蓄積期間と同様、電圧Ｖ１を印加したままにしておく。これは図１（ｃ）の電気スイッチＳが閉じたままであることに相当する。垂直転送電極下のｎ層１５のポテンシャルよりもｎ型基板１０のポテンシャルの方が低くなるようにＶＯＤ電極１１の印加電圧Ｖｓを設定すると、ｎ＋層１３で発生した光電子はポテンシャルの低い方へ引き寄せられるため、大部分は垂直転送電極ａ側へ行くことなく、ＶＯＤ電極１１（ｎ型基板１０）へ廃棄される。また、光電子の蓄積期間中に垂直転送電極下のｎ層１５に蓄積された光電子は、ｎ＋層１３の電位障壁があるため、ＶＯＤ電極１１（ｎ型基板１０）側に廃棄されることはない。
【００２３】
光電子の蓄積期間（図１１（ａ））と光電子の廃棄期間（図１１（ｂ））とは照射光の一周期内で交番し、例えば図２（ｂ）のように、特定の検出位相（同期積分期間）でのみ光電子の蓄積を行い、残りの非検出位相（積分休止期間）では（蓄積部の光電子は残したまま感光部で発生する）光電子を廃棄する。この動作を照射光の複数の周期にわたり繰り返すことにより、図４のＡ０に相当する検出値が各画素ごとに得られる。この検出値をひとまず読み出す。
【００２４】
蓄積された光電子の読み出し期間では、図１１（ｃ）に示すように、垂直転送ＣＣＤのｎ層１５とフォトダイオードＰＤのｎ＋層１３との間にｐ＋層１４’による電位障壁を発生させるように、垂直転送電極ａの電圧Ｖ１を低く設定し、転送電圧Ｖ１〜Ｖ４に４相の転送クロックを与えて、蓄積された信号電荷を読み出す。これは、図１（ｂ）の電気スイッチＳが開いた状態に相当する。
【００２５】
このようにして、図４のＡ０に相当する検出値が各画素ごとに得られると、次に、図２（ｃ）のように、検出位相を９０度ずらして、光電子の蓄積と廃棄を照射光の複数の周期にわたり繰り返すことにより、図４のＡ１に相当する検出値が各画素毎に得られる。この検出値を読み出すと、今度は図２（ｄ）、さらには図２（ｅ）のように、検出位相を１８０度、２７０度というようにずらして行き、光電子の蓄積と廃棄を照射光の複数の周期にわたり繰り返すことにより、図４のＡ２、Ａ３に相当する検出値が各画素毎に得られる。なお、各回の同期積分の回数は同じにすることは言うまでも無い。
【００２６】
検出位相をずらす順番は上記に限定されるものではない。たとえば、測距演算の計算式：Ψ＝ａｒｃｔａｎ｛（Ａ３−Ａ１）／（Ａ０−Ａ２）｝に合わせて、最初にＡ３の検出値を求めて第１の画像メモリに蓄積し、次にＡ１の検出値を求めて（Ａ３−Ａ１）を同じ第１の画像メモリに上書きする。次に、Ａ０の検出値を求めて第２の画像メモリに蓄積し、さらにＡ２の検出値を求めて（Ａ０−Ａ２）を同じ第２の画像メモリに上書きする。というようにすれば、画像メモリの記憶容量は半分で済むことになる。
【００２７】
また、検出位相は必ずしも図２（ｂ）〜（ｅ）のように一周期中の限られた狭い期間とする必要はなく、Ｓ／Ｎ比を高めるために、検出位相を広くしても構わない。例えば、一周期中の半分を検出位相、残りの半分を非検出位相として測定した第１の画像と、この第１の画像とは検出位相と非検出位相を入れ替えて測定した第２の画像とを比較するだけでも遠近の情報は得ることができる。
【００２８】
さらに、強度変調された照射光についても、振幅が正弦波である必要はなく、矩形波や三角波で強度変調されていても構わない。
また、強度変調された照射光は可視光である必要はなく、目に見えない近赤外光とすれば、夜間の監視用途などに利用できる。
【００２９】
ところで、縦型オーバーフロードレイン電極を有するＣＣＤは、フォトダイオードＰＤの受光面積を大きくできる半面、フォトダイオードＰＤのｎ＋領域を深くまで形成できないので、近赤外光に対する感度が低くなる欠点がある。そこで、この欠点を解消するために、フォトダイオードＰＤのｎ＋領域を深くまで形成できる横型オーバーフロードレイン（ＬＯＤ）電極を有するＩＴ−ＣＣＤについて次に説明する。
【００３０】
（実施の形態２）
図１２は横型オーバーフロードレイン（ＬＯＤ）を有するインターライン・トランスファ型ＣＣＤ（ＩＴ−ＣＣＤ）の構成を示している。ｐ型基板２２の表面には、垂直方向に複数本のｎ型領域２０が形成されており、各ｎ型領域２０は、アルミニウム電極よりなるＬＯＤ電極２１に接続されている。ＬＯＤ電極２１には制御電圧Ｖｓが印加されている。各ｎ型領域２０に隣接してｐ型基板２２の表面に複数のフォトダイオードが分離して形成されている。図中、ＰＤと記した部分はフォトダイオードであり、このフォトダイオードＰＤが形成された部分以外の表面は遮光膜で覆われている。図１２では垂直方向に３列、水平方向に４行のフォトダイオードＰＤを図示しているが、実際にはより多数のフォトダイオードＰＤが形成されている。各フォトダイオードＰＤに隣接して形成された電極ａ，ｂ，ｃ，ｄならびにａ’，ｂ’，ｃ’，ｄ’は垂直転送ＣＣＤの電極であり、この電極の下にフォトダイオードＰＤで発生した信号電荷を蓄積し、蓄積された信号電荷を４相の垂直転送電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４により水平転送ＣＣＤに転送する。（各列のフォトダイオードＰＤに隣接して形成された垂直転送ＣＣＤの電極は、水平方向に並んだ電極に同じ垂直転送電圧が印加されるように図示しない配線を介して接続されている。）水平転送ＣＣＤは２相の水平転送電圧ＶＨ１，ＶＨ２により電荷を転送するための水平転送電極ｅ，ｆ，ｅ’，ｆ’，ｅ”，ｆ”を備えている。ＩＴ−ＣＣＤでは、垂直転送は４相クロック、水平転送は２相クロックで行うことが極めて一般的であり、その電荷転送の仕組みについては周知のものであるので、詳しい説明は省略する。
【００３１】
図１３はフォトダイオードＰＤと垂直転送電極ａ，ｂの周辺の断面構造を示している。上述のように、ｐ型基板２２の表面には、ＬＯＤ電極２１に接続されたｎ型領域２０が形成されており、このｎ型領域２０に隣接してフォトダイオードＰＤが形成されている。各フォトダイオードＰＤはｎ＋領域２３とｐ型基板２２とから構成されている。フォトダイオードＰＤの表面にはｐ＋層２４が形成されている。このｐ＋層２４の効果について説明すると、基板表面の結晶構造は結晶性が悪く、エネルギーの安定性が悪い（エネルギーが活性である）ので、熱励起により電子−正孔対が発生し易く、これが暗電流となって信号電荷のＳ／Ｎ比を悪くする一因となる。この影響を防ぐために、信号電荷が表面付近を通らないようにすることが、ｐ＋層２４の役割であり、この構造を有するフォトダイオードは、埋め込みフォトダイオードなどと呼ばれている。各フォトダイオードＰＤに隣接して、ｐ型基板２２の表面に垂直転送ＣＣＤを構成するｎ層２５が形成されている。このｎ層２５の表面には、ＳｉＯ2 よりなる絶縁薄膜２６を介して、ポリシリコンゲート電極よりなる垂直転送電極ａ，ｂが形成されている。このポリシリコンゲート電極は絶縁薄膜２６を介して形成されているので、形状の割りに静電容量が大きく、静電容量が大きい場合は数十ＭＨｚの高周波でスイッチングすることは困難である。なお、フォトダイオードＰＤと垂直転送電極ｃ，ｄの周辺の断面構造も図１３と同様である。
【００３２】
図１３のＡ−Ａ’線についての断面構造は図９と同じである。第１の垂直転送電極ａ，ｃはフォトダイオードＰＤから垂直転送ＣＣＤへの電荷読み出しと垂直転送の役割を果たす。第２の垂直転送電極ｂ，ｄは垂直転送の役割を果たす。垂直転送電極ａ，ｂ，ｃ，ｄの上部には遮光膜２７が形成されている。また、ＬＯＤ電極２１に接続されたｎ型領域２０の上部にも遮光膜２７が形成されている。
【００３３】
図１４は図１３の太い破線に沿って電子のポテンシャルを示している。つまり、垂直転送ＣＣＤのｎ層２５からｐ＋層２４’（厳密には基板表面のｐ＋層２４とは別工程で形成されている）、フォトダイオードＰＤのｎ＋層２３、ｐ＋層２４’、ＬＯＤ電極２１に接続されたｎ型領域２０に沿って電子のポテンシャルを示したものである。フォトダイオードＰＤと垂直転送ＣＣＤの間のｐ＋層２４’の電位障壁（図１４の右側の破線で示す）は垂直転送電極ａ，ｃの印加電圧を高くすることにより崩すことができる。また、フォトダイオードＰＤとｎ型領域２０の間のｐ＋層２４’の電位障壁（図１４の左側の破線で示す）はＬＯＤ電極２１の印加電圧を高くすることにより崩すことができる。
【００３４】
ＬＯＤ型のＩＴ−ＣＣＤにおいて、ＬＯＤ電極を設けている本来の理由は、フォトダイオードＰＤに非常に強い光が入射したときに、過剰な信号電荷をフォトダイオードＰＤに隣接するｎ型領域２０に逃がすためであるが、本発明では、信号電荷が過剰でなくても、フォトダイオードＰＤの感度を下げたいときには、信号電荷が過剰であることにして、ｎ型領域２０にオーバーフローさせてしまうことにより、フォトダイオードＰＤの感度を可変としている。すなわち、フォトダイオードＰＤの感度を低下させたいときには、ＬＯＤ電極２１に高い＋電圧を印加することにより、フォトダイオードＰＤのｎ＋層２３とｎ型領域２０の間のｐ＋層２４’の電位障壁を下げてフォトダイオードＰＤの発生電荷をｎ型領域２０に逃がすようにしている。フォトダイオードＰＤと垂直転送ＣＣＤの間にもｐ＋層２４’の電位障壁が存在するが、第１の垂直転送電極ａに所定の＋電圧を印加しておくことによりｐ＋層２４’の電位障壁を下げてフォトダイオードＰＤに発生した電荷を垂直転送電極ａの下に集めることができる。ＬＯＤ電極２１に高い＋電圧が印加されている場合には、フォトダイオードＰＤで発生した電荷は垂直転送ＣＣＤにも少しは流れるが、主にｎ型領域２０の方に捨てられることになるので、フォトダイオードＰＤの感度（光電変換効率）は実質的に低下する。この光電子廃棄期間を同期積分休止期間（非検出位相）とする。また、ＬＯＤ電極２１の印加電圧を低下させて光電子の廃棄をやめると、フォトダイオードＰＤで発生した電荷は垂直転送ＣＣＤに効率良く流れて、垂直転送電極の下に蓄積されることになる。この光電子蓄積期間を同期積分期間（検出位相）とする。
【００３５】
ＬＯＤ型ＩＴ−ＣＣＤによる光電子の蓄積、廃棄、読み出しの各期間の動作を図１５に示し説明する。光電子の蓄積期間では、ＬＯＤ電極２１の印加電圧は低く、また、フォトダイオードＰＤの隣に形成されている垂直転送電極ａに十分高い電圧Ｖ１を与えて、図１５（ａ）に示すように、垂直転送電極下のｎ層２５のポテンシャルを下げるとともに、ｎ層２５とｎ＋層２３との間に形成されているｐ＋層２４’による電位障壁を崩す。これは図１（ｃ）の電気スイッチＳが閉じていることに相当する。この場合、ｎ＋層２３で発生した光電子は垂直転送電極下のｎ層２５に蓄積される。
【００３６】
光電子の廃棄期間では、ｎ型領域２０に接続されたＬＯＤ電極２１に高い＋電圧Ｖｓを印加し、ｎ型領域２０のポテンシャルを下げる。印加電圧Ｖｓが十分高い場合、図１５（ｂ）に示すように、ｎ型領域２０とｎ＋層２３の間に形成されたｐ＋層２４’による電位障壁が崩れ、ｎ＋層２３で発生した光電子の多くはｎ型領域２０に廃棄される。このとき、垂直転送電極ａには、光電子の蓄積期間と同様、電圧Ｖ１を印加したままにしておく。これは図１（ｃ）の電気スイッチＳが閉じたままであることに相当する。垂直転送電極下のｎ層２５のポテンシャルよりもｎ型領域２０のポテンシャルの方が低くなるようにＬＯＤ電極２１の印加電圧Ｖｓを設定すると、ｎ＋層２３で発生した光電子はポテンシャルの低い方へ引き寄せられるため、大部分は垂直転送電極ａ側へ行くことなく、ｎ型領域２０を介してＬＯＤ電極２１へ廃棄される。また、光電子の蓄積期間中に垂直転送電極下のｎ層２５に蓄積された光電子は、ｎ＋層２３の電位障壁があるため、ＬＯＤ電極２１（ｎ型領域２０）側に廃棄されることはない。
【００３７】
光電子の蓄積期間（図１５（ａ））と光電子の廃棄期間（図１５（ｂ））とは照射光の一周期内で交番し、例えば図２（ｂ）のように、特定の検出位相（同期積分期間）でのみ光電子の蓄積を行い、残りの非検出位相（積分休止期間）では光電子を廃棄する。この動作を照射光の複数の周期にわたり繰り返すことにより、図４のＡ０に相当する検出値が各画素ごとに得られる。この検出値をひとまず読み出す。
【００３８】
蓄積された光電子の読み出し期間では、図１５（ｃ）に示すように、垂直転送ＣＣＤのｎ層２５とフォトダイオードＰＤのｎ＋層２３との間にｐ＋層２４’による電位障壁を発生させるように、垂直転送電極ａの電圧Ｖ１を低く設定し、転送電圧Ｖ１〜Ｖ４に４相の転送クロックを与えて、蓄積された信号電荷を読み出す。これは、図１（ｂ）の電気スイッチＳが開いた状態に相当する。
【００３９】
このようにして、図４のＡ０に相当する検出値が各画素ごとに得られると、次に、図２（ｃ）のように、検出位相を９０度ずらして、光電子の蓄積と廃棄を照射光の複数の周期にわたり繰り返すことにより、図４のＡ１に相当する検出値が各画素毎に得られる。この検出値を読み出すと、今度は図２（ｄ）、さらには図２（ｅ）のように、検出位相を１８０度、２７０度というようにずらして行き、光電子の蓄積と廃棄を照射光の複数の周期にわたり繰り返すことにより、図４のＡ２、Ａ３に相当する検出値が各画素毎に得られる。なお、各回の同期積分の回数は同じにすることは言うまでも無い。
【００４０】
ところで、横型オーバーフロードレイン電極を有するＩＴ−ＣＣＤでは、フォトダイオードＰＤを形成するｎ＋領域２３をｐ型基板２２の深くまで形成することができるので、近赤外線に対する検出感度を高めることができる利点がある。その半面、フォトダイオードＰＤに隣接してＬＯＤ電極２１に接続されたｎ型領域２０を設ける面積が必要であり、その分、フォトダイオードＰＤの受光面積が狭くなるので、開口率が減少する欠点がある。また、ＩＴ−ＣＣＤでは、フォトダイオードＰＤに隣接して垂直転送ＣＣＤを設ける必要があるので、その分、フォトダイオードＰＤの受光面積は制限される。そこで、フォトダイオードＰＤそのものに転送機能を持たせて受光面積を広くしたＦＴ−ＣＣＤについて次に説明する。
【００４１】
（実施の形態３）
図１６は縦型オーバーフロードレイン（ＶＯＤ）電極を有するフレーム・トランスファ型ＣＣＤ（ＦＴ−ＣＣＤ）の構成を示している。ｎ型基板３０の表面には、アルミニウム電極よりなる縦型オーバーフロードレイン（ＶＯＤ）電極３１が絶縁膜を介さず基板に直接接触するように形成されている。ＶＯＤ電極３１には制御電圧Ｖｓが印加されている。ｎ型基板３０の表面のＶＯＤ電極３１で囲まれた部分にはｐ型領域３２が形成されている。このｐ型領域３２には、複数本の垂直方向に長いｎ型領域３５が形成されている。図１６の破線で囲まれた部分は１画素分のフォトダイオードＰＤを構成しており、その断面構造を図１７に示す。
【００４２】
ｎ型領域３５の表面には、ＳｉＯ2 よりなる絶縁薄膜３６を介して、ｎ型領域３５の長手方向に沿って複数個のポリシリコンゲート電極ａ，ｂ，ｃが形成されている。各ポリシリコンゲート電極ａ，ｂ，ｃはｎ型領域３５の長手方向とは垂直方向に伸びるように形成されており、３個のゲート電極ａ，ｂ，ｃで一つの画素を構成している。図１６では限られた個数の画素しか図示していないが、実際には水平方向および垂直方向の解像度に応じた個数の画素が構成されるものである。
【００４３】
ポリシリコンゲート電極ａ，ｂ，ｃおよびＳｉＯ2 よりなる絶縁薄膜３６は光を透過するので、ｎ型領域３５には光電子が発生する。ただし、図１６の撮像部以外の部分は遮光膜で覆われており、蓄積部や水平転送部には光電子は発生しない。蓄積部は垂直帰線期間中に撮像部の信号電荷を一括して高速転送され、蓄積部に蓄積された信号電荷を次回の垂直帰線期間までの間に水平転送部を介して読み出すものである。蓄積部のゲート電極に印加される電圧φ１〜φ３は撮像部のゲート電極に印加される電圧Ｖ１〜Ｖ６とは分離されており、蓄積部から水平転送部を介して画像信号を読み出している途中においても撮像部において信号電荷の蓄積が可能である。したがって、フレーム・トランスファ型ＣＣＤを用いると、インターライン・トランスファ型ＣＣＤを用いる場合に比べて同期積分の蓄積時間を長く取ることが可能となる。この例では、Ｖ１〜Ｖ６の６相の転送電圧を用いて撮像部から蓄積部に信号電荷を転送可能としている。一方、蓄積部から水平転送部には、φ１〜φ３の３相の転送電圧を用いて信号電荷を転送可能としている。（撮像部および蓄積部の各ゲート電極は、水平方向に並んだ電極に同じ転送電圧Ｖ１〜Ｖ６、φ１〜φ３が印加されるように図示しない配線を介して接続されている。）水平転送部は上述した水平転送ＣＣＤと同じものであるので、詳細な説明は省略するが、ここでもＶＨ１，ＶＨ２の２相の転送電圧を用いて信号電荷を転送可能としている。
【００４４】
図１８は図１７の破線に沿って電子のポテンシャルを示している。光電子が発生するｎ型領域３５とｎ型基板３０の間には、図１８の破線で示すように、ｐ型領域３２による電位障壁が存在するが、ｎ型基板３０に接続されたＶＯＤ電極３１に高い＋電圧を印加すると、この電位障壁を崩すことができ、ｎ型領域３５からｎ型基板３０に信号電荷（光電子）を捨てることができる。
【００４５】
光電子の蓄積期間では、ＶＯＤ電極３１の印加電圧Ｖｓは低くしておき、ｎ型領域３５とｎ型基板３０の間に、ｐ型領域３２による電位障壁が存在するようにしておく。また、図１９（イ）のように、１画素につき３枚のゲート電極ａ，ｂ，ｃを使用し、中央のゲート電極ｂに最も高い＋電圧を印加することでゲート電極ｂ下で発生した光電子のみならずゲート電極ａ、ｃ下で発生した光電子もゲート電極ｂ下のポテンシャル井戸に蓄積する。この様子を図１９（ハ）に示す。図１９（ハ）は図１９（イ）の太い一点鎖線についての電子のポテンシャルを示したものである。また、図１９（ニ）は図１９（ロ）の太い破線についての電子のポテンシャルを各ゲート電極ａ，ｂ，ｃについて示している。
【００４６】
光電子の廃棄期間では、ＶＯＤ電極３１に高い＋電圧を印加し、図１９（ニ）に示すように、ｎ型領域３５とｎ型基板３０の間のｐ型領域３２による電位障壁の高さを破線から実線に示すように下げる。このとき、ＶＯＤ電極３１に印加する電圧は、ｎ型基板３０のポテンシャルがゲート電極ｂ下のｎ型領域３５のポテンシャルよりも高く、且つゲート電極ａ、ｃ下のｎ型領域３５のポテンシャルよりも低くなるように設定する。ゲート電極ａ，ｂ，ｃに印加される電圧は、光電子の蓄積期間と同様であり、中央のゲート電極ｂには両側のゲート電極ａ，ｃよりも高い＋電圧が印加されているので、両側のゲート電極ａ，ｃの下ではｐ型領域３２による電位障壁は完全に崩されるが、中央のゲート電極ｂの下ではｐ型領域３２による電位障壁は高さが低くなるだけで完全には崩されない。このため、両側のゲート電極ａ，ｃの下で発生した光電子の多くはｎ型基板３０に廃棄されるが、中央のゲート電極ｂの下で発生した光電子は廃棄されないし、光電子の蓄積期間において中央のゲート電極ｂの下に蓄積された光電子も廃棄されない。
【００４７】
上述の光電子の蓄積と廃棄を複数回繰り返すと、中央のゲート電極ｂの下には、光電子の蓄積期間において両側のゲート電極ａ，ｂから中央のゲート電極ｂに蓄積された光電子が余分に蓄積されることになる。中央のゲート電極ｂは常に光電子を蓄積しているので、この常時積分による平均値が同期積分による検出値に加算されることになるが、それでも両側のゲート電極ａ，ｂから同期積分による検出値を得ているので、十分なコントラストを得ることができる。
【００４８】
また、例えば照射光の一周期のうち、半分を光電子の蓄積期間とし、残りの半分を光電子の廃棄期間として同期積分した画像を、照射光に対する光電子の蓄積期間の位相をずらしながら複数枚観測することによっても距離情報を算出することはできるので、この例のように光電子の蓄積期間が長い用途では、コントラストが高くなるからＦＴ−ＣＣＤを利用できる。
【００４９】
さらに、３枚のゲート電極に限らず、５枚、７枚といった多数枚のゲート電極で１画素を構成し、中央の１枚のゲート電極に光電子を集中させるようにすれば、周囲のゲート電極から集めた同期積分による検出値の成分が、中央のゲート電極における常時積分による平均値の成分よりも相対的に大きくなり、コントラストをさらに改善できる。
【００５０】
なお、縦型オーバーフロードレイン電極３１はｐ型領域３２の周囲のｎ型基板３０にｐ型領域３２を取り囲むようにアルミニウム電極を形成する必要があるので、ｐ型領域３２はエピタキシャル成長により形成することはできない。拡散法により形成した場合は、ｐ型領域をあまり深くまで形成できない。したがって、フォトダイオードとなるｎ型領域３５はｐ型領域３２よりもさらに浅く形成されることになり、近赤外線に対する感度は低い。この欠点を解消するために、フォトダイオードＰＤのｎ＋領域を深くまで形成できる横型オーバーフロードレイン（ＬＯＤ）電極を有するＦＴ−ＣＣＤについて次に説明する。
【００５１】
（実施の形態４）
図２０は横型オーバーフロードレイン（ＬＯＤ）電極を有するフレーム・トランスファ型ＣＣＤ（ＦＴ−ＣＣＤ）の構成を示している。図２０の破線で囲まれた部分は１画素分のフォトダイオードＰＤを構成しており、その断面構造を図２１に示す。ｐ型基板４２の表面には、フォトダイオードとなるｎ型領域４５を深く形成できるように、エピタキシャル成長によりｐ型領域４２’が形成されている。フォトダイオードとなるｎ型領域４５を深く形成できることにより、近赤外光に対する感度を高くできる特徴がある。フォトダイオードとなるｎ型領域４５に隣接してｐ＋領域４４が形成されており、このｐ＋領域４４に横型オーバーフロードレインとなるｎ型領域４０が形成されている。フォトダイオードとなるｎ型領域４５と横型オーバーフロードレインとなるｎ型領域４０は、隣接して基板の垂直転送方向に長く延びており、各ｎ型領域４０はアルミニウム電極よりなる横型オーバーフロードレイン（ＬＯＤ）電極４１に接続されている。ＬＯＤ電極４１には制御電圧Ｖｓが印加されている。
【００５２】
ｎ型領域４５の表面には、ＳｉＯ2 よりなる絶縁薄膜４６を介して、ｎ型領域４５の長手方向に沿って複数個のポリシリコンゲート電極ａ，ｂ，ｃが形成されている。各ポリシリコンゲート電極ａ，ｂ，ｃはｎ型領域４５の長手方向とは垂直方向に伸びるように形成されており、３個のゲート電極ａ，ｂ，ｃで一つの画素を構成している。図２０では限られた個数の画素しか図示していないが、実際には水平方向および垂直方向の解像度に応じた個数の画素が構成されるものである。
【００５３】
ポリシリコンゲート電極ａ，ｂ，ｃおよびＳｉＯ2 よりなる絶縁薄膜４６は光を透過するので、ｎ型領域４５には光電子が発生する。ただし、図２０の撮像部以外の部分は遮光膜で覆われており、蓄積部や水平転送部には光電子は発生しない。蓄積部は垂直帰線期間中に撮像部の信号電荷を一括して高速転送され、蓄積部に蓄積された信号電荷を次回の垂直帰線期間までの間に水平転送部を介して読み出すものである。蓄積部のゲート電極に印加される電圧φ１〜φ３は撮像部のゲート電極に印加される電圧Ｖ１〜Ｖ６とは分離されており、蓄積部から水平転送部を介して画像信号を読み出している途中においても撮像部において信号電荷の蓄積が可能である。したがって、フレーム・トランスファ型ＣＣＤを用いると、インターライン・トランスファ型ＣＣＤを用いる場合に比べて同期積分の蓄積時間を長く取ることが可能となる。この例では、Ｖ１〜Ｖ６の６相の転送電圧を用いて撮像部から蓄積部に信号電荷を転送可能としている。一方、蓄積部から水平転送部には、φ１〜φ３の３相の転送電圧を用いて信号電荷を転送可能としている。（撮像部および蓄積部の各ゲート電極は、水平方向に並んだ電極に同じ転送電圧Ｖ１〜Ｖ６、φ１〜φ３が印加されるように図示しない配線を介して接続されている。）水平転送部は上述した水平転送ＣＣＤと同じものであるので、詳細な説明は省略するが、ここでもＶＨ１，ＶＨ２の２相の転送電圧を用いて信号電荷を転送可能としている。
【００５４】
図２２は図２１の破線に沿って電子のポテンシャルを示している。光電子が発生するｎ型領域４５とこれにｐ＋領域４４を介して隣接するｎ型領域４０の間には、図２２の破線で示すように、ｐ＋領域４４による電位障壁が存在するが、ｎ型領域４０に接続されたＬＯＤ電極４１に高い＋電圧を印加すると、この電位障壁を崩すことができ、ｎ型領域４５からｎ型領域４０を経てＬＯＤ電極４１に信号電荷（光電子）を捨てることができる。
【００５５】
光電子の蓄積期間では、ＬＯＤ電極４１の印加電圧Ｖｓは低くしておき、ｎ型領域４５とｎ型領域４０の間に、ｐ＋領域４４による電位障壁が存在するようにしておく。また、図２３（イ）のように、１画素につき３枚のゲート電極ａ，ｂ，ｃを使用し、中央のゲート電極ｂに最も高い＋電圧を印加することでゲート電極ｂ下で発生した光電子のみならずゲート電極ａ、ｃ下で発生した光電子もゲート電極ｂ下のポテンシャル井戸に蓄積する。この様子を図２３（ハ）に示す。図２３（ハ）は図２３（イ）の太い一点鎖線についての電子のポテンシャルを示したものである。また、図２３（ニ）は図２３（ロ）の太い破線についての電子のポテンシャルを各ゲート電極ａ，ｂ，ｃについて示している。
【００５６】
光電子の廃棄期間では、ＬＯＤ電極４１に高い＋電圧を印加し、図２３（ニ）に示すように、ｎ型領域４５とｎ型領域４０の間のｐ＋領域４４による電位障壁の高さを下げる。このとき、ＬＯＤ電極４１に印加する電圧Ｖｓは、ｎ型領域４０のポテンシャルがゲート電極ｂ下のｎ型領域４５のポテンシャルよりも高く、且つゲート電極ａ、ｃ下のｎ型領域４５のポテンシャルよりも低くなるように設定する。ゲート電極ａ，ｂ，ｃに印加される電圧は、光電子の蓄積期間と同様であり、中央のゲート電極ｂには両側のゲート電極ａ，ｃよりも高い＋電圧が印加されているので、両側のゲート電極ａ，ｃの下ではｐ＋領域４４による電位障壁は完全に崩されるが、中央のゲート電極ｂの下ではｐ＋領域４４による電位障壁は高さが低くなるだけで完全には崩されない。このため、両側のゲート電極ａ，ｃの下で発生した光電子の多くはｎ型領域４０に廃棄されるが、中央のゲート電極ｂの下で発生した光電子は廃棄されないし、光電子の蓄積期間において中央のゲート電極ｂの下に蓄積された光電子も廃棄されない。
【００５７】
上述の光電子の蓄積と廃棄を複数回繰り返すと、中央のゲート電極ｂの下には、光電子の蓄積期間において両側のゲート電極ａ，ｂから中央のゲート電極ｂに蓄積された光電子が余分に蓄積されることになる。中央のゲート電極ｂは常に光電子を蓄積しているので、この常時積分による平均値が同期積分による検出値に加算されることになるが、それでも両側のゲート電極ａ，ｂから同期積分による検出値を得ているので、十分なコントラストを得ることができる。
【００５８】
図１６〜図２３に示した実施の形態３，４では、３枚のゲート電極で１画素を構成する場合について説明したが、図２４や図２５に示すように、４枚以上のゲート電極で１画素を構成する場合には、電荷を廃棄する期間に、光電子を蓄積しているゲート電極に周囲から光電子が流入しないように、電位障壁を形成すると良い。図２４は４枚のゲート電極で１画素を構成する場合、図２５は６枚のゲート電極で１画素を構成する場合であり、（ａ）は電荷蓄積期間、（ｂ）は電荷廃棄期間における各ゲート電極下の電子のポテンシャルを示している。図２４、図２５において灰色で示した部分は光電子であり、（ａ）の電荷蓄積期間では、電子のポテンシャルが最も低いゲート電極下に周囲のゲート電極下で発生した光電子が流入して蓄積され、（ｂ）の電荷廃棄期間では、電子のポテンシャルが最も低いゲート電極下の光電子が蓄積された部分を周囲から電気的に孤立させるように、隣接するゲート電極下に電位障壁を形成するように制御している。
【００５９】
図２５に示した６枚のゲート電極で１画素を構成する場合について、電荷蓄積期間と電荷廃棄期間における各ゲート電極下の電子のポテンシャルを３次元的に示すと、図２７（ａ），（ｂ）のようになる。図中のＶ１〜Ｖ６は図２０に示した垂直転送電圧に対応しており、ＬＯＤは横型オーバーフロードレインとなるｎ型領域４０に対応している。図２７（ａ）の電荷蓄積期間では、Ｖ２，Ｖ６の電圧を印加されたゲート電極下の光電子がＶ３，Ｖ５の電圧を印加されたゲート電極下に移動すると共に、Ｖ３，Ｖ５の電圧を印加されたゲート電極下の光電子はＶ４の電圧を印加されたゲート電極下に移動し、このＶ４の電圧を印加されたゲート電極下に光電子が蓄積される。図２７（ｂ）の電荷廃棄期間では、Ｖ３，Ｖ５の電圧をＶ１と同程度まで低くすることで、Ｖ４の電圧を印加されたゲート電極下の光電子が蓄積された部分は周囲から電気的に孤立し、光電子の流入は阻止される。また、ＬＯＤ電極の電子のポテンシャルを、Ｖ４の電圧を印加されたゲート電極よりも高く、且つＶ２，Ｖ６の電圧を印加されたゲート電極よりも低く設定することにより、Ｖ４の電圧を印加されたゲート電極下に蓄積された光電子は廃棄することなく、Ｖ２，Ｖ６の電圧を印加されたゲート電極下で発生した光電子はＬＯＤ電極に廃棄される。
【００６０】
ところで、図２５の例では、非検知位相の光電子の一部はＶ４の電圧を印加された蓄積用電極部（電子のポテンシャルが最も深い位置の電極）に流入する。また、蓄積用電極部自身も、非検出位相の光電子を発生し蓄積する。これら非検出位相の光電子は、検出位相の光電子に対してＤＣ成分となり、Ｓ／Ｎ比を低下させる。そこで、図２６に示すように、電荷蓄積用の感光部と電位障壁を形成する感光部の表面に遮光膜４７を設ければ、同期積分に対する常時積分の比率を低減でき、同期積分のコントラストを改善できる。図２６の例では、Ｖ２，Ｖ６の電圧を印加されるゲート電極下にのみ光電子が発生するように、Ｖ１，Ｖ３，Ｖ４，Ｖ５の電圧を印加されるゲート電極の表面を遮光膜４７で覆っている。
【００６１】
なお、本発明はＩＴ−ＣＣＤやＦＴ−ＣＣＤに限らず、これらの複合型であるＦＩＴ−ＣＣＤ（フレーム・インターライン・トランスファ型ＣＣＤ）でも同様に適用できる。ＦＩＴ−ＣＣＤは、図２８に示すように、ＩＴ−ＣＣＤの水平転送部と撮像部の間に１画面分の蓄積部を追加したものであり、垂直転送電圧が２種類必要となり、動作は複雑になるが、ＩＴ−ＣＣＤの欠点であるスミアを低減できる利点がある。
【００６２】
【発明の効果】
請求項１の発明によれば、強度変調された照射光に同期して感光部の感度を可変としたので、簡単な構成で光波測距を実現できる。
請求項２の発明によれば、強度変調された照射光に同期して感光部の感度を可変としたので、感光部から蓄積部への信号電荷の移送を高周波で開閉できる電気スイッチが必要なく、同期積分以外の用途の撮像素子でも利用可能である利点がある。
請求項３の発明によれば、ＣＣＤ撮像素子として最も一般的な縦型オーバーフロードレイン電極を有するインターライン・トランスファ型ＣＣＤ撮像素子を用いて同期積分と同じような動作を実現可能としたので、特殊な撮像素子を用いずに安価に光波測距を実現できる。
【００６３】
請求項４または６の発明によれば、近赤外光に対する感度の高い横型オーバーフロードレイン電極を有するＣＣＤ撮像素子を用いて同期積分と同じような動作を実現可能としたので、暗視性能の高い測距が可能となる。
請求項５または６の発明によれば、フレーム・トランスファ型ＣＣＤを用いているので、インターライン・トランスファ型ＣＣＤを用いる場合に比べて同期積分の蓄積時間を長く取ることが可能となる。
【００６４】
請求項７の発明によれば、電荷廃棄期間では、電荷蓄積用の感光部を他の感光部から電気的に孤立させる電位障壁を形成するようにしたので、同期積分のコントラストを改善できる。
請求項８の発明によれば、電荷蓄積用の感光部と電位障壁を形成する感光部の表面に遮光部を設けたので、同期積分に対する常時積分の比率を低減でき、同期積分のコントラストを改善できる。
請求項９の発明によれば、感光部から蓄積部への信号電荷の移送を高周波で開閉できる電気スイッチを各センサ要素ごとに設けているので、検出位相の信号電荷のみを選択的に蓄積することができるから、同期積分のコントラストを改善できる。
請求項１０の発明によれば、蓄積部を転送部として兼用するために設けられた転送電極を感光部から蓄積部への信号電荷の移送を高周波で開閉するための電気スイッチとしてさらに兼用したので、簡単な構成で同期積分の動作を実現できる。
【図面の簡単な説明】
【図１】本発明の基本構成を示す説明図であり、（ａ）は全体構成を示すブロック図、（ｂ）は撮像素子の一例を示す要部構成図、（ｃ）は撮像素子の他の一例を示す要部構成図である。
【図２】本発明の撮像素子による同期積分のタイミングを示す動作説明図である。
【図３】従来の光波測距に用いる光学系の概略構成図である。
【図４】従来の光波測距の原理説明図である。
【図５】従来の光波測距に用いる撮像素子の一例を示す要部構成図である。
【図６】従来の光波測距に用いる撮像素子の他の一例を示す要部構成図である。
【図７】本発明の実施の形態１の撮像素子の全体構成を示す平面図である。
【図８】本発明の実施の形態１の撮像素子の要部構成を示す斜視図である。
【図９】本発明の実施の形態１の撮像素子の要部構成を示す断面図である。
【図１０】本発明の実施の形態１の撮像素子の電子のポテンシャルを示す説明図である。
【図１１】本発明の実施の形態１の撮像素子の動作説明図である。
【図１２】本発明の実施の形態２の撮像素子の全体構成を示す平面図である。
【図１３】本発明の実施の形態２の撮像素子の要部構成を示す斜視図である。
【図１４】本発明の実施の形態２の撮像素子の電子のポテンシャルを示す説明図である。
【図１５】本発明の実施の形態２の撮像素子の動作説明図である。
【図１６】本発明の実施の形態３の撮像素子の全体構成を示す平面図である。
【図１７】本発明の実施の形態３の撮像素子の要部構成を示す斜視図である。
【図１８】本発明の実施の形態３の撮像素子の電子のポテンシャルを示す説明図である。
【図１９】本発明の実施の形態３の撮像素子の動作説明図である。
【図２０】本発明の実施の形態４の撮像素子の全体構成を示す平面図である。
【図２１】本発明の実施の形態４の撮像素子の要部構成を示す斜視図である。
【図２２】本発明の実施の形態４の撮像素子の電子のポテンシャルを示す説明図である。
【図２３】本発明の実施の形態４の撮像素子の動作説明図である。
【図２４】４相のゲート電圧を用いたＦＴ−ＣＣＤの動作を示す説明図である。
【図２５】６相のゲート電圧を用いたＦＴ−ＣＣＤの動作を示す説明図である。
【図２６】６相のゲート電圧を用いたＦＴ−ＣＣＤの感光部に遮光膜を付加した場合の動作を示す説明図である。
【図２７】６相のゲート電圧を用いたＦＴ−ＣＣＤの動作を３次元的に示す説明図である。
【図２８】ＦＩＴ−ＣＣＤの全体構成を示す平面図である。
【符号の説明】
１ 光源
２ 被検出物
３ 結像光学系
４ 撮像素子
５ 感度制御部
６ 記憶部
７ 検出位相設定部
８ 測距演算部
Claims (10)
- 複数の感光部を半導体基板上に１次元または２次元的に配列され、前記半導体基板への電圧印加により前記各感光部の感度を制御可能な構造を有する撮像素子と、強度変調された光の変調信号に同期して前記撮像素子の半導体基板に前記各感光部の感度を変調せしめる電圧を前記各感光部に蓄積された信号電荷を残したまま複数回にわたり印加する感度制御部とを有することを特徴とする撮像素子を用いた測距装置。
- 受光量に応じて信号電荷を発生せしめる感光部と、感光部で発生した信号電荷を蓄積する蓄積部とを備えるセンサ要素を半導体基板上に１次元または２次元的に配列すると共に、各センサ要素の蓄積部から蓄積電荷を読み出す転送部を前記半導体基板に形成し、前記半導体基板への電圧印加により感光部の感度を実質的に低下させることができる構造を有する撮像素子と、
強度変調された光により照射された被検出物からの反射光を前記撮像素子のセンサ要素が配列された面に結像せしめる結像光学系と、
前記強度変調された光の変調信号に同期して、前記感光部の感度を低下させるための制御電圧を前記蓄積部に蓄積された信号電荷を残したまま複数回にわたり前記半導体基板に印加する感度制御部と、
前記強度変調の複数の周期にわたって前記撮像素子の蓄積部に蓄積された電荷を前記転送部により読み出して測定値として記憶する記憶部と、
前記強度変調の一周期のうち前記感光部の感度を低下させるための制御電圧が印加される低感度期間の位相を前記記憶部に測定値が記憶されるたびに切り替える検出位相設定部と、
記憶部に記憶された低感度期間の位相が異なる複数の測定値に基づいて、各センサ要素ごとに被検出物までの距離情報を演算する測距演算部とを有することを特徴とする撮像素子を用いた測距装置。 - 受光量に応じて信号電荷を発生せしめる感光部と、感光部で発生した信号電荷を蓄積する蓄積部とを備えるセンサ要素を半導体基板上に２次元的に配列すると共に、各センサ要素の蓄積部から蓄積電荷を読み出す転送部を前記半導体基板に形成し、前記半導体基板の表面と垂直な方向に感光部の電位障壁を崩すような高い電圧を印加することにより感光部の信号電荷を前記半導体基板に廃棄するための縦型オーバーフロードレイン電極を有するインターライン・トランスファ型ＣＣＤ撮像素子を用いた測距方法であって、
強度変調された光により照射された被検出物からの反射光を前記撮像素子のセンサ要素が配列された面に結像せしめた状態で、前記強度変調された光の変調信号に同期して、前記強度変調の一周期のうち所定の期間で前記蓄積部に蓄積された信号電荷を残したまま前記感光部の信号電荷を前記半導体基板に廃棄させるための制御電圧を前記縦型オーバーフロードレイン電極に印加する動作を前記強度変調の複数の周期にわたって繰り返す第１の段階と、
第１の段階で前記撮像素子の蓄積部に蓄積された電荷を測定値として前記転送部により読み出す第２の段階と、
第２の段階で測定値が読み出されるたびに、第１の段階で前記縦型オーバーフロードレイン電極に前記制御電圧を印加する期間の位相を切り替える第３の段階と、
第１、第２、第３の段階を複数回繰り返した後、前記制御電圧を印加する期間の位相が異なる複数の測定値に基づいて、各センサ要素ごとに被検出物までの距離情報を演算する第４の段階とを有することを特徴とする撮像素子を用いた測距方法。 - 受光量に応じて信号電荷を発生せしめる感光部と、感光部で発生した信号電荷を蓄積する蓄積部とを備えるセンサ要素を半導体基板上に２次元的に配列すると共に、各センサ要素の蓄積部から蓄積電荷を読み出す転送部を前記半導体基板に形成し、前記半導体基板の表面と水平な方向に感光部の電位障壁を崩すような高い電圧を印加することにより感光部の信号電荷を前記半導体基板の表面と水平な方向に廃棄するための横型オーバーフロードレイン電極を有するインターライン・トランスファ型ＣＣＤ撮像素子を用いた測距方法であって、
強度変調された光により照射された被検出物からの反射光を前記撮像素子のセンサ要素が配列された面に結像せしめた状態で、前記強度変調された光の変調信号に同期して、前記強度変調の一周期のうち所定の期間で前記蓄積部に蓄積された信号電荷を残したまま前記感光部の信号電荷を廃棄させるための制御電圧を前記横型オーバーフロードレイン電極に印加する動作を前記強度変調の複数の周期にわたって繰り返す第１の段階と、
第１の段階で前記撮像素子の蓄積部に蓄積された電荷を測定値として前記転送部により読み出す第２の段階と、
第２の段階で測定値が読み出されるたびに、第１の段階で前記横型オーバーフロードレイン電極に前記制御電圧を印加する期間の位相を切り替える第３の段階と、
第１、第２、第３の段階を複数回繰り返した後、前記制御電圧を印加する期間の位相が異なる複数の測定値に基づいて、各センサ要素ごとに被検出物までの距離情報を演算する第４の段階とを有することを特徴とする撮像素子を用いた測距方法。 - 受光量に応じてそれぞれ信号電荷を発生せしめる３つ以上の感光部を備え、両端を除く特定の感光部に他の感光部から信号電荷を集めるような電位を与えることにより前記特定の感光部に信号電荷を蓄積するようにしたセンサ要素を半導体基板上に２次元的に配列して成る撮像部と、撮像部の各センサ要素から蓄積電荷を読み出す転送部を前記半導体基板に形成し、前記半導体基板の表面と垂直な方向に感光部の電位障壁を崩すような高い電圧を印加することにより感光部の信号電荷を前記半導体基板に廃棄するための縦型オーバーフロードレイン電極を有するフレーム・トランスファ型ＣＣＤ撮像素子を用いた測距方法であって、
強度変調された光により照射された被検出物からの反射光を前記撮像素子のセンサ要素が配列された面に結像せしめた状態で、前記強度変調された光の変調信号に同期して、前記強度変調の一周期のうち所定の期間で前記各センサ要素を構成する３つ以上の感光部のうち前記特定の感光部に蓄積された信号電荷を残したまま他の感光部の信号電荷を前記半導体基板に廃棄させるような制御電圧を前記縦型オーバーフロードレイン電極に印加する動作を前記強度変調の複数の周期にわたって繰り返す第１の段階と、
第１の段階で前記各センサ要素の前記特定の感光部に蓄積された電荷を測定値として前記転送部により読み出す第２の段階と、
第２の段階で測定値が読み出されるたびに、第１の段階で前記縦型オーバーフロードレイン電極に前記制御電圧を印加する期間の位相を切り替える第３の段階と、
第１、第２、第３の段階を複数回繰り返した後、前記制御電圧を印加する期間の位相が異なる複数の測定値に基づいて、各センサ要素ごとに被検出物までの距離情報を演算する第４の段階とを有することを特徴とする撮像素子を用いた測距方法。 - 受光量に応じてそれぞれ信号電荷を発生せしめる３つ以上の感光部を備え、両端を除く特定の感光部に他の感光部から信号電荷を集めるような電位を与えることにより前記特定の感光部に信号電荷を蓄積するようにしたセンサ要素を半導体基板上に２次元的に配列して成る撮像部と、撮像部の各センサ要素から蓄積電荷を読み出す転送部を前記半導体基板に形成し、前記半導体基板の表面と水平な方向に感光部の電位障壁を崩すような高い電圧を印加することにより感光部の信号電荷を廃棄するための横型オーバーフロードレイン電極を有するフレーム・トランスファ型ＣＣＤ撮像素子を用いた測距方法であって、
強度変調された光により照射された被検出物からの反射光を前記撮像素子のセンサ要素が配列された面に結像せしめた状態で、前記強度変調された光の変調信号に同期して、前記強度変調の一周期のうち所定の期間で前記各センサ要素を構成する３つ以上の感光部のうち前記特定の感光部に蓄積された信号電荷を残したまま他の感光部の信号電荷を廃棄させるような制御電圧を前記横型オーバーフロードレイン電極に印加する動作を前記強度変調の複数の周期にわたって繰り返す第１の段階と、
第１の段階で前記各センサ要素の前記特定の感光部に蓄積された電荷を測定値として前記転送部により読み出す第２の段階と、
第２の段階で測定値が読み出されるたびに、第１の段階で前記横型オーバーフロードレイン電極に前記制御電圧を印加する期間の位相を切り替える第３の段階と、
第１、第２、第３の段階を複数回繰り返した後、前記制御電圧を印加する期間の位相が異なる複数の測定値に基づいて、各センサ要素ごとに被検出物までの距離情報を演算する第４の段階とを有することを特徴とする撮像素子を用いた測距方法。 - 請求項５または６において、前記各センサ要素を構成する感光部は４つ以上で構成されており、前記特定の感光部に蓄積された信号電荷を残したまま他の感光部の信号電荷を廃棄させる期間では、前記特定の感光部に隣接する感光部に前記特定の感光部を他の感光部から電気的に孤立させるような電位障壁を形成する電圧を印加することを特徴とする撮像素子を用いた測距方法。
- 請求項７において、前記特定の感光部と前記電位障壁が形成される感光部の表面には遮光部が形成されていることを特徴とする撮像素子を用いた測距方法。
- 受光量に応じて信号電荷を発生せしめる感光部と、感光部で発生した信号電荷を蓄積する蓄積部と、感光部から蓄積部への信号電荷の移送を開閉する電気スイッチとを備えるセンサ要素を半導体基板上に１次元または２次元的に配列すると共に、各センサ要素の蓄積部から蓄積電荷を読み出す転送部を前記半導体基板に形成し、前記半導体基板の特定の電極への電圧印加により前記電気スイッチを高周波で開閉できる構造を有する撮像素子と、
強度変調された光により照射された被検出物からの反射光を前記撮像素子のセンサ要素が配列された面に結像せしめる結像光学系と、
前記強度変調された光の変調信号に同期して、前記蓄積部に蓄積された信号電荷を残したまま前記電気スイッチを閉じるための制御電圧を前記半導体基板の前記特定の電極に印加する同期積分制御部と、
前記強度変調の複数の周期にわたって前記撮像素子の蓄積部に蓄積された電荷を前記転送部により読み出して測定値として記憶する記憶部と、
前記強度変調の一周期のうち前記電気スイッチを閉じるための制御電圧が印加される同期積分期間の位相を前記記憶部に測定値が記憶されるたびに切り替える検出位相設定部と、
記憶部に記憶された同期積分期間の位相が異なる複数の測定値に基づいて、各センサ要素ごとに被検出物までの距離情報を演算する測距演算部とを有することを特徴とする撮像素子を用いた測距装置。 - 請求項９において、前記蓄積部に蓄積された信号電荷を隣接する蓄積部に順次転送するための転送電極を前記蓄積部の表面に形成することにより前記転送部を構成すると共に、前記転送電極に信号電荷を転送するための電圧が印加されていない期間において、前記転送電極に前記感光部で発生した信号電荷を前記蓄積部に移送させる電圧と前記感光部で発生した信号電荷を前記蓄積部に移送させない電圧とを前記蓄積部に蓄積された信号電荷を残したまま交互に印加することにより、前記感光部から蓄積部への信号電荷の移送を高周波で開閉する電気スイッチを構成したことを特徴とする撮像素子を用いた測距装置。
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