KR100954254B1 - 인장 응력 및 압축 응력을 받은 반도체용 재료 - Google Patents

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Abstract

응력을 받은 막이 기판상에 형성된다. 기판은 프로세스 영역에 배치되고 플라즈마가 프로세스 영역에 제공된 프로세스 가스로부터 형성되며, 상기 프로세스 가스는 실리콘-함유 가스와 질소-함유 가스를 갖는다. 질소와 같은 희석가스가 부가될 수 있다. 증착 초기 상태의 응력을 받은 재료는 자외선 방사 또는 전자빔에 노광되어 상기 증착된 재료의 응력 값을 증가시킬 수 있다. 부가적으로 또는 대안으로, 질소 플라즈마 처리가 증착 동안 재료의 응력 값을 증가시키기 위해 사용될 수 있다. 응력을 받은 재료들을 증착하기 위한 펄스화된 플라즈마 방법도 또한 기재된다.

Description

인장 응력 및 압축 응력을 받은 반도체용 재료{TENSILE AND COMPRESSIVE STRESSED MATERIALS FOR SEMICONDUCTORS}
본원은 2004년 11월 16일 출원되고 발명의 명칭이 "DEPOSITION AND TREATMENT OF TENSILE AND COMPRESSIVE STRESSED LAYERS"인 Balseanu 등의 미국 가출원 no. 60/628,600에 우선권을 주장한다.
회로 및 디스플레이를 제조하기 위한 기판의 처리에 있어서, 기판은 일반적으로 기판상에 있는 재료를 증착 및 에칭할 수 있는 에너지가 가해진 프로세스 가스에 노광된다. 화학 기상 증착(CVD) 프로세스에 있어서, 층, 콘택 홀의 충진, 또는 다른 선택적인 증착 구조들과 같은 기판상의 재료를 증착하기 위해서는 고주파 전압 또는 마이크로파 에너지에 의해 에너지가 가해진 프로세스 가스가 사용된다. 증착된 층은 에칭되거나 달리 처리되어, 가령 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET) 및 기타 디바이스와 같은 능동 및 수동 디바이스들을 기판상에 형성한다. MOSFET은 일반적으로 소스 영역, 드레인 영역, 및 소스 및 드레인 사이의 채널 영역을 갖는다. MOSFET 디바이스에서, 게이트 전극은 상부에 형성되며 소스와 드레인 사이의 전도성을 제어하기 위하여 게이트 유전체에 의해 채널로부터 이격된다.
이러한 디바이스의 성능은 예를 들면 공급 전압, 게이트 유전체 두께, 또는 채널 길이를 감소시킴으로써 향상될 수 있다. 그러나, 이러한 종래의 방법은 디바이스들의 크기와 간격이 더욱 작아짐에 따라 장착 문제(mounting problem)에 직면한다. 예를 들어, 매우 작은 채널 길이에서, 단위 면적당 트랜지스터의 수 및 포화 전류를 증가시키기 위하여 채널 길이를 감소시키는 것의 이점은 바람직하지 않은 캐리어 속도 포화 효과(carrier velocity saturation effect)에 의해 상쇄된다. 감소된 게이트 지연과 같은 게이트 유전층 두께를 감소시킴으로써 얻어지는 유사한 이점들은 디바이스가 작을수록 시간에 따라 트랜지스터에 손상을 줄 수 있는 증가된 게이트 누설 전류 및 유전층을 통한 전하 터널링에 의해 제한된다. 공급 전압을 감소시킴으로써, 낮은 동작 전력 레벨이 가능하지만, 이러한 감소는 또한 트랜지스터의 임계 전압에 의해 제한된다.
트랜지스터 성능을 강화시키는 비교적 새로 개발된 방법에 있어서, 증착된 재료의 원자 격자가 응력을 받아서 재료 자체의 전기 특성을 향상시키거나, 응력을 받은 증착된 재료에 의해 가해진 힘에 의해 변형된 상부 또는 하부를 덮는 재료의 전기 특성을 향상시킨다. 격자 변형(lattice strain)은 실리콘과 같은 반도체들의 캐리어 이동도를 증가시킬 수 있으므로, 도핑된 실리콘 트랜지스터들의 포화 전류를 증가시키고, 이에 의해 트랜지스터들의 성능을 향상시킨다. 예를 들어, 내부의 압축 또는 인장 응력을 갖는 트랜지스터의 부품 재료들의 증착에 의해, 국부적인 격자 변형이 트랜지스터의 채널 영역에서 유도될 수 있다. 예를 들어, 에치 스톱 물질로 사용되는 실리콘 질화물 재료들 또는 게이트 전극의 실리사이드 재료용 스페이서들은, 트랜지스터의 채널 영역에서 변형을 유도하는 응력을 받은 재료로써 증착될 수 있다. 증착된 재료에 있어 바람직한 응력의 형태는 응력을 받는 재료의 성질에 의존한다. 예를 들어, CMOS 디바이스 제조에 있어서, 음의 채널 (NMOS) 도핑된 영역들은 양의 인장 응력을 갖는 인장 응력을 받은(tensile stressed) 재료들로 커버되는 반면 양의 채널 (PMOS) 도핑된 영역들은 음의 응력 값을 갖는 압축 응력을 받은(compressive stressed) 재료들로 커버된다.
따라서, 인장 또는 압축 응력과 같이 미리 결정된 형태의 응력들을 갖는 응력을 받은 재료들을 형성하는 것이 바람직하다. 증착된 재료에서 생성된 응력 레벨을 제어하는 것도 또한 바람직하다. 기판에서 균일한 국부화된 응력 또는 변형을 생성하기 위해서 이러한 응력을 받은 재료들을 증착하는 것도 또한 바람직하다. 디바이스에 손상을 주지 않고 기판상의 능동 또는 수동 디바이스들 상부에 응력을 받은 재료들을 형성할 수 있는 프로세스를 구비하는 것도 또한 바람직하다.
일 버전에서, 기판상에 응력을 받은 재료(stressed material)가 형성된다. 기판이 프로세스 영역에 배치되고, 플라즈마가 프로세스 영역에 제공된 프로세스 가스로부터 형성되며, 프로세스 가스는 실리콘-함유 가스와 질소-함유 가스를 포함한다. 질소와 같은 희석 가스가 부가될 수도 있다. 증착 초기 상태의(as-deposited) 재료는 자외선 방사 또는 전자 빔에 노광되어 상기 증착된 실리콘 질화물 재료의 응력을 증가시킨다.
기판상에 응력을 받은 재료를 형성하는 다른 방법에 있어서, 기판은 프로세스 영역에 배치되고, 제 1 프로세스 사이클에서, 프로세스 영역으로 제공된 프로세스 가스의 플라즈마가 유지된다. 상기 프로세스 가스는 실리콘-함유 가스와 질소가 아닌 질소-함유 가스를 갖는 제 1 성분과, 질소를 갖는 제 2 성분을 갖는다. 그 후, 제 2 프로세스 사이클에서, 프로세스 가스의 제 1 성분의 유입이 중지되는 한편, 상기 질소를 갖는 제 2 성분의 플라즈마가 유지된다. 원하는 수의 프로세스 사이클 후에 프로세스 영역으로부터 프로세스 가스가 배기된다.
기판상에 응력을 받은 재료를 형성하는 또 다른 방법에 있어서, 기판은 프로세스 챔버의 전극들에 의해 둘러싸인 프로세스 영역에 배치된다. 실리콘-함유 가스와 질소-함유 가스를 포함하는 프로세스 가스가 상기 프로세스 영역으로 도입된다. 상기 프로세스 영역을 둘러싸는 전극들 양단에 전압 펄스를 인가함으로써 상기 프로세스 가스의 펄스화된 플라즈마가 생성되며, 상기 전압 펄스 각각은 듀티 사이클을 가지며, 상기 전압 펄스는 약 20 내지 약 500 Watt의 전력 레벨에서 높은 무선 주파수 전압을 상기 전극들에 전달한다.
기판상에 응력을 받은 재료를 형성하는 추가적인 방법에 있어서, 기판은 프로세스 영역에 배치되고, 실란과 암모니아를 포함하는 제 1 성분과, 질소를 포함하는 제 2 성분을 포함하는 프로세스 가스가 상기 프로세스 영역으로 도입되고, 상기 프로세스 가스의 플라즈마가 생성된다. 상기 프로세스 가스의 제 1 성분 대 상기 프로세스 가스의 제 2 성분의 체적 유량 비는 약 1:10 이상이다.
또 다른 버전에서, 응력을 받은 재료는 프로세스 영역에 기판을 배치하고, 실란과 암모니아를 포함하는 프로세스 가스를 상기 프로세스 영역으로 도입하고, 상기 프로세스 가스의 플라즈마를 생성함으로써 기판상에 형성된다. 실란 대 암모니아의 체적 유량 비는 약 1:1 내지 약 1:3이며, 약 500 MPa 이상의 인장 응력 값을 갖는 인장 응력을 받은 재료를 증착하기에 충분히 낮다.
또 다른 버전에서, 응력을 받은 재료는 프로세스 영역에 기판을 배치하고, 상기 기판을 약 450℃ 내지 약 500℃의 온도로 유지하고, 실리콘-함유 가스와 질소-함유 가스를 포함하는 프로세스 가스를 상기 프로세스 영역으로 도입하고, 상기 프로세스 영역에 프로세스 가스의 플라즈마를 생성함으로써 기판상에 증착된다.
추가의 버전에서, 응력을 받은 재료는 프로세스 챔버의 전극들에 의해 둘러싸인 프로세스 영역에 기판을 배치함으로써 기판상에 증착된다. 실리콘-함유 가스와 질소-함유 가스를 포함하는 프로세스 가스가 상기 프로세스 영역으로 도입되고, 상기 프로세스 영역 주변의 전극들 양단에 높은 무선주파수 전압을 인가함으로써 상기 프로세스 가스의 플라즈마가 생성되며, 높은 무선주파수 전압은 약 3 ㎒ 내지 약 60 ㎒ 범위에 있는 주파수 및 약 200 Watt 미만의 전력 레벨에서 인가된다.
또 다른 버전에서, 응력을 받은 재료는 기판 지지부와 챔버 벽인 전극들에 의해 둘러싸인 프로세스 영역에 기판을 배치하고, 상기 챔버 벽에 대해 전기적으로 부동(electrically floating)인 전위에서 상기 기판 지지부를 유지함으로써 기판상에 증착된다. 상기 프로세스 영역으로 실리콘-함유 가스와 질소-함유 가스를 포함하는 프로세스 가스가 도입되고, 상기 프로세스 가스의 플라즈마가 무선 주파수 전압을 상기 전극들 양단에 인가함으로써 생성된다.
다른 버전에서, 응력을 받은 재료는 기판 지지부와 가스 분배기인 전극들에 의해 둘러싸인 프로세스 영역에 기판을 배치함으로써 기판상에 증착된다. 상기 가스 분배기를 통해 상기 프로세스 영역으로 실리콘-함유 가스와 질소-함유 가스를 포함하는 프로세스 가스가 도입된다. 음의 DC 바이어스 전압이 상기 가스 분배기에 인가되고, 상기 프로세스 가스의 플라즈마가 생성된다.
추가의 버전에서, 응력을 받은 재료는 기판 지지부와 가스 분배기인 전극들에 의해 둘러싸인 프로세스 영역에 기판을 배치함으로써 기판상에 증착된다. 양의 DC 바이어스 전압이 상기 기판 지지부에 인가되고, 상기 가스 분배기를 통해 상기 프로세스 영역으로 실리콘-함유 가스와 질소-함유 가스를 포함하는 프로세스 가스가 도입되고, 상기 프로세스 가스의 플라즈마가 생성된다.
또 다른 버전에서, 응력을 받은 재료는 증착 프로세스 사이클 및 어닐링 프로세스 사이클을 수행함으로써 기판상에 증착된다. 증착 프로세스 사이클에서, 응력을 받은 재료는 프로세스 영역에 기판을 배치하고, 상기 프로세스 영역에 실리콘-함유 가스와 질소-함유 가스를 포함하는 프로세스 가스를 도입하고, 상기 프로세스 가스의 플라즈마를 생성하고, 상기 프로세스 영역으로부터 상기 프로세스 가스를 배기함으로써 기판상에 증착된다. 어닐링 프로세스 사이클에서, 상기 기판상에 있는 상기 증착된 응력을 받은 재료는 약 450℃ 이상의 온도로 가열된다.
또 다른 버전에서, 응력을 받은 재료는 프로세스 영역에 기판을 배치하고, 제 1 및 제 2 프로세스 가스를 상기 프로세스 영역으로 도입하고, 상기 제 1 및 제 2 프로세스 가스의 플라즈마를 생성하고, 상기 프로세스 영역으로부터 상기 제 1 및 제 2 프로세스 가스를 배기함으로써 기판상에 증착된다. 제 1 프로세스 가스는 프로세스 영역으로 제 1 유량으로 도입되며, 실리콘-함유 가스와 질소-함유 가스를 갖는다. 제 2 프로세스 가스는 프로세스 영역으로 제 2 유량으로 도입되며, GeH4, Ar 및 H2를 갖는다.
추가의 버전에서, 응력을 받은 재료는 프로세스 영역에 기판을 배치하고, 상기 프로세스 영역으로 제 1 성분과 제 2 성분을 갖는 프로세스 가스를 도입하고, 상기 프로세스 가스의 플라즈마를 생성하고, 상기 챔버로부터 상기 프로세스 가스를 배기함으로써 기판상에 생성된다. 상기 제 1 성분은 제 1 유량으로 상기 프로세스 영역으로 도입되고, 실리콘-함유 가스 및 질소-함유 가스를 갖는다. 상기 제 2 성분은 제 2 유량으로 상기 프로세스 영역으로 도입되고, 헬륨 또는 아르곤을 갖는다. 제 2 성분 대 제 1 성분의 체적 유량 비는 약 1:1 이상이다.
또 다른 방법에서, 응력을 받은 재료는 프로세스 챔버내의 전극들에 의해 둘러싸인 프로세스 영역에 기판을 배치함으로써 기판상에 증착된다. (ⅰ) 실리콘-함유 가스를 갖는 제 1 성분과, (ⅱ) 질소와 암모니아를 갖는 제 2 성분, (ⅲ) 아르곤을 갖는 제 3 성분을 구비하는 프로세스 가스가 챔버로 도입된다. 낮은 RF 전압이 전극에 인가되어 상기 프로세스 가스의 플라즈마를 생성하며, 낮은 RF 전압은 약 1 ㎒ 미만의 주파수를 갖는다.
다른 버전에서, 응력을 받은 재료는 프로세스 챔버내의 전극들에 의해 둘러싸인 프로세스 영역에 기판을 배치함으로써 기판상에 증착된다. 실리콘-함유 가스와 질소-함유 가스를 갖는 프로세스 가스가 프로세스 영역으로 도입되고, 상기 전극들에 (ⅰ) 약 1 ㎒ 미만의 주파수 및 약 300 Watt 이상의 전력 레벨에서 낮은 무선주파수 전압, 및 (ⅱ) 약 10 ㎒ 이상의 주파수 및 약 300 Watt 이상의 전력 레벨에서 높은 무선주파수 전압을 인가함으로써 상기 프로세스 가스의 플라즈마가 생성된다.
다른 버전에서, 응력을 받은 재료는 프로세스 챔버내의 전극들에 의해 둘러싸인 프로세스 영역에 기판을 배치함으로써 기판상에 증착된다. 상기 프로세스 영역으로 실리콘-함유 가스와 질소-함유 가스를 포함하는 프로세스 가스가 도입되고, (ⅰ) 약 10.8mm 미만인 전극들의 분리 거리 ds를 설정하고, (ⅱ) 전극들에 무선 주파수 전압을 인가함으로써 상기 프로세스 가스의 플라즈마가 생성된다. 약 1.5 Torr 이상의 압력을 설정하기 위하여 상기 챔버로부터 상기 프로세스 가스가 배기되어, 압축 응력을 받은 층이 상기 기판상에 증착된다.
본 발명의 이러한 특징들, 측면들 및 이점들은 다음의 기재, 첨부된 청구범위 및 본 발명의 예들을 도시하는 첨부된 도면들과 관련하여 더욱 잘 이해될 것이다. 그러나, 각각의 특징들은 특정 도면들의 관점에서만이 아니라 일반적으로 본 발명에서 사용될 수 있으며, 본 발명은 이러한 특징들의 임의의 조합을 포함함이 이해되어야 한다.
도 1은 PE-CVD 증착 챔버인 기판 프로세싱 챔버의 실시예의 개략도;
도 2는 적절한 에너지 빔 소스에 실리콘 질화물 재료를 노광하기에 적절한 노광 챔버의 개략도;
도 3은 증가하는 기판 온도에서 증착된 재료의 인장 응력 값 측정을 도시하는 그래프;
도 4A 및 4B는 증착된 재료의 인장 응력 값 및 두께 균일도에 대한 SiH4 및 NH3의 유량의 효과의 예시를 보여주는 그래프;
도 5A 및 5D는 SiH4 및 NH3의 증가하는 유량에 대한 증착된 재료의 증착 속도, 균일도, 인장 응력값, 및 굴절률의 변화를 보여주는 그래프;
도 6A 및 6B는 SiH4 및 NH3의 증가하는 유량에 대한 증착된 재료의 증착 속도, 균일도, 인장 응력값, 및 굴절률의 변화를 보여주는 그래프;
도 7은 증착된 재료의 증착 속도 및 인장 응력값에 대한 N2 유량의 효과를 보여주는 그래프;
도 8은 증가하는 프로세스 가스 압력에 따른 증착된 실리콘 질화물의 인장 응력값의 변화를 보여주는 그래프;
도 9는 상이한 전력 레벨에서 전극들에 낮은 무선주파수 전압을 인가함으로써 증착된 실리콘 질화물의 인장 응력값의 변화를 보여주는 그래프;
도 10A 및 10B는 증착된 재료의 증착 속도, 재료 두께 균일도, 인장 응력값, 및 굴절률에 대해, 챔버 전극들에 인가된 높은 무선 주파수 전압의 전력 레벨을 증가시키는 것의 효과를 보여주는 그래프;
도 11은 높은 RF 전압의 증가하는 전력 레벨과 상이한 질소 플라즈마 처리 프로세스 사이클에 대한 인장 응력 측정값을 보여주는 그래프;
도 12는 상이한 증착 및 질소 플라즈마 처리 프로세스 사이클 하에서 증착된 층들에 대하여 얻은 인장 응력값 및 굴절률을 보여주는 그래프;
도 13은 N2 플라즈마 처리 시간에 따른, 증착된 재료들의 인장 응력 값의 변화를 보여주는 그래프;
도 14는 상이한 정화 및 펌프 사이클을 갖는 프로세스에 대하여 인장 응력값에 대한 N2 플라즈마 처리 시간의 효과를 보여주는 그래프;
도 15는 증가하는 자외선 방사 노광 시간에 대하여 상이한 프로세스 조건(A 및 B)에서 증착된 재료의 인장 응력값의 변화를 보여주는 그래프;
도 16은 증착 초기 상태(증착 초기시의 막 - 실선)와, 자외선 방사에 의한 처리 후(처리된 막 - 점선)에, 응력을 받은 실리콘 질화물 재료의 푸리에 변환된 적외선(FTIR) 스펙트럼을 보여주는 그래프;
도 17A 내지 17E는 자외선 방사 노광의 시간에 따른 증착된 실리콘 질화물 재료의 인장 응력의 증가를 보여주는 그래프이며, 도 17A에서는, 단일 파장(처리 1) 및 광대역(처리 2) 자외선 노광에 대해 도시된다;
도 18은 상이한 프로세스 상태에서 증착된 재료에 대하여 전자 빔 노광에 의한 인장 응력 값의 증가를 보여주는 그래프;
도 19A 내지 19D는 아르곤 대 질소의 체적 유량 비율을 증가시킴에 따라 증착된 재료의 압축 응력 값, 증착 속도, 두께 균일도 및 굴절률의 변화를 보여주는 그래프;
도 20은 상부를 덮고 증착된 인장 응력을 받은 실리콘 질화물 재료를 구비하는 트랜지스터 구조의 부분도를 보여주는 기판의 간략화된 단면도이다.
본 발명에 따른 응력을 받은 재료를 증착하는 데 사용될 수 있는 기판 프로세싱 챔버(80)의 일 실시예가 도 1에 개략적으로 도시된다. 예시적인 챔버가 본원 발명을 설명하기 위해 도시되었지만, 당업자에게 명백할 다른 챔버들이 또한 사용될 수 있다. 따라서, 본 발명의 범위는 본원에서 제공되는 챔버 또는 다른 부품들의 예시적인 실시예에 제한되지 않아야 한다. 일반적으로, 챔버(80)는 실리콘 웨이퍼와 같은 기판(32)을 처리하는 데 적합한 플라즈마 강화 화학기상증착(PE-CVD) 챔버이다. 예를 들어, 적절한 챔버는 캘리포니아 산타클라라 소재의 어플라이드 머티어리얼즈사의 Producer® SE 타입 챔버이다. 챔버(80)는 실링(88), 측벽(92), 및 하부벽(96)을 포함하며, 프로세스 영역(100)을 둘러싸는 인클로져 벽(84)을 포함한다. 챔버(80)는 처리 영역(100) 주위에서 인클로져 벽(84)을 둘러싸는 적어도 일부분을 라이닝하는 라이너(미도시)를 포함할 수도 있다. 300mm 실리콘 웨이퍼를 처리하기 위하여, 챔버는 일반적으로 약 20,000㎤ 내지 약 30,000㎤의 부피를 가지며, 보다 전형적으로는 약 24,000 ㎤의 부피를 갖는다.
프로세스 사이클 동안, 기판 지지부(104)는 하강되며 기판(32)은 로봇 암과 같은 기판 수송부(106)에 의해 유입부(110)를 통해 통과되며 지지부(104)상에 배치된다. 기판 지지부(104)는 로드 및 언로드하기 위한 하부 위치와, 기판(32)을 처리하기 위한 조정가능한 상부 위치 사이에 이동될 수 있다. 기판 지지부(104)는 챔버(80)로 도입된 프로세스 가스로부터 플라즈마를 생성하는 밀봉된 전극(105)을 포함할 수 있다. 기판 지지부(104)는, 전기적으로 저항성인 가열 부재(미도시), 가열 램프(미도시), 또는 플라즈마 그 자체일 수 있는 히터(107)에 의해 가열될 수 있다. 기판 지지부(104)는 일반적으로 기판(32)을 수용하는 수용면을 가지며, 챔버 환경으로부터 전극(105)과 히터(107)를 보호하는 세라믹 구조를 포함한다. 사용시에, 무선 주파수(RF) 전압이 전극(105)에 인가되며 직류(DC) 전압이 히터(107)에 인가된다. 기판 지지부(104)내의 전극(105)은 또한 기판(32)을 기판 지지부(104)에 정전기적으로 클램핑하기 위해 사용될 수도 있다. 기판 지지부(104)는 또한 기판 지지부(104)상의 기판(32)의 주변을 적어도 부분적으로 둘러싸는 하나 이상의 링(미도시)을 포함할 수도 있다.
기판(32)이 지지부(104) 상에 로드된 후, 지지부(104)는 가스 분배기(108)에 보다 가까운 프로세싱 위치로 상승되어 이들 사이에 원하는 간격 갭 거리(ds)를 제공한다. 분리 거리는 약 2mm 내지 약 12mm일 수 있다. 가스 분배기(108)는 기판(32) 전체에 프로세스 가스를 균일하게 분배하기 위하여 프로세스 영역(100) 상부에 위치된다. 가스 분배기(108)는 제 1 및 제 2 프로세스 가스를 프로세스 영역(100)으로 도입하기 전에 혼합하지 않고 제 1 및 제 2 프로세스 가스의 두 독립된 스트림을 개별적으로 전달할 수 있거나, 프로세스 영역(100)으로 미리 혼합된 프로세스 가스를 제공하기 전에 프로세스 가스를 미리 혼합할 수 있다. 가스 분배기(108)는 프로세스 가스의 통과를 허용하는 홀(112)을 구비한 면판(111)을 포함한다. 면판(111)은 일반적으로 금속으로 제조되어 전압 또는 전위가 인가될 수 있으므로, 챔버(80)내에서 전극으로 작용한다. 적절한 면판은 양극 산화처리된 코팅을 갖는 알루미늄으로 제조될 수 있다. 기판 프로세싱 챔버(80)는 또한 제 1 및 제 2 가스 공급부(124a, b)를 포함하여 가스 분배기(108)에 제 1 및 제 2 프로세스 가스를 공급하며, 가스 공급부(124a, b) 각각은 가스 소스(128a, b), 하나 이상의 가스 도관(132a, b), 하나 이상의 밸브(144a, b)를 포함한다. 예를 들어, 일 실시예에서, 제 1 가스 공급부(124a)는 제 1 가스 도관(132a)과 제 1 가스 밸브(144a)를 포함하여 가스 소스(128a)로부터 가스 분배기(108)의 제 1 입구(110a)로 제 1 프로세스 가스를 전달하며, 제 2 가스 공급부(124b)는 제 2 가스 도관(132b)과 제 2 가스 밸브(144b)를 포함하여 제 2 가스 소스(128b)로부터 가스 분배기(108)의 제 2 입구(110b)로 제 2 프로세스 가스를 전달한다.
프로세스 가스는 프로세스 가스로부터 플라즈마를 형성하기 위하여 전자기 에너지, 가령 고주파 전압 에너지를 프로세스 가스에 결합함으로써 에너지 공급될 수 있다. 제 1 프로세스 가스에 에너지를 공급하기 위하여 전압이, ⅰ) 공급부(104)에 있는 전극(105)과 ⅱ) 가스 분배기(108), 실링(88), 또는 챔버 측벽(92)일 수 있는 제 2 전극(109) 사이에 인가된다. 한 쌍의 전극(105, 109) 양단에 인가되는 전압은 프로세스 영역(100)내의 프로세스 가스에 에너지를 용량 결합한다. 일반적으로, 전극(105, 109)에 인가된 전압은 무선 주파수를 갖는다. 일반적으로, 무선 주파수는 약 3㎑ 내지 약 300 GHz 사이의 범위를 포함한다. 본 발명의 목적을 위하여, 낮은 무선 주파수는 약 1㎒ 미만이고, 더욱 바람직하게는 약 100㎑ 내지 1㎒, 가령 약 300㎑의 주파수이다. 또한, 본 발명의 목적을 위하여, 높은 무선 주파수는 약 3㎒ 내지 60㎒이며, 더욱 바람직하게는 약 13.56㎒이다. 선택된 무선 주파수 전압이 약 10W 내지 약 1000W의 전력 레벨로 제 1 전극(105)에 인가되며, 제 2 전극(109)은 일반적으로 접지된다. 그러나, 사용되는 특정 무선 주파수 범위, 및 인가된 전압의 전력 레벨은 증착될 응력을 받은 재료의 유형에 따른다.
챔버(80)는 또한 가스 배출구(182)를 포함하여 소비된 프로세스 가스와 챔버(80)로부터의 부산물을 제거하고 미리 결정된 프로세스 가스의 압력을 프로세스 영역(100)에서 유지한다. 일 실시예에서, 가스 배출구(182)는 소비된 프로세스 가스를 프로세스 영역(100)으로부터 수용하는 펌핑 채널(184), 배기 포트(185), 트로틀 밸브(186), 및 하나 이상의 배기 펌프(188)를 포함하여 챔버(80)내의 프로세스 가스의 압력을 제어한다. 배기 펌프(188)는 하나 이상의 터보-분자 펌프, 극저온 펌프(cryogenic pump), 러핑 펌프(roughing pump), 및 하나 이상의 기능을 갖는 기능 조합 펌프를 포함할 수 있다. 챔버(80)는 또한 챔버(80)의 하부 벽(96)을 통과하는 유입 포트 또는 튜브(미도시)를 포함하여 챔버(80)로 정화 가스를 보낼 수도 있다. 정화 가스는 일반적으로 유입 포트로부터 기판 지지부(104)를 지나 환형 펌핑 채널로 상향 유입된다. 정화 가스는 프로세싱 동안 원치 않는 증착으로부터 기판 지지부(104)와 다른 챔버 부품들을 보호하기 위해 사용된다. 정화 가스는 바람직한 방식으로 프로세스 가스의 흐름에 영향을 주기 위해 사용될 수도 있다.
제어기(196)가 챔버(80)의 거동 및 동작 매개변수를 제어하기 위하여 제공될 수도 있다. 제어기(196)는 예를 들어, 프로세스와 메모리를 포함할 수 있다. 프로세서는 챔버 제어 소프트웨어, 가령 메모리내에 저장된 컴퓨터 프로그램을 실행한다. 메모리는 하드디스크 드라이브, 리드 온리 메모리, 플래시 메모리, 또는 다른 유형의 메모리일 수 있다. 제어기(196)는 플로피 디스크 및 카드 랙(card rack)과 같은 다른 부품들을 포함할 수도 있다. 카드 랙은 싱글 보드 컴퓨터, 아날로그 및 디지털 입출력 보드, 인터페이스 보드, 및 스테퍼 모터 제어기 보드를 포함할 수 있다. 챔버 제어 소프트웨어는 타이밍, 가스의 혼합, 챔버 압력, 챔버 온도, 마이크로파 전력 레벨, 고주파 전력 레벨, 지지 위치, 및 특정 프로세스의 기타 매개변수를 지시하는 명령어들의 집합을 포함한다.
챔버(80)는 또한 전력 공급원(198)을 포함하여 다양한 챔버 부품, 가령 기판 지지부(104)내의 제 1 전극(105)과 챔버내의 제 2 전극(109)에 전력을 전달한다. 전력을 챔버 전극(105, 109)에 전달하기 위하여, 전력 공급원(198)은 선택된 무선 주파수와 바람직한 선택가능한 전력 레벨을 갖는 전압을 제공하는 무선 주파수 전압원을 포함한다. 전력 공급원(198)은 또한 단일 무선 주파수 전압원, 또는 고주파 및 저주파 무선주파수 모두를 제공하는 멀티 전압원을 포함할 수 있다. 전력 공급원(198)은 또한 RF 매칭회로를 포함한다. 전력 공급원(198)은 또한 기판 지지부(104)내의 전극, 종종 정전 척에 정전하를 제공하기 위하여 정전하 충전 소스를 더 포함할 수 있다. 히터(107)가 기판 지지부(104) 내에서 사용될 때, 전력 공급원(198)은 또한 적절한 제어가능한 전압을 히터(107)에 공급하기 위하여 히터 전력원을 포함한다. DC 바이어스가 가스 분배기(108) 또는 기판 지지부(104)에 인가되어야 할 때, 전력 공급원(198)원 또한 가스 분배기(108)의 면판(111)의 도전 금속부에 연결되는 DC 바이어스 전압원을 포함한다. 전력 공급원(198)원 또한 다른 챔버 부품, 가령 챔버의 모터 및 로봇을 위한 전력원을 포함할 수 있다.
기판 프로세싱 챔버(80)는 또한 온도 센서(미도시), 가령 열전쌍 또는 간섭계를 포함하여 챔버 내에서 부품 표면 또는 기판 표면과 같은 표면들의 온도를 검출한다. 온도 센서는 이의 데이터를 챔버 제어기(196)로 중계할 수 있고, 상기 제어기는 그 후 프로세싱 챔버(80)의 온도를 가령, 기판 지지부(104) 내에 있는 저항성 가열 부재를 제어함으로써 조절하기 위하여 온도 데이터를 이용할 수 있다.
상이한 유형의 응력을 받은 재료들은 예시적인 챔버(80)에서 증착될 수 있다. 일반적으로 증착되는 한 가지 유형의 응력을 받은 재료는 실리콘 질화물을 포함한다. 실리콘 질화물은, 가령 실리콘 산질화물(silicon oxy-nitride), 실리콘-산소-수소-질소, 및 실리콘, 질소, 산소, 수소 및 균일한 탄소의 다른 화학량론 또는 비화학량론 조합과 같은 재료들을 포함하는, 실리콘-질소(Si-N) 결합을 갖는 재료를 의미한다. 응력을 받은 실리콘 질화물 재료를 증착하는 예시적인 방법이 본 발명을 설명하기 위해 기재될 것이다; 그러나, 이러한 방법들은 응력을 받은 실리콘 산화물, 응력을 받은 유전층 등을 포함하는 다른 유형의 재료들을 증착하기 위해 사용될 수도 있음이 이해되어야 한다. 따라서, 본 발명의 범위는 본원에 기재된 예시적 실리콘 질화물 실시예에 제한되지 않아야 한다.
증착된 응력을 받은 실리콘 질화물 재료의 두 가지 유형의 응력, 다시 말해 인장 응력 또는 압축 응력과, 응력 값이 아래와 같이 프로세싱 매개변수를 제어하거나 증착된 재료를 처리함으로써 증착된 재료에 설정될 수 있음이 발견되었다. 프로세싱 매개변수들은 개별적으로 또는 특정 조합으로 기재된다; 그러나, 본 발명은 본원에 기재된 예시적인 개별 매개변수 또는 조합에 제한되지 않아야 하나, 당해 기술분야에서 당업자에게 명백할 개별 매개변수 또는 이의 조합을 포함할 수 있다.
Ⅰ. 인장 응력을 받은 재료들
설명에 의해 제한됨이 없이, 보다 높은응력 값을 갖는 응력을 받은 실리콘 질화물이 증착된 실리콘 질화물내의 실리콘-수소 결합(Si-H 결합)의 양 또는 수소 함량을 감소시킴으로써 얻어질 수 있음이 발견되었다. 증착된 실리콘 질화물 내의 보다 낮은 수소 함량(이에 의해 증착 초기의 실리콘 질화물 재료에서 검출가능하게 작은 양의 Si-H 결합을 갖게 됨)은 증착된 재료에서 보다 높은인장 응력 값으로의 상승을 유발한다고 여겨진다. 여러 상이한 증착 프로세스 매개변수, 증착된 재료의 처리, 또는 이들의 조합이 본원에 기재된 대로 증착된 재료내의 보다 낮은 수소 함량을 얻기 위해 사용될 수 있음이 추가로 발견되었다.
인장 응력을 받은 실리콘 질화물 재료를 증착하기 위하여, 챔버로 도입된 프로세스 가스는 실리콘-함유 가스를 포함하는 제 1 성분과 질소-함유 가스를 포함하는 제 2 성분을 포함한다. 실리콘-함유 가스는 예를 들어, 실란, 디실란, 트리메틸시릴(TMS), 트리스(디메틸아미노)실란(TDMAS), 비스(3차-부틸아미노)실란(BTBAS), 디클로실란(DCS), 및 이들의 조합일 수 있다. 예를 들어, 적절한 실란 유량은 약 5 내지 약 10 scccm이다. 질소-함유 가스는 예를 들어, 암모니아, 질소, 및 이들의 조합일 수 있다. 적절한 암모니아 유량은 약 10 내지 약 200 sccm이다. 프로세스 가스는 또한 반응 가스 성분의 것보다 훨씬 큰 부피로 제공되는 희석 가스를 포함할 수 있다. 희석 가스는 또한 희석제로도 작용할 수 있고 적어도 부분적으로는 반응성 질소-함유 가스(가령, 유량이 약 5000 sccm 내지 약 30000 sccm인 질소)로써도 작용할 수 있다. 프로세스 가스는 실리콘 산질화물 재료를 증착할 때 산소 함유 가스(가령 산소)와 같은 부가적인 가스들을 함유할 수도 있다. 달리 특정되지 않는다면, 이들 프로세스에서, 일반적인 가스 압력은 약 3 내지 약 10 Torr; 기판 온도는 약 300 내지 600 ℃; 전극 간격은 약 5 mm (200mils) 내지 약 12 mm(600mils); 및 RF 전력 레벨은 약 5 내지 약 100 Watt이다.
더 높은 온도
본 발명의 일 측면에서, 증착동안 더 높은 기판 온도를 유지함으로써 증착된 실리콘 질화물 재료에서 더 낮은 수소 함량이 얻어질 수 있음이 발견되었다. 예를 들어, 도 3은 증착된 재료의 응력 값에 대한 기판 온도의 효과를 도시한다. 약 400℃의 가장 낮은 측정 온도에서, 증착된 막은 800 MPa를 약간 넘는 인장 응력 값을 나타냈다. 프로세스 온도를 증가시킴으로써 인장 응력 값이 증가했다. 예를 들어, 475℃의 보다 높은 온도에서 증착된 재료에 대해 1100MPa의 인장 응력 값이 측정되었다. 따라서, 증가하는 프로세스 온도는 증착된 재료에 대하여 더 높은 인장 응력 값을 제공했다. 또한, 증착된 재료에 대해 수행된 푸리에 변환된 적외 선(FTIR) 분광기 테스트는, 증착된 프로세스 온도가 증가됨에 따라 증착된 재료내의 N-H 및 Si-N 결합 모두에 대한 피크 파장 레벨이 감소함을 나타냈고, 이는 Si-N 및 N-H 결합의 길이가 또한 감소했음을 나타낸다. Si-H 결합은 더 높은 온도에 대해 증가하는 피크 파장 레벨을 갖는 반대 경향을 따랐다. 따라서, 더 높은 증착 온도에 의해 증착된 재료내의 수소 함량은 더 낮아졌고, 이는 일반적으로 Si-H 결합의 감소된 레벨과 바람직한 Si-N 결합의 더 높은 레벨의 형태로 식별된다.
그러나, 기판 증착 온도는 기판(32)상의 다른 재료들이 손상 없이 노광될 수 있는 최대 온도에 의해 제한된다. 예를 들어, 응력을 받은 실리콘 질화물 재료가 이미 기판상에 있는 니켈 실리사이드를 포함하는 실리사이드 재료 상부에 증착될 때, 기판(32)의 온도는 약 500℃ 이하, 보다 일반적으로는 약 480℃ 이하로 유지된다. 이는 이러한 높은 온도(이는 예를 들어 실리사이드 재료의 저항성을 바람직하지 않게 증가시킬 수 있다)에서는 실리사이드 재료 내의 Ni의 응집으로 인해 니켈 실리사이드 재료가 500℃를 초과하는 온도에 노광함에 의해 손상될 것이기 때문이다. 따라서, 니켈 실리사이드 재료 상부에 인장 응력을 받은 실리콘 질화물을 증착하는 적절한 온도 범위는 약 450℃ 내지 약 500℃이다.
저온 증착 후, 고온 어닐링
다른 실시예에서, 비교적 저온에서 기판(32)상에 재료를 증착한 후 비교적 고온에서 이 증착된 재료를 급속 열 어닐링 하면, 인장 응력 값을 더 증가시킴이 발견되었다. 적절한 저온 증착 프로세스는 약 420℃ 미만의 온도를 포함했으며, 이후 증착 온도보다 높은 어닐링 온도에서 어닐링되었다. 저온 증착 프로세스에 대한 적절한 온도 범위는 약 100 내지 약 400℃이다. 어닐링 프로세스에 대한 적절한 온도는 약 450℃ 이상이며, 바람직하게는 400 내지 600℃이다. 고온 어닐링 프로세스는 기판 자체의 하부층의 녹는점 또는 열적 열화(thermal degradation)에 의해 제한된다. 저온 증착은 기판의 전체적인 열 노광을 감소시키며 고온에서의 급속 열 어닐링 프로세스는 막의 H 함량을 감소시켜서 증착된 막에서의 증가된 인장 응력에 이른다.
실란 /암모니아 비
낮은 수소 함량은 화학 증착 반응에 사용된 반응성 가스 원소들의 비를 제어함으로써 증착된 재료에서 얻어질 수 있다. 예를 들어, 실리콘 질화물 증착에서, 실리콘-함유 가스 대 질소-함유 가스의 비는 증착된 층의 응력 값을 제어함이 발견되었다. 기판(32)상에 높은 인장 응력을 받은 실리콘 질화물 재료를 증착하는 일 예시적인 프로세스에서, 챔버(80)로 도입된 프로세스 가스는 실란(SiH4)을 포함하는 실리콘-함유 가스, 암모니아(NH3)를 포함하는 질소 가스 성분, 및 질소(N2)를 포함하는 희석 가스 성분을 함유했다.
도 4A 내지 도 4B는 인장 응력 값 및 막 두께 균일도에 대한 SiH4 및 NH3의 유량의 효과의 예시이다. 프로세스 조건으로는 20,000 sccm의 N2 유량; 6 Torr의 압력; 30 Watt의 전력 레벨; 430 ℃의 온도, 및 12 mm(480mils)의 전극 간격이 포함된다. 도 4A에서, NH3 의 유량은 500 sccm에서 유지된 반면 SiH4의 유량은 25 sccm에서 50 sccm으로 변했다. 인장 응력 값은, 약 50 sccm의 유량에서 900 MPa 약간 아래의 응력 값으로부터, 약 500 sccm의 유량에서 1050 MPa을 초과하는 응력 값으로, 증가하는 NH3 유량과 더불어 감소됨을 볼 수 있다. 증착된 층의 두께 균일도는, 약 50 sccm의 유량에서 0.6% 미만의 균일도로부터, 약 500 sccm의 유량에서 약 1.6%의 균일도로, NH3 유량 증가와 더불어 증가한다. 도 4B는 50 sccm에서 500 sccm으로 변하는 NH3의 유량 및 25 sccm의 일정한 SiH4의 유량에서 증착된 재료에 대해 측정된 인장 응력 값을 도시한다. 인장 응력 값은, 약 25 sccm의 SiH4 유량에서 1060 MPa의 응력 값으로부터, 약 50 sccm의 유량에서 980 MPa 약간 아래의 응력 값으로, 증가하는 SiH4 유량과 더불어 감소됨을 볼 수 있다. 두께 균일도 퍼센트는, 약 25 sccm의 SiH4 유량에서 0.5%의 균일도 퍼센트로부터, 약 50 sccm의 SiH4 유량에서 약 1.2%의 균일도 퍼센트로, SiH4 가스의 유량 증가와 더불어 증가했다.
도 5A 내지 5D는 인장 응력값, 굴절률, 증착 속도, 및 두께 균일도에 대한 SiH4 및 NH3 유량의 효과의 예시이다. 이 도면들은 일반적으로 SiH4 대 NH3의 낮은 비가 높은 인장 응력 값을 제공함을 도시한다. 도 5A는 Si/SiH 풍부 환경을 제공하는 SiH4의 증가하는 유량 대 N/NH 풍부 환경을 제공하는 SiH4의 보다 낮은 유량의, 인장 응력 값과 굴절률에 대한 효과를 보여준다. 일반적으로, 인장 응력 값은 약 21 sccm의 SiH4 유량까지 증가했고, 그 후 감소되며; 굴절률은 일반적으로 SiH4의 유량이 증가함에 따라 증가했다. 도 5B는 NH3의 증가하는 유량 비(N/NH 풍부 환경) 대 NH3의 보다 낮은 유량 비(Si/SiH 풍부 환경)에 대하여, 측정된 인장 응력과 굴절률 모두가 약 200 sccm의 NH3에서 실질적으로 평평해진다. 도 5C는 균일도가 증가된 이후, 약 40sccm의 유량으로 SiH4 유량이 증가됨에 따라, 일반적으로 증착 속도가 증가하고, 균일도는 감소된다는 것을 보여준다. 도 5D는 NH3의 유량 증가에 따라 일반적으로 증착 속도는 감소되는 반면, 균일도 퍼센트가 실질적으로 균등해진 후, 약 400 sccm의 NH3 유량까지 균일도 퍼센트가 증가한다는 것을 보여준다.
도 6A 및 6B는 이전에 열거된 처리 조건에 대하여 증착 속도, 두께 균일도(%), 인장 응력값 및 굴절률의 변화에 대한 SiH4 및 NH3의 전체 유량의 효과를 보여준다. 도 6A는 두께 균일도는 일반적으로 증가하는 총 유량과 더불어 증가하지만, 증착 속도는 약 150 sccm의 총 유량까지 증가한 후 감소했음을 보여준다. 도 6B는 인장 응력 값은 일반적으로 증가하는 총 유량과 더불어 감소했으며, 굴절률은 일반적으로 SiH4 및 NH3의 전체 유량의 증가와 더불어 증가했음을 보여주고, 이는 인장 응력 값과 굴절률에 대한 SiH4 및 NH3의 전체 유량 증가의 효과이다.
따라서, SiH4 및 NH3의 유량의 비를 감소시키면 높은 인장 응력 값을 갖는 재료를 증착한다. 결과적으로, 암모니아에 대한 실란의 체적 유량의 비는 가령 약 500MPa 이상의 인장 응력을 갖는 인장 응력을 받은 재료를 증착하기에 충분히 작아지도록 선택된다. 바람직하게는, 실란 대 암모니아의 비율은 약 1:1 내지 약 1:3이고, 보다 바람직하게는, 약 1:2이다. 적절한 조성은 25 sccm의 체적 유량의 실란과 50 sccm의 체적 유량의 암모니아를 포함한다.
질소 희석 가스
질소를 포함하는 희석 가스 성분이 또한 충분히 큰 부피로 전술한 프로세스 가스에 부가될 수도 있다. 질소 희석 가스는 다른 프로세스 가스 성분들과 비교하여 이 가스의 사용될 때의 훨씬 큰 상대적 부피로 인하여 희석 가스라고 불리지만, 질소는 실제로 희석 및 반응 가스 모두로 작용할 수 있다. 증착 동안 다른 가스 성분들에 대한 챔버내에 존재하는 희석 가스의 부피의 비율을 제어함으로써 증착된 재료 내에서 보다 낮은 수소 함량이 얻어진다.
증착된 재료의 증착 속도 및 인장 응력 값에 대한 N2 유량의 효과가 도 7에 도시된다. 증착 속도는 N2 유량의 증가에 따라, 약 500 sccm의 N2 유량에서 200옹스트롱/분 약간 아래의 유량으로부터, 약 33,500 sccm의 N2 유량에서 약 125옹스트롱/분의 증착 속도로, 일반적으로 감소한다. 500 sccm의 N2 유량에서 증착된 재료의 인장 응력 값은 약 800MPa으로 상대적으로 낮았다. N2 유량 증가에 따라, 인장 응력 값은 약 5000 sccm의 유량에서 약 100 MPa 이상으로, 10,000 sccm에서 1100 MPa 이상으로 증가한다. 약 1200 MPa의 가장 높은 인장 응력 값은 약 20,000 sccm 내지 약 25,000 sccm의 N2 유량에서 얻어졌다. 약 25,000 sccm을 넘는 유량 레벨에서, 즉 N2의 33,500 sccm에서, 증착된 재료의 인장 응력 값은 1200 MPa 아래로 감소하기 시작한다. 따라서, 약 25,000 sccm의 본 챔버 부피에 대하여, 가장 높은 인장 응력 값은 약 20,000 sccm 내지 약 25,000 sccm의 N2 유량에서 얻어졌다. 따라서 인장 응력을 받은 재료에 대하여, N2와 같은 희석 가스의 단위 챔버 부피에 대한 유량은 약 0.8 내지 약 1이었다.
일 실시예에서, 실란과 암모니아의 결합된 체적 유량 대 질소의 유량 비는 증착된 재료에서 최적의 인장 응력을 제공하기 위하여 약 1:10 이상으로 유지된다. 예를 들어, 실란과 암모니아의 결합된 체적 유량이 75 sccm일 때, 질소의 체적 유량은 약 7500 sccm 이상이어야 하며, 보다 전형적으로는 약 10,000 내지 약 20,000 sccm이다. 설명에 의해 제한됨이 없이, 프로세스 가스의 보다 높은 질소 함량은 보다 낮은 수소 함량에 이르고, 결과적으로 증착된 재료의 보다 높은 인장 응력에 이르게 된다고 여겨진다. 프로세스 가스내의 보다 높은 양의 희석 질소는 실리콘 및 질소 플라즈마종이 실제로 가스상에 머무는 시간을 증가시켜며, 이에 의해 증착된 재료에서 실리콘-질소(Si-N) 결합을 형성할 가능성을 증가시키며, 재료에서 형성되는 Si-H 결합의 수를 감소시킨다.
가스 압력 범위
도 8은 증착된 재료의 결과적인 인장 응력 값과 굴절률에 대한 챔버내에서 프로세스 가스 압력을 증가시키는 것의 효과를 보여준다. 일반적으로, 약 4 내지 8 Torr 사이에서 증착된 재료에 유도된 인장 응력 값은 1100 MPa(선(a)) 주변에서 비교적 평편하게 유지된다. 6 Torr의 압력 레벨은 가장 높은 인장 응력을 주지만, 6 Torr 미만 및 6 Torr 초과의 압력은 보다 낮은 인장 응력을 준다. 8 Torr를 초과하는 가스압력에서, 인장 응력 값은 실질적으로 감소한다. 증가된 가스 압력은 또한 약 7 Torr의 압력까지 보다 높은 굴절률을 주며, 이후 굴절률이 감소한다. 따라서, 가스 압력은 바람직하게는 약 4 Torr 내지 약 8 Torr이다.
높은 RF 전압의 낮은 전력 레벨
플라즈마는 전극(105)에 높은 무선주파수 전압을 인가하고 제 2 전극(106)을 접지함으로써 프로세스 가스로부터 형성된다. 높은 무선주파수는 약 3 ㎒ 내지 약 60 ㎒의 범위에 있는 주파수를 말한다. 프로세스 가스로부터 플라즈마를 생성하는 것에 의한 CVD 반응의 활성화는 일반적으로 유리한데, 이는 이에 의해 열적으로 활성화된 CVD 프로세스에 비해 비교적 낮은 온도 프로세싱이 가능하기 때문이다. 기술된 예에서, 높은 무선주파수 전압이 13.56 ㎒의 주파수에서 전극(105, 109)에 인가된다.
인장 응력을 받은 실리콘 질화물 재료를 증착하기 위하여, 전극(105)에는 단파 전압만이 실질적으로 인가되었다. 약 1 ㎒ 미만의 낮은 무선주파수, 가령 300 ㎑의 주파수는 전극에 인가되지 않는데, 이는 증착 동안 전극들에 인가된 낮은 주파수 전압의 전력 레벨을 증가시키면 바람직하지 않게 낮은 인장 응력 값을 갖는 재료를 증착한다는 것이 실험적으로 판정되었기 때문이다. 예를 들어, 도 9는 상이한 전력 레벨들에서 전극(105, 109) 양단에 인가된 낮은 무선주파수 전압을 이용하여 증착된 실리콘 질화물 재료의 인장 응력값 측정치를 도시한다. 도시된 것처럼, 10 Watt 미만의 전력 레벨에서 낮은 RF 전압 생성 플라즈마로 증착된 실리콘 질화물 재료는 800 MPa 약간 아래에 있는 본질적으로 평편한 인장 응력값을 얻었다. 낮은 RF 전압의 전력 레벨을 증가시키면 보다 낮은 인장 응력 값을 갖는 막들이 증착되었다. 예를 들어, 약 15 watt의 전력 레벨에서 인가된 낮은 무선 주파수 전압을 이용하여 증착된 재료는 약 600 MPa 미만의 응력 값을 나타냈고, 40 Watt의 더욱 높은 전력 레벨에서 증착된 재료는 약 -100 Watt의 음의 압축 응력 값을 나타냈다. 따라서, 인장 응력을 받은 재료 증착을 위하여, 실질적으로 높은 RF 전압만이 전극(105, 109) 양단에 인가되었으며 낮은 RF 전압은 인가되지 않았다.
또한, 높은 RF 전압은 비교적 낮은 전력 레벨에서 인가되어야 한다고 판정되었다. 도 10A 및 10B는 증착 속도, 재료 두께 균일도, 인장 응력값, 및 굴절률에 대해, 높은 무선 주파수 전압의 전력 레벨을 증가시키는 것의 효과를 도시한다. 도 10A는 150 Watt의 전력 레벨까지의 증착 속도의 증가, 및 150 Watt의 전력 레벨까지의 균일도 퍼센트의 감소를 도시한다. 도 10B는 높은 주파수 전압 레벨을 증가시킴에 따른 인장 응력값과 굴절률의 감소를 도시한다. 챔버 전극(105, 109)에 인가된 높은 RF 전압의 전력 레벨은 증착되고 있는 재료의 인장 응력값을 감소시키는 활동적인 플라즈마 종에 의한 기판(32)의 충돌을 감소시키기 위하여 충분히 낮아야 한다고 여겨진다. 그러나, 높은 RF 전압의 전력 레벨은 너무 낮을 경우 플라즈마가 불안정하므로 너무 낮지 않아야 하며, 따라서, 전력은 안정한 플라즈마를 생성할 정도로 충분히 커야 한다. 이러한 요건에 기초하여, 인가된 높은 RF 전압의 전력 레벨은 바람직하게는 약 200 Watt 미만이며, 보다 바람직하게는 약 10 내지 약 100 Watt이다.
전술한 프로세스 조건은 1.2 GPa를 초과하는 인장 응력 값을 갖는 인장 응력을받은 실리콘 질화물 재료를 증착했으며, 이는 이전에 얻어진 100 내지 1000 MPa의 인장 응력 값보다 충분히 더 크다. 보다 높은 인장 응력 값은 초기 증착 상태의 실리콘 질화물 재료내의 보다 낮은 수소 함량에 기인하며, 이는 차례로 암모니아에 대한 실란의 선택된 체적 유량 비, 높은 희석 가스 함량, 높은 프로세싱 온도, 및 챔버 전극들에 대한 높은 무선주파수 전압의 인가의 프로세스 조건의 조합을 이용하는 것의 결과로써 발생한다고 여겨진다.
기판 지지부에 대한 부동 전위
기판을 지지하는 기판 지지부를 부동 전위에서 유지하는 것은 또한 증착된 재료의 인장 응력 값을, 특히, 높은 RF 전력 레벨의 보다 큰 값으로 향상시킨다. 예를 들어, 표 1은 기판(32) 밑의 지지부(104)에 인가된 높은 RF 전압의 높은 전력 레벨에서 얻어진 보다 높은 인장 응력 값을 보여준다. 13.56 ㎒의 높은 무선주파수와 전력 레벨은 20 Watt를 초과했다. 높은 RF 전압의 높은 전력 레벨이 일반적으로는 증착된 재료내에 낮은 인장 응력을 생성하지만, 기판 지지부(104)에 대한 부동 전위의 인가는 1.1 GPa를 초과하는 개선된 인장 응력 값을 제공했다.
기판 지지부에 대한 부동 전위를 갖는 높은 RF 전력
HF 전력 시간 간격 두께 증착 속도 균일도 RI 응력
200W 480s 15.25mm 610.33 76.3 16.789 1.8847 1.13GPa
300W 240s 15.25mm 558.99 139.7 5.46 1.8662 1.12GPa
이 버전에서, 기판 지지부(104)는 유전체 코팅을 갖는 금속 블록, 정전 척, 및 매입된 저항성 가열 부재를 구비한 금속 블록을 포함하는 기재된 구조 중 어느 하나를 가질 수 있다.
DC 바이어스 전압의 인가
DC(직류) 바이어스 전압은 가스 분배기(108) 또는 기판 지지부(104) 중 어느 하나에 인가될 수 있어서 기판(32)의 이온 충돌을 더 감소시키며, 이에 의해 증착된 재료의 인장 응력 값을 증가시킨다. DC 바이어스 전압은 하전된 플라즈마 종의 기판으로 향한 가속도를 감소하는 데 기여한다. DC 바이어스 전압을 가스 분배기(108)에 인가하기 위하여, 전력 공급기(200)는 가스 분배기의 면판(111)에 전기적으로 연결된 DC 바이어스 전압 소스를 포함한다. 일반적으로, 음의 DC 바이어스 전압이 가스 분배기(108)에 인가되어 기판(32)의 하나의 충돌을 감소시킨다. 가스 분배기(108)에 인가될 수 있는 적절한 음의 DC 바이어스 전압 레벨은 약 200 V 미만이며, 보다 바람직하게는 약 25 내지 약 100 V이다.
기판(32)의 이온 충돌을 감소시키기 위하여 기판 지지부(104)에 인가된 DC 바이어스는 일반적으로 양의 DC 바이어스 전압이다. 양의 DC 바이어스 전압은 기판(32) 쪽으로 이동하는 플라즈마 종에 인가된 순수 가속 전압을 감소시키며, 따라서, 기판(32)을 충돌하는 플라즈마 종의 운동 에너지를 감소시킨다. 지지부(104)에 인가될 수 있는 적절한 양의 DC 바이어스 전압 레벨은 약 25V 이상이며, 보다 바람직하게는 약 50 내지 100V이다.
질소 플라즈마 처리 사이클
초기 증착 상태의 실리콘 질화물 재료의 응력 값은 질소 플라즈마 처리 사이클로 증착된 실리콘 질화물 재료를 처리함으로써 더 증가될 수 있음이 추가로 발견되었다. 이러한 처리 사이클은 두 프로세스 사이클을 갖도록 증착 프로세스를 수정함으로써 수행될 수 있다. 제 1 또는 증착 프로세스 사이클에서, 실리콘-함유 가스 및 질소-함유 가스를 포함하는 제 1 성분과, 희석 질소 가스를 포함하는 제 2 성분을 포함하는 프로세스 가스가 챔버내로 도입되고 플라즈마는 챔버 전극들에 단파 전압을 인가함으로써 프로세스 가스에 의해 형성된다. 제 2 또는 질소 플라즈마 처리 사이클에서, 실리콘-함유 가스 및 질소-함유 가스를 포함하는 프로세스 가스의 제 1 성분의 흐름은 차단(shut off)되거나 실질적으로 중단된다; 반면 희석 질소 가스를 포함하는 제 2 성분의 흐름은 여전히 남겨지고, 플라즈마를 형성하기 위해 전극들에 공급된 단파 전압도 유지된다. 이러한 두 프로세스 사이클은 실리콘 질화물 재료의 증착 동안 여러 번 반복된다.
다시, 설명에 의해 제한됨이 없이, 질소 플라즈마 사이클은 증착된 실리콘 질화물내의 수소 함량을 추가로 감소시킨다고 여겨진다. 질소 플라즈마 사이클은 증착된 재료로부터 실리콘-수소 결합을 제거함으로써 증착된 실리콘 질화물 재료내의 실리콘-질소 결합의 형성을 촉진한다고 여겨진다. 그러나, 질소 플라즈마 처리는 증착된 실리콘 질화물 막의 얇은 표면 영역에만 영향을 줄 수 있으므로, 질소 처리 사이클은 질소 플라즈마 처리가 증착된 막의 전체 두께를 실질적으로 통과할 수 있게 할 만큼 충분히 얇은 기판상에 실리콘 질화물의 막만이 증착되는 짧은 증착 프로세스 사이클 이후에 형성된다. 질소 플라즈마 처리가 실리콘 질화물 막의 전체 두께의 증착 후에 행해졌다면, 증착된 재료의 얇은 표면 영역만이 적절히 처리될 것이다.
수정된 증착 프로세스는 원하는 두께를 얻기 위하여 충분한 수의 증착 사이클 이후에 이어지는 플라즈마 처리 사이클을 포함한다. 예를 들어, 각 프로세스가 제 1 증착 사이클과 제 2 질소 플라즈마 처리 사이클을 포함하는 20회 프로세스 사이클을 포함하는 증착 프로세스는, 500 Å의 두께를 갖는 인장 응력을 받은 실리콘 질화물 재료를 증착했다. 각각의 증착 사이클은 약 2 내지 약 10초, 보다 전형적으로 약 5초 동안 행해졌고; 각각의 질소 플라즈마 처리 사이클은 약 10 내지 약 30초, 보다 전형적으로 약 20초 동안 행해졌다. 결과적인 증착된 인장 응력을 받은 실리콘 질화물 재료는 500 Å의 두께를 가지며, 증착된 재료의 인장 응력 값은 질소 플라즈마 처리에 의해 1.4 GPa로 증가되었다. 이는 초기 증착 상태의 실리콘 질화물 재료의 인장 응력에 대하여 10 내지 20% 개선을 나타냈다.
온도 및 질소 플라즈마 처리를 한 인장 막 응력
온도 400℃ 430℃ 450℃ 480℃ 500℃
바셀린 (단일 재료) 1.0GPa 1.1GPa 1.2GPa 1.3GPa 1.35GPa
NPT(1) (20s 처리) 1.3GPa 1.35GPa 1.44GPa 1.44GPa 1.43GPa
NPT(2) (10s 처리) 1.3GPa 1.35GPa 1.4GPa 1.4GPa 1.43GPa
표 2는 증착 동안 증착 동안의 증가된 기판 온도를 가지며, 다수의 질소 플라즈마 처리 사이클들을 갖거나 갖지 않는, 증착된 실리콘 질화물 재료의 인장 응력에서의 개선을 보여준다. 바셀린(단일 재료) 실리콘 질화물 막은, 질소 플라즈마 처리 사이클 없이, 전술한 프로세스 조건을 이용하여 단일 증착 프로세스 사이클에서 증착되었다. 바셀린 막은, 기판 온도가 400℃에서 500℃로 증가될 때, 인장 응력에 있어서 1 GPa에서 약 1.35 GPa로의 증가를 나타냈다. NPT(질소 플라즈마 처리) 막들은 다수 증착 및 질소 플라즈마 프로세스 사이클들로 증착되었다 - 여기서 NPT(1)은 20초 질소 플라즈마 처리 사이클에 해당하며 NPT(2)은 10초 질소 플라즈마 처리 사이클에 해당한다. 양쪽의 NPT 막에 대하여, 인장 응력은, 질소 플라즈마 처리를 이용하여 바셀린 막으로부터 증가되었으며, 또한 기판 온도에 따라 증가되었다.
도 11은 상이한 질소 플라즈마 처리 프로세스 조건에 대하여, 전극(105, 109)에 인가된 높은 RF 전압의 증가하는 전력 레벨이 증착된 재료의 인장 응력 값에 미치는 효과를 도시한다. 제 1 프로세스(A)는 7초 동안의 증착 스테이지에 이어 40초의 플라즈마 처리 스테이지를 포함했고, 20 사이클 동안 반복되었다. 제 2 프로세스(B)는 5초 동안의 증착 스테이지에 이어 40초의 플라즈마 처리를 포함했고, 30 사이클 동안 반복되었다. 제 3 프로세스(C)는 4초 동안의 플라즈마 안정화 스테이지, 5초 동안의 증착, 및 40초 동안의 플라즈마 처리를 포함하며, 30 사이클 동안 반복되었다. 제 1 및 제 3 프로세스는 높은 무선 주파수가 40 Watt를 약간 넘는 전력레벨로 설정되었을 때 가장 높은 인장 응력 값을 가졌으며, 이 피크 레벨의 양쪽 측부에서는 인장 응력값이 감소하였다. 제 3 프로세스는 증가하는 전력 레벨에 대하여 0 Watt의 전력에서 1000 MPa를 약간 넘는 인장 응력 값으로부터 100 Watt의 전력에서 900 MPa로, 인장 응력 값에 있어서 꾸준히 감소했다. 따라서, 20 내지 60 Watt, 보다 바람직하게는 45 Watt의 전력 레벨이 질소 플라즈마/증착 프로세스들에 대하여 선택되었다.
도 12는 상이한 증착 프로세스 및 상이한 질소 플라즈마 처리 사이클 하에서 증착된 층들에 대하여 얻은 인장 응력값 및 굴절률을 도시한다. 상부 라인은 측정된 인장 응력 값을 나타내며, 하부 라인은 측정된 굴절률을 나타낸다. 프로세스들은 다음을 포함한다: 증착만의 프로세스; RF 전력 없는 효과, 즉 열 영향력의 효과를 보이기 위한 40초 정화를 구비한 프로세스; 20초 정화 후 20초 플라즈마 단계를 구비한 프로세스; 40초 플라즈마 단계를 구비한 프로세스; 20초 플라즈마 단계 후 20초 정화를 구비한 프로세스; 3초의 빠른 정화 후 20초의 플라즈마 단계를 구비한 프로세스; 3초 펌프 및 20초 플라즈마 단계를 구비한 프로세스; 및 3초의 빠른 정화 및 10초의 플라즈마 단계. 가장 높은 인장 응력 값은 3초 펌프, 20초 플라즈마와, 3초의 빠른 정화, 10초의 플라즈마 프로세스에서 얻어졌다. 가장 낮은 인장 응력 값은 증착만의 프로세스 및 10초 정화 프로세스에 대하여 측정되었다. 일반적으로, 얻어진 응력 값은 10초보다 긴 플라즈마 처리 지속시간 동안 최대화되고 균일해진다; 그러나 응력 값들은 펌프다운 사이클이 부가되었을 때 20초보다 긴 처리 지속시간 동안 포화되지 않는다.
도 13은 증착된 재료의 인장 응력 값에 대한 N2 플라즈마 처리의 지속시간의 효과를 도시한다. 인장 응력 값은 약 10초의 처리 지속시간이 도달될 때까지 증가되며, 그 후 인장 응력 값은 "포화"하는 것으로 보이며 더 많이 증가하지 않는다. 굴절률은 증가하는 처리 시간에 따라 약간 증가한다. 도 14는 3초 빠른 정화 및 3초 펌프를 갖는 프로세스에 대하여 인장 응력값에 대한 처리 지속 시간의 효과를 도시한다. 도 14에서 인장 응력 값은 약 20초까지의 처리 시간 동안에도 도 13의 것만큼 포화하지 않는 것으로 보인다.
높은 RF 전압에서의 펄스화된 플라즈마
보다 높은 응력 값을 갖는 응력을 받은 재료는 챔버(80)의 전극(105, 109)에 인가된 무선주파수 전압을 펄스화 함으로써 증착될 수 있다. 펄스화된 플라즈마는 또한 증착 두께 및 증착된 재료에 대한 응력 값에 보다 균일함을 제공했다. 인장 응력을 받은 막의 증착을 위하여, 높은 무선주파수 전압이 펄스화된 증착 프로세스에 대하여 사용된다. 프로세스 가스는 상술한 것처럼 실리콘-함유 가스와 질소-함유 가스를 포함한다. 예를 들어, 실리콘-함유 가스는 실란을 포함할 수 있으며, 질소-함유 가스는 암모니아를 포함할 수 있으며, 선택적으로 질소가 실리콘 질화물을 포함하는 응력을 받은 층을 증착하기 위하여 부가될 수 있다. 실리콘 질화물과 같은 특정 재료가 설명용의 예로 제공되지만, 다른 응력을 받은 재료가 펄스화된 CVD 방법에 의해 증착될 수도 있고; 따라서 본 발명의 범주는 예시적 예에 의해 제한되지 않는다는 것을 이해해야 한다.
프로세스 가스의 펄스화된 플라즈마는 챔버 내의 프로세스 영역의 경계가 되는 전극들에 걸리는 무선주파수 전압의 전압 펄스를 인가함으로써 생성된다. 전압 펄스들 각각은 듀티 사이클(duty cycle)을 가지며, 듀티 사이클이란 펄스 주기(T2)에 대한 펄스 지속시간(T1)의 비율이다. 펄스화된 파형에 있어서, 펄스 지속시간은, (a)펄스 진폭이 최초 전이 동안 최종 진폭의 특정 부분(레벨)에 도달하는 시간과 (b)펄스 진폭이 최종 전이에서 동일한 레벨로 떨어지는 시간 사이의 간격이다. 일반적으로 최종 진폭의 50% 포인트들 사이의 간격이 일반적으로 펄스 지속시간을 결정하거나 정의하기 위해 사용된다. 바람직하게는, 전압 펄스들은 직사각형 펄스이나, 이들은 또한 예를 들어 정사각형이나 사인파 펄스와 같은 다른 형태를 가질 수도 있다. 펄스화된 RF 전력은 약 100 내지 약 500 Watt의 전력 레벨에서 제공된다. 선택된 전력 레벨은 비교적 큰데, 이는 높은 전력 레벨에서는, SiH4 및 NH3가 보다 완전히 분해하여 증착된 막의 전체 수소 함량을 감소시킬 것이라 여겨지기 때문이다.
전압 펄스의 듀티 사이클은 증착된 응력을 받은 층의 응력의 유형 및 레벨을 제어하도록 선택될 수도 있다. 증착된 응력을 받은 막의 응력의 레벨을 제공하기 위해 상이한 펄스 유형, 무선주파수 레벨, 와트수, 및 T2/T1 비가 선택될 수 있다. 일반적으로, 더 높은 인장 응력 값이 보다 작은 듀티 사이클을 이용하여 얻어진다고 판정되었다. 보다 작은 듀티 사이클은 펄스 지속시간(T1)을 감소시키는 것 및/또는 펄스 주기(T2)를 증가시키는 것에 의해, 또는 이와 역으로 얻어질 수 있다. 바람직하게, 듀티 사이클은 약 60% 미만이다. 듀티 사이클 범위는 바람직하게는 약 10% 내지 약 50%이며, 보다 바람직하게는 약 20%이다. 이러한 듀티 사이클에 대하여, 펄스 주파수는 10 내지 1000 Hz 범위이다. 바람직한 일 실시예에서, 50 Hz에서의 펄스 트레인에 대하여 듀티 사이클은 20%(가령, 0.25)이며, 여기서 펄스 지속시간은 4ms(가령, 1㎲)이며, 펄스 주기는 20ms(가령, 4㎲)이다.
펄스화된 플라즈마 프로세스들에서, 약 3 ㎒ 내지 약 60 ㎒의 범위에 있는 주파수를 갖는 높은 RF 전압이 전극(105, 109) 양단에 인가되었다. 높은 RF 전압은 약 100 내지 약 1000 Watt의 전력 레벨에서 인가되었다. 적절한 프로세스 가스는 실란, 암모니아, 질소 및 선택적으로 아르곤을 본원에 기재된 유량 범위로 포함한다.
자외선 방사 노광
증착 초기 상태의 실리콘 질화물 재료의 인장 응력은 자외선 방사 또는 전자빔과 같은 적절한 에너지 빔에 대한 노광을 이용하여 증착된 재료를 처리함으로써 추가로 증가될 수 있다. 자외선 및 전자빔 노광은 증착된 재료내의 수소 함량을 추가로 감소시키는 데 사용될 수 있다고 여겨진다. 에너지 빔 노광은 CVD 챔버 자체내에서 또는 별도의 챔버에서 수행될 수 있다. 예를 들어, 증착된 응력을 받은 재료를 갖는 기판은 CVD 프로세싱 챔버 내부의 자외선 또는 전자빔 방사에 노광될 수 있다. 이러한 실시예에서, 노광 소스는 실드(shield)에 의해 또는, 프로세스 가스의 유동 후에 챔버로 노광 소스를 도입함으로써 CVD 반응으로부터 보호될 수 있다. 자외선 또는 전자빔은 응력을 받은 재료를 증착하기 위하여 CVD 반응 동안 CVD 증착 챔버내에서 인시튜 방식으로 기판에 부가될 수 있다. 이 버전에서, 증착 반응 동안의 자외선 또는 전자빔 노광은 바람직하지 않은 결합들이 형성될 때 이들을 중단시킬 것이므로, 증착된 응력을 받은 재료의 응력 값을 증가시킨다고 여겨진다.
도 2는 자외선 방사 또는 전자빔 처리에 기판을 노광하는 데 사용될 수 있는 노광 챔버(200)의 예시적인 실시예를 도시한다. 도시된 버전에서, 챔버(200)는 노광 소스(204)로부터 이격된 하강 위치와, 소스(204)에 인접하게 상승된 위치 사이에서 이동가능한 기판 지지부(104)를 포함하여 이들 사이의 간격의 조정을 가능하게 한다. 기판 지지부(104)는 챔버(200)내에서 기판(32)을 지지한다. 노광 챔버(200)로의 기판(32)의 삽입과 이로부터의 제거 동안에, 기판 지지부(104)는 로드 위치로 이동될 수 있고, 그 후, 증착된 실리콘 질화물 재료를 갖는 기판(32)의 자외선 방사 또는 전자빔에 대한 노광 동안에, 지지부(104)는 노광 레벨을 최대화하기 위해 상승된 위치로 올려진다. 챔버(200)는 기판(32)의 노광 동안에 원하는 온도로 기판(32)을 가열하기 위해 사용될 수 있는 저항성 부재와 같은 히터(206)를 더 포함한다. 가스 유입구(208)이 노광 챔버(200)로 가스를 도입하기 위해 제공되며, 가스 배출구(210)가 챔버(200)로부터 가스를 배기하기 위해 제공된다.
노광 챔버(200)는 자외선방사 또는 전자빔과 같은 적절한 에너지 빔을 제공하는 노광 소스(204)를 더 포함한다. 적절한 자외선 방사 소스는 단일 자외선 파장 또는 광대역의 자외선 파장을 방사할 수 있다. 적절한 단일 파장 자외선 소스는 172nm 또는 222nm의 단일 자외선 파장을 제공하는 엑시머 자외선 소스를 포함한다. 적절한 광대역 소스는 약 200 내지 약 400nm의 파장을 갖는 자외선 방사를 생성한다. 이러한 자외선 소스는 미국 Fusion Company 또는 미국 Nordson Company로부터 얻을 수 있다. 응력을 받은 실리콘 질화물 재료는, 전기적으로 자극될 때특정 파장들에서 방사하는 가스를 함유하는 램프들에 의해 생성되는 다른 파장을 갖는 자외선 방사에 노광될 수 있다. 예를 들어, 적절한 자외선 램프는 Xe 가스를 포함할 수 있으며, 이는 172nm의 파장을 갖는 자외선 방사를 생성한다. 다른 버전에서, 램프는 상이한 대응하는 파장들을 갖는 다른 가스들(가령, 수은 램프는 243nm의 파장에서 방사하고, 중수소는 140 nm의 파장에서 방사하며, KrCl2는 222nm의 파장에서 방사함)을 포함할 수 있다. 또한, 일 버전에서, 증착된 응력을 받은 재료에서의 응력값을 수정하기 위해 특수하게 맞춤화된 자외선 방사의 생성은 여기시에 특징적 파장의 방사를 방출할 수 있는 가스들의 혼합물을 램프로 도입함으로써 성취될 수 있다. 가스들의 상대적 농도를 변경함으로써, 방사 소스로부터의 출력의 파장 성분은 원하는 파장의 모두를 동시에 노광하기 위해 선택될 수 있으므로, 필요한 노광 시간을 최소화한다. 자외선 방사의 파장 및 강도는 증착된 실리콘 질화물 재료에서 미리 결정된 인장 응력 값을 얻기 위해 선택될 수 있다.
CVD 증착 챔버(80) 및 노광 챔버(200)는 단일 로봇 암에 의해 지원되는 멀티 챔버 프로세싱 플랫폼(미도시)상에서 함께 일체화될 수도 있다. 노광 소스(204)와 노광 챔버(200)의 지지부, 기판 지지부(104)를 포함하는 CVD 증착 챔버(80)의 부품들, 모터, 밸브들 또는 유량 제어기, 가스 공급 시스템, 트로틀 밸브, 단파 전력 공급원, 및 히터(206), 및 일체화된 프로세싱 시스템의 로봇 암은, 적절한 제어 라인에 대하여 시스템 제어기에 의해 제어될 수 있다. 시스템 제어기는 제어기의 제어하에서 적절한 모터들에 의해 이동되는 트로틀 밸브 및 기판 지지부(104)와 같은 이동가능한 기계적 어셈블리들의 위치를 결정하기 위하여 광학 센서들로부터의 피드백에 의존한다.
상기 기재된 노광 챔버(200)에서의 노광 처리를 위해서, 기재된 증착 프로세스들 중 하나 또는 당해 기술분야에서 공지된 다른 증착 프로세스들에 따른 실리콘 질화물 재료를 갖는 기판은 노광 챔버(200)로 삽입되고 하부 위치에서 기판 지지부(104)상에 배치된다. 기판 지지부(104)는 그 후 상승된 위치로 올려지며, 지지부내에 있는 선택적인 히터(206)는 전원이 켜지고, 노광 소스(204)가 활성화된다. 노광 동안에, 기판과 지지부 사이의 열 전달률을 향상시키기 위하여 헬륨과 같은 가스가 노광 챔버(200)를 통해 순환될 수 있다. 다른 가스들도 사용될 수 있다. 방사 노광의 주기 이후에, 노광 소스(204)는 비활성화되며, 기판 지지부(104)는 하강 위치로 다시 내려진다. 응력을 받고 노광된 실리콘 질화물 재료를 갖는 기판은 이후 노광 챔버(200)로부터 제거된다.
도 15는 A: 압축 막(45 sccm SiH4 / 600 sccm NH3 / 2000 sccm He / 30W HF / 30W LF / 2.5T / 480 mils / 430C); 및 B: 인장 막(75 sccm SiH4 / 1600 sccm NH3 / 5000 sccm N2 / 50W HF / 5W LF / 480 mils / 430C)을 포함하는 상이한 프로세스 조건에서 증착된 재료들의 인장 응력 값에 대한 자외선 방사 처리의 효과를 도시하는 막대그래프이다. 400℃에서 상이한 광대역 UV 처리 시간 5분 및 10분이 사용되었다. 모든 증착된 막에 대하여, 자외선 방사 노광은, 가장 낮은 인장 응력 값을 갖는 재료들, 즉 A와 B에 대해 발생하는 가장 현저한 개선으로, 인장 응력 값을 증가시켰다. A와 B는 약 -1500 MPa로부터 약 -1300 MPa 주변으로의 인장 응력의 레벨로 증가했다. 재료 C 및 D 또한 증가했다. 따라서, 자외선 처리는 증착된 재료에 대한 인장 응력 값을 증가시킬 수 있다.
자외선 방사 또는 전자빔에 대한 증착된 실리콘 질화물 재료의 노광은 증착된 재료의 수소 함량을 감소시킬 수 있고, 이에 의해 재료의 인장 응력 값을 증가시킬 수 있다고 판정되었다. 자외선 방사에 대한 노광은 원치 않는 화학적 결합의 보다 바람직한 화학적 결합으로의 대체를 가능하게 한다고 여겨진다. 예를 들어, 노광에서 전달된 UV 방사의 파장은 이러한 파장을 흡수하는 Si-H 및 N-H 결합과 같은 원치않는 수소 결합을 파괴하도록 선택될 수 있다. 나머지 실리콘 원자는 그 후 원하는 Si-N 결합을 형성하도록 이용가능한 질소 원자와의 결합을 형성한다. 예를 들어, 도 16은 초기 증착 상태(증착 초기시의 막 - 실선)와 자외선 방사에 의한 처리 이후(처리된 막 - 점선)의 응력을 받은 실리콘 질화물 재료의 푸리에 변환된 적외선 스펙트럼(FTIR)을 도시한다. FTIR 스펙트럼으로부터, 자외선 방사에 의한 처리 이후에는, N-H 신장 피크와 Si-H 신장 피크 모두의 크기가 현저히 감소되는 반면, Si-N 신장 피크의 크기는 증가함을 알 수 있다. 이는 자외선 처리 이후에는, 결과적인 실리콘 질화물 재료가 더 적은 N-H 및 Si-H 결합을 포함하고, 증착된 재료의 인장 응력을 증가시키는 데 바람직한 Si-N 결합의 증가된 수를 포함함을 입증한다.
도 17A 내지 17E는 상이한 주기의 자외선 노광 처리 시간에 따른 증착 초기 상태의 실리콘 질화물 재료의 인장 응력 값의 개선을 도시한다. 도 17A의 실리콘 질화물 재료는 60 sccm 유량의 실란; 900 sccm 유량의 암모니아; 10,000 유량의 질소; 6 Torr의 프로세스 가스 압력; 100 Watt의 전극 전력 레벨; 및 11mm(430mils)의 전극 간격과 같은 프로세스 조건하에서 증착되었다. 증착된 실리콘 질화물 막의 인장 응력은 증착 초기 상태에서 약 700 MPa인 것으로 측정되었다. x 축상의 포인트 라벨 0 내지 6은 각각, 0분(증착 초기 상태), 10분, 30분, 45분, 1시간, 2시간, 및 3시간의 상이한 자외선 처리 시간에 대응한다. 사면체(처리 1)로 라벨링된 라인의 증착 초기 상태의 실리콘 질화물 재료는 광대역 자외선 방사 소스에 노광되었고, 정사각형(처리 2)으로 라벨된 라인의 증착 초기 상태의 실리콘 질화물 재료는 172nm에서의 단일 파장 자외선 소스에 노광되었다. 광대역 자외선 방사 소스는 단일 파장 자외선 방사 소스와 비교할 때 증착된 재료에 증가된 인장 강도를 제공했음이 판정되었다.
일반적으로, 자외선 처리 시간이 증가할 때, 증착 초기 상태 막의 인장 응력 또한 700 MPa의 원래 값으로부터 약 1.6 GPa를 초과하는 값으로 증가되었다. 도 17B 및 17C의 실리콘 질화물 재료는 다음을 제외하고는 도 17A에 도시된 샘플과 동일한 조건하에서 증착되었다 -도 17B의 샘플은 60 sccm 유량의 실란; 600 sccm 유량의 암모니아; 및 150 Watt의 전극 전력 레벨; 그리고 도 17C의 샘플은 60 sccm 유량의 실란; 300 sccm 유량의 암모니아; 및 150 Watt의 전극 전력 레벨을 이용하여 증착되었다. 도 17B 및 도 17C에서, 증착 초기 상태의 재료는 광대역 자외선 방사로만 처리되었으며, 처리 시간은 또한 0분에서 3시간으로 변하지만 도시된 것처럼 8 또는 9 구획에 해당하는 상이한 시간 간격에서 변한다. 얻어진 최선의 결과가 도 17C에서 도시되며, 여기서 증착 초기 상태의 실리콘 질화물 재료는 약 세 시간의 자외선 노광 이후에 800 MPa에서 1.8 GPa로 인장 응력이 증가했으며 이는 최초의 인장 응력 값의 거의 두 배였다.
도 17D에 도시된 증착된 재료는 60 sccm 유량의 실란; 900 sccm 유량의 암모니아; 10,000 sccm 질소; 100 Watt의 전극 전력; 7 Torr의 압력; 및 11mm 간격을 이용하여 증착되었다. 라인 (a)는 약 200 내지 400nm의 UV 파장을 제공한 퓨전 H UV 광원으로 처리되었고, 라인 (b)는 약 172nm의 UV 파장을 제공한 엑시머 UV 광원으로 처리되었다. 두 처리 모두에 대하여, 약 50초의 자외선 노광 이후에 인장 응력은 (초기 증착 상태의 실리콘 질화물에 대한) 약 800 MPa로부터 1.8 및 1.4 GPa로 증가했다. 도 17E의 샘플은 60 sccm 유량의 실란; 300 sccm 유량의 암모니아; 10,000 sccm 질소; 150 Watt의 전극 전력; 6 Torr의 압력; 및 11mm 간격을 이용하여 증착되었다. 증착된 재료는 퓨전 H UV 광원으로 처리되었다. 이전처럼, 증착 초기 상태의 실리콘 질화물 재료는 약 50초의 처리 이후에 인장 응력이 약 700 MPa로부터 1.6 GPa로 증가하였다.
자외선 노광의 효과는 또한 증착 프로세스 동안 프로세스 가스에 최적 범위의 희석가스 함량을 제공함으로써 강화될 수 있음이 판정되었다. 이는 증착된 재료에 질소-수소 결합의 수를 감소시키기 위해 행해졌으며, 이는 실리콘-수소 결합보다 자외선 처리에 의해 제거하기에 일반적으로 보다 어렵다. 따라서, 이후에 자외선 노광을 받는 증착된 실리콘 질화물 재료는 희석 가스 유량이 약 5000에서 약 15,000 sccm의 범위로 감소된 약간 다른 프로세스 조건에서 증착되었다. 실란과 암모늄 체적 유량 비율과 유량은 약 1:2 내지 1:15, 보다 바람직하게는 약 1:10이었다.
전자 빔 노광
증착 초기 상태의 실리콘 질화물 재료는 또한 노광 장치(200)내의 전자 빔에 노광시킴으로써 처리될 수도 있다. 전자 빔의 적절한 소스인 노광 소스(204)는 예를 들어 증착된 재료를 가로질러 스캔되는 라인 전극 소스, 또는 그 전체 내용이 참조에 의해 본원에 포함되는 Livesay의 U.S. 특허 No.5,003,178에 기재되어 있는 대면적 전극 빔 노광 시스템 중 어느 하나를 포함할 수 있다. 전극 빔 노광은 증착된 재료의 실질적으로 전체 면적을 전극 빔 방사를 이용하여 전면 노광(flood exposing) 또는 스캐닝함으로써 수행될 수 있다. 증착된 재료는 바람직하게는 재료의 전체 폭 및 두께를 커버하기에 충분한 전자 빔 상태하에서 균일한 대면적 전자 빔 소스로부터의 전자 빔 방사를 받는다. 바람직하게는 노광은 약 4 제곱 인치 내지 약 256 제곱 인치의 면적을 커버하는 전자빔으로 수행된다.
전자 빔 노광 조건은 부가된 전체 양, 증착된 재료에 부가된 전자 빔 에너지, 및 전자 빔 전류 밀도에 의존한다. 일 버전에서, 전자 빔 노광은 약 10-5 내지 약 10-2 Torr의 진공에서, 그리고 약 100℃ 내지 약 400℃ 범위의 기판 온도로 행해진다. 노광 에너지는 약 0.1 내지 약 100 keV 범위이며, 전자 빔 전류는 일반적으로 약 1 내지 약 100 mA이다. 전자 빔 양은 약 1 내지 약 100,000μC/㎠의 범위이다. 선택된 양과 에너지는 처리될 증착된 재료의 두께에 비례할 것이다. 일반적으로, 전자 빔 노광은 약 0.5분 내지 약 10분일 것이다. 전자 빔에 의해 제공되는 전자의 에너지 량은 또한 증착된 실리콘 질화물 재료내의 미리 결정된 응력 값을 얻기 위해 선택될 수도 있다.
도 18은 A 내지 F로 라벨링된 상이한 프로세스 상태에서 증착된 재료에 대한 그리고 전자 빔 노광에 의한 처리 이전 및 이후에 대한 인장 응력 값을 보여주는 그래프이다. 이 예에서, 응력을 받은 재료를 증착하기 위해 사용된 프로세스 조건 A 내지 F는 다음과 같았다:
A: LPCVD BTBAS/ NH3/ N2/ 650C/ 300m Torr;
B: 25sccm SiH4/ 50sccm NH3/ 20000sccm N2/ 480mils/ 430C/ 6T/ 45WHF;
C: 25sccm SiH4/ 50sccm NH3/ 20000sccm N2/ 480mils/ 200C/ 6T/ 45WHF;
D: 25sccm SiH4/ 50sccm NH3/ 20000sccm N2/ 480mils/ 200C/ 6T/ 45WHF 이후에 10분 동안 400C에서 18000sccm N2/ 4.2Torr로 어닐링;
E: 50sccm SiH4/ 50sccm NH3/ 20000sccm N2/ 480mils/ 200C/ 6T/ 45WHF; 및
F: 50sccm SiH4/ 50sccm NH3/ 20000sccm N2/ 480mils/ 200C/ 6T/ 45WHF 이후에 10분 동안 400C에서 18000sccm N2/ 4.2Torr로 어닐링;
전자 빔 처리는 200 내지 1500의 양을 제공하기 위하여 4KV에서, 5mA의 전류로, 400℃의 기판 온도에서 수행되었다.
일반적으로, 인장 응력 값은 전자 빔 처리와 더불어 증가하였다. 증가는 보다 낮은 전처리 인장 응력 값을 갖는 재료에 대하여 더욱 현저했다. 예를 들어, C로 라벨링 된 증착된 재료에 대하여, 인장 응력 값은 처리 이전의 약 200 MPa로부터 전자 빔 처리 이후에 약 800 MPa로 증가했다. E로 라벨링 된 증착된 재료는 인장 응력 값이 처리 이전의 약 200 MPa로부터 전자 빔 처리 이후에 약 1200 MPa를 넘는 값으로 증가했다. 따라서, 전자 빔 처리는 증착된 재료들의 인장 응력 값을 증가시키기 위해 사용될 수 있다.
일 버전에서, 증착된 재료의 화학 기상 증착과 전자 빔 표면 처리는, 화학 기상 증착 챔버 전자 빔 조사 챔버, 및 화학 기상 증착 챔버로부터 전자 빔 조사 챔버로 기판을 이송하기 위한 로봇을 구비하는 클러스터 툴에서 수행된다. 화학 기상 챔버와 전자 빔 조사 챔버내에서의 처리와 화학 기상 증착 챔버로부터 전자 빔 조사 챔버로의 이송은 진공 상태를 유지하면서 수행된다.
Ⅱ. 압축 응력을 받은 재료
증착 프로세스 및 처리 조건은, 기판상에 압축 응력을 받은 재료를 증착하기 위해서, 또는 그 압축 응력 값을 증가시키도록 증착 동안 또는 증착 이후에 재료를 처리하기 위해서 조정될 수 있다. 설명에 제한됨이 없이, 보다 높은 압축 응력 값을 갖는 응력을 받은 실리콘 질화물 재료는 RF 충돌을 증가시켜서 증착된 재료 내의 더욱 많은 Si-N 결합을 갖고 Si-H 및 N-H 결합의 밀도를 감소시킴으로써 더 높은 막 밀도를 얻을 수 있음이 발견되었다. 보다 높은 증착 온도와 RF 전력은 증착된 막의 압축 응력 레벨을 개선하였다. 또한, 보다 높은 압축 응력 레벨은 플라즈마 종들의 보다 높은 운동 에너지 레벨에서 증착된 재료에 얻어졌다. 플라즈마 이온 및 중성자(neutrals)와 같은 에너지 플라즈마 종들의 충돌은 막 밀도를 증가시키기 때문에 증착된 재료에서 압축 응력을 발생시킨다.
인장 응력을 받은 재료들의 증착에서와 같이, 압축 응력을 받은 실리콘 질화물을 증착하기 위해 사용된 프로세스 가스 역시 전술한 실리콘-함유 가스들과 질소-함유 가스들을 포함한다. 또한 무선 주파수 유형 및 전력 레벨, 가스 유량 및 압력, 기판 온도 및 다른 이러한 프로세스와 같은 일반적인 증착 프로세스 조건은 달리 특정되지 않는 한 인장 응력을 받은 재료들의 증착에 대해 사용된 것들과 거의 동일하다.
압축 응력을 받은 실리콘 질화물 재료를 증착하기 위하여, 챔버로 도입된 프로세스 가스는 실리콘-함유 가스를 포함하는 제 1 성분과 질소-함유 가스를 포함하는 제 2 성분을 포함한다. 실리콘-함유 가스는 예를 들어, 실란, 디실란, 트리메틸시릴(TMS), 트리스(디메틸아미노)실란(TDMAS), 비스(3차-부틸아미노)실란(BTBAS), 디클로실란(DCS), 및 이들의 조합일 수 있다. 예를 들어, 적절한 실란 유량은 약 10 내지 약 200 scccm이다. 질소-함유 가스는 예를 들어, 암모니아, 질소, 및 이들의 조합일 수 있다. 적절한 암모니아 유량은 약 50 내지 약 600 sccm이다. 프로세스 가스는 또한 반응 가스 성분의 것보다 훨씬 큰 부피로 제공되는 희석 가스를 포함할 수 있다. 희석 가스는 또한 희석제로도 작용할 수 있고 적어도 부분적으로는 반응성 질소-함유 가스(가령, 유량이 약 500 sccm 내지 약 20,000 sccm인 질소)로써도 작용할 수 있다. 포함될 수 있는 다른 가스들은, 가령 약 100 내지 약 5,000 sccm의 유량의 헬륨 또는 아르곤과 같은 불활성 가스들일 수 있다. 프로세스 가스는 실리콘 산질화물 재료를 증착할 때 산소 함유 가스(가령 산소)와 같은 부가적인 가스들을 함유할 수도 있다. 달리 특정되지 않는다면, 이들 프로세스에서, 전극 전력 레벨은 일반적으로 약 100 내지 약 400 Watt에서 유지되며; 전극 간격은 약 5 mm (200mils) 내지 약 12 mm(600mils)이며; 프로세스 가스 압력은 약 1 Torr 내지 약 4 Torr이며; 기판 온도는 약 300 내지 600 ℃이다.
아르곤, 헬륨 부가
압축 응력을 받은 재료들을 증착하기 위한 한 가지 바람직한 가스 조성은, 실리콘-함유 가스를 포함하는 제 1 조성과, 아르곤 또는 헬륨과 같은 불활성 가스를 포함하는 제 2 조성을 포함한다. 보다 높은 압축 응력 값은 제 1 조성에 대한 제 2 조성의 보다 높은 체적 유량 비를 갖는 증착된 재료에서 얻어졌다. 이는 불활성 가스 성분이, 플라즈마 밀도와 이에 따른 이온 충돌을 증가시키도록 작용하고, 막의 전체 H 함량을 감소시키기 때문에 발생한다고 여겨진다. 일 바람직한 실시예에서, 프로세스 가스는 ① 실란과 같은 실리콘-함유 가스와 암모니아 및 질소와 같은 질소-함유 가스를 포함하는 제 1 성분, 및 ② 아르곤이나 헬륨을 포함하는 제 2 성분을 포함한다. 제 2 성분에 대 제 1 성분의 비는 약 1:1 이상이고, 더욱 바람직하게는 약 1:4 미만이다. 일반적으로, 프로세스 가스에 대하여 사용된 압력은 약 6 내지 10 Torr였다. 기판의 온도는 약 400 내지 550℃로 유지되었다. 전극 간격은 약 15.2mm(300 내지 600 mil)로 유지되었다.
도 19A 내지 19D는 각각 증착된 재료의, 압축 응력 값, 증착 속도, 두께 균일도 및 굴절률에 대한 아르곤 대 질소(Ar/N2)의 유량 비율의 효과를 도시한다. 이 예에서, 응력을 받은 재료를 증착하기 위해 사용된 프로세스 조건들은 표 3, 조건 4에 열거된 바와 같다. 일반적으로, Ar 대 N2의 비율을 증가시키면, (보다 높은 절대 응력 값에 의해 입증되는) 보다 높은 압축 응력 값에 이르고, 증착된 재료의 증착 속도와 두께를 감소시키며, 굴절률을 증가시킨다. 압축 응력과 두께 균일도 레벨의 감쇠는 약 1의 아르곤 대 질소의 비에서 평평해지기 시작한다. 아르곤 대 질소의 비를 1:1로부터 3:1로 증가시킴으로써, 압축 응력 값만이 약 -2.36으로부터 약 -2.38 GPa로 약간 증가했다. 따라서, 최적의 압축 응력 값은 약 1:1 이상, 더욱 바람직하게는 약 1:1 내지 약 3:1의 아르곤 대 질소의 유량 비를 갖는 증착된 재료에서 얻어짐이 판정되었다. 일반적으로, 아르곤의 유량은 약 1,000 sccm 내지 약 10,000 sccm이었고; 질소의 유량은 약 1,000 내지 약 20,000 sccm이었다. 헬륨이 거의 동일한 결과를 갖도록 동일한 체적 유량 비율로 아르곤과 대체될 수도 있다.
낮은 RF 전압을 이용한 경우의 압축 응력: SiH 4 , N 2 , NH 3 Ar
본 실시예에서, 사용된 프로세스 가스는 ① 실란과 같은 실리콘-함유 가스를 포함하는 제 1 성분, ② 질소 및 암모니아를 포함하는 제 2 성분, 및 ③ 아르곤을 포함하는 제 3 성분을 포함했다. 실란과 암모니아가 사용될 때, 암모니아에 대한 실란의 높은 체적 유량 비는, 아래의 표 3에 도시된 것처럼, 증착된 재료의 보다 높은 압축 응력 값을 제공함이 발견되었다. SiH4/NH3의 높은 체적 유량 비는 또한 증착 균일도를 향상시키는 더 나은 플라즈마 안정성을 제공했고, 보다 높은 응력 값에 기여했다. 일반적으로, 암모니아에 대한 실란의 유량 비는 약 0.2 이상이며, 더욱 바람직하게는, 0.25 내지 3이었다. 실란의 유량은 일반적으로 약 10 내지 약 100 sccm이었고; 암모니아의 유량은 약 20 내지 300 sccm이었다. 질소의 유량은 1000 sccm 이었고 아르곤은 3000 sccm이었다.
압축 응력은 프로세스 가스의 플라즈마를 발생시키기 위하여 전극에 낮은 RF 전압을 인가함으로써 증착된 재료에서 추가로 향상될 수 있고, 상기 낮은 RF 전압은 약 1 ㎒ 미만, 그리고 더욱 바람직하게는 약 100 ㎑ 내지 1 ㎒, 또는 심지어는 약 300 ㎑의 주파수를 갖는다. 낮은 RF 전압은 기판에 대한 이온 충돌을 증가시키고 고밀도 막을 얻도록 증착된 재료에 부가적인 압축 응력을 발생시켰다. 이 실시예에서, 낮은 무선 주파수 전압의 적절한 전력 레벨은 약 50 내지 약 300 Watt였다.
낮은 RF 및 높은 RF의 조합
증착 동안 또는 증착 이후에 활성 플라즈마 종에 의한 증착된 재료의 증가된 충돌은 또한 챔버 전극 양단에 인가된 높은 주파수 전압의 주파수 범위와 전력 레벨을 선택함으로써도 얻어질 수 있다. 보다 높은 압축 응력 값이 낮은 무선주파수 전력과 높은 무선 주파수 전력의 조합을 이용하여 증착된 재료에서 얻어졌음이 판정되었다. 일 예에서, 높은 압축 응력 값을 얻기 위한 최적의 낮은 무선주파수는 약 1 ㎒, 및 보다 바람직하게는 약 100 ㎑ 내지 1 ㎒, 및 심지어는 약 300 ㎑임이 발견되었다. 전술한 낮은 무선 주파수 레벨과 조합하여 사용된 최적의 높은 무선 주파수 레벨은 약 10 ㎒ 내지 약 27 ㎒였고, 더욱 바람직하게는 약 13.5 ㎒였다.
낮고 높은 무선 주파수 전력 레벨의 조합의 인가는 가장 높은 압축 응력 값을 발생시킴이 발견되었다. 추가로 향상된 압축 응력 값은 낮고 높은 RF 전압 모두의 보다 높은 전력 레벨에서 얻어졌다. 낮은 RF 전압에 대하여, 전력 레벨은 약 50 Watt 이상이며, 더욱 바람직하게는 약 100 내지 약 400 Watt이어야 한다. 높은 RF 전압에 대한 적절한 전력 레벨은 약 100 Watt 이상, 그리고 더욱 바람직하게는 약 200 내지 약 500 Watt였다.
작은 간격 갭 및 낮은 가스 압력
압축 응력을 받은 재료는 기판(32)을 충돌하는 플라즈마 종들의 운동 에너지를 현저하게 증가시키기에 충분히 작은 제 1 전극(105)과 제 2 전극(109) 사이의 간격 거리(ds)를 설정함으로써 기판(32)상에 형성될 수 있다. 예를 들어, 제 1 전극(105)이 기판 지지부(104)이며, 제 2 전극(109)이 가스 분배기(108)일 때, 두 전극(105, 109) 사이의 간격은 챔버내의 기판 지지부(104)의 높이를 조정함으로써 설정된다. 바람직하게는, 전극들의 간격 거리(ds)는 약 25mm 미만이며, 더욱 바람직하게는 약 11mm 이상이다. 전극 간격 이외에, 챔버내의 프로세스 가스의 가스 압력은 또한 챔버(200)내의 플라즈마 이온 충돌 에너지를 더욱 증가시키기 위해 보다 높은 레벨로 설정될 수도 있다. 작은 간격의 거리와 높은 가스 압력은 챔버내의 플라즈마 종의 이온 충돌 에너지를 증가시키며, 이에 의해 압축 응력을 갖는 재료들을 증착시킨다고 여겨진다. 적절한 프로세스 가스 압력은 약 5 Torr 이상이며, 더욱 바람직하게는 약 1.5 내지 약 3.5 Torr이다.
표 3은 압축 응력을 받은 재료들을 증착하기 위해 사용되는 프로세스 매개변수들의 설정을 도시한다. 프로세스 가스 조합, 유량 및 다른 변수들은 이전의 예와 동일하다. 실리콘 질화물 재료 증착 프로세스의 다양한 실시예들에 적합한 매개변수는 적절한 온도, SiH4, NH3, N2 및 Ar 유량, 높은 무선 주파수 전력 레벨, 낮은 무선 주파수 전력 레벨, 전극 간격 및 프로세스 가스 압력을 포함한다. 결과적인 증착 속도 균일도, 굴절률, 응력 값, 및 플라즈마 안정도가 또한 열거된다.
높은 압축 응력 레벨에 대하여 사용된 프로세스 매개변수 설정
프로세스 조건 1 2 3 4
온도 400℃ 400℃ 400℃ 400℃
SiH4 120 sccm 60 sccm 60 sccm 60 sccm
NH3 120 sccm 30 sccm 120 sccm 130 sccm
N2 5000 sccm 4000 sccm 1000 sccm 1000 sccm
Ar 0 sccm 0 sccm 3000 sccm 3000 sccm
HF RF 전력 0 W 100 W 175 W 200 W
LF RF 전력 150 W 150 W 150 W 150 W
간격 8mm(325 mils) 8mm 8mm 11mm(425mils)
압력 1.4T 1.2T 2T 2T
증착 속도 730 Å/분 686 Å/분 780 Å/분 860 Å/분
균일도 6.0%, 1시그마 3.3%, 1시그마 2.9%, 1시그마 1.5%, 1시그마
RI 1.95 1.95 1.94 1.94
응력 -2.0 GPa -2.2 GPa -2.4 GPa -2.3 GPa
플라즈마 안정도 안정 불안정 불안정 안정
Ⅲ. 응력을 받은 재료를 이용한 MOSFET 의 제조
일 예시적인 응용에서, 인장 또는 압축 응력을 받은 실리콘 질화물 재료가 MOSFET 구조(392) - 이는 도 20의 간략화된 단면도에 도시됨 - 의 제조시에 기판(32)상에 형성된다. 증착되고 처리된 실리콘 질화물 재료(20)의 비교적 높은 내부 응력은 트랜지스터(24)의 채널 영역(28)에 변형을 유도한다. 유도된 변형은 가령 트랜지스터(24)의 포화 전류를 증가시킴으로써, 채널 영역(28)에서의 캐리어 이동도를 개선하며, 이는 트랜지스터 성능을 향상시킨다. 실리콘 질화물 재료(20)는 또한 가령 에치 스톱 재료로써와 같이 MOSFET(24)내의 다른 이용을 가질 수 있다. 높은 응력을 받은 실리콘 질화물 재료(20)는 또한 다른 구조, 가령 바이폴라 접합 트랜지스터, 커패시터, 센서 액추에이터를 포함하나 이에 제한되지 않는 다른 트랜지스터들에 유용하다. 기판은 또한 실리콘 웨이퍼일 수 있거나, 게르마늄, 실리콘 게르마늄, 갈륨 비소, 및 이들의 조합과 같은 다른 재료들로부터 제조될 수 있다. 기판(32)은 또한 디스플레이의 제조에 사용되는 유전체, 가령 유리일 수 있다.
도 20에 도시된 트랜지스터(24)는, n 형 반도체를 형성하기 위해 ⅤA족 원소로 기판(32)을 도핑함으로써 형성된 소스 및 드레인 영역(36, 40)을 구비한 음의 채널, 또는 n-채널 MOSFET(NMOS)이다. NMOS 트랜지스터에서, 소스 및 드레인 영역(36, 40) 외부의 기판(32)은 일반적으로 p 형 반도체를 형성하기 위해 ⅢA족 원소로 도핑된다. NMOS 채널영역에 대하여, 상부를 덮는 응력을 받은 실리콘 질화물 재료는 인장 응력을 갖도록 제조된다.
다른 버전에서, MOSFET 트랜지스터(24)는, p 형 반도체를 형성하기 위해 ⅢA족 원소로 기판(32)을 도핑함으로써 형성된 소스 및 드레인 영역을 구비한 양의 채널 또는 p-채널 MOSFET(PMOS)을 포함한다. PMOS 트랜지스터에서, 트랜지스터(24)는 n 형 반도체를 포함하는 기판(32)을 포함하거나 p 형 반도체를 포함하는 기판(32)상에 형성된 n 형 반도체를 포함하는 웰 영역(미도시)을 구비할 수 있다. PMOS 채널영역들은 압축 응력을 받은 실리콘 질화물 재료로 덮인다.
도시된 버전에서, 트랜지스터(24)는 기판(32)상의 트랜지스터(24)들 또는 트랜지스터(24)의 그룹들 사이에 소자분리를 제공하는 트렌치(44)를 포함하며, 이 기법은 얕은 트렌치 소자분리(shallow trench isolation)로 공지되어 있다. 트렌치(44)는 일반적으로 에칭 프로세스에 의해 소스 및 드레인 영역(36, 40) 이전에 형성된다. 트렌치 측벽 라이너 재료(미도시)가, 가령 산화물/산질화물 대기에서 급속 열 산화를 이용하여 트렌치(44)에 형성될 수 있고, 이는 트렌치(44)(및 그 밖의 곳)상에 있는 원형의 날카로운 모서리일 수도 있다. 일 버전에서, 트렌치(44)는 인장 응력을 갖는 재료(46)로 충진될 수 있고, 이는 채널 영역(28)에 인장 응력을 제공하기 위해 사용될 수도 있다. 트렌치 재료(46)의 증착은, 높은 종횡비를 갖는 프로세스(high aspect ratio process; HARP)의 이용을 포함하며, 감압 화학기상증착(sub-atmospheric chemical vapor deposition; SACVD) 프로세스에 기초하여 O3/테트라에톡시 실란(TEOS)을 이용하는 것을 포함한다. 잉여의 트렌치 재료(46)는 예를 들어 화학 기계적 연마에 의해 제거될 수 있다.
트렌지스터는 소스 및 드레인 영역(36, 40) 사이에 있는 채널 영역(28)의 상부에 게이트 산화물 재료(48)와 게이트 전극(52)을 포함한다. 도시된 버전에서, 트랜지스터(24)는 또한 소스 및 드레인 영역(36, 40) 뿐만 아니라 게이트 전극(52)의 상부에 실리사이드 재료(56)를 포함한다. 실리사이드 재료들(56)은 하부에 놓인 소스 및 드레인 영역(36, 40)과 게이트 전극(52)과 비교해서 매우 전도성이며, 금속 콘택(54)을 통한 트랜지스터(24) 내외부로의 전기 신호의 전달을 용이하게 한다. 사용된 재료들과 형성 프로세스들에 따라서, 실리사이드 재료들(56)은 인장 응력을 포함하고 채널 영역(28)에 인장 변형을 생성할 수 있다. 도시된 트랜지스터는 또한 실리사이드 재료(56)를 형성하기 위하여 실리시데이션 동안 실리사이드 재료(56)를 분리 유지하도록 게이트 전극(52)의 대향 측벽(68)에 위치될 수 있는 스페이서(60)와 산화물-패드 재료(64)를 포함할 수 있다. 실리시데이션 동안 연속된 금속 재료(미도시)가 산화물 함유 소스와 드레인 영역(36, 40)과 게이트 전극(52) 뿐만 아니라 질화물 함유 스페이서(60) 상부에도 증착된다. 금속은 소스 및 드레인 영역(36, 40)과 게이트 전극(52)에서 하부 실리콘과 반응하여 금속-실리콘 합금 실리사이드 재료를 형성하지만, 스페이서(60) 내부의 질화물 재료들과는 덜 반응적이다. 따라서, 스페이서(60)에 의해, 하부의 반응하지 않는 금속이 에칭되어 제거되지만 실리사이드 재료(56)내의 금속 합금에는 영향을 주지 않는다.
채널 영역(28)의 길이는 게이트 산화물 재료(48)의 길이보다 짧다. 소스 영역(36) 및 드레인 영역(40)의 에지들 사이에서 측정된 채널 영역(28)의 길이는 약 90nm 미만, 예를 들어, 약 90nm 내지 약 10nm일 수 있다. 채널 영역(28)의 길이가 짧아짐에 따라, 소스 영역(36)으로부터 드레인 영역(40)으로, 또는 그 역으로 전하 캐리어가 제어할 수 없게 홉핑(hopping)하는 것을 방지하기 위하여, 헤일로(halo) 라고도 알려진 주입물(implant; 72)이 채널 영역(28)으로 카운터-도핑(counter-doping)될 수 있다.
도 20에 도시된 버전에서, 실리콘 질화물 재료(20)는 실리사이드 재료(56) 상부에 형성된다. 실리콘 질화물 재료(20)는 일반적으로 콘택-에치 스톱 재료로 기능할 뿐만 아니라 채널 영역(28)에 변형(strain)을 제공한다. 실리콘 질화물 재료(20)는 압축 응력에서 인장 응력에 이르는 응력 값을 갖도록 증착될 수 있다. 실리콘 질화물 재료(20)내의 응력의 선택은 트랜지스터(24)의 채널 영역(28)에 제공되는 응력의 유형을 선택한다.
실리콘 질화물 재료(20)의 형성 이후에, 금속 전(pre-metal) 유전 재료라고도 불리는 유전 재료(76)가 실리콘 질화물 재료(20) 상부에 증착될 수 있다. 유전 재료(76)는 예를 들면 다른 재료들 가운데 보로포스포실리케이트 글래스(borophosphosilicate glasses), 포스포실리케이트 글라스, 보로실리케이트 글라스, 및 포스포실리케이트 글라스일 수 있다. 유전 재료(76)는 SACVD와 결합하여 O3/TEOS를 포함하는 HARP를 이용하여 형성될 수 있다. 유전 재료(76)는 또한 채널 영역(28)에 인장 변형을 생성하는 인장 응력을 포함할 수도 있다.
예시적인 본 발명의 실시예가 도시되고 기재되었지만, 당업자라면 본 발명을 포함하는 다른 실시예들을 고안할 수 있을 것이고, 이 또한 본 발명의 범위 내에 있을 것이다. 예를 들어, 자외선 방사 또는 선택된 파장의 가시광선과 같은 다른 방사 처리들이 증착된 막을 처리하기 위해 사용될 수도 있다. 또한, 상이한 방사 노광들의 조합이 사용될 수도 있다. 또한, 용어 아래, 위, 하부, 상부, 위쪽, 아래쪽, 제 1 및 제 2와 다른 비교 또는 위치상의 용어들은 도면들에서 예시적인 실시예들에 관하여 기재되었으며 상호 교환 가능하다. 따라서, 첨부된 청구범위는 이에 제한되지 않아야 한다.

Claims (42)

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  4. (a) (ⅰ) 프로세스 영역에 기판을 배치하는 단계;
    (ⅱ) 상기 프로세스 영역에 실리콘-함유 가스와 질소-함유 가스를 포함하는 프로세스 가스를 도입하는 단계;
    (ⅲ) 상기 프로세스 가스의 플라즈마를 생성하는 단계; 및
    (ⅳ) 상기 프로세스 영역으로부터 상기 프로세스 가스를 배기하는 단계
    에 의해 기판상에 재료를 증착하는 단계;
    (b) 상기 증착된 재료의 응력 값을 증가시키기 위해 전자 빔의 에너지 량(dosage energy) 또는 전자 빔의 전류 중 하나 이상이 선택되도록, 상기 전자 빔에 상기 증착된 재료를 노광시키는 단계
    를 포함하는, 기판상에 응력을 받은 재료를 형성하는 방법.
  5. 제 4 항에 있어서, 상기 단계 (b)는:
    (1) 0.1 내지 100keV의 노광 에너지;
    (2) 1 내지 100mA의 전자 빔 전류; 및
    (3) 1 내지 100,000μC/㎠의 전자 빔 양(dose)
    중 하나 이상을 포함하도록 제공되는 전자 빔에 상기 증착된 재료를 노광하는 단계를 포함하는, 기판상에 응력을 받은 재료를 형성하는 방법.
  6. 제 4 항에 있어서,
    상기 단계 (b)는 상기 증착된 재료를 10-5 Torr 내지 10-2 Torr의 진공에서 0.5 내지 10분 동안 전자 빔에 노광하는 한편, 상기 기판을 100℃ 내지 400℃의 온도로 유지하는 단계를 포함하는, 기판상에 응력을 받은 재료를 형성하는 방법.
  7. 제 4 항에 있어서,
    상기 프로세스 가스는 SiH4, NH3, 및 N2를 포함하여, 실리콘 질화물을 포함하는 응력을 받은 재료가 증착되는, 기판상에 응력을 받은 재료를 형성하는 방법.
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KR1020117028554A KR101244850B1 (ko) 2004-11-16 2005-11-10 인장 응력 및 압축 응력을 받은 반도체용 재료

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020097021518A KR101244863B1 (ko) 2004-11-16 2005-11-10 인장 응력 및 압축 응력을 받은 반도체용 재료
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US (1) US20060105106A1 (ko)
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TW (1) TWI360180B (ko)
WO (1) WO2006055459A2 (ko)

Families Citing this family (137)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253125B1 (en) 2004-04-16 2007-08-07 Novellus Systems, Inc. Method to improve mechanical strength of low-k dielectric film using modulated UV exposure
US9659769B1 (en) 2004-10-22 2017-05-23 Novellus Systems, Inc. Tensile dielectric films using UV curing
US7790633B1 (en) 2004-10-26 2010-09-07 Novellus Systems, Inc. Sequential deposition/anneal film densification method
US7323391B2 (en) * 2005-01-15 2008-01-29 Applied Materials, Inc. Substrate having silicon germanium material and stressed silicon nitride layer
US7510982B1 (en) 2005-01-31 2009-03-31 Novellus Systems, Inc. Creation of porosity in low-k films by photo-disassociation of imbedded nanoparticles
TWI263265B (en) * 2005-02-13 2006-10-01 United Microelectronics Corp Method for fabricating ultra-high tensile-stressed film and strained-silicon transistors thereof
US7585704B2 (en) * 2005-04-01 2009-09-08 International Business Machines Corporation Method of producing highly strained PECVD silicon nitride thin films at low temperature
US8282768B1 (en) 2005-04-26 2012-10-09 Novellus Systems, Inc. Purging of porogen from UV cure chamber
US8454750B1 (en) 2005-04-26 2013-06-04 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8137465B1 (en) 2005-04-26 2012-03-20 Novellus Systems, Inc. Single-chamber sequential curing of semiconductor wafers
US8889233B1 (en) 2005-04-26 2014-11-18 Novellus Systems, Inc. Method for reducing stress in porous dielectric films
US8980769B1 (en) 2005-04-26 2015-03-17 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US20060263512A1 (en) * 2005-05-19 2006-11-23 Glocker David A Multi-layer coating system and method
US7566655B2 (en) * 2005-05-26 2009-07-28 Applied Materials, Inc. Integration process for fabricating stressed transistor structure
US8138104B2 (en) * 2005-05-26 2012-03-20 Applied Materials, Inc. Method to increase silicon nitride tensile stress using nitrogen plasma in-situ treatment and ex-situ UV cure
US7732342B2 (en) 2005-05-26 2010-06-08 Applied Materials, Inc. Method to increase the compressive stress of PECVD silicon nitride films
US8129290B2 (en) * 2005-05-26 2012-03-06 Applied Materials, Inc. Method to increase tensile stress of silicon nitride films using a post PECVD deposition UV cure
US7754008B2 (en) * 2005-07-19 2010-07-13 The Regents Of The University Of California Method of forming dislocation-free strained thin films
US7465680B2 (en) * 2005-09-07 2008-12-16 Applied Materials, Inc. Post deposition plasma treatment to increase tensile stress of HDP-CVD SIO2
US20070105368A1 (en) * 2005-11-07 2007-05-10 Texas Instruments Inc. Method of fabricating a microelectronic device using electron beam treatment to induce stress
US8398816B1 (en) 2006-03-28 2013-03-19 Novellus Systems, Inc. Method and apparatuses for reducing porogen accumulation from a UV-cure chamber
US7678662B2 (en) * 2005-12-13 2010-03-16 Applied Materials, Inc. Memory cell having stressed layers
US8501632B2 (en) * 2005-12-20 2013-08-06 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof
US7485515B2 (en) 2006-04-17 2009-02-03 United Microelectronics Corp. Method of manufacturing metal oxide semiconductor
DE102006019881B4 (de) * 2006-04-28 2017-04-06 Advanced Micro Devices, Inc. Technik zur Herstellung einer Siliziumnitridschicht mit hoher intrinsischer kompressiver Verspannung
KR100703986B1 (ko) * 2006-05-22 2007-04-09 삼성전자주식회사 동작 특성과 플리커 노이즈 특성이 향상된 아날로그트랜지스터를 구비하는 반도체 소자 및 그 제조 방법
US8138103B2 (en) 2006-05-31 2012-03-20 Tokyo Electron Limited Plasma CVD method, method for forming silicon nitride film and method for manufacturing semiconductor device
US20070296027A1 (en) * 2006-06-21 2007-12-27 International Business Machines Corporation Cmos devices comprising a continuous stressor layer with regions of opposite stresses, and methods of fabricating the same
US20080026517A1 (en) * 2006-07-28 2008-01-31 Grudowski Paul A Method for forming a stressor layer
JP2008047620A (ja) * 2006-08-11 2008-02-28 Mitsubishi Heavy Ind Ltd プラズマ処理方法、及び、プラズマ処理装置
US20080044967A1 (en) * 2006-08-19 2008-02-21 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system having strained transistor
US20080076227A1 (en) * 2006-09-21 2008-03-27 Texas Instruments Incorporated Method for forming a pre-metal dielectric layer using an energy beam treatment
US7465635B2 (en) * 2006-09-21 2008-12-16 Texas Instruments Incorporated Method for manufacturing a gate sidewall spacer using an energy beam treatment
US20080096331A1 (en) * 2006-10-04 2008-04-24 Neng-Kuo Chen Method for fabricating high compressive stress film and strained-silicon transistors
US8465991B2 (en) 2006-10-30 2013-06-18 Novellus Systems, Inc. Carbon containing low-k dielectric constant recovery using UV treatment
US7851232B2 (en) * 2006-10-30 2010-12-14 Novellus Systems, Inc. UV treatment for carbon-containing low-k dielectric repair in semiconductor processing
US10037905B2 (en) 2009-11-12 2018-07-31 Novellus Systems, Inc. UV and reducing treatment for K recovery and surface clean in semiconductor processing
US20100267231A1 (en) * 2006-10-30 2010-10-21 Van Schravendijk Bart Apparatus for uv damage repair of low k films prior to copper barrier deposition
US20080124855A1 (en) * 2006-11-05 2008-05-29 Johnny Widodo Modulation of Stress in ESL SiN Film through UV Curing to Enhance both PMOS and NMOS Transistor Performance
US20080113108A1 (en) * 2006-11-09 2008-05-15 Stowell Michael W System and method for control of electromagnetic radiation in pecvd discharge processes
US7576003B2 (en) * 2006-11-29 2009-08-18 International Business Machines Corporation Dual liner capping layer interconnect structure and method
US7906174B1 (en) 2006-12-07 2011-03-15 Novellus Systems, Inc. PECVD methods for producing ultra low-k dielectric films using UV treatment
US7790635B2 (en) * 2006-12-14 2010-09-07 Applied Materials, Inc. Method to increase the compressive stress of PECVD dielectric films
US7700499B2 (en) * 2007-01-19 2010-04-20 Freescale Semiconductor, Inc. Multilayer silicon nitride deposition for a semiconductor device
US20080173908A1 (en) * 2007-01-19 2008-07-24 Freescale Semiconductor, Inc. Multilayer silicon nitride deposition for a semiconductor device
JP4861204B2 (ja) * 2007-01-22 2012-01-25 株式会社東芝 半導体装置およびその製造方法
US20080182403A1 (en) * 2007-01-26 2008-07-31 Atif Noori Uv curing of pecvd-deposited sacrificial polymer films for air-gap ild
CN101595559B (zh) * 2007-01-29 2012-01-04 应用材料股份有限公司 形成镶嵌结构的方法
JP2008205280A (ja) * 2007-02-21 2008-09-04 Ulvac Japan Ltd 成膜装置、薄膜形成方法、トランジスタ製造方法
JP5186776B2 (ja) 2007-02-22 2013-04-24 富士通株式会社 半導体装置及びその製造方法
US7993700B2 (en) * 2007-03-01 2011-08-09 Applied Materials, Inc. Silicon nitride passivation for a solar cell
JP4850762B2 (ja) * 2007-03-19 2012-01-11 株式会社アルバック 成膜方法
JP2008235636A (ja) * 2007-03-22 2008-10-02 Elpida Memory Inc 半導体装置の製造方法及び半導体装置
US20080237658A1 (en) * 2007-03-26 2008-10-02 United Microelectronics Corp. Semiconductor device and method of fabricating the same
JP5310543B2 (ja) * 2007-03-27 2013-10-09 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5014857B2 (ja) * 2007-03-28 2012-08-29 株式会社アルバック 成膜装置
US7651961B2 (en) * 2007-03-30 2010-01-26 Tokyo Electron Limited Method for forming strained silicon nitride films and a device containing such films
US8178446B2 (en) * 2007-03-30 2012-05-15 Tokyo Electron Limited Strained metal nitride films and method of forming
US8242028B1 (en) 2007-04-03 2012-08-14 Novellus Systems, Inc. UV treatment of etch stop and hard mask films for selectivity and hermeticity enhancement
US7678698B2 (en) * 2007-05-04 2010-03-16 Freescale Semiconductor, Inc. Method of forming a semiconductor device with multiple tensile stressor layers
US20080293194A1 (en) * 2007-05-24 2008-11-27 Neng-Kuo Chen Method of making a P-type metal-oxide semiconductor transistor and method of making a complementary metal-oxide semiconductor transistor
US8211510B1 (en) 2007-08-31 2012-07-03 Novellus Systems, Inc. Cascaded cure approach to fabricate highly tensile silicon nitride films
US9456925B2 (en) * 2007-09-06 2016-10-04 Alcon Lensx, Inc. Photodisruptive laser treatment of the crystalline lens
US7879683B2 (en) * 2007-10-09 2011-02-01 Applied Materials, Inc. Methods and apparatus of creating airgap in dielectric layers for the reduction of RC delay
US20090093100A1 (en) * 2007-10-09 2009-04-09 Li-Qun Xia Method for forming an air gap in multilevel interconnect structure
US20090120584A1 (en) * 2007-11-08 2009-05-14 Applied Materials, Inc. Counter-balanced substrate support
US8426778B1 (en) 2007-12-10 2013-04-23 Novellus Systems, Inc. Tunable-illumination reflector optics for UV cure system
JP5309619B2 (ja) 2008-03-07 2013-10-09 ソニー株式会社 半導体装置およびその製造方法
CN101593669B (zh) * 2008-05-30 2011-07-06 中芯国际集成电路制造(北京)有限公司 等离子体处理腔室中原位紫外线处理方法及应力氮化硅膜的形成方法
US20090305515A1 (en) * 2008-06-06 2009-12-10 Dustin Ho Method and apparatus for uv curing with water vapor
US7906817B1 (en) 2008-06-06 2011-03-15 Novellus Systems, Inc. High compressive stress carbon liners for MOS devices
US9050623B1 (en) 2008-09-12 2015-06-09 Novellus Systems, Inc. Progressive UV cure
US8252653B2 (en) * 2008-10-21 2012-08-28 Applied Materials, Inc. Method of forming a non-volatile memory having a silicon nitride charge trap layer
US7964858B2 (en) * 2008-10-21 2011-06-21 Applied Materials, Inc. Ultraviolet reflector with coolant gas holes and method
US20100096569A1 (en) * 2008-10-21 2010-04-22 Applied Materials, Inc. Ultraviolet-transmitting microwave reflector comprising a micromesh screen
KR101315950B1 (ko) * 2009-06-24 2013-10-08 엘지전자 주식회사 플라즈마 증착 장치 및 이 장치를 이용한 박막 제조 방법
KR20110009762A (ko) * 2009-07-23 2011-01-31 삼성전자주식회사 트랜지스터 및 그 제조 방법
US8528224B2 (en) * 2009-11-12 2013-09-10 Novellus Systems, Inc. Systems and methods for at least partially converting films to silicon oxide and/or improving film quality using ultraviolet curing in steam and densification of films using UV curing in ammonia
US20110151677A1 (en) 2009-12-21 2011-06-23 Applied Materials, Inc. Wet oxidation process performed on a dielectric material formed from a flowable cvd process
US20110159213A1 (en) * 2009-12-30 2011-06-30 Applied Materials, Inc. Chemical vapor deposition improvements through radical-component modification
US20110210401A1 (en) * 2010-02-26 2011-09-01 Freescale Semiconductor Inc. Multilayer silicon nitride deposition for a semiconductor device
US8563095B2 (en) * 2010-03-15 2013-10-22 Applied Materials, Inc. Silicon nitride passivation layer for covering high aspect ratio features
JP5750230B2 (ja) * 2010-03-29 2015-07-15 大陽日酸株式会社 炭窒化珪素膜及び炭窒化珪素膜の成膜方法
US9257274B2 (en) 2010-04-15 2016-02-09 Lam Research Corporation Gapfill of variable aspect ratio features with a composite PEALD and PECVD method
US9997357B2 (en) 2010-04-15 2018-06-12 Lam Research Corporation Capped ALD films for doping fin-shaped channel regions of 3-D IC transistors
US9285168B2 (en) 2010-10-05 2016-03-15 Applied Materials, Inc. Module for ozone cure and post-cure moisture treatment
US8664127B2 (en) 2010-10-15 2014-03-04 Applied Materials, Inc. Two silicon-containing precursors for gapfill enhancing dielectric liner
US20120180954A1 (en) 2011-01-18 2012-07-19 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8716154B2 (en) 2011-03-04 2014-05-06 Applied Materials, Inc. Reduced pattern loading using silicon oxide multi-layers
US8455883B2 (en) * 2011-05-19 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Stressed semiconductor device and method of manufacturing
CN102637633B (zh) * 2011-06-17 2015-08-12 京东方科技集团股份有限公司 一种阵列基板制造方法及系统
US9404178B2 (en) 2011-07-15 2016-08-02 Applied Materials, Inc. Surface treatment and deposition for reduced outgassing
US20130217240A1 (en) * 2011-09-09 2013-08-22 Applied Materials, Inc. Flowable silicon-carbon-nitrogen layers for semiconductor processing
US8617989B2 (en) 2011-09-26 2013-12-31 Applied Materials, Inc. Liner property improvement
US8551891B2 (en) 2011-10-04 2013-10-08 Applied Materials, Inc. Remote plasma burn-in
CN102446840A (zh) * 2011-11-02 2012-05-09 上海华力微电子有限公司 一种增加双大马士革结构介质阻挡层薄膜击穿电压的方法
JP6130672B2 (ja) * 2012-01-18 2017-05-17 旭化成エレクトロニクス株式会社 ホール素子及びその製造方法、並びに、磁気センサー
US8586487B2 (en) * 2012-01-18 2013-11-19 Applied Materials, Inc. Low temperature plasma enhanced chemical vapor deposition of conformal silicon carbon nitride and silicon nitride films
US8889566B2 (en) 2012-09-11 2014-11-18 Applied Materials, Inc. Low cost flowable dielectric films
SG2013083654A (en) 2012-11-08 2014-06-27 Novellus Systems Inc Methods for depositing films on sensitive substrates
CN103839800A (zh) * 2012-11-20 2014-06-04 中国科学院微电子研究所 氮化硅制造方法
JP2013077828A (ja) * 2012-12-05 2013-04-25 Renesas Electronics Corp 半導体装置の製造方法
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
JP6146160B2 (ja) * 2013-06-26 2017-06-14 東京エレクトロン株式会社 成膜方法、記憶媒体及び成膜装置
CN104253049B (zh) * 2013-06-28 2018-11-06 中国科学院微电子研究所 半导体器件制造方法
EP3076423A4 (en) * 2013-11-28 2017-11-01 SPP Technologies Co., Ltd. Silicon nitride film, production method therefor, and production device therefor
TWI654336B (zh) * 2013-12-30 2019-03-21 美商蘭姆研究公司 具有脈衝式電漿曝露之電漿輔助式原子層沉積
JP6110420B2 (ja) * 2014-02-28 2017-04-05 ウォニク アイピーエス カンパニー リミテッド 窒化膜の製造方法及び窒化膜の圧縮応力の制御方法
TWI576918B (zh) * 2014-02-28 2017-04-01 圓益Ips股份有限公司 製造氮化物薄膜的方法及控制該氮化物薄膜的壓應力的方法
US9412581B2 (en) 2014-07-16 2016-08-09 Applied Materials, Inc. Low-K dielectric gapfill by flowable deposition
JP6092820B2 (ja) * 2014-07-18 2017-03-08 三井造船株式会社 成膜装置及び成膜方法
US9564312B2 (en) 2014-11-24 2017-02-07 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
CN105702575A (zh) * 2014-11-25 2016-06-22 中国科学院微电子研究所 半导体器件制造方法
KR102125508B1 (ko) * 2015-01-21 2020-06-23 주식회사 원익아이피에스 질화막의 제조방법
CN104681413A (zh) * 2015-02-25 2015-06-03 苏州工业园区纳米产业技术研究院有限公司 低应力多晶硅薄膜的制作方法
US9748093B2 (en) 2015-03-18 2017-08-29 Applied Materials, Inc. Pulsed nitride encapsulation
US10566187B2 (en) 2015-03-20 2020-02-18 Lam Research Corporation Ultrathin atomic layer deposition film accuracy thickness control
US9646818B2 (en) 2015-03-23 2017-05-09 Applied Materials, Inc. Method of forming planar carbon layer by applying plasma power to a combination of hydrocarbon precursor and hydrogen-containing precursor
CN105140422A (zh) * 2015-07-29 2015-12-09 沈阳拓荆科技有限公司 一种低温沉积氮化硅薄膜的方法
KR102125074B1 (ko) * 2015-08-31 2020-06-19 주식회사 원익아이피에스 질화막의 제조방법
US10388546B2 (en) 2015-11-16 2019-08-20 Lam Research Corporation Apparatus for UV flowable dielectric
SG11201805655VA (en) 2016-02-16 2018-07-30 Ev Group E Thallner Gmbh Method and device for bonding substrates
US9773643B1 (en) 2016-06-30 2017-09-26 Lam Research Corporation Apparatus and method for deposition and etch in gap fill
US10062563B2 (en) 2016-07-01 2018-08-28 Lam Research Corporation Selective atomic layer deposition with post-dose treatment
US9847221B1 (en) 2016-09-29 2017-12-19 Lam Research Corporation Low temperature formation of high quality silicon oxide films in semiconductor device manufacturing
JP6564802B2 (ja) * 2017-03-22 2019-08-21 株式会社Kokusai Electric 基板処理装置、半導体装置の製造方法およびプログラム
US10358717B2 (en) * 2017-04-21 2019-07-23 Lam Research Corporation Method for depositing high deposition rate, thick tetraethyl orthosilicate film with low compressive stress, high film stability and low shrinkage
CN107611144B (zh) * 2017-09-19 2019-10-11 武汉华星光电技术有限公司 一种层间绝缘层的制备方法、层间绝缘层及液晶显示面板
CN111108581A (zh) * 2017-09-21 2020-05-05 应用材料公司 高深宽比沉积
CN107895724B (zh) * 2017-11-13 2021-01-22 中国科学院微电子研究所 一种三维存储器及其制作方法
US10515796B2 (en) * 2017-11-21 2019-12-24 Applied Materials, Inc. Dry etch rate reduction of silicon nitride films
US20200058497A1 (en) * 2018-08-20 2020-02-20 Applied Materials, Inc Silicon nitride forming precursor control
US10903070B2 (en) 2018-09-28 2021-01-26 Lam Research Corporation Asymmetric wafer bow compensation by chemical vapor deposition
US10896821B2 (en) 2018-09-28 2021-01-19 Lam Research Corporation Asymmetric wafer bow compensation by physical vapor deposition
KR20230160963A (ko) * 2018-09-28 2023-11-24 램 리써치 코포레이션 비대칭 웨이퍼 보우 보상
CN109385615A (zh) * 2018-10-31 2019-02-26 德淮半导体有限公司 沉积设备及其沉积方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5970384A (en) * 1994-08-11 1999-10-19 Semiconductor Energy Laboratory Co., Ltd. Methods of heat treating silicon oxide films by irradiating ultra-violet light

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1696625C3 (de) * 1966-10-07 1979-03-08 Syumpei, Yamazaki Verfahren zum Erzeugen einer Nitridschutzschicht auf einem Halbleiterkörper
US4549064A (en) * 1983-04-05 1985-10-22 Fairchild Camera & Instrument Corp. Laser treatment of silicon nitride
US4624736A (en) * 1984-07-24 1986-11-25 The United States Of America As Represented By The United States Department Of Energy Laser/plasma chemical processing of substrates
US4854263B1 (en) * 1987-08-14 1997-06-17 Applied Materials Inc Inlet manifold and methods for increasing gas dissociation and for PECVD of dielectric films
JPH01176067A (ja) * 1987-12-29 1989-07-12 Hoya Corp 窒化シリコン膜の成膜方法
JP2794708B2 (ja) * 1988-03-31 1998-09-10 ソニー株式会社 半導体装置の蓄積電荷低減方法
DE4029270C1 (ko) * 1990-09-14 1992-04-09 Balzers Ag, Balzers, Li
JPH05102137A (ja) * 1991-10-08 1993-04-23 Sharp Corp 窒化シリコンパツシベーシヨン膜形成方法
US5308946A (en) * 1992-02-06 1994-05-03 Mohr Glenn R Induction heating apparatus and method for heating metal strips and slabs
JP3307937B2 (ja) * 1992-12-11 2002-07-29 ヘラオイス・ノーブルライト・ゲーエムベーハー 半導体層及び絶縁層製造法
JP2875945B2 (ja) * 1993-01-28 1999-03-31 アプライド マテリアルズ インコーポレイテッド Cvdにより大面積のガラス基板上に高堆積速度でシリコン窒化薄膜を堆積する方法
US5698469A (en) * 1994-09-26 1997-12-16 Endgate Corporation Method of making a hybrid circuit with a chip having active devices with extra-chip interconnections
JP3632256B2 (ja) * 1994-09-30 2005-03-23 株式会社デンソー 窒化シリコン膜を有する半導体装置の製造方法
JPH08203894A (ja) * 1995-01-30 1996-08-09 Sony Corp 半導体装置の製造方法
JP3862305B2 (ja) * 1995-10-23 2006-12-27 松下電器産業株式会社 不純物の導入方法及びその装置、並びに半導体装置の製造方法
KR980011954A (ko) * 1996-07-09 1998-04-30 반도체 웨이퍼상에 필름을 구성하기 위한 챔버
US6170428B1 (en) * 1996-07-15 2001-01-09 Applied Materials, Inc. Symmetric tunable inductively coupled HDP-CVD reactor
US6039834A (en) * 1997-03-05 2000-03-21 Applied Materials, Inc. Apparatus and methods for upgraded substrate processing system with microwave plasma source
US6125859A (en) * 1997-03-05 2000-10-03 Applied Materials, Inc. Method for improved cleaning of substrate processing systems
US6284633B1 (en) * 1997-11-24 2001-09-04 Motorola Inc. Method for forming a tensile plasma enhanced nitride capping layer over a gate electrode
US6098568A (en) * 1997-12-01 2000-08-08 Applied Materials, Inc. Mixed frequency CVD apparatus
US6041734A (en) * 1997-12-01 2000-03-28 Applied Materials, Inc. Use of an asymmetric waveform to control ion bombardment during substrate processing
US6060400A (en) * 1998-03-26 2000-05-09 The Research Foundation Of State University Of New York Highly selective chemical dry etching of silicon nitride over silicon and silicon dioxide
US5985771A (en) * 1998-04-07 1999-11-16 Micron Technology, Inc. Semiconductor wafer assemblies comprising silicon nitride, methods of forming silicon nitride, and methods of reducing stress on semiconductive wafers
JP4364438B2 (ja) * 1998-07-10 2009-11-18 アプライド マテリアルズ インコーポレイテッド 高膜品質で水素含有量の低い窒化ケイ素を堆積するプラズマプロセス
US6148832A (en) * 1998-09-02 2000-11-21 Advanced Micro Devices, Inc. Method and apparatus for in-situ cleaning of polysilicon-coated quartz furnaces
US6140255A (en) * 1998-12-15 2000-10-31 Advanced Micro Devices, Inc. Method for depositing silicon nitride using low temperatures
KR100310103B1 (ko) * 1999-01-05 2001-10-17 윤종용 반도체 장치의 제조 방법
US6204201B1 (en) * 1999-06-11 2001-03-20 Electron Vision Corporation Method of processing films prior to chemical vapor deposition using electron beam processing
US6271146B1 (en) * 1999-09-30 2001-08-07 Electron Vision Corporation Electron beam treatment of fluorinated silicate glass
US6248633B1 (en) * 1999-10-25 2001-06-19 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory
US6344419B1 (en) * 1999-12-03 2002-02-05 Applied Materials, Inc. Pulsed-mode RF bias for sidewall coverage improvement
US6372291B1 (en) * 1999-12-23 2002-04-16 Applied Materials, Inc. In situ deposition and integration of silicon nitride in a high density plasma reactor
US6358670B1 (en) * 1999-12-28 2002-03-19 Electron Vision Corporation Enhancement of photoresist plasma etch resistance via electron beam surface cure
US6582777B1 (en) * 2000-02-17 2003-06-24 Applied Materials Inc. Electron beam modification of CVD deposited low dielectric constant materials
US6368931B1 (en) * 2000-03-27 2002-04-09 Intel Corporation Thin tensile layers in shallow trench isolation and method of making same
US6566278B1 (en) * 2000-08-24 2003-05-20 Applied Materials Inc. Method for densification of CVD carbon-doped silicon oxide films through UV irradiation
FR2814279B1 (fr) * 2000-09-15 2003-02-28 Alstom Substrat pour circuit electronique et module electronique utilisant un tel substrat
JP3572268B2 (ja) * 2001-04-03 2004-09-29 三菱重工業株式会社 半導体装置の作製方法
US6756318B2 (en) * 2001-09-10 2004-06-29 Tegal Corporation Nanolayer thick film processing system and method
US7008484B2 (en) * 2002-05-06 2006-03-07 Applied Materials Inc. Method and apparatus for deposition of low dielectric constant materials
US20040101632A1 (en) * 2002-11-22 2004-05-27 Applied Materials, Inc. Method for curing low dielectric constant film by electron beam
US20030215570A1 (en) * 2002-05-16 2003-11-20 Applied Materials, Inc. Deposition of silicon nitride
TWI288443B (en) * 2002-05-17 2007-10-11 Semiconductor Energy Lab SiN film, semiconductor device, and the manufacturing method thereof
US6905940B2 (en) * 2002-09-19 2005-06-14 Applied Materials, Inc. Method using TEOS ramp-up during TEOS/ozone CVD for improved gap-fill
US7172792B2 (en) * 2002-12-20 2007-02-06 Applied Materials, Inc. Method for forming a high quality low temperature silicon nitride film
US7132369B2 (en) * 2002-12-31 2006-11-07 Applied Materials, Inc. Method of forming a low-K dual damascene interconnect structure
US6897163B2 (en) * 2003-01-31 2005-05-24 Applied Materials, Inc. Method for depositing a low dielectric constant film
US6942813B2 (en) * 2003-03-05 2005-09-13 Applied Materials, Inc. Method of etching magnetic and ferroelectric materials using a pulsed bias source
JP2005079141A (ja) * 2003-08-28 2005-03-24 Asm Japan Kk プラズマcvd装置
US20050156208A1 (en) * 2003-09-30 2005-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Device having multiple silicide types and a method for its fabrication
US7053400B2 (en) * 2004-05-05 2006-05-30 Advanced Micro Devices, Inc. Semiconductor device based on Si-Ge with high stress liner for enhanced channel carrier mobility
US7041543B1 (en) * 2004-08-20 2006-05-09 Novellus Systems, Inc. Strained transistor architecture and method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5970384A (en) * 1994-08-11 1999-10-19 Semiconductor Energy Laboratory Co., Ltd. Methods of heat treating silicon oxide films by irradiating ultra-violet light

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