KR100948899B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100948899B1
KR100948899B1 KR1020030075787A KR20030075787A KR100948899B1 KR 100948899 B1 KR100948899 B1 KR 100948899B1 KR 1020030075787 A KR1020030075787 A KR 1020030075787A KR 20030075787 A KR20030075787 A KR 20030075787A KR 100948899 B1 KR100948899 B1 KR 100948899B1
Authority
KR
South Korea
Prior art keywords
film
layer
capacitor
ferroelectric
orientation
Prior art date
Application number
KR1020030075787A
Other languages
English (en)
Other versions
KR20040038775A (ko
Inventor
다카마츠도모히로
와타나베준이치
나카무라고
왕웬쉥
사토나오유키
도테아키
노무라겐지
호리이요시마사
구라사와마사키
다카이가즈아키
Original Assignee
후지쯔 마이크로일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 마이크로일렉트로닉스 가부시키가이샤 filed Critical 후지쯔 마이크로일렉트로닉스 가부시키가이샤
Publication of KR20040038775A publication Critical patent/KR20040038775A/ko
Application granted granted Critical
Publication of KR100948899B1 publication Critical patent/KR100948899B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31691—Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Optics & Photonics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 강유전체 커패시터를 갖는 반도체 장치에 관한 것으로, 강유전체 커패시터의 특성을 종래에 비하여 더욱 향상시키는 것을 목적으로 한다.
표면 거칠기가 0.79 ㎚ 이하의 밀착층(12)상에 형성되고 또한 기판(1) 상면의 수직 방향으로부터 2.3°이하로 기울어진 (111) 배향 방위를 갖는 커패시터 하부 전극(13a)과, (111) 배향 방위가 기판(1) 상면의 수직 방향으로부터 3.5°이하로 기울어져 있는 구조의 강유전체층(14a)과, 커패시터 상부 전극(15a)을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF A SEMICONDUCTOR DEVICE}
도 1의 (a) 및 (b)는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시한 단면도(그 1).
도 2의 (a) 및 (b)는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시한 단면도(그 2).
도 3의 (a) 및 (b)는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시한 단면도(그 3).
도 4는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시한 단면도(그 4).
도 5는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시한 단면도(그 5).
도 6은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시한 단면도(그 6).
도 7은 백금(Pt) 하부 전극의 (111) 배향 강도 피크의 밀착층 의존성을 도시한 측정도.
도 8은 밀착층의 표면 거칠기의 차이의 비교를 도시한 도면.
도 9는 밀착층의 표면 거칠기와, 밀착층상에 형성되는 Pt막의 (111) 배향 방위와의 관계를 도시한 도면.
도 10은 PZT 강유전체막의 (111) 배향 강도 피크의 밀착층 의존성을 도시한 측정도.
도 11은 밀착층의 표면 거칠기와, 밀착층상에 Pt막을 통해 형성되는 PZT막의 (111) 배향 방위와의 관계를 도시한 도면.
도 12는 입사 X선 에너지에 대해서, Ir이 도핑된 PZT를 갖는 커패시터의 Pt 하부 전극의 (111) 배향 적분 강도와 Ir이 도핑되지 않은 PZT를 갖는 커패시터의 Pt 하부 전극의 (111) 배향 적분 강도와의 비를 도시한 도면.
도 13은 Ir이 도핑된 PZT와 Ir이 도핑되지 않은 PZT의 (111) 배향 적분 강도비와 입사 X선 에너지와의 관계를 도시한 도면.
도 14는 본 발명의 제1 실시 형태에 따른 ABO3 구조 재료의 결정 격자를 도시한 도면.
도 15는 Ir이 도핑된 PZT를 갖는 커패시터의 Qsw와, Ir이 도핑되지 않은 PZT를 갖는 커패시터의 Qsw의 측정도.
도 16은 본 발명의 제1 실시 형태에 따른 커패시터의 전압-잔류 분극 전하 특성을 도시한 도면.
도 17은 Ir이 도핑된 PZT를 갖는 커패시터와, Ir이 도핑되지 않은 PZT를 갖는 커패시터의 불량 비트수의 관계를 도시한 도면.
도 18은 PZT 배향 방위의 어긋남과 불량 비트수의 관계를 도시한 도면.
도 19는 PZT 배향 방위의 어긋남과 양품률의 관계를 도시한 도면.
도 20은 1T1C 방식 커패시터에서의 230℃ 베이크 후의 양품률을 도시한 도면.
도 21은 본 발명의 제2 실시 형태에 따른 반도체 장치에 이용되는 밀착층이 이리듐(Ir)막의 (111) 배향에 어떠한 영향을 부여하는지를 종래 구조와의 비교에 있어서 비교한 Ir (111) X선 회절 강도의 비교도.
도 22는 종래 방법으로 성막한 PZT를 이용한 커패시터와 본 발명의 제2 실시 형태의 성막법으로 형성한 PZT를 이용한 커패시터의 임프린트 특성을 도시한 도면.
도 23의 (a)는 불량 비트가 발생하는 커패시터의 단면도, 도 23의 (b)는 PZT 결정의 전자 회절상을 도시한 도면.
도 24는 불량 비트가 발생하지 않는 커패시터의 단면도.
도 25의 (a) 및 (b)는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 공정을 도시한 단면도(그 1).
도 26의 (a) 및 (b)는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 공정을 도시한 단면도(그 2).
도 27의 (a) 및 (b)는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 공정을 도시한 단면도(그 3).
도 28의 (a) 및 (b)는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 공정을 도시한 단면도(그 4).
도 29의 (a) 및 (b)는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 공정을 도시한 단면도(그 5).
도 30은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 공정을 도시한 단면도(그 6).
도 31의 (a) 및 (b)는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 공정을 도시한 단면도(그 1).
도 32의 (a) 및 (b)는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 공정을 도시한 단면도(그 2).
도 33의 (a) 및 (b)는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 공정을 도시한 단면도(그 3).
도 34의 (a) 및 (b)는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 공정을 도시한 단면도(그 4).
도 35는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 공정을 도시한 단면도(그 5).
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판
2 : 소자 분리 절연막
3a : p웰
3b : n웰
4 : 게이트 절연막
5a∼5c : 게이트 전극
6 : 측벽 절연막
7a, 7b : n형 불순물 확산 영역
8a, 8b : p형 불순물 확산 영역
11 : 층간 절연막
12 : Ti막
12a : TiOx막
13 : 제1 도전막
13a : 커패시터 하부 전극
14 : 강유전체막
14a : 커패시터 유전체막
15 : 제2 도전막
15a : 커패시터 상부 전극
16 : 커패시터 보호 절연막
17 : 층간 절연막
17a∼17e : 컨택트 홀
18a∼18e : 도전성 플러그
19 : 산화 방지 절연막
19a : 컨택트 홀
20a∼20d : 알루미늄 배선
20e : 도전 패드
51 : 실리콘 기판
52 : 소자 분리 절연층
53 : 게이트 절연막
54a, 54b : 게이트 전극
55a∼55c : 불순물 확산 영역
57 : 커버 절연막
58a∼58c : 컨택트 홀
60a∼60c : 도전성 플러그
61 : 절연성 밀착층
62, 62a : 산소 베리어 메탈층
63 : 산화 방지 절연막
64 : 절연성 밀착층
65, 65b : 제1 도전층
66 : 강유전체층
67 : 제2 도전층
69 : 커패시터 보호층
70 : 층간 절연막
65a : 하부 전극
66a : 유전체층
67a : 상부 전극
Q, Q1, Q2 : 커패시터
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 강유전체 커패시터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
전원을 끄더라도 정보를 기억할 수 있는 비휘발성 메모리로서, 플래시 메모리나 강유전체 메모리(FeRAM)가 알려져 있다.
플래시 메모리는 절연 게이트형 전계 효과 트랜지스터(IGFET)의 게이트 절연막중에 매립한 플로팅 게이트를 가지며, 기억 정보를 나타내는 전하를 플로팅 게이트에 축적함으로써 정보를 기억한다. 정보의 기록, 소거에는 게이트 절연막을 통과하는 터널 전류를 흘릴 필요가 있고, 비교적 높은 전압을 필요로 한다.
FeRAM은 강유전체의 히스테리시스 특성을 이용하여 정보를 기억하는 강유전체 커패시터를 갖는다. 강유전체 커패시터에 있어서 상부 전극과 하부 전극 사이에 형성되는 강유전체막은 상부 전극 및 하부 전극 사이에 인가하는 전압에 따라 분극을 일으키고, 인가 전압을 제거하여도 분극을 유지하는 자발 분극을 갖는다.
인가 전압의 극성을 반전하면, 자발 분극의 극성도 반전한다. 이 자발 분극 의 극성, 크기를 검출하면 정보를 판독할 수 있다. FeRAM은 플래시 메모리에 비하여 저 전압으로 동작하고, 전력 절약화로 고속의 기록이 가능하다고 하는 이점이 있다.
FeRAM의 메모리 셀에 사용되는 커패시터의 구조는 하기의 특허 문헌 1∼3에 기재되어 있는 바와 같이, 강유전체막으로서 예컨대 PZT막을 이용하는 동시에, 강유전체막을 하부 전극과 상부 전극에 의해 개재시킨 구조를 가지고 있다. 하부 전극으로서 예컨대 백금막이 이용되고, 또한, 상부 전극으로서 예컨대 백금막, 산화이리듐막 등이 이용되고 있다.
특허 문헌 1에서는, CMOS 집적 회로 웨이퍼를 덮고 있는 열 산화막 위에, 산화된 티탄 점착층이 형성되고, 티탄 점착층 위에 백금 하부 전극층, PZT 강유전체막, 이리듐 상부 전극층이 차례로 형성되어 있다.
특허 문헌 2에서는, 실리콘 웨이퍼 위에 Si3N4 표면층, Al2O3 중간층, 백금층, PZT 강유전체층이 차례로 형성되는 것이 기재되어 있다. 이것에 따르면, 티탄을 함유하는 재료를 중간층으로서 이용하는 경우에 비하여 균일한 층 구조체를 갖는 PZT 강유전체층이 형성되는 것으로 되어 있다. 이 경우의 Al2O3 중간층은 100∼300℃의 온도로 스퍼터링법에 의해 형성되어 있다.
특허 문헌 3에는 절연막상에 제1 수소 베리어막, Pt 하부 전극막, PZT막, Pt 상부 전극막, 제2 수소 베리어막을 차례로 형성하여 구성되는 강유전체 커패시터가 형성되고, 이에 따라 강유전체 커패시터의 특성 열화를 억제하는 것이 기재되어 있 다. 수소 베리어막으로서, 알루미늄산화물(Al2O3), AlxOy, AlN, WN, SrRuO3, IrOx, RuOx, ReOx, OsOx, MgOx, ZrOx 등의 금속 산화물에서 적어도 1종 선택되는 것이 기재되어 있다.
[특허 문헌 1]
미국 특허 출원 공개 제2002/0074601호 명세서
[특허 문헌 2]
국제 공개 제98/05062호 팜플렛
[특허 문헌 3]
특허 공개 제2001-36026호 공보
그런데, 상기한 특허 문헌 1∼3에는 티탄 함유 재료막 혹은 금속 산화물로 이루어진 하지막(下地膜)을 하부 전극 밑에 형성하는 것이 기재되어 있지만, 강유전체 커패시터 특성을 충분히 향상시킬 수 없거나, 동일 칩 내에서의 메모리 셀의 성능의 불균일을 충분히 억제할 수 없다.
본 발명의 목적은 강유전체 커패시터의 특성을 종래에 비하여 더욱 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 일 관점에 따르면, 반도체 기판의 위쪽에 형성된 절연막과, 상기 절연막 위에 형성된 밀착층과, 상기 밀착층 위에 형성된 커패시터 하부 전극과, 상 기 커패시터 하부 전극 위에 형성된 강유전체층과, 상기 강유전체층 위에 형성된 커패시터 상부 전극을 가지고 있고,
상기 강유전체층이, A 사이트와 B 사이트 중 적어도 한쪽에 Ir을 함유하는 ABO3형 페로브스카이트(perovskite) 구조(A=Bi, Pb, Ba, Sr, Ca, Na, K, 희토류 원소 중 어느 하나, B=Ti, Zr, Nb, Ta, W, Mn, Fe, Co, Cr 중 어느 하나)를 갖거나,
상기 밀착층의 표면 거칠기(roughness)가 0.79 ㎚ 이하로서 또한 상기 커패시터 하부 전극이 상기 반도체 기판 상면의 수직 방향으로부터 2.3°이하로 기울어져 있거나,
상기 강유전체층이, 상기 반도체 기판 상면의 수직 방향으로부터 3.5°이하로 기울어진 (111) 배향 방위를 갖는 ABO3 페로브스카이트 구조를 가지고 있는 것 중 어느 하나인 반도체 장치가 제공된다.
또한, 본 발명의 다른 관점에 따르면, 반도체 기판의 위쪽에 절연막을 형성하는 공정과, 밀착층을 상기 절연막 위에 형성하는 공정과, 제1 도전막을 상기 밀착층 위에 형성하는 공정과, 상기 제1 도전막 위에 강유전체층을 형성하는 공정과, 상기 강유전체층 위에 상기 제2 도전막을 형성하는 공정과, 상기 제2 도전막을 패터닝하여 커패시터 상부 전극을 형성하는 공정과, 상기 강유전체층을 패터닝함으로써 적어도 상기 상부 전극 밑에 남기는 공정과, 상기 제1 도전막을 패터닝함으로써, 상기 상부 전극의 아래쪽에 커패시터 하부 전극을 형성하는 공정을 가지고 있고,
상기 밀착층의 표면 거칠기를 0.79 ㎚ 이하로 형성하고 또한 상기 제1 도전막의 (111) 배향 방위를 상기 반도체 기판 상면의 수직 방향으로부터 2.3°이하로 기울려서 형성하거나,
상기 강유전체층을, A 사이트와 B 사이트 중 적어도 한쪽에 Ir을 함유하는 ABO3형 페로브스카이트 구조(A=Bi, Pb, Ba, Sr, Ca, Na, K, 희토류 원소 중 어느 하나, B=Ti, Zr, Nb, Ta, W, Mn, Fe, Co, Cr 중 어느 하나)로 형성하거나,
상기 밀착층의 표면 거칠기를 0.79 ㎚ 이하로 형성하고, 상기 제1 도전막을 이리듐 또는 이리듐 함유 재료로 형성하며, 상기 강유전체층을 MOCVD법에 의해 형성하여 (111) 배향을 갖는 그레인(grain)을 90% 이상 함유시키는 것 중 어느 하나인 반도체 장치의 제조 방법이 제공된다.
본 발명에 따르면, A 사이트와 B 사이트 중 적어도 한쪽에 Ir을 함유하는 ABO3형 페로브스카이트 구조의 강유전체층을 포함하는 커패시터를 가지고 있기 때문에, 이 커패시터의 잔류 분극 특성은 Ir을 함유하지 않는 ABO3형 페로브스카이트 구조의 강유전체층을 갖는 커패시터의 잔류 분극 특성에 비하여 커진다.
또한, 표면 거칠기가 0.79 ㎚ 이하의 밀착층 위에 (111) 배향 방향이 기판면의 수직 방향에 대하여 2.3°이하로 기울어져 있는 커패시터 하부 전극을 형성하고 있기 때문에, 커패시터 하부 전극 위에 형성되는 강유전체층의 (111) 배향 방향이 양호해진다.
또한, 커패시터에 있어서 하부 전극상에 형성되는 강유전체층의 (111) 배향 방향을 기판면의 수직 방향에 대하여 3.5°이하로 기울였기 때문에, 그와 같은 커패시터를 갖는 FeRAM은 불량 비트수가 종래보다도 적어진다.
또한, 표면 거칠기가 0.79 ㎚ 이하의 밀착층 위에 이리듐 또는 이리듐 함유 재료로 이루어진 하부 전극을 형성하고, 그 위에 MOCVD법에 의해 강유전체층을 형성하면, (111) 배향을 갖는 그레인을 90% 이상 함유하는 강유전체층의 형성이 가능해진다. 이 경우, 강유전체층의 성장 온도(기판 온도)를 600∼650℃로 설정하는 것이 바람직하다.
또한, 커패시터가 스택형인 경우에는 그 범위의 성장 온도에 의해 강유전체층을 형성하면 커패시터 바로 아래의 도전성 플러그가 산화될 우려가 있다. 이 경우에는 도전성 플러그를 산소 베리어 메탈층에 의해 덮는 구조를 이용함으로써 도전성 플러그의 산화가 방지된다.
이하에, 본 발명의 실시 형태를 도면에 기초하여 설명한다.
(제1 실시 형태)
도 1 내지 도 7은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 형성 공정을 도시한 단면도이다.
우선, 도 1의 (a)에 도시된 단면 구조를 형성할 때까지의 공정을 설명한다.
도 1의 (a)에 있어서, p형 실리콘(반도체) 기판(1)의 표면에는 LOCOS(Local Oxidation of Silicon)법에 의해 소자 분리 절연막(2)이 형성된다. 또한, 소자 분리 절연막(2)으로서, STI(Shallow Trench Isolation) 구조를 이용하여도 좋다.
소자 분리 절연막(2)을 형성한 후에, 실리콘 기판(1)의 메모리 셀 영역 A와 주변 회로 영역 B에 있어서의 소정의 활성 영역(트랜지스터 형성 영역)에 p형 불순물과 n형 불순물을 선택하여 도입함으로써, 메모리 셀 영역 A의 활성 영역에 p웰(3a)을 형성하고, 주변 회로 영역 B의 활성 영역에 n웰(3b)을 형성한다.
또한, 도 1 내지 도 7에 있어서, p웰(3a)의 일부는 생략하여 도시되어 있다. 또한, 주변 회로 영역 B에는 CMOS를 형성하기 위해서 p웰(도시되지 않음)도 형성된다.
그 후, 실리콘 기판(1)의 표면을 열 산화하여 p웰(3a)과 n웰(3b)의 각 표면상에서 게이트 절연막(4)으로서 사용되는 실리콘 산화막을 형성한다.
다음에, 소자 분리 절연막(2) 및 게이트 절연막(4) 위에 다결정 또는 비정질의 실리콘막과 텅스텐실리사이드막을 차례로 형성한다. 그리고, 실리콘막 및 텅스텐실리사이드막을 포토리소그래피법에 의해 소정의 형상으로 패터닝하고, p웰(3a) 위에 게이트 전극(5a, 5b)을 형성하며, n웰(3b) 위에 게이트 전극(5c)을 형성한다. 또한, p웰(3a)상의 한쪽 게이트 전극(5b)은 일부가 생략하여 도시되어 있다.
메모리 셀 영역 A에서는, p웰(3a)상에는 2개의 게이트 전극(5a, 5b)이 거의 평행하게 간격을 두고 형성되고, 이들 게이트 전극(5a, 5b)은 소자 분리 절연막(2) 위로 연장되어 워드선이 된다.
다음에, 메모리 셀 영역 A의 하나의 p웰(3a) 중, 게이트 전극(5a, 5b)의 양측에 n형 불순물을 이온 주입하여, n채널 MOS 트랜지스터(T1, T2)의 소스/드레인이 되는 제1 및 제2의 n형 불순물 확산 영역(7a, 7b) 및 제3의 n형 불순물 확산 영역(도시되지 않음)을 형성한다. p웰(3a)의 중앙에 위치하는 제2의 n형 불순물 확산 영역(7b)은 후술하는 비트선에 전기적으로 접속되고, 또한, p웰(3a)의 양측에 위치하는 제1의 n형 불순물 확산 영역(7a)과 제3의 n형 불순물 확산 영역은 후술하는 강유전체 커패시터에 전기적으로 접속된다.
계속해서, 주변 회로 영역 B의 n웰(3b) 중, 게이트 전극(5c)의 양측에 p형 불순물을 이온 주입하여, p채널 MOS 트랜지스터(T3)의 소스/드레인이 되는 제1 및 제2의 p형 불순물 확산 영역(8a, 8b)을 형성한다.
그 후에, 실리콘 기판(1), 소자 분리 절연막(2) 및 게이트 전극(5a, 5b, 5c) 위에 절연막을 형성한다. 그리고, 절연막을 에치 백(etch back)함으로써, 게이트 전극(5a∼5c)의 양측 부분에 측벽 절연막(6)으로서 남긴다. 그 절연막으로서, 예컨대 CVD법에 의해 형성되는 산화실리콘(SiO2)을 사용한다.
또한, p웰(3a)상의 게이트 전극(5a, 5b) 및 측벽 절연막(6)을 마스크로 하여, 제1 및 제2의 n형 불순물 확산 영역(7a, 7b) 및 제3의 n형 불순물 확산 영역에 n형 불순물을 이온 주입함으로써 n형 불순물 확산 영역을 LDD 구조로 한다. 또한, n웰(3b)상의 게이트 전극(5c) 및 측벽 절연막(6)을 마스크로 하여 p형 불순물 확산 영역(8a, 8b)에 p형 불순물을 이온 주입함으로써 p형 불순물 확산 영역(8a, 8b)을 LDD 구조로 한다.
또한, 상기한 n형 불순물과 p형 불순물의 분리는 도시하지 않은 레지스트 패턴을 사용하여 행해진다.
이에 따라, 제1 및 제2의 n형 불순물 확산 영역(7a, 7b)과 게이트 전극(5a) 을 갖는 제1의 nMOS 트랜지스터(T1)의 형성과, 제2의 n형 불순물 확산 영역(7b)과 제3의 n형 불순물 확산 영역과 게이트 전극(5b)을 갖는 제2의 nMOS 트랜지스터(T2)의 형성이 종료되고, 또한, 제1 및 제2의 p형 불순물 확산 영역(8a, 8b)과 게이트 전극(5c)을 갖는 pMOS 트랜지스터(T3)의 형성이 종료된다.
이 후에, nMOS 트랜지스터(T1, T2) 및 pMOS 트랜지스터(T3)를 덮는 커버막(10)을 실리콘 기판(1)상에 플라즈마 CVD법에 의해 형성한다. 커버막(10)으로서 예컨대 산질화실리콘(SiON)막을 형성한다.
다음에, TEOS 가스를 이용하는 플라즈마 CVD법에 의해 산화실리콘(SiO2)막을 약 1.0 ㎛의 두께로 성장하고, 이 산화실리콘막을 제1 층간 절연막(11)으로서 사용한다.
계속해서, 제1 층간 절연막(11)이 치밀화 처리로서, 상압(atmospheric-pressure)의 질소 분위기 속에서 제1 층간 절연막(11)을 650℃의 온도로 30분간 열처리한다. 그 후에, 제1 층간 절연막(11)의 상면을 화학기계연마(CMP; Chemical Mechanical Polishing)법에 의해 연마하여 평탄화한다.
다음에, 제1 층간 절연막(11)상에 표면 거칠기(Rms)가 0.79 ㎚ 이하의 밀착층(12)을 형성한다. 또한, 표면 거칠기(Rms)는 측정 대상면에 있어서, 평균선으로부터 측정 곡선까지의 편차의 제곱을 평균한 값의 평방근이다.
밀착층(12)으로서, 예컨대 표면 거칠기(Rms)가 0.79 ㎚ 이하의 알루미나(Al2O3)층을 형성한다. 표면 거칠기(Rms)가 0.79 ㎚ 이하의 알루미나층을 스퍼터링법에 의해 형성하는 조건으로서, 스퍼터링 장치의 챔버 내에 넣은 실리콘 기판(1)의 온도를 20∼100℃로 하고, 챔버 내에 도입하는 아르곤 가스의 유량을 10∼50 sccm으로 하며, 타겟으로서 알루미나를 이용하여, 타겟·기판 사이에 인가하는 파워를 0.2∼4.0 kW로 한다. 그러한 표면 거칠기를 갖는 알루미나층의 막 두께는 특별히 한정되지 않지만, 5∼100 ㎚, 보다 바람직하게는, 5∼30 ㎚으로 형성된다. 또한, 알루미나층은 비정질 상태이다.
밀착막(12)은 후술하는 하부 전극과 제1 층간 절연막(11)의 밀착층으로서, 하부 전극의 하지층이 된다.
다음에, 도 1의 (b)에 도시한 바와 같이, 밀착막(12)상에 제1 도전막(13)으로서 백금(Pt)막을 50∼300 ㎚, 예컨대 150 ㎚의 두께로 형성한다. 두께 150 ㎚의 Pt막을 스퍼터링법에 의해 형성하는 조건으로서, 예컨대 스퍼터링 장치의 챔버 내에 넣은 실리콘 기판(1)의 온도를 약 100℃로 하고, 챔버 내에 도입하는 아르곤 가스의 유량을 약 116 sccm으로 하며, 타겟으로서 백금을 이용하여, 타겟·기판 사이에 인가하는 파워를 약 1.0 kW로 하고, 형성 시간을 약 84초간으로 한다.
이 상태에서는, 밀착층(12)상의 Pt막의 결정립의 (111) 배향 방위는 실리콘 기판(1) 상면의 수직 방향으로부터 2.3°이하로 기울어져 있다. 또한, 이 제1 실시 형태 및 이하의 실시 형태에 있어서의 배향은 막 또는 층의 상면에 나타나는 면 방위이다. 그 후에, 도 2의 (a)에 도시한 바와 같이, 강유전체막(14)으로서 두께 100 ∼300 ㎚, 예컨대 200 ㎚의 티탄산지르콘산연(PZT; Pb(Zr1-xTix)O3, 0<x<1)막을 RF 스퍼터링법에 의해 제1 도전막(13)상에 형성한다.
두께 200 ㎚의 PZT막을 형성하는 조건으로서, 예컨대, 스퍼터링 파워를 1 kW, 챔버 내에 도입하는 아르곤의 유량을 20 sccm, 기판 온도를 50℃, 타겟으로서 PZT, 막 형성 시간을 315초로 한다.
또한, 강유전체층(14)의 형성 방법은, 그밖에, MOD(metal organic deposition) 용액을 이용한 스핀온법, MOCVD(유기금속 CVD)법, 졸·겔 용액 사용의 스핀온법 등이 있다. 또한, 강유전체층(14)의 재료로서는, PZT 이외에 PZT에 란탄(La), 스트론튬(Sr), 칼슘(Ca) 중 적어도 하나의 원소를 함유하는 다른 PZT계 재료나 SrBi2Ta2O9(SBT, Y1), SrBi2(Ta, Nb)2O9 (SBTN, YZ) 등의 Bi층상 구조 화합물, 그 밖의 금속 산화물 강유전체를 이용하여도 좋다.
계속해서, 강유전체막(14)을 구성하는 PZT막의 첫 번째 어닐링 처리로서, 급속 가열 처리 장치를 이용하여 산소 분위기 속에서 온도 585℃ 정도, 90초간 정도의 조건으로 급속 열처리[RTA(Rapid Thermal Annealing)]를 행한다. 이 경우, 산소 분위기에는 산소 가스를 유량 50 cc/분, 아르곤 가스를 유량 1.95 ℓ/분으로 도입한다. 이 첫 번째 PZT 어닐링에 의해 PZT막이 결정화한다.
계속해서, 도 2의 (b)에 도시한 바와 같이, 강유전체막(14) 위에 제2 도전막(15)으로서 산화이리듐(IrOx)막을 반응성 스퍼터링법에 의해 예컨대 200 ㎚의 두께로 형성한다.
IrOx막을 스퍼터링법에 의해 형성하는 조건으로서, 예컨대 스퍼터링 장치의 챔버 내에 넣은 실리콘 기판(1)의 온도를 약 20℃로 하고, 챔버 내에 도입하는 아르곤 가스의 유량을 약 100 sccm, 산소(O2) 가스의 유량을 56 sccm으로 하며, 타겟으로서 이리듐(Ir)을 이용하여, 타겟·기판 사이에 인가하는 파워를 약 2.0 kW로 한다.
이 후에, 두 번째 어닐링 처리로서, 산소 분위기 속에서 온도 725℃ 정도로 20초간 정도의 조건으로, 강유전체막(14) 및 IrOx막(15)에 RTA를 행한다. 이 경우, 산소 분위기에는 산소 가스를 유량 20 cc/분, 아르곤 가스를 유량 2 ℓ/분으로 도입한다. 이 두 번째 어닐링 처리에 의하면, 제2 도전막(15)을 구성하는 이리듐이 PZT 강유전체막(14)에 도핑된 상태가 된다. 이 경우의 강유전체막 속의 이리듐(Ir)은 PZT의 페로브스카이트 구조를 구성하는 산소 이외의 원자의 일부가 이리듐에 의해 치환된 구조로 되어 있다.
이 상태에서는, 제1 도전막(13)상의 PZT 강유전체막(14)의 (111) 배향 결정립의 배향 방위는 실리콘 기판(1) 상면의 수직 방향으로부터 7°이하로 기울어져 있다.
다음에, 도 3의 (a)에 도시한 바와 같이, 제2 도전막(15)을 패터닝함으로써 메모리 셀 영역 A의 소자 분리 절연막(2)의 위쪽에 복수의 커패시터 상부 전극(15a)을 간격을 두고 형성한다. 계속해서, 강유전체막(14)을 패터닝하고, 커패시터 상부 전극(15a) 밑에 커패시터 유전체막(14a)을 형성한다. 커패시터 유전체막(14a)은 커패시터 상부 전극(15a)의 바로 아래뿐만 아니라 그 주변에도 남겨진다.
이 후에, 도 3의 (b)에 도시한 바와 같이, 커패시터 상부 전극(15a), 커패시터 유전체막(14a) 및 제1 도전막(13) 위에 커패시터 보호 절연막(16)으로서 알루미나막을 스퍼터링법에 의해 약 20∼50 ㎚ 정도의 두께로 형성한다. 또한, 커패시터 보호 절연막(16)으로서는 알루미나막 이외에 PZT, 질화실리콘막 또는 질화산화실리콘막 등을 이용하여도 좋다.
계속해서, 도 4에 도시한 바와 같이, 레지스트 마스크(도시되지 않음)를 이용하여 커패시터 보호 절연막(16), 제1 도전막(13) 및 밀착층(12)을 패터닝함으로써, 복수의 커패시터 상부 전극(15a) 밑에서 워드선(게이트 전극)이 연장되어 있는 방향으로 신장되는 스트라이프(stripe) 형상으로 된다. 이에 따라, 제1 도전막(13)으로 이루어진 커패시터 하부 전극(13a)이 형성된다. 또한, 밀착층(12)도 커패시터 하부 전극(13a)의 일부라고 생각하여도 좋다.
하나의 커패시터 상부 전극(15a)과 그 밑의 커패시터 유전체막(14a)과 커패시터 하부 전극(13a)에 의해 하나의 강유전체 커패시터(Q)가 구성된다.
다음에, 도 5에 도시하는 구조를 형성할 때까지의 공정을 설명한다.
우선, 커패시터 보호 절연막(16), 제1 층간 절연막(11) 및 강유전체 커패시터(Q) 위에 제2 층간 절연막(17)으로서 산화실리콘막을 약 1 ㎛의 두께로 형성한다. 이 산화실리콘막은 TEOS를 이용하여 CVD법에 의해 형성된다. 계속해서, 제2 층간 절연막(17)의 상면을 CMP법에 의해 평탄화한다. 이 예에서는, CMP 후의 제2 층 간 절연막(17)의 나머지 막 두께는 메모리 셀 영역 A의 강유전체 커패시터(Q) 위에 약 300 ㎚ 정도로 한다.
계속해서, 제2 층간 절연막(17), 제1 층간 절연막(11) 및 커버막(10)을 패터닝함으로써, 제1 및 제2의 n형 불순물 확산 영역(7a, 7b) 위에 각각 제1 및 제2 컨택트 홀(17a, 17b)을 형성하는 동시에, 제1 및 제2의 p형 불순물 확산 영역(8a, 8b) 위에 각각 제3 및 제4 컨택트 홀(17c, 17d)을 형성한다. 또한, 제2 층간 절연막(17) 및 커버막(10)을 패터닝함으로써, 하부 전극(13a) 중 상부 전극(15a)으로부터 삐져 나온 영역 위에 제5 컨택트 홀(17e)을 형성한다.
제1 컨택트 홀(17a)은 메모리 셀 영역 A에 있어서의 p웰(3a)의 양측 근처에 형성되는 n형 불순물 확산 영역(7a) 위에 형성된다. 또한, 제2 컨택트 홀(17b)은 p웰(3a)의 중앙에 있어서 2개의 게이트 전극(5a, 5b) 사이에 개재되는 제2의 n형 불순물 확산 영역(7b) 위에 형성된다.
계속해서, 제1∼제5 컨택트 홀(17a∼17e)내와 제2 층간 절연막(17)상에, 막 두께 20 ㎚의 티탄(Ti)막과 막 두께 50 ㎚의 질화티탄(TiN)막을 스퍼터링법에 의해 차례로 형성하고, 추가로 TiN막 위에 텅스텐(W)막을 CVD법에 의해 형성한다. W막은 제1∼제5 컨택트 홀(17a∼17e)내를 완전히 매립하는 두께로 형성된다.
또한, Ti막, TiN막 및 W막을 CMP법에 의해 연마하여 제2 층간 절연막(17)의 상면으로부터 제거한다. 이에 따라, 제1∼제5 컨택트 홀(17a∼17ed)내에 남겨진 Ti막, TiN막 및 W막을 각각 제1∼제5 도전성 플러그(18a∼18e)로서 사용한다.
다음에, 도 6에 도시하는 구조를 형성할 때까지의 공정을 설명한다.
우선, 제1∼제5 도전성 플러그(18a∼18e)와 제2 층간 절연막(17) 위에 질화실리콘으로 이루어진 산화 방지막(도시되지 않음)을 형성한다.
다음에, 산화 방지막과 제2 층간 절연막(17)을 패터닝함으로써, 커패시터 상부 전극(15a) 위에 제6 컨택트 홀(19a)을 형성한다.
계속해서, 산소 분위기 속에서 약 500∼600℃, 60분간의 어닐링에 의해 커패시터 유전체막(14a)을 구성하는 강유전체막(14)의 결정성을 회복시킨다. 이 경우, 제1∼제5 도전성 플러그(18a∼18e)를 구성하는 텅스텐의 산화는 산화 방지막에 의해 방지된다. 그 산화 방지막은 제6 컨택트 홀(19a)을 형성한 후에 에치 백에 의해 제거된다.
그 후에, 제2 층간 절연막(17)상과 제1∼제5 도전성 플러그(18a∼18e)상과 제6 컨택트 홀(19a)내에 금속막을 형성한다. 금속막으로서, 제2 층간 절연막(17)상에서 예컨대 막 두께 150 ㎚의 질화티탄(TiN)막과 막 두께 500 ㎚의 알루미늄막과 막 두께 5 ㎚의 Ti막과 막 두께 100 ㎚의 TiN막을 차례로 형성한다.
계속해서, 금속막을 포토리소그래피법에 의해 패터닝함으로써, 제1∼제4 알루미늄 배선(20a∼20d)과 도전성 패드(20e)를 형성한다.
메모리 셀 영역 A 내의 제1 알루미늄 배선(20a)은 제1 도전성 플러그(18a)의 위에서 제6 컨택트 홀(19a) 내로 연장되어 커패시터 상부 전극(15a)과 제1 도전성 플러그(18a)를 전기적으로 접속한다. 이에 따라, 커패시터 상부 전극(15a)은 제1 알루미늄 배선(20a)과 제1 도전성 플러그(18a)를 통해 제1의 n형 불순물 확산 영역(7a)에 전기적으로 접속된다. 또한, 메모리 셀 영역 A 내의 제2 알루미늄 배선(20b)은 제5 컨택트 홀(17e) 내의 제5 도전성 플러그(18e)를 통해 커패시터 하부 전극(13a)에 접속된다.
제3 및 제4 알루미늄 배선(20c, 20d)은 각각 주변 회로 영역 B의 제3 및 제4 도전성 플러그(18c, 18d)를 통해 p형 불순물 확산 영역(8a, 8b)에 전기적으로 접속된다.
메모리 셀 영역 A 내의 도전성 패드(20e)는 제2 도전성 플러그(18b) 위에 섬(island) 형상으로 형성되고, 추가로 그 위쪽에 형성되는 비트선(도시되지 않음)에 전기적으로 접속된다. 도전성 패드(20e)와 제2 도전성 플러그(18b)는 비트선과 제2의 n형 불순물 확산 영역(7b)을 전기적으로 접속하기 위해서 형성된다.
제1∼제4 배선(20a∼20d) 및 도전성 플러그(20e)를 형성한 후에, 추가로 제3 층간 절연막을 형성하고, 도전성 플러그를 형성하며, 추가로 제3 층간 절연막 위에 비트선 등을 형성하지만, 그 상세한 내용은 생략한다.
상기한 강유전체 커패시터(Q)는 밀착층(12), 하부 전극(13a), 유전체층(14a) 및 상부 전극(15a)의 각 층의 개선에 의해 종래보다도 우수한 커패시터 특성을 가지고 있다. 그래서, 그 상세한 내용을 이하에 설명한다.
우선, 반도체 칩 내에서, 강유전체 커패시터(Q)와 MOS 트랜지스터(T1, T2)로 구성되는 메모리 셀의 특성의 불균일을 억제하는 것을 목적으로 하여 강유전체막(14)을 구성하는 PZT 결정의 배향 방위의 불균일성을 작게 하는 것과, 하부 전극(13a)을 구성하는 Pt 결정의 배향 방위의 불균일성을 작게 하는 것에 대 해서 설명한다.
Pt 하부 전극(13a) 밑의 밀착층(12)의 표면 거칠기가 Pt막의 배향성에 부여하는 영향을 조사하기 위해서, 복수 매의 실리콘 기판상에 100 ㎚의 두께의 SiO2막을 형성하고, 추가로, 각 SiO2상에 각각 종류가 다른 막을 형성하였다. 여기서는, 종류가 다른 막으로서, 산화티탄(TiO2)막과 산화백금(PtO)막과 알루미나(Al2O3)막 중 어느 하나를 SiO2막상에 형성하였다.
그리고, 실리콘 기판, SiO2막, Al2O3막의 적층 구조를 제1 시료로 하였다. 또한, 실리콘 기판, SiO2막, PtO막의 적층 구조를 제2 시료로 하였다. 또한, 실리콘 기판, SiO2막, TiO2막의 적층 구조를 제3 시료로 하였다.
제1 시료의 Al2O3막은 감압(減壓) 챔버 내에서 SiO2막상에 스퍼터링법에 의해 형성되었다. 스퍼터링법의 조건으로서, 바이어스 파워를 2.0 kW, 아르곤 가스 유량을 20 sccm, 기판 온도를 실온, 스퍼터링 시간을 40초로 설정하였다. 스퍼터링에 이용되는 타겟 재료는 Al2O3이다.
제2 시료의 PtO막은 감압 챔버 내에서 SiO2막상에 스퍼터링법에 의해 형성되었다. 스퍼터링의 조건으로서, 바이어스 파워를 1.0 kW, 아르곤 가스 유량을 36 sccm, 산소 가스 유량을 144 sccm, 기판 온도를 350℃, 스퍼터링 시간을 19초로 설정하였다. 스퍼터링에 이용되는 타겟 재료는 백금이다.
제3 시료의 TiO2막은 감압 챔버 내에서 SiO2막상에 스퍼터링법에 의해 형성된 두께 20 ㎚의 Ti막을 급속 가열 처리에 의해 산화함으로써 형성되었다. Ti의 스퍼터링 조건으로서, 바이어스 파워를 2.59 kW, 아르곤 가스 유량을 50 sccm, 기판 온도를 실온, 스퍼터링 시간을 11초로 설정하였다. 스퍼터링에 이용되는 타겟 재료는 티탄이다. 또한, 급속 가열 처리의 조건으로서, 기판 온도를 700℃, 아르곤 가스 유량을 2 ℓ/분, 산소 가스 유량을 20cc/분, 처리 시간을 60초로 설정하였다.
그리고, 제1 시료의 Al2O3막, 제2 시료의 PtO막, 제3 시료의 TiO2막 각각의 위에, 진공 챔버 내에서 동일한 조건의 스퍼터링법에 의해 백금(Pt)막을 150 ㎚의 두께로 형성하였다. 그 스퍼터링 조건으로서, 바이어스 파워를 1 kW, 아르곤 가스 유량을 116 sccm, 기판 온도를 100℃, 스퍼터링 시간을 84초로 설정하였다.
그 후에, 제1∼제3 시료 각각의 Pt막에 대해서, (111) 배향의 록킹 커브(rocking curve)를 취득하여, 그 반치폭(half width)을 구하였다. 그 측정은 4축 고니오(four-circle gonio) X선 측정 장치를 이용하여 2θ/θ법에 의해 측정한다. 즉, Pt막의 (111) 배향을 나타내는 강도의 피크가 최대가 되는 2θ= 39.8° 부근에 2θ/θ각을 고정하여 웨이퍼를 회전(swinging)시키면서 (111) 배향 강도의 피크를 측정하는 χ스캔법을 이용하였다. 이에 따라, 백금막의 χ스캔의 회전각도(swinging angle) χ와 (111) 배향 강도의 관계는 도 7에 도시한 바와 같은 결과가 되었다.
도 7에 따르면, 제1∼제3 시료의 층 구조에 대해서, 백금막의 (111) 배향 강 도의 록킹 커브의 반치폭을 작은 순으로 나열하면 Pt/Al2O3, Pt/PtO, Pt/TiO2 가 된다.
또한, 제1∼제3 시료에 백금막을 형성하기 전에, Al2O3막, PtO막, TiOx막 각각의 표면 거칠기(Rms)를 측정한 바, 도 8에 도시한 바와 같은 결과를 얻을 수 있고, Al2O3막의 Rms는 0.28, PtO막의 Rms는 0.43, TiO2막의 Rms는 1.8이 되었다.
그래서, 제1∼제3 시료의 Al2O3, PtO, TiOx 각각을 Pt막과 SiO2막을 밀착시키기 위한 밀착층으로 하고, Pt막의 (111) 배향의 록킹 커브의 반치폭과 밀착층의 Rms와의 관계를 도식화한 바, 도 9에 도시한 바와 같은 결과를 얻을 수 있었다. 도 9에 따르면, Pt막의 (111) 배향의 록킹 커브의 반치폭과 밀착층 표면의 Rms와의 사이에 직선적인 상관 관계가 있고, Pt막의 (111) 배향성은 밀착층의 표면 거칠기에 크게 의존하며, 표면 거칠기(Rms)가 작아질수록 Pt막의 (111) 배향 방위의 기판면에 수직 방향으로부터의 어긋남이 작아지는 것을 알 수 있다.
밀착층상의 Pt의 자기 배향의 면 방위는 (111)이다. 따라서, 이상과 같은 실험 결과에 의해 백금의 자기 배향성을 저해하는 요인으로서 하지(下地)의 표면 거칠기가 있고, 하지인 밀착층의 평탄성이 좋을수록 백금막의 자기 배향이 촉진된다. 즉, 밀착층의 거칠기가 작을수록 백금막의 자기 배향이 우세해진다.
또한, 동일한 재료의 밀착층이라도 그 형성 조건의 차이에 따라 그 표면의 거칠기(Rms)는 다르다.
다음에, 제1, 제2 및 제3 시료 각각의 Pt막상에 PZT막을 스퍼터링법에 의해 200 ㎚의 두께로 형성하고, 급속 가열 처리 장치로 각 시료의 PZT막에 첫 번째 열처리를 행하며, 각 시료의 PZT막상에 산화이리듐을 상부 전극으로서 형성하며, 그 후에, 각 시료에 급속 가열 처리 장치로 두 번째 열처리를 행하였다. 그 후에, 제1, 제2 및 제3 시료 각각의 PZT막의 (111) 배향의 특성을 평가하였다.
PZT막을 진공 챔버 내에서 형성하는 조건으로서, 예컨대, 스퍼터링 파워를 1 kW, 챔버 내에 도입하는 아르곤의 유량을 20 sccm, 기판 온도를 50℃, 타겟으로서 PZT, 막 형성 시간을 315초로 한다. 또한, 첫 번째 열처리 조건으로서, 산소 가스가 유량 50cc/분, 아르곤 가스가 유량 1.95 ℓ/분으로 도입된 산소 분위기 속에서 기판 온도 585℃, 가열 시간 90초간으로 설정한다.
또한, 산화이리듐막을 스퍼터링법에 의해 형성하는 조건으로서, 예컨대 스퍼터링 장치의 챔버 내에 넣은 실리콘 기판(1)의 온도를 약 20℃로 하고, 챔버 내에 도입하는 아르곤 가스의 유량을 약 100 sccm, 산소(O2) 가스의 유량을 56 sccm으로 하며, 타겟으로서 이리듐(Ir)을 이용하여, 타겟·기판 사이에 인가하는 파워를 약 2.0 kW로 한다.
또한, 두 번째 열처리 조건으로서, 산소 가스가 유량 20 cc/분, 아르곤 가스가 유량 2 ℓ/분으로 도입된 산소 분위기 속에서 기판 온도 725℃, 가열 시간 20초간으로 설정한다.
제1, 제2 및 제3 시료의 PZT막 각각의 (111) 배향의 특성을 평가하기 위해서, 각 PZT막의 (111) 배향의 록킹 커브를 측정하고, 그 반치폭을 구하였다. 그 측정은 4축 고니오 X선 측정 장치를 이용하여 2θ/θ법에 의해 측정한다. 즉, PZT막의 (111) 배향을 나타내는 강도의 피크가 최대가 되는 2θ= 31° 부근에 2θ/θ각을 고정하여 웨이퍼를 회전시키면서 (111) 배향 강도의 피크를 측정하는 χ스캔법을 이용하였다. 이에 따라, 도 10에 도시한 바와 같은 백금막의 χ스캔의 회전각도 χ와 (111) 배향 강도의 관계를 얻을 수 있었다.
도 10에 따르면, 제1∼제3 시료의 PZT막 밑의 층 구조에 대해서, PZT막의 (111) 배향 강도의 록킹 커브의 반치폭을 작게 하는 순으로 나열하면 Pt/Al2O3, Pt/PtO, Pt/TiO2가 된다. 또한, 회전각도 χ의 반치폭이 작을수록 (111) 배향이 좋아진다.
또한, 제1∼제3 시료 각각의 Al2O3막, PtO막, TiO2막을 밀착층으로 하고, 도 8의 결과에 기초하여 밀착층의 표면 거칠기와 PZT막의 (111) 배향의 록킹 커브의 반치폭과의 관계를 도식화한 바, 도 11에 도시한 바와 같은 결과를 얻을 수 있었다.
도 11에 따르면, PZT막의 (111) 배향의 록킹 커브의 반치폭과 밀착층 표면의 Rms와의 사이에 직선적인 상관 관계가 있고, PZT막의 (111) 배향성은 밀착층의 표면 거칠기에 크게 의존하며, 표면 거칠기(Rms)가 작아질수록 PZT막의 (111) 배향 방위의 기판면 수직 방향으로부터의 어긋남이 작아지는 것을 알 수 있다.
그런데, 상기한 실시 형태에서는, 강유전체 커패시터를 구성하는 강유전체 재료로서 PZT, 혹은 Ca, Sr, La 중 적어도 하나를 도핑한 PZT, 또는 Bi층상 구조 화합물 등을 예를 들고 있다. 본원 발명자는 Ca, Sr, La 이외의 원소를 PZT막에 도핑하여 강유전체 특성을 향상시키는 것을 시도하였다. 그리고, Ca, Sr, La 이외의 원소로서, 상부 전극을 구성하는 이리듐(Ir)을 이용하였다.
그리고, Ir이 PZT의 결정 격자중에 도핑되어 있는 것을 확인하는 방법으로서 이상 분산법(anomalous dispersion method)을 이용하였다.
이상 분산은 X선의 진동수가 원자의 흡수단(absorption edge)의 진동수에 가까운 상태에서 공명 효과에 의해 굴절율이나 산란능이 크게 변화되는 현상이다. 즉, 어떤 물질의 X선 회절 강도를 측정할 때에, 그 물질의 구성 원소의 흡수단에 가까운 에너지를 물질에 조사하면, X선 회절 강도가 크게 변화하게 된다. 이 현상을 이용하여 특정 피크의 회절 강도의 에너지 의존성을 조사하면, 그 피크의 구성 원소를 분명히 할 수 있다.
이번, Ir의 PZT막 속으로의 도핑을 조사하기 위해서, Ir의 LIII 흡수단 근방의 에너지를 이용하였다. 또한, LIII는 Ir 원자에 있어서의 전자 궤도이다.
샘플은 Ir이 도핑된 PZT를 유전체막으로 하는 제1 커패시터와, Ir이 도핑되지 않은 PZT를 유전체막으로 하는 제2 커패시터를 사용하였다. 제1 및 제2 커패시터는 각각 Pt로 이루어진 하부 전극과 IrO2로 이루어진 상부 전극을 가지고 있다.
우선, 제1 및 제2 커패시터의 상부 전극을 구성하는 IrO2막중의 Ir이 이상 분산 측정에 영향을 부여하지 않는지 여부의 조사를 행하였다.
도 12에 하부 전극의 (111) 배향 강도 피크의 X선 입사 에너지 의존성을 도 시한다. X선으로서, Ir의 LIII 흡수단 근방의 파장을 이용하였다. 도 12에서는, 이해를 쉽게 하기 위해서, 제1 커패시터의 하부 전극을 구성하는 Pt의 (111) 적분 강도를, 제2 커패시터의 하부 전극을 구성하는 Pt의 (111) 적분 강도로 규격화한 값을 이용하고 있다.
도 12에 따르면, 강도비의 급격한 저하가 모든 X선 입사 에너지 영역에서 보이지 않기 때문에, 상부 전극의 IrO2중의 Ir에 의한 흡수 효과는 보이지 않고, 이상 분산 측정에 영향이 없는 것을 알 수 있다.
다음에, 입사 X선 에너지를 Ir의 LIII 흡수단 근방에서 변화시키면서 PZT막의 (111) 배향 강도의 피크를 취득하고, 그 적분 강도를 입사 에너지에 대하여 도식화한 결과를 도 13에 도시한다. 도 13에서는, 이해를 쉽게 하기 위해서, 제1 커패시터의 PZT (111) 적분 강도를, 제2 커패시터의 PZT의 (111) 적분 강도로 규격화한 값을 이용하고 있다.
도 13에 따르면, Ir의 LIII 흡수단 에너지 11.21 eV로 강도비의 저하가 커지고 있다. 이것은 Ir이 도핑된 PZT의 결정 격자중에 Ir이 함유되어 있는 것을 명확히 나타내고 있고, Ir이 도핑된 PZT는 Ir이 PZT막중에 단순히 확산되어 있는 것이 아니라, Ir을 PZT 결정 구성 원소로서 함유하고 있는 것을 알 수 있다.
Ir을 PZT 격자중에 함유시키는 방법은, 예컨대, IrOx 또는 Ir로 이루어진 도전막(상부 전극)을 PZT막상에 형성한 후에 어닐링에 의해 도전막 내의 Ir을 PZT막중에 확산시키는 방법, Ir을 첨가한 PZT를 타겟으로 이용하여 스퍼터링법에 의해 PZT를 형성하는 방법, Ir 원소를 함유하는 졸겔 용액을 이용하여 스핀온법에 의해 PZT를 형성하는 방법, Ir 원소를 함유하는 COD 용액을 이용하여 스핀온법에 의해 PZT를 형성하는 방법, Ir이 함유되어 있는 원료를 이용하여 MOCVD법에 의해 PZT를 형성하는 방법 등이 있다.
MOCVD법에 의해 Ir이 도핑된 PZT막을 형성하는 경우에는, 예컨대 다음과 같은 액체형 유기 소스를 이용한다.
납(Pb) 공급용 유기 소스로서, Pb(DPM)2(Pb(C11H19O2)2 )를 THF(Tetra Hydro Furan: C4H8O)액에 용해한 재료가 이용된다. 또한, 지르코늄(Zr) 공급용 유기 소스로서, Zr(DMHD)4(Zr(C9H15O2)4)를 THF액에 용해한 재료가 이용된다. 티탄(Ti) 공급용 유기 소스로서, Ti(O-iPr)2(DPM)2(Ti(C3H7O)2(C 11H19O2)2)를 THF액에 용해한 재료가 이용된다. 이리듐(Ir) 공급용 유기 소스로서, Ir(DMP)3(Ir(C11H19O2 )3)을 THF액에 용해한 재료가 이용된다.
이들 유기 소스는 각각 승화 온도 190℃의 기화기에 의해 기화되어 산소(O2) 가스와 함께 강유전체막 성장 분위기 내에 도입된다. 산소 가스 분압을 제어하기 위해서 산소 가스와 불활성 가스, 예컨대 아르곤 또는 질소를 혼합하는 것이 바람직하다. 불활성 가스는 유기 소스의 캐리어 가스로서 이용되고, 그 가스 유량은 예컨대 300 sccm이다. 또한, 기판 온도는 540℃, 성장율은 20 ㎚/분이다. 또한, 강유전체막 성장 분위기를 규정하는 챔버 내의 압력은 5 Torr이다.
그런데, 강유전체 커패시터의 유전체막을 구성하는 PZT계 결정, Bi층상 구조 화합물의 결정은 ABO3 페로브스카이트 구조가 된다. 그리고, Ir이 도핑된 ABO3 페로브스카이트 구조는 도 14에 도시된 A 사이트 원자의 일부와 B 사이트 원자 중 적어도 한쪽에 Ir이 함유되어 있는 구조가 된다. 또한, 도 14에 있어서, Ir 이외의 A 사이트 원자는 Bi, Pb, Ba, Sr, Ca, Na, K 또는 희토류 원소 중 어느 하나이며, 또한, Ir 이외의 B 사이트 원자는 Ti, Zr, Nb, Ta, W, Mn, Fe, Co, Cr 중 어느 하나이다. 1 단위의 페로브스카이트 구조에는 복수의 A 원자가 존재하고 있지만 이들은 전부 동일하다고는 할 수 없으며, B 원자도 마찬가지이다.
다음에, 그러한 Ir이 도핑된 PZT막이 강유전체 커패시터 특성에 어떠한 영향을 부여하는지를 실험하였다.
우선, 도 6에 도시된 구조를 갖는 시료 A, 시료 B, 시료 C를 준비한다. 시료 A, 시료 B, 시료 C는 강유전체 커패시터(Q)의 층 구조를 제외하고 동일한 구조로 한다.
시료 A의 밀착층(12)으로서, 표면 거칠기(Rms)가 0.28 ㎚의 Al2O3막을 적용하였다. 그리고, 밀착층(12) 위에 두께 150 ㎚의 Pt로 이루어진 제1 도전막(13)을 형성하고, 추가로, 제1 도전막(13)상에 강유전체막(14)으로서 PZT막을 스퍼터링법에 의해 200 ㎚의 두께로 형성하고, PZT막에 첫 번째 급속 가열 처리를 행하며, 이어서 PZT막상에 IrOx를 제2 도전층(15)으로서 형성하고, 그 후에 첫 번째보다도 고온이 되는 조건으로 PZT막에 두 번째 급속 가열 처리를 실시하였다.
시료 B의 밀착층(12)으로서 표면 거칠기(Rms)가 1.8 ㎚의 TiOx막을 적용하였다. 그리고, 밀착층(12) 위에 두께 150 ㎚의 Pt로 이루어진 제1 도전막(13)을 형성하고, 추가로, 제1 도전막(13)상에 강유전체막(14)으로서 PZT막을 스퍼터링법에 의해 200 ㎚의 두께로 형성하며, PZT막에 첫 번째 급속 가열 처리를 행하고, 이어서 PZT막상에 IrOx를 제2 도전층(15)으로서 형성하며, 그 후에, 첫 번째보다도 고온이 되는 조건으로 PZT막에 두 번째 급속 가열 처리를 실시하였다.
시료 C의 밀착층(12)으로서 표면 거칠기(Rms)가 0.76 ㎚의 Ti막을 적용하였다. 그리고, 밀착층(12) 위에 두께 150 ㎚의 Pt로 이루어진 제1 도전막(13)을 형성하고, 추가로, 제1 도전막(13)상에 강유전체막(14)으로서 PZT막을 스퍼터링법에 의해 200 ㎚의 두께로 형성하며, 이어서 PZT막에 급속 가열 처리를 행한 후에, PZT막상에 IrOx를 제2 도전층(15)으로서 형성하였다. 또한, 시료 C에 대해서는 PZT막으로의 Ir 원소의 확산을 방지하기 위해서, 제2 도전층(15)을 형성한 후에, 두 번째 급속 가열 처리는 실시하지 않았다.
또한, 시료 A, 시료 B, 시료 C 각각의 제1 도전막(13)인 Pt막의 형성 조건은 상기한 제1 시료에 있어서의 Pt막의 형성 조건과 동일하게 하였다. 또한, 시료 A, 시료 B, 시료 C 각각의 강유전체막(14)인 PZT막의 형성 조건은 제1 시료에 있어서의 PZT막의 형성 조건과 동일하게 하였다.
시료 A, 시료 B, 시료 C에 대한 차이를 표 1에 나타낸다.
시료의 설명
밀착층 표면 거칠기 PZT중에로의 Ir 확산 PZT(111) 배향의 수직 방향으로부터의 어긋남
시료 A 작음 있음 2.9°
시료 B 큼 있음 4.5°
시료 C 작음 없음 2.3°
다음에, 시료 A, 시료 B, 시료 C 각각의 밀착층, Pt막, PZT막 및 상부 전극층을, 도 3의 (a), 도 3의 (b) 및 도 4와 같은 공정에 의해 강유전체 커패시터(Q)를 형성하였다. 그 후에, 도 5 및 도 6에 도시한 바와 같이, 이들 강유전체 커패시터(Q)를 층간 절연막(11)으로 덮고, 추가로, 층간 절연막(11)에 컨택트 홀(17e, 19a)을 형성하며, 층간 절연막(11)상에 컨택트 홀(17e, 19a)을 통해 강유전체 커패시터(Q)의 상부 전극(15a)과 하부 전극(13a)에 접속되는 알루미늄 배선(20a, 20b)을 형성하였다.
강유전체 커패시터는 각 시료에 있어서, 층간 절연막(11)상에 1.0 ×1.5 ㎛2 의 평면 형상으로서 1656개 형성되었다.
이러한 강유전체 커패시터(Q)를 갖는 시료 A, 시료 B, 시료 C에 대해서, 각각의 강유전체 커패시터(Q)의 분극 스위치(Qsw)를 측정한 결과, 도 15에 도시한 바와 같은 특성을 얻을 수 있었다.
도 15에 따르면, 시료 A, 시료 B 에서 Ir이 확산된 PZT막을 갖는 커패시터의 Qsw는 시료 C에 있어서 Ir이 확산되어 있지 않은 PZT막을 갖는 커패시터의 Qsw에 비하여 5 μC/㎠ 정도 높아졌다. 이것은, PZT막중에 Ir이 존재하여 PZT막중의 격자 결함을 보충하고 있기 때문이라고 생각된다. Ir이 도핑되지 않은 PZT막과 Ir이 도 핑된 PZT막을 각각 강유전체 커패시터의 유전체층으로서 적용한 경우의 전압과 잔류 분극과의 관계의 차이를 조사한 바, 도 16에 도시한 바와 같은 결과를 얻을 수 있었다.
또한, 도 15에 있어서, Ir이 존재하고 있는 PZT막을 갖는 시료 A 및 시료 B를 각각 비교하면, 시료 A의 Qsw가 시료 B의 Qsw보다도 1∼2 μC/㎠ 정도 높게 되어 있다. 이것은, 앞서 기술한 바와 같이, 밀착층(12)의 표면 거칠기에 대해서 시료 A 쪽이 시료 B보다도 작기 때문에, 밀착층 위의 Pt막 및 PZT막의 결정 방위의 불균일이 억제되어 커패시터의 성능을 약간 높은 레벨로 올리고 있기 때문이라고 생각된다.
다음에, 시료 A, 시료 B, 시료 C 각각에 대해서 MOS 트랜지스터와 강유전체 커패시터를 각각 2개씩 이용하여 1비트로서 작용시키는 방식, 즉 2T2C 방식의 256 비트(bit)의 FeRAM 칩을 제작하고, FeRAM 칩을 패키지에 조립하였다.
그리고, 이들 FeRAM에 실온에서 데이터를 기록한 후에, 260℃의 베이크를 행하고, 그 후에, 베이크 전에 기록한 데이터를 판독할 수 있는지 여부의 시험을 행한 바, 도 17에 도시한 바와 같은 결과를 얻을 수 있었다.
도 17에 따르면, 시료 B의 256 비트중의 불량 비트수가 시료 A, C에 비하여 많아졌다. 즉, 시료 A, C에 비하여 PZT막의 결정 방위가 불균일해져 있는 시료 B에서는 불량 비트수가 많은 것을 알 수 있다. 이것은, 시료 B의 강유전체 커패시터의 하부 전극 밑의 밀착층 상면의 거칠기가 시료 A, C에 비하여 크기 때문이다.
그래서, 결정 방위와 불량 비트수의 관계를 조사하기 위해서, 시료 A, B, C 각각에 대해서, PZT의 (111) 배향 결정립의 배향 방위의 기울기(inclination)와, 판독을 행할 수 없던 불량 비트수의 관계를 조사한 바, 도 18과 같은 결과를 얻을 수 있었다. 도 18의 횡축은, PZT의 (111) 배향 결정립의 기울기는 기판의 상면에 대한 수직 방향으로부터의 기울기[어긋남(discrepancy)]의 크기를 나타내고, 또한, 종축은 불량 비트수를 나타내고 있다.
도 18로부터 알 수 있는 바와 같이 PZT(111) 배향 결정립의 기판면에 대하여 수직 방향으로부터의 기울기가 커지면, 어떤 기울기, 3.5°에서부터 급격히 불량 비트수가 많아지고 있는 것을 알 수 있다.
또한, 동일한 시험을 베이크 온도를 230℃로 변경했을 때의 PZT(111) 배향 방위의 기울기와 양품률과의 관계는 도 19에 도시한 바와 같은 결과가 되었다. 여기서, 양품은 불량 비트수가 0인 것을 의미한다.
도 19로부터 알 수 있는 바와 같이, PZT(111) 배향 결정립의 배향 방위의 기울기가 커지면, 양품률이 낮아지는 것을 알 수 있다. 도 18과 도 19에 따르면, 디바이스 성능을 향상시키기 위해서는 PZT(111) 배향 결정립의 배향 방위의 기판 표면의 수직 방향으로부터 기울기를 3.5°이하로 할 필요가 있다.
이것은, 기판 표면의 수직 방향에 대한 PZT(111) 배향 결정립의 배향 방위의 기울기를 작게 함으로써, 256 비트의 각 비트의 커패시터 성능을 향상시키면서 커패시터 성능의 불균일을 억제하게 되어, 불량 비트수의 감소와 양품률의 향상이 가능해진다.
또한, 상기한 도 11에 따르면, 기판 표면의 수직 방향에 대한 PZT(111) 배향 결정립의 배향 방위의 기울기를 3.5°이하로 하기 위해서는 밀착층의 표면 거칠기가 0.79 ㎚ 이하이어야 하는 것을 근사 곡선으로부터 추정할 수 있다.
또한, 상기한 도 9에 따르면, 밀착층의 거칠기(Rms)가 0.79 ㎚ 이하가 될 때에는 Pt(111) 배향 결정립의 기울기가 기판 표면의 수직 방향에 대하여 2.3°이하가 되는 것을 근사 곡선으로부터 추정할 수 있다.
다음에, 시료 A, 시료 B, 시료 C 각각에 대해서 MOS 트랜지스터와 강유전체 커패시터를 각각 하나씩 이용하여 1비트로서 작용시키는 방식, 즉 1T1C 방식의 256 비트의 FeRAM을 웨이퍼에 제작하였다.
1T1C 방식은 2T2C 방식에 비하여 칩 사이즈를 작게 할 수 있는 이점이 있는 반면, 2T2C 방식보다도 커패시터에 요구되는 커패시터 성능이 엄격해진다.
그래서, 시료 A, 시료 B, 시료 C 각각에 대해서 웨이퍼 상태로 데이터를 기록하여 230℃에서 베이크한 후에 데이터를 판독하는 시험을 행한 바, 도 20에 도시하는 결과를 얻을 수 있었다. 도 20에 따르면 양품률은 시료 A만으로 양품을 취득할 수 있었던 것을 알 수 있다. 시료 B가 양품이 되지 않은 이유로는 기판 표면에 대한 수직 방향으로부터의 PZT(111) 배향 결정립의 배향 방위의 기울기가 커지고 있는 것이 원인이라고 생각된다.
이것에 대하여, 시료 C에서 양품을 취득할 수 없었던 이유로는 각 비트의 불균일은 작지만 PZT 격자중에 Ir이 확산되어 있지 않음으로써, 도 15에 도시한 바와 같이, Qsw가 낮아 1T1C 방식에서 요구되는 커패시터 성능을 만족시킬 수 없게 되는 것이 원인이라고 생각된다.
이상의 것으로부터, FeRAM을 대용량화하고 또한 미세화하기 위해서는 표 2에 나타낸 바와 같이, PZT(111) 배향 방위의 기판면 수직 방향으로부터의 어긋남을 작게 하는 것 및 PZT 격자중에 Ir이 함유되어 있는 것을 양립시키는 것이 최적인 것을 알 수 있다.
각 시료의 영향
cell 변동 커패시터 성능 종합(total)
시료 A O O O
시료 B × O ×
시료 C O △ △
O …양호, △ …약간 양호, ×…나쁨
또한, 도 1 내지 도 6에 도시한 반도체 장치의 제조 공정에서는, 밀착층(12) 위에 형성되는 제1 도전막(13)으로서 백금을 형성하고 있지만, 백금 대신에 이리듐, 티탄 등, 자기 배향성을 갖는 재료를 이용하여도 좋다.
(제2 실시 형태)
이 제2 실시 형태에서는, 표면 거칠기가 작은 밀착층 위에 강유전체막을 MOCVD법에 의해 형성하는 것에 대해서 설명한다.
이 제2 실시 형태에 있어서도, 제1 실시 형태와 마찬가지로, 도 1 내지 도 6에 설명한 공정에 따라 FeRAM을 형성한다.
즉, 도 1의 (a)에 도시한 바와 같이 제1 층간 절연막(11)상에, 표면 거칠기 0.79 ㎚ 이하의 밀착층(12)으로서 알루미나층을 10 ㎚의 두께로 형성한다. 알루미나층을 스퍼터링법에 의해 형성하는 조건으로서, 챔버 내의 실리콘 기판(1)의 온도 를 실온으로 하고, 챔버 내에 도입하는 아르곤 가스의 유량을 20 sccm로 하며, 타겟으로서 알루미나를 이용하고, 타겟·기판 사이에 인가하는 파워를 2 kW로 한다.
계속해서, 도 1의 (b)에 도시한 바와 같이, 밀착층(12) 위에 제1 도전막(13)을 형성한다. 단, 이 제2 실시 형태에서는 제1 도전막으로서, 스퍼터링법에 의해 티탄막과 이리듐막을 형성한다.
티탄(Ti)막은 10 ㎚의 두께로 형성된다. Ti막을 스퍼터링법에 의해 형성하는 조건으로서, 예컨대 챔버 내에 넣은 실리콘 기판(1)의 온도를 약 500℃로 하고, 챔버 내에 도입하는 아르곤 가스압을 0.15 Pa로 하며, 타겟으로서 티탄을 이용하며, 타겟·기판 사이에 인가하는 파워를 약 2.6 kW로 한다.
이리듐(Ir)막은 50∼400 ㎚, 예컨대 150 ㎚의 두께로 형성된다. Ir막을 스퍼터링법에 의해 형성하는 조건으로서, 예컨대 챔버 내에 넣은 실리콘 기판(1)의 온도를 약 500℃로 하고, 챔버 내에 도입하는 아르곤 가스의 유량을 약 200 sccm으로 하며, 타겟으로서 이리듐을 이용하고, 타겟·기판 사이에 인가하는 파워를 약 0.3 kW로 한다.
이 후에, 도 2의 (a)에 도시한 바와 같이, 제1 도전막(13) 위에 강유전체막(14)으로서 PZT막을 120 ㎚의 두께로 형성한다. 단, 이 제2 실시 형태에서는, 다음과 같은 조건으로 MOCVD법에 의해 PZT막을 형성한다.
챔버(도시되지 않음) 내에 놓여진 실리콘 기판(1)상에서의 PZT막의 성장 온도를 620℃로 한다. 그리고, PZT막을 구성하는 원소 중, Pb의 원료로서 Pb(DPM)2, Zr의 원료로서 Zr(DMHD)4, Ti의 원료로서 Ti(O-iPr)2(DPM)2가 이용된다. 이들 원료는 THF에 몰비 3%의 농도로 용해되어 액상으로 된 상태로 기화기로 반송되고, 기화기에서는 예컨대 260℃의 온도로 THF와 함께 기화되며, 산소와 혼합한 후에 샤워 헤드를 통해 챔버 내의 제1 도전막(13)상에 분무된다.
챔버 내에 도입되는 원료 가스의 유량은 성장 초기의 20초간에서는 Pb 원료 가스가 0.365 ㎖/분, Zr 원료 가스가 0.196 ㎖/분, Ti 원료 가스가 0.175 ㎖/분으로 설정되고, 그 후의 505초간에서는 Pb 원료 가스가 0.376 ㎖/분, Zr 원료 가스가 0.277 ㎖/분, Ti 원료 가스가 0.214 ㎖/분으로 설정된다.
그러한 조건에 의해 형성된 PZT막의 두께는 120 ㎚이며, 그 조성은 Pb/(Zr+Ti)=1.17, Zr/(Zr+Ti)=0.43이었다.
MOCVD법에 의해 형성된 PZT막은 결정화되어 있기 때문에, 결정화를 위한 어닐링은 생략된다.
계속해서, 도 2의 (b)에 도시한 바와 같이, 강유전체막(14)인 PZT막 위에 제2 도전막(15)으로서 산화이리듐막을 스퍼터링법에 의해 200 ㎚의 두께로 형성한다. 산화이리듐막의 형성 조건은 제1 실시 형태와 마찬가지로 설정된다.
다음에, 도 3 및 도 4에 도시한 공정에 따라 제2 도전막(15), 강유전체막(14), 제1 도전막(13) 및 밀착층(12)을 순차 패터닝함으로써 강유전체 커패시터(Q)가 형성된다. 또한, 강유전체 커패시터(Q)에 있어서, 제2 도전막(15)은 상부 전극(15a), 강유전체막(14)은 유전체막(14a), 제1 도전막(13)은 하부 전극(13a)이 된다.
그 후의 공정은 제1 실시 형태와 동일하므로 생략한다.
이상과 같은 공정에 의해 상면의 (111) 배향 강도가 높은 하부 전극(13a)상에 620℃의 높은 기판 온도로 MOCVD법에 의해 형성된 PZT 강유전체막(14)에 있어서, 90% 이상의 PZT 그레인 상면의 배향을 (111)로 정렬할 수 있었다.
이것은 하부 전극(13a)의 배향성을 좋게 하기 위해서, 층간 절연막(11) 위에 밀착층(12)으로서 평탄성이 좋은 알루미나막을 형성하였기 때문에, 알루미나막상의 Ti막이 c축에 배향되고, 그 위의 Ir막이 (111)에 배향되도록 하였기 때문이다.
종래 기술로서 산화실리콘막상에 형성한 이리듐막과, 이 제2 실시 형태로서 산화실리콘막상에 알루미나막, 티탄막을 통해 형성한 이리듐막과의 쌍방에 대해서 XRD 프로파일의 (222) 배향 강도의 반치폭을 조사한 바, 표 3에 나타낸 바와 같은 결과를 얻을 수 있고, 이 제2 실시 형태에 따른 이리듐막의 (111) 배향이 종래보다도 향상된 것을 알 수 있다.
하부 전극의 구조를 변경했을 때의 Ir(222)의 XRD 반치폭
하부 전극 구조 반치폭
Ir / SiO2 7.2°
Ir / Ti / AlO / SiO2 2.1°
표면 평탄성이 좋은 알루미나로 이루어진 밀착층(12) 위에 스퍼터링법에 의해 형성된 Ir막의 배향을 XRD법에 의해 측정한 바, 도 21의 실선 곡선으로 도시한 바와 같은 XRD 프로파일을 얻을 수 있었다. 도 21의 실선 곡선에 따르면, Ir막에 충분히 높은 강도의 (111) 배향이 얻어지고 있는 것을 알 수 있다.
이것에 대하여, 밀착층(12)을 이용하지 않고서, SiO2로 이루어진 층간 절연막(11) 위에 스퍼터링법에 의해 Ir막을 형성하고, Ir막의 배향을 XRD법에 의해 측정한 바, 도 21의 파선 곡선으로 도시한 바와 같이 되며, Ir막의 (111) 배향 강도는 매우 작은 것을 알 수 있었다.
또한, 밀착층(12)상에 형성된 강유전체 커패시터를 갖는 FeRAM의 임프린트(imprint) 특성과, 층간 절연막(11)상에 바로 형성된 강유전체 커패시터를 갖는 FeRAM 각각의 임프린트 특성을 조사한 바, 도 22에 도시한 바와 같은 결과를 얻을 수 있었다. 이에 따라, 이 제2 실시 형태와 같은 조건의 MOCVD법에 의해 형성된 강유전체 커패시터를 갖는 FeRAM에 따르면, 100시간 경과 후에도 충분한 판독 마진이 유지된다.
다음에, 불량 비트가 발생하는 커패시터와 발생하지 않는 커패시터에 대해서 분석 결과를 설명한다.
우선, 불량 비트가 발생하는 커패시터의 강유전체막의 PZT 결정의 (111) 배향을 조사하였다. 도 23의 (a)는 불량 비트가 발생하는 커패시터를 투과형 전자현미경으로 본 상에 기초한 단면도이며, 도 23의 (b)는 도 23의 (a)의 점선으로 도시한 PZT 결정이 <111> 방향이 아닌 영역의 전자 회절상이다. 이것에 따르면, PZT막의 (111) 배향 비율은 많아 어림잡아도 약 85%이다.
불량 비트수가 발생하지 않는 커패시터의 강유전체막의 PZT 결정의 (111) 배 향을 조사하였다. 도 24는 불량 비트가 발생하지 않는 커패시터를 투과 전자현미경으로 본 상에 기초한 단면도로서, PZT막중의 그레인이 주상(柱狀)으로 정렬되어 있고, PZT막의 (111) 배향 비율은 거의 100%이다. 또한, 제1 실시 형태에 나타낸 PZT로 이루어진 강유전체막(14)의 (111) 배향 비율은 90% 이상으로서, 거의 100%나 그것에 가까운 값이 된다.
결정 방위가 정렬되어 있는 경우에는, 디바이스 동작을 행하는 수십 나노 초의 시간으로 강유전체 도메인의 기록을 할 수 있지만, 결정 방위가 다른 것이 혼재해 있으면, 분극 반전의 전파에 시간이 걸리기 때문에, 그 시간 내에서 반전하지 않는 도메인이 남기 때문에 임프린트의 현상이 일어나는 것으로 생각되고 있다.
따라서, 디바이스로서 강유전체막을 동작시키기 위해서는 90% 이상의 결정을 동일 방향으로 정렬할 필요가 있다.
(제3 실시 형태)
제1 및 제2 실시 형태에서는, 상부 전극과 하부 전극에 각각 위에서 도전성 플러그를 접속하는, 소위 플래너형 커패시터에 대해서 설명하였다. 이 제3 실시 형태에서는, 커패시터의 하부 전극을 밑에서 도전성 플러그에 접속하는, 소위 스택형의 커패시터를 갖는 반도체 장치에 대해서 설명한다.
도 25 내지 도 30은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 공정을 도시한 단면도이다.
도 25의 (a)에 도시된 단면 구조를 형성할 때까지의 공정을 설명한다.
우선, n형 또는 p형의 실리콘(반도체) 기판(51)의 트랜지스터 형성 영역 주 위에 포토리소그래피법에 의해 소자 분리 용구를 형성한 후에, 그 속에 산화실리콘(SiO2)을 매립하여 소자 분리 절연층(52)을 형성한다. 이러한 구조의 소자 분리 절연층(52)은 STI(Shallow Trench Isolation)라고 칭한다. 또한, LOCOS(Local Oxidation of Silicon)법에 의해 형성한 절연층을 소자 분리 절연층으로서 이용하여도 좋다.
계속해서, 메모리 셀 영역에 있어서의 실리콘 기판(51)의 트랜지스터 형성 영역에 p형 불순물을 선택적으로 도입하여 p형 웰(51a)을 형성한다.
또한, 실리콘 기판(51)의 p형 웰(51a)의 표면을 열 산화하여 게이트 절연층(53)이 되는 실리콘 산화층을 형성한다.
다음에, 실리콘 기판(51)의 상측 전면에 비정질 또는 다결정의 실리콘층과 텅스텐실리사이드층을 순차 형성한다. 그 후에, 실리콘층과 텅스텐실리사이드층을 포토리소그래피법에 의해 패터닝하여 메모리 셀 영역의 웰(51a)상에 게이트 전극(54a, 54b)을 형성한다. 이들 게이트 전극(54a, 54b)은 게이트 절연층(53)을 통해 실리콘 기판(51) 위에 형성된다.
또한, 메모리 셀 영역에서는, 하나의 p형 웰(51a)상에는 2개의 게이트 전극(54a, 54b)이 병렬로 형성되고, 이들 게이트 전극(54a, 54b)은 워드선의 일부를 구성한다.
다음에, p형 웰(51a) 중 게이트 전극(54a, 54b)의 양측에 n형 불순물, 예컨대 인을 이온 주입하여 소스/드레인이 되는 제1∼제3의 n형 불순물 확산 영역(55a ∼55c)을 형성한다.
또한, CVD법에 의해 절연층, 예컨대 산화실리콘(SiO2)층을 실리콘 기판(51)의 전면에 형성한 후에, 그 절연층을 에치 백하여 게이트 전극(54a, 54b)의 양측 부분에 절연성 측벽 스페이서(56)로서 남긴다.
계속해서, p형 웰(51a)에 있어서, 게이트 전극(54a, 54b)과 측벽 스페이서(56)를 마스크로 사용하여 제1∼제3의 n형 불순물 확산 영역(55a∼55c)에 다시 n형 불순물을 이온 주입함으로써, 제1∼제3의 n형 불순물 확산 영역(55a∼55c)에 각각 불순물 고농도 영역을 형성한다.
또한, 하나의 p형 웰(51a)에 있어서, 2개의 게이트 전극(54a, 54b) 사이의 제1의 n형 불순물 확산 영역(55a)은 후술하는 비트선에 전기적으로 접속되고, 웰(51a)의 양단측 근처의 제2 및 제3의 n형 불순물 확산 영역(55b, 55c)은 후술하는 커패시터의 하부 전극에 전기적으로 접속된다.
이상의 공정에 의해, p형의 웰(51a)에는 게이트 전극(54a, 54b)과 LDD 구조의 n형 불순물 확산 영역(55a∼55c)을 갖는 2개의 n형 MOS 트랜지스터(T4, T5)가 하나의 n형 불순물 확산 영역(55a)을 공통으로 하여 형성된다.
다음에, MOS 트랜지스터(T4, T5)를 덮는 커버 절연층(57)으로서 약 200 ㎚의 두께의 산질화실리콘(SiON)층을 플라즈마 CVD법에 의해 실리콘 기판(51)의 전면에 형성한다. 그 후, TEOS 가스를 이용하는 플라즈마 CVD법에 의해 두께 1.0 ㎛ 정도의 산화실리콘(SiO2)을 제1 층간 절연층(58)으로서 커버 절연층(57) 위에 형성한다.
계속해서, 예컨대 상압의 질소 분위기 속에서 제1 층간 절연층(58)을 700℃의 온도로 30분간 가열하고, 이에 따라 제1 층간 절연층(58)을 치밀화한다. 그 후에, 제1 층간 절연층(58)의 상면을 화학기계연마(CMP)법에 의해 평탄화한다.
다음에, 도 25의 (b)에 도시한 바와 같이, 레지스트 패턴(도시되지 않음)을 이용하여 제1 층간 절연층(58)과 커버 절연층(57)을 에칭하고, 메모리 셀 영역의 제1, 제2 및 제3의 n형 불순물 확산 영역(55a, 55b, 55c) 위에 각각 제1, 제2 및 제3 컨택트 홀(58a, 58b, 58c)을 형성한다.
다음에, 도 26의 (a)에 도시된 구조를 형성할 때까지의 공정을 설명한다.
우선, 제1 층간 절연층(58)상면과 제1∼제3 컨택트 홀(58a∼58c) 내면에, 접착제층(59a)으로서 두께 20 ㎚의 티탄(Ti)층과 두께 50 ㎚의 질화티탄(TiN)층을 스퍼터링법에 의해 차례로 형성한다. 또한, WF6을 이용한 CVD법에 의해 텅스텐(W)층(59b)을 접착제층(59a)상에 성장시키고 컨택트 홀(58a∼58c)내를 완전히 매립한다.
계속해서, 텅스텐층(59b)과 접착제층(59a)을 CMP법에 의해 연마하여 제1 층간 절연층(58)의 상면상에서 제거한다. 이에 따라, 제1, 제2 및 제3 컨택트 홀(58a, 58b, 58c)내에 각각 남겨진 텅스텐층(9b) 및 접착제층(59a)은 제1, 제2 및 제3 도전성 플러그(60a, 60b, 60c)로서 사용된다. 제1, 제2 및 제3 도전성 플러그(60a, 60b, 60c)는 각각 제1, 제2 및 제3의 n형 불순물 확산 영역(55a, 55b, 55c)에 접속된다. 또한, 제1 도전성 플러그(60a)는 후술하는 비트선에 전기적으로 접속되고, 제2 및 제3 도전성 플러그(60b, 60c)는 각각 후술하는 커패시터에 접속된다.
그 후에, 기판 온도 350℃, 120초의 조건으로 제1 층간 절연층(58)을 질소 플라즈마 분위기 중에 노출시킨다.
다음에, 도 26의 (b)에 도시한 바와 같이, 제1∼제3 도전성 플러그(60a∼60c) 위와 제1 층간 절연층(58) 위에, 도전성의 산소 베리어 메탈층(62)으로서 이리듐층을 스퍼터링법에 의해 형성한다. 이리듐층은 제2 및 제3 도전성 플러그(60b, 60c)의 이상 산화를 방지하기 위해서 충분한 두께로 형성된다. 예컨대, 이리듐층은 산소 함유 분위기 속에서 550℃의 기판 온도로 어닐링할 때에 도전성 플러그(60a∼60c)의 이상 산화를 방지하기 위해서 예컨대 200∼400 ㎚의 두께로 형성된다.
또한, 산소 베리어 메탈층(62)과 제1 절연성 밀착층(61) 사이에 Ti막을 형성하여도 좋다.
계속해서, 산소 베리어 메탈층(62) 중 제2 및 제3 도전성 플러그(60b, 60c) 위와 그 주변 영역에 마스크(도시되지 않음)로서 레지스트 패턴을 형성한다.
다음에, 도 27의 (a)에 도시한 바와 같이, 마스크에 의해 덮히지 않은 영역의 산소 베리어 메탈층(62)을 에칭함으로써, 산소 베리어 메탈층(62)을 제2 및 제3 도전성 플러그(60b, 60c) 위와 그 주변에 섬 형상으로 남긴다. 이에 따라, 제1 도전성 플러그(60a)는 노출된다. 그 후에 마스크는 제거된다. 또한, 마스크로서 질화티탄, 산화실리콘 등의 하드마스크를 이용하여도 좋다.
또한, 도 27의 (b)에 도시한 바와 같이, 제1 도전성 플러그(60a), 산소 베리어 메탈층(62) 및 제1 층간 절연층(58) 위에 산화 방지 절연층(63)으로서 산질화실리콘(SiON)층 또는 질화실리콘(Si3N4)층을 CVD법에 의해 예컨대 100 ㎚의 두께로 형성한다. 두께 100 ㎚의 SiON층 또는 Si3N4층은 약 650℃의 산소 어닐링하에서, 제1 도전성 플러그(60a)의 산화를 방지하는 능력을 갖는다.
계속해서, 산화 방지 절연층(63)상에 절연성 밀착층(64)을 형성한다. 절연성 밀착층(64)은 후술하는 커패시터 하부 전극과의 밀착성을 향상시키기 위해서뿐만 아니라, 제1 및 제2 실시 형태에서 설명한 바와 같이, 커패시터 하부 전극을 구성하는 이리듐막 또는 백금막의 (111) 배향 강도를 높게 하기 위해서 형성된다.
절연성 밀착층(64)으로서 예컨대 알루미나층을 10 ㎚의 두께로 형성한다. 그 알루미나층의 형성 조건은, 예컨대 제1 및 제2 실시 형태에 나타낸 알루미나로 이루어진 밀착층(12)의 형성 조건과 동일하게 한다.
다음에, 도 28의 (a)에 도시한 바와 같이, 산소 베리어 메탈층(62)을 스톱퍼(stopper)층으로서 기능시켜, 절연성 밀착층(64)과 산화 방지 절연층(63)을 CMP에 의해 연마하여 산소 베리어 메탈층(62)의 상면을 노출시킨다. 이 경우, 산소 베리어 메탈층(62), 절연성 밀착층(64) 및 산화 방지 절연층(63)의 연마면은 평탄해진다.
CMP는 절연성 밀착층(64)의 표면이 거칠기가 0.79 ㎚ 이하가 되는 조건으로 한다.
이 후에, 도 28의 (b)에 도시한 바와 같이, 산소 베리어 메탈층(62), 산화 방지 절연층(63) 및 절연성 밀착층(64) 위에 제1 도전층(65)을 형성한다. 제1 도전층(65)으로서, 예컨대 두께 10 ㎚의 티탄(Ti)층, 두께 150 ㎚의 이리듐을 스퍼터링법에 의해 차례로 형성한다.
또한, 제1 도전층(65)을 형성하기 전 또는 형성한 후에, 예컨대 막 박리 방지를 위해 절연성 밀착층(64)을 어닐링하여도 좋다. 어닐링 방법으로서, 예컨대, 아르곤 분위기 속에서 750℃, 60초의 RTA를 이용한다.
계속해서, 제1 도전층(65)상에 강유전체층(66)으로서, 예컨대 두께 200 ㎚의 PZT층을 MOCVD법에 의해 형성한다.
MOCVD법에 의해 PZT층의 형성 조건은, 예컨대 제2 실시 형태에 있어서, 강유전체막(14)을 구성하는 PZT층의 형성 조건과 동일하게 한다.
이 경우에도, 제1 실시 형태와 동일하게, 스퍼터링법, 졸겔법, COD법 등을 이용하여 PZT층을 형성하여도 좋다.
또한, 강유전체층(66)의 재료로서는, PZT 이외에 PLCSZT, PLZT와 같은 다른 PZT계 재료, SrBi2Ta2O9, SrBi2(Ta, Nb)2O9 등의 Bi층상 구조 화합물 재료, 그 밖의 금속 산화물 강유전체를 이용하여도 좋다. 또한, 금속 산화물 강유전체는 제1 실시 형태와 같이 ABO3 페로브스카이트 구조에 Ir 원자를 함유하는 재료이어도 좋다.
또한, 강유전체층(66)을 MOCVD법에 의해 형성한 후에는 강유전체 결정화를 위한 어닐링은 행해지지 않는다.
계속해서, 강유전체층(66) 위에 제2 도전층(67)으로서, 예컨대 두께 200 ㎚의 산화이리듐(IrO2)을 스퍼터링법에 의해 형성한다.
다음에, 제2 도전층(67)상에 하드마스크(도시되지 않음)로서 TiN층과 SiO2층을 차례로 형성한다. TiN층은 스퍼터링법에 의해 형성되고, 또한, SiO2층은 TEOS를 이용한 CVD법에 의해 형성된다. 하드마스크는 제2 및 제3 도전성 플러그(60b, 60c)상의 산소 베리어 메탈층(62) 위쪽과 그 주변에 커패시터 평면 형상이 되도록 포토리소그래피법에 의해 패터닝된다.
계속해서, 하드마스크에 의해 덮히지 않은 영역의 제2 도전층(67), 강유전체층(66), 제1 도전층(65)을 순차 에칭함으로써, 산소 베리어 메탈층(62), 절연성 밀착층(64) 및 산화 방지 절연층(63) 위에 커패시터(Q1)를 형성한다. 이 경우, 제2 도전층(67), 강유전체층(66) 및 제1 도전층(65)은 할로겐 원소를 함유하는 분위기 속에서 스퍼터링 반응에 의해 에칭된다.
커패시터(Q1)는 도 29의 (a)에 도시한 바와 같이, 제1 도전층(65)으로 이루어진 하부 전극(65a)과, 강유전체층(66)으로 이루어진 유전체층(66a)과, 제2 도전층(67)으로 이루어진 상부 전극(67a)으로 구성된다.
하나의 웰(51a) 위쪽에는 2개의 커패시터(Q1)가 형성되고, 이들의 하부 전극(65a)은 각각 제2 또는 제3 도전성 플러그(60b, 60c)를 통해 제2 또는 제3의 n형 불순물 확산 영역(55b, 55c)에 전기적으로 접속된다.
하드마스크는 커패시터(Q1)의 패턴 형성 후에 제거된다.
다음에, 에칭에 의한 손상으로부터 강유전체층(66)의 질(質)을 회복하기 위해서 커패시터의 회복 어닐링을 행한다. 이 경우의 회복 어닐링은, 예컨대, 기판 온도 650℃, 60분간의 조건으로 산소를 함유하는 노(furnace) 내에서 행해진다.
이와 같이 강유전체층(66)의 패터닝 직후에 회복 어닐링 등의 열처리를 행하는 경우, 하부 전극(65a) 바로 아래의 제2 및 제3 도전성 플러그(60b, 60c)의 내열성은 산소 베리어 메탈층(62)의 산소 투과성으로 결정되고, 또한, 하부 전극(65a) 바로 아래에 위치하지 않는 제1 도전성 플러그(60a)의 내산화성은 절연성 밀착층(64)과 산화 방지 절연층(63)의 산소 투과성으로 결정된다.
상기와 같은 열 프로세스가 커패시터(Q1)를 형성할 때에는 가해지는 것이지만, 산화 방지 절연층(63)으로서 질화실리콘층을 이용한 경우에 두께가 70 ㎚이라면 텅스텐으로 이루어진 제1 도전성 플러그(60a)는 이상 산화하지 않는다.
다음에, 도 29의 (b)에 도시한 바와 같이, 커패시터 보호층(69)으로서 두께 50 ㎚의 알루미나를 스퍼터링법에 의해 커패시터(Q1)와 절연성 밀착층(64) 위에 형성한다. 이 커패시터 보호층(69)은 프로세스 손상으로부터 커패시터(Q1)를 보호하는 것으로, 알루미나 이외에 PZT로 구성하여도 좋다.
계속해서, 650℃에서 60분간의 조건으로 커패시터(Q1)를 노(furnace) 내의 산소 분위기 내에서 어닐링한다.
그 후, HDP(High Density Plasma) 장치를 이용하여 플라즈마 CVD법에 의해 제2 층간 절연층(70)으로서 두께 1.0 ㎛ 정도의 산화실리콘(SiO2)을 커패시터 보호층(69)상에 형성한다.
또한, 제2 층간 절연층(70)의 상면을 CMP법에 의해 평탄화한다. 이 예에서는 CMP 후의 제2 층간 절연층(70)의 나머지 두께는 상부 전극(67a)상에서 300 ㎚ 정도로 한다.
다음에, 도 30에 도시하는 구조를 형성할 때까지의 공정을 설명한다.
우선, 레지스트 마스크(도시되지 않음)를 이용하여 제2 층간 절연층(70), 커패시터 보호층(69), 절연성 밀착층(64) 및 산화 방지 절연층(63)을 에칭함으로써, 제1 도전성 플러그(60a) 위에 제4 컨택트 홀(70a)을 형성한다.
계속해서, 제4 컨택트 홀(70a) 내와 제2 층간 절연층(70)상에 접착제층으로서 두께 50 ㎚의 TiN층을 스퍼터링법에 의해 형성한다. 또한, CVD법에 의해 텅스텐층을 접착제층 위에 성장하여 제4 컨택트 홀(70a) 내를 완전히 매립한다.
또한, 텅스텐층, 접착제층을 CMP법에 의해 연마하여 제2 층간 절연층(70)의 상면상에서 제거한다. 그리고, 제4 컨택트 홀(70a) 내에 남겨진 텅스텐층 및 접착제을 제4 도전성 플러그(71)로 한다.
이에 따라, 제4 도전성 플러그(71)는 제1 도전성 플러그(60a)에 접속되어 비아 투 비아(via-to-via) 컨택트가 되고, 제1 불순물 확산 영역(55a)에 전기적으로 접속된다.
그 후에, 질소 플라즈마 분위기 속에서 제2 층간 절연층(70)을 350℃, 120초의 조건으로 어닐링한다.
다음에, 제4 도전성 플러그(71)상과 제2 층간 절연층(70)상에, 제2 산화 방지층(도시되지 않음)으로서 SiON층을 CVD법에 의해 100 ㎚의 두께로 형성한다.
계속해서, 제2 산화 방지층, 제2 층간 절연층(70) 및 커패시터 보호층(69)을 포토리소그래피법에 의해 패터닝하여 커패시터(Q1)의 상부 전극(67a)상에 홀(72)을 형성한다. 홀(72)을 형성함으로써 손상을 받은 커패시터(Q1)는 어닐링에 의해 회복된다. 그 어닐링은 예컨대 산소 함유 분위기 속에서 기판 온도 550℃로서 60분간 행해진다.
다음에, 제2 층간 절연층(70)상에 형성된 제2 산화 방지층을 에치 백에 의해 제거한다. 이에 따라, 제4 도전성 플러그(71)의 표면이 노출된다.
계속해서, 커패시터(Q1)의 상부 전극(67a)상의 홀(72)내와 제2 층간 절연층(70) 위에 다층 금속층을 형성한다. 그 다층 금속층으로서, 예컨대, 두께 60 ㎚의 Ti, 두께 30 ㎚의 TiN, 두께 400 ㎚의 Al-Cu, 두께 5 ㎚의 Ti 및 70 ㎚의 TiN층을 차례로 형성한다.
그 후에, 다층 금속층을 패터닝함으로써, 제4 도전성 플러그(71)에 접속되는 도전성 패드(73a)와, 홀(72)을 통해 상부 전극(67a)에 접속되는 첫 번째층 금속 배선(73b, 73c)을 형성한다.
또한, 제2 층간 절연층(70)과 첫 번째층 금속 배선(73b, 73c)과 도전성 패드(73a) 위에 제3 층간 절연층(74)을 형성한다. 계속해서, 제3 층간 절연층(74)을 패터닝하여 도전성 패드(73a) 위에 비트선 컨택트용 홀(74a)을 형성한다. 또한, 이 홀(74a) 속에 밑에서부터 차례로 TiN층 및 W층으로 이루어진 제5 도전성 플러그(75)를 형성한다.
다음에, 제3 층간 절연층(74)상에 비트선(76)을 포함하는 두 번째층의 금속 배선을 형성한다. 비트선(76)은 첫 번째층 금속 배선(73b, 73c)과 마찬가지로, 다층 금속구조로 되어 있다.
그 후에, 두 번째층의 금속 배선을 덮는 절연층 등이 형성되고, 마지막으로 TEOS 원료 산화실리콘층과 질화실리콘층에 의해 구성되는 커버층을 형성하지만, 그 상세한 내용은 생략한다.
이상의 공정에 의해 형성된 FeRAM의 메모리 셀은 하부 전극(65a)의 일부의 밑에 평탄성이 좋은 절연성 밀착층(64)이 존재한다. 따라서, 제2 실시 형태와 마찬가지로, 제1 도전막[65; 하부 전극(65a)]의 (111) 배향 강도가 높아지고, 제1 도전막(65)상에 620℃의 높은 기판 온도로 MOCVD법에 의해 PZT 강유전체막(66)을 형성하면, 강유전체막(66)을 구성하는 그레인 중 90% 이상이 (111) 배향으로 정렬된다. 이에 따라, 제2 실시 형태와 마찬가지로, 이 제3 실시 형태의 메모리 셀의 임프린트 특성이 향상되었다.
또한, MOCVD법에 의해 강유전체막(66)을 형성할 때에는 텅스텐으로 이루어진 도전성 플러그(60b, 60c)가 산화 베리어 메탈층(62)으로 덮혀 있기 때문에, 도전성 플러그(60b, 60c)의 이상 산화가 발생하지 않는다.
단, 강유전체막(66)의 성장 온도가 너무 높으면 도전성 플러그(60b, 60c)가 산화되기 쉽다. 따라서, 도전성 플러그(60b, 60c)의 산화를 방지하기 위해서는 650℃ 이하의 온도가 바람직하다. 또한, PZT막에서의 그레인의 (111) 배향 비율을 90% 이상으로 하기 위해서는 600℃ 이상의 성장 온도가 필요로 된다.
이들로부터, 도전성 플러그(60b, 60c)가 하부 전극(65a)에 접속하는 스택 구조의 커패시터(Q1)의 형성 공정에 있어서는, 강유전체막(66)을 600∼650℃의 성장 온도로 형성하는 것이 바람직하다.
(제4 실시 형태)
이 제4 실시 형태에서는, 산소 베리어 메탈층(62)으로서 형성되는 이리듐층이 커패시터(Q)의 하부 전극(65a)의 일부를 구성하는 구조에 대해서 설명한다.
도 31∼도 34는 본 발명의 제4 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도이다.
우선, 제3 실시 형태에 도시한 공정에 의해 실리콘 기판(51)에 MOS 트랜지스터(T4, T5)를 형성하고, 추가로, 커버층(57), 제1 층간 절연층(58)을 형성한다.
다음에, 도 31의 (a)에 도시한 바와 같이, 표면 거칠기가 0.79 ㎚ 이하의 제1 절연성 밀착층(61)을 제1 층간 절연층(58)상에 형성한다. 제1 절연성 밀착층(61)은 후술하는 커패시터 하부 전극과의 밀착성을 향상시키기 위해서뿐만 아니라, 제1 및 제2 실시 형태에서 설명한 바와 같이, 커패시터 하부 전극을 구성하는 이리듐막 또는 백금막의 (111) 배향성을 개선하기 위해서 형성된다.
제1 절연성 밀착층(61)으로서, 예컨대 알루미나층을 10 ㎚의 두께로 형성한다. 그 알루미나층의 형성 조건은, 예컨대 제1 및 제2 실시 형태에 도시한 알루미나로 이루어진 밀착층(12)의 형성 조건과 동일하게 한다.
다음에, 도 31의 (b)에 도시한 바와 같이, 제1 절연성 밀착층(61), 제1 층간 절연층(58) 및 커버 절연층(57)을 패터닝함으로써, 메모리 셀 영역의 제1, 제2 및 제3의 n형 불순물 확산 영역(55a, 55b, 55c) 위에 각각 제1, 제2 및 제3 컨택트 홀(58a, 58b, 58c)을 형성한다.
다음에, 도 32의 (a)에 도시된 구조를 형성할 때까지의 공정을 설명한다.
우선, 제3 실시 형태와 동일한 공정에 의해 제1, 제2 및 제3 컨택트 홀(58a, 58b, 58c) 내에 각각 제1, 제2 및 제3 도전성 플러그(60a, 60b, 60c)를 형성한다. 제1, 제2 및 제3 도전성 플러그(60a, 60b, 60c)는 텅스텐층(59b) 및 접착제층(59a)의 적층 구조로 구성된다.
계속해서, 제1 내지 제3 도전성 플러그(60a∼60c) 위와 제1 절연성 밀착층(61) 위에 도전성 산소 베리어 메탈층(62a)으로서 이리듐층을 스퍼터링법에 의해 형성한다. 이 산소 베리어 메탈층(62a)은 후술하는 바와 같이 커패시터(Q)의 하부 전극을 구성한다.
또한, 산소 베리어 메탈층(62a)과 제1 절연성 밀착층(61) 사이에 Ti막을 형성하여도 좋다.
산소 베리어 메탈층(62a)이 되는 이리듐층은 도전성 플러그(60a∼60c)의 이상 산화를 방지하기 위해서 충분한 두께로 형성되고, 예컨대 산소 함유 분위기 속 에서 550℃의 기판 온도로 어닐링할 때에 도전성 플러그(60a∼60c)의 이상 산화를 방지하기 위해서 예컨대 200 ㎚의 두께로 형성되며, 추가로 기판 온도가 100℃ 올라갈 때마다 두께를 100 ㎚씩 더 형성한다. 즉, 이리듐층이 400 ㎚이라면, 이리듐층은 750℃의 산소 어닐링에 대하여 도전성 플러그(60a∼60c)의 산화를 방지할 수 있다.
계속해서, 산소 베리어 메탈층(62a) 중 제2 및 제3 도전성 플러그(60b, 60c)의 위쪽과 그 주변 영역에 마스크(M1)를 형성한다. 마스크(M1)의 평면 형상은 후술하는 커패시터의 하부 전극의 형상으로 한다. 마스크(M1)로서 레지스트를 이용하여도 좋고, 질화티탄, 산화실리콘 등의 하드마스크를 이용하여도 좋다.
다음에, 도 32의 (b)에 도시한 바와 같이, 마스크(M1)에 의해 덮히지 않은 영역의 산소 베리어 메탈층(62a)을 에칭함으로써, 산소 베리어 메탈층(62a)을 제2 및 제3 도전성 플러그(60b, 60c) 위와 그 주변의 제1 절연성 밀착층(61) 위에 커패시터의 크기로 남긴다. 베리어 메탈층(62a)의 에칭 가스로서 할로겐계 가스가 사용된다. 이에 따라, 제1 도전성 플러그(60a)는 노출된다.
계속해서, 마스크(M1)가 제거된다.
그 후에, 도 33의 (a)에 도시한 바와 같이, 제1 도전성 플러그(60a), 산소 베리어 메탈층(62a) 및 제1 절연성 밀착층(61) 위에, 산화 방지 절연층(63)으로서 산질화실리콘(SiON)층 또는 질화실리콘(Si3N4)층을 CVD법에 의해 예컨대 100 ㎚의 두께로 형성한다. 계속해서, 산화 방지 절연층(63)상에 제2 절연성 밀착층(64a)으로서 예컨대 TEOS를 이용한 CVD법에 의해 예컨대 두께 300 ㎚의 산화실리콘(SiO2)층을 형성한다.
또한, 도 33의 (b)에 도시한 바와 같이, 산소 베리어 메탈층(62a)을 스톱퍼층으로서 기능시키고, CMP에 의해 제2 절연성 밀착층(64a)과 산화 방지 절연층(63)을 연마함으로써 산소 베리어 메탈층(62a)의 상면을 노출시킨다. 이 경우, 산소 베리어 메탈층(62a), 제2 절연성 밀착층(64a) 및 산화 방지 절연층(63)의 상면은 CMP에 의해 평탄화된다.
이 후에, 도 34의 (a)에 도시한 바와 같이, 산소 베리어 메탈층(62a), 산화 방지 절연층(63) 및 제2 절연성 밀착층(64a) 위에, 제1 도전층(65b)으로서 예컨대 두께 30 ㎚의 Ir층을 스퍼터링법에 의해 형성한다. 이 Ir층은 산소 베리어 메탈층(62a)의 배향을 계승하여 (111) 배향 강도가 높아진다.
또한, 제1 도전층(65b)을 형성하기 전 또는 형성한 후에, 예컨대 막 박리 방지를 위해 제2 절연성 밀착층(64a)을 어닐링하여도 좋다. 어닐링 방법으로서, 예컨대, 아르곤 분위기 속에서 750℃, 60초의 RTA를 이용한다.
계속해서, 제1 도전층(65b)상에, 강유전체층(66)으로서, 예컨대 두께 120 ㎚의 PZT층을 MOCVD법에 의해 형성한다. MOCVD법에 의한 강유전체층(66)의 형성 조건은 제3 실시 형태와 마찬가지로 설정된다.
또한, 강유전체층(66)의 형성 방법은 제3 실시 형태에 도시한 다른 방법을 이용하여도 좋다. 또한, 강유전체층(66)의 재료로서, PZT 이외에 제3 실시 형태에 도시한 재료를 이용하여도 좋다.
계속해서, 강유전체층(66) 위에 제2 도전층(67)으로서 예컨대 두께 200 ㎚의 IrO2층을 스퍼터링법에 의해 형성한다.
다음에, 제2 도전층(67)상에 TiN층과 SiO2층을 차례로 형성한다. TiN층은 스퍼터링법에 의해 형성되고, 또한, SiO2층은 TEOS를 이용하는 CVD법에 의해 형성된다. TiN층과 SiO2층은 제2 및 제3 도전성 플러그(60b, 60c)의 위쪽에서 산소 베리어 메탈층(62a)과 거의 동일한 평면 형상으로 패터닝됨으로써 하드마스크(M2)가 된다.
계속해서, 하드마스크(M2)에 의해 덮히지 않은 영역의 제2 도전층(67), 강유전체층(66), 제1 도전층(65b)을 순차 에칭한다. 또한, 그 에칭에 의해 절연성 밀착층(64a)이 에칭되어도 산화 방지 절연층(63)은 에칭 스톱퍼로서 기능하기 때문에, 제1 도전성 플러그(60a)가 노출되는 일은 없다.
상기한 바에 의해, 도 34의 (b)에 도시한 바와 같이, 제1 층간 절연층(58)상에는 커패시터(Q2)가 형성된다. 커패시터(Q2)의 하부 전극(65a)은 제1 도전층(65b) 및 산소 베리어 메탈층(62a)에 의해 구성된다. 또한, 커패시터(Q2)의 유전체층(66a)은 강유전체층(66)으로 구성되고, 추가로 커패시터(Q2)의 상부 전극(67a)은 제2 도전층(67)으로 구성된다.
커패시터(Q2)는 하나의 웰(51a)의 위쪽에 2개 배치되고, 이들 하부 전극(65a)은 각각 제2 또는 제3 도전성 플러그(60b, 60c)를 통해 제2 또는 제3의 n형 불순물 확산 영역(55b, 55c)에 전기적으로 접속된다.
하드마스크(M2)는 커패시터(Q2)의 패턴 형성 후에 제거된다.
다음에, 강유전체층(66)의 막질(膜質)을 에칭에 의한 손상으로부터 회복시키기 위해서 커패시터(Q2)의 회복 어닐링을 행한다. 이 경우의 회복 어닐링은, 예컨대, 기판 온도 650℃, 60분간의 조건으로 산소를 함유하는 노(furnace) 내에서 행해진다.
이와 같이 강유전체층(66)의 패터닝 직후에 회복 어닐링 등의 열처리를 행하는 경우, 하부 전극(65a) 바로 아래의 제2 및 제3 도전성 플러그(60b, 60c)의 내열성은 산소 베리어 메탈층(62a)의 산소 투과성으로 결정되고, 또한, 하부 전극(65a) 바로 아래에 위치하지 않는 제1 도전성 플러그(60a)의 내산화성은 제2 절연성 밀착층(64a)과 산화 방지 절연층(63)의 산소 투과성으로 결정된다.
다음에, 도 35에 도시하는 구조를 형성할 때까지의 공정에 대해서 설명한다.
우선, 커패시터(Q2), 산화 방지 절연막(64) 및 제2 절연성 밀착층(64a)상에 커패시터 보호층(69)으로서 두께 50 ㎚의 알루미나를 스퍼터링법에 의해 형성한다. 또한, 제3 실시 형태에 도시한 공정에 따라 제4 도전성 플러그(71), 도전성 패드(73a), 첫 번째층 배선(73b, 73c), 제3 층간 절연층(74), 제5 도전성 플러그(75), 비트선(76) 등을 형성한다.
이상의 공정에 의해 형성된 FeRAM의 메모리 셀은 하부 전극(65a)의 일부를 구성하는 산소 베리어 메탈층(62a) 밑에 평탄성이 좋은 제1 절연성 밀착층(61)이 존재한다.
따라서, 제3 실시 형태와 마찬가지로, 제1 도전막[65; 하부 전극(65a)]의 (111) 배향 강도가 높아지고, 제1 도전막(65)상에 620℃의 높은 기판 온도로 MOCVD법에 의해 PZT 강유전체막(66)을 형성하면, 강유전체막(66)을 구성하는 그레인 중 90% 이상을 (111) 배향으로 정렬할 수 있고, 제2 실시 형태와 마찬가지로 메모리 셀의 임프린트 특성이 향상되었다.
또한, MOCVD법에 의해 강유전체막(66)을 형성할 때에는 텅스텐으로 이루어진 도전성 플러그(60b, 60c)가 산화 베리어 메탈층(62)에 의해 덮혀 있기 때문에, 도전성 플러그(60b, 60c)의 이상 산화가 발생하지 않는다.
또한, 커패시터(Q2)의 형성 공정에 있어서는, 제3 실시 형태와 마찬가지로, 강유전체막(66)을 600∼650℃의 성장 온도로 형성하는 것이 바람직하다.
(부기 1) 반도체 기판의 위쪽에 형성된 절연막과,
상기 절연막 위에 형성된 밀착층과,
상기 밀착층 위에 형성된 커패시터 하부 전극과,
상기 커패시터 하부 전극 위에 형성되고, 또한 A 사이트와 B 사이트 중 적어도 한쪽에 Ir을 함유하는 ABO3형 페로브스카이트 구조(A=Bi, Pb, Ba, Sr, Ca, Na, K, 희토류 원소 중 어느 하나, B=Ti, Zr, Nb, Ta, W, Mn, Fe, Co, Cr 중 어느 하 나)를 갖는 강유전체층과,
상기 강유전체층 위에 형성된 커패시터 상부 전극을 포함하는 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 강유전체층의 (111) 배향 방위는 상기 반도체 기판 상면의 수직 방향으로부터 3.5°이하의 기울기인 것을 특징으로 하는 부기 1에 기재한 반도체 장치.
(부기 3) 상기 강유전체막은 PZT를 주성분으로 하는 재료인 것을 특징으로 하는 부기 1 또는 부기 2에 기재한 반도체 장치.
(부기 4) 상기 하부 전극의 (111) 배향 방위는 상기 반도체 기판 상면의 수직 방향으로부터의 기울기가 2.3°이하인 것을 특징으로 하는 부기 1 내지 부기 3 중 어느 하나에 기재한 반도체 장치.
(부기 5) 상기 하부 전극은 백금인 것을 특징으로 하는 부기 1 내지 부기 4 중 어느 하나에 기재한 반도체 장치.
(부기 6) 상기 밀착층 상면의 거칠기는 0.79 ㎚ 이하인 것을 특징으로 하는 부기 1 내지 부기 5 중 어느 하나에 기재한 반도체 장치.
(부기 7) 상기 밀착층은 알루미나로 이루어진 것을 특징으로 하는 부기 1 내지 부기 6 중 어느 하나에 기재한 반도체 장치.
(부기 8) 상기 상부 전극은 산화이리듐 또는 이리듐으로 이루어진 것을 특징으로 하는 부기 1 내지 부기 7 중 어느 하나에 기재한 반도체 장치.
(부기 9) 반도체 기판의 위쪽에 형성된 절연막과,
상기 절연막 위에 형성되고 또한 표면 거칠기가 0.79 ㎚ 이하인 밀착층과,
상기 밀착층 위에 형성되고 또한 상기 반도체 기판 상면의 수직 방향으로부터 2.3°이하로 기울어진 (111) 배향 방위인 커패시터 하부 전극과,
상기 커패시터 하부 전극 위에 형성되고 또한 ABO3형 페로브스카이트 구조(A=Bi, Pb, Ba, Sr, Ca, Na, K, 희토류 원소 중 어느 하나, B=Ti, Zr, Nb, Ta, W, Mn, Fe, Co, Cr 중 어느 하나)를 갖는 강유전체층과,
상기 강유전체층 위에 형성된 커패시터 상부 전극을 포함하는 것을 특징으로 하는 반도체 장치.
(부기 10) 상기 강유전체층의 (111) 배향 방위는 상기 반도체 기판 상면의 수직 방향으로부터 3.5°이하로 기울어져 있는 것을 특징으로 하는 부기 9에 기재한 반도체 장치.
(부기 11) 반도체 기판의 위쪽에 형성된 절연막과,
상기 절연막 위에 형성된 밀착층과,
상기 밀착층 위에 형성된 커패시터 하부 전극과,
상기 커패시터 하부 전극 위에 형성되고, 상기 반도체 기판 상면의 수직 방향으로부터 3.5°이하의 기울기의 (111) 배향 방위이며, 또한 ABO3형 페로브스카이트 구조(A=Bi, Pb, Ba, Sr, Ca, Na, K, 희토류 원소 중 어느 하나, B=Ti, Zr, Nb, Ta, W, Mn, Fe, Co, Cr 중 어느 하나)를 갖는 강유전체층과,
상기 강유전체층 위에 형성된 상기 커패시터 상부 전극을 포함하는 것을 특 징으로 하는 반도체 장치.
(부기 12) 상기 하부 전극은 백금층, 이리듐층, 백금 함유층, 이리듐 함유층 중 어느 하나인 것을 특징으로 하는 부기 9 내지 부기 11 중 어느 하나에 기재한 반도체 장치.
(부기 13) 상기 강유전체층은 PZT를 주성분으로 하는 재료, 또는 PZT인 것을 특징으로 하는 부기 9 내지 부기 12 중 어느 하나에 기재한 반도체 장치.
(부기 14) 상기 절연막 및 상기 밀착층 중 상기 하부 전극 밑에 형성된 홀과,
상기 홀 내에 형성되어 상기 하부 전극에 접속되는 도전성 플러그를 추가로 포함하는 것을 특징으로 하는 부기 9 내지 부기 13 중 어느 하나에 기재한 반도체 장치.
(부기 15) 상기 도전성 플러그와 상기 하부 전극 사이에는 산소 베리어 메탈층이 형성되어 있는 것을 특징으로 하는 부기 14에 기재한 반도체 장치.
(부기16) 상기 산소 베리어 메탈층은 상기 하부 전극의 일부를 구성하는 것을 특징으로 하는 부기 15에 기재한 반도체 장치.
(부기 17) 반도체 기판의 위쪽에 절연막을 형성하는 공정과,
표면 거칠기가 0.79 ㎚ 이하의 밀착층을 상기 절연막 위에 형성하는 공정과,
(111) 배향 방위가 상기 반도체 기판 상면의 수직 방향으로부터 2.3°이하로 기울어져 있는 제1 도전막을 상기 밀착층 위에 형성하는 공정과,
상기 제1 도전막 위에 강유전체층을 형성하는 공정과,
상기 강유전체층 위에 제2 도전막을 형성하는 공정과,
상기 제2 도전막을 패터닝하여 커패시터 상부 전극을 형성하는 공정과,
상기 강유전체층을 패터닝함으로써 적어도 상기 상부 전극 밑에 남기는 공정과,
상기 제1 도전막을 패터닝함으로써, 상기 상부 전극의 아래쪽에 커패시터 하부 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 18) 상기 강유전체층은 스퍼터링법, MOCVD, MOD 용액 사용의 스핀온법, 졸겔 용액 사용의 스핀온법 중 어느 하나의 성장 방법에 의해 형성되는 것을 특징으로 하는 부기 17에 기재한 반도체 장치의 제조 방법.
(부기 19) 반도체 기판의 위쪽에 절연막을 형성하는 공정과,
상기 절연막 위에 밀착층을 형성하는 공정과,
상기 밀착층 위에 제1 도전막을 형성하는 공정과,
A 사이트와 B 사이트 중 적어도 한쪽에 Ir 원소를 함유하는 ABO3형 페로브스카이트 구조(A=Bi, Pb, Ba, Sr, Ca, Na, K, 희토류 원소 중 어느 하나, B=Ti, Zr, Nb, Ta, W, Mn, Fe, Co, Cr 중 어느 하나)의 강유전체층을 상기 제1 도전막 위에 형성하는 공정과,
상기 강유전체층 위에 상기 제2 도전막을 형성하는 공정과,
상기 제2 도전막을 패터닝하여 커패시터 상부 전극을 형성하는 공정과,
상기 강유전체층을 패터닝함으로써 적어도 상기 상부 전극 밑에 남기는 공정과,
상기 제1 도전막을 패터닝함으로써, 상기 상부 전극의 아래쪽에 커패시터 하부 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 20) 상기 강유전체층은 Ir을 함유하는 유기 소스를 이용하는 MOCVD, Ir을 함유하는 타겟을 이용한 스퍼터링법, Ir 원소를 갖는 졸겔액 또는 Ir을 갖는 MOD 용액을 이용하여 스핀온법 중 어느 하나에 의해 형성되는 것을 특징으로 하는 부기 19에 기재한 반도체 장치의 제조 방법.
(부기 21) 상기 강유전체층을 형성하는 공정은,
강유전체 재료층을 형성하는 공정과,
이리듐, 이리듐 함유 재료 중 어느 하나로 이루어진 상기 제2 도전막을 상기 강유전체 재료층 위에 형성하는 공정과,
열에 의해 상기 제2 도전막으로부터 Ir을 상기 강유전체 재료층에 도핑하는 공정을 포함하는 것을 특징으로 하는 부기 19에 기재한 반도체 장치의 제조 방법.
(부기 22) 상기 제2 도전막 형성 전에 상기 강유전체층을 가열하는 공정과,
상기 제2 도전막 및 상기 강유전체층을 가열하는 공정을 추가로 포함하는 것을 특징으로 하는 부기 17 내지 부기 21 중 어느 하나에 기재한 반도체 장치의 제조 방법.
(부기 23) 상기 하부 전극으로서 백금막을 형성하는 것을 특징으로 하는 부 기 17 내지 부기 22 중 어느 하나에 기재한 반도체 장치의 제조 방법.
(부기 24) 반도체 기판의 위쪽에 절연막을 형성하는 공정과,
표면 거칠기가 0.79 ㎚ 이하의 밀착층을 상기 절연막 위에 형성하는 공정과,
이리듐, 이리듐 함유 재료 중 어느 하나로 이루어진 제1 도전막을 상기 밀착층 위에 형성하는 공정과,
상면측에 (111) 배향을 갖는 그레인을 90% 이상 함유하는 강유전체층을 MOCVD의 성장 방법에 의해 상기 제1 도전막 위에 형성하는 공정과,
상기 강유전체층 위에 상기 제2 도전막을 형성하는 공정과,
상기 제2 도전막을 패터닝하여 커패시터 상부 전극을 형성하는 공정과,
상기 강유전체층을 패터닝함으로써 적어도 상기 상부 전극 밑에 남기는 공정과,
상기 제1 도전막을 패터닝함으로써, 상기 상부 전극의 아래쪽에 커패시터 하부 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 25) 상기 강유전체층을 상기 MOCVD에 의해 형성할 때의 상기 강유전체층의 성장 온도를 600∼650℃ 사이로 설정하는 것을 특징으로 하는 부기 18, 부기 20, 부기 24 중 어느 하나에 기재한 반도체 장치의 제조 방법.
(부기 26) 상기 강유전체층은 성장 시간, 또는 가열 처리에 의해 (111) 배향 방위가 상기 반도체 기판 상면의 수직 방향으로부터 3.5°이하의 기울기로 이루어지는 것을 특징으로 하는 부기 17 내지 부기 25 중 어느 하나에 기재한 반도체 장 치의 제조 방법.
(부기 27) 상기 강유전체막은 PZT를 주성분으로 하는 재료, 또는 PZT인 것을 특징으로 하는 부기 17 내지 부기 26 중 어느 하나에 기재한 반도체 장치의 제조 방법.
(부기 28) 상기 밀착층으로서 알루미나를 형성하는 것을 특징으로 하는 부기 17 내지 부기 27 중 어느 하나에 기재한 반도체 장치의 제조 방법.
(부기 29) 상기 알루미나는 상기 반도체 기판의 온도를 100℃ 이하로 설정하여 형성되는 것을 특징으로 하는 부기 28에 기재한 반도체 장치의 제조 방법.
(부기 30) 상기 하부 전극은 (111) 배향 방위가 상기 반도체 기판의 상기 상면의 수직 방향으로부터의 기울기가 2.3°이하가 되는 조건으로 형성되는 것을 특징으로 하는 부기 19 또는 부기 24에 기재한 반도체 장치의 제조 방법.
(부기 31) 상기 절연막 및 상기 밀착층 중 상기 커패시터 하부 전극 밑에 홀을 형성하는 공정과,
상기 홀 내에 상기 커패시터 하부 전극에 접속되는 도전성 플러그를 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 부기 17 내지 부기 30 중 어느 하나에 기재한 반도체 장치의 제조 방법.
(부기 32) 상기 도전성 플러그와 상기 커패시터 하부 전극 사이에는 산소 베리어 메탈층이 형성되어 있는 것을 특징으로 하는 부기 31에 기재한 반도체 장치의 제조 방법.
이상 설명한 바와 같이 본 발명에 따르면, A 사이트와 B 사이트 중 적어도 한쪽에 Ir을 함유하는 ABO3형 페로브스카이트 구조의 강유전체층을 포함하는 커패시터를 가지고 있기 때문에, ABO3형 페로브스카이트 구조에 Ir을 함유하지 않는 강유전체층을 갖는 커패시터에 비하여 잔류 분극 특성을 크게 할 수 있다.
또한, 표면 거칠기가 0.79 ㎚ 이하의 밀착층 위에 (111) 배향 방향이 기판면의 수직 방향에 대하여 2.3°이하로 기울어져 있는 커패시터의 하부 전극을 형성하고 있기 때문에, 그 하부 전극 위에 형성되는 강유전체층의 (111) 배향 방향을 양호하게 할 수 있다.
또한, 커패시터에 있어서 하부 전극상에 형성되는 강유전체층의 (111) 배향 방향을 기판면의 수직 방향에 대하여 3.5°이하로 기울였기 때문에, 그러한 커패시터를 갖는 FeRAM의 불량 비트수를 종래보다도 적게 할 수 있다.
또한, 표면 거칠기가 0.79 ㎚ 이하의 밀착층 위에 이리듐 또는 이리듐 함유 재료로 이루어진 하부 전극을 형성하고, 그 위에 MOCVD법에 의해 강유전체층을 형성함으로써, (111) 배향을 갖는 그레인을 90% 이상 함유하는 강유전체층의 형성이 가능해진다.

Claims (10)

  1. 반도체 기판의 위쪽에 형성된 절연막과;
    상기 절연막 위에 형성된 밀착층과;
    상기 밀착층 위에 형성된 커패시터 하부 전극과;
    상기 커패시터 하부 전극 위에 형성되고, 또한 A 사이트와 B 사이트 중 적어도 한쪽에 Ir을 함유하는 ABO3형 페로브스카이트 구조(A=Bi, Pb, Ba, Sr, Ca, Na, K, 희토류 원소 중 어느 하나, B=Ti, Zr, Nb, Ta, W, Mn, Fe, Co, Cr 중 어느 하나)를 갖는 강유전체층과;
    상기 강유전체층 위에 형성된 커패시터 상부 전극
    을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 강유전체층의 (111) 배향 방위는 상기 반도체 기판 상면의 수직 방향으로부터 3.5°이하의 기울기인 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 하부 전극의 (111) 배향 방위는 상기 반도체 기판 상면의 수직 방향으로부터의 기울기가 2.3°이하인 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서, 상기 밀착층 상면의 거칠기는 0.79 ㎚ 이하인 것을 특징으로 하는 반도체 장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 반도체 기판의 위쪽에 절연막을 형성하는 공정과;
    상기 절연막 위에 밀착층을 형성하는 공정과;
    상기 밀착층 위에 제1 도전막을 형성하는 공정과;
    A 사이트와 B 사이트 중 적어도 한쪽에 Ir 원소를 함유하는 ABO3형 페로브스카이트 구조(A=Bi, Pb, Ba, Sr, Ca, Na, K, 희토류 원소 중 어느 하나, B=Ti, Zr, Nb, Ta, W, Mn, Fe, Co, Cr 중 어느 하나)의 강유전체층을 상기 제1 도전막 위에 형성하는 공정과;
    상기 강유전체층 위에 제2 도전막을 형성하는 공정과;
    상기 제2 도전막을 패터닝하여 커패시터 상부 전극을 형성하는 공정과;
    상기 강유전체층을 패터닝함으로써 적어도 상기 상부 전극 밑에 남기는 공정과;
    상기 제1 도전막을 패터닝함으로써, 상기 상부 전극의 아래쪽에 커패시터 하부 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 삭제
  10. 삭제
KR1020030075787A 2002-10-30 2003-10-29 반도체 장치 및 그 제조 방법 KR100948899B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002316733A JP4601896B2 (ja) 2002-10-30 2002-10-30 半導体装置及びその製造方法
JPJP-P-2002-00316733 2002-10-30

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020090091013A Division KR100983302B1 (ko) 2002-10-30 2009-09-25 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20040038775A KR20040038775A (ko) 2004-05-08
KR100948899B1 true KR100948899B1 (ko) 2010-03-24

Family

ID=32089555

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020030075787A KR100948899B1 (ko) 2002-10-30 2003-10-29 반도체 장치 및 그 제조 방법
KR1020090091013A KR100983302B1 (ko) 2002-10-30 2009-09-25 반도체 장치 및 그 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020090091013A KR100983302B1 (ko) 2002-10-30 2009-09-25 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
US (3) US7547933B2 (ko)
EP (2) EP2159831A1 (ko)
JP (1) JP4601896B2 (ko)
KR (2) KR100948899B1 (ko)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4601896B2 (ja) * 2002-10-30 2010-12-22 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2006066415A (ja) * 2004-08-24 2006-03-09 Oki Electric Ind Co Ltd 強誘電体メモリの製造方法
JP4785030B2 (ja) * 2005-01-18 2011-10-05 富士通セミコンダクター株式会社 半導体装置とその製造方法
JP2006261443A (ja) * 2005-03-17 2006-09-28 Fujitsu Ltd 半導体装置及びその製造方法
JP2006278550A (ja) * 2005-03-28 2006-10-12 Fujitsu Ltd 半導体装置の製造方法
JP2007149952A (ja) * 2005-11-28 2007-06-14 Fujitsu Ltd 強誘電体キャパシタの形成方法および半導体装置の製造方法
WO2007063573A1 (ja) 2005-11-29 2007-06-07 Fujitsu Limited 半導体装置とその製造方法
US7601629B2 (en) * 2005-12-20 2009-10-13 Texas Instruments Incorporated Semiconductive device fabricated using subliming materials to form interlevel dielectrics
JP2007266429A (ja) * 2006-03-29 2007-10-11 Fujitsu Ltd 半導体装置及びその製造方法
JP2007318018A (ja) * 2006-05-29 2007-12-06 Toshiba Corp 強誘電体メモリセル及び強誘電体メモリセルの製造方法
JP4884104B2 (ja) * 2006-06-29 2012-02-29 富士通セミコンダクター株式会社 キャパシタを含む半導体装置及びその製造方法
JP4703500B2 (ja) * 2006-06-30 2011-06-15 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4952148B2 (ja) * 2006-08-29 2012-06-13 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2008060291A (ja) * 2006-08-31 2008-03-13 Fujitsu Ltd 強誘電体キャパシタの形成方法および半導体装置の製造方法
KR100791007B1 (ko) * 2006-12-07 2008-01-04 삼성전자주식회사 금속 실리사이드 나노 결정을 구비하는 비휘발성 메모리소자, 상기 금속 실리사이드 나노 결정 형성 방법 및 상기비휘발성 메모리 소자의 제조방법
JP5076543B2 (ja) 2007-02-21 2012-11-21 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5399232B2 (ja) * 2007-02-21 2014-01-29 富士通セミコンダクター株式会社 半導体装置の製造方法
KR101110802B1 (ko) * 2007-03-20 2012-02-24 후지쯔 세미컨덕터 가부시키가이샤 반도체장치의 제조방법
US20090065841A1 (en) * 2007-09-06 2009-03-12 Assaf Shappir SILICON OXY-NITRIDE (SiON) LINER, SUCH AS OPTIONALLY FOR NON-VOLATILE MEMORY CELLS
KR20090028030A (ko) * 2007-09-13 2009-03-18 삼성전자주식회사 반도체 장치 및 이의 제조 방법
WO2009057225A1 (ja) 2007-11-02 2009-05-07 Fujitsu Microelectronics Limited 半導体装置とその製造方法
JP5385553B2 (ja) * 2008-06-13 2014-01-08 セイコーエプソン株式会社 半導体装置の製造方法
US7813193B2 (en) * 2008-06-19 2010-10-12 Texas Instruments Incorporated Ferroelectric memory brake for screening and repairing bits
JP4845937B2 (ja) * 2008-07-24 2011-12-28 株式会社東芝 スピンｍｏｓｆｅｔおよびこのスピンｍｏｓｆｅｔを用いたリコンフィギュラブル論理回路
US8981440B2 (en) 2008-09-16 2015-03-17 Rohm Co., Ltd. Semiconductor storage device and method for manufacturing the semiconductor storage device
JP5502302B2 (ja) 2008-09-26 2014-05-28 ローム株式会社 半導体装置およびその製造方法
WO2011111309A1 (ja) * 2010-03-11 2011-09-15 パナソニック株式会社 焦電型温度センサを用いて温度を測定する方法
US8450168B2 (en) * 2010-06-25 2013-05-28 International Business Machines Corporation Ferro-electric capacitor modules, methods of manufacture and design structures
JP2012151292A (ja) * 2011-01-19 2012-08-09 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP5621922B2 (ja) 2011-05-23 2014-11-12 コニカミノルタ株式会社 圧電素子およびその製造方法
US9761785B2 (en) 2011-10-17 2017-09-12 The United States Of America As Represented By The Secretary Of The Army Stylo-epitaxial piezoelectric and ferroelectric devices and method of manufacturing
US8866367B2 (en) 2011-10-17 2014-10-21 The United States Of America As Represented By The Secretary Of The Army Thermally oxidized seed layers for the production of {001} textured electrodes and PZT devices and method of making
JP5845866B2 (ja) 2011-12-07 2016-01-20 富士通セミコンダクター株式会社 半導体装置の製造方法
US9349392B1 (en) 2012-05-24 2016-05-24 Western Digital (Fremont), Llc Methods for improving adhesion on dielectric substrates
JP6236924B2 (ja) * 2013-06-28 2017-11-29 株式会社リコー 電気機械変換膜、電気機械変換素子、液滴吐出ヘッド、及びインクジェット記録装置
US8890223B1 (en) 2013-08-06 2014-11-18 Texas Instruments Incorporated High voltage hybrid polymeric-ceramic dielectric capacitor
JP6287278B2 (ja) * 2014-02-03 2018-03-07 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR102184355B1 (ko) 2014-09-16 2020-11-30 삼성전자주식회사 반도체 소자
US11121139B2 (en) * 2017-11-16 2021-09-14 International Business Machines Corporation Hafnium oxide and zirconium oxide based ferroelectric devices with textured iridium bottom electrodes
US10861929B2 (en) * 2018-06-27 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Electronic device including a capacitor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6239457B1 (en) 1998-04-09 2001-05-29 Hitachi, Ltd. Semiconductor memory device and manufacturing method thereof
JP2002151656A (ja) 2000-11-14 2002-05-24 Toshiba Corp 半導体装置及びその製造方法
KR100379941B1 (ko) 2001-03-06 2003-04-11 주승기 거대 단결정립 강유전체 박막의 제조방법 및 이를 이용한강유전체 기억소자의 제조방법
KR100498608B1 (ko) 2000-12-30 2005-07-01 주식회사 하이닉스반도체 강유전체 캐패시터 제조 방법

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1066686A (en) * 1974-04-25 1979-11-20 Alan Lauder Metal oxide catalytic compositions
JPH05343617A (ja) * 1992-06-12 1993-12-24 Toshiba Corp 半導体記憶装置
DE4400540C2 (de) * 1994-01-11 1995-10-12 Forschungszentrum Juelich Gmbh Perowskitische Elektroden insbesondere für Hochtemperatur-Brennstoffzellen
US6052271A (en) * 1994-01-13 2000-04-18 Rohm Co., Ltd. Ferroelectric capacitor including an iridium oxide layer in the lower electrode
US6144052A (en) * 1996-03-08 2000-11-07 Hitachi, Ltd. Semiconductor device and its manufacture
DE19630110C2 (de) 1996-07-25 1998-11-19 Siemens Ag Schichtaufbau mit einer ferroelektrischen Schicht und Herstellverfahren
US6060735A (en) * 1996-09-06 2000-05-09 Kabushiki Kaisha Toshiba Thin film dielectric device
US5757591A (en) * 1996-11-25 1998-05-26 International Business Machines Corporation Magnetoresistive read/inductive write magnetic head assembly fabricated with silicon on hard insulator for improved durability and electrostatic discharge protection and method for manufacturing same
US5719417A (en) * 1996-11-27 1998-02-17 Advanced Technology Materials, Inc. Ferroelectric integrated circuit structure
KR100243298B1 (ko) 1997-09-08 2000-02-01 윤종용 반도체장치의 커패시터 형성방법
US6462931B1 (en) * 1997-10-23 2002-10-08 Texas Instruments Incorporated High-dielectric constant capacitor and memory
JP3641142B2 (ja) * 1997-12-24 2005-04-20 株式会社東芝 強誘電体メモリ
JPH11274429A (ja) * 1998-03-19 1999-10-08 Toshiba Corp 半導体記憶装置
JP3865528B2 (ja) * 1998-04-09 2007-01-10 株式会社ルネサステクノロジ 半導体メモリ素子
JP3249496B2 (ja) * 1998-11-10 2002-01-21 株式会社東芝 半導体装置及び半導体装置の製造方法
US6544893B2 (en) * 1999-03-30 2003-04-08 Hoya Corporation Method of manufacturing a glass substrate for an information recording medium, and method of manufacturing an information recording medium
JP3211809B2 (ja) * 1999-04-23 2001-09-25 ソニー株式会社 半導体記憶装置およびその製造方法
US6611014B1 (en) * 1999-05-14 2003-08-26 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof
JP3331334B2 (ja) * 1999-05-14 2002-10-07 株式会社東芝 半導体装置の製造方法
JP2001107238A (ja) * 1999-07-28 2001-04-17 Sharp Corp プラチナ電極上の単相ペロブスカイト強誘電体膜およびその形成方法
JP3435633B2 (ja) * 1999-09-13 2003-08-11 株式会社村田製作所 薄膜積層体、薄膜キャパシタ、およびその製造方法
JP2001210794A (ja) * 2000-01-27 2001-08-03 Seiko Epson Corp 強誘電体メモリ材料
JP4437178B2 (ja) * 2000-02-04 2010-03-24 国立大学法人東京工業大学 強誘電体材料薄膜の成膜方法とその用途
KR20010108778A (ko) * 2000-05-31 2001-12-08 박종섭 폴리실리콘 플러그의 산화를 방지할 수 있는 강유전체메모리 소자 제조 방법
EP1170797A3 (en) 2000-07-04 2005-05-25 Alps Electric Co., Ltd. Thin-film capacitor element and electronic circuit board on which thin-film capacitor element is formed
JP2002057300A (ja) * 2000-08-14 2002-02-22 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP4778136B2 (ja) * 2000-08-18 2011-09-21 富士通セミコンダクター株式会社 半導体装置およびその製造方法
EP1338555A4 (en) * 2000-10-17 2004-12-08 Sharp Kk OXIDE MATERIAL, METHOD FOR PRODUCING OXIDE THIN FILM AND ELEMENT USING THIS MATERIAL
US6887716B2 (en) * 2000-12-20 2005-05-03 Fujitsu Limited Process for producing high quality PZT films for ferroelectric memory integrated circuits
JP4282245B2 (ja) * 2001-01-31 2009-06-17 富士通株式会社 容量素子及びその製造方法並びに半導体装置
KR100395766B1 (ko) * 2001-02-12 2003-08-25 삼성전자주식회사 강유전체 기억 소자 및 그 형성 방법
JP3593049B2 (ja) * 2001-03-19 2004-11-24 日本電信電話株式会社 薄膜形成方法
KR100403957B1 (ko) * 2001-05-03 2003-11-03 주식회사 하이닉스반도체 강유전체 메모리 소자의 제조 방법
US7008669B2 (en) * 2001-06-13 2006-03-07 Seiko Epson Corporation Ceramic and method of manufacturing the same, dielectric capacitor, semiconductor device, and element
KR20030028044A (ko) * 2001-09-27 2003-04-08 삼성전자주식회사 강유전체 메모리 소자 및 그 제조방법
JP2004146772A (ja) * 2002-03-18 2004-05-20 Fujitsu Ltd 半導体装置及びその製造方法
US6617178B1 (en) * 2002-07-02 2003-09-09 Agilent Technologies, Inc Test system for ferroelectric materials and noble metal electrodes in semiconductor capacitors
JP3961399B2 (ja) * 2002-10-30 2007-08-22 富士通株式会社 半導体装置の製造方法
JP4601896B2 (ja) * 2002-10-30 2010-12-22 富士通セミコンダクター株式会社 半導体装置及びその製造方法
CN100420024C (zh) * 2003-06-06 2008-09-17 富士通株式会社 半导体器件的制造方法
US7153706B2 (en) * 2004-04-21 2006-12-26 Texas Instruments Incorporated Ferroelectric capacitor having a substantially planar dielectric layer and a method of manufacture therefor
JP4785030B2 (ja) * 2005-01-18 2011-10-05 富士通セミコンダクター株式会社 半導体装置とその製造方法
KR100681266B1 (ko) * 2005-07-25 2007-02-09 삼성전자주식회사 가변 저항 구조물의 제조 방법 및 이를 이용한 상변화메모리 장치의 제조 방법
KR101101566B1 (ko) * 2006-03-30 2012-01-02 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 그 제조 방법
JP4690985B2 (ja) * 2006-09-25 2011-06-01 株式会社東芝 不揮発性記憶装置およびその製造方法
JP2008124330A (ja) * 2006-11-14 2008-05-29 Fujitsu Ltd 半導体装置の製造方法
JP5109341B2 (ja) * 2006-11-14 2012-12-26 富士通セミコンダクター株式会社 半導体装置とその製造方法
US7837305B2 (en) * 2007-01-30 2010-11-23 Panasonic Corporation Piezoelectric element, ink jet head, and ink jet recording device
EP1953840A3 (en) * 2007-01-31 2012-04-11 Panasonic Corporation Piezoelectric thin film device and piezoelectric thin film device manufacturing method and inkjet head and inkjet recording apparatus
JP2009117768A (ja) * 2007-11-09 2009-05-28 Toshiba Corp 半導体記憶装置およびその製造方法
JP4988902B2 (ja) * 2009-07-31 2012-08-01 株式会社日立国際電気 半導体デバイスの製造方法及び基板処理装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6239457B1 (en) 1998-04-09 2001-05-29 Hitachi, Ltd. Semiconductor memory device and manufacturing method thereof
JP2002151656A (ja) 2000-11-14 2002-05-24 Toshiba Corp 半導体装置及びその製造方法
KR100498608B1 (ko) 2000-12-30 2005-07-01 주식회사 하이닉스반도체 강유전체 캐패시터 제조 방법
KR100379941B1 (ko) 2001-03-06 2003-04-11 주승기 거대 단결정립 강유전체 박막의 제조방법 및 이를 이용한강유전체 기억소자의 제조방법

Also Published As

Publication number Publication date
US20090280577A1 (en) 2009-11-12
EP1416526A3 (en) 2007-02-21
US8652854B2 (en) 2014-02-18
KR100983302B1 (ko) 2010-09-20
JP4601896B2 (ja) 2010-12-22
EP1416526A2 (en) 2004-05-06
KR20090117674A (ko) 2009-11-12
US20120171785A1 (en) 2012-07-05
EP1416526B1 (en) 2012-04-04
JP2004153019A (ja) 2004-05-27
US7547933B2 (en) 2009-06-16
EP2159831A1 (en) 2010-03-03
US8153448B2 (en) 2012-04-10
KR20040038775A (ko) 2004-05-08
US20040113189A1 (en) 2004-06-17

Similar Documents

Publication Publication Date Title
KR100983302B1 (ko) 반도체 장치 및 그 제조 방법
JP5845866B2 (ja) 半導体装置の製造方法
JP3961399B2 (ja) 半導体装置の製造方法
US8357585B2 (en) Semiconductor device and method of manufacturing the same
US8367428B2 (en) Semiconductor device and manufacturing method thereof
US8236643B2 (en) Method of manufacturing semiconductor device including ferroelectric capacitor
US8349679B2 (en) Semiconductor device and method of manufacturing the same
JP4256670B2 (ja) 容量素子、半導体装置およびその製造方法
JP2007266429A (ja) 半導体装置及びその製造方法
JP5168273B2 (ja) 半導体装置とその製造方法
US6872618B2 (en) Methods of forming ferroelectric capacitors with metal oxide for inhibiting fatigue

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130227

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140220

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150224

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160218

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170220

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180219

Year of fee payment: 9