KR100660489B1 - 수직 초박형 바디 트랜지스터를 갖는 개방 비트라인dram - Google Patents
수직 초박형 바디 트랜지스터를 갖는 개방 비트라인dram Download PDFInfo
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Abstract
Description
Claims (60)
- 반도체 기판으로부터 외부로 연장하고, 산화물층에 의해 수직 분리되는 단결정 제1 접촉층 및 단결정 제2 접촉층을 포함하는 기둥;상기 기둥의 측면을 따라 형성되고, 초박형 단결정 수직 제1 소스/드레인 영역과 초박형 단결정 수직 제2 소스/드레인 영역을 분리하는 초박형 단결정 수직 바디 영역을 포함하는 단결정 수직 트랜지스터; 및상기 초박형 단결정 수직 바디 영역에 대향하는 게이트를 포함하는 트랜지스터.
- 제1항에 있어서,상기 초박형 단결정 수직 바디 영역은 100나노미터 미만의 수직길이를 갖는 채널을 포함하는 트랜지스터.
- 제1항에 있어서,상기 초박형 단결정 수직 바디 영역은 10나노미터 미만의 수평폭을 갖는 트랜지스터.
- 제1항에 있어서,상기 초박형 단결정 수직 바디 영역은 고상 에피택셜 성장으로부터 형성되는 트랜지스터.
- 반도체 기판으로부터 외부로 연장하고, 산화물층에 의해 분리되는 단결정 제1 접촉층 및 단결정 제2 접촉층을 포함하는 기둥;상기 기둥의 측면을 따라 형성되는 단결정 수직 트랜지스터 - 상기 단결정의 수직 트랜지스터는,상기 제1 접촉층에 결합되는 초박형 단결정 수직 제1 소스/드레인 영역;상기 제2 접촉층에 결합되는 초박형 단결정 수직 제2 소스/드레인 영역;상기 산화물층의 측면을 따라 형성되고, 상기 제1 소스/드레인 영역을 상기 제2 소스/드레인 영역에 결합시키는 초박형 단결정 수직 바디 영역; 및상기 수직 바디 영역에 대향하며 게이트 산화물에 의해 그로부터 분리되는 게이트를 포함함 -;단결정 반도체 재료로 형성되고 상기 초박형 단결정 수직 바디 영역 아래에 배치되고, 상기 제1 접촉층에 결합되는 매립 비트라인;제2 접촉층에 결합되는 커패시터; 및상기 게이트를 어드레싱하기 위하여 상기 기둥의 상부 표면 아래에 트렌치 내에서 상기 매립 비트라인에 수직으로 배치되는 워드라인을 포함하는 메모리 셀.
- 제5항에 있어서,상기 매립 비트라인은 상기 제1 접촉층보다 높게 도핑되고 상기 제1 접촉층과 일체적으로 형성되는 메모리 셀.
- 제5항에 있어서,상기 초박형 단결정 수직 바디 영역은 100 나노미터 미만의 수직길이를 갖는 p형 채널을 포함하는 메모리 셀.
- 제7항에 있어서,상기 초박형 단결정 수직 바디 영역은 10 나노미터 미만의 수평 폭을 갖는 메모리 셀.
- 제5항에 있어서,상기 기둥은 상기 반도체 기판의 절연부로부터 외부로 연장하는 메모리 셀.
- 제5항에 있어서,상기 반도체 기판은 절연체 상의 실리콘(silicon on insulator)인 기판을 포함하는 메모리 셀.
- 제5항에 있어서,상기 게이트는 수평 지향 게이트를 포함하며, 상기 수평 지향 게이트의 수직 측면은 100 나노미터 미만의 길이를 갖는 메모리 셀.
- 제5항에 있어서,상기 게이트는 100 나노미터 미만의 수직길이를 갖는 수직 지향 게이트를 포함하는 메모리 셀.
- 반도체 기판으로부터 외부로 연장하고, 산화물층에 의해 수직 분리되는 단결정 제1 접촉층 및 단결정 제2 접촉층을 포함하는 기둥;상기 기둥의 대향하는 측면을 따라 형성되는 한 쌍의 단결정 수직 트랜지스터 - 상기 단결정의 수직 트랜지스터 각각은,상기 제1 접촉층에 결합되는 초박형 단결정 수직 제1 소스/드레인 영역;상기 제2 접촉층에 결합되는 초박형 단결정 수직 제2 소스/드레인 영역;상기 산화물층의 측면을 따라 형성되고, 상기 제1 소스/드레인 영역을 상기 제2 소스/드레인 영역에 결합시키는 초박형 단결정 수직 바디 영역; 및상기 수직 바디 영역에 대향하며 게이트 산화물에 의해 그로부터 분리되는 게이트를 포함함 - ;단결정 반도체 재료로 형성되고 상기 단결정 수직 바디 영역 아래에 배치되며 상기 제1 접촉층에 결합되는 매립 비트라인;상기 제2 접촉층에 결합되는 커패시터; 및상기 한 쌍의 단결정 수직 트랜지스터에 대한 상기 게이트들 중 하나에 독립적으로 각각 어드레싱하는 한 쌍의 워드라인을 포함하는 메모리 셀.
- 제13항에 있어서,상기 한 쌍의 워드라인 각각은, 상기 워드라인 쌍이 상기 매립 비트라인에 수직이고 상기 기둥의 상부 표면 아래에 있도록 상기 기둥의 대향 측면 상으로 한 쌍의 트렌치 내에서 독립적으로 배치되는 메모리 셀.
- 제13항에 있어서,상기 각각의 초박형 단결정 수직 바디 영역은 100 나노미터 미만의 수직길이를 갖는 p형 채널을 포함하는 메모리 셀.
- 제13항에 있어서,상기 매립 비트라인은 상기 제1 접촉층과 일체적으로 형성되고 산화물층에 의해 상기 반도체 기판으로부터 분리되는 메모리 셀.
- 제13항에 있어서,상기 각각의 게이트는 100 나노미터 미만의 수직 측면 길이를 갖는 수평 지향 게이트를 포함하는 메모리 셀.
- 제13항에 있어서,상기 각각의 게이트는 100 나노미터 미만의 수직길이를 갖는 수직 지향 게이트를 포함하는 메모리 셀.
- 메모리 셀들의 어레이 - 상기 메모리 셀들의 어레이 내의 각각의 메모리 셀은:반도체 기판으로부터 외부로 연장하고, 산화물층에 의해 분리되는 단결정 제1 접촉층 및 단결정 제2 접촉층을 포함하는 기둥; 및상기 기둥의 측면을 따라 형성되는 단결정 수직 트랜지스터 -상기 단결정 수직 트랜지스터는,상기 제1 접촉층에 결합되는 초박형 단결정 수직 제1 소스/드레인 영역;상기 제2 접촉층에 결합되는 초박형 단결정 수직 제2 소스/드레인 영역;상기 산화물층에 대향하고 상기 제1 및 제2 소스/드레인 영역들과 결합하는 초박형 단결정 수직 바디 영역; 및상기 수직 바디 영역에 대향하고 게이트 산화물에 의해 그로부터 분리되는 게이트를 포함함 -를 포함함 - ;단결정 반도체 재료로 형성되고, 상기 메모리 셀들의 어레이 내에서 칼럼 인접 기둥들(column adjacent pillars)의 제1 접촉층에 상호접속하기 위하여 상기 어레이 메모리 셀들 내의 상기 기둥들 아래에 배치되는 복수의 매립 비트라인; 및트렌치에 인접한 상기 단결정 수직 트랜지스터들의 게이트에 어드레싱하기 위하여 상기 기둥들의 로우 사이에, 상기 트렌치 내의 매립 복수의 매립 비트라인에 수직으로 각각 배치되는 복수의 워드라인을 포함하는 개방 비트라인(open bit line) DRAM 장치.
- 제19항에 있어서,각각의 단결정 수직 바디 영역은 100 나노미터 미만의 수직길이를 갖는 p형 채널을 포함하는 개방 비트라인 DRAM 장치.
- 제19항에 있어서,상기 복수의 매립 비트라인은 각각 상기 반도체 기판으로부터 산화물층에 의해 분리되는 개방 비트라인 DRAM 장치.
- 제19항에 있어서,기둥의 로우를 따르는 각각의 게이트는 상기 인접 트렌치 내의 상기 복수의 워드라인들 중의 하나와 일체적으로 형성되고, 상기 복수의 워드라인 각각은 상기 단결정 수직 바디 영역에 대향하여 100 나노미터 미만의 수직 측면을 갖는 수평 지향 워드라인을 포함하는 개방 비트라인 DRAM 장치.
- 제19항에 있어서,기둥의 로우를 따르는 각각의 게이트는 상기 인접 트렌치 내의 복수의 워드라인들 중의 하나와 일체적으로 형성되고, 상기 복수의 워드라인 각각은 100 나노미터 미만의 수직길이를 갖는 수직 지향 워드라인을 포함하는 개방 비트라인 DRAM 장치.
- 메모리 셀들의 어레이 - 상기 메모리 셀들의 어레이 내의 각각의 메모리 셀은:반도체 기판으로부터 외부로 연장하고, 산화물층에 의해 분리되는 단결정 제1 접촉층 및 단결정 제2 접촉층을 포함하는 기둥; 및상기 각각의 기둥의 대향하는 측면들을 따라 형성되는 한 쌍의 단결정 수직 트랜지스터 - 상기 단결정 수직 트랜지스터는 각각,상기 제1 접촉층에 결합되는 초박형 단결정 수직 제1 소스/드레인 영역;상기 제2 접촉층에 결합되는 초박형 단결정 수직 제2 소스/드레인 영역;상기 산화물층의 측면을 따라서 형성되고 상기 제1 및 제2 소스/드레인 영역들과 결합하는 초박형 단결정 수직 바디 영역; 및상기 수직 바디 영역에 대향하고 게이트 산화물에 의해 그로부터 분리되는 게이트를 포함함 -;를 포함함 - ;단결정 반도체 재료로 형성되고, 상기 메모리 셀들의 어레이 내에서 칼럼 인접 기둥들의 제1 접촉층에 상호접속하기 위하여 상기 어레이 메모리 셀들 내의 상기 기둥들 아래에 배치되는 복수의 매립 비트라인; 및트렌치에 인접한 상기 단결정 수직 트랜지스터들의 게이트에 어드레싱하기 위하여 상기 기둥들의 로우 사이에, 상기 트렌치 내의 매립 복수의 매립 비트라인에 수직으로 각각 배치되는 복수의 워드라인 - 상기 기둥의 로우를 따르는 각각의 게이트는 상기 인접 트렌치 내의 워드라인과 일체적으로 형성됨 -을 포함하는 메모리 장치.
- 제24항에 있어서,상기 각각의 워드라인은 로우 인접과 칼럼 인접에 모두 해당하는 상기 단결정 수직 트랜지스터들에 대한 게이트들을 어드레싱하는 메모리 장치.
- 제24항에 있어서,상기 각각의 기둥은 상기 제2 접촉층에 결합하는 커패시터를 포함하는 메모리 장치.
- 제24항에 있어서,상기 각각의 단결정 수직 바디 영역은 100 나노미터 미만의 수직길이를 갖는 메모리 장치.
- 제22항에 있어서,상기 각각의 단결정 수직 트랜지스터는 100 나노미터 미만의 수직길이와 10 나노미터 미만의 수평 폭을 갖는 개방 비트라인 DRAM 장치.
- 제22항에 있어서,상기 복수의 워드라인 각각은 상기 단결정 수직 바디 영역에 대향하여 100 나노미터 미만의 수직 측면을 갖는 수평 지향 워드라인을 포함하는 개방 비트라인 DRAM 장치.
- 제22항에 있어서,상기 복수의 워드라인 각각은 상기 단결정 수직 바디 영역에 대향하여 100 나노미터 미만의 수직길이를 갖는 수직 지향 워드라인을 포함하는 개방 비트라인 DRAM 장치.
- 메모리 셀들의 어레이 - 상기 메모리 셀들의 어레이 내의 각각의 메모리 셀은:반도체 기판으로부터 외부로 연장하고, 산화물층에 의해 분리되는 단결정 제1 접촉층 및 단결정 제2 접촉층을 포함하는 기둥; 및상기 각각의 기둥에 대향하는 측면을 따라 형성되는 한 쌍의 단결정 수직 트랜지스터 - 상기 단결정 수직 트랜지스터는 각각,상기 제1 접촉층에 결합되는 초박형 단결정 수직 제1 소스/드레인 영역;상기 제2 접촉층에 결합되는 초박형 단결정 수직 제2 소스/드레인 영역;상기 산화물층의 측면을 따라 형성되고 상기 제1 및 제2 소스/드레인 영역들과 결합하는 초박형 단결정 수직 바디 영역; 및상기 수직 바디 영역에 대향하고 게이트 산화물에 의해 그로부터 분리되는 게이트를 포함함 -를 포함함 - ;단결정 반도체 재료로 형성되고, 상기 메모리 셀들의 어레이 내에서 칼럼 인접 기둥들의 상기 제1 접촉층에 상호접속하기 위하여 상기 어레이 메모리 셀들 내의 상기 기둥들 아래에 배치되는 복수의 매립 비트라인;트렌치에 인접한 상기 단결정 수직 트랜지스터들의 게이트에 어드레싱하기 위하여 상기 기둥들의 로우 사이에, 상기 트렌치 내의 매립 복수의 매립 비트라인에 수직으로 각각 배치되는 복수의 제1 워드라인; 및복수의 제2 워드 라인 - 상기 제2 워드라인은 상기 트렌치의 제2 측면에 인접하며 상기 트렌치의 제2 측면에 인접하는 상기 단결정 수직 트랜지스터들의 게이트들을 어드레싱하도록, 상기 기둥들 사이에서 상기 트렌치의 비트라인들에 수직배치되고 절연체에 의해 각각의 제1 워드 라인으로부터 분리됨 -을 포함하는 개방 비트라인 DRAM 장치.
- 제31항에 있어서,상기 트렌치의 제1 측면에 인접하는 기둥의 로우를 따르는 각각의 게이트는 상기 트렌치의 제1 측면에 인접하는 상기 복수의 제1 워드라인들 중의 하나와 일체적으로 형성되며, 상기 트렌치의 제2 측면에 인접하는 기둥의 로우를 따르는 상기 각각의 게이트는 상기 트렌치의 제2 측면에 인접하는 상기 복수의 제2 워드라인들 중의 하나와 일체적으로 형성되는 개방 비트라인 DRAM 장치.
- 제32항에 있어서,상기 복수의 제1 및 제2 워드 라인 각각은 100 나노미터 미만의 수직길이를 갖는 수직 지향 워드라인을 포함하는 개방 비트라인 DRAM 장치.
- 제31항에 있어서,상기 단결정 수직 트랜지스터는 100 나노미터 미만의 수직길이와 10 나노미 터 미만의 수평 폭을 갖는 개방 비트라인 DRAM 장치.
- 프로세서; 및상기 프로세서에 결합된 개방 비트라인 DRAM 장치를 포함하고,상기 개방 비트라인 DRAM 장치는,메모리 셀들의 어레이 - 상기 메모리 셀들의 어레이 내의 각각의 메모리 셀은,반도체 기판으로부터 외부로 연장하고, 산화물층에 의해 분리되는 단결정 제1 접촉층 및 단결정 제2 접촉층을 포함하는 기둥; 및100 나노미터 미만의 수직길이과 10 나노미터 미만의 수평 폭을 갖는 상기 기둥의 측면을 따라 형성되는 단결정 수직 트랜지스터 - 상기 단결정 수직 트랜지스터는,상기 제1 접촉층에 결합되는 초박형 단결정 수직 제1 소스/드레인 영역;상기 제2 접촉층에 결합되는 초박형 단결정 수직 제2 소스/드레인 영역;상기 산화물층의 측면을 따라서 형성되고 상기 제1 및 제2 소스/드레인 영역들과 결합하는 초박형 단결정 수직 바디 영역; 및상기 수직 바디 영역에 대향하고 게이트 산화물에 의해 그로부터 분리되는 게이트를 포함함 - ;를 포함함 - ;단결정 반도체 재료로 형성되고, 상기 메모리 셀들의 어레이 내에서 칼럼 인접 기둥들의 상기 제1 접촉층에 상호접속하기 위하여 상기 어레이 메모리 셀들 내의 상기 기둥들 아래에 배치되는 복수의 매립 비트라인; 및트렌치에 인접한 상기 단결정 수직 트랜지스터들의 게이트에 어드레싱하기 위하여 상기 기둥들의 로우 사이에, 상기 트렌치 내의 매립 복수의 매립 비트라인에 수직으로 각각 배치되는 복수의 워드라인을 포함하는 전자시스템.
- 반도체 기판으로부터 외부로 연장하고, 제1 도전형의 단결정 제1 접촉층을 형성하는 단계 및 산화물층에 의해 수직 분리되는 상기 제1 도전형의 단결정 제2 접촉층을 형성하는 단계를 포함하는 기둥을 형성하는 단계;상기 기둥의 측면을 따라서 단결정 수직 트랜지스터를 형성하는 단계 - 상기 단결정 수직 트랜지스터를 형성하는 단계는,제2 도전형의 저농도로 도핑된 폴리실리콘층을 증착하고 상기 기둥들의 측벽 상에서만 남도록 상기 제2 도전형의 상기 폴리실리콘층을 방향성 에칭하는 단계; 및상기 제2 도전형의 저농도로 도핑된 폴리실리콘층이 재결정화되고 횡방향 에피택셜 고체상태 재성장이 수직적으로 발생하여 상기 제2 도전형의 단결정 수직 지향 재료를 형성하도록 상기 기둥을 어닐링하는 단계를 포함하고,상기 어닐링은 제1 도전형의 상기 단결정 제1 및 제2 접촉층이 상기 제1 도전형의 단결정 재료의 성장을 상기 제2 타입의 저농도로 도핑된 폴리실리콘층으로 시드(seed)하게 하여 상기 제2 도전형의 이제는 단결정 수직 지향인 재료에 의해 분리되는 상기 제1 도전형의 수직 지향 제1 및 제2 소스/드레인 영역들을 형성함 - ; 및상기 제2 도전형의 단결정 수직 지향 재료에 대향하는 게이트를 형성하는 단계를 포함하는 트랜지스터의 형성방법.
- 제36항에 있어서,상기 기둥의 측면을 따라 단결정 수직 트랜지스터를 형성하는 단계는, 상기 트랜지스터가 10 나노미터 미만의 수평 폭을 갖는 초박형 단결정 수직 바디 영역을 갖도록, 상기 트랜지스터를 형성하는 단계를 포함하는 방법.
- 제36항에 있어서,상기 기둥의 측면을 따라 단결정 수직 트랜지스터를 형성하는 단계는, 트랜지스터가 100 나노미터 미만의 수직 채널길이를 갖고 10나노미터 미만의 수평폭을 갖는 제1 및 제2 소스/드레인 영역을 갖도록 상기 트랜지스터를 형성하는 단계를 포함하는 방법.
- 반도체 기판으로부터 외부로 연장하고, 제1 도전형의 단결정 제1 접촉층을 형성하는 단계와 산화물층에 의해 수직 분리되는 상기 제1 도전형의 단결정 제2 접촉층을 형성하는 단계를 포함하는 기둥을 형성하는 단계;상기 기둥의 측면을 따라 단결정 수직 트랜지스터를 형성하는 단계 - 상기 단결정 수직 트랜지스터의 형성 단계는,상기 기둥 상부에 제2 도전형의 저농도로 도핑된 폴리실리콘층을 증착하고 상기 기둥들의 측벽 상에서만 남도록 상기 제2 도전형의 상기 폴리실리콘층을 방향성 에칭하는 단계; 및상기 제2 도전형의 저농도로 도핑된 폴리실리콘층이 재결정화되고 횡방향 에피택셜 고체상태 재성장이 수직으로 발생하여 상기 제2 도전형의 단결정 수직 지향 재료를 형성하도록 상기 기둥을 어닐링하는 단계를 포함하고,상기 어닐링은 제1 도전형의 상기 단결정 제1 및 제2 접촉층이 상기 제1 도전형의 단결정 재료의 성장을 상기 제2 타입의 저농도로 도핑된 폴리실리콘층으로 시드하게 하여 상기 제2 도전형의 이제는 단결정 수직 지향인 재료에 의해 분리되는 상기 제1 도전형의 수직 지향 제1 및 제2 소스/드레인 영역들을 형성함 - ;상기 제2 도전형의 단결정 수직 지향 재료에 대향하고 게이트 산화물에 의해 그로부터 분리되는 게이트를 형성하는 단계;상기 기둥 아래에 상기 제1 접촉층에 결합되는 단결정 반도체 재료의 매립 비트라인을 형성하는 단계;상기 제2 접촉층에 결합되는 커패시터를 형성하는 단계; 및상기 게이트를 어드레싱하기 위하여 상기 기둥의 상부 표면 아래에 트렌치 내에서 상기 매립 비트라인에 수직 배치되는 워드라인을 형성하는 단계를 포함하는 메모리 셀의 형성방법.
- 제39항에 있어서,상기 매립 비트라인의 형성단계는 상기 제1 접촉층보다 높게 도핑되고 상기 제1 접촉층과 일체적으로 형성되는 매립 비트라인을 형성하는 단계를 포함하는 방법.
- 제39항에 있어서,상기 기둥의 측면을 따라 단결정 수직 트랜지스터를 형성하는 단계는, 상기 트랜지스터가 100나노미터 미만의 수직길이를 갖는 p형 채널을 갖는 상기 초박형 단결정 수직 바디 영역을 갖도록 상기 트랜지스터를 형성하는 단계를 포함하는 방법.
- 제41항에 있어서,상기 트랜지스터가 상기 초박형 단결정 수직 바디 영역을 갖도록 상기 트랜지스터를 형성하는 단계는, 10 나노미터 미만의 수평 폭을 갖는 상기 초박형 단결정 수직 바디 영역을 형성하는 단계를 포함하는 방법.
- 제39항에 있어서,상기 기둥 아래에 단결정 반도체 재료의 매립 비트라인을 형성하는 단계는, 절연층에 의해 상기 반도체 기판으로부터 분리되는 매립 비트라인을 형성하는 단계를 포함하는 방법.
- 제39항에 있어서,상기 게이트 형성단계는 수평 지향 게이트를 형성하는 단계를 포함하며, 상기 수평 지향 게이트의 수직 측면은 100 나노미터 미만의 길이를 갖는 방법.
- 제39항에 있어서,상기 게이트 형성단계는 100 나노미터 미만의 수직길이를 갖는 수직 지향 게이트를 형성하는 단계를 포함하는 방법.
- 메모리 셀들의 어레이를 형성하는 단계 -상기 메모리 셀들의 어레이 내의 각각의 메모리 셀을 형성하는 단계는,반도체 기판으로부터 외부로 연장하고, 제1 도전형의 단결정 제1 접촉층을 형성하는 단계와 산화물층에 의해 수직 분리되는 상기 제1 도전형의 단결정 제2 접촉층을 형성하는 단계를 포함하는 기둥을 형성하는 단계; 및상기 기둥의 측면을 따라 단결정 수직 트랜지스터를 형성하는 단계를 포함하고,상기 단결정 수직 트랜지스터의 형성 단계는,상기 기둥 상부에 제2 도전형의 저농도로 도핑된 폴리실리콘층을 증착하고 상기 기둥들의 측벽 상에서만 남도록 상기 제2 도전형의 상기 폴리실리콘층을 방향성 에칭하는 단계;상기 제2 도전형의 저농도로 도핑된 폴리실리콘층이 재결정화되고 횡방향 에피택셜 고체상태 재성장이 수직적으로 발생하여 상기 제2 도전형의 단결정 수직 지향 재료를 형성하도록 상기 기둥을 어닐링하는 단계; 및상기 제2 도전형의 단결정 수직 지향 재료에 대향하고 게이트 산화물에 의해 그로부터 분리되는 게이트를 형성하는 단계를 포함하고,상기 어닐링은 제1 도전형의 상기 단결정 제1 및 제2 접촉층이 상기 제1 도전형의 단결정 재료를 상기 제2 타입의 저농도로 도핑된 폴리실리콘층으로 시드하게 하여 상기 제2 도전형의 이제는 단결정 수직 지향인 재료에 의해 분리되는 상기 제1 도전형의 수직 지향 제1 및 제2 소스/드레인 영역들을 형성함 - ;복수의 매립 비트라인들 각각은 상기 메모리 셀들의 어레이 내의 칼럼 인접 기둥들의 상기 제1 접촉층과 결합하도록 상기 어레이 메모리 셀들 내의 상기 기둥들 아래에 배치되고 단결정 반도체 재료로 이루어진 복수의 매립 비트라인을 형성하는 단계; 및상기 복수의 매립 비트 라인들에 수직 배치되는 복수의 워드 라인을 형성하는 단계 - 상기 복수의 워드 라인의 형성단계는, 상기 트렌치에 인접하는 상기 단결정 수직 트랜지스터들의 게이트에 어드레싱하기 위하여 상기 기둥들의 로우 사이의 트렌치 내에 상기 복수의 워드라인들 각각을 형성하는 단계를 포함함 -를 포함하는 개방 비트라인 DRAM 장치의 형성 방법.
- 제46항에 있어서,상기 각각의 단결정 수직 트랜지스터의 형성 단계는 100나노미터 미만의 수직길이와 10 나노미터 미만의 수평 폭을 갖는 p형 채널을 사용하여 초박형 바디 영역을 형성하는 단계를 포함하는 방법.
- 제46항에 있어서,상기 복수의 매립 비트라인의 형성단계는, 상기 반도체 기판으로부터 산화물층에 의해 분리되는 상기 복수의 매립 비트라인을 형성하는 단계를 포함하는 방법.
- 제46항에 있어서,상기 복수의 워드라인의 형성 단계는, 상기 인접 트렌치 내에서 복수의 워드라인들 중의 하나와 기둥의 로우를 따르는 각각의 게이트를 일체적으로 형성하는 단계를 포함하며, 상기 복수의 워드라인 각각의 형성단계는 상기 단결정 수직 트랜지스터에 대향하여 100 나노미터 미만의 수직 측면을 갖는 수평 지향 워드라인을 형성하는 단계를 포함하는 방법.
- 제46항에 있어서,상기 복수의 워드라인의 형성단계는 상기 인접 트렌치 내에서 복수의 워드라인들 중의 하나와 기둥의 로우를 따르는 각각의 게이트를 일체적으로 형성하며, 상기 복수의 워드라인 각각을 형성하는 단계는 100 나노미터 미만의 수직길이를 갖는 수직 지향 워드라인을 형성하는 단계를 포함하는 방법.
- 제46항에 있어서,상기 단결정 수직 트랜지스터들의 게이트를 어드레싱하기 위하여 상기 기둥들의 로우 사이의 트렌치 내에 상기 복수의 워드라인을 형성하는 단계는, 각각의 워드라인이 로우 인접과 칼럼 인접을 모두 해당하는 상기 단결정 수직 트랜지스터에 대한 게이트를 어드레싱하도록 상기 복수의 워드라인을 형성하는 단계를 포함하는 방법.
- 메모리 셀들의 어레이를 형성하는 단계 - 상기 메모리 셀들의 어레이 내의 각각의 메모리 셀을 형성하는 단계는,반도체 기판으로부터 외부로 연장하고, 제1 도전형의 단결정 제1 접촉층을 형성하는 단계와 산화물층에 의해 수직 분리되는 상기 제1 도전형의 단결정 제2 접촉층을 형성하는 단계를 포함하는 기둥을 형성하는 단계; 및상기 기둥의 대향하는 측면을 따라 단결정 수직 트랜지스터를 형성하는 단계 - 상기 한 쌍의 단결정 수직 트랜지스터들 각각의 형성 단계는,상기 기둥 상부에 제2 도전형의 저농도로 도핑된 폴리실리콘층을 증착하고 상기 기둥들의 대향하는 측벽 상에서만 남도록 상기 제2 도전형의 상기 폴리실리콘층을 방향성 에칭하는 단계;상기 제2 도전형의 저농도로 도핑된 폴리실리콘층이 재결정화되고 횡방향 에피택셜 고체상태 재성장이 수직적으로 발생하여 상기 제2 도전형의 단결정 수직 지향 재료를 형성하도록 상기 기둥을 어닐링하는 단계; 및상기 제2 도전형의 단결정 수직 지향 재료에 각각 대향하고 게이트 산화물에 의해 그로부터 분리되는 한 쌍의 게이트를 형성하는 단계를 포함하고,상기 어닐링은 제1 도전형의 상기 단결정 제1 및 제2 접촉층이 상기 제1 도전형의 단결정 재료를 상기 제2 타입의 저농도로 도핑된 폴리실리콘층으로 시드하게 하여 상기 제2 도전형의 이제는 단결정 수직 지향인 재료에 의해 분리되는 상기 제1 도전형의 수직 지향 제1 및 제2 소스/드레인 영역들을 형성함 - ;복수의 매립 비트라인들 중의 각각은 상기 메모리 셀들의 어레이 내의 칼럼 인접 기둥들의 상기 제1 접촉층과 결합하도록 상기 어레이 메모리 셀들 내의 상기 기둥들 아래에 배치되어 단결정 반도체 재료의 복수의 매립 비트라인을 형성하는 단계;트렌치에 인접하는 상기 단결정 수직 트랜지스터들의 게이트에 어드레싱하기 위하여 상기 기둥들의 로우 사이의 상기 트렌치 내에서 상기 복수의 매립 비트 라인들에 수직 배치되는 복수의 제1 워드 라인을 형성하는 단계; 및상기 기둥들의 로우 사이의 상기 트렌치 내에서 상기 비트라인에 수직배치되며, 상기 제2 워드라인이 상기 트렌치의 제2 측면에 인접하여 상기 트렌치의 제2 측면에 인접한 상기 단결정 수직 트랜지스터들의 게이트를 어드레싱하도록 절연체에 의해 상기 제1 워드라인으로부터 분리되는 복수의 제2 워드라인을 형성하는 단계를 포함하는 개방 비트라인 DRAM 장치의 형성방법.
- 제52항에 있어서,상기 복수의 제1 워드라인들을 형성단계는, 상기 트렌치의 제1 측면에 인접하는 상기 복수의 제1 워드라인들 중의 하나와 상기 트렌치의 제1 측면에 인접하는 기둥의 로우를 따르는 각각의 게이트를 일체적으로 형성하는 단계를 포함하며, 상기 복수의 제2 워드라인을 형성하는 단계는, 상기 트렌치의 제2 측면에 인접하는 상기 복수의 제2 워드라인들 중의 하나와 상기 트렌치의 제2 측면에 인접하는 기둥의 로우를 따르는 각각의 게이트를 일체적으로 형성하는 단계를 포함하는 방법.
- 제53항에 있어서,상기 복수의 제1 및 제2 워드 라인들 각각을 형성하는 단계는, 100 나노미터 미만의 수직길이를 갖는 수직 지향 워드라인을 형성하는 단계를 포함하는 방법.
- 제53항에 있어서,상기 각각의 단결정 수직 트랜지스터를 형성하는 단계는, 100 나노미터 미만의 수직길이와 10 나노미터 미만의 수평 폭을 갖는 상기 단결정 수직 트랜지스터를 형성하는 단계를 포함하는 방법.
- 반도체 장치로서,반도체 기판으로부터 외부로 연장하는 네 개의 실질적으로 수직인 측면을 갖는 기둥 - 상기 기둥은 그 밑부분에 적어도 하나의 제1 반도체 접촉 영역을 포함하고, 그 윗부분에 적어도 하나의 제2 반도체 접촉 영역을 포함하며, 상기 제1 및 제2 반도체 접촉 영역을 분리하는 절연층을 포함함 - ; 및상기 기둥의 제1 측면 상에 형성되는 제1 수직 트랜지스터와, 상기 기둥의 상기 네 개의 측면들 중 대향하는 하나의 측면 상에 형성되는 제2 수직 트랜지스터를 포함하고,상기 수직 트랜지스터는,상기 제1 반도체 접촉 영역에 결합되는 단결정 반도체 제1 소스 드레인 영역;상기 제2 반도체 접촉 영역에 결합되는 단결정 반도체 제2 소스 드레인 영역;상기 제1 및 제2 소스 드레인 영역을 분리하며 상기 절연층에 결합되는 단결정 반도체 바디 영역; 및상기 반도체 바디 영역에 대향하고, 상기 제1 소스 드레인 영역으로부터 상기 제2 소스 드레인 영역으로 상기 바디 영역에 걸쳐 연장하며, 게이트 산화물에 의해 그로부터 분리되는 도전성 게이트를 포함하는 반도체 장치.
- 제56항에 있어서, 상기 제2 반도체 접촉 영역이 도핑된 폴리실리콘을 포함하는 반도체 장치.
- 제56항에 있어서, 상기 제2 반도체 접촉 영역이 그레인 경계에서 접속되는 적어도 두 개의 단결정 반도체 영역을 포함하는 반도체 장치.
- 제56항에 있어서, 상기 제1 및 제2 수직 트랜지스터가 상기 기둥의 대향하는 측면들 상에 배치되고 동일한 제1 접촉 영역 및 동일한 제2 접촉 영역에 결합되는 두 개의 수직 트랜지스터를 포함하는 반도체 장치.
- 제56항에 있어서, 각 단결정 반도체 바디 영역이 100 나노미터 미만의 수직 길이를 갖는 p형 채널을 포함하는 반도체 장치.
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