KR20110083858A - 반도체 셀 어레이 영역의 형성방법, 상기 반도체 셀 어레이 영역을 포함하는 반도체 장치의 형성방법, 및 상기 반도체 장치를 포함하는 반도체 모듈의 형성방법 - Google Patents
반도체 셀 어레이 영역의 형성방법, 상기 반도체 셀 어레이 영역을 포함하는 반도체 장치의 형성방법, 및 상기 반도체 장치를 포함하는 반도체 모듈의 형성방법 Download PDFInfo
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Abstract
반도체 셀 어레이 영역의 형성방법을 제공할 수 있다. 이를 위해서, 반도체 플레이트(Semiconductor plate)를 준비할 수 있다. 상기 반도체 플레이트 상에 반도체 막을 형성할 수 있다. 상기 반도체 막을 식각해서 반도체 필러들을 반도체 플레이트 상에 형성할 수 있다. 이를 통해서, 상기 반도체 셀 어레이 영역을 포함하는 반도체 장치의 형성방법을 제공할 수 있다. 더불어서, 상기 반도체 장치를 포함하는 반도체 장치의 형성방법을 제공할 수 있다.
Description
실시예들은 반도체 셀 어레이 영역의 형성방법, 상기 반도체 셀 어레이 영역을 포함하는 반도체 장치의 형성방법, 및 상기 반도체 장치를 포함하는 반도체 모듈의 형성방법에 관한 것이다.
최근에, 반도체 장치는 디자인 룰의 축소에 따라서 고집적화에 대응하는 구조물들을 구비해서 제조되고 있다. 상기 구조물들 중 하나는 트랜지스터와 관련될 수 있다. 상기 트랜지스터는 반도체 장치의 셀 어레이 영역에서 활성 영역을 삼차원적으로 가질 수 있다. 이 경우에, 상기 활성 영역은 반도체 기판 상에 위치하는 절연막의 콘택 홀에 몰드(Mold)되도록 반도체 기판 상에 형성될 수 있다. 이를 위해서, 상기 활성 영역은 절연막의 콘택 홀에 노출되는 반도체 기판을 씨드(Seed)로 사용해서 선택적 에피텍셜 공정을 통하여 형성될 수 있다.
또한, 상기 활성 영역은 절연막의 콘택 홀을 채우는 비정질 또는 다결정 폴리실리콘에 열(Heat)을 적용해서 비정질 또는 다결정 폴리실리콘을 재결정(Recrystallization)시켜서 형성될 수 있다. 그러나, 상기 활성 영역은 콘택 홀 내 공정 부산물, 및/ 또는 콘택 홀의 직경으로 인해서 반도체 기판으로부터 절연될 수 있다. 상기 콘택 홀 내 공정 부산물은 반도체 기판 및 활성 영역 사이의 자연 산화막, 및/ 또는 식각 공정 가스의 폴리머(Polymer)일 수 있다. 상기 콘택 홀의 직경은 비정질 또는 다결정 폴리실리콘의 갭 필(Gap fill) 특성과 관련될 수 있다.
상기 비정질 또는 다결정 폴리실리콘은 디자인 룰의 축소에 따라서 콘택 홀에 보이드(Void)를 형성시킬 수 있다. 이를 통해서, 상기 트랜지스터는 활성 영역을 통해서 반도체 장치의 전기적 특성을 열악하게 할 수 있다. 상기 반도체 장치는 반도체 모듈 및/ 또는 프로세스 베이스드 시스템(Process based system)에 배치될 수 있다. 상기 반도체 모듈 및/ 또는 프로세스 베이스드 시스템은 반도체 장치를 통해서 열악한 전기적 특성을 가질 수 있다.
상술한 종래 기술의 문제점을 해결하기 위해서, 발명의 실시예들은 활성 영역 및 반도체 기판 사이의 계면(Interface)에 주는 반도체 제조 공정의 영향을 최소화시킬 수 있는 반도체 셀 어레이 영역의 형성방법을 제공하는 데 있다.
더불어서, 발명의 실시예들은 반도체 기판으로부터 안정적으로 확보된 활성 영역을 가지는 반도체 셀 어레이 영역을 포함하는 반도체 장치 및 반도체 모듈의 형성방법들을 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 발명의 실시예들은 반도체 플레이트의 전면을 덮는 반도체 막을 형성해서 반도체 플레이트로부터 활성 영역을 안정적으로 확보할 수 있는 반도체 셀 어레이 영역, 반도체 장치 및 반도체 모듈의 형성방법들을 제공할 수 있다.
실시예들에 따르는 반도체 셀 어레이 영역의 형성방법은 반도체 플레이트를 준비하는 것을 포함할 수 있다. 상기 반도체 플레이트 상에 반도체 막을 형성할 수 있다. 상기 반도체 막을 복수 개의 조각들로 패터닝할 수 있다. 상기 복수 개의 조각들을 서로 절연시켜서 상기 반도체 플레이트 상에 반도체 필러들을 형성할 수 있다. 상기 반도체 플레이트는 상기 반도체 막과 다른 물질을 가질 수 있다. 상기 반도체 플레이트 및 상기 반도체 막은 산소(Oxygen) 원자를 가지지 않을 수 있다.
선택된 실시예들에 따라서, 상기 반도체 막을 패터닝하면서 절연시키는 것은 상기 반도체 막 상에 포토레지스트 패턴들을 형성하는 것을 포함할 수 있다. 상기 포토레지스트 패턴들은 상기 반도체 필러들과 각각 중첩할 수 있다. 상기 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 반도체 막을 식각할 수 있다. 상기 반도체 막은 상기 반도체 필러들로 형성될 수 있다. 상기 반도체 플레이트로부터 상기 포토레지스트 패턴들을 제거시킬 수 있다. 상기 반도체 필러들 사이에 절연 패턴을 형성할 수 있다. 상기 절연 패턴은 상기 산소 원자를 가질 수 있다.
선택된 실시예들에 따라서, 상기 반도체 막을 패터닝하면서 절연시키는 것은 상기 반도체 막 상에 제 1 포토레지스트 패턴들을 형성하는 것을 포함할 수 있다. 상기 제 1 포토레지스트 패턴들은 라인 형상(Line Shape)을 가질 수 있다. 상기 제 1 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 반도체 막을 식각할 수 있다. 상기 반도체 막은 반도체 라인들을 형성될 수 있다. 상기 반도체 플레이트로부터 상기 제 1 포토레지스트 패턴들을 제거시킬 수 있다. 상기 반도체 라인들 사이에 제 1 예비 절연 패턴들을 형성할 수 있다. 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들 상에 제 2 포토레지스트 패턴들을 형성할 수 있다.
상기 제 2 포토레지스트 패턴들은 상기 라인 형상을 가질 수 있다. 상기 제 2 포토레지스트 패턴들은 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들과 교차할 수 있다. 상기 제 2 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들을 식각할 수 있다. 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들은 상기 반도체 필러들 및 제 1 절연 패턴들로 형성될 수 있다. 상기 반도체 플레이트로부터 상기 제 2 포토레지스트 패턴들을 제거시킬 수 있다. 상기 반도체 필러들 및 상기 제 1 절연 패턴들 사이에 제 2 절연 패턴들을 형성할 수 있다. 상기 제 1 및 2 절연 패턴들은 상기 산소 원자를 가질 수 있다.
선택된 실시예들에 따라서, 상기 반도체 막은 제 1 매립 패턴을 적어도 하나 가질 수 있다. 상기 제 1 매립 패턴은 상기 반도체 필러들 중 선택된 필러들을 이어주는 일직선을 따라서 형성될 수 있다. 상기 제 1 매립 패턴은 산소 원자를 가지지 않을 수 있다. 상기 제 1 매립 패턴은 상기 반도체 플레이트 및 상기 반도체 막과 다른 물질로 이루어질 수 있다. 상기 반도체 막을 패터닝하면서 절연시키는 것은 상기 반도체 막 및 상기 제 1 매립 패턴 상에 제 1 포토레지스트 패턴들을 형성할 수 있다. 상기 제 1 포토레지스트 패턴들은 라인 형상을 가지면서 상기 제 1 매립 패턴과 교차할 수 있다.
상기 제 1 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 반도체 막 및 상기 제 1 매립 패턴을 식각할 수 있다. 상기 반도체 막 및 상기 제 1 매립 패턴은 반도체 라인들로 형성될 수 있다. 상기 반도체 라인들은 상기 제 1 매립 패턴으로부터 세분되는 제 2 매립 패턴들을 각각 가질 수 있다. 상기 반도체 플레이트로부터 상기 제 1 포토레지스트 패턴들을 제거시킬 수 있다. 상기 반도체 라인들 사이에 제 1 예비 절연 패턴들을 형성할 수 있다. 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들 상에 제 2 반도체 포토레지스트 패턴들을 형성할 수 있다. 상기 제 2 포토레지스트 패턴들은 상기 라인 형상을 가질 수 있다. 상기 제 2 포토레지스트 패턴들 중 적어도 하나는 상기 제 2 매립 패턴들과 중첩할 수 있다.
상기 제 2 포토레지스트 패턴들은 상기 제 2 매립 패턴들에 대해서 평행하게 위치할 수 있다. 상기 제 2 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들을 식각할 수 있다. 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들은 상기 반도체 필러들 및 제 1 절연 패턴들로 형성될 수 있다. 상기 선택된 필러들은 상기 제 2 매립 패턴들로부터 세분되는 제 3 매립 패턴들과 각각 대응할 수 있다. 상기 반도체 플레이트로부터 상기 제 2 포토레지스트 패턴들을 제거시킬 수 있다. 상기 반도체 필러들 및 상기 제 1 절연 패턴들 사이에 제 2 절연 패턴들을 형성할 수 있다. 상기 제 1 및 2 절연 패턴들은 상기 산소 원자를 가질 수 있다.
나머지 실시예들에 따라서, 상기 반도체 필러들 상에 레이저(Laser)를 조사시켜서 상기 반도체 필러들을 재결정시킬 수 있다. 이 경우에, 상기 반도체 필러들을 상기 반도체 플레이트를 씨드(Seed)로 사용해서 재결정될 수 있다.
실시예들에 따르는 반도체 장치의 형성방법은 반도체 플레이트를 준비하는 것을 포함할 수 있다. 상기 반도체 플레이트 상에 반도체 막을 형성할 수 있다. 상기 반도체 막은 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 갈륨-비소(GaAs), 갈륨-나이트라이드(GaN), 갈륨-인(GaP), 인듐-인(InP), 실리콘-게르마늄(Si-Ge) 및 이들의 조합 중 선택된 하나일 수 있다. 상기 반도체 막을 복수 개의 조각들로 패터닝할 수 있다. 상기 복수 개의 조각들을 서로 절연시켜서 상기 반도체 플레이트 상에 반도체 필러들을 형성할 수 있다. 상기 반도체 플레이트는 상기 반도체 막과 다른 물질을 가질 수 있다. 상기 반도체 플레이트는 산소 원자를 가지지 않을 수 있다.
선택된 실시예들에 따라서, 상기 반도체 막을 패터닝하면서 절연시키는 것은 상기 반도체 막 상에 포토레지스트 패턴들을 형성하는 것을 포함할 수 있다. 상기 포토레지스트 패턴들은 상기 반도체 필러들과 각각 중첩할 수 있다. 상기 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 반도체 막을 식각할 수 있다. 상기 반도체 막은 상기 반도체 필러들로 형성될 수 있다. 상기 반도체 플레이트로부터 상기 포토레지스트 패턴들을 제거시킬 수 있다. 상기 반도체 필러들 사이에 절연 패턴을 형성할 수 있다.
선택된 실시예들에 따라서, 상기 반도체 플레이트는 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 갈륨-비소(GaAs), 갈륨-나이트라이드(GaN), 갈륨-인(GaP), 인듐-인(InP), 실리콘-게르마늄(Si-Ge) 및 이들의 조합 중 선택된 하나일 수 있다. 상기 절연 패턴은 산소 원자를 가질 수 있다.
선택된 실시예들에 따라서, 상기 반도체 막을 패터닝하면서 절연시키는 것은 상기 반도체 막 상에 제 1 포토레지스트 패턴들을 형성하는 것을 포함할 수 있다. 상기 제 1 포토레지스트 패턴들은 라인 형상을 가질 수 있다. 상기 제 1 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 반도체 막을 식각할 수 있다. 상기 반도체 막은 반도체 라인들로 형성될 수 있다. 상기 반도체 플레이트로부터 상기 제 1 포토레지스트 패턴들을 제거시킬 수 있다. 상기 반도체 라인들 사이에 제 1 예비 절연 패턴들을 형성할 수 있다.
상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들 상에 제 2 포토레지스트 패턴들을 형성할 수 있다. 상기 제 2 포토레지스트 패턴들은 상기 라인 형상을 가질 수 있다. 상기 제 2 포토레지스트 패턴들은 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들과 교차할 수 있다. 상기 제 2 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들을 식각할 수 있다. 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들은 상기 반도체 필러들 및 제 1 절연 패턴들로 형성될 수 있다. 상기 반도체 플레이트로부터 상기 제 2 포토레지스트 패턴들을 제거시킬 수 있다. 상기 반도체 필러들 및 상기 제 1 절연 패턴들 사이에 제 2 절연 패턴들을 형성할 수 있다.
선택된 실시예들에 따라서, 상기 반도체 플레이트는 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 갈륨-비소(GaAs), 갈륨-나이트라이드(GaN), 갈륨-인(GaP), 인듐-인(InP), 실리콘-게르마늄(Si-Ge) 및 이들의 조합 중 선택된 하나일 수 있다. 상기 제 1 및 2 절연 패턴들은 상기 산소 원자를 가질 수 있다.
선택된 실시예들에 따라서, 상기 반도체 막은 제 1 매립 패턴을 적어도 하나 가질 수 있다. 상기 제 1 매립 패턴은 상기 반도체 필러들 중 선택된 필러들을 이어주는 일직선을 따라서 형성될 수 있다. 상기 반도체 막을 패터닝하면서 절연시키는 것은 상기 반도체 막 및 상기 제 1 매립 패턴 상에 제 1 포토레지스트 패턴들을 형성하는 것을 포함할 수 있다. 상기 제 1 포토레지스트 패턴들은 라인 형상을 가지면서 상기 제 1 매립 패턴과 교차할 수 있다. 상기 제 1 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 반도체 막 및 상기 제 1 매립 패턴을 식각할 수 있다. 상기 반도체 막 및 상기 제 1 매립 패턴은 반도체 라인들로 형성될 수 있다.
상기 반도체 라인들은 상기 제 1 매립 패턴으로부터 세분되는 제 2 매립 패턴들을 각각 가질 수 있다. 상기 반도체 플레이트로부터 상기 제 1 포토레지스트 패턴들을 제거시질 수 있다. 상기 반도체 라인들 사이에 제 1 예비 절연 패턴들을 형성할 수 있다. 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들 상에 제 2 반도체 포토레지스트 패턴들을 형성할 수 있다. 상기 제 2 포토레지스트 패턴들은 상기 라인 형상을 가질 수 있다. 상기 제 2 포토레지스트 패턴들 중 적어도 하나는 상기 제 2 매립 패턴들과 중첩할 수 있다. 상기 제 2 포토레지스트 패턴들은 상기 제 2 매립 패턴들에 대해서 평행하게 위치할 수 있다.
상기 제 2 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들을 식각할 수 있다. 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들은 상기 반도체 필러들 및 제 1 절연 패턴들로 형성될 수 있다. 상기 선택된 필러들은 상기 제 2 매립 패턴들로부터 세분되는 제 3 매립 패턴들과 각각 대응할 수 있다. 상기 반도체 플레이트로부터 상기 제 2 포토레지스트 패턴들을 제거시킬 수 있다. 상기 반도체 필러들 및 상기 제 1 절연 패턴들 사이에 제 2 절연 패턴들을 형성할 수 있다.
선택된 실시예들에 따라서, 상기 반도체 플레이트 및 상기 제 1 매립 패턴의 각각은 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 갈륨-비소(GaAs), 갈륨-나이트라이드(GaN), 갈륨-인(GaP), 인듐-인(InP), 실리콘-게르마늄(Si-Ge) 및 이들의 조합 중 선택된 하나일 수 있다. 상기 제 1 매립 패턴은 상기 반도체 플레이트 및 상기 반도체 막과 다른 물질로 이루어질 수 있다. 상기 제 1 및 2 절연 패턴들은 상기 산소 원자를 가질 수 있다.
선택된 실시예들에 따라서, 상기 반도체 막은 상기 제 1 매립 패턴과 교차하는 제 4 매립 패턴을 적어도 하나 포함할 수 있다. 상기 제 1 포토레지스트 패턴들 중 적어도 하나는 상기 제 4 매립 패턴과 중첩할 수 있다. 상기 제 1 포토레지스트 패턴들은 상기 제 4 매립 패턴과 평행하도록 위치할 수 있다. 상기 반도체 막 및 상기 제 1 매립 패턴의 식각 후에, 상기 제 4 매립 패턴은 상기 반도체 라인들 중 적어도 하나를 구성하는 제 5 매립 패턴으로 형성될 수 있다. 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들의 식각 후에, 상기 제 5 매립 패턴은 상기 제 2 포토레지스트 패턴들 아래에서 제 6 매립 패턴들로 형성될 수 있다.
선택된 실시예들에 따라서, 상기 제 1 매립 패턴은 상기 제 2 포토레지스트 패턴들의 각각의 폭 대비 큰 크기를 가질 수 있다. 상기 제 4 매립 패턴은 상기 제 1 포토레지스트 패턴들의 각각의 폭 대비 큰 크기를 가질 수 있다.
나머지 실시예들에 따라서, 상기 반도체 필러들 상에 레이저(Laser)를 조사시켜서 상기 반도체 필러들을 재결정시킬 수 있다. 이 경우에, 상기 반도체 필러들은 상기 반도체 플레이트를 씨드로 사용해서 재결정될 수 있다.
실시예들에 따르는 반도체 모듈의 형성방법은 모듈 기판을 준비하는 것을 포함할 수 있다. 상기 모듈 기판과 전기적으로 접속하는 적어도 하나의 반도체 패키지 구조물을 형성할 수 있다. 상기 적어도 하나의 반도체 패키지 구조물은 적어도 하나의 반도체 장치를 가질 수 있다. 상기 적어도 하나의 반도체 장치는 반도체 플레이트에 반도체 셀 어레이 영역을 적어도 하나 가지도록 형성될 수 있다. 상기 반도체 셀 어레이 영역의 형성방법은 상기 반도체 플레이트 상에 반도체 막을 형성하는 것을 포함할 수 있다. 상기 반도체 막을 복수 개의 조각들로 패터닝할 수 있다. 상기 복수 개의 조각들을 서로 절연시켜서 상기 반도체 플레이트 상에 반도체 필러들을 형성할 수 있다. 상기 반도체 플레이트는 상기 반도체 막과 다른 물질을 가질 수 있다. 상기 반도체 플레이트 및 상기 반도체 막은 산소 원자를 가지지 않을 수 있다.
선택된 실시예들에 따라서, 상기 반도체 막을 패터닝하면서 절연시키는 것은 상기 반도체 막 상에 포토레지스트 패턴들을 형성하는 것을 포함할 수 있다. 상기 포토레지스트 패턴들은 상기 반도체 필러들과 각각 중첩할 수 있다. 상기 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 반도체 막을 식각할 수 있다. 상기 반도체 막은 상기 반도체 필러들로 형성될 수 있다. 상기 반도체 플레이트로부터 상기 포토레지스트 패턴들을 제거시킬 수 있다. 상기 반도체 필러들 사이에 절연 패턴을 형성할 수 있다. 상기 절연 패턴은 상기 산소 원자를 가질 수 있다.
선택된 실시예들에 따라서, 상기 반도체 막을 패터닝하면서 절연시키는 것은 상기 반도체 막 상에 제 1 포토레지스트 패턴들을 형성하는 것을 포함할 수 있다. 상기 제 1 포토레지스트 패턴들은 라인 형상을 가질 수 있다. 상기 제 1 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 반도체 막을 식각할 수 있다. 상기 반도체 막은 반도체 라인들로 형성될 수 있다. 상기 반도체 플레이트로부터 상기 제 1 포토레지스트 패턴들을 제거시킬 수 있다. 상기 반도체 라인들 사이에 제 1 예비 절연 패턴들을 형성할 수 있다. 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들 상에 제 2 포토레지스트 패턴들을 형성할 수 있다.
상기 제 2 포토레지스트 패턴들은 상기 라인 형상을 가질 수 있다. 상기 제 2 포토레지스트 패턴들은 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들과 교차할 수 있다. 상기 제 2 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들을 식각할 수 있다. 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들은 상기 반도체 필러들 및 제 1 절연 패턴들로 형성될 수 있다. 상기 반도체 플레이트로부터 상기 제 2 포토레지스트 패턴들을 제거시킬 수 있다. 상기 반도체 필러들 및 상기 제 1 절연 패턴들 사이에 제 2 절연 패턴들을 형성할 수 있다. 상기 제 1 및 2 절연 패턴들은 상기 산소 원자를 가질 수 있다.
선택된 실시예들에 따라서, 상기 반도체 막은 제 1 매립 패턴을 적어도 하나 가질 수 있다. 상기 제 1 매립 패턴은 상기 반도체 필러들 중 선택된 필러들을 이어주는 일직선을 따라서 형성될 수 있다. 상기 제 1 매립 패턴은 산소 원자를 가지지 않을 수 있다. 상기 제 1 매립 패턴은 상기 반도체 플레이트 및 상기 반도체 막과 다른 물질로 이루어질 수 있다. 상기 반도체 막을 패터닝하면서 절연시키는 것은 상기 반도체 막 및 상기 제 1 매립 패턴 상에 제 1 포토레지스트 패턴들을 형성할 수 있다. 상기 제 1 포토레지스트 패턴들은 라인 형상을 가지면서 상기 제 1 매립 패턴과 교차할 수 있다. 상기 제 1 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 반도체 막 및 상기 제 1 매립 패턴을 식각할 수 있다.
상기 반도체 막 및 상기 제 1 매립 패턴은 반도체 라인들로 형성될 수 있다. 상기 반도체 라인들은 상기 제 1 매립 패턴으로부터 세분되는 제 2 매립 패턴들을 각각 가질 수 있다. 상기 반도체 플레이트로부터 상기 제 1 포토레지스트 패턴들을 제거시킬 수 있다. 상기 반도체 라인들 사이에 제 1 예비 절연 패턴들을 형성할 수 있다. 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들 상에 제 2 반도체 포토레지스트 패턴들을 형성할 수 있다. 상기 제 2 포토레지스트 패턴들은 상기 라인 형상을 가질 수 있다. 상기 제 2 포토레지스트 패턴들 중 적어도 하나는 상기 제 2 매립 패턴들과 중첩할 수 있다.
상기 제 2 포토레지스트 패턴들은 상기 제 2 매립 패턴들에 대해서 평행하게 위치할 수 있다. 상기 제 2 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들을 식각할 수 있다. 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들은 상기 반도체 필러들 및 제 1 절연 패턴들로 형성될 수 있다. 상기 선택된 필러들은 상기 제 2 매립 패턴들로부터 세분되는 제 3 매립 패턴들과 각각 대응할 수 있다. 상기 반도체 플레이트로부터 상기 제 2 포토레지스트 패턴들을 제거시킬 수 있다. 상기 반도체 필러들 및 상기 제 1 절연 패턴들 사이에 제 2 절연 패턴들을 형성할 수 있다. 상기 제 1 및 2 절연 패턴들은 상기 산소 원자를 가질 수 있다.
나머지 실시예들에 따라서, 상기 반도체 필러들 상에 레이저(Laser)를 조사시켜서 상기 반도체 필러들을 재결정시킬 수 있다, 이 경우에, 상기 반도체 필러들은 상기 반도체 플레이트를 씨드로 사용해서 재결정될 수 있다.
상술한 바와 같이, 실시예들은 반도체 플레이트 상에 반도체 필러가 형성되는 동안에 반도체 제조 공정의 영향을 최소화시킬 수 있는 반도체 셀 어레이 영역을 제공할 수 있다. 상기 반도체 필러는 반도체 플레이트 상에서 트랜지스터와 관련될 수 있다. 상기 트랜지스터는 반도체 필러를 통해서 종래 기술 대비 전기적 특성이 향상될 수 있다.
도 1 은 실시예들에 따르는 반도체 셀 어레이 영역을 보여주는 평면도이다.
도 2 및 3 은 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 셀 어레이 영역의 형성방법을 설명해주는 단면도들이다.
도 4 는 실시예들에 따르는 반도체 셀 어레이 영역을 보여주는 평면도이다.
도 5 내지 8 은 도 4 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 반도체 셀 어레이 영역의 형성방법을 설명해주는 단면도들이다.
도 9 는 실시예들에 따르는 반도체 셀 어레이 영역을 보여주는 평면도이다.
도 10 내지 13 은 도 9 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 반도체 셀 어레이 영역의 형성방법을 설명해주는 단면도들이다.
도 14 는 도 3, 8 또는 13 의 반도체 장치를 포함하는 반도체 모듈의 형성방법을 설명해주는 평면도이다.
도 15 는 도 3, 8 또는 13 의 반도체 장치를 포함하는 프로세스 베이스드 시스템의 형성방법을 설명해주는 평면도이다.
도 2 및 3 은 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 셀 어레이 영역의 형성방법을 설명해주는 단면도들이다.
도 4 는 실시예들에 따르는 반도체 셀 어레이 영역을 보여주는 평면도이다.
도 5 내지 8 은 도 4 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 반도체 셀 어레이 영역의 형성방법을 설명해주는 단면도들이다.
도 9 는 실시예들에 따르는 반도체 셀 어레이 영역을 보여주는 평면도이다.
도 10 내지 13 은 도 9 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 반도체 셀 어레이 영역의 형성방법을 설명해주는 단면도들이다.
도 14 는 도 3, 8 또는 13 의 반도체 장치를 포함하는 반도체 모듈의 형성방법을 설명해주는 평면도이다.
도 15 는 도 3, 8 또는 13 의 반도체 장치를 포함하는 프로세스 베이스드 시스템의 형성방법을 설명해주는 평면도이다.
발명의 실시예들은 이후로 첨부 도면들을 참조해서 보다 상세하게 설명하기로 한다. 그러나, 발명은 여러가지 다른 형태들로 구체화되어질 수 있고, 그리고 여기에서 설명되는 실시예들로 한정되는 것으로 해석되지 않는다. 오히려, 상기 실시예들은 발명을 더욱 철저하고 그리고 완전하게 되도록 해주며, 당업자에게 발명의 영역을 충분히 전달할 수 있도록 해준다. 비록 '제 1 내지 6', '예비 매립 패턴', '매립 패턴', '반도체 막', '플레이트' .. 등을 지칭하는 용어들이 여러 구성 요소들을 기술하기 위하여 여기에서 사용되어질 수 있다면, 상기 구성 요소들은 이러한 용어들로 한정되지 않는 것으로 이해되어질 것이다.
단지, 이러한 용어들은 어떤 구성 요소로부터 다른 구성 요소를 구별하기 위해서 사용되어질 뿐이다. 여기에서, 사용되어진 바와 같이, '적어도 하나' 를 지칭하는 용어는 하나 이상으로 관련을 가지고 열거된 항목들에 대해서 유추할 수 있는 모든 조합들을 포함한다. "선택된, 나머지, 상부측, 아래 및 상에" 등과 같이 특별히 상대적인 용어들은 선택된 구성 요소, 다른 구성 요소와 어떤 형상과의 상대적인 관계, 또는 도면들에 도시된 형상을 간단하게 설명하는데 설명의 간소화를 위해서 사용되어질 수 있다. 그리고, 여기에서 전문용어의 사용은 특별한 실시예들을 단지 설명하기 위함이지 발명을 한정하려는 것은 아니다.
이제, 실시예들에 따르는 반도체 셀 어레이 영역의 형성방법은 도 1 내지 13 을 참조해서 보다 상세하게 설명하기로 한다.
도 1 은 실시예들에 따르는 반도체 셀 어레이 영역을 보여주는 평면도이다. 더불어서, 도 2 및 3 은 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 셀 어레이 영역의 형성방법을 설명해주는 단면도들이다.
(제 1 실시예)
도 1 및 2 를 참조하면, 실시예들에 따라서, 반도체 플레이트(Semiconductor plate; 10)를 도 2 와 같이 준비할 수 있다. 상기 반도체 플레이트(10)는 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 갈륨-비소(GaAs), 갈륨-나이트라이드(GaN), 갈륨-인(GaP), 인듐-인(InP), 실리콘-게르마늄(Si-Ge) 및 이들의 조합 중 선택된 하나를 포함할 수 있다. 상기 반도체 플레이트(10)의 상면으로부터 자연 산화막(Native Oxide), 유기 파티클들(Organic particles) 및/ 또는 무기 파티클들을 제거시킬 수 있다.
상기 반도체 플레이트(10) 상에 반도체 막(20)을 도 2 와 같이 형성할 수 있다. 상기 반도체 막(20)은 반도체 플레이트(10)와 다른 물질을 포함할 수 있다. 상기 반도체 막(20)은 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 갈륨-비소(GaAs), 갈륨-나이트라이드(GaN), 갈륨-인(GaP), 인듐-인(InP), 실리콘-게르마늄(Si-Ge) 및 이들의 조합 중 선택된 하나를 포함할 수 있다. 상기 반도체 막(20) 상에 포토레지스트 패턴(54)들을 도 2 와 같이 형성할 수 있다.
이 경우에, 상기 포토레지스트 패턴(54)들은 도 1 의 X 축 및 Y 축 방향들을 따라서 이차원적으로 형성될 수 있다. 상기 포토레지스트 패턴(54)들은 도 1 의 반도체 필러(Semiconductor pillar; 28)들과 각각 중첩할 수 있다.
도 1 및 3 을 참조하면, 실시예들에 따라서, 도 2 의 포토레지스트 패턴(54)들을 식각 마스크로 사용하여 반도체 막(20)을 식각해서 반도체 필러(28)들을 도 3 과 같이 형성할 수 있다. 상기 반도체 필러(28)들은 반도체 플레이트(10)를 노출시킬 수 있다. 상기 반도체 필러(28)들은 반도체 플레이트(10)의 상면으로부터 상부측을 향해서 Z 축 방향을 따라서 연장할 수 있다. 이를 통해서, 상기 반도체 필러(28)들은 반도체 플레이트(10) 상에서 삼차원 구조로 형성될 수 있다.
상기 반도체 필러(28)들이 반도체 플레이트(10) 상에 형성된 후에, 상기 반도체 플레이트(10)로부터 포토레지스트 패턴(54)들을 제거시킬 수 있다. 상기 반도체 필러(28)들 사이에 절연 패턴(63)을 도 3 과 같이 형성할 수 있다. 상기 절연 패턴(63)은 반도체 플레이트(10) 상에 위치해서 반도체 필러(28)들의 측벽들을 둘러쌀 수 있다. 상기 절연 패턴(63)은 반도체 필러(28)들을 도 1 및 3 의 X 축 내지 Z 축 방향들을 따라서 절연시킬 수 있다. 상기 절연 패턴(63)은 반도체 필러(28)들의 상면들을 노출시킬 수 있다.
상기 절연 패턴(63)은 산소 원자(Oxygen atom)를 가지는 물질을 포함할 수 있다. 상기 반도체 필러(28)들 및 절연 패턴(63) 상에 레이저(Laser)를 조사시킬 수 있다. 상기 반도체 필러(28)들 및 절연 패턴(63)은 레이저에 대해서 서로 다른 광 흡수율들을 가질 수 있다. 이 경우에, 상기 반도체 필러(28)들의 광 흡수율은 절연 패턴(63)의 광 흡수율 대비 클 수 있다. 상기 레이저는 절연 패턴(63) 대비 반도체 필러(28)들을 빠른 시간 내 용융시킬 수 있다.
상기 레이저를 반도체 플레이트(10)로부터 제거시킬 수 있다. 상기 반도체 필러(28)들은 액체 상태로부터 고체 상태로 변화하면서 반도체 플레이트(10)를 씨드(Seed)로 사용하여 결정화(Recrystallization)될 수 있다. 이를 통해서, 상기 반도체 필러(28)들은 활성 영역(Active region)으로 형성될 수 있다. 상기 반도체 필러(28)들은 반도체 플레이트(10)와 함께 반도체 셀 어레이 영역(90)을 도 3 과 같이 구성할 수 있다.
상기 반도체 셀 어레이 영역(90)은 반도체 플레이트(10) 및 반도체 막(20) 사이의 계면(Interface)에 주는 반도체 제조 공정의 공정 영향을 종래 기술 대비 최소화시킬 수 있다.
(제 2 실시예)
도 4 는 실시예들에 따르는 반도체 셀 어레이 영역을 보여주는 평면도이다. 더불어서, 도 5 내지 8 은 도 4 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 반도체 셀 어레이 영역의 형성방법을 설명해주는 단면도들이다. 단, 도 5 내지 8 은 도 1 내지 3 과 동일한 부재에 대해서 동일한 참조 부호를 사용하기로 한다.
도 4 및 5 를 참조하면, 실시예들에 따라서, 반도체 플레이트(10)를 도 5 와 같이 준비할 수 있다. 상기 반도체 플레이트(10)는 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 갈륨-비소(GaAs), 갈륨-나이트라이드(GaN), 갈륨-인(GaP), 인듐-인(InP), 실리콘-게르마늄(Si-Ge) 및 이들의 조합 중 선택된 하나를 포함할 수 있다. 상기 반도체 플레이트(10)는 도 2 의 반도체 플레이트(10)와 동일하거나 다른 물질을 포함할 수 있다.
상기 반도체 플레이트(10)의 상면으로부터 자연 산화막, 유기 파티클들 및/ 또는 무기 파티클들을 제거시킬 수 있다. 상기 반도체 플레이트(10) 상에 반도체 막(20)을 도 5 와 같이 형성할 수 있다. 상기 반도체 막(20)은 반도체 플레이트(10)와 다른 물질을 포함할 수 있다. 상기 반도체 막(20)은 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 갈륨-비소(GaAs), 갈륨-나이트라이드(GaN), 갈륨-인(GaP), 인듐-인(InP), 실리콘-게르마늄(Si-Ge) 및 이들의 조합 중 선택된 하나를 포함할 수 있다.
상기 반도체 막(20) 상에 제 1 포토레지스트 패턴(58)들을 도 4 및 5 와 같이 형성할 수 있다. 상기 제 1 포토레지스트 패턴(58)들은 반도체 막(20) 상에 서로에 대해서 평행하게 위치하도록 라인 형상(Line Shape)으로 도 4 와 같이 형성될 수 있다. 이를 위해서, 상기 제 1 포토레지스트 패턴(58)들의 각각은 도 4 의 반도체 필러(28)들 중 선택된 필러(28)들을 이어주는 일직선(Straight line)을 따라서 Y 축 방향으로 형성될 수 있다.
도 4 및 6 을 참조하면, 실시예들에 따라서, 도 5 의 제 1 포토레지스트 패턴(58)들을 식각 마스크로 사용하여 반도체 막(20)을 식각해서 반도체 라인(24)들을 도 6 과 같이 형성할 수 있다. 상기 반도체 라인(24)들은 반도체 플레이트(10)를 노출시킬 수 있다. 상기 반도체 라인(24)들은 도 4 의 포토레지스트 패턴(58)들 아래에 형성될 수 있다. 상기 반도체 라인(24)들은 반도체 플레이트(10)의 상면으로부터 상부측을 향하여 Z 축 방향을 따라서 연장할 수 있다.
상기 반도체 라인(24)들이 반도체 플레이트(10) 상에 형성된 후에, 상기 반도체 플레이트(10)로부터 포토레지스트 패턴(58)들을 제거시킬 수 있다. 상기 반도체 라인(24)들 사이에 제 1 예비 절연 패턴(66)들을 형성할 수 있다. 상기 제 1 예비 절연 패턴(66)들은 도 4 의 Y 축 방향을 따라서 형성될 수 있다. 상기 제 1 예비 절연 패턴(66)들은 반도체 라인(24)들의 측벽들을 덮을 수 있다. 상기 제 1 예비 절연 패턴(66)들은 반도체 라인(24)들의 상면들을 노출시킬 수 있다. 상기 제 1 예비 절연 패턴(66)들은 산소 원자를 가지는 물질을 포함할 수 있다.
도 4 및 7 을 참조하면, 실시예들에 따라서 반도체 라인(24)들 및 제 1 예비 절연 패턴(66)들 상에 제 2 포토레지스트 패턴(75)들을 도 4 및 7 과 같이 형성할 수 있다. 상기 제 2 포토레지스트 패턴(75)들은 반도체 막(20) 상에 서로에 대해서 평행하게 위치하도록 라인 형상(Line Shape)으로 도 4 와 같이 형성될 수 있다. 이를 위해서, 상기 제 2 포토레지스트 패턴(75)들의 각각은 도 4 의 반도체 필러(28)들 중 선택된 필러(28)들을 이어주는 일직선(Straight line)을 따라서 X 축 방향으로 형성될 수 있다.
이 경우에, 상기 제 2 포토레지스트 패턴(75)들은 도 5 의 제 1 포토레지스트 패턴(58)들과 도 4 와 같이 교차할 수 있다. 따라서, 상기 제 2 포토레지스트 패턴(75)들은 반도체 라인(24)들 및 제 1 예비 절연 패턴(66)들과 교차할 수 있다.
도 4 및 8 을 참조하면, 실시예들에 따라서, 도 7 의 제 2 포토레지스트 패턴(75)들을 식각 마스크로 사용하여 반도체 라인(24)들 및 제 1 예비 절연 패턴(66)들을 식각할 수 있다. 상기 반도체 라인(24)들 및 제 1 예비 절연 패턴(66)들은 제 2 포토레지스트 패턴(75)들 아래에서 반도체 필러(28)들 및 제 1 절연 패턴(69)들로 도 8 과 같이 형성될 수 있다. 상기 반도체 필러(28)들 및 제 1 절연 패턴(69)들은 반도체 플레이트(10)를 노출시킬 수 있다.
상기 반도체 필러(28)들은 반도체 플레이트(10)의 상면으로부터 상부측을 향하여 Z 축 방향을 따라서 연장할 수 있다. 이를 통해서, 상기 반도체 필러(28)들은 반도체 플레이트(10) 상에서 삼차원 구조로 형성될 수 있다. 상기 제 1 절연 패턴(69)들은 반도체 필러(28)들 사이에서 X 축 방향을 따라서 형성될 수 있다. 상기 반도체 필러(28)들 및 제 1 절연 패턴(69)들이 반도체 플레이트(10) 상에 형성된 후에, 상기 반도체 플레이트(10)로부터 제 2 포토레지스트 패턴(75)들을 제거시킬 수 있다.
상기 반도체 필러(28)들 및 제 1 절연 패턴(69)들 사이에 제 2 절연 패턴(85)을 도 8 과 같이 형성할 수 있다. 상기 제 2 절연 패턴(85)은 X 축 방향을 따라서 형성될 수 있다. 상기 제 2 절연 패턴(85)은 반도체 플레이트(10) 상에 위치해서 반도체 필러(28)들 및 제 1 절연 패턴(69)들의 측벽들을 덮을 수 있다. 상기 제 2 절연 패턴(85)은 반도체 필러(28)들의 상면들을 노출시킬 수 있다. 상기 제 2 절연 패턴(85)은 산소 원자(Oxygen atom)를 가지는 물질을 포함할 수 있다.
상기 제 1 및 2 절연 패턴들(69, 85)은 반도체 필러(28)들을 도 4 및 8 의 X 축 내지 Z 축 방향들을 따라서 절연시킬 수 있다. 상기 반도체 필러(28)들, 그리고 제 1 및 2 절연 패턴들(69, 85) 상에 레이저(Laser)를 조사시킬 수 있다. 상기 반도체 필러(28)들, 그리고 제 1 및 2 절연 패턴들(69, 85)은 레이저에 대해서 서로 다른 광 흡수율들을 가질 수 있다. 이 경우에, 상기 반도체 필러(28)들의 광 흡수율은 제 1 및 2 절연 패턴들(69, 85)의 광 흡수율 대비 클 수 있다.
상기 레이저는 제 1 및 절연 패턴들(69, 85) 대비 반도체 필러(28)들을 빠른 시간 내 용융시킬 수 있다. 상기 레이저를 반도체 플레이트(10)로부터 제거시킬 수 있다. 상기 반도체 필러(28)들은 액체 상태로부터 고체 상태로 변화하면서 반도체 플레이트(10)를 씨드(Seed)로 사용하여 결정화(Recrystallization)될 수 있다. 이를 통해서, 상기 반도체 필러(28)들은 활성 영역으로 형성될 수 있다. 상기 반도체 필러(28)들은 반도체 플레이트(10)와 함께 반도체 셀 어레이 영역(90)을 도 8 과 같이 구성할 수 있다.
상기 반도체 셀 어레이 영역(90)은 반도체 플레이트(10) 및 반도체 막(20) 사이의 계면에 주는 반도체 제조 공정의 공정 영향을 종래 기술 대비 최소화시킬 수 있다.
(제 3 실시예)
도 9 는 실시예들에 따르는 반도체 셀 어레이 영역을 보여주는 평면도이다. 더불어서, 도 10 내지 13 은 도 9 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 반도체 셀 어레이 영역의 형성방법을 설명해주는 단면도들이다. 단, 도 9 내지 13 은 도 4 내지 8 과 동일한 부재에 대해서 동일한 참조 부호를 사용하기로 한다.
도 9 및 10 을 참조하면, 실시예들에 따라서, 반도체 플레이트(10)를 도 10 과 같이 준비할 수 있다. 상기 반도체 플레이트(10)는 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 갈륨-비소(GaAs), 갈륨-나이트라이드(GaN), 갈륨-인(GaP), 인듐-인(InP), 실리콘-게르마늄(Si-Ge) 및 이들의 조합 중 선택된 하나를 포함할 수 있다. 상기 반도체 플레이트(10)는 도 5 의 반도체 플레이트(10)와 동일하거나 다른 물질을 포함할 수 있다.
상기 반도체 플레이트(10)의 상면으로부터 자연 산화막, 유기 파티클들 및/ 또는 무기 파티클들을 제거시킬 수 있다. 상기 반도체 플레이트(10) 상에 반도체 막(20)을 도 10 과 같이 형성할 수 있다. 상기 반도체 막(20)은 반도체 플레이트(10)와 다른 물질을 포함할 수 있다. 상기 반도체 막(20)은 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 갈륨-비소(GaAs), 갈륨-나이트라이드(GaN), 갈륨-인(GaP), 인듐-인(InP), 실리콘-게르마늄(Si-Ge) 및 이들의 조합 중 선택된 하나를 포함할 수 있다.
상기 반도체 막(20) 상에 제 1 포토레지스트 막(30)을 도 10 과 같이 형성할 수 있다. 상기 제 1 포토레지스트 막(30)은 제 1 개구부(34)를 도 9 와 같이 적어도 하나 가질 수 있다. 상기 제 1 개구부(34)는 도 9 의 반도체 필러(28)들 중 선택된 필러(28)들을 이어주는 일직선(Straight line)을 따라서 X 축 방향으로 형성될 수 있다. 상기 제 1 개구부(34)는 반도체 막(20)을 노출시킬 수 있다. 계속해서, 상기 제 1 포토레지스트 막(30)을 식각 마스크로 사용하여 반도체 막(20)을 식각해서 반도체 막(20)에 제 1 관통 홀(22)을 형성할 수 있다.
상기 제 1 관통 홀(22)은 제 1 개구부(34)와 정렬해서 반도체 플레이트(10)를 노출시킬 수 있다. 상기 제 1 포토레지스트 막(30)은 제 2 개구부(38)를 도 9 와 같이 적어도 하나 가질 수도 있다. 상기 제 2 개구부(38)는 도 9 의 반도체 필러(28)들 중 선택된 필러(28)들을 이어주는 일직선(Straight line)을 따라서 Y 축 방향으로 형성될 수 있다. 상기 제 2 개구부(38)는 제 1 개구부(34)와 도 9 와 같이 교차할 수 있다. 상기 제 2 개구부(38)는 반도체 막(20)을 노출시킬 수 있다.
한편, 상기 제 1 포토레지스트 막(30)은 제 1 개구부(34) 및 제 2 개구부(38)를 도 9 와 같이 적어도 한 쌍 가질 수도 있다. 상기 포토레지스트 막(30)에 제 1 및 2 개구부들(34, 38)이 형성되는 경우에, 상기 포토레지스트 막(30)을 식각 마스크로 사용해서 반도체 막(20)을 식각해서 반도체 막(20)에 제 2 관통홀(도면에 미 도시)을 형성할 수 있다. 상기 제 2 관통홀은 제 1 및 2 개구부들(34, 38)과 정렬해서 반도체 플레이트(10)를 노출시킬 수 있다.
이 경우에, 상기 제 2 관통 홀은 도 9 의 X 축 및 Y 축 방향들을 따라서 십자 형태(Crisscross shape)를 가질 수 있다.
도 9 및 11 을 참조하면, 실시예들에 따라서, 도 10 의 제 1 관통 홀(22)이 반도체 막(20)에 형성된 후에, 상기 반도체 막(20)으로부터 도 10 의 제 1 포토레지스트 막(30)을 제거시킬 수 있다. 상기 제 1 관통 홀(22)에 제 1 매립 패턴(43)을 도 11 과 같이 형성할 수 있다. 상기 제 1 매립 패턴(43)은 반도체 막(20)의 상면을 노출시키면서 제 1 관통 홀(22)을 채울 수 있다. 상기 반도체 막(20) 및 제 1 매립 패턴(43) 상에 제 2 포토레지스트 패턴(58)들을 도 9 및 11 과 같이 형성할 수 있다.
상기 제 2 포토레지스트 패턴(58)들은 도 5 의 제 1 포토레지스트 패턴(58)들과 동일한 형태 및/ 또는 구조를 가질 수 있다. 이 경우에, 상기 제 2 포토레지스트 패턴(58)들은 제 1 매립 패턴(43)과 교차할 수 있다. 한편, 도 10 의 제 2 관통 홀이 반도체 막(20)에 형성된 후에, 상기 반도체 막(20)으로부터 도 10 의 제 1 포토레지스트 막(30)을 제거시킬 수 있다. 상기 제 2 관통 홀에 제 1 매립 패턴(43)을 형성할 수 있다.
상기 제 1 매립 패턴(43)은 반도체 막(20)의 상면을 노출시키면서 제 2 관통 홀을 채울 수 있다. 상기 반도체 막(20) 및 제 1 매립 패턴(43) 상에 제 2 포토레지스트 패턴(58)들을 도 11 과 같이 형성할 수 있다. 이 경우에, 상기 제 2 포토레지스트 패턴(58)들 중 하나는 도 9 의 X 축 방향을 따라서 제 1 매립 패턴(43)의 일부와 교차할 수 있다. 상기 제 2 포토레지스트 패턴(58)들 중 나머지는 도 9 의 Y 축 방향을 따라서 제 1 매립 패턴(43)의 나머지와 중첩할 수 있다.
상기 제 2 포토레지스트 패턴(58)들 중 상기 나머지의 폭은 제 1 매립 패턴(43)의 나머지의 폭 대비 작은 크기를 가질 수 있다. 상기 제 1 매립 패턴(43)은 반도체 플레이트(10) 및 반도체 막(20)과 다른 물질을 포함할 수 있다. 상기 제 1 매립 패턴은 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 갈륨-비소(GaAs), 갈륨-나이트라이드(GaN), 갈륨-인(GaP), 인듐-인(InP), 실리콘-게르마늄(Si-Ge) 및 이들의 조합 중 선택된 하나를 포함할 수 있다.
도 9 및 12 를 참조하면, 실시예들에 따라서, 도 11 의 제 1 매립 패턴(43)이 도 9 의 X 축 방향을 따라서 형성되는 경우에, 도 11 의 제 2 포토레지스트 패턴(58)들을 식각 마스크로 사용해서 반도체 막(20) 및 제 1 매립 패턴(43)을 식각할 수 있다. 상기 반도체 막(20)은 도 9 의 Y 축 방향을 따라서 반도체 라인(24)들로 도 12 와 같이 형성될 수 있다. 상기 제 1 매립 패턴(43)은 도 9 의 X 축 방향을 따라서 제 2 매립 패턴(46)들로 도 12 와 같이 형성될 수 있다.
상기 반도체 라인(24)들은 제 2 매립 패턴(46)들을 각각 가질 수 있다. 상기 반도체 라인(24)들이 반도체 플레이트(10) 상에 형성된 후에, 상기 반도체 플레이트(10)로부터 제 2 포토레지스트 패턴(58)들을 제거시킬 수 있다. 계속해서, 상기 반도체 라인(24)들 사이에 제 1 예비 절연 패턴(66)들을 도 12 와 같이 형성할 수 있다. 상기 제 1 예비 절연 패턴(66)들은 도 9 의 X 축 방향을 따라서 형성될 수 있다. 상기 제 1 예비 절연 패턴(66)들은 반도체 라인(24)들의 측벽들을 덮을 수 있다.
상기 제 1 예비 절연 패턴(66)들은 도 6 의 제 1 예비 절연 패턴(66)들과 동일한 물질을 가질 수 있다. 상기 반도체 라인(24)들 및 제 1 예비 절연 패턴(66)들 상에 제 3 포토레지스트 패턴(75)들을 도 12 와 같이 형성할 수 있다. 상기 제 3 포토레지스트 패턴(75)들은 도 7 의 제 2 포토레지스트 패턴(75)들과 동일한 형태 및/ 또는 구조를 가질 수 있다. 이 경우에, 상기 제 3 포토레지스트 패턴(75)들 중 하나는 도 9 의 X 축 방향을 따라서 제 2 매립 패턴(46)들과 중첩할 수 있다.
상기 제 3 포토레지스트 패턴(75)들 중 상기 하나의 폭은 제 2 매립 패턴(46)들의 각각의 폭 대비 작은 크기를 가질 수 있다. 한편, 도 11 의 제 1 매립 패턴(43)이 도 9 의 X 축 및 Y 축 방향들을 따라서 형성되는 경우에, 도 11 의 제 2 포토레지스트 패턴(58)들을 식각 마스크로 사용해서 반도체 막(20) 및 제 1 매립 패턴(43)을 식각할 수 있다. 상기 반도체 막(20)은 도 9 의 Y 축 방향을 따라서 반도체 라인(24)들로 형성될 수 있다. 상기 제 1 매립 패턴(43)의 일부는 도 9 의 X 축 방향을 따라서 선택된 제 2 매립 패턴(46)들로 형성될 수 있다.
상기 선택된 제 2 매립 패턴(46)들은 반도체 라인(24)들 중 선택된 반도체 라인(24)들에 각각 포함될 수 있다. 상기 제 1 매립 패턴(43)의 나머지는 도 9 의 Y 축 방향을 따라서 나머지 제 2 매립 패턴(46)으로 형성될 수 있다. 상기 나머지 제 2 매립 패턴(46)은 반도체 라인(24)들 중 나머지 하나를 구성할 수 있다. 상기 반도체 라인(24)들 및 제 2 매립 패턴(46)들이 반도체 플레이트(10) 상에 형성된 후에, 상기 반도체 플레이트(10)로부터 제 2 포토레지스트 패턴(58)들을 제거시킬 수 있다.
계속해서, 상기 반도체 라인(24)들 사이에 제 1 예비 절연 패턴(66)을 형성할 수 있다. 상기 제 1 예비 절연 패턴(66)들은 반도체 라인(24)들의 측벽들을 덮을 수 있다. 상기 반도체 라인(24)들 및 제 1 예비 절연 패턴(66)들 상에 제 3 포토레지스트 패턴(75)들을 도 12 와 같이 형성할 수 있다. 이 경우에, 상기 제 3 포토레지스트 패턴(75)들 중 하나는 도 9 의 X 축 방향을 따라서 선택된 제 2 매립 패턴(46)들과 중첩할 수 있다.
상기 제 3 포토레지스트 패턴(75)들 중 상기 하나의 폭은 선택된 제 2 매립 패턴(46)들의 각각의 폭 대비 작은 크기를 가질 수 있다. 상기 제 3 포토레지스트 패턴(75)들 중 나머지는 나머지 제 2 매립 패턴(46)과 교차할 수 있다.
도 9 및 13 을 참조하면, 실시예들에 따라서, 도 11 의 제 1 매립 패턴(43)이 도 9 의 X 축 방향을 따라서 형성되는 경우에, 도 12 의 제 3 포토레지스트 패턴(75)들을 식각 마스크로 사용해서 반도체 라인(24)들 및 제 1 예비 절연 패턴(66)들을 식각할 수 있다. 상기 반도체 라인(24)들 및 제 1 예비 절연 패턴(66)은 제 3 포토레지스트 패턴(75)들 아래에서 반도체 필러(28)들 및 제 1 절연 패턴(69)들로 도 13 과 같이 형성될 수 있다.
상기 반도체 필러(28)들 및 제 1 절연 패턴(69)들은 반도체 플레이트(10)를 노출시킬 수 있다. 상기 반도체 필러(28)들은 반도체 플레이트(10)의 상면으로부터 상부측을 향해서 Z 방향으로 연장할 수 있다. 이를 통해서, 상기 반도체 필러(28)들은 반도체 플레이트(10) 상에서 삼차원 구조로 형성될 수 있다. 상기 제 1 절연 패턴(69)들은 반도체 필러(28)들 사이에서 도 9 의 X 축 방향을 따라서 형성될 수 있다.
이 경우에, 도 12 의 제 2 매립 패턴(46)들은 반도체 라인(24)들로부터 분리되어서 제 3 매립 패턴(49)들로 형성될 수 있다. 상기 제 3 매립 패턴(49)들은 도 9 의 X 축 방향을 따라서 형성될 수 있다. 상기 반도체 필러(28)들 및 제 1 절연 패턴(69)들이 반도체 플레이트(10) 상에 형성된 후에, 상기 반도체 플레이트(10)로부터 제 3 포토레지스트 패턴(75)들을 제거시킬 수 있다. 상기 반도체 필러(28)들 및 제 1 절연 패턴(69)들 사이에 제 2 절연 패턴(85)을 도 13 과 같이 형성할 수 있다.
상기 제 2 절연 패턴(85)은 도 9 의 X 축 방향을 따라서 형성될 수 있다. 상기 제 2 절연 패턴(85)은 반도체 플레이트(10) 상에 위치해서 반도체 필러(28)들 및 제 1 절연 패턴(69)들의 측벽들을 덮을 수 있다. 상기 제 2 절연 패턴(85)은 반도체 필러(28)들의 상면들을 노출시킬 수 있다. 상기 제 2 절연 패턴(85)은 도 8 의 제 2 절연 패턴(85)과 동일한 물질을 가질 수 있다. 상기 제 1 및 2 절연 패턴들(69, 85)은 반도체 필러(28)들을 도 9 및 12 의 X 내지 Z 방향들에서 절연시킬 수 있다.
한편, 도 11 의 제 1 매립 패턴(43)이 도 9 의 X 축 및 Y 축 방향들을 따라서 형성되는 경우에, 도 12 의 제 3 포토레지스트 패턴(75)들을 식각 마스크로 사용해서 반도체 라인(24)들 및 제 1 예비 절연 패턴(66)들을 식각할 수 있다. 상기 반도체 라인(24)들 및 제 1 예비 절연 패턴(66)은 제 2 포토레지스트 패턴(75)들 아래에서 반도체 필러(28)들 및 제 1 절연 패턴(69)들로 형성될 수 있다. 상기 반도체 필러(28)들 및 제 1 절연 패턴(69)들은 반도체 플레이트(10)를 노출시킬 수 있다.
상기 반도체 필러(28)들은 반도체 플레이트(10)의 상면으로부터 상부측을 향해서 Z 축 방향으로 연장할 수 있다. 이를 통해서, 상기 반도체 필러(28)들은 반도체 플레이트(10) 상에서 삼차원 구조로 형성될 수 있다. 상기 제 1 절연 패턴(69)들은 반도체 필러(28)들 사이에서 X 축 방향을 따라서 형성될 수 있다. 이 경우에, 도 12 의 선택된 제 2 매립 패턴(46)들은 도 9 의 X 축 방향을 따라서 반도체 라인(24)들로부터 분리되어서 선택된 제 3 매립 패턴(49)들로 형성될 수 있다.
도 12 의 나머지 제 2 매립 패턴(46)은 도 9 의 Y 축 방향을 따라서 세분되어서 나머지 제 3 매립 패턴(49)들로 형성된다. 상기 나머지 제 3 매립 패턴(49)들은 선택된 제 3 매립 패턴(49)들과 함께 도 9 의 X 축 및 Y 축 방향들을 따라서 반도체 필러(28)들 중 일부를 구성할 수 있다. 상기 반도체 필러(28)들 및 제 1 절연 패턴(69)들이 반도체 플레이트(10) 상에 형성된 후에, 상기 반도체 플레이트(10)로부터 제 3 포토레지스트 패턴(75)들을 제거시킬 수 있다.
상기 반도체 필러(28)들 및 제 1 절연 패턴(69)들 사이에 제 2 절연 패턴(85)을 형성할 수 있다. 상기 제 2 절연 패턴(85)은 X 축 방향을 따라서 형성될 수 있다. 상기 제 2 절연 패턴(85)은 반도체 플레이트(10) 상에 위치해서 반도체 필러(28)들 및 제 1 절연 패턴(69)들의 측벽들을 덮을 수 있다. 상기 제 2 절연 패턴(85)은 반도체 필러(28)들의 상면들을 노출시킬 수 있다. 상기 제 1 및 2 절연 패턴들(69, 85)은 반도체 필러(28)들을 도 9 및 13 의 X 축 내지 Z 방향들에서 절연시킬 수 있다.
상기 반도체 필러(28)들, 그리고 제 1 및 2 절연 패턴들(69, 85) 상에 레이저(Laser)를 조사시킬 수 있다. 상기 반도체 필러(28)들, 그리고 제 1 및 2 절연 패턴들(69, 85)은 레이저에 대해서 서로 다른 광 흡수율들을 가질 수 있다. 이 경우에, 상기 반도체 필러(28)들의 광 흡수율은 제 1 및 2 절연 패턴들(69, 85)의 광 흡수율 대비 클 수 있다. 상기 레이저는 제 1 및 절연 패턴들(69, 85) 대비 반도체 필러(28)들을 빠른 시간 내 용융시킬 수 있다.
상기 레이저를 반도체 플레이트(10)로부터 제거시킬 수 있다. 상기 반도체 필러(28)들은 액체 상태로부터 고체 상태로 변화하면서 반도체 플레이트(10)를 씨드(Seed)로 사용하여 결정화(Recrystallization)될 수 있다. 이를 통해서, 상기 반도체 필러(28)들은 활성 영역(Active region)으로 형성될 수 있다. 상기 반도체 필러(28)들은 반도체 플레이트(10)와 함께 반도체 셀 어레이 영역(90)을 도 13 과 같이 구성할 수 있다.
상기 반도체 셀 어레이 영역(90)은 반도체 플레이트(10) 및 반도체 막(20) 사이의 계면에 주는 반도체 제조 공정의 공정 영향을 종래 기술 대비 최소화시킬 수 있다.
이후로, 실시예들에 따르는 반도체 모듈의 형성방법 및 프로세서 베이스드 시스템의 형성방법을 설명하기로 한다.
도 14 는 도 3, 8 또는 13 의 반도체 장치를 포함하는 반도체 모듈의 형성방법을 설명해주는 평면도이다.
도 14 를 참조하면, 실시예들에 따라서, 모듈 기판(100)을 준비할 수 있다. 상기 모듈 기판(100)은 인쇄 회로 기판을 포함할 수 있다. 상기 모듈 기판(100)은 내부 회로들(도면에 미 도시), 전기 패드들(도면에 미 도시) 및 커넥터(109)들을 포함할 수 있다. 상기 내부 회로들은 전기 패드들 및 커넥터(109)들과 전기적으로 접속할 수 있다. 상기 모듈 기판(100) 상에 반도체 패키지 구조물(Semiconductor Package Structure, 98)들, 및 적어도 하나의 저항체(103)가 형성될 수 있다.
상기 모듈 기판(100) 상에 반도체 패키지 구조물(98)들, 적어도 하나의 저항체(103), 및 적어도 하나의 콘덴서(106)가 형성될 수도 있다. 상기 반도체 반도체 패키지 구조물(98)들, 적어도 하나의 저항체(103) 및/ 또는 적어도 하나의 콘덴서(106)은 전기 패드들과 전기적으로 접속할 수 있다. 상기 반도체 패키지 구조물(98)들의 각각은 반도체 장치(Semiconductor Device, 94)를 적어도 하나 포함할 수 있다. 상기 반도체 장치(94)는 도 3, 8 또는 13 의 반도체 셀 어레이 영역(90)을 가질 수 있다.
상기 반도체 셀 어레이 영역(90)은 반도체 플레이트(10)의 행들 및 열들을 따라서 반도체 필러(28)를 반복적이고 주기적으로 가질 수 있다. 따라서, 상기 반도체 셀 어레이 영역(90)은 반도체 플레이트(10)의 행들 및 열들을 따라서 반도체 필러(28)와 대응하는 트랜지스터를 반복적이고 주기적으로 가질 수 있다. 이를 통해서, 상기 반도체 패키지 구조물(98)들 및 적어도 하나의 저항체(103)는 모듈 기판(100)과 함께 반도체 모듈(110)을 구성할 수 있다.
상기 반도체 패키지 구조물(98)들, 적어도 하나의 저항체(103) 및 적어도 하나의 콘덴서(106)는 모듈 기판(100)과 함께 반도체 모듈(110)을 구성할 수도 있다. 상기 반도체 모듈(110)은 반도체 패키지 구조물(98) 내 반도체 장치(94)를 통해서 종래 기술 대비 향상된 전기적 특성을 가질 수 있다. 상기 반도체 모듈(100)은 모듈 기판(110)의 커넥터(109)들을 통해서 도 15 의 프로세서 베이스드 시스템(Processor-based system; 150)과 전기적으로 접속할 수 있다.
도 15 는 도 3, 8 또는 13 의 반도체 장치를 포함하는 프로세스 베이스드 시스템의 형성방법을 설명해주는 평면도이다.
도 15 를 참조하면, 실시예들에 따라서, 적어도 하나의 시스템 보드(도면에 미 도시)를 준비할 수 있다. 상기 적어도 하나의 시스템 보드는 적어도 하나의 버스 라인(145)을 가질 수 있다. 상기 적어도 하나의 버스 라인(145) 상에 제 1 모듈 장치(First Module Unit)가 형성될 수 있다. 상기 제 1 모듈 장치는 적어도 하나의 버스 라인(145)과 전기적으로 접속할 수 있다.
상기 제 1 모듈 장치는 중앙 처리 장치(Central Processing Unit; CPU, 123), 플로피 디스크 드라이브(Floppy Disk Drive, 126) 및 콤팩 디스크 롬 드라이브(Compack Disk ROM Drive, 129)로 구성될 수 있다. 더불어서, 상기 적어도 하나의 버스 라인(145) 상에 제 2 모듈 장치가 형성될 수 있다. 상기 제 2 모듈 장치는 적어도 하나의 버스 라인(145)과 전기적으로 접속할 수 있다.
상기 제 2 모듈 장치는 제 1 입/ 출력 장치(First I/O Device, 132), 제 2 입/ 출력 장치(Second I/O Device, 134), 롬(Read-only Memory; ROM, 136) 및 램(Random Access Memory; RAM, 138)으로 구성될 수 있다. 상기 램(138)은 도 14 의 반도체 장치(94)를 포함할 수 있다. 상기 램(138)은 도 14 의 반도체 모듈(110)을 포함할 수도 있다.
상기 롬(186)은 도 3, 8 또는 13 의 반도체 셀 어레이 영역(90)를 포함할 수도 있다. 상기 제 1 및 2 모듈 장치들은 적어도 하나의 버스 라인(145)와 함께 실시예들에 따르는 프로세서 베이스드 시스템(150)을 구성할 수 있다. 상기 프로세서 베이스드 시스템(150)은 반도체 장치(94) 및/ 또는 반도체 모듈(110)을 통해서 종래 기술 대비 향상된 전기적 특성을 가질 수 있다.
상기 프로세서 베이스드 시스템(150)은 컴퓨터 시스템(Computer System), 프로세스 조절 시스템(Process Control System), 또는 이들과 다른 시스템을 포함할 수 있다.
10; 반도체 플레이트,
20; 반도체 막,
24; 반도체 라인,
28; 반도체 필러,
43, 46, 49; 매립 패턴들,
63, 69, 85; 절연 패턴들, 및
90; 반도체 셀 어레이 영역.
20; 반도체 막,
24; 반도체 라인,
28; 반도체 필러,
43, 46, 49; 매립 패턴들,
63, 69, 85; 절연 패턴들, 및
90; 반도체 셀 어레이 영역.
Claims (10)
- 반도체 플레이트를 준비하고,
상기 반도체 플레이트 상에 반도체 막을 형성하되, 상기 반도체 막은 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 갈륨-비소(GaAs), 갈륨-나이트라이드(GaN), 갈륨-인(GaP), 인듐-인(InP), 실리콘-게르마늄(Si-Ge) 및 이들의 조합 중 선택된 하나이고, 및
상기 반도체 막을 복수 개의 조각들로 패터닝하고, 그리고 상기 반도체 플레이트 상에서 상기 복수 개의 조각들을 서로 절연시켜서 상기 반도체 플레이트 상에 반도체 필러들을 형성하는 것을 포함하되,
상기 반도체 플레이트는 상기 반도체 막과 다른 물질을 가지고, 그리고 상기 반도체 플레이트는 산소 원자를 가지지 않는 반도체 장치의 형성 방법. - 제 1 항에 있어서,
상기 반도체 막을 패터닝하면서 절연시키는 것은,
상기 반도체 막 상에 포토레지스트 패턴들을 형성하되, 상기 포토레지스트 패턴들은 상기 반도체 필러들과 각각 중첩하고,
상기 포토레지스트 패턴들을 식각 마스크로 사용하여 상기 반도체 막을 식각해서 상기 반도체 필러들을 형성하고,
상기 반도체 플레이트로부터 상기 포토레지스트 패턴들을 제거시키고, 및
상기 반도체 필러들 사이에 절연 패턴을 형성하는 것을 포함하는 반도체 장치의 형성방법. - 제 2 항에 있어서,
상기 반도체 플레이트는 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 갈륨-비소(GaAs), 갈륨-나이트라이드(GaN), 갈륨-인(GaP), 인듐-인(InP), 실리콘-게르마늄(Si-Ge) 및 이들의 조합 중 선택된 하나이고, 그리고 상기 절연 패턴은 산소 원자를 가지는 반도체 장치의 형성방법. - 제 1 항에 있어서,
상기 반도체 막을 패터닝하면서 절연시키는 것은,
상기 반도체 막 상에 제 1 포토레지스트 패턴들을 형성하되, 상기 제 1 포토레지스트 패턴들은 라인 형상을 가지고,
상기 제 1 포토레지스트 패턴들을 식각 마스크로 사용하여 상기 반도체 막을 식각해서 반도체 라인들을 형성하고,
상기 반도체 플레이트로부터 상기 제 1 포토레지스트 패턴들을 제거시키고,
상기 반도체 라인들 사이에 제 1 예비 절연 패턴들을 형성하고,
상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들 상에 제 2 포토레지스트 패턴들을 형성하되, 상기 제 2 포토레지스트 패턴들은 상기 라인 형상을 가지고, 그리고 상기 제 2 포토레지스트 패턴들은 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들과 교차하고,
상기 제 2 포토레지스트 패턴들을 식각 마스크로 사용하여 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들을 식각해서 상기 반도체 필러들 및 제 1 절연 패턴들을 형성하고,
상기 반도체 플레이트로부터 상기 제 2 포토레지스트 패턴들을 제거시키고, 및
상기 반도체 필러들 및 상기 제 1 절연 패턴들 사이에 제 2 절연 패턴들을 형성하는 것을 포함하는 반도체 장치의 형성방법. - 제 4 항에 있어서,
상기 반도체 플레이트는 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 갈륨-비소(GaAs), 갈륨-나이트라이드(GaN), 갈륨-인(GaP), 인듐-인(InP), 실리콘-게르마늄(Si-Ge) 및 이들의 조합 중 선택된 하나이고, 그리고 상기 제 1 및 2 절연 패턴들은 상기 산소 원자를 가지는 반도체 장치의 형성방법. - 제 1 항에 있어서,
상기 반도체 막은 제 1 매립 패턴을 적어도 하나 가지고, 그리고 상기 제 1 매립 패턴은 상기 반도체 필러들 중 선택된 필러들을 이어주는 일직선을 따라서 형성되고,
상기 반도체 막을 패터닝하면서 절연시키는 것은,
상기 반도체 막 및 상기 제 1 매립 패턴 상에 제 1 포토레지스트 패턴들을 형성하되, 상기 제 1 포토레지스트 패턴들은 라인 형상을 가지면서 상기 제 1 매립 패턴과 교차하고,
상기 제 1 포토레지스트 패턴들을 식각 마스크로 사용하여 상기 반도체 막 및 상기 제 1 매립 패턴을 식각해서 반도체 라인들을 형성하되, 상기 반도체 라인들은 상기 제 1 매립 패턴으로부터 세분되는 제 2 매립 패턴들을 각각 가지고,
상기 반도체 플레이트로부터 상기 제 1 포토레지스트 패턴들을 제거시키고,
상기 반도체 라인들 사이에 제 1 예비 절연 패턴들을 형성하고,
상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들 상에 제 2 반도체 포토레지스트 패턴들을 형성하되, 상기 제 2 포토레지스트 패턴들은 상기 라인 형상을 가지고, 상기 제 2 포토레지스트 패턴들 중 적어도 하나는 상기 제 2 매립 패턴들과 중첩하고, 그리고 상기 제 2 포토레지스트 패턴들은 상기 제 2 매립 패턴들에 대해서 평행하게 위치하고,
상기 제 2 포토레지스트 패턴들을 식각 마스크로 사용하여 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들을 식각해서 상기 반도체 필러들 및 제 1 절연 패턴들을 형성하되, 상기 선택된 필러들은 상기 제 2 매립 패턴들로부터 세분되는 제 3 매립 패턴들과 각각 대응하고,
상기 반도체 플레이트로부터 상기 제 2 포토레지스트 패턴들을 제거시키고, 및
상기 반도체 필러들 및 상기 제 1 절연 패턴들 사이에 제 2 절연 패턴들을 형성하는 것을 포함하는 반도체 장치의 형성방법. - 제 6 항에 있어서,
상기 반도체 플레이트 및 상기 제 1 매립 패턴의 각각은 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 갈륨-비소(GaAs), 갈륨-나이트라이드(GaN), 갈륨-인(GaP), 인듐-인(InP), 실리콘-게르마늄(Si-Ge) 및 이들의 조합 중 선택된 하나이고, 그리고 상기 제 1 매립 패턴은 상기 반도체 플레이트 및 상기 반도체 막과 다른 물질로 이루어지고, 그리고 상기 제 1 및 2 절연 패턴들은 상기 산소 원자를 가지는 반도체 장치의 형성방법. - 제 7 항에 있어서,
상기 반도체 막은 상기 제 1 매립 패턴과 교차하는 제 4 매립 패턴을 적어도 하나 포함하되,
상기 제 1 포토레지스트 패턴들 중 적어도 하나는 상기 제 4 매립 패턴과 중첩하고, 상기 제 1 포토레지스트 패턴들은 상기 제 4 매립 패턴과 평행하도록 위치하고, 상기 제 4 매립 패턴은 상기 반도체 막 및 상기 제 1 매립 패턴의 식각 후에 상기 반도체 라인들 중 적어도 하나를 구성하는 제 5 매립 패턴으로 형성되고, 그리고 상기 제 5 매립 패턴은 상기 반도체 라인들 및 상기 제 1 예비 절연 패턴들의 식각 후에 상기 제 2 포토레지스트 패턴들 아래에서 제 6 매립 패턴들로 형성되는 반도체 장치의 형성방법. - 제 8 항에 있어서,
상기 제 1 매립 패턴은 상기 제 2 포토레지스트 패턴들의 각각의 폭 대비 큰 크기를 가지고, 그리고 상기 제 4 매립 패턴은 상기 제 1 포토레지스트 패턴들의 각각의 폭 대비 큰 크기를 가지는 반도체 장치의 형성방법. - 제 1 항에 있어서,
상기 반도체 플레이트를 씨드로 사용하여 상기 반도체 필러들 상에 레이저를 조사시켜서 상기 반도체 필러들을 재결정시키는 것을 더 포함하는 반도체 장치의 형성방법.
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| US12/958,858 US20110177671A1 (en) | 2010-01-15 | 2010-12-02 | Methods of forming a semiconductor cell array region, method of forming a semiconductor device including the semiconductor cell array region, and method of forming a semiconductor module including the semiconductor device |
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