KR20030088432A - 수직 초박형 바디 트랜지스터를 갖는 개방 비트라인ｄｒａｍ - Google Patents

수직 초박형 바디 트랜지스터를 갖는 개방 비트라인ｄｒａｍ Download PDF

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Abstract

개방 비트라인 DRAM 장치에 대한 구조 및 방법에 제공된다. 개방 비트라인 DRAM 장치는 메모리 셀들의 어레이를 포함한다. 메모리 셀들의 어레이 내의 각각의 메모리 셀은 반도체 기판(810)으로부터 외부로 연장하는 기둥(840)을 포함한다. 그 기둥(840)은 단결정 제1 접촉층(812)과 산화물층(814)에 의해 분리되는 단결정 제2 접촉층(816)을 포함한다. 각각의 메모리 셀에서, 단결정 수직 트랜지스터는 기둥의 측면을 따라서 형성된다. 그 단결정 수직 트랜지스터는 제1 접촉층(812)에 결합되는 초박형 단결정 수직 제1 소스/드레인(851) 영역과 제2 접촉층(816)에 결합되는 초박형 단결정 수직 제2 소스/드레인(852), 산화물층(814)에 대항하며, 제1 및 제2 소스/드레인 영역과 결합하는 초박형 단결정 수직 바디영역(853), 및 수직 바디 영역에 대향하고 게이트 산화물(825)에 의해 그로부터 분리되는 게이트(842)를 포함한다. 복수개의 매립 비트라인들(802)은 단결정 반도체 재료로 형성되고 메모리 셀들의 어레이에서 칼럼 인접 기둥의 제1 접촉층(812)에 상호접속하기 위하여 어레이 메모리 셀들에서 기둥(840)의 하부에 배치된다. 또한, 복수개의 워드라인(842)가 포함된다. 각각의 워드라인(842)이 트렌치에 인접한 단결정 수직 트랜지스터의 게이트(842)에 어드레싱하기 위하여 기둥들의 로우 사이의 트렌치 내에서 복수개의 매립 비트라인들에 수직 배치된다.

Description

수직 초박형 바디 트랜지스터를 갖는 개방 비트라인 ＤＲＡＭ{OPEN BIT LINE DRAM WITH VERTICAL ULTRA-THIN BODY TRANSISTORS}
발명의 분야
본 발명은 집적회로에 관한 것으로서, 특히, 초박형 바디 트랜지스터를 갖는 개방 비트라인 DRAM에 관한 것이다.
발명의 배경
반도체 메모리, 예를 들어, 다이내믹 랜덤 액세스 메모리(DRAM)는 데이터 저장용으로 컴퓨터 시스템에서 널리 사용된다. DRAM 메모리 셀은 통상 액세스 전계효과 트랜지스터(FET)와 스토리지 커패시터를 포함한다. 그 액세스 FET는, 판독 및 기입 동작시, 스토리지 커패시터로/로부터의 데이터 전하의 전송을 할 수 있게 한다. 스토리지 커패시터 상의 데이터 전하는 리프레시 동작 동안 주기적으로 리프레시된다.
통상, 메모리 밀도는 제조시에 사용되는 리소그라피 공정에 의해 부과되는 최소의 리소그라피 형상크기(F)에 의해 제한된다. 예를 들어, 256 메가비트의 데이터를 저장할 수 있는 현 세대의 고밀도 다이내믹 랜덤 액세스 메모리(DRAM)는, 데이터 비트당 8F2의 영역을 요구한다. 당업계에서는, 데이터 스토리지 용량을 더욱 늘리고 제조비를 낮추기 위해서 훨씬 높은 밀도의 메모리를 제공하는 것이 필요하다. 반도체 메모리의 데이터 스토리지 용량을 증가시키는 것은 각 메모리 셀의 액세스 FET와 스토리지 커패시터의 크기의 감소를 요구한다. 그러나, 예를 들어, 서브임계치 누설 전류 및 알파 입자 유도 소프트 에러(alpha-particle induced soft errors) 등과 같은 다른 인자들은 보다 큰 스토리지 커패시터가 사용되는 것을 요구한다. 따라서, 당업계에서는, 누설 전류와 소프트 에러에 대한 충분한 면역을 제공하는 스토리지 커패시터의 사용할 수 있으면서 메모리 밀도를 증가시키는 것이 필요하다. 또한, 보다 광범위한 집적회로 분야에서 밀도있는 구조 및 제조 기술에 대한 요구가 있다.
밀도 요건이 기가비트 DRAM 이상에서 더욱더 높아짐에 따라서, 셀 영역을 최소화하는 것이 보다 중요시되고 있다. 하나의 가능한 DRAM 구조가 개방 비트라인(open bit line)구조이다.
그러나, 채널 길이가 0.1 마이크론, 100㎚, 즉 1000Å 미만일 경우인 디프 (deep) 서브마이크론 영역으로의 MOSFET 기술의 연속적인 스케일링은, 종래 트랜지스터 구조에서 상당한 문제점들을 야기한다. 도 1에 도시된 바와 같이, 접합 깊이(junction depth)는 1000Å의 채널 길이보다 훨씬 적어야 하며, 이는 수백 옹스트롱의 접합 길이를 의미한다. 이러한 얕은 접합은 종래의 주입 및 확산 기술에 의하여는 형성되기 어렵다. 극단적으로 높은 레벨의 채널 도핑이, 드레인 유도 장벽 낮춤(drain induced barrier lowering), 임계치 전압 롤 오프(threshold voltage roll off), 및 서브 임계치 전도(sub-threshold conduction)과 같은 단채널 효과(short-channel effect)를 억압하는데 요구된다. 특히, 서브 임계치 전도은 커패시터 셀 상의 전하 스토리지 보류 시간(charge storage retention time)이 줄어듦에 따라서 DRAM 기술에서 문제성이 있다. 이들 극단적으로 높은 도핑 레벨은 누설이 증가되어 캐리어 이동성을 감소시킨다. 따라서, 성능을 향상시키기 위하여 채널을 짧게 하는 것은 보다 낮은 캐리어 이동성에 의해 방해된다.
따라서, 당업계에서는, 드레인 유도 장벽 낮춤, 임계치 전압 롤 오프, 및 서브 임계치 전도, 누설 증가와 캐리어 이동성 감소와 같은 단채널 효과의 악성 효과를 방지하면서 개선된 메모리 밀도를 제공하는 것이 필요하다. 동시에, 전하 스토리지 보류 시간은 유지되어야 한다.
발명의 요약
반도체 메모리에 있어서의 상술한 문제점과 다른 문제점들이 본 발명에 의해 해결되며, 후술하는 명세서를 숙지함으로써 이해될 것이다. 다른 트랜지스터 치수가 스케일 다운(scale down)됨에 따라서 표면 공간전하 영역(surface space charge region)이 스케일 다운되는 초박형 바디를 갖는 트랜지스터, 또는 트랜지스터에 대한 시스템 및 방법이 제공된다.
본 발명의 일 구현예에서, 개방 비트라인 DRAM 장치가 제공된다. 개방 비트라인 DRAM 장치는 메모리 셀들의 어레이를 포함한다. 메모리 셀들의 어레이 내의 각각의 메모리 셀은 반도체 기판으로부터 외부로 연장하는 기둥을 포함한다. 이 기둥은 단결정 제1 접촉층 및 산화물층에 의해 분리되는 단결정 제2 접촉층을 포함한다. 각각의 메모리 셀에서, 단결정 수직 트랜지스터는 기둥의 측면을 따라 형성된다. 그 단결정 수직 트랜지스터는, 제1 접촉층과 결합하는 초박형 단결정 수직제1 소스/드레인 영역 및 제2 접촉층과 결합하는 초박형 단결정 수직 제2 소스/드레인 영역, 산화물층에 대향하며 제1 및 제2 소스/드레인 영역을 결합하는 초박형 단결정 수직 바디 영역, 및 수직 바디 영역에 대향하며 산화막에 의하여 그로부터 분리되는 게이트를 포함한다. 복수개의 매립 비트라인은 단결정 반도체 재료로 형성되며, 메모리 셀들의 어레이 내에서 칼럼 인접 기둥들(column adjacent pillars)의 제1 접촉층과 상호접속하기 위해서, 어레이 메모리 셀들에서의 기둥 아래에 배치된다. 또한, 복수개의 워드라인들이 포함된다. 각각의 워드라인은 트렌치에 인접하는 단결정 수직 트랜지스터의 게이트에 어드레스하기 위하여 기둥들의 로우 사이의 트렌치 내의 복수개의 매립 비트라인에 수직 배치된다.
또한, 본 발명은, 개방 비트라인 DRAM 장치의 제조 방법을 제공한다. 그 방법은 메모리 셀들의 어레이를 형성하는 것을 포함한다. 본 발명의 교시에 따르면, 메모리 셀들의 어레이 내에 각각의 메모리 셀을 형성한 것은 반도체 기판으로부터 외부로 연장하는 기둥을 형성하는 것을 포함한다. 그 기둥을 형성하는 것은, 제1 도전형의 단결정 제1 접촉층을 형성하는 것과 산화물층에 의해 수직 분리되는 제1 도전형의 단결정 제2 접촉층을 형성하는 것을 포함한다.
메모리 셀들의 어레이 내에 각각의 메모리 셀을 형성하는 것은, 기둥의 측면을 따라 단결정 수직 트랜지스터를 형성하는 것을 포함한다. 단결정 수직 트랜지스터를 형성하는 것은 기둥 상부에 제2 도전형의 저농도로 도핑된 폴리실리콘층을 증착하고 제2 도전형의 폴리실리콘을 기둥의 측벽 상에서만 남도록 방향성 에칭하는 것을 포함한다. 단결정 수직 트랜지스터를 형성하는 것은, 제2 도전형의 저농도로 도핑된 폴리실리콘층이 재결정화하고 측면의 에피택셜 고체상태 재성장이 수직으로 발생하도록 어닐링하여, 제2 도전형의 단결정 수직 지향(vertically oriented) 재료를 형성되게 하는 것을 포함한다. 본 발명의 교시에 따라서, 어닐링은 제1 도전형의 단결정 제1 및 제2 접촉층이 제2 타입의 저농도로 도핑된 폴리실리콘층으로 제1 도전형의 단결정 재료의 성장에 시드(seed)를 주어, 제2 도전형의 이제는 단결정 수직 지향인 재료에 의해 분리된 제1 도전형의 수직 지향 제1 및 제2 소스/드레인 영역들을 형성하게 한다. 단결정 수직 트랜지스터를 형성하는 것은, 게이트 산화물에 의해 그로부터 분리되는 제2 도전형의 단결정 수직 지향의 재료에 대향하는 게이트를 형성하는 것을 더 포함한다.
메모리 셀들의 어레이 내의 각각의 어레이 셀을 형성하는 것은, 복수개의 매립 비트라인 각각이 메모리 셀들의 어레이에서 칼럼 인접 기둥들의 제1 접촉층에 결합하도록, 상기 어레이 메모리 셀들에서 기둥 하부에 배치되는 단결정 반도체 재료의 복수개의 매립 비트라인을 형성하는 것을 더 포함한다. 그 방법은, 복수개의 매립 비트라인에 수직 배치되는 복수개의 워드라인을 형성하는 것을 더 포함한다. 복수개의 워드라인을 형성하는 것은, 트렌치에 인접한 단결정 수직 트랜지스터들의 게이트에 어드레싱하기 위하여 기둥들의 로우 사이에 트렌치 내의 복수개의 워드라인 각각을 형성하는 것을 포함한다.
본 발명의 이들 및 다른 구현예, 양태, 이점 및 특징은 후술하는 설명에서 일부 기술되며, 본 발명의 실시에 의해 또는 후술하는 본 발명의 설명 및 참조되는 도면을 참조함으로써, 일부분이 당업자에게 명확하게 될 것이다. 본 발명의 양태,이점, 및 특징들은 첨부된 청구범위에서 특히 지적되는 구현성, 절차, 및 조합에 의해 실현되고 획득된다.
도면의 간단한 설명
도 1은, 채널 길이가 0.1마이크론, 100㎚, 즉 1000Å인 경우인 디프 서브마이크론 영역까지 연속적인 스케일링이 행해질 때 이러한 종래의 MOSFET의 단점을 나타내는 종래의 MOSFET 트랜지스터를 도시한 도면이다.
도 2a는 본 발명의 교시에 따라서 수직 초박형 바디 트랜지스터를 갖는 개방 비트라인 DRAM의 일 구현예을 나타내는 도면이다.
도 2b는 본 발명의 교시에 따라서 기둥의 대향 측면 상에 형성되는 수직 초박형 바디 트렌지스터당 단일 워드라인/게이트를 구비하여 실시된 개방 비트라인 구조에 대한 본 발명의 일 구현예를 나타내는 도면이다.
도 3은 본 발명의 교시에 따라서 기둥의 측면을 따라 형성된 수직 초박형 바디 트랜지스터를 나타내는 도면이다.
도 4a는 본 발명에 따른 개방 비트라인부위의 일 구현예를 일반적으로 나타내는 투시도이다.
도 4b는 초박형 단결정 수직 트랜지스터를 포함하여 기둥을 일반적으로 나타내는 도 4a의 정면도이다.
도 4c는 본 발명에 따른 개방 비트라인 메모리 어레이 부위의 다른 구현예를 나타내는 투시도이다.
도 4d는 본 발명의 교시에 따라서 초박형 단결정 수직 트랜지스터를 포함하는 기둥들을 일반적으로 나타내는 도 4c의 절단선 4D-4D에 따라 취해진 단면도이다.
도 5a 내지 도 5c는 본 발명의 교시에 따라서 개방 비트라인 DRAM을 형성하는 일부로서, 그 측면을 따라 수직 초박형 바디 트랜지스터들이 추후에 형성되는 기둥들을 형성하기 위한 초기 공정순서를 나타내는 도면이다.
도 6a 내지 도 6c는, 도 5a 내지 도 5c에 관련하여 기재된 상기 기술들이 벌크 CMOS 기술 또는 실리콘 온 절연체(SOI) 기술을 사용하여 구현될 수 있는 있음을 나타내는 도면이다.
도 7a 내지 도 7d는, 기둥들의 측면을 따라 수직 초박형 바디 트랜지스터를 형성하기 위해서 도 5a 내지 도 6c에 제공된 기둥 형성 구현예로부터의 공정 순서 진행을 나타내는 도면이다.
도 8a 내지 도 8c는, 본 발명에 관련하여, 여기서 수평 대체 게이트(horizontal replacement gate)로서 지칭되는, 수평 게이트 구조의 구현예를 형성하기 위한 공정순서를 나타내는 도면이다.
도 9a 내지 도 9d는, 본 발명에 관련하여, 수직 게이트 구조의 구현예를 형성하기 위한 공정 순서를 나타내는 도면이다.
바람직한 구현예들의 설명
본 발명의 상세한 설명에서, 본 발명이 실시되는 특정 구현예의 실례로서 도시되며, 이부위를 이루는 첨부도면을 참조한다. 구현예들은 당업자가 본 발명을 실시할 수 있도록 충분히 상세하게 본 발명의 양태를 설명하기 위함이다. 다른 구현예들이 이용될 수 있으며 본 발명의 범위를 벗어나지 않으면서 변경이 행해질 수 있다. 후술하는 설명에서, 웨이퍼와 기판이라는 용어는, 그 위에 집적회로가 형성되는 임의의 구조, 또한, 집적회로 제조의 여러 단계 동안의 이러한 구조를 통상 지칭하는데 교환적으로 사용된다. 두 용어들은 모두, 도핑된 그리고 도핑되지 않은 반도체, 반도체 또는 절연재를 지지하는 반도체의 에피택셜층, 이러한 층들의 조합 뿐만 아니라 당업계에 알려진 다른 구조를 포함한다. 후술하는 상세한 설명은 제한적 의미로서 취해진 것이 아니며, 본 발명의 범위는 첨부된 청구 범위에 의해서만 한정된다.
도 2a는 본 발명의 교시에 따라서 수직 초박형 바디 트랜지스터를 갖는 개방 비트라인 DRAM의 일 구현예를 일반적으로 도시하는 도면이다. 일반적으로, 도 2a는 본 발명에 의해 제공되는 메모리 셀들의 어레이를 통합하는 반도체 메모리 장치 등의 집적회로(200)를 도시한다. 도 2a에 도시된 바와 같이, 회로(200)는 210A와 210B와 같은 메모리 셀 어레이들(210)을 포함한다. 각각의 어레이(210)는 M 로우과 N 칼럼의 메모리 셀들(212)을 포함한다.
도 2a의 구현예에서, 각각의 메모리 셀은 n채널 셀 액세스 전계효과 트랜지스터(FET;230)와 같은 전송 장치를 포함한다. 보다 상세하게는, 액세스 FET(230)은, 그 액세스 FET(230)의 제1 및 제2 소스/드레인 단자 사이에 전도성을 제어하기 위하여 적어도 하나의 게이트를 포함하지만 2개의 게이트를 포함할 수도 있다.
액세스 FET(230)은 제2 소스/드레인 단자에서 스토리지 커패시터(232)의 스토리지 노드에 결합된다. 스토리지 커패시터(232)의 다른 단자는 접지 전압(VSS)과 같은 기준 전압에 결합된다. 각각의 M 로우는, 액세스 FET(230)의 제1 게이트에 결합되는 워드라인 WL0, WL1...WLm들 중의 하나를 포함한다. 또한, 도 2a에 도시된 구현예에서, 각각의 M 로우는, 메모리 셀(212)에서 액세스 FET(230)의 제2 게이트에 결합되는 워드라인 RO, R2...Rm-1,Rm들 중의 하나를 포함한다. 당업자는 본 개시를 숙독함으로써 액세스 FET(230) 당 2개의 워드라인은 본 발명을 실시하는데 요구되지 않으며, 그의 일 구현예를 나타내는 것임을 인식할 것이다. 본 발명은 액세스 FET(230) 당 단일 워드라인/게이트를 구비하여 실시될 수 있으며, 이는 도 2B에 나타낸다. 본 발명은 단지 이에 한정되지는 않는다. 워드라인이라는 용어는 액세스 FET(230)의 제1 및 제2 소스/드레인 단자 사이의 전도성을 제어하기 위한 임의의 상호접속 라인을 포함한다. 본 발명의 교시에 따라서, 그리고, 아래에서 보다 상세히 설명되는 바와 같이, 액세스 FET(230)은 수직 초박형 바디 트랜지스터를 포함한다.
각각의 N 칼럼은, 비트라인 BL0, BL1, BLn-1, BLn들 중 하나를 포함한다. 비트라인 BL0 내지 BLn은 메모리 셀(212)로/로부터 데이터를 판독하고 기입하는데 사용된다. 워드라인 WL0 내지 WLm과 R0 내지 Rm은 액세스 FET(230)을 활성화시켜 판독 또는 기입될 특정 로우의 메모리 셀들(212)을 액세스하는데 사용된다. 도 2a와 도 2b에 도시된 바와 같이, 어드레싱 회로(addressing circuitry)가 또한 포함된다. 예를 들어, 어드레스 버퍼(214)는 칼럼 디코더(218)를 제어하며, 이는 또한, 비트라인 BL0 내지 BLn에 결합되는 입출력 회로와 센싱 증폭기를 포함한다. 어드레스 버퍼(214)는 또한 로우 디코더(216)를 제어한다. 로우 디코더(216)와 칼럼 디코더(218)는, 판독 및 기입 동작시 어드레스 라인(220) 상에 제공되는 어드레스 신호에 응답하여 메모리 셀들(212)을 선택적으로 액세스한다. 통상, 어드레스 신호는 마이크로프로세서 또는 다른 메모리 제어기 등과 같은 외부 제어기에 의해 제공된다. 각각의 메모리 셀들(212)은 실질적으로 동일한 구조를 가지며, 이에 따라, 단지 하나의 메모리 셀(212) 만이 여기서 기술된다. 이는 도 3에 관련하여 보다 상세하게 기술된다.
일예의 동작 모드에서, 회로(200)는 어드레스 버퍼(214)에서 특정 메모리 셀 (212)의 어드레스를 수신한다. 어드레스 버퍼(214)는 로우 디코더(216)에 특정 메모리 셀(212)의 워드 라인 WL0 내지 WLm 들 중 하나를 식별시킨다. 로우 디코더(216)는, 특정 워드라인 WL0 내지 WLm을 선택적으로 활성화시켜서 선택된 워드 라인 WL0 내지 WLm 에 접속되는 각각의 메모리 셀(212)의 액세스 FET(230)을 활성화시킨다. 칼럼 디코더(218)는 특정 어드레싱된 메모리 셀(212)의 비트 라인들 BL0 내지 BLn 중의 하나를 선택한다. 기입 동작시, 입출력 회로에 의해 수신된 데이터는 비트라인 BL0 내지 BLn 중 하나에 결합되며, 액세스 FET(230)을 통하여, 선택된 메모리 셀(212)의 스토리지 커패시터를 충진 또는 방전시켜 이진 데이터를 나타낸다. 판독 동작에 있어서, 스토리지 커패시터(232) 상의 전하에 의해 나타낸 바와 같이, 선택된 메모리 셀(212) 내에 저장된 데이터는 비트라인 BL0 내지 BLn 중 하나에 결합되어, 증폭되며, 대응 전압 레벨이 입출력 회로에 제공된다.
본 발명의 일 양태에 따라서, 액세스 FET(230)의 제1 및 제2 게이트들 각각은, 후술하는 바와 같이, 제1 및 제2 소스/드레인 단자 사이의 전도성을 제어할 수있다. 이 구현예에서, 병렬 스위칭 기능은 워드라인 WL0 내지 WLm 중의 특정 하나 및 대응하는 워드라인 R0 내지 Rm 중의 하나를 독립적으로 동작시킴으로써, 액세스 FET(230)의 제1 및 제2 소스/드레인 단자 사이에 영향이 미칠 수 있다. 예를 들어, 워드라인 WL0과 워드라인 R0을 독립적으로 활성화시킴으로써, 이들 모두는 동일한 로우의 메모리 셀들(212)에 결합되며, 독립적으로 제어된 반전 채널들은, 제1 및 제2 소스/드레인 영역 사이의 전도성을 허용하기 위하여 각각의 제1 및 제2 게이트들에 의한 각각의 대응 액세스 FET(230)에서 형성될 수 있다.
본 발명의 다른 양태에 따라서, 액세스 FET(230)의 각각의 제1 및 제2 게이트들은 제1 및 제2 소스/드레인 단자 사이의 전도성을 조절할 수 있지만, 특정 액세스 FET(230)의 제1 및 제2 게이트는 독립적으로 동작하지 않고 동시에 활성화된다. 예를 들어, 워드라인 WL0과 워드라인 R0을 동시에 활성화시킴으로써, 둘 모두 메모리 셀(212)의 동일한 로우에 결합되며, 제1 및 제2 소스/드레인 영역 사이의 전도성을 허용함으로써 제1 및 제2 게이트 각각에 의해 각각의 대응 액세스 FET(230)에서 동시에 활성화된 반전 채널이 형성될 수 있다.
이 구현예에서, 제1 및 제2 게이트의 동시 활성화와 비활성화는 전도성 상태일 때의 액세스 FET(230) 내의 전위 분포에 대하여 보다 우수한 제어를 할 수 있게 한다. 동시 활성화와 비활성화는 액세스 FET(230)은 잘 제어된 완전 공핍(fully depleted) 동작특성을 획득하는데 사용될 수 있다.
제1 및 제2 게이트가 동시에 또는 독립적으로 활성화되는 다른 구현예에서는, 서로 다른 활성화 전압이 액세스 FET(230)의 제1 및 제2 게이트에 인가될 수있다. 예를 들어, 서로 다른 전압이 동시에 활성화되는 워드라인 WL0과 R0에 제공됨으로써, 특정의 원하는 동작특성을 획득하기 위한 액세스 FET(230)의 제1 및 제2 게이트에 서로 다른 활성화 전압을 제공할 수 있다. 유사하게, 서로 다른 비활성화 전압이 액세스 FET(230)의 제1 및 제2 게이트에 인가될 수 있다. 예를 들어, 서로 다른 비활성화 전압은, 특정의 원하는 동작 특성을 획득하기 위해서, 동시에 비활성화되는 워드라인 WL0과 R0 및 액세스 FET(230)의 대응 제1 및 제2 게이트에 제공될 수 있다. 유사하게, 서로 다른 활성화 및 비활성화 전압이 WL0 및 R0과 같은 독립적으로 동작하는 워드 라인에 인가될 수 있다.
도 3은 도 2에 도시된 메모리 셀들(212) 부위를 구성하는 본 발명의 교시에 따라서 형성된 액세스 FET(300)을 도시한다. 도 3에 도시된 바와 같이, 액세스 FET(300)은 수직 초박형 바디 트랜지스터(vertical ultra thin body transistor), 또는 달리 언급되는 초박형 단결정 수직 트랜지스터(ultra thin single crystalline vertical transistor)를 포함한다. 본 발명의 교시에 따라서, 액세스 FET(300)은 반도체 기판(302)으로부터 외부로 연장하는 기둥(301)을 포함한다. 기둥은 단결정 제1 접촉층(304) 및 산화물층(308)에 의해 수직 분리되는 단결정 제2 접촉층(306)을 포함한다. 초박형 단결정 수직 트랜지스터는 기둥(301)의 측면을 따라 형성된다. 초박형 단결정 수직 트랜지스터(310)는, 초박형 단결정 수직 제1 소스/드레인 영역(314)과 초박형 단결정 수직 제2 소스/드레인 영역(316)을 분리하는 초박형 단결정 수직 바디 영역(312)을 포함한다. 상술한 바와 같은 워드라인과 일체적으로 형성될 수 있는 게이트(318)는 초박형 단결정 수직 바디 영역(312)에대향하여 형성되며 박막 게이트 산화물층(320)에 의해 그로부터 분리된다.
본 발명의 구현예들에 따라서, 초박형 단결정 수직 바디 영역(312)은 100나노미터 미만의 수직 길이(L)를 갖는 채널을 포함한다. 또한, 초박형 단결정 수직 바디 영역은 10 나노미터 미만의 수평 폭(W)을 갖는다. 본 발명의 교시에 따라서, 초박형 단결정 수직 트랜지스터(310)는 고상 에피택셜 성장으로부터 형성된다.
도 4a는 본 발명에 따른 개방 비트라인 메모리 어레이(410) 부위의 일 구현예를 일반적으로 도시하는 투시도이다. 도 4는 초박형 단결정 수직 트랜지스터(430)를 포함하는 6개의 메모리 셀(401-1,401-2,401-3,401-4,401-5,401-6) 부위를 나타낸다. 본 발명의 교시에 따라서, 이들 초박형 단결정 수직 트랜지스터는, 도 3에 대하여 기술한 바와 같이, 반도체 기판(400)으로부터 외부로 연장하는 기둥들을 따라 형성된다. 이들 기둥은 비트라인 BL0 내지 BLn 중의 특정 하나를 나타내는 비트라인(402)의 전도성 세그먼트 상에서 형성된다. 도 4a에 도시된 구현예에서, 제1 워드라인(406)의 전도성 세그먼트는 워드라인 WL0 내지 WLm 중의 임의의 하나를 나타내며, 이는, 도 2b에 대하여 제시된 바와 같은 원하는 회로 구성에 따라, 특정 제1 워드라인(406)이 삽입되는 트렌치의 일 측면 상에 초박형 단결정 수직 트랜지스터(430)에 대하여 일체적으로 형성된 제1 게이트를 제공한다. 제2 워드라인(408)의 전도성 세그먼트는 워드라인 WL0 내지 WLm 중의 임의의 하나를 나타내며, 이는, 특정 제2 워드라인(408)이 삽입되는 근처 트렌치에서 초박형 단결정 수직 트랜지스터(430)에 대하여 일체적으로 형성된 제2 게이트를 제공한다.
도 3에 대하여 설명한 바와 같이, 초박형 단결정 수직 트랜지스터(430)는 하부 기판(410)으로부터 외부로 연장하는 기둥의 측면을 따라서 형성된다. 후술하는 바와 같이, 기판(400)은 벌크 반도체 개시 재료, 반도체 온 절연체(SOI) 개시 재료, 또는 공정 중에 벌크 반도체 개시 재료로부터 형성되는 SOI 재료를 포함한다.
도 4a는 벌크 실리콘 공정 기술을 사용하여 일예의 구현예를 나타낸다. 도 4a에서 도시된 바와 같이, 기둥은, 제1 접촉층(412)를 제조하기 위하여 벌크 실리콘 기판(400) 상에 형성된 n+ 실리콘층과 도 2a와 도 2b에서 BL0 내지 BLn과 같이 도시된 메모리 셀들의 특정 칼럼을 정의하는 일체적으로 형성된 n++ 전도성으로 도핑된 비트라인들(402)을 포함한다. 다른 n+ 실리콘층이 기둥 내에서의 제2 접촉층(416)을 제조하기 위해서 산화물층(414) 상에 형성된다. 스토리지 커패시터(432)는, 본 개시를 숙독함으로써 당업자에게 알려지고 인식되어지는 것과 같이, 임의의 적절한 기술을 사용하여 제2 접촉층(416) 상에 형성된다.
도 4a의 구현예에서, 워드라인 WL0 내지 WLm은 어레이(410) 내부에 (서로 맞물려) 배치된다. 예를 들어, 제1 워드라인(406)은 401-1과 401-3의 기둥 사이에 그리고 401-2와 401-4의 기둥사이의 트렌치(431) 내에 삽입된다. 제2 워드라인(408)은 401-3과 401-5의 메모리 셀 쌍의 반도체 기둥 사이 및 401-4와 401-6의 기둥들 사이의 트렌치(432)에 삽입된다. 따라서, 도 4a에 나타낸 바와 같이, 기둥의 측면을 따라 형성된 초박형 단결정 수직 트랜지스터(430)는 제1 접촉층(412)를 통하여 비트라인(402)과 접촉하게 된다. 이 구현예에서, 비트라인(402)은 벌크 반도체 기판(400)과 접촉한다.
격리 트렌치(isolation trench)는 인접하는 메모리 셀들(401-1,401-2,401-3,401-4,401-5,401-6)의 초박형 단결정 수직 트랜지스터(430)들 사이에 격리를 제공한다. 비트라인 방향을 따르는 기둥들의 칼럼은 트렌치(420)에 의해 분리되며, 그 트렌치는 실리콘 다이옥사이드와 같은 적절한 절연재로 추후에 충진된다. 예를 들어, 트렌치(420)는 401-1과 401-2의 기둥들 사이 및 401-3과 401-4의 기둥들 사이에 격리를 제공한다. 초박형 단결정 수직 트랜지스터(430)를 포함하는 기둥들의 로우는 트렌치(431,432)에 의해 교대하여 분리되며, 이들 각각은 상술한 바와 같은 워드라인 WL0 내지 WLm을 포함한다. 이러한 워드라인 WL0 내지 WLm은 후술하는 하부 절연층에 의해 기판(400)으로부터 분리되며, 역시 후술하는 게이트 산화물에 의해 초박형 단결정 수직 트랜지스터(430)의 초박형 수직 지향 단결정 바디 영역으로부터 (도 3에 대하여 기술된 바와 같이)분리된다. 트렌치(431,432)는 비트라인(402)에 실질적으로 수직 연장한다.
일 구현예에서, 각각의 제1 및 제2 워드라인(406,408)은 텅스텐, 티타늄과 같은 난용성 금속(refractory metal)으로 형성된다. 다른 구현예에서, 제1 및 제2 워드라인(406,408)은 n+ 도핑된 폴리실리콘으로 형성될 수 있다. 유사하게, 다른 적절한 도체가 제1 및 제2 워드라인(406,408)에 대하여 각각 사용될 수 있다. 당업자는 본 개시를 숙독하면 여기서 기재된 도전형이 본 발명이 동등하게 적용가능하도록 도핑 타입을 변경하여 초박형 수직 지향 단결정 p채널 타입 트랜지스터(430)를 갖는 구조를 포함시킴으로써 반전될 수 있음을 인식할 것이다. 본 발명은 여기에 한정되지는 않는다.
반도체 하부에 제1 및 제2 워드라인(406,408)을 매립함으로써, 수직 기둥들의 상부 표면은 메모리 셀들(401-1,401-2,401-3,401-4,401-5,401-6)의 상부 부위 상에서 스토리지 커패시터(432)의 형성을 위한 추가적인 공간을 제공한다. 스토리지 커패시터(432)를 형성하는데 이용하는 영역을 증가시키는 것은 스토리지 커패시터(432)의 가능한 획득가능 커패시턴스를 증가시킨다. 일 구현예에서, 스토리지 커패시터(432)는, 당업계에 알려진 많은 스토리지 구조 및 공정순서 중 임의의 것을 사용하여 형성되는 스택 커패시터(stack capacitor)이다. 또한, 다른 기술이 스토리지 커패시터(432)를 구현하는데 사용될 수 있다. 제1 및 제2 워드라인(406,408)에 대한 각각의 콘택들은 메모리 어레이(410)의 외부에 만들어질 수 있다.
도 4b는 초박형 단결정 수직 트랜지스터(430)를 포함하는 기둥들을 일반적으로 도시하는 도 4a의 정면도이다. 도 4b는 초박형 단결정 수직 트랜지스터(430)를 포함하는 기둥들 사이에 격리를 제공하기 위하여 트렌치(420) 내에 형성되는 산화물(424)과 같은 추후에 형성되는 절연체를 도시한다. 이 구현예에서, 제1 워드라인(406)은, 동일한 비트라인에 결합되는 기둥(401-1,401-3)들 사이와 같이, 주어진 칼럼에서 초박형 단결정 수직 트랜지스터(430)를 포함하는 인접 기둥들 사이에 있다. 제1 워드라인(406)은 예를 들어, 401-1. 401-2와 같은 주어진 로우에 있지만, 서로 다른 비트라인(402)에 포함되는 초박형 단결정 수직 트랜지스터(430)를 포함하는 인접하는 기둥 들 사이에서 공유된다. 제1 워드라인(406)은 기둥들(401-1,401-3) 사이에서 연장하는 트렌치(431)에서 배치된다. 제1 워드라인(406)은 트렌치(431)의 측면 상의 기둥들의 측면을 따라서 초박형 단결정 수직 트랜지스터(430)의 수직 지향 단결정 초박형 바디 영역으로부터 게이트 산화물(418)에 의해 분리된다.
제2 워드라인(408)은, 기둥들(401-1,401-2) 사이와 같이, 주어진 로우에서 그러나 서로 다른 비트라인(402)에 결합되어, 초박형 단결정 수직 트랜지스터(430)를 포함하는 인접 기둥들 사이에서 공유된다. 제2 워드라인(408)은, 기둥들(401-1,401-3) 사이와 같이, 동일한 칼럼에 있고 동일 비트라인(402)에 결합되는, 초박형 단결정 수직 트랜지스터(430)를 포함하는 인접 기둥들 사이에서 또한 있다. 따라서, 제2 워드라인(408)에 대한 구조적 관계는 제1 워드라인(406)에 대한 그것과 유사하다.
도 4b의 정면도에 나타낸 바와 같이, 제1 및 제2 워드라인(406,408) 각각은 초박형 단결정 수직 트랜지스터(430)를 포함하는 기둥들 사이에서 공유된다. 그 결과, 각각의 하나의 표면 선폭만이 각각의 메모리 셀에 할당된다. 제1 워드라인(406)의 중앙선에서 제2 워드라인의 중앙선까지 측정된 각 셀의 로우 피치는 대략 3F이며, 여기서 F는 최소의 리소그라피 형상 크기이다. F는 각각의 메모리 셀(401-1,401-2,401-3,401-4,401-5,401-6)에서 최소크기의 반도체 기둥의 표면에 의해 제시되는 길이와 폭에 대응한다. 비트라인(402)의 중앙선들 사이에서 측정된 각 셀의 칼럼 피치는 대략 2F이다. 따라서, 각 메모리 셀(401-1,401-2,401-3,401-4,401-5,401-6)의 표면 영역은 대략 6F2이다.
도 4c는 본 발명에 따른 개방 비트라인 메모리 어레이(410) 부위의 다른 구현예를 나타내는 투시도이다. 도 4c는 초박형 단결정 수직 트랜지스터(430)를 포함하는 6개의 메모리 셀들(401-1,401-2,401-3,401-4,401-5,401-6) 부위를 나타낸다. 본 발명의 교시에 따르면, 이들 초박형 단결정 수직 트랜지스터는, 도 3에 대하여 기술된 바와 같이, 반도체 기판(400)으로부터 외부로 연장하는 기둥들의 측면을 따라 형성된다. 이들 기둥들은 비트라인 BL0 내지 BLn들 중 특정한 하나를 나타내는 비트라인(402)의 전도성 세그먼트 상에서 형성된다. 도 4c에 도시된 구현예에서, 제1 워드라인(406A,406B)의 전도성 세그먼트는 워드라인 WL0 내지 WLm 중의 임의의 하나를 나타내며, 이는, 도 2a 내지 도 2b에 대하여 제시된 바와 같은 원하는 회로 구성에 따라, 특정 제1 워드라인(406A,406B)이 삽입되는 트렌치의 대향 측면 상의 초박형 단결정 수직 트랜지스터(430)에 대하여 일체적으로 형성되는 제1 게이트를 제공한다. 제2 워드라인(408A,408B)의 전도성 세그먼트는 워드라인 R0 내지 Rm 중의 임의의 하나를 나타내며, 특정 제2 워드라인들(408A,408B)이 삽입되는 트렌치의 대향 측면상의 초박형 단결정 수직 트랜지스터(430)에 대하여 일체적으로 형성되는 제2 게이트를 제공한다. 따라서, 워드라인 WL0 내지 WLm과 R0 내지 Rm은 어레이(410) 내부에 번갈아 (서로 맞물려)배치된다.
도 3에 대하여 설명된 바와 같이, 초박형 단결정 트랜지스터(430)는 하부 기판(410)으로부터 외부로 연장하는 기둥의 측면을 따라서 형성된다. 후술하는 바와 같이, 기판(400)은 벌크 반도체 개시 재료, 반도체 온 절연체(SOI) 개시 재료, 또는 공정 동안 벌크 반도체 개시 재료로부터 형성되는 SOI 재료를 포함한다.
도 4c는 벌크 실리콘 공정기술을 사용하는 일예의 구현예를 나타낸다. 도 4c에 도시된 바와 같이, 기둥들은, 제1 접촉층(412)를 제조하기 위하여 벌크 실리콘 기판(400) 상에 형성되는 n+ 실리콘 층과 도 2a와 도 2b에서의 BL0 내지 BLn에서 도시된 메모리 셀들의 특정 칼럼을 정의하는 일체적으로 형성된 n++ 전도성으로 도핑된 비트라인(402)를 포함한다. 산화물층(414)은 n+ 제1 접촉층(412) 상에 형성된다. 다른 n+ 실리콘층은 기둥 내의 제2 접촉층(416)을 제조하기 위해서 산화물층(414) 상에 형성된다. 스토리지 커패시터(432)는, 본 개시를 숙독하는 당업자에게 알려지고 인식되어지는 것과 동일한 임의의 적절한 기술을 사용하여, 제2 접촉층(416) 상에 형성된다.
워드라인 WL0 내지 WLm과 R0 내지 Rm은 어레이(410) 내부에 번갈아 (서로 맞물려)배치된다. 예를 들어, 워드라인(406A,406B)은 401-1과 401-3의 기둥들 사이 및 401-2와 401-4의 기둥들 사이의 트렌치(431) 내에 삽입되며, 산화물과 같은 절연재에 의해 분리된다. 제2 워드라인(408A,408B)은 메모리 셀 쌍의 반도체 기둥들 (401-3,401-5) 사이 및 기둥(401-4,401-6) 사이의 트렌치(432) 내에 삽입되며, 산화물과 같은 절연재에 의해 분리된다. 도 4c의 구현예에서 도시된 바와 같이, 제1 및 제2 워드라인(406A,406B,408A,408B)은 각각, 본 발명의 개방 비트라인 DRAM 장치를 형성하기 위해서 워드라인들이 각각의 인접하는 기둥들에서 초박형 단결정 수직 트랜지스터들(430)과 결합하도록, 기둥들의 측면을 따라 형성되는 초박형 단결정 수직 트랜지스터(430)에 대한 게이트로서 일체적으로 형성된다. 또한, 도 4c에 나타낸 바와 같이, 기둥들의 측면을 따라 형성되는 초박형 단결정 수직트랜지스터(430)는 제1 접촉층(412)을 통해 비트라인들(402)과 접촉한다. 이 구현예에서, 비트라인들(402)은 벌크 반도체 기판(400)과 접촉한다.
격리 트렌치는 인접하는 메모리 셀들(401-1,401-2,401-3,401-4,401-5,401-6)의 초박형 단결정 수직 트랜지스터(430) 사이에 격리를 제공한다. 비트라인 방향을 따르는 기둥의 칼럼들은 트렌치(420)에 의해 분리되며, 그 트렌치는 실리콘 다이옥사이드와 같은 적절한 절연재로 추후에 충진되는. 예를 들어, 트렌치(420)는 기둥(401-1,401-2)의 사이 및 기둥(401-3,401-4) 사이에 격리를 제공한다. 초박형 단결정 수직 트랜지스터(430)를 포함하는 기둥들의 로우는 트렌치(431,432)에 의해 번갈아 분리되며, 이들 트렌치 각각은 상술한 워드라인 WL0 내지 WLm과 R0 내지 Rm을 포함한다. 이러한 워드라인 WL0 내지 WLm과 R0 내지 Rm은 후술하는 하부 절연층에 의해 기판(400)으로부터 분리되며, 역시 후술하는 게이트 산화물에 의해 초박형 단결정 수직 트랜지스터(430)의 초박형 수직 지향 단결정 바디 영역(도 3에 대하여 기술된 바와 같이)으로부터 분리된다. 트렌치(431,432)는 비트라인(402)으로부터 실질적으로 수직으로 연장한다.
일 구현예에서, 각각의 제1 및 제2 워드라인들(406A,406B 및 408A,408B)은 텅스턴, 티타늄과 같은 난용성 금속으로 각각 형성된다. 다른 구현예에서, 제1 및 제2 워드라인(406과 408)은 n+ 도핑 폴리실리콘으로 형성될 수 있다. 유사하게, 다른 적절한 도체가 또한 제1 및 제2 워드라인(406A,406B 및 408A,408B)에 대하여 각각 사용될 수 있다. 당업자는 여기서 기술된 도전형은 본 발명이 동일하게 이용가능하도록 도핑 타입을 변경하여 초박형 수직 지향 단결정 p채널 타입트랜지스터(430)를 갖는 구조를 포함시킴으로써 반전될 수 있음을 본 개시를 숙독함으로써 더욱 이해할 수 있을 것이다. 본 발명은 이에 한정되지는 않는다.
제1 및 제2 워드라인(406A,406B 및 408A,408B)을 반도체 하부에 매립함으로써, 수직 기둥들의 상부 표면은, 스토리지 커패시터(433)의 형성을 위하여, 메모리 셀들의 상부 부위(401-1,401-2,401-3,401-4,401-5,401-6, 및 401-7)상에 추가적인 공간을 제공한다. 스토리지 커패시터(433)의 형성에 이용가능한 영역을 증가시키는 것은 스토리지 커패시터(433)의 가능한 획득가능 커패시턴스를 증가시키는 것이다. 일 구현예에서, 스토리지 커패시터(433)는 당업계에 알려진 많은 커패시터 구조 및 공정 순서 중 임의의 것을 사용하여 형성되는 스택 커패시터이다. 또한, 다른 기술이 스토리지 커패시터(433)를 구현하는데 사용될 수 있다. 제1 및 제2 워드라인(406A,406B 및 408A,408B)에 대한 콘택은 각각 메모리 어레이(410)의 외부에 만들어질 수 있다.
도 4d는 초박형 단결정 수직 트랜지스터(430)를 포함하는 기둥을 일반적으로 나타내는 도 4c의 절단선 4D-4D를 따라 취해진 단면도이다. 도 4d에 도시된 바와 같이, 제1 워드라인(406A,406B)은, 동일한 비트라인에 결합되는 기둥들(401-2,401-4) 사이와 같은 동일 칼럼에서의 초박형 단결정 수직 트랜지스터(430)를 포함하는 기둥들에 인접하는 트렌치(431)의 대향하는 측면 상에 형성된다. 도 4c에 도시된 바와 같이 제1 워드라인(406A,406B)은 인접 로우에 있지만 다른 비트라인(402)에 결합되어 개방 비트라인 DRAM 장치를 형성하는 초박형 단결정 수직 트랜지스터(430)를 포함하는 인접 기둥들 사이에서 또한 공유된다. 제1워드라인(406A,406B)은 각각의 트렌치 측면(431)의 기둥을 따라 초박형 단결정 수직 트랜지스터(430) 내의 수직 지향 단결정 초박형 바디 영역으로부터 게이트 산화물(418)에 의해 분리된다.
도 4d에 도시된 바와 같이, 제2 워드라인(408A,408B)은 동일한 비트라인에 결합되는 기둥들(401-4,401-6) 사이와 같은 동일 칼럼에서의 초박형 단결정 수직 트랜지스터(430)를 포함하는 기둥들에 인접하는 트렌치(32)의 대향하는 측면 상에 형성된다. 도 4c에 도시된 바와 같이, 제2 워드라인(408A,408B)은 또한 인접 로우에 있지만, 다른 비트라인(402)에 결합되어 개방 비트라인 DRAM 장치를 형성하는 초박형 단결정 수직 트랜지스터(430)를 포함하는 인접 기둥들 사이에서 또한 공유된다. 제2 워드라인(408A,408B)은 각각의 트렌치 측면(432)의 기둥을 따라 초박형 단결정 수직 트랜지스터(430) 내의 수직 지향 단결정 초박형 바디 영역으로부터 게이트 산화물(418)에 의해 분리된다. 제2 워드라인(406A,406B)에 있어서의 구조 관계는 제1 워드라인(406A,406B)에 대한 그것과 유사하다.
도 5a 내지 도 5c는 본 발명의 교시에 따라서 개방 비트라인 DRAM을 형성하는 일부로서 수직 초박형 바디 트랜지스터가 후에 형성되는 그 측면을 따라 기둥을 형성하는 초기 공정순서를 나타낸다. 제안된 치수는 0.1㎛ 셀 치수(CD) 기술에 적합하며, 다른 CD 크기에 대해서는 그에 따라서 스케일링될 수 있다. 도 5a의 구현예에서, p형 벌크 실리콘 기판(510) 개시 재료가 사용된다. n++ 및 n+ 실리콘 합성 제1 접촉층(512)은 이온 주입, 에피택셜 성장, 및 이러한 기술의 조합에 의해 기판(510) 상에 형성되어 단결정 제1 접촉층(512)을 형성한다. 본 발명의 교시에따라서, 보다 높게 전도성 도핑된 제1 접촉층(512)의 하부 부위 또한 비트라인(502)으로서 동작한다. 제1 접촉층(512)의 n++ 부위의 두께는 대략 약 0.1 내지 0.25㎛일 수 있는 원하는 비트라인(502) 두께이다. 제1 접촉층(512)의 총 두께는 대략 0.2 내지 0.5㎛ 사이에 있을 수 있다. 대략 100나노미터(㎚), 0.1㎛, 두께 미만의 산화물층(514)이 제1 접촉층(512) 상에 형성된다. 일 구현예에서, 산화물층(514)은 칼럼 산화 성장 기술에 의해 형성될 수 있다. n+ 실리콘의 제2 접촉층(516)이 산화물층(516) 상에 형성되어 폴리실리콘 제2 접촉층(516)을 형성한다. 제2 접촉층(516)은 100㎚ 이하의 두께로 형성된다.
다음으로, 약 10㎚의 박막 실리콘 다이옥사이드층(Si02;518)이 제2 접촉층(516) 상에 증착된다. 약 20 내지 50㎚의 보다 두꺼운 실리콘 질화물층(Si3N4;520)이 박막 실리콘 다이옥사이드층((Si02;518) 상에 증착되어 패드층, 예를 들어, 층들(518,520)을 형성한다. 이들 패드 층(518,520)은 화학 기상증착(CVD)과 같이 임의의 적절한 기술을 사용하여 증착될 수 있다.
포토레지스트가 제공되고 선택적으로 노출되어 반응성 이온 에칭(RIE) 등에 의하여 트렌치(525)의 방향성 에칭에 대한 마스크를 제공한다. 그 방향성 에칭은 질화층(520), 패드 산화물층(518), 제2 접촉층(516), 산화물층(514), 및 제1 접촉층(512)의 스택을 포함하는 복수개의 칼럼 바(column bar;530)가 된다. 트렌치(525)는 기판(510)의 표면(532)에 도달하기에 충분한 깊이까지 에칭됨으로써, 전도성으로 도핑된 비트라인(502) 사이에 간격을 제공한다. 포토레지스트는제거된다. 이 경우, 바(530)는 비트라인(502)의 방향으로 방향성을 갖게된다(oriented). 일 구현예에서, 바(530)는 약 0.1㎛ 이하의 표면 선폭을 갖는다. 각각의 트렌치(525)의 폭은 바(530)의 선폭과 대략 동일할 수 있다. 그 구조는 이제 도 5a에 나타낸다.
도 5b에서, Si02와 같은 격리 재료가 증착되어 트렌치(525)를 충진한다. 작업 표면은 그 후 화학적 기계적 연마/평탄화(CMP)에 의해 평탄화된다. 제2 포토레지스가 제공되고 선택적으로 노출되어 비트라인(502) 방향에 수직으로 트렌치(535)의 방향성 에칭을 위한 마스크를 제공한다. 트렌치(535)는, 반응성 이온 에칭(RIE)과 같은 임의의 적절한 기술을 사용하여 형성될 수 있다. 트렌치(535)는 노출된 Si02와 질화물층(520)의 스택, 패드 산화물층(518), 제2 접촉층(516), 산화물층(514)을 통하여, 제1 접촉층(512)으로, 그러나, 예를 들어, 통상 100㎚의 잔여 비트라인 두께인, 원하는 비트라인(502) 두께를 남기기에 충분한 깊이까지 에칭된다. 그 구조는 이제 개별적으로 정의된 기둥(540-1,540-2,540-3, 및 540-4)을 갖는 도 5b에 나타난다.
도 5c는 절단선 5C-5C를 따라 취해진 도 5b에 도시된 구조의 단면도를 나타낸다. 도 5c는 임의의 칼럼에서 인접 기둥들(540-1,540-2)을 접속시키는 연속적인 비트라인(502)을 나타낸다. 트렌치(535)는 후술하는 바와 같이, 기둥(540-1,540-4)에 의해 형성된 로우과 기둥(540-2,540-3)에 의해 형성된 로우과 같이, 기둥들의 인접한 로우 사이에서, 워드라인의 차후 형성을 위하여 남게된다.
도 6a 내지 도 6c는, 도 5a 내지 도 5c에 대하여 기재된 상기 기술이 벌크 CMOS 기술 기판 또는 실리콘 온 절연체(SOI) 기술 기판 상에서 구현될 수 있음을 나타낸다. 도 6a는 저농도로 도핑된 p형 벌크 실리콘 기판(610) 상에 형성되는 패드층을 제외한, 도 5a 내지 도 5c에 도시된 공정 단계들의 완성된 순서를 나타낸다. 도 6a에 도시된 구조는 도 5c의 단면도와 유사하며, 연속적인 비트라인(602)과 그 위에 형성되는 기둥 스택(640-1,640-2)을 도시한다. 기둥(640-1,640-2)은 n+ 제1 접촉층(612), 그 위에 형성되는 산화물층(614), 및 산화물층(614) 상에 형성되는 제2 n+ 접촉층(616)을 포함한다.
도 6b는 SIMOX와 같이, 상업용 SOI 웨이퍼 상에 형성되는, 패드 층을 제와한, 도 5a 내지 도 5c에 도시된 공정 단계의 완성된 순서를 나타낸다. 도 6b에 도시된 바와 같이, 매립 산화물층(611)은 기판(610)의 표면 상에 존재한다. 도 6b에 도시된 구조는 도 5c의 단면도와 유사하며, 연속 비트라인(602)과 그 위에 형성되는 기둥 스택(640-1,640-2)를 나타내고, 여기서 연속 비트라인만이 매립 산화물(611)에 의해 기판(610)으로부터 분리된다. 또한, 기둥(640-1,640-2)은 n+ 제1 접촉층(612), 그 위에 형성되는 산화물층(614), 및 산화물층(614) 상에 형성되는 제2 n+ 접촉층(616)을 포함한다.
도 6c는, 산화물 언더 컷에 의해 형성되는 절연체(613) 상에 실리콘 섬들을 형성하여, 패드 층을 제외한, 도 5a 내지 도 5c에 도시된 공정 단계의 완성된 순서를 나타낸다. 이러한 공정은 1997년 11월 25일에 Leonard Forbes에 의한 발명의 명칭이 "Techniques for Producing Small Islands of Silicon on Insulator"인 미국특허 제5,691,230호에서 보다 상세히 기술되며, 여기서 참조로서 통합된다. 또한, 도 6c에 도시된 구조는 도 5c의 단면도와 유사하며, 연속적인 비트라인(602)과 그 위에 형성되는 기둥 스택(640-1,640-2)을 도시하며, 여기서 연속 비트라인(602)만이 상기 참조된 공정 등에 의한 산화물 언터 컷에 의해 형성된 절연체(613)에 의해 기판(610)으로부터 분리된다. 또한, 기둥(640-1,640-2)은 n+ 제1 접촉층(612), 그 위에 형성되는 산화물층(614), 및 산화물층(614) 상에 형성되는 제2 n+ 접촉층(616)을 포함한다. 따라서, 본 발명의 교시에 따라, 도 5a 내지 도 5c에 도시된 바와 같이, 기둥들을 형성하기 위한 공정 단계들의 순서는 도 6a 내지 도 6c에 도시된 바와 같이 적어도 3개지의 서로 다른 타입의 기판상에서 기둥을 형성하는 것을 포함한다.
도 7a 내지 도 7c는. 도 5c의 기둥들(540-1,540-2)과 같은 기둥들의 측면을 따라 수직 초박형 바디 트랜지스터를 형성하기 위해서 도 6a 내지 도 6c에 도시된 임의의 기판들 및 도 5a 내지 도 5c내에 제공된 기둥 형성 구현예로부터의 공정순서 진행을 나타낸다. 단지 설명의 목적으로, 도 7a는 p형 기판(710) 상에 형성되고 트렌치(730)에 의해 분리되는 기둥(740-1,740-2) 구현예를 나타낸다. 도 5a 내지 도 5c에 대하여 제공된 설명과 유사하게, 도 7a는 제1 단결정 n+ 접촉층(712)를 도시하며, 일 구현예에서, 이부위는 n++ 비트라인(702)으로 일체적으로 형성된다. 기둥(740-1,740-2) 내에서 산화물층 영역(714)은 제1 접촉층(712) 상에 형성된다. 제2 n+ 접촉층(716)은 기둥(740-1,740-2) 내의 산화물층 영역(714) 상에 형성되는것으로 도시된다. 그리고, (Si02)718과 (Si3N4)720의 패드층 각각은, 기둥(740-1,740-2)에서 제2 접촉층(716) 상에 형성되는 것으로 도시된다.
도 7b에서, 저농도로 도핑된 p형 폴리실리콘층(745)이 기둥(740-1,740-2) 상부에 증착되며, 기둥(740-1,740-2)의 측벽(750) 상에 저농도로 도핑된 p형 재료(745)만 남게 하도록 방향성 에칭된다. 일 구현예에서, 본 발명의 교시에 따라, 저농도로 도핑된 p형 폴리실리콘층은 10 ㎚ 미만의 폭(W), 즉 수평두께를 갖는 기둥(740-1,740-2)의 측벽(750) 상에 저농도로 도핑된 p형 재료(745)가 남도록 방향성 에칭된다.
공정 단계의 다음 순서는 도 7c과 대하여 기술된다. 이 때, 상술한 바와 같이, 다른 마스킹 단계가 측벽(750) 부위의 폴리실리콘(745)을 등방성으로 에칭 오프하여, 예를 들어, 기둥(740-1,740-2)의 한 측면 상에만 초박형 바디 트렌지스터를 형성하는 것 등이 어떤 특정 구성에 의해 요구된다면, 기둥(740-1,740-2)의 한 측벽 상에만 폴리실리콘(745)을 남게 하는 것이 채용될 수 있다.
도 7c에서, 초박형 단결정 수직 트랜지스터, 또는 초박형 바디 트랜지스터를 단지 기둥(740-1,740-2) 상에만 형성하는 구현예가 도시된다. 도 7c에서, 웨이퍼는 섭씨 550 내지 700도에서 가열된다. 이 단계에서, 폴리실리콘(745)은 재결정하며, 횡방향 에피택셜 고체상태 재성장이 수직적으로 발생한다. 도 7c에서 도시된 바와 같이, 기둥(740-1,740-2) 하부의 단결정 실리콘은 이 결정 성장에 시드를 주어서, 초박형 단결정 수직 MOSFET 트랜지스터의 채널로서 사용될 수 있는 초박형단결정 막(746)이 형성될 것이다. 도 7c의 구현예에서, 그 막은 단지 기둥의 한 측면 상에서만 남도록 결정화하는 기둥(740-1,740-2) 상부의 n+ 폴리실리콘 제2 콘택 재료/층(716)으로 수직 진행할 것이다. 그러나, 만약 기둥(740-1,740-2)의 측면들이 모두 커버되면, 결정화는 기둥(740-1,740-2) 상부 상의 중앙 근방에 그레인 경계를 남게 할 것이다. 이 구현예는 도 7d에 도시된다.
도 7c 및 도 7d에 도시된 바와 같이, 드레인(751) 및 소스 영역(752)은 각각, 제1 및 제2 접촉층(712,716) 내의 n+ 도핑의 외부 확산(out diffusion)에 의한 어닐링 공정에서 기둥(740-1,740-2)의 측벽(750)을 따라 초박형 단결정 막(746)에서 형성될 것이다. 어닐링 공정에서, 이제 n+ 도펀트를 갖는 이들 초박형 단결정 막(746)의 부위는 횡방향 에피택셜 고체상태 재성장이 수직적으로 발생함에 따라서 단결정 구조와 유사하게 재결정화한다. 그 구조는 이제 도 7c 또는 도 7d에 도시된다. 당업자는 본 개시를 숙독함으로써 인식할 것이다. 종래의 게이트 절연체는 이 초박형 단결정 막(746) 상에 성장 또는 증착될 수 있다. 그리고, 수평 또는 수직 게이트 구조가 트렌치(730) 내에 형성될 수 있다.
당업자는 본 개시를 숙독하여 인식할 수 있는 바와 같이, 드레인 및 소스 영역(751,752)이, 본 발명의 교시에 따라서 초박형 단결정 수직 트랜지스터, 또는 초박형 바디 트랜지스터 부위를 형성하기 위해서 초박형 단결정 막(746) 내에 형성된다. 그 초박형 단결정 막(746)은 이제 제1 접촉층(712)에 결합된 초박형 단결정 수직 제1 소스/드레인 영역(751), 제2 접촉층(716)에 결합된 초박형 단결정 수직 제2 소스/드레인 영역(752)을 포함한다. 초박형 p형 단결정 수직 바디영역(753)은산화물층(714)의 측면을 따라 또는 대향하여 남게되며, 제1 소스/드레인 영역(751)을 제2 소스/드레인 영역(752)에 결합시킨다. 그 결과, 초박형 p형 단결정 수직 바디 영역(753)은 드레인 및 소스 영역(751,752)을 각각 분리하며, 그 내부에 인가된 전위에 의해 채널이 형성되면, 드레인 및 소스 영역(751 및 752)을 전기적으로 결합한다. 각각의 드레인 및 소스 영역(751, 752) 및 초박형 바디영역(753)은 어닐링 단계에서 발생하는 측면 고상 에피택셜 재성장에 의해 단결정 재료로 형성된다.
그 구조의 치수는, 이제, 100㎚ 미만의 수직 길이를 갖는 채널이 형성될 수 있는 100㎚ 미만의 수직 길이를 갖는 초박형 단결정 바디영역(753)을 포함한다. 또한, 치수는 예를 들어 10㎚ 미만의 초박형 단결정 막(746)의 수평 두께에 의해 한정되는 접합 깊이을 각각 갖는 드레인과 소스 영역(751,752)을 포함한다. 따라서, 본 발명은, 장치의 채널 길이보다 훨씬 적고 디자인 룰이 더욱 줄어듦에 따라서 스케일가능한 접합 깊이를 제공한다. 또한, 본 발명은, 다른 트랜지스터 치수가 스케일 다운될 때 트랜지스터 바디의 표면 공간전하 영역이 스케일 다운되도록 초박형 바디를 갖는 트랜지스터에 대한 구조를 제공한다. 그 결과, 표면 공간전하 영역은 예를 들어, 10㎚ 이하의 MOSFET 초박형 바디 영역을 물리적으로 마스킹함으로써 최소화된다.
당업자는 여기서 기술된 도전형이 본 발명이 동일하게 적용할 수 있도록 도핑 타입을 변경하여 초박형 수직 지향 단결정 p채널 타입 트랜지스터(430)를 갖는 구조를 포함시킴으로써 반전될 수 있음을 본 개시의 숙독을 통해 인식할 수 있을것이다. 본 발명은 이에 제한되지는 않는다. 상술한 공정 설명으로부터, 제조공정은, 아래의 도면과 관련하여 기술된 트렌치(730) 내의 다수의 서로다른 수평 및 수직 게이트 구현예를 형성하는 것으로 진행할 수 있다.
도 8a 내지 도 8c는 본 발명에 관련하여, 여기서 수평 대체 게이트로서 지칭되는 수평 게이트 구조 구현예를 형성하기 위한 공정순서를 나타낸다. 아래의 공정 단계에서 제안된 치수는 0.1㎛ CD 기술에 적합하며, 다른 CD 크기에 대하여 그에 따라 스케일링될 수 있다. 도 8a는 도 7c에 나타낸 구조와 유사한 구조를 나타낸다. 도 8a는 트렌치(830) 내의 기둥들(840-1,840-2)의 측벽(850)을 따라 초박형 단결정 막(846)을 도시한다. 이 때, 초박형 단결정 막(846)은 제1 접촉층(812)과 결합되는 초박형 단결정 수직 제1 소스/드레인 영역(851) 및 제2 접촉층(816)에 결합되는 초박형 단결정 수직 제2 소스/드레인 영역(852)을 포함한다. 초박형 p형 단결정 수직 바디영역(853)은 산화물층(814)의 측면을 따라, 또는 대향하여 존재하며, 제1 소스/드레인 영역(851)을 제2 소스/드레인 영역(852)에 결합시킨다. 도 8a에 도시된 공정 구현예에 따라서, 당업자에게 알려지고, 인식된 바와 같이, n+ 도핑 산화물층(821), 또는 PSG 층이 CVD 기술 등에 의해 기둥(840-1,840-2) 상에 증착된다. 이 n+ 도핑 산화물층(821)은 그 후 평탄화되어 기둥(840-1,840-2)의 상부 표면이 제거된다. 에칭 공정이 이행되어 트렌치(830)의 하부에서 약 50㎚을 남게 된다. 다음으로, 도핑되지 않은 폴리실리콘층(822) 또는 도핑되지 않은 산화물층(822)이 기둥(840-1,840-2) 상부에 증착되며, CMP 평탄화되어 기둥(840-1,840-2)의 상부 표면으로부터 역시 제거된다. 그 후, 도핑되지 않은 폴리실리콘층(822)은RIE 등에 의해 에칭되어 트렌치(830) 내에서 100㎚ 이하의 두께가 남게된다. 다음으로, 당업자에게 알려지고 인식되는 바와 같이, 다른 n+ 도핑된 산화물층(823), 또는 PSG 층이 CVD 공정 등에 의해 기둥(840-1,840-2) 상부에 증착된다. 그 구조는 이제 도 8a에 나타낸 바와 같다.
도 8b는 후술하는 제조 단계의 다음 순서의 구조를 나타낸다. 도 8b에서, PSG 층들, 예를 들어, 열처리가 인가되어, 821,823 중에서 n형 도펀트를 각각 수직 초박형 단결정 막(846)으로 확산시키며, 각각의 소스 및 드레인 영역(851,852)을 추가적으로 형성한다. 다음, 도 8b에 도시된 바와 같이, 선택적 에칭이 이행되어, 본 개시를 숙독하여 당업자에게 알려지고 인식되는 바와 같이, 트렌치(830) 내의 산화물층(822) 또는 도핑되지 않은 폴리실리콘층(822)과 상부 PSG 층(823)을 제거한다. 그 구조는 이제 도 8b에 나타낸 바와 같다.
다음, 도 8c에서, 박막 게이트 산화물(825)은, 당업자에게 알려지고 인식되는 바와 같이, 열산화 등에 의해, 초박형 단결정 수직 바디영역(853) 상의 초박형 바디 트랜지스터 또는 초박형 단결정 수직 트랜지스터에 대하여, 성장된다. 다음, 도핑된 n+ 타입 폴리실리콘층(842)이 증착되어 초박형 단결정 수직 트랜지스터 또는 초박형 바디 트랜지스터에 대한 게이트(842)를 형성한다. 그 후, 구조는 CMP 공정을 거친 후 기둥(840-1,840-2)의 상부 표면에서 도핑된 n+ 타입 폴리실리콘층(842)을 제거하고, 초박형 단결정 수직 트랜지스터 또는 초박형 바디 트랜지스터에 대한 게이트(842)의 원하는 두께를 형성하기 위해서 RIE 에칭된다. 일 구현예에서, 도핑된 n+ 타입 폴리실리콘층(842)은 RIE 에칭되어, 초박형 단결정수직 바디 영역(853)에 대향하여 100㎚ 이하의 수직 측면을 갖는 수평 지향의 워드라인/게이트를 일체적으로 형성하게 한다. 다음, 산화물층(844)은 CVD 공정 등에 의해 증착되며, CMP 공정에 의해 평탄화되어 트렌치(830)를 충진시킨다. 에칭 공정이 이행되어, 상술한 기술에 따라서, 구조로부터 질화층(820)가 박리된다. 이는 인산을 사용하는 인 에칭 공정을 포함한다. 그 구조는 이제 도 8c에 도시된 바와 같이 나타난다.
당업자가 본 개시를 숙독하여 인식할 수 있는 바와 같이, 제2 접촉층(816)의 콘택들은 기둥(840-1,840-2)의 상부에 형성될 수 있으며, 커패시터 형성과 표준 BEOL 공정으로 진행한다.
도 9a 내지 도 9c는 본 발명의 교시에 따른 수직 게이트 구조 구현예를 형성하기 위한 공정순서를 나타낸다. 후술하는 공정단게에서 제안된 치수는 0.1㎛ CD 기술에 적합하며, 다른 CD 크기에 대하여 그에 따라 스케일링될 수 있다. 도 9a는 도 7c에 도시된 구조와 유사한 구조를 나타낸다. 즉, 도 9a는 트렌치(930) 내의 기둥(940-1,940-2) 의 측벽(950)을 따라 초박형 단결정 막(956)을 도시한다. 초박형 단결정 막(956)은 이 경우에 제1 접촉층(912)에 결합되는 초박형 단결정 수직 제1 소스/드레인 영역(951)과 제2 접촉층(916)에 결합되는 초박형 단결정 수직 제2 소스/드레인 영역(952)을 포함한다. 초박형 p형 단결정 수직 바디영역(953)은 산화물층(914)의 측면을 따라, 또는 대향하여 존재하며, 제1 소스/드레인 영역(951)을 제2 소스/드레인 영역(952)에 결합시킨다. 도 9a에 도시된 공정 구현예에 따라서, 약 20㎚의 일정한 질화층이, CVD 등에 의해 증착되며, 측벽(950) 상에서만 남도록 방향성 에칭된다. 그 후, 산화물층(921)은 노출된 비트라인 바(902)를 절연하기 위해서 열산화에 의해 약 50㎚ 두께까지 성장된다. 그 후, 질화층은 당업자에게 알려지고 인식되는 것과 동일한 종래의 박리 공정을 사용하여 박리된다. 그 구조는 이제 도 9a에서 나타난다.
도 9b에 도시된 바와 같이, 박막 게이트 산화물층(957)은 초박형 단결정 수직 트랜지스터, 또는 초박형 바디 트랜지스터에 있어서 초박형 단결정 막(956)의 측벽(950) 상에 성장된다.
도 9c에서, n+ 도핑된 폴리실리콘 재료의 워드라인 도체 또는 적절한 재료(941)가 약 50㎚ 이하의 두께로 증착된다. 이 워드라인 도체(941)는 그 후 기둥 상의 수직 박막 게이트 산화물층(957) 상에서만 남도록 방향성 에칭되어, 개별적인 수직 일체적으로 형성된 워드라인/게이트(941A,941B)를 형성한다. 그 구조는 이제 도c에 나타낸다.
도 9d에서, 산화물은 CVD 등에 의해 증착되어, 인접한 기둥(940-1,940-2)의 개별 수직 일체적으로 형성된 워드라인/게이트(941A,941B) 사이의 트렌치(930) 내의 공간을 충진한다. 산화물층(954)은 CMP에 의해 평탄화되어 기둥(940-1,940-2)의 상부에서 제거된다. 그 후, 잔여 패드 재료(918,920)는, RIE 등에 의해, 에칭되어 기둥(940-1,940-2)의 상부에서 제거된다. 다음, CVD 산화물(955)을 증착하여 기둥(940-1,940-2)의 표면을 커버한다. 그 구조는 이제 도 9d에 나타낸다. 당업자가 본 개시를 숙독하여 인식할 수 있는 바와 같이, 공정은 이제 스토리지 커패시터 형성과 BEOL 공정단계로 진행할 수 있다.
당업자가 본 개시를 숙독하여 인식할 수 있는 것과 같이, 상술한 공정단계는, 기둥(940-1,940-2)의 측면을 따라 수직 게이트로서 동작하는 일체적으로 형성된 수직 지향 워드라인 도체/게이트(941A,941B)를 생산한다. 이는 도 4c의 단면도와 도 4d에서 비트라인의 방향을 따라 취해진 단면도와 유사한 개방 비트라인 DRAM 구조 구현예를 생산한다.
결론
상기 구조 및 제조 방법은, 초박형 바디 트랜지스터를 갖는 개방 비트라인 DRAM에 대한 예시이며, 한정하려는 것은 아니다. 서로 다른 타입의 게이트 구조들이 서로 다른 타입의 기판 상에서 개방 비트라인 DRAM 메모리 어레이를 형성하기 위해서 이용될 수 있다.
DRAM 내의 더욱더 높은 밀도 요건은 구조와 트랜지스터의 더욱더 작은 치수가 되는 것임이 밝혀졌다. 종래의 평면 트랜지스터 구조는 디프 서브마이크론 치수 범주에서는 스케일하기가 어렵다. 본 발명은 산화물 기둥의 측벽을 따라 성장된 초박형 단결정 실리콘막에서 제조된 수직 액세스 또는 전송 트랜지스터를 제공한다. 초박형 바디 영역을 갖는 이들 트랜지스터는, 보다 작은 장치의 성능 이점을 보유하면서, 더욱더 작은 치수으로 자연스럽게 스케일된다. 보다 고성능과 고밀도를 위한 보다 작은 치수의 이점은 개방 비트라인 메모리 어레이에서 모두 달성된다.

Claims (55)

  1. 반도체 기판으로부터 외부로 연장하고, 산화물층에 의해 수직 분리되는 단결정 제1 접촉층 및 단결정 제2 접촉층을 포함하는 기둥(pillar);
    상기 기둥의 측면을 따라 형성되고, 초박형 단결정 수직 제1 소스/드레인 영역(ultra thin single crystalline vertical first source/drain region)과 초박형 단결정 수직 제2 소스/드레인 영역(ultra thin single crystalline vertical second source/drain region)을 분리하는 초박형 단결정 수직 바디영역(ultra thin single crystalline vertical body region)을 포함하는 단결정 수직 트랜지스터(single crystalline vertical transistor); 및
    상기 초박형 단결정 수직 바디 영역에 대향하는 게이트를 포함하는 트랜지스터.
  2. 제1항에 있어서,
    상기 초박형 단결정 수직 바디 영역은 100나노미터 미만의 수직길이를 갖는 채널을 포함하는 트랜지스터.
  3. 제1항에 있어서,
    상기 초박형 단결정 수직 바디 영역은 10나노미터 미만의 수평폭을 갖는 트랜지스터.
  4. 제1항에 있어서,
    상기 초박형 단결정 수직 바디 영역은 고상 에피택셜 성장으로부터 형성되는 트랜지스터.
  5. 반도체 기판으로부터 외부로 연장하고, 산화물층에 의해 분리되는 단결정 제1 접촉층 및 단결정 제2 접촉층을 포함하는 기둥;
    상기 기둥의 측면을 따라 형성되는 단결정 수직 트랜지스터 -상기 단결정의 수직 트랜지스터는,
    상기 제1 접촉층에 결합되는 초박형 단결정 수직 제1 소스/드레인 영역;
    상기 제2 접촉층에 결합되는 초박형 단결정 수직 제2 소스/드레인 영역;
    상기 산화물층의 측면을 따라 형성되고, 상기 제1 소스/드레인 영역을 상기 제2 소스/드레인 영역에 결합시키는 초박형 단결정 수직 바디 영역; 및
    상기 수직 바디 영역에 대향하며 게이트 산화물에 의해 그로부터 분리되는 게이트를 포함함-;
    단결정 반도체 재료로 형성되고 상기 초박형 단결정 수직 바디 영역 하부에 배치되고, 상기 제1 접촉층에 결합되는 매립 비트라인;
    제2 접촉층에 결합되는 커패시터; 및
    상기 게이트를 어드레싱하기 위하여 상기 기둥의 상부 표면 아래로 트렌치 내에서 상기 매립 비트라인에 수직으로 배치되는 워드라인을 포함하는 메모리 셀.
  6. 제5항에 있어서,
    상기 매립 비트라인은 상기 제1 접촉층보다 높게 도핑되고 상기 제1 접촉층과 일체적으로 형성되는 메모리 셀.
  7. 제5항에 있어서,
    상기 초박형 단결정 수직 바디 영역은 100 나노미터 미만의 수직길이를 갖는 p형 채널을 포함하는 메모리 셀.
  8. 제7항에 있어서,
    상기 초박형 단결정 수직 바디 영역은 10 나노미터 미만의 수평 폭을 갖는 메모리 셀.
  9. 제5항에 있어서,
    상기 기둥은 상기 반도체 기판의 절연부로부터 외부로 연장하는 메모리 셀.
  10. 제5항에 있어서,
    상기 반도체 기판은 실리콘 온 절연체(silicon on insulator) 기판을 포함하는 메모리 셀.
  11. 제5항에 있어서,
    상기 게이트는 수평 지향 게이트(horizontally oriented gate)를 포함하며, 상기 수평 지향 게이트의 수직 측면은 100 나노미터 미만의 길이를 갖는 메모리 셀.
  12. 제5항에 있어서,
    상기 게이트는 100 나노미터 미만의 수직길이를 갖는 수직 지향 게이트(vertically oriented gate)를 포함하는 메모리 셀.
  13. 반도체 기판으로부터 외부로 연장하고, 산화물층에 의해 수직 분리되는 단결정 제1 접촉층 및 단결정 제2 접촉층을 포함하는 기둥;
    상기 기둥의 대향하는 측면을 따라 형성되는 한 쌍의 단결정 수직 트랜지스터 -상기 단결정의 수직 트랜지스터 각각은,
    상기 제1 접촉층에 결합되는 초박형 단결정 수직 제1 소스/드레인 영역;
    상기 제2 접촉층에 결합되는 초박형 단결정 수직 제2 소스/드레인 영역;
    상기 산화물층의 측면을 따라 형성되고, 상기 제1 소스/드레인 영역을상기 제2 소스/드레인 영역에 결합시키는 초박형 단결정 수직 바디 영역; 및
    상기 수직 바디 영역에 대향하며 게이트 산화물에 의해 그로부터 분리되는 게이트를 포함함-;
    단결정 반도체 재료로 형성되고 상기 단결정 수직 바디 영역들 하부에 배치되며 상기 제1 접촉층에 결합되는 매립 비트라인;
    상기 제2 접촉층에 결합되는 커패시터; 및
    상기 한 쌍의 단결정 수직 트랜지스터에 대한 상기 게이트들 중 하나에 독립적으로 각각 어드레스하는 한 쌍의 워드라인을 포함하는 메모리 셀.
  14. 제13항에 있어서,
    상기 한 쌍의 워드라인 각각은, 상기 워드라인 쌍이 상기 매립 비트라인에 수직이고 상기 기둥의 상부 표면 아래에 있도록 상기 기둥의 대향 측면 상으로 한 쌍의 트렌치 내에서 독립적으로 배치되는 메모리 셀.
  15. 제13항에 있어서,
    상기 각각의 초박형 단결정 수직 바디 영역은 100 나노미터 미만의 수직길이를 갖는 p형 채널을 포함하는 메모리 셀.
  16. 제13항에 있어서,
    상기 매립 비트라인은 상기 제1 접촉층과 일체적으로 형성되고 산화물층에의해 상기 반도체 기판으로부터 분리되는 메모리 셀.
  17. 제13항에 있어서,
    상기 각각의 게이트는 100 나노미터 미만의 수직 측면 길이를 갖는 수평 지향 게이트를 포함하는 메모리 셀.
  18. 제13항에 있어서,
    상기 각각의 게이트는 100 나노미터 미만의 수직길이를 갖는 수직 지향 게이트를 포함하는 메모리 셀.
  19. 메모리 셀들의 어레이 -상기 메모리 셀들의 어레이 내의 각각의 메모리 셀은:
    반도체 기판으로부터 외부로 연장하고, 산화물층에 의해 분리되는 단결정 제1 접촉층 및 단결정 제2 접촉층을 포함하는 기둥; 및
    상기 기둥의 측면을 따라 형성되는 단결정 수직 트랜지스터 -상기 단결정 수직 트랜지스터는,
    상기 제1 접촉층에 결합되는 초박형 단결정 수직 제1 소스/드레인 영역;
    상기 제2 접촉층에 결합되는 초박형 단결정 수직 제2 소스/드레인 영역;
    상기 산화물층에 대향하고 상기 제1 및 제2 소스/드레인 영역들과 결합하는 초박형 단결정 수직 바디 영역; 및
    상기 수직 바디 영역에 대향하고 게이트 산화물에 의해 그로부터 분리되는 게이트를 포함함- 를 포함함-;
    단결정 반도체 재료로 형성되고, 상기 메모리 셀들의 어레이 내에서 칼럼 인접 기둥들(column adjacent pillars)의 제1 접촉층에 상호접속하기 위하여 상기 어레이 메모리 셀들 내의 상기 기둥들 하부에 배치되는 복수개의 매립 비트라인; 및
    트렌치에 인접한 상기 단결정 수직 트랜지스터들의 게이트에 어드레싱하기 위하여 상기 기둥들의 로우 사이에, 상기 트렌치 내의 매립 복수개의 매립 비트라인에 수직으로 각각 배치되는 복수개의 워드라인을 포함하는 개방 비트라인(open bit line) DRAM 장치.
  20. 제19항에 있어서,
    각각의 단결정 수직 바디 영역은 100 나노미터 미만의 수직길이를 갖는 p형 채널을 포함하는 개방 비트라인 DRAM 장치.
  21. 제19항에 있어서,
    상기 복수개의 매립 비트라인은 각각 상기 반도체 기판으로부터 산화물층에 의해 분리되는 개방 비트라인 DRAM 장치.
  22. 제19항에 있어서,
    기둥의 로우를 따르는 각각의 게이트는 상기 인접 트렌치 내의 상기 복수개의 워드라인들 중의 하나와 일체적으로 형성되고, 상기 복수개의 워드라인 각각은 상기 단결정 수직 바디 영역에 대향하여 100 나노미터 미만의 수직 측면을 갖는 수평 지향 워드라인을 포함하는 개방 비트라인 DRAM 장치.
  23. 제19항에 있어서,
    기둥의 로우를 따르는 각각의 게이트는 상기 인접 트렌치 내의 복수개의 워드라인들 중의 하나와 일체적으로 형성되고, 상기 복수개의 워드라인 각각은 100 나노미터 미만의 수직길이를 갖는 수직 지향 워드라인을 포함하는 개방 비트라인 DRAM 장치.
  24. 메모리 셀들의 어레이 -상기 메모리 셀들의 어레이 내의 각각의 메모리 셀은:
    반도체 기판으로부터 외부로 연장하고, 산화물층에 의해 분리되는 단결정 제1 접촉층 및 단결정 제2 접촉층을 포함하는 기둥; 및
    상기 각각의 기둥의 대향하는 측면들을 따라 형성되는 한 쌍의 단결정 수직 트랜지스터 -상기 단결정 수직 트랜지스터는 각각,
    상기 제1 접촉층에 결합되는 초박형 단결정 수직 제1 소스/드레인 영역;
    상기 제2 접촉층에 결합되는 초박형 단결정 수직 제2 소스/드레인 영역;
    상기 산화물층의 측면을 따라서 형성되고 상기 제1 및 제2 소스/드레인 영역들과 결합하는 초박형 단결정 수직 바디 영역; 및
    상기 수직 바디 영역에 대향하고 게이트 산화물에 의해 그로부터 분리되는 게이트를 포함함- ;
    를 포함함-;
    단결정 반도체 재료로 형성되고, 상기 메모리 셀들의 어레이 내에서 칼럼 인접 기둥들의 제1 접촉층에 상호접속하기 위하여 상기 어레이 메모리 셀들 내의 상기 기둥들 하부에 배치되는 복수개의 매립 비트라인; 및
    트렌치에 인접한 상기 단결정 수직 트랜지스터들의 게이트에 어드레싱하기 위하여 상기 기둥들의 로우 사이에, 상기 트렌치 내의 매립 복수개의 매립 비트라인에 수직으로 각각 배치되는 복수개의 워드라인 -상기 기둥의 로우를 따르는 각각의 게이트는 상기 인접 트렌치 내의 워드라인과 일체적으로 형성됨- 을 포함하는 개방 비트라인 DRAM 장치.
  25. 제24항에 있어서,
    상기 각각의 워드라인은 로우 인접과 칼럼 인접에 모두 해당하는 상기 단결정 수직 트랜지스터들에 대한 게이트들을 어드레스하는 메모리 장치.
  26. 제24항에 있어서,
    상기 각각의 기둥은 상기 제2 접촉층에 결합하는 커패시터를 포함하는 메모리 장치.
  27. 제24항에 있어서,
    상기 각각의 단결정 수직 바디 영역은 100 나노미터 미만의 수직길이를 갖는 메모리 장치.
  28. 제22항에 있어서,
    상기 각각의 단결정 수직 트랜지스터는 100 나노미터 미만의 수직길이와 10 나노미터 미만의 수평 폭을 갖는 메모리 장치.
  29. 제22항에 있어서,
    상기 복수개의 워드라인 각각은 상기 단결정 수직 바디 영역에 대향하여 100 나노미터 미만의 수직 측면을 갖는 수평 지향 워드라인을 포함하는 메모리 장치.
  30. 제22항에 있어서,
    상기 복수개의 워드라인 각각은 상기 단결정 수직 바디 영역에 대향하여 100 나노미터 미만의 수직길이를 갖는 수직 지향 워드라인을 포함하는 메모리 장치.
  31. 메모리 셀들의 어레이 -상기 메모리 셀들의 어레이 내의 각각의 메모리 셀은:
    반도체 기판으로부터 외부로 연장하고, 산화물층에 의해 분리되는 단결정 제1 접촉층 및 단결정 제2 접촉층을 포함하는 기둥; 및
    상기 각각의 기둥에 대향하는 측면을 따라 형성되는 한 쌍의 단결정 수직 트랜지스터 -상기 단결정 수직 트랜지스터는 각각,
    상기 제1 접촉층에 결합되는 초박형 단결정 수직 제1 소스/드레인 영역;
    상기 제2 접촉층에 결합되는 초박형 단결정 수직 제2 소스/드레인 영역;
    상기 산화물층의 측면을 따라 형성되고 상기 제1 및 제2 소스/드레인 영역들과 결합하는 초박형 단결정 수직 바디 영역; 및
    상기 수직 바디 영역에 대향하고 게이트 산화물에 의해 그로부터 분리되는 게이트를 포함함-
    를 포함함-;
    단결정 반도체 재료로 형성되고, 상기 메모리 셀들의 어레이 내에서 칼럼 인접 기둥들의 상기 제1 접촉층에 상호접속하기 위하여 상기 어레이 메모리 셀들 내의 상기 기둥들 하부에 배치되는 복수개의 매립 비트라인;
    트렌치에 인접한 상기 단결정 수직 트랜지스터들의 게이트에 어드레싱하기 위하여 상기 기둥들의 로우 사이에, 상기 트렌치 내의 매립 복수개의 매립 비트라인에 수직으로 각각 배치되는 복수개의 제1 워드라인; 및
    복수개의 제2 워드 라인 -상기 제2 워드라인은 상기 트렌치의 제2 측면에 인접하며 상기 트렌치의 제2 측면에 인접하는 상기 단결정 수직 트랜지스터들의 게이트들을 어드레싱하도록, 상기 기둥들 사이에서 상기 트렌치의 비트라인들에 수직배치되고 절연체에 의해 각각의 제1 워드 라인으로부터 분리됨- 을 포함하는 개방 비트라인 DRAM 장치.
  32. 제31항에 있어서,
    상기 트렌치의 제1 측면에 인접하는 기둥의 로우를 따르는 각각의 게이트는 상기 트렌치의 제1 측면에 인접하는 상기 복수개의 제1 워드라인들 중의 하나와 일체적으로 형성되며, 상기 트렌치의 제2 측면에 인접하는 기둥의 로우를 따르는 상기 각각의 게이트는 상기 트렌치의 제2 측면에 인접하는 상기 복수개의 제2 워드라인들 중의 하나와 일체적으로 형성되는 개방 비트라인 DRAM 장치.
  33. 제32항에 있어서,
    상기 복수개의 제1 및 제2 워드 라인 각각은 100 나노미터 미만의 수직길이를 갖는 수직 지향 워드라인을 포함하는 개방 비트라인 DRAM 장치.
  34. 제31항에 있어서,
    상기 단결정 수직 트랜지스터는 100 나노미터 미만의 수직길이와 10 나노미터 미만의 수평 폭을 갖는 개방 비트라인 DRAM 장치.
  35. 프로세서; 및
    상기 프로세서에 결합된 개방 비트라인 DRAM 장치 -상기 개방 비트라인 DRAM 장치는,
    메모리 셀들의 어레이 -상기 메모리 셀들의 어레이 내의 각각의 메모리 셀은,
    반도체 기판으로부터 외부로 연장하고, 산화물층에 의해 분리되는 단결정 제1 접촉층 및 단결정 제2 접촉층을 포함하는 기둥; 및
    100 나노미터 미만의 수직길이과 10 나노미터 미만의 수평 폭을 갖는 상기 기둥의 측면을 따라 형성되는 단결정 수직 트랜지스터 -상기 단결정 수직 트랜지스터는,
    상기 제1 접촉층에 결합되는 초박형 단결정 수직 제1 소스/드레인 영역;
    상기 제2 접촉층에 결합되는 초박형 단결정 수직 제2 소스/드레인 영역;
    상기 산화물층의 측면을 따라서 형성되고 상기 제1 및 제2 소스/드레인 영역들과 결합하는 초박형 단결정 수직 바디 영역; 및
    상기 수직 바디 영역에 대향하고 게이트 산화물에 의해 그로부터 분리되는 게이트를 포함함-;
    를 포함함-;
    단결정 반도체 재료로 형성되고, 상기 메모리 셀들의 어레이 내에서 칼럼 인접 기둥들의 상기 제1 접촉층에 상호접속하기 위하여 상기 어레이 메모리 셀들 내의 상기 기둥들 하부에 배치되는 복수개의 매립 비트라인; 및
    트렌치에 인접한 상기 단결정 수직 트랜지스터들의 게이트에 어드레싱하기 위하여 상기 기둥들의 로우 사이에, 상기 트렌치 내의 매립 복수개의 매립 비트라인에 수직으로 각각 배치되는 복수개의 워드라인을 포함하는 전자시스템.
  36. 반도체 기판으로부터 외부로 연장하고, 제1 도전형의 단결정 제1 접촉층을 형성하는 단계 및 산화물층에 의해 수직 분리되는 상기 제1 도전형의 단결정 제2 접촉층을 형성하는 단계를 포함하는 기둥을 형성하는 단계;
    상기 기둥의 측면을 따라서 단결정 수직 트랜지스터를 형성하는 단계 -상기 단결정 수직 트랜지스터를 형성하는 단계는,
    제2 도전형의 저농도로 도핑된 폴리실리콘층을 증착하고 상기 기둥들의 측벽 상에서만 남도록 상기 제2 도전형의 상기 폴리실리콘층을 방향성 에칭하는 단계; 및
    상기 제2 도전형의 저농도로 도핑된 폴리실리콘층이 재결정화되고 횡방향 에피택셜 고체상태 재성장이 수직적으로 발생하여 상기 제2 도전형의 단결정 수직 지향 재료를 형성하도록 상기 기둥을 어닐링하는 단계를 포함하고,
    상기 어닐링은 제1 도전형의 상기 단결정 제1 및 제2 접촉층이 상기제1 도전형의 단결정 재료의 성장을 상기 제2 타입의 저농도로 도핑된 폴리실리콘층으로 시드(seed)하게 하여 상기 제2 도전형의 이제는 단결정 수직 지향인 재료에 의해 분리되는 상기 제1 도전형의 수직 지향 제1 및 제2 소스/드레인 영역들을 형성함- ; 및
    상기 제2 도전형의 단결정 수직 지향 재료에 대향하는 게이트를 형성하는 단계를 포함하는 트랜지스터의 형성방법.
  37. 제36항에 있어서,
    상기 기둥의 측면을 따라 단결정 수직 트랜지스터를 형성하는 단계는, 상기 트랜지스터가 10 나노미터 미만의 수평 폭을 갖는 초박형 단결정 수직 바디 영역을 갖도록, 상기 트랜지스터를 형성하는 단계를 포함하는 방법.
  38. 제36항에 있어서,
    상기 기둥의 측면을 따라 단결정 수직 트랜지스터를 형성하는 단계는, 트랜지스터가 100 나노미터 미만의 수직 채널길이를 갖고 10나노미터 미만의 수평폭을 갖는 제1 및 제2 소스/드레인 영역을 갖도록 상기 트랜지스터를 형성하는 단계를 포함하는 방법.
  39. 반도체 기판으로부터 외부로 연장하고, 제1 도전형의 단결정 제1 접촉층을 형성하는 단계와 산화물층에 의해 수직 분리되는 상기 제1 도전형의 단결정 제2 접촉층을 형성하는 단계를 포함하는 기둥을 형성하는 단계;
    상기 기둥의 측면을 따라 단결정 수직 트랜지스터를 형성하는 단계 -상기 단결정 수직 트랜지스터의 형성 단계는,
    상기 기둥 상부에 제2 도전형의 저농도로 도핑된 폴리실리콘층을 증착하고 상기 기둥들의 측벽 상에서만 남도록 상기 제2 도전형의 상기 폴리실리콘층을 방향성 에칭하는 단계; 및
    상기 제2 도전형의 저농도로 도핑된 폴리실리콘층이 재결정화되고 횡방향 에피택셜 고체상태 재성장이 수직으로 발생하여 상기 제2 도전형의 단결정 수직 지향 재료를 형성하도록 상기 기둥을 어닐링하는 단계를 포함하고,
    상기 어닐링은 제1 도전형의 상기 단결정 제1 및 제2 접촉층이 상기 제1 도전형의 단결정 재료의 성장을 상기 제2 타입의 저농도로 도핑된 폴리실리콘층으로 시드하게 하여 상기 제2 도전형의 이제는 단결정 수직 지향인 재료에 의해 분리되는 상기 제1 도전형의 수직 지향 제1 및 제2 소스/드레인 영역들을 형성함- ;
    상기 제2 도전형의 단결정 수직 지향 재료에 대향하고 게이트 산화물에 의해 그로부터 분리되는 게이트를 형성하는 단계;
    상기 기둥 하부에 상기 제1 접촉층에 결합되는 단결정 반도체 재료의 매립 비트라인을 형성하는 단계;
    상기 제2 접촉층에 결합되는 커패시터를 형성하는 단계; 및
    상기 게이트를 어드레싱하기 위하여 상기 기둥의 상부 표면 아래로 트렌치내에서 상기 매립 비트라인에 수직 배치되는 워드라인을 형성하는 단계를 포함하는 메모리 셀의 형성방법.
  40. 제39항에 있어서,
    상기 매립 비트라인의 형성단계는 상기 제1 접촉층보다 높게 도핑되고 상기 제1 접촉층과 일체적으로 형성되는 매립 비트라인을 형성하는 단계를 포함하는 방법.
  41. 제39항에 있어서,
    상기 기둥의 측면을 따라 단결정 수직 트랜지스터를 형성하는 단계는, 상기 트랜지스터가 100나노미터 미만의 수직길이를 갖는 p형 채널을 갖는 상기 초박형 단결정 수직 바디 영역을 갖도록 상기 트랜지스터를 형성하는 단계를 포함하는 방법.
  42. 제41항에 있어서,
    상기 트랜지스터가 상기 초박형 단결정 수직 바디 영역을 갖도록 상기 트랜지스터를 형성하는 단계는, 10 나노미터 미만의 수평 폭을 갖는 상기 초박형 단결정 수직 바디 영역을 형성하는 단계를 포함하는 방법.
  43. 제39항에 있어서,
    상기 기둥 하부에 단결정 반도체 재료의 매립 비트라인을 형성하는 단계는, 절연층에 의해 상기 반도체 기판으로부터 분리되는 매립 비트라인을 형성하는 단계를 포함하는 방법.
  44. 제39항에 있어서,
    상기 게이트 형성단계는 수평 지향 게이트를 형성하는 단계를 포함하며, 상기 수평 지향 게이트의 수직 측면은 100 나노미터 미만의 길이를 갖는 방법.
  45. 제39항에 있어서,
    상기 게이트 형성단계는 100 나노미터 미만의 수직길이를 갖는 수직 지향 게이트를 형성하는 단계를 포함하는 방법.
  46. 메모리 셀들의 어레이를 형성하는 단계 -상기 메모리 셀들의 어레이 내의 각각의 메모리 셀을 형성하는 단계는,
    반도체 기판으로부터 외부로 연장하고, 제1 도전형의 단결정 제1 접촉층을 형성하는 단계와 산화물층에 의해 수직 분리되는 상기 제1 도전형의 단결정 제2 접촉층을 형성하는 단계를 포함하는 기둥을 형성하는 단계; 및
    상기 기둥의 측면을 따라 단결정 수직 트랜지스터를 형성하는 단계 -상기 단결정 수직 트랜지스터의 형성 단계는,
    상기 기둥 상부에 제2 도전형의 저농도로 도핑된 폴리실리콘층을 증착하고 상기 기둥들의 측벽 상에서만 남도록 상기 제2 도전형의 상기 폴리실리콘층을 방향성 에칭하는 단계;
    상기 제2 도전형의 저농도로 도핑된 폴리실리콘층이 재결정화되고 횡방향 에피택셜 고체상태 재성장이 수직적으로 발생하여 상기 제2 도전형의 단결정 수직 지향 재료를 형성하도록 상기 기둥을 어닐링하는 단계; 및
    상기 제2 도전형의 단결정 수직 지향 재료에 대향하고 게이트 산화물에 의해 그로부터 분리되는 게이트를 형성하는 단계를 포함하고,
    상기 어닐링은 제1 도전형의 상기 단결정 제1 및 제2 접촉층이 상기 제1 도전형의 단결정 재료를 상기 제2 타입의 저농도로 도핑된 폴리실리콘층으로 시드하게 하여 상기 제2 도전형의 이제는 단결정 수직 지향인 재료에 의해 분리되는 상기 제1 도전형의 수직 지향 제1 및 제2 소스/드레인 영역들을 형성함- ;
    복수개의 매립 비트라인들 각각은 상기 메모리 셀들의 어레이 내의 칼럼 인접 기둥들의 상기 제1 접촉층과 결합하도록 상기 어레이 메모리 셀들 내의 상기 기둥들 아래에 배치되고 단결정 반도체 재료로 이루어진 복수개의 매립 비트라인을 형성하는 단계; 및
    상기 복수개의 매립 비트 라인들에 수직 배치되는 복수개의 워드 라인을 형성하는 단계 -상기 복수개의 워드 라인의 형성단계는, 상기 트렌치에 인접하는 상기 단결정 수직 트랜지스터들의 게이트에 어드레싱하기 위하여 상기 기둥들의 로우 사이의 트렌치 내에 상기 복수개의 워드라인들 각각을 형성하는 단계를 포함하는 개방 비트라인 DRAM 장치의 형성방법.
  47. 제46항에 있어서,
    상기 각각의 단결정 수직 트랜지스터의 형성단계는 100나노미터 미만의 수직길이와 10 나노미터 미만의 수평 폭을 갖는 p형 채널을 사용하여 초박형 바디 영역을 형성하는 단계를 포함하는 방법.
  48. 제46항에 있어서,
    상기 복수개의 매립 비트라인의 형성단계는, 상기 반도체 기판으로부터 산화물층에 의해 분리되는 상기 복수개의 매립 비트라인을 형성하는 단계를 포함하는 방법.
  49. 제46항에 있어서,
    상기 복수개의 워드라인의 형성 단계는, 상기 인접 트렌치 내에서 복수개의 워드라인들 중의 하나와 기둥의 로우를 따르는 각각의 게이트를 일체적으로 형성하는 단계를 포함하며, 상기 복수개의 워드라인 각각의 형성단계는 상기 단결정 수직 트랜지스터에 대향하여 100 나노미터 미만의 수직 측면을 갖는 수평 지향 워드라인을 형성하는 단계를 포함하는 방법.
  50. 제46항에 있어서,
    상기 복수개의 워드라인의 형성단계는 상기 인접 트렌치 내에서 복수개의 워드라인들 중의 하나와 기둥의 로우를 따르는 각각의 게이트를 일체적으로 형성하며, 상기 복수개의 워드라인 각각을 형성하는 단계는 100 나노미터 미만의 수직길이를 갖는 수직 지향 워드라인을 형성하는 단계를 포함하는 방법.
  51. 제46항에 있어서,
    상기 단결정 수직 트랜지스터들의 게이트를 어드레싱하기 위하여 상기 기둥들의 로우 사이의 트렌치 내에 상기 복수개의 워드라인을 형성하는 단계는, 각각의 워드라인이 로우 인접과 칼럼 인접을 모두 해당하는 상기 단결정 수직 트랜지스터에 대한 게이트를 어드레싱하도록 상기 복수개의 워드라인을 형성하는 단계를 포함하는 방법.
  52. 메모리 셀들의 어레이를 형성하는 단계 -상기 메모리 셀들의 어레이 내의 각각의 메모리 셀을 형성하는 단계는,
    반도체 기판으로부터 외부로 연장하고, 제1 도전형의 단결정 제1 접촉층을 형성하는 단계와 산화물층에 의해 수직 분리되는 상기 제1 도전형의 단결정 제2 접촉층을 형성하는 단계를 포함하는 기둥을 형성하는 단계; 및
    상기 기둥의 대향하는 측면을 따라 단결정 수직 트랜지스터를 형성하는 단계 -상기 한 쌍의 단결정 수직 트랜지스터들 각각의 형성 단계는,
    상기 기둥 상부에 제2 도전형의 저농도로 도핑된 폴리실리콘층을 증착하고 상기 기둥들의 대향하는 측벽 상에서만 남도록 상기 제2 도전형의 상기 폴리실리콘층을 방향성 에칭하는 단계;
    상기 제2 도전형의 저농도로 도핑된 폴리실리콘층이 재결정화되고 횡방향 에피택셜 고체상태 재성장이 수직적으로 발생하여 상기 제2 도전형의 단결정 수직 지향 재료를 형성하도록 상기 기둥을 어닐링하는 단계; 및
    상기 제2 도전형의 단결정 수직 지향 재료에 각각 대향하고 게이트 산화물에 의해 그로부터 분리되는 한 쌍의 게이트를 형성하는 단계를 포함하고,
    상기 어닐링은 제1 도전형의 상기 단결정 제1 및 제2 접촉층이 상기 제1 도전형의 단결정 재료를 상기 제2 타입의 저농도로 도핑된 폴리실리콘층으로 시드하게 하여 상기 제2 도전형의 이제는 단결정 수직 지향인 재료에 의해 분리되는 상기 제1 도전형의 수직 지향 제1 및 제2 소스/드레인 영역들을 형성함- ;
    복수개의 매립 비트라인들 중의 각각은 상기 메모리 셀들의 어레이 내의 칼럼 인접 기둥들의 상기 제1 접촉층과 결합하도록 상기 어레이 메모리 셀들 내의 상기 기둥들 아래에 배치되어 단결정 반도체 재료의 복수개의 매립 비트라인을 형성하는 단계;
    트렌치에 인접하는 상기 단결정 수직 트랜지스터들의 게이트에 어드레싱하기 위하여 상기 기둥들의 로우 사이의 상기 트렌치 내에서 상기 복수개의 매립 비트 라인들에 수직 배치되는 복수개의 제1 워드 라인을 형성하는 단계; 및
    상기 기둥들의 로우 사이의 상기 트렌치 내에서 상기 비트라인에 수직배치되며, 상기 제2 워드라인이 상기 트렌치의 제2 측면에 인접하여 상기 트렌치의 제2측면에 인접한 상기 단결정 수직 트랜지스터들의 게이트를 어드레싱하도록 절연체에 의해 상기 제1 워드라인으로부터 분리되는 복수개의 제2 워드라인을 형성하는 단계를 포함하는 개방 비트라인 DRAM 장치의 형성방법.
  53. 제52항에 있어서,
    상기 복수개의 제1 워드라인들을 형성단계는, 상기 트렌치의 제1 측면에 인접하는 상기 복수개의 제1 워드라인들 중의 하나와 상기 트렌치의 제1 측면에 인접하는 기둥의 로우를 따르는 각각의 게이트를 일체적으로 형성하는 단계를 포함하며, 상기 복수개의 제2 워드라인을 형성하는 단계는, 상기 트렌치의 제2 측면에 인접하는 상기 복수개의 제2 워드라인들 중의 하나와 상기 트렌치의 제2 측면에 인접하는 기둥의 로우를 따르는 각각의 게이트를 일체적으로 형성하는 단계를 포함하는 방법.
  54. 제53항에 있어서,
    상기 복수개의 제1 및 제2 워드 라인들 각각을 형성하는 단계는, 100 나노미터 미만의 수직길이를 갖는 수직 지향 워드라인을 형성하는 단계를 포함하는 방법.
  55. 제53항에 있어서,
    상기 각각의 단결정 수직 트랜지스터를 형성하는 단계는, 100 나노미터 미만의 수직길이와 10 나노미터 미만의 수평 폭을 갖는 상기 단결정 수직 트랜지스터를형성하는 단계를 포함하는 방법.
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