KR100611286B1 - 반도체 집적 회로 장치 - Google Patents

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Abstract

메모리 셀 어레이와, 상기 메모리 셀 어레이 내에 형성된 제1 셀 블록 - 상기 제1 셀 블록에는, 복수의 전기적으로 재기입이 가능한 메모리 셀과 적어도 1개의 선택 트랜지스터가 직렬 접속된 메모리 셀 스트링이 복수개 배열되어 있음 - 과, 상기 메모리 셀 어레이 내에 형성된 제2 셀 블록 - 상기 제2 셀 블록에는, 상기 제1 셀 블록과는 다른 수의 복수의 전기적으로 재기입이 가능한 메모리 셀과 적어도 1개의 선택 트랜지스터가 직렬 접속된 메모리 셀 스트링이 복수개 배열되어 있음 -, 및 상기 제1 및 제2 셀 블록에 걸쳐 배치되고, 각 메모리 셀 스트링의 일단에 접속되어 있는 데이터선을 포함하는 반도체 집적 회로 장치가 개시되어 있다.
셀 블록, 메모리 셀, 선택 트랜지스터, 소스/드레인 확산층, 채널 농도, 메모리 셀 유닛

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도 1은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 평면 패턴의 일례를 도시한 평면도.
도 2의 (a)는 도 1에서의 2A-2A선을 따르는 단면도.
도 2의 (b)는 도 1에서의 2B-2B선을 따르는 단면도.
도 3의 (a)는 채널 불순물 도입 공정의 일례를 도시한 단면도.
도 3의 (b)는 도 3의 (a)에 도시한 일례에 따라 형성된 불휘발성 반도체 장치의 일례를 도시한 단면도.
도 4는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 평면 패턴의 일례를 도시한 평면도.
도 5의 (a)는 도 4에서의 5A-5A선을 따르는 단면도.
도 5의 (b)는 도 4에서의 5B-5B선을 따르는 단면도.
도 6은 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치의 평면 패턴의 일례를 도시한 평면도.
도 7의 (a)는 도 6에서의 7A-7A선을 따르는 단면도.
도 7의 (b)는 도 6에서의 7B-7B선을 따르는 단면도.
도 8은 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치의 평면 패 턴의 일례를 도시한 평면도.
도 9의 (a)는 도 8에서의 9A-9A선을 따르는 단면도.
도 9의 (b)는 도 8에서의 9B-9B선을 따르는 단면도.
도 10은 본 발명의 제5 실시예에 따른 불휘발성 반도체 기억 장치가 구비하는 메모리 셀 유닛의 일 회로예를 도시한 회로도.
도 11은 본 발명의 제5 실시예에 따른 불휘발성 반도체 기억 장치의 평면 패턴의 일례를 도시한 평면도.
도 12의 (a)는 도 11에서의 12A-12A선을 따르는 단면도.
도 12의 (b)는 도 11에서의 12B-12B선을 따르는 단면도.
도 13은 본 발명의 제6 실시예에 따른 불휘발성 반도체 기억 장치가 구비하는 메모리 셀 어레이의 일 회로예를 도시한 회로도.
도 14는 본 발명의 제6 실시예의 변형예에 따른 불휘발성 반도체 기억 장치가 구비하는 메모리 셀 어레이의 일 회로예를 도시한 회로도.
도 15의 (a)는 본 발명의 제7 실시예에 따른 불휘발성 반도체 기억 장치의 메모리 셀 어레이의 일 등가 회로예를 도시한 등가 회로도.
도 15의 (b)는 본 발명의 제7 실시예에 따른 NAND형 EEPROM의 메모리 셀 어레이의 레이아웃예를 도시한 평면도.
도 16은 도 15의 (b)에 도시한 레이아웃예의 일 구체예를 도시한 평면도.
도 17은 도 16에서의 ⅩⅦ-ⅩⅦ'선을 따르는 단면도.
도 18은 도 17에서의 ⅩⅧ-ⅩⅧ'선을 따르는 단면도.
도 19는 본 발명의 제7 실시예에 따른 불휘발성 반도체 기억 장치의 메모리 셀 어레이 및 감지 증폭기의 레이아웃예를 나타내는 평면도.
도 20은 제7 실시예의 제1 변형예에 따른 불휘발성 반도체 기억 장치의 메모리 셀 어레이를 도시한 평면도.
도 21은 도 20에서의 ⅩⅩⅠ-ⅩⅩⅠ'선을 따르는 단면도.
도 22는 제7 실시예의 제2 변형예에 따른 불휘발성 반도체 기억 장치의 메모리 셀 어레이를 도시한 평면도.
도 23은 도 22에서의 ⅩⅩⅢ-ⅩⅩⅢ'선을 따르는 단면도.
도 24는 제7 실시예의 제3 변형예에 따른 불휘발성 반도체 기억 장치의 메모리 셀 어레이를 도시한 평면도.
도 25는 제7 실시예의 제3 변형예에 따른 불휘발성 반도체 기억 장치의 메모리 셀 어레이 및 감지 증폭기의 레이아웃예를 도시한 평면도.
도 26의 (a) 내지 도 26의 (c)는 본 발명의 제8 실시예에 따른 불휘발성 반도체 기억 장치를 도시한 블록도.
도 27은 제8 실시예에 따른 불휘발성 반도체 기억 장치를 이용한 IC 카드를 도시한 블록도.
도 28은 종래의 불휘발성 반도체 기억 장치의 슬릿 형성 시를 도시한 평면도.
도 29는 종래의 다른 불휘발성 반도체 기억 장치의 슬릿 형성 시를 도시한 평면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : P형 웰
2 : 소스/드레인 확산층
3, 4 : 컨택트
5 : 부유 게이트층
6 : 게이트 절연막
7 : 제어 게이트층
8, 9 : 게이트층
10 : 절연막
11 : 개구부
12 : 도전성 폴리실리콘층
13 : ONO막
14 : 포토레지스트층
본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히 불휘발성 메모리 트랜지스터를 포함하는 반도체 집적 회로 장치에 관한 것이다.
불휘발성 반도체 기억 장치, 예를 들면 NAND형 플래시 메모리의 대표적인 메모리 셀은 문헌 1(R. Shirota)에 기재되어 있다.
문헌 1에는, 특히 소자 분리에 STI(Shallow Trench Isolation)를 이용한 256Mbit NAND형 플래시 메모리 제품의 개발 경위가 기재되어 있다.
이 문헌 1에 기재된 메모리 셀 유닛은, 직렬 접속된 복수의 메모리 셀 트랜지스터에 대하여, 그 양측에 선택 트랜지스터가 배치된 구조를 갖는다. 복수의 메모리 셀 트랜지스터는 각각 소자 활성 영역에 형성된다. 소자 활성 영역은, 소자 분리 영역, 예를 들면 STI에 의해 분리되고, 소자 활성 영역 및 STI는 상호 병행하여 배치되며, 메모리 셀 어레이를 이루고 있다.
메모리 셀 트랜지스터의 부유 게이트층의 일부는, STI 상에 피복된다. 이 피복된 부분의 용적으로, 부유 게이트층과 채널 사이의 용량과, 부유 게이트층과 제어 게이트층과의 사이의 용량과의 비, 소위 "커플링비"를 얻는다.
이러한 메모리 셀 트랜지스터를 형성하기 위해서는, 부유 게이트층의 일부가 되는 도전체층에, 매우 미세한 단책형상의 패턴, 소위 "슬릿"을 형성해야만 한다. 도 28은 슬릿을 형성한 단계를 도시한다.
도 28에 도시한 바와 같이, 도전체층(104)은 메모리 셀 트랜지스터의 부유 게이트층의 일부, 및 선택 트랜지스터의 게이트가 되는 도전물이다. 슬릿(103)은 도전체층(104) 중 STI 상의 부분에, STI와 병행하여 형성된다. 그 폭은 STI보다도 좁다. 이러한 슬릿(103)을 도전체층(104)에 형성함으로써, 부유 게이트층을 메모리 셀 트랜지스터마다 분리할 수 있다.
통상의 NAND형 플래시 메모리에서는, 메모리 셀 트랜지스터를 복수개 직렬로 접속하고, 비트선과 메모리 셀 유닛과의 컨택트의 수를 줄임으로써, 메모리 셀의 미세화를 실현하고 있다.
그러나, 도 29에 도시한 바와 같이, 상기 메모리 셀 트랜지스터에서는, 그 수가 1개, 혹은 2개 정도로 수가 적으면, 선택 트랜지스터의 게이트 간의 간격 DSG-SG이 상대적으로 좁아진다. 간격 DSG-SG이 상대적으로 좁아지면, 도전체층(104)에 슬릿(103)을 형성하는 것이 곤란하게 된다.
문헌 1에 의하면, 리소그래피에 의해 패터닝한 영역보다도 좁은 영역을 가공하는 것은, 소위 스페이서 가공에 의해 가능해진다고 되어 있다.
그러나, 간격 DSG-SG이 좁게 된 경우, 가공 변환 차 등을 고려하면, 슬릿(103)을 메모리 셀 유닛 내에서 필요한 소자 분리 폭보다도 충분히 넓게 형성하는 것은 어렵게 된다. 또한, STI의 폭 및 소자 활성 영역 AA의 폭을 각각 최소 가공 치수로 형성한 경우, 노광에 의한 패터닝에서는 슬릿(103)을 형성하는 것은 어렵다.
또, 메모리 셀 유닛 내의 메모리 셀 트랜지스터 수를 적은 수로 하는 예는, 예를 들면 문헌 2(K.Imamiya 외). 문헌 3(특개2000-149581(사쿠이 외), 문헌 4(G. Tao 외)에 기재되어 있다.
예를 들면 문헌 2에는, 메모리 셀 트랜지스터가 1개인 경우에 대하여, 그 이용이 보고되어 있다. 소위 3-트랜지스터 셀 유닛을 이용한 EEPROM이다. 이러한 플래시 메모리에서는, 그 미세화를 진행시켜 감에 있어서, 상술한 과제의 영향을 받기 쉽다.
따라서, 문헌 5(S. Aritome 외)에 기재되어 있는 바와 같이, 부유 게이트층을 ST1에 대하여 자기 정합적으로 형성하는 방법이 제안되기에 이르렀다.
그러나, 문헌 5에 기재되어 있는 바와 같이, 부유 게이트층을 STI에 대하여 자기 정합적으로 형성하면, 예를 들면 선택 트랜지스터의 게이트층의 일부가 되는 부분이, 메모리 셀 트랜지스터의 부유 게이트층이 되는 부분과 마찬가지로, 선택 트랜지스터마다 분리된다는 사정이 있다.
(참고 문헌)
1. R. Shirota, "A Review of 256Mbit NAND Flash Memories and NAND Flash Future Trend", Non-Volatile Semiconductor Memory Workshop(=NVSMW) 2000 pp22-31.
2. K. Imamiya 외, "32kbyte three-transisror flash for embedded applications using 0.4um NAND flash technology", Non-Volatile Semiconductor Memory Workshop(=NVSMW) 2000 pp78-S80.
3. 특허 공개2000-149581호 공보
4. G. Tao 외, "Reliability aspect of embedded floating-gate non-volatile mcmories with uniform channel FN tunneling for both program", Non-Volatile Semiconductor Memory Workshop(=NVSMW) 2001 pp130-132.
5. S. Aritome 외, "A O.67 um2 SELF-ALIGNED SHALLOW TRENCH IS0LATI0N CELL(SA-STI CELL) F0R 3V-only 256Mbit NAND EEPR0Ms" IEDM(1994) pp61-64.
본 발명의 제1 특징은, 반도체 기판과, 상기 반도체 기판에 형성된, 상기 반도체 기판에 소자 활성 영역을 분리하는 소자 분리 영역과, 제1 배선과, 제2 배선과, 상기 소자 활성 영역에 형성되면서 상기 제1, 제2 배선 간에 접속된 2개의 선택 트랜지스터와, 이들 2개의 선택 트랜지스터 간에 접속된 2개 이하의 메모리 셀 트랜지스터를 포함하는 메모리 셀 유닛을 포함하며, 상기 메모리 셀 트랜지스터는 전하 축적층을 갖고, 이 전하 축적층의 측면이, 상기 소자 분리 영역의 측면과 동일면, 또는 거의 동일면에 있는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 제2 특징은, 반도체 기판과, 상기 반도체 기판에 형성된, 상기 반도체 기판에 소자 활성 영역을 분리하는 소자 분리 영역과, 제1 배선과, 제2 배선과, 상기 소자 활성 영역에 형성되면서 상기 제1 배선과 상기 제2 배선 간에 접속되고, 1개의 선택 트랜지스터와 1개의 메모리 셀 트랜지스터가 한쌍으로 된 메모리 셀 유닛을 포함하며, 상기 메모리 셀 트랜지스터는 전하 축적층을 갖고, 이 전하 축적층의 측면이, 상기 소자 분리 영역의 측면과 동일면, 또는 거의 동일면에 있는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 제3 특징은, 메모리 셀 어레이와, 상기 메모리 셀 어레이 내에 형성된 제1 셀 블록- 상기 제1 셀 블록에는, 복수의 전기적으로 재기입이 가능한 메모리 셀과 적어도 1개의 선택 트랜지스터가 직렬 접속된 메모리 셀 스트링이 복수개 배열되어 있음- 과, 상기 메모리 셀 어레이 내에 형성된 제2 셀 블록 - 상기 제2 셀 블록에는, 상기 제1 셀 블록과는 다른 수의 복수의 전기적으로 재기입이 가능한 메모리 셀과 적어도 1개의 선택 트랜지스터가 직렬 접속된 메모리 셀 스트링이 복수개 배열되어 있음 -, 및 상기 제1 및 제2 셀 블록에 걸쳐 배치되고, 각 메모리 셀 스트링의 일단에 접속되어 있는 데이터선을 포함하는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 제4 특징은, 불휘발성 반도체 메모리 셀 어레이를 갖는 메모리 회로와, 상기 메모리 회로를 제어하며 페이지 버퍼(page buffer)를 갖는 제어 회로를 포함하며, 상기 페이지 버퍼는 3-트랜지스터 셀 블록을 포함하는 반도체 집적 회로 장치를 제공하는 것이다.
이하, 본 발명의 몇몇 실시예를, 도면을 참조하여 설명한다. 이 설명에 있어서, 전 도면에 걸쳐 공통되는 부분에는 공통되는 참조 부호를 붙인다.
[제1 실시예]
선택 게이트선을 형성하기 위해, 선택 트랜지스터마다 분리된 게이트층이 되는 부분을 상호 접속하는 방법으로서는, 예를 들면 메모리 셀 트랜지스터의 부유 게트층의 일부가 되는 도전체층, 혹은 그 제어 게이트층이 되는 도전체층을 이용하여, 선택 트랜지스터마다 분리된 게이트층이 되는 부분을 상호 접속하는 방법이 고려된다.
이러한 컨택트를 형성하는 일례는, 메모리 셀 트랜지스터의 부유 게이트층의 일부가 되는 도전체층을, 선택 트랜지스터가 형성되는 부분에 대해서는 STI 상으로 연장시켜서, STI 상에서 컨택트를 취하는 방법이다(참조 문헌 1).
참조 문헌 1 :
2000년 9월 29일자로 출원된 일본 특허 출원 제2000-301380호
2001년 7월 30일자로 출원된 미국 특허출원 09/916,595(공보 번호 US-2002-0038877)
미국 특허출원 09/916,595의 전체 내용은 참조로 고려된다.
또한, 다른 예는, 선택 트랜지스터의 게이트층의 일부가 되는 도전체층에 대하여 컨택트를 형성하고, 이 도전체층에 메모리 셀 트랜지스터의 제어 게이트층이 되는 도전체층을 단락하여, 소자 활성 영역 AA 상에서 컨택트를 취하는 방식이다(참조 문헌 2).
참조 문헌 2 :
2000년 9월 26일자로 출원된 일본 특허 출원 제2000-291910호
2001년 9월 21일자로 출원된 미국 특허출원 09/956,986(공보 번호 US-2002-0036317)
미국 특허출원 09/956,986의 전체 내용은 참조로 고려된다.
도 1은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 평면 패턴의 일례를 도시한 평면도이며, 도 2의 (a)는 도 1에서의 2A-2A선을 따르는 단면도이고, 도 2의 (b)는 도 1에서의 2B-2B선을 따르는 단면도이다.
도 1, 도 2의 (a), 도 2의 (b)에 도시한 바와 같이, 반도체 기판, 예를 들면 P형 실리콘 기판, 또는 P형 웰(1)에는, 소자 분리 영역 STI가 형성되어 있다. 소자 분리 영역 STI는 P형 웰(1)에 소자 활성 영역 AA를 분리한다. 도 1에 도시한 일례에서는, STI는 스트라이프 형상으로 형성되며, P형 웰(1)의 표면에 스트라이프 형상의 소자 활성 영역 AA를 분리하고 있다. 메모리 셀 유닛 MU은 소자 활성 영역 AA에 형성된다.
제1 실시예의 메모리 셀 유닛 MU은 소위 3-트랜지스터 셀 유닛이다. 3-트랜 지스터 셀 유닛은, 소스측 선택 트랜지스터 STS와, 드레인측 선택 트랜지스터 STD와, 이들 선택 트랜지스터 STS, STD 사이에 접속된 1개의 메모리셀 트랜지스터 MT를 포함한다.
소스측 선택 트랜지스터 STS의 N형 소스/드레인 확산층(2)은, 컨택트(3)를 통해 공통 소스선 SL에 접속되어 있다. 또한, 드레인측 선택 트랜지스터 STD의 N형 소스/드레인 확산층(2)은, 컨택트(4)를 통해 데이터선 또는 비트선 BL에 접속되어 있다. 이에 따라, 메모리 셀 유닛 MU은, 소스선 SL과 데이터선, 또는 비트선 BL과의 사이에 접속된다.
공통 소스선 SL은, 예를 들면 소자 활성 영역 AA 및 소자 분리 영역 STI의 연장 방향에 직교하는 방향으로 연장된다. 그리고, 공통 소스선 SL은 트랜지스터 STS, STDI, MT의 게이트 전극의 상부에 형성된, 예를 들면 제1층째의 금속 배선층으로 형성된다. 본 예의 공통 소스선 SL은, 예를 들면 선택 트랜지스터 STS, STD의 게이트 전극의 상부로부터, 메모리 셀 트랜지스터 MT의 게이트 전극의 상부로까지 확대된다.
비트선 BL은, 예를 들면 소자 활성 영역 AA 및 소자 분리 영역 STI의 연장 방향으로 연장된다. 그리고, 비트선 BL은 공통 소스선 SL의 더 상층에 형성된, 예를 들면 제2층째의 금속 배선층으로 형성된다.
메모리 셀 트랜지스터 MT는 전하 축적층, 예를 들면 부유 게이트층(5)을 갖는다. 본 예의 부유 게이트층(5)은, 예를 들면 도 2의 (b)에서의 파선원 A 내에 도시된 바와 같이, 부유 게이트층(5)의 측면이 소자 분리 영역 STI의 측면과 동일 면 또는 거의 동일면에 있다.
부유 게이트층(5) 상에는, 게이트 간 절연막(6)을 통해 제어 게이트층(7)이 형성되어 있다. 제어 게이트층(7)은 워드선 WL로서 기능한다. 게이트 간 절연막(6)은, 예를 들면 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막의 3층 구조 절연막 등으로 구성된다. 3층 구조 절연막은 일반적으로 ONO막이라 불린다.
선택 트랜지스터 STS, STD는 각각, 예를 들면 부유 게이트층(5)과 동일한 도전체층으로부터 형성된 게이트층(8)을 갖는다. 게이트층(8)은, 부유 게이트층(5)과 달리, 예를 들면 제어 게이트층(7)과 동일한 도전체층으로부터 형성된 게이트층 (9)에 단락되어 있다. 게이트층(9)은 선택 게이트선 SGS, SGD로서 기능한다. 게이트층(8)을 게이트층(9)에 단락시키는 방법의 일례는, 예를 들면 게이트 간 절연막(6)과 동일한 절연체층으로부터 형성된 절연막(10)에 개구부(11)를 형성하고, 이 개구부(11)를 통해 게이트층(9)을 게이트층(8)에 접촉시킨다. 이에 따라, 게이트층(8)은 게이트층(9)과 일체로 되어, 선택 트랜지스터 STS, STD의 게이트 전극으로서 기능한다.
그런데, 선택 트랜지스터 STS 및 선택 트랜지스터 STD의 채널 농도를 제어하기 위한 불순물을, 절연막(10)에 형성된 개구부(11)를 통해, 게이트층(8) 넘어로 이온 주입하는 방법이 본원 발명자 등에 의해 제안되어 있다(참조 문헌 3).
참조 문헌 3 :
2001년 5월 28일자로 출원된 일본 특허 출원 제2001-158066호,
2002년 5월 28일자로 출원된 미국 특허출원 제10/155,086호
미국 특허출원 제10/155,086호의 전체 내용은 참조로 고려된다.
이 방법에 따른 채널 불순물 도입 공정의 일례를 도 3의 (a)에 도시한다.
도 3의 (a)에 도시한 바와 같이, 예를 들면 소자 활성 영역 AA의 패턴에 패터닝되어 있는 도전체층, 예를 들면 도전성 폴리실리콘층(12) 상에, 절연체층, 예를 들면 ONO막(13)을 형성한다. 도전성 폴리실리콘층(12)은, 부유 게이트층(5) 및 게이트층(8)이 되는 도전체층이다. 또한, ONO막(13)은 게이트 간 절연막(6) 및 절연막(10)이 되는 절연체층이다. 계속해서, ONO막(13) 상에 마스크층, 예를 들면 포토레지스트층(14)을 형성하고, 이 포토레지스트층(14)에 개구부(11)에 대응한 창(15)을 형성한다. 계속해서, 포토레지스트층(14)을 마스크로 이용하여 절연막(10)을 에칭하고, 절연막(10)에 개구부(11)를 형성한다. 계속해서, 예를 들면 포토레지스트층(14)을 마스크에 이용하여, P형 웰(1)과 동일한 P형 불순물, 예를 들면 붕소를, P형 웰(1)에 대하여 도전성 폴리실리콘(12)을 관통시켜 이온 주입한다. 이것에 의해, 선택 트랜지스터 STS, STD의 게이트층(8)이 되는 부분 아래의 P형 웰(1), 즉 선택 트랜지스터 STS, STD의 채널 영역의 불순물 농도(채널 농도)는 다른 영역에 비하여 높아진다.
이러한 채널 불순물 도입 공정의 일례에 따라서 형성된 불휘발성 반도체 기억 장치의 단면을 도 3의 (b)에 도시한다.
도 3의 (b)에 도시한 바와 같이, 선택 트랜지스터 STS, STD의 채널 영역(16)의 불순물 농도는, 메모리 셀 트랜지스터 MT의 채널 영역(17)의 불순물 농도보다도 높다. 이와 같이, 도 3의 (a)에 도시한 채널 불순물 도입 공정의 일례를 이용함으 로써, 예를 들면 도 3의 (b)에 도시한 바와 같이, 미세한 메모리 셀 트랜지스터 MT, 미세한 선택 트랜지스터 STS 및 선택 트랜지스터 STD가, 고밀도로 배치되어 있는 경우에도 메모리 셀 트랜지스터 MT의 채널 농도와, 선택 트랜지스터 STS 및 선택 트랜지스터 STD의 채널 농도를, 별도로 제어할 수 있다.
소스측 선택 트랜지스터 STS의 N형 소스/드레인 확산층(2)과 공통 소스선 SL은 컨택트(3)를 통해 접속되고, 마찬가지로 드레인측 선택 트랜지스터 STD의 N형 소스/드레인 확산층(2)과 비트선 BL과의 접속은, 컨택트(4)를 통해 접속된다. 본 예의 컨택트(3)는, 공통 소스선 SL이 형성되어 있는 층(제1층째 금속 배선층)으로부터 소스측 선택 트랜지스터 STS의 N형 소스/드레인 확산층(2)에 대하여 직접적으로 형성되어 있다. 마찬가지로 본 예의 컨택트(4)는, 비트선 BL이 형성되어 있는 층(제2층째 금속 배선층)으로부터, 드레인측 선택 트랜지스터 STD의 N형 소스/드레인 확산층(2)에 대하여 직접적으로 형성되어 있다.
본 예의 컨택트(3, 4)는 각각, 소위 자기 정합 컨택트이다. 자기 정합 컨택트는, 컨택트의 일부가 선택 트랜지스터 STS, STD의 게이트 전극(8, 9)의 상부에 피복되는 구조를 갖는다. 선택 트랜지스터 STS, STD의 게이트 전극(8, 9)의 상부에는, 예를 들면 마스크재 절연막(18)이 형성되어 있다. 마스크재 절연막(18)은, 층간 절연막(19)에 대하여 에칭 선택성을 갖는다. 마스크재 절연막(18)의 재료의 일례는, 실리콘 질화막(SiN)이다. 마스크재 절연막(18)의 재료를 실리콘 질화막으로 한 경우, 층간 절연막(19)의 재료의 일례는 실리콘 산화막(SiO2)이다. 이와 같 이 마스크재 절연막(18)이 층간 절연막(19)에 대하여 에칭 선택성을 가짐으로써, 선택 트랜지스터 STS의 게이트 전극 간, 및 선택 트랜지스터 STD의 게이트 전극 간에 매립되어 있는 층간 절연막(19)만을 선택적으로 에칭할 수 있다. 이에 따라, 선택 트랜지스터 STS의 게이트 전극 간, 및 선택 트랜지스터 STD의 게이트 전극 사간에 대하여 자기 정합적으로 컨택트홀을 형성할 수 있다. 이 때, 자기 정합 컨택트(3)의 도전체는, 선택 트랜지스터 STS의 게이트 전극에 측벽 절연막(20)을 통해 근접하고, 또한, 게이트 전극 상에 마스크재 절연막(18)을 통해 피복된다. 자기 정합 컨택트(4)의 도전체도 마찬가지로, 선택 트랜지스터 STD의 게이트 전극에 측벽 절연막(20)을 통해 근접하고, 또한, 게이트 전극 상에 마스크재 절연막(18)을 통해 피복된다. 그러나, 자기 정합 컨택트(3, 4)의 도전체에 근접하고 있는 것은, 메모리 셀 트랜지스터 MT의 게이트 전극이 아니라, 선택 트랜지스터 STS, STD의 게이트 전극이다. 이 때문에, 예를 들면 비트선 BL 등에 유기(誘起)된 고전압이, 메모리 셀 트랜지스터 MT의 게이트 전극, 예를 들면 부유 게이트층(5)에 작용하지 않는다.
또한, 컨택트(3, 4)를 자기 정합 컨택트로 하지 않는 경우도 고려된다. 이 경우, 선택 트랜지스터와 메모리 셀 트랜지스터 사이가, 예를 들면 실리콘 산화막으로 매립되어 있는 구조로, 메모리 셀 트랜지스터와 선택 트랜지스터의 사이는 차단되어 있지만, 선택 트랜지스터 사이의 N형 소스/드레인 확산층(2), 주변 트랜지스터의 게이트 전극, 선택 트랜지스터의 게이트 전극, 및 메모리 셀 트랜지스터의 제어 게이트 전극만, 실리사이드막으로 되어 있는 구조도 고려된다(참조 문헌 4, 5)
참조 문헌 4 :
2001년 3월 16일자로 출원된 일본 특허 출원 제2001-075511호,
2002년 3월 15일자로 출원된 미국 특허출원 제10/098,130호
참조 문헌 5 :
2001년 8월 10일자로 출원된 일본 특허 출원 제2001-244557호,
2002년 8월 9일자로 출원된 미국 특허출원 제10/214,582호
미국 특허출원 10/098,130 및 10/214,582의 전체 내용은 참조로 고려된다.
본 제1 실시예에 따른 불휘발성 반도체 기억 장치에 따르면, 선택 트랜지스터 STS, STD의 게이트 전극은, 게이트층(8)과 게이트층(9)을, 예를 들면 게이트 간 절연막(6)과 동일한 절연체층으로 형성된 절연막(10)의, 예를 들면 중앙 부분에 개구부(11)를 형성함으로써 단락시킨다. 즉, 게이트층(8)에 대하여, 게이트층(9) 하부에서 컨택트를 취하는 방식이 채용되어 있다(특원2000-291910호, 상기 참조 문헌 2). 게이트층(9)은, 예를 들면 제어 게이트층(7)과 동일한 도전체층으로 형성된다. 이 때문에, 선택 트랜지스터 STS, STD의 게이트층(9), 즉, 선택 게이트선 SGD, SGS의 전극 재료의 전기 저항값은, 메모리 셀 트랜지스터 MT의 제어 게이트층(7), 즉, 워드선 WL의 전극 재료의 전기 저항값과 동일하게 된다. 제어 게이트층(7)의 전극 재료는, 예를 들면 도전성 폴리실리콘과 메탈 실리사이드와의 적층 구조이다. 메탈 실리사이드는, 예를 들면 텅스텐 실리사이드(WSi) 등이다. 또한, 부유 게이트층(5)의 전극 재료는, 예를 들면 도전성 폴리실리콘이다.
이와 같이, 선택 게이트선 SGD, SGS의 전극 재료의 전기 저항값은, 워드선 WL의 전극 재료의 전기 저항값과 동일하게 되기 때문에, 선택 게이트선 SGD, SGS 전극 재료의 전기 저항값이, 예를 들면 워드선 WL의 전극 재료의 전기 저항값보다도 높아지지 않는다. 이 때문에, 선택 게이트선 SGD, SCS에서의 지연은 경감되어, 고속의 동작이 가능하게 된다.
또한, 공통 소스선 SL 및 비트선 BL의 배선 재료에 대해서도, 전기 저항값이 낮은 배선 재료, 예를 들면 알루미늄(Al)을 이용함으로써, 선택 게이트선 SGS, SGD에 대하여, 공통 소스선 SL에서의 지연을 억제할 수 있다. 이와 동시에, 3-트랜지스터 셀 유닛에도 충분히 적용되도록 한, 조밀한 공통 소스선 SL을 형성하는 것이 가능하게 된다.
만일, 비트선 BL에 대하여, 공통 소스선 SL의 배선 재료가 저저항으로 되지 않는 경우에는, 예를 들면 본 제1 실시예와 같이, 공통 소스선 SL을, 예를 들면 선택 트랜지스터 STS, STD의 게이트 전극의 상부로부터, 메모리 셀 트랜지스터 MT의 게이트 전극의 상부로까지 넓어지도록 형성하면 된다. 이러한 공통 소스선 SL을 형성하는 경우, 예를 들면 본 제1 실시예와 같이, 비트선 BL로부터 직접 컨택트(4)를 형성하는 형상이면, 메모리 셀 트랜지스터 MT의 상부의 영역에 속하는 범위 내에서, 공통 소스선 영역을 확보하면 된다.
이와 같이 폭이 넓은 공통 소스선 SL은, 그 전기 저항을 경감할 수 있음과 함께 비트선 BL에 대하여, 예를 들면 메모리 셀 트랜지스터 MT로부터의 잡음을 차폐하는 효과도 갖고 있다.
본 제1 실시예에 따른 불휘발성 반도체 기억 장치의 메모리 셀 트랜지스터 MT의 동작은, 기본적으로 NAND형 플래시 메모리의 메모리 셀 트랜지스터와 동일하다.
예를 들면 데이터를 기입할 때에는, 선택된 메모리 셀 트랜지스터 MT의 제어 게이트에 고전압 Vpp을 인가한다. 이에 따라, 부유 게이트층(5)에는 FN 터널 전류에 의해 전자가 주입되고, 데이터가 기입된다. 여기서, 커플링비가 0.6 정도이면, 고전압 Vpp은 20V 정도로 설정된다.
데이터로서는, 예를 들면 전자가 주입되고, 메모리 셀 트랜지스터 MT의 임계값 전압이 임의의 기준 전압보다 높은 경우를 데이터 "0"으로 하고, 전자가 주입되어 있지 않거나, 혹은 전자가 방출되어 있어 메모리 셀 트랜지스터 MT의 임계값 전압이 기준 전압보다 낮은 경우를 데이터 "1"로 한다. 이것은, 종래의 플래시 메모리와 마찬가지이다. 따라서, 데이터의 유무를 판정하는 점은, 종래와 마찬가지이다.
한편, 데이터를 소거할 때에는, 예를 들면 P형 웰(1)에 고전압 Vpp을 인가하여, 전자를 P형 웰(1)로 방전함으로써 데이터를 소거한다.
데이터를 판독할 때에는, 메모리 셀 트랜지스터 MT가 1개밖에 없기 때문에, 선택 게이트선 SGS, SGD에 의해 선택된 메모리 블록에 대하여, 메모리 셀 트랜지스터 MT의 제어 게이트층(7)에, 기준 전압 이상의 임의의 전압을 인가했을 때에 트랜지스터 MT가 온 상태로 될지 오프 상태로 될지에 따라 "0" 이나 "1"의 데이터를 판 정할 수 있다.
또한, 메모리 셀 유닛 MU 내에는, 메모리 셀 트랜지스터 MT가 1개밖에 없는 구조이므로, 그 메모리 셀 트랜지스터 MT의 임계값 전압은 데이터가 기입되어 있는 경우에, 임의의 값보다 높으면 된다. 즉, 임계값 전압 분포에 상한의 제약이 없어지기 때문에, 임계값 전압 분포 제어가 간단해져서, 제조 변동에 대하여 강한 구조가 된다.
[제 2 실시예]
도 4는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 평면 패턴의 일례를 도시한 평면도이며, 도 5의 (a)는 도 4에서의 5A-5A선을 따르는 단면도이고, 도 5의 (b)는 도 4에서의 5B-5B선을 따르는 단면도이다.
본 제2 실시예는, 도 4, 도 5의 (a), 도 5의 (b)에 도시한 바와 같이, 제1 실시예에 따른 불휘발성 반도체 기억 장치의 3-트랜지스터 셀 유닛을, 소위 4-트랜지스터 셀 유닛으로 한 것이다. 4-트랜지스터 셀 유닛은 소스측 선택 트랜지스터 STS와, 드레인측 선택 트랜지스터 STD와, 이들 선택 트랜지스터 STS, STD 사이에 상호 직렬 접속된 2개의 메모리 셀 트랜지스터 MT1, MT2를 포함한다.
본 제2 실시예의 메모리 셀 유닛 MU 내에는, 2개의 메모리 셀 트랜지스터 MT1, MT2가 있다. 이 때문에, 예를 들면 메모리 셀 트랜지스터 MT1로부터 데이터를 판독할 때에는, 메모리 셀 트랜지스터 MT2를 데이터의 유무에 상관없이 온 상태로 하고, 마찬가지로 메모리 셀 트랜지스터 MT2로부터 데이터를 판독할 때에는, 메모리 셀 트랜지스터 MT1를 데이터의 유무에 상관없이 온 상태로 해야만 한다.
이와 같이 4-트랜지스터 셀 유닛에서는, 데이터 판독 시, 비선택의 메모리 셀 트랜지스터에 대해서는, 데이터의 유무에 상관없이 메모리 셀 트랜지스터를 온상태로 하기 위한 전압 Vpass를 게이트에 걸어 놓을 필요가 있으며, 메모리 셀 트랜지스터의 임계값 전압은, 전압 Vpass보다도 낮지 않으면 된다. 이 때문에, 임계값 전압 분포에 하한과 상한이 필요하게 되는, 소위 "리드 디스터브(Read disturb)"에의한 제약이 존재한다. 이것은 종래의 NAND형 플래시 메모리와 마찬가지이다.
그러나, 4-트랜지스터 셀 유닛은, 예를 들면 16개 등의 메모리 셀 트랜지스터를 포함하는 NAND형 셀 유닛보다도 메모리 셀 트랜지스터가 적기 때문에, 셀 전류를 많이 취할 수 있어, 셀 전류를 감지하는 시간도 짧다. 즉, 4-트랜지스터 셀 유닛은 NAND형 셀 유닛에 비하여 고속의 동작이 가능하다. 4-트랜지스터 셀 유닛은 메모리의 비트당 면적을 축소하고, 또한 고속 동작을 유지하고자 한 것으로, 칩 면적 축소 효과에 의한 비용 장점과, 적은 트랜지스터 수의 메모리 셀에 의한 고속 액세스성의 절충적인 불휘발성 반도체 기억 장치의 요구에 대한 수요를 충족시키는 것이다.
또한, 3-트랜지스터 셀 유닛은 유닛 셀당 메모리 셀이 1개이기 때문에, 랜덤 액세스에 유리하다.
이것에 대하여, 4-트랜지스터 셀 유닛도 랜덤 액세스가 가능은 하지만, 유닛 셀당 메모리 셀이 2개이기 때문에, 기본적으로는 직렬 액세스이다.
본 제2 실시예와 같이, 제1 실시예에 따른 불휘발성 반도체 기억 장치는 4- 트랜지스터 셀 유닛으로 하는 것이 가능하다.
[제3 실시예]
도 6은 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치의 평면 패턴의 일례를 도시한 평면도이며, 도 7의 (a)는 도 6에서의 7A-7A선을 따르는 단면도이고, 도 7의 (b)는 도 6에서의 7B-7B선을 따르는 단면도이다.
본 제3 실시예는, 제1 실시예에 따른 불휘발성 반도체 기억 장치의 컨택트(4)를, 복수층으로 나눠 형성하도록 한 것이다.
도 6, 도 7의 (a), 도 7의 (b)에 도시한 바와 같이, 드레인측 선택 트랜지스터 STD의 N형 소스/드레인 확산층(2)은, 제1층째 컨택트(4-1)를 통해 컨택트 배선(21)에 접속된다. 컨택트 배선(21)은, 예를 들면 공통 소스선 SL과 동일하고, 제1층째 금속 배선층으로 형성된다. 컨택트 배선(21)은, 제2층째 컨택트(4-2)를 통해 비트선 BL에 접속된다. 본 제3 실시예에 따른 불휘발성 반도체 기억 장치는, 컨택트(4-1), 컨택트 배선(21), 컨택트(4-2)와 같이, 컨택트(4)가 복수층으로 나뉘어져 있는 것외에는, 제1 실시예에 따른 불휘발성 반도체 기억 장치와 거의 마찬가지의 구성이다.
본 제3 실시예와 같이, 제1 실시예에 따른 불휘발성 반도체 기억 장치의 컨택트(4)는 직접적으로 형성되는 것이 아니라, 예를 들면 제1층째 컨택트(4-1), 컨택트 배선(21) 및 제2층째 컨택트(4-2)와 같이, 복수층으로 나누어 형성하는 것이 가능하다.
또, 컨택트(4)를 복수층으로 나누어 형성하는 경우, 예를 들면 컨택트 배선 (21) 등의 가공 변동을 예상하여, 어느 정도의 마진을 고려할 필요가 있다. 이 때문에, 공통 소스 SL을 배치하기 위한 영역을 충분히 확보할 수 없는 상황도 상정된다.
이러한 상황의 경우에는, 예를 들면 제1 실시예에 따른 불휘발성 반도체 기억 장치와 같이, 컨택트(4)를, 비트선 BL이 형성되어 있는 층(제2층째 금속 배선층)으로부터, 드레인측 선택 트랜지스터 STD의 N형 소스/드레인 확산층(2)에 대하여 직접적으로 형성하는 구조가 유리하다.
[제4 실시예]
도 8은 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치의 평면 패턴의 일례를 도시한 평면도이며, 도 9의 (a)는 도 8에서의 9A-9A선을 따르는 단면도이고, 도 9의 (b)는 도 8에서의 9B-9B선을 따르는 단면도이다.
본 제4 실시예는, 도 8, 도 9의 (a), 도 9의 (b)에 도시한 바와 같이, 제2 실시예에 따른 불휘발성 반도체 기억 장치의 컨택트(4)를 복수층으로 나누어 형성하도록 한 것이다. 본 제4 실시예에 따른 불휘발성 반도체 기억 장치는, 컨택트(4-1), 컨택트 배선(21), 컨택트(4-2)와 같이, 컨택트(4)가 복수층으로 나뉘어져 있는 것외에는, 제2 실시예에 따른 불휘발성 반도체 기억 장치와 거의 마찬가지의 구성이다.
본 제4 실시예와 같이, 제2 실시예에 따른 불휘발성 반도체 기억 장치의 컨택트(4)는 직접적으로 형성되는 것이 아니라, 예를 들면 제1층째 컨택트(4-1), 컨택트 배선(21) 및 제2층째 컨택트(4-2)와 같이 복수층으로 나눠 형성하는 것이 가 능하다.
[제5 실시예]
도 10은 본 발명의 제5 실시예에 따른 불휘발성 반도체 기억 장치가 구비하는 메모리 셀 유닛의 일 회로예를 도시한 회로도이다.
메모리 셀 유닛 MU에서는, 제1, 제3 실시예에서 설명한 3-트랜지스터 셀 유닛, 혹은 제2, 제4 실시예에서 설명한 4-트랜지스터 셀 유닛 외에, 도 10에 도시한 바와 같은 메모리 셀 유닛 MU도 고려된다.
도 10에 도시한 메모리 셀 유닛은 소스선 SL과 비트선 BL 사이에 접속된, 1개의 선택 트랜지스터 ST와 1개의 메모리 셀 트랜지스터 MT가 한쌍으로 된 것이다. 본 명세서에서는, 이 메모리 셀 유닛 MU을 2-트랜지스터 셀 유닛이라 한다.
도 10에 도시한 2-트랜지스터 셀 유닛에서는, 특히 선택 트랜지스터 ST가 공통 소스선 SL에 접속되고, 메모리 셀 트랜지스터 MT가 비트선 BL에 접속되어 있다. 단, 2-트랜지스터 셀 유닛으로서는, 선택 트랜지스터 ST를 비트선 BL에 접속하고, 메모리 셀 트랜지스터 MT를 비트선 BL에 접속하는 것도 가능할 것이다.
도 11은 본 발명의 제5 실시예에 따른 불휘발성 반도체 기억 장치의 평면 패턴의 일례를 도시한 평면도이며, 도 12의 (a)는 도 11에서의 12A-12A선을 따르는 단면도이고, 도 12의 (b)는 도 11에서의 12B-12B선을 따르는 단면도이다.
도 11, 도 12의 (a), 도 12의 (b)에 도시한 바와 같이, 2-트랜지스터 셀 유닛은 1개의 선택 트랜지스터 ST와, 선택 트랜지스터 ST에 접속된 1개의 메모리 셀 트랜지스터 MT를 포함한다.
선택 트랜지스터 ST의 N형 소스/드레인 확산층(2)은, 컨택트(3)를 통해 공통 소스선 SL에 접속되어 있다. 또한, 메모리 셀 트랜지스터 MT의 N형 소스/드레인 확산층(2)은, 컨택트(4)를 통해 비트선 BL에 접속되어 있다. 이에 따라, 메모리 셀 유닛 MU은, 소스선 SL과 데이터선, 또는 비트선 BL 사이에 접속된다.
본 예의 컨택트(3, 4)는 각각, 제1 내지 제4 실시예에서 설명한 컨택트(4)와같이, 자기 정합 컨택트는 아니다. 이 이유 중 하나는, 예를 들면 메모리 셀 트랜지스터 MT의 게이트 전극에 대하여 자기 정합 컨택트를 형성하면, 예를 들면 비트선 BL 등에 유기된 고전압이, 메모리 셀 트랜지스터 MT의 게이트 전극, 예를 들면 부유 게이트층(5)에 작용할 가능성이 있기 때문이다.
단, 컨택트(3)에 대해서는, 자기 정합 컨택트를 적용하는 것이 가능할 것이다. 이 경우에는, 선택 트랜지스터 ST의 게이트 전극에 대하여 자기 정합 컨택트가 되기 때문이다. 그리고, 컨택트(3)에 대하여, 자기 정합 컨택트를 적용하는 경우에는, 도 11, 도 12의 (a), 도 12의 (b)에 도시한 불휘발성 반도체 기억 장치에서는, 생략되어 있는 마스크재 절연막(18)이, 적어도 선택 트랜지스터 ST의 게이트 전극 상에 형성될 것이다.
본 제5 실시예와 같이, 제1 실시예에 따른 불휘발성 반도체 기억 장치는 2-트랜지스터 셀 유닛으로 하는 것이 가능하다.
또한, 제2 내지 제4 실시예에 따른 불휘발성 반도체 기억 장치도 2-트랜지스터 셀 유닛으로 하는 것이 가능하다.
[제6 실시예]
도 13은 본 발명의 제6 실시예에 따른 불휘발성 반도체 기억 장치를 구비하는 메모리 셀 어레이의 일 회로예를 도시한 회로도이다.
본 발명의 제1 내지 제5 실시예에 기초한 구조를 갖는 불휘발성 반도체 기억 장치의 응용으로서는, NAND형 셀 블록과, 예를 들면 제1, 제3 실시예에서 설명한 3-트랜지스터 셀 블록을 동일한 메모리 셀 어레이에 병렬 배치한다. 그리고, 3-트랜지스터 셀 블록을, 예를 들면 고속의 메모리 액세스가 필요한 정보를 기억시키는 부분으로 하고, NAND형 셀 블록을, 예를 들면 데이터를 보존해 두는 부분으로 한다. 또, 제6 실시예에 따른 불휘발성 반도체 기억 장치의 메모리 시스템과 유사한 구조는, 특개평10-l34588호 공보(참조 문헌 6)에 기재되어 있다. 참조 문헌 6에는, 예를 들면 NOR형 셀 블록과, NAND형 셀 블록을 동일한 메모리 셀 어레이에 병렬 배치하는 구조가 기재되어 있다.
참조 문헌 6
특허공개평10-134588호
도 13에 도시한 바와 같이, NAND형 셀 블록과, 3-트랜지스터 셀 블록을 동일한 메모리 셀 어레이에 병렬 배치하는 구조에서는, 종래 기술의 란에서도 설명한 바와 같이, 그 미세화를 진행시켜 가면 NAND형 셀 블록에서는 슬릿의 형성이 가능해도 3-트랜지스터 셀 블록에서는 슬릿의 형성이 어렵게 되어, NAND형 셀 블록, 및 3-트랜지스터 셀 블록을 각각, 동일한 메모리 셀 어레이에 병렬 배치하는 것이 곤란하게 된다.
그래서, 예를 들면 3-트랜지스터 셀 블록에, 예를 들면 상기 제1, 제3 실시 예에 따른 불휘발성 반도체 기억 장치를 사용한다. 이에 따라, 예를 들면 선택 트랜지스터 STS, STD 사이에 협지된 메모리 셀 블록의 길이를 자유롭게 조정하는 것이 가능해진다. 이 결과, 그 미세화가 진전된 경우에서도, 도 13에 도시한 메모리 셀 어레이(50)와 같이, 동일한 메모리 셀 어레이(50)에 대하여, NAND형 셀 블록 및 3-트랜지스터 셀 블록을 각각 배치하는 것이 가능하다.
또, 본 제6 실시예의 3-트랜지스터 셀 블록에 대해서는, 예를 들면 제2, 제4 실시예에 따른 불휘발성 반도체 기억 장치와 같은 4-트랜지스터 셀, 혹은 제5 실시예에 따른 불휘발성 반도체 기억 장치와 같은 2-트랜지스터 셀로 치환하는 것이 가능하다.
또한, 본 제6 실시예의 NAND형 셀 블록에 대해서는, 도 14에 도시한 바와 같이, AND형 셀 블록으로 치환하는 것이 가능하다.
또한, 도 14에 도시한 바와 같이, NAND형 셀 블록을 AND형 셀 블록으로 치환한 경우에는, 4-트랜지스터 셀을 AND형으로 하는 것도 가능하다.
[제7 실시예]
NAND형 플래시 EEPROM은, NOR형에 비하여 대용량화에 유리하다는 이점을 갖는 것은 상술한 바와 같다.
NAND형 EEPROM에서는, 불휘발성 메모리 셀이 복수개 직렬 접속되고, 그 단부에 선택 트랜지스터가 설치되어, 소위 메모리 셀 스트링(NAND 스트링)을 구성한다. NAND 스트링은, 메모리 셀 수가 많을수록, 비트선 컨택트나 공통 소스선이 차지하는 면적이 상대적으로 작아져서, 메모리 셀 어레이의 축소성(scalability)이 개선 된다. 따라서, 고밀도화, 대용량화를 위해서는, NAND 스트링 길이(즉, 메모리 셀 수)를 크게 하는 것이 바람직하다.
그러나, NAND 스트링 길이가 커지면, 데이터 판독 시의 셀 전류가 작아진다. NAND 스트링 내의 선택 셀을 판독할 때, 이것에 직렬 접속된 비선택 셀을 도통시키지만, 이들 비선택 셀의 토탈 컨덕턴스 저하가 커지기 때문이다. 셀 전류가 작아지면, 고속 동작을 할 수 없게 되고, 또한 기입이나 소거의 반복에 의해 다시 판독하여 셀 전류가 저하하여, 신뢰성을 확보할 수 없게 될 우려가 있다.
셀 전류는, 메모리 셀의 활성 영역의 폭에 비례하기 때문에, 활성 영역 폭을 크게 하면 셀 전류를 확보하는 것이 가능하게 되지만, 이것은 대용량화를 저해한다.
이상과 같이, NAND형 EEPROM은 대용량화와 고속 성능 및 고신뢰성과의 양립을 도모하는 것이 어렵다. 본 발명의 제7 실시예는, 대용량화와 고속 성능 및 고신뢰성과의 양립을 도모한 반도체 기억 장치에 관한 것이다.
도 15의 (a)는 본 발명의 제7 실시예에 따른 NAND형 EEPROM의 메모리 셀 어레이의 등가 회로예를 도시한 등가 회로도이며, 도 15의 (b)는 그 레이아웃예를 도시한 평면도이다.
도 15의 (a), 도 15의 (b)에 도시한 예에서는, 메모리 셀 어레이는, 예를 들면 3개의 셀 블록 A, B, C로 나누어져 있으며, 각각이 일괄 데이터 소거의 범위로 된다. 제1 셀 블록 A는, n개의 불휘발성 메모리 셀 MC0∼MCn-1이 직접 접속되고, 그 양단에 선택 트랜지스터 S1, S2가 설치된 메모리 셀 스트링(즉 NAND 스트링 혹 은, NAND 셀 유닛)(30a)을 배열하여 구성되어 있다. 한쪽의 선택 트랜지스터 S1의 드레인은 각 NAND 스트링(30a) 각각에 설치된 데이터 전송선(이하, 비트선) BL에 접속되고, 다른 쪽의 선택 트랜지스터 S2의 소스는 복수의 NAND 스트링(30a)에 공통으로 배치된 기준 전위선(이하, 공통 소스선) SL에 접속되어 있다.
제2 셀 블록 B는, m개(단, m<n)의 불휘발성 메모리 셀 MC0∼MCm-1이 직접 접속되고, 그 양단에 선택 트랜지스터 S1, S2가 설치된 NAND 스트링(30b)을 배열하여 구성되어 있다. 한쪽의 선택 트랜지스터 S11의 드레인은, 각 NAND 스트링(30b) 각각에 설치된 비트선 BL에 접속되고, 다른 쪽의 선택 트랜지스터 S2의 소스는 복수의 NAND 스트링(30b)에 공통으로 배치된 공통 소스선 SL에 접속되어 있다.
제3 셀 블록 C는, 1개의 메모리 셀 M0이 양단에 선택 트랜지스터 S1, S2를 접속하여 구성된 NAND 스트링(30c)이다. 선택 트랜지스터 S1의 드레인은 비트선 BL에, 선택 트랜지스터 S2의 소스는 공통 소스선 SL에 접속되어 있다.
각 셀 블록 A, B, C 중에서 복수개의 NAND 스트링(30a, 30b, 30c)의 대응하는 메모리 셀의 제어 게이트는 공통으로 워드선 WL에 접속되고, 선택 트랜지스터 S1, S2의 게이트는 마찬가지로, 선택 게이트선 SSL, GSL에 접속되어 있다. 비트선 BL은, 이 실시예에서는 셀 블록 A∼C에 걸쳐 연속적으로 형성되어 있다.
여기서 셀 블록 A, B, C는 전부 2치 기억을 행하는 것이 가능하다. 혹은 다른 예로서, 예를 들면 NAND 스트링이 가장 큰 셀 블록 A는, 대용량의 데이터 저장을 위해 4치 기억 등의 다치 기억을 행하도록 하고, 셀 블록 A보다도 NAND 스트링이 작은 셀 블록 B, C는, 2치 기억을 행하도록 할 수 있다. 혹은 또 다른 예로서, 가장 NAND 스트링이 작은 셀 블록 C만을 2치 기억으로 하고, 그 이외의 셀 블록 A, B는 4치 기억을 행하도록 할 수도 있다.
도 15의 (b)에서는, 스트라이프 형상으로 구획된 활성 영역(소자 영역)과, 메모리 셀 및 선택 트랜지스터의 게이트를 연속적으로 배치한 워드선 WL 및 선택 게이트선 SSL, GSL의 패턴을 도시하고 있으며, 비트선 및 공통 소스선은 컨택트만 을 도시하여 생략하고 있다.
도 15의 (b)에 도시한 바와 같이, 셀 블록 A∼C의 활성 영역의 폭은 d0으로 일정하게 하고 있다. 또한, 복수개의 워드선 WL을 갖는 셀 블록 A, B의 워드선 피치도, 동일하게 w0으로 하고 있다.
또, 도 15의 (a) 및 도 15의 (b)에 도시한 예에서는, 각 셀 블록 A, B, C 내에, 비트선 방향으로 하나의 NAND 스트링이 배치되어 있지만, 실제로는 각 셀 블록 A, B, C 내에, 비트선 방향으로 복수의 NAND 스트링이 배치되어도 되고, 이 경우, 하나의 셀 블록 내에서, 비트선 방향에 인접하는 2개의 NAND 스트링은, 예를 들면, 비트선 컨택트나 공통 소스선 컨택트를 공유하는 형태로 형성하면 된다.
보다 구체적인 셀 블록의 레이아웃 예를 도 16에 도시하고, 그 ⅩⅦ-ⅩⅦ'선을 따르는 단면을 도 17에 도시하며, 그 ⅩⅧ-ⅩⅧ'선을 따르는 단면을 도 18에 도시한다. 여기서는, 도 15의 (a)에 도시한 셀 블록 A를 상정하고 있지만, 다른 셀 블록의 구성도, 셀 수가 다를 뿐으로 마찬가지이다.
도 16 내지 도 18에 도시한 바와 같이, 실리콘 기판(51)의 셀 어레이 영역은, 셀 블록마다 p형 웰이 형성된다. 이 p형 웰에는, 소자 분리 절연막(52)에 의 해 스트라이프 형상의 소자 영역(활성 영역)(53)이 구획된다. 소자 분리 절연막(52)의 일례는 STI(Shallow Trench Isolation)이다.
각 소자 영역(3)에 터널 절연막(54)을 통해 부유 게이트(55)가 형성되고, 부유 게이트(55) 상에 게이트 간 절연막(56)을 통해 제어 게이트(57)가 형성되며, 또한 제어 게이트에 자기 정합된 소스, 드레인 확산층(59)이 형성되어, 메모리 셀 MC이 구성된다. 제어 게이트(57)가 한 방향으로 연속적으로 패턴 형성되어, 워드선 WL으로 된다.
이 실시예에서는, 메모리 셀의 부유 게이트(55)는, 도 18에 도시한 바와 같이 소자 분리 절연막(52)의 사이에 자기 정합적으로 형성된다. 부유 게이트(55)를 매립 후, 소자 분리 절연막(52)의 상부를 에칭함으로써, 부유 게이트(55)가 돌출한 상태로 형성된다. 따라서 제어 게이트(57)는, 부유 게이트(55)의 상면뿐만 아니라 양측면에도 대향하여, 큰 결합 용량이 얻어지도록 하고 있다.
선택 트랜지스터 S1, S2에 대해서는, 도 17에 도시한 바와 같이, 메모리 셀의 부유 게이트(55)와 제어 게이트(57)가 되는 상하의 다결정 실리콘막을 단락한 상태에서 게이트 전극을 형성하고 있다. 메모리 셀 MC 및 선택 트랜지스터 S1, S2의 게이트는, 실리콘 질화막(8)으로 덮힌 상태에서 패턴 형성된다.
메모리 셀 및 선택 트랜지스터가 형성된 기판 상에는 제1 층간 절연막(60a)이 형성되고, 이 위에 제1층 메탈 배선인 공통 소스선(SL)(62)이 형성된다. 공통 소스선(62)은, 층간 절연막(60a)에 형성된 컨택트홀에 매립된 컨택트 플러그(61a)를 통해, NAND 스트링의 소스측의 확산층(59)에 접속된다. 제1 층간 절연막(60a) 상에는 또한 제2 층간 절연막(60b)이 형성되고, 이 위에 제2층 메탈 배선인 비트선(BL)(64)이 형성된다. 비트선(64)은, 층간 절연막(60a, 6Ob)에 형성된 컨택트홀에 매립된 컨택트 플러그(61b)를 통해, NAND 스트링의 드레인측 확산층(69)에 접속된다.
컨택트 플러그(61a, 61b)는 인접하는 셀 블록 사이의 2개의 선택 트랜지스터 S1, S2의 사이에 자기 정합적으로 매립되어 있다. 즉, 게이트 전극을 덮는 실리콘 질화막(58)을 에칭 스토퍼로서 게이트 간 스페이스보다 큰 개구의 마스크를 이용하여 층간 절연막 에칭을 행함으로써, 게이트 간 스페이스에 자기 정합된 컨택트홀을 형성한다. 이에 따라, 컨택트 플러그(61a, 61b)는, 선택 트랜지스터의 게이트 전극에 일부가 걸치는 상태로 매립된다.
상술한 바와 같이, 도 15의 (a) 및 도 15의 (b)에서는, 1개의 셀 블록의 비트선 방향의 크기가 하나의 NAND 스트링인 경우를 도시하고 있지만, 도 16 내지 도 18의 예에서는 셀 블록은, 비트선 방향에 인접하는 NAND 스트링이 드레인 확산층 및 소스 확산층을 공유하여, 비트선 방향에 복수의 NAND 스트링이 배열되는 예를 도시하고 있다.
이 실시예에서는, 도 15의 (a) 및 도 15의 (b)에 도시한 바와 같이, 비트선 BL은 셀 블록 A∼C에 걸쳐 연속적으로 형성된다. 따라서, 도 19에 도시한 바와 같이, 이들 셀 블록 A∼C의 일단에, 셀 블록 A∼C에서 공유되는 감지 증폭기(70)가 배치된다.
이 실시예에 따르면, NAND 스트링의 크기가 다른 셀 블록을 1칩화하고 있기 때문에, 용도에 대응하여 칩 내의 영역을 구분하여 사용함으로써, 용도마다의 성능을 얻는 것이 가능하게 된다. 예를 들면, NAND 스트링의 메모리 셀 수가 가장 적은 셀 블록 C는 고속 성능에 뛰어나기 때문에, 재기입 횟수가 많아 고속 액세스가 요구되는 프로그램 코드의 기억 영역으로서 이용한다. 블록 A, B는, 고속 성능이 그다지 요구되지 않지만 고밀도를 위해 대용량인 것이 필요한, 예를 들면 화상 데이터 기억 영역으로서 이용한다. 셀 블록 A, B의 사이도 스트링 길이가 다르기 때문에, 셀 블록 A는 보다 대용량의 데이터 영역, 셀 블록 B는 셀 블록 A보다는 고속성이 요구되는 데이터 영역으로서 구분하여 사용할 수 있다.
이에 따라, 칩 내의 NAND 스트링 길이를 일정하게 한 경우에 비하여, 고속 성능, 및 고신뢰성과 고밀도, 대용량의 트레이드 오프의 관계를 해결할 수 있다. 또한, 셀 블록 C는 고속의 기입/판독을 행하기 위해서 2치 기억을 행하도록 하고, NAND 스트링 길이가 큰 셀 블록 A는 대용량의 데이터 저장 영역으로서 4치 기억을 행하도록 하면, 셀 블록의 용도를 보다 최적화할 수 있다. 셀 블록 B는, 메모리 용도에 따라, 셀 블록 A와 함께 4치 기억으로 하여도 되고, 셀 블록 C와 함께 2치 기억을 행하도록 할 수도 있다.
또한, 도 15의 (a) 및 도 15의 (b)에 도시한 바와 같이, 복수의 셀 블록 A∼C 사이에서 활성 영역의 폭을 일정하게 하고 있기 때문에, 미세 가공 조건이 셀 어레이 영역 전체에서 균일하게 되어, 미세한 메모리 셀을 고신뢰성으로 실현할 수 있다. 또한, 셀 블록 A, B의 워드선 피치를 같게 하고 있기 때문에, 워드선을 선택 구동하는 로우 디코더를 일정 피치로 배치할 수 있다. 이것도 미세 가공에 있 어서 바람직하다.
다음에, 제7 실시예의 변형예를 설명한다.
도 20은 제7 실시예의 제1 변형예에 따른 불휘발성 반도체 기억 장치의 메모리 셀 어레이를 도시한 평면도이며, 도 21은 도 20에서의 ⅩⅩⅠ-ⅩⅩⅠ'선을 따르는 단면도이다.
도 20 및 도 21에는, 비트선 컨택트의 구성을 변형한 예가, 도 16 및 도 17에 대응시켜 도시되어 있다. 도 16 및 도 17과 대응하는 부분에는 동일 부호를 붙이고 상세한 설명은 생략한다.
제1 변형예는, 비트선(64)을 중계용 배선(66)을 통해 확산층(59)에 접속하도록 하고 있다. 중계용 배선(66)은, 공통 소스선(62)과 동일한 도전체 재료를 이용하여 제1 층간 절연막(60a) 상에 형성된다. 중계용 배선(66)은, 제1 층간 절연막(60a)에 매립된 컨택트 플러그(61b1)를 통해 n형 확산층(59)과 접속된다. 제2 층간 절연막(60b) 상에 형성되는 비트선(64)은, 제2 층간 절연막(60b)에 매립된 컨택트 플러그(61b2)를 통해 중계용 배선(66)에 접속된다.
중계용 배선(66)을 n형 확산층(59)에 접속하기 위한 컨택트 플러그(61b1)는, 인접하는 2개의 선택 트랜지스터 S1의 게이트 전극 사이에 자기 정합되어 매립되고, 게이트 전극에 일부 중첩되는 상태로 형성되어, 워드선의 방향으로 일렬로 배열된다. 비트선(64)을 중계용 배선(66)에 접속하기 위한 컨택트 플러그(61b2)는, 도 20에 도시한 바와 같이, 컨택트 플러그(61b1)의 배열의 양측에 교대로, 워드선 상에 위치하도록 배치된다. 이에 따라, 컨택트 플러그(61b2)의 배열 피치는, 컨택 트 플러그(61b1)의 2배로 된다. 이와 같은 배열은 컨택트 플러그(61b1)와 달리 자기 정합되지 않은 컨택트 플러그(61b2)를, 어느 정도 큰 면적으로서 서로 단락하지 않고, 확실하게 중계용 배선(66)에 컨택트시키는 것을 가능하게 한다.
도 22는 제 7 실시예의 제2 변형예에 따른 불휘발성 반도체 기억 장치의 메모리 셀 어레이를 도시한 평면도이며, 도 23은 도 22에서의 ⅩⅩⅢ-ⅩⅩⅢ'선을 따르는 단면도이다.
도 22 및 도 23에는, 비트선 컨택트의 구성을 변형한 다른 예가, 도 16 및 도 17에 대응시켜 도시되어 있다. 도 16 및 도 17과 대응하는 부분에는 동일 부호를 붙이고 상세한 설명은 생략한다.
제2 변형예는, 도 16 및 도 17에서 설명한 공통 소스선(62)과 컨택트 플러그(61a)에 대응하는 것으로서, 메탈 배선을 이용하지 않고, 다결정 실리콘 혹은 텅스텐 등의 메탈에 의한 매립 배선(61c)을 이용하고 있다. 이 매립 배선(61c)은, 인접하는 선택 트랜지스터 S2의 게이트 전극 사이에 자기 정합적으로, 워드선 방향으로 연속하도록 매립된 로컬 인터코넥트 배선이며, 공통 소스선으로 된다.
이 경우 층간 절연막(60)은 1층이며, 메탈 배선은 비트선(64)만으로 된다. 비트선(64)은 도 16 및 도 17과 마찬가지로, 층간 절연막(60)에 매립된 컨택트 플러그(61b)를 통해 n형 확산층(59)에 접속된다. 이와 같이 메탈 배선층의 삭감에 의해, 공정의 간략화와 제조 공정의 삭감이 가능하게 된다.
도 24는 제7 실시예의 제3 변형예에 따른 불휘발성 반도체 기억 장치의 메모리 셀 어레이를 도시한 평면도이다.
도 24는 메모리 셀 어레이의 레이아웃을 변경한 예를, 도 15의 (b) 에 대응시켜 도시하고 있다.
제3 변형예는 복수의 셀 블록의 사이의 활성 영역(소자 영역)의 폭을 다르게 한다. 제3 변형예에서는, 구체적으로는 셀 블록 A, C의 활성 영역의 폭을 d1로 하고, 셀 블록 B의 활성 영역의 폭을, d1보다 큰 d2로 설정하고 있다. 셀 블록 A, B의 워드선 피치는, 제7 실시예와 마찬가지로, 동일한 w0으로 하고 있다.
구체적인 셀 어레이의 구조로서는, 소자 영역과 소자 분리 영역의 폭의 관계를 제외하면, 도 10 내지 도 18에서 설명한 구조, 도 20 및 도 21에서 설명한 구조, 도 22 및 도 23에서 설명한 구조 중 어느 것인가를 적용할 수 있다.
종래 기술에서는 일반적으로, 부유 게이트를 워드선 방향에 대하여 셀마다 분리하기 위해서는, 부유 게이트 재료막을 소자 분리 영역 상에서 슬릿 가공하는 것이 행해진다. 이것에 대하여, 도 16 내지 도 18에서 설명한 바와 같이, 부유 게이트를 소자 분리 영역의 사이에 자기 정합적으로 매립하는 방식을 이용하면, 슬릿 형성이 필요없기 때문에, 소자 분리 영역과 소자 영역의 폭의 관계를 가능하게 선택할 수 있다.
그리고 이 제3 변형예와 같이, 셀 블록의 사이에서 소자 영역의 폭을 다르게 하면, 셀 블록의 용도에 대응한 최적의 특성을 선택할 수 있다.
도 24에 도시한 예는, 2개의 셀 블록 A, B에 주목하면, NAND 스트링 길이가 작은 쪽의 셀 블록 B의 활성 영역 폭을, 셀 블록 B의 그것보다 크게 하고 있다. 즉, NAND 스트링 길이가 작은 셀 블록 B는, 셀 블록 A보다는 고속 동작의 용도에 바 람직하지만, 이 셀 블록 B에 고속 성능을 부여하기 위해서는, 그 활성 영역 폭을 크게 하여, 큰 셀 전류를 확보하는 것이 바람직하다.
도 24에 도시한 바와 같이, 셀 블록 A, B의 사이에서 소자 영역의 폭을 다르게 하면, 특히 그 피치가 커지는 경우에는, 셀 블록 A, B에 연속적으로 비트선 BL을 형성하는 것은 곤란하다. 따라서 이 경우에는, 셀 블록 A, B 마다 독립적으로 다른 피치로 비트선 BL을 배치하게 된다. 또한 이 경우, 도 25에 도시한 바와 같이, 셀 블록 A, B마다 독립적으로 감지 증폭기(70a, 70b)를 배치하게 된다.
[제8 실시예]
최근, 불휘발성 반도체 기억 장치는, IC 카드, 예를 들면, 메모리 카드의 주기억에 사용되도록 되어 있다. 전형적인 메모리 카드에는, 주기억과, 이 주기억을 제어하는 컨트롤러가 포함된다. 종래, 이 종류의 메모리 카드에서는, 예를 들면, 참조 문헌 7에 기재되어 있는 바와 같이, 1개의 카드형 패키지에 2개의 IC 칩, 즉 컨트롤러 IC 칩과 메모리 IC 칩의 쌍방이 수용되도록 되어 있다.
참조 문헌 7
시게오 아라끼(Shigeo Araki) "메모리 스틱(The Memory Stick)"
http://www ece.umd.edu/courses/ence759m S2002/papers/araki2000-micro204.pdf pp40-46.
그러나, 1개의 카드형 패키지에 컨트롤러 IC 칩과 메모리 IC 칩의 쌍방을 수용하는 것은, 메모리 카드의 소형화나, 그 제조 비용의 삭감에 지장을 준다. 이러한 사정을 해소하기 위해서는, 예를 들면, 컨트롤러와 메모리를 1칩화하는 것이 바람직하다.
도 26의 (a) 내지 도 26의 (c)는 본 발명의 제8 실시예에 따른 불휘발성 반도체 기억 장치를 도시한 블록도이다.
도 26의 (a)는 제8 실시예의 제1 예를 도시한다.
도 26의 (a)에 도시한 바와 같이, IC 칩(90)에는 기능 회로 블록으로서, 주기억, 예를 들면, 플래시 메모리(92)와, 이 플래시 메모리(92)를 제어하는 컨트롤러(91)가 포함되어 있다. 도 26의 (a)에는 컨트롤러(91)에 포함되는 몇개의 회로 블록 중, 특히 주기억에 관계하는 회로 블록만을 설명한다.
주기억에 관계하는 회로 블록으로서는, 예를 들면, 직렬/병렬 및 병렬/직렬 인터페이스(93), 페이지 버퍼(94), 메모리 인터페이스(95)가 포함된다.
직렬/병렬 및 병렬/직렬 인터페이스(93)는, 데이터를 플래시 메모리(92)에 기입할 때, 예를 들면, 직렬인 입력 데이터를, 병렬인 내부 데이터로 변환한다. 변환된 병렬 내부 데이터는, 페이지 버퍼(94)에 입력되고, 여기에 축적된다. 축적된 내부 데이터는, 메모리 플래시(95)를 통하여, 플래시 메모리(92)에 기입된다.
또한, 데이터를 플래시 메모리(92)로부터 판독할 때에는, 플래시 메모리(92)로부터 판독한 데이터를, 메모리 인터페이스(95)를 통해, 페이지 버퍼(94)에 입력하고, 여기에 축적한다. 축적한 내부 데이터는, 직렬/병렬 및 병렬/직렬 인터페이스(93)에 입력되고, 여기서 병렬 내부 데이터가, 직렬인 출력 데이터로 변환되어, 칩의 밖으로 출력된다.
이러한 IC(90)는 도 27에 도시한 바와 같이, 카드형 패키지(97)에 수용, 혹 은 탑재, 혹은 접착됨으로써, IC 카드, 예를 들면, 메모리 카드로서 기능한다.
도 26의 (a)에 도시한 제1 예에서는, 상기 IC 칩(90)에서, 플래시 메모리(92)의 메모리 셀 어레이를, 상기 실시예에서 설명한 NAND 셀 블록(96)을 포함하여 구성하고, 페이지 버퍼(94)를 상기 실시예에서 설명한 3-트랜지스터 셀 블록으로 구성한다.
또한, 도 26의 (b)에 도시한 제2 예에서는, 상기 IC 칩(90)에서, 플래시 메모리(92)의 메모리 셀 어레이를, 상기 실시예에서 설명한 AND 셀 블록(96)을 포함하여 구성하고, 페이지 버퍼(94)를 상기 실시예에서 설명한 3-트랜지스터 셀 블록으로 구성한다.
또한, 도 26의 (c)에 도시한 제3 예에서는, 상기 IC 칩(90)에서, 플래시 메모리(92)의 메모리 셀 어레이를, 상기 실시예, 특히 제7 실시예에서 설명한 셀 블록 A 및 B를 포함하여 구성하고, 페이지 버퍼(94)를 상기 제7 실시예에서 설명한 셀 블록 C에 의해 구성한다.
이러한 제8 실시예에 따르면, 예를 들면, 컨트롤러와 메모리를 1칩화한 IC 칩(90)에서, 플래시 메모리(92)를 NAND 셀 블록 혹은 AND 셀 블록으로 구성하며, 페이지 버퍼(94)를 3-트랜지스터 셀 블록으로 구성한다. NAND 셀 블록의 메모리 셀, AND 셀 블록의 메모리 셀, 및 3-트랜지스터 셀 블록의 메모리 셀은 상호 동일하다. 이 때문에, 예를 들면, IC 칩(90)을 제조하기 쉽다는 이점을 얻을 수 있다.
또한, 예를 들면, 페이지 버퍼(94)를 2개의 CMOS형 인버터를 이용한 래치 회로로 구성한 경우에 비하여, 페이지 버퍼(94)의 트랜지스터 수를 줄일 수 있다는 이점을 얻을 수 있다.
또, 제8 실시예에서, 페이지 버퍼(94)를 상기 실시예에서 설명한 2-트랜지스터 셀 블록으로 구성하는 것도 가능하다.
또한, 플래시 메모리(92)의 메모리 셀 어레이에는, 예를 들면 제6 실시예와같이, 3-트랜지스터 셀 블록 또는 2-트랜지스터 셀 블록과, NAND 셀 블록을 포함하여 구성하여도 되고, 제7 실시예와 같이, 셀 블록 A, B 및 C를 포함하여 구성하여도 된다.
이상 설명한 바와 같이, 본 발명에 의하면, 고밀도화에 의한 대용량화와 고속 성능 및 고신뢰성과의 양립을 도모한 NAND형 EEPROM을 얻을 수 있다.
이상, 본 발명을 제1 내지 제8 실시예를 참조하여 설명하였지만, 본 발명은, 이들 실시예 각각에 한정되는 것이 아니라, 그 실시에 있어서는, 발명의 요지를 일탈하지 않는 범위에서 다양하게 변형하는 것이 가능하다.
또한, 상기 각 실시예는 각각 단독으로 실시하는 것이 가능하지만, 적절하게 조합하여 실시하는 것도 물론 가능하다.
또한, 상기 각 실시예에는, 여러 단계의 발명이 포함되어 있으며, 각 실시예에서 개시한 복수의 구성 요건의 적절한 조합에 의해, 여러 단계의 발명을 추출하는 것도 가능하다.
또한, 상기 각 실시예에서는, 본 발명을 불휘발성 반도체 기억 장치에 적용한 예에 기초하여 설명하였지만, 상술한 바와 같은 불휘발성 반도체 기억 장치를 내장한 반도체 집적 회로 장치, 예를 들면 프로세서, 시스템 LSI 등도 또한, 본 발 명의 범주에 속한다.
추가의 장점 및 변경이 당업자들에 의해 쉽게 행해질 수 있다. 그러므로, 폭넓은 측면에 있어서 본 발명은 상술된 특정 실시예에 한정되지 않는다. 따라서, 첨부된 특허청구범위 및 그 등가물에 의해 정의된 일반적인 발명의 개념의 사상 또는 범위로부터 벗어나지 않으면서 다양한 변경을 행할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 고밀도화에 의한 대용량화와 고속 성능 및 고신뢰성과의 양립을 도모한 NAND형 EEPROM을 얻을 수 있다.

Claims (19)

  1. 반도체 집적 회로 장치로서,
    메모리 셀 어레이,
    상기 메모리 셀 어레이 내에 형성된 제1 셀 블록 - 상기 제1 셀 블록에는, 복수의 전기적으로 재기입이 가능한 메모리 셀과 적어도 1개의 선택 트랜지스터가 직렬 접속된 메모리 셀 스트링이 복수개 배열되어 있음 -,
    상기 메모리 셀 어레이 내에 형성된 제2 셀 블록 - 상기 제2 셀 블록에는, 상기 제1 셀 블록과는 다른 수의 복수의 전기적으로 재기입이 가능한 메모리 셀과 적어도 1개의 선택 트랜지스터가 직렬 접속된 메모리 셀 스트링이 복수개 배열되어 있음 -, 및
    상기 제1 및 제2 셀 블록에 걸쳐 배치되고, 각 메모리 셀 스트링의 일단에 접속되어 있는 데이터선
    을 포함하는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 제1 셀 블록과 제2 셀 블록의 각 메모리 셀 스트링의 소자 영역 폭이 동일한 반도체 집적 회로 장치.
  3. 제1항에 있어서,
    상기 제1 셀 블록과 제2 셀 블록의 각 메모리 셀 스트링의 소자 영역 폭이 다른 반도체 집적 회로 장치.
  4. 제1항에 있어서,
    상기 제1 및 제2 셀 블록의 한쪽은, 다른 쪽에 비하여 메모리 셀 스트링의 메모리 셀 수가 적으며, 또한 소자 영역의 폭이 넓은 반도체 집적 회로 장치.
  5. 삭제
  6. 반도체 집적 회로 장치로서,
    메모리 셀 어레이,
    상기 메모리 셀 어레이 내에 형성된 제1 셀 블록 - 상기 제1 셀 블록에는, 복수의 전기적으로 재기입이 가능한 메모리 셀과 적어도 1개의 선택 트랜지스터가 직렬 접속된 메모리 셀 스트링이 복수개 배열되어 있음 -,
    상기 메모리 셀 어레이 내에 형성된 제2 셀 블록 - 상기 제2 셀 블록에는, 상기 제1 셀 블록과는 다른 수의 복수의 전기적으로 재기입이 가능한 메모리 셀과 적어도 1개의 선택 트랜지스터가 직렬 접속된 메모리 셀 스트링이 복수개 배열되어 있음 -, 및
    상기 제1 및 제2 셀 블록에 독립적으로 배치되고, 각 메모리 셀 스트링의 일단에 접속되어 있는 데이터선
    을 포함하는 반도체 집적 회로 장치.
  7. 제1항 또는 제6항에 있어서.
    상기 각 셀 블록에 복수의 메모리 셀 스트링이 배열되고, 각 셀 블록 내의 복수의 메모리 셀 스트링의 일단측 확산층은 메모리 셀 스트링을 덮는 층간 절연막 내부에 형성된 기준 전위선에 공통 접속되며, 다른 일단측 확산층은 상기 층간 절연막 상에 형성된 각각 별개의 데이터 전송선에 접속되어 있는 반도체 집적 회로 장치.
  8. 제7항에 있어서,
    상기 층간 절연막은 제1 및 제2 층간 절연막의 적층 구조이며, 상기 기준 전위선은, 상기 제1 층간 절연막 상에 형성되어 상기 제1 층간 절연막에 매립된 제1 컨택트 플러그를 통해 상기 메모리 셀 스트링의 일단측 확산층에 접속되고, 상기 데이터 전송선은, 제2 층간 절연막 상에 형성되어 상기 제1 및 제2 층간 절연막에 매립된 제2 컨택트 플러그를 통해 상기 메모리 셀 스트링의 타단측 확산층에 접속되어 있는 반도체 집적 회로 장치.
  9. 제7항에 있어서,
    상기 층간 절연막은 제1 및 제2 층간 절연막의 적층 구조이며, 상기 기준 전위선은, 상기 제1 층간 절연막 상에 형성되어 상기 제1 층간 절연막에 매립된 제1컨텍트 플러그를 통해 상기 메모리 셀 스트링의 일단측 확산층에 접속되고, 상기 데이터 전송선은, 상기 제1 층간 절연막 상에 상기 기준 전위선과 동일한 도체막을 이용하여 형성된 중계용 배선 및 상기 제1 층간 절연막에 매립된 제2 컨택트 플러그를 통해 상기 메모리 셀 스트링의 타단측 확산층에 접속되어 있는 반도체 집적 회로 장치.
  10. 제7항에 있어서,
    상기 기준 전위선은, 상기 메모리 셀 스트링의 일단측 확산층을 협지하는 2개의 게이트 전극의 사이에 매립된 도체층이며, 상기 데이터 전송선은, 상기 층간 절연막에 매립된 컨택트 플러그를 통해 상기 메모리 셀 스트링의 타단측 확산층에 접속되어 있는 반도체 집적 회로 장치.
  11. 제1항 또는 제6항에 있어서,
    상기 제1 및 제2 셀 블록 중, 메모리 셀 스트링의 메모리 셀 수가 적은 쪽이 2치 기억을 행하고, 메모리 셀 수가 많은 쪽이 다치 기억을 행하는 반도체 집적 회로 장치.
  12. 제1항 또는 제6항에 있어서,
    상기 메모리 셀 어레이는 불휘발성 반도체 메모리 셀 어레이이고,
    상기 반도체 집적 회로 장치는 페이지 버퍼를 갖는 제어 회로를 더 포함하며, 상기 페이지 버퍼는 3-트랜지스터 셀 블록을 포함하는 반도체 집적 회로 장치.
  13. 제12항에 있어서,
    상기 불휘발성 메모리 셀 어레이는 NAND 셀 블록을 포함하는 반도체 집적 회로 장치.
  14. 제12항에 있어서,
    상기 불휘발성 메모리 셀 어레이는 AND 셀 블록을 포함하는 반도체 집적 회로 장치.
  15. 제12항에 있어서,
    상기 불휘발성 반도체 메모리 셀 어레이는 제1 스트링 길이를 갖는 제1 NAND 셀 블록, 및 상기 제1 스트링 길이와는 다른 제2 스트링 길이를 갖는 제2 NAND 셀 블록을 포함하는 반도체 집적 회로 장치.
  16. 제1항 또는 제6항에 있어서,
    상기 메모리 셀 어레이는 불휘발성 반도체 메모리 셀 어레이이고,
    상기 반도체 집적 회로 장치는 페이지 버퍼를 갖는 제어 회로를 더 포함하며, 상기 페이지 버퍼는 2-트랜지스터 셀 블록을 포함하는 반도체 집적 회로 장치.
  17. 제6항에 있어서,
    상기 제1 셀 블록과 제2 셀 블록의 각 메모리 셀 스트링의 소자 영역 폭이 동일한 반도체 집적 회로 장치.
  18. 제6항에 있어서,
    상기 제1 셀 블록과 제2 셀 블록의 각 메모리 셀 스트링의 소자 영역 폭이 다른 반도체 집적 회로 장치.
  19. 제6항에 있어서,
    상기 제1 및 제2 셀 블록의 한쪽은, 다른 쪽에 비하여 메모리 셀 스트링의 메모리 셀 수가 적으며, 또한 소자 영역의 폭이 넓은 반도체 집적 회로 장치.
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