KR100433360B1 - 반도체 장치 - Google Patents

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야마자키순페이
미야나가아키하루
데라모또사토시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 반도체 장치는, 기판 상부에 형성된 적어도 2개의 박막 트랜지스터들을 포함하고, 상기 두개의 박막 트랜지스터들 각각은 그의 활성 영역으로서 절연면상에 형성되는 실리콘을 포함하는 결정성 반도체막을 갖고, 상기 두개의 박막 트랜지스터들 각각의 상기 결정성 반도체막은 그안에 실질적으로 결정 입계를 갖지 않고, 상기 두개의 박막 트랜지스터들중 하나에서의 상기 결정성 반도체막의 결정축이 다른 하나의 결정성 반도체막의 결정축으로부터 벗어나고 상기 결정축의 편향은 ±10°이내이다.

Description

반도체 장치{A semiconductor device}
본 발명은 단결정 유사 영역(monocrystal-like region) 또는 실제 단결정 유사 영역을 가지는 결정성 실리콘막(crystaline silicon film)을 유리 등으로 이루어진 절연면을 가지는 기판 상에 형성하는 기술에 관한 것이다. 또한, 본 발명은 박막 트랜지스터라고 하는 박막 반도체 장치를 결정성 실리콘막을 이용하여 형성하는 기술에 관한 것이다.
최근에, 유리 기판 또는 절연면을 가지는 기판 상에 형성되는 박막 실리콘 반도체막(약 수백 내지 수천 Å의 두께)을 이용하여 박막 트랜지스터를 구성하는 기술에 대한 관심이 있었다. 박막 트랜지스터가 적용되는 가장 기대되는 장치는 능동 매트릭스형 액정 디스플레이 장치(active matrix type liquid-crystal display unit)이다.
능동 매트릭스형 액정 디스플레이 장치는 액정이 한쌍의 유리 기판들 사이에 삽입되어 유지된다. 또한, 박막 트랜지스터는 수백 x 수백의 매트릭스 형태로 배열되는 각각의 픽셀 전극 상에 배치되도록 구성된다. 이러한 구조는 박막 트랜지스터를 유리 기판 상에 형성하는 기술을 필요로 한다.
박막 트랜지스터를 유리 기판 상에 형성시, 유리 기판 상에 박막 트랜지스터를 구성하기 위한 박막 반도체를 형성하는 것이 필요하다. 유리 기판 상에 박막 반도체를 형성하기 위해, 플라즈마 CVD 기술 또는 저압 열 CVD 기술을 통해 형성된비정질 실리콘막이 일반적으로 이용된다.
기존의 상황하에, 비정질 실리콘막을 이용하는 박막 트랜지스터가 실제로 이용된다. 그러나, 더 좋은 화질을 가지는 디스플레이를 얻기 위해서, 결정 특성을 가지는 실리콘 반도체 박막("결정성 실리콘막"이라 칭함)을 이용하는 박막 트랜지스터가 요구된다.
본 발명의 출원인에 의한 일본 특개평6-232059호 및 일본 특개평6-244103호에 개시된 기술은 유리 기판 상에 결정성 실리콘막을 형성하는 방법으로서 잘 알려져 있다. 이 간행물들에 개시된 기술은, 유리 기판이 잘 견딜 수 있는 가열 조건, 즉 4시간 동안 약 550℃에서 실리콘 결정화를 촉진하는 금속 원소를 이용하여 열 처리에 의해 유리 기판 상에 결정성 실리콘막을 형성하는 것이다.
그러나, 상술한 기술을 이용하는 방법에 의해 얻어진 결정성 실리콘막은 다양한 산술 연산 회로들(arithmetic operating circuits), 메모리 회로들 등을 구성하는 박막 트랜지스터에 이용할 수 없다. 이것은 그 결정 특성이 불충분하고 요구된 특성이 얻어지지 않기 때문이다.
능동 매트릭스형 액정 디스플레이 장치 또는 수동형 액정 디스플레이 장치의 주변 회로로서, 픽셀 영역내에 배치된 박막 트랜지스터를 구동시키기 위한 구동 회로, 비디오 신호를 처리하거나 제어하기 위한 회로, 다양한 정보를 저장하기 위한 메모리 회로 등이 요구된다.
이 회로들 중, 비디오 신호를 처리하거나 제어하기 위한 회로 및 다양한 정보를 저장하기 위한 메모리 회로는 공지된 단결정 웨이퍼를 이용하는 집적 회로의성능과 동일한 성능을 제공하도록 요구된다. 그러므로, 이러한 회로들이 유리 기판 상에 형성된 박막 반도체를 이용하여 집적화될 때, 단결정의 결정 특성과 동일한 결정 특성을 가지는 결정성 실리콘막이 유리 기판 상에 형성되어야 한다.
결정성 실리콘막의 결정 특성을 향상시키는 방법으로서는, 얻어진 결정성 실리콘막을 재가열 처리하거나 레이저 빔을 조사하는 방법이 제안되었다. 그러나, 열 처리 또는 레이저 빔 조사를 반복하여 행할지라도, 결정 특성을 극적으로 개선하는 것은 어렵다.
또한, SOI 기술을 이용하여 단결정 실리콘 박막을 얻는 기술은 현재까지 연구되고 있다. 그러나, 단결정 실리콘 기판이 액정 디스플레이 장치를 위해 이용될 수 없으므로, 상기 기술은 액정 디스플레이 장치에 직접 적용될 수 없다. 특히, 단결정 웨이퍼를 이용하는 경우, 제한된 기판 영역 때문에, 장래에는 증가할 것으로 기대되고 요구되는 대형 영역을 가지는 액정 디스플레이 장치에 SOI 기술을 적용하는 것은 어렵다.
본 발명은 상술한 문제점에 비추어 이루어졌으며, 따라서 본 발명의 목적은 단결정 또는 단결정 유사 영역이 절연면을 갖는 기판, 특히 유리 기판 상에 형성되고, 박막 트랜지스터로 표현된 박막 반도체 장치가 이러한 영역을 이용함으로써 형성되는 기술을 제공하기 위한 것이다.
상술한 문제점들을 해결하기 위해, 본 발명의 한 모습에 따르면,기판 상부에 형성된 적어도 2개의 박막 트랜지스터들을 포함하고, 상기 두개의 박막 트랜지스터들 각각은 그의 활성 영역으로서 절연면상에 형성되는 실리콘을 포함하는 결정성 반도체막을 갖고, 상기 두개의 박막 트랜지스터들 각각의 상기 결정성 반도체막은 그안에 실질적으로 결정 입계를 갖지 않고, 상기 두개의 박막 트랜지스터들중 하나에서의 상기 결정성 반도체막의 결정축이 다른 하나의 결정성 반도체막의 결정축으로부터 벗어나고 상기 결정축의 편향은 ±10°이내인, 반도체 장치가 제공된다.또한, 기판 상부에 형성된 적어도 2개의 박막 트랜지스터들을 포함하고, 상기 박막 트랜지스터들 각각은 그의 활성 영역으로서 절연면상에 형성되는 실리콘을 포함하는 결정성 반도체막을 갖고, 상기 두개의 박막 트랜지스터들 각각의 상기 결정성 반도체막은 그안에 실질적으로 결정 입계를 갖지 않고, 상기 두개의 박막 트랜지스터들중 하나에서의 상기 결정성 반도체막의 결정축 주변의 회전각이 다른 하나의 결정성 반도체막의 결정축의 회전각으로부터 벗어나고, 상기 회전각의 편향은 ±10°이내인, 반도체 장치가 제공된다.또한, 본 발명의 원리에 따라,
절연면을 갖는 기판상에 제 1 반도체막을 형성하는 단계,
상기 제 1 반도체막을 결정화하기 위해 상기 제 1 반도체막에 에너지를 인가하는 단계,
시드(seed) 결정체를 형성하는 영역을 형성하기 위해 상기 제 1 반도체막을 패턴화하는 단계,
상기 시드 결정체의 소정의 결정면을 선택적으로 남겨놓기 위해 상기 시드 결정체를 에칭하는 단계,
제 2 반도체막을 형성하기 위해 상기 시드 결정체를 덮는 단계, 및
상기 제 2 반도체막에서 상기 시드결정체로부터 결정 성장을 행하도록 상기 제 2 반도체막에 에너지를 인가하는 단계를 포함하는 반도체 제조 방법이 제공된다.
상술한 구조에 있어서, 실리콘막이 제1 및 제2반도체막에 전형적으로 이용된다. 또한, 일반적으로 CVD 기술에 의해 형성된 비정질 실리콘막이 실리콘막으로 이용된다.
미리 정해진 결정면을 선택적으로 남겨놓는 이유는 결정체를 보다 유사한 단결정체로 제조하기 위해 결정 성장을 수행하기 때문이다. 미리 정해진 결정면을 선택적으로 남겨 놓는 것은 미리 정해진 결정면에 대해서 선택성을 가지는 에칭 수단을 이용함으로써 달성될 수 있다. 예를 들어, 63.3 중량%의 H2O, 23.4 중량%의 KOH 및 13.3 중량%의 이소프로페놀(isopropanol)을 함께 혼합한 에칭제(etchant)를 사용하여, (100) 면(face)이 선택적으로 남게 되므로, (100) 면으로 덮혀진 시드 결정체가 선택적으로 남게 될 수 있다.
또한, (111) 면은 히드라진(hydrazine)(N2H4)을 이용하여 기상(gas phase)으로 에칭함으로써 선택적으로 남게 될 수 있다. 특히, (111) 면은 에칭 가스로서 ClF3및 N2H4를 이용하여 건식 에칭함으로써 남게 될 수 있다.
더욱이, 상술한 구조 내에 에너지를 가하는 방법으로서, 가열 방법, 레이저 빔 조사 방법 및 강광(intense light) 빔 조사 방법으로부터 선택된 한가지 또는 다종의 방법이 동시에 또는 점진적으로 사용될 수 있다. 예를 들어, 레이저 빔은 가열 중에 또는 가열 후에 조사될 수 있으며, 가열 및 레이저 빔의 조사는 선택적으로 행해질 수 있고, 가열이 레이저 빔 조사 후에 행해질 수 있다. 또한, 레이저 빔은 강광 빔으로 대체될 수 있다.
실리콘막이 반도체막으로서 이용되며, 에너지가 실리콘막을 결정화하기 위해 막에 인가되는 경우, 실리콘의 결정화를 촉진하는 금속 원소를 이용하는 것이 유용하다. 예를 들어, 플라즈마 CVD 기술 또는 저압 열 CVD 기술에 의해 형성된 비정질 실리콘막이 가열에 의해 결정화될 때, 600℃ 이상의 온도에서 10시간 이상의 열처리가 요구된다. 그러나, 실리콘의 결정화를 촉진하는 금속 원소를 이용하는 경우, 상술한 열 처리와 동일하거나 이보다 높은 효과가 550℃에서 4시간 동안의 열 처리에 의해 얻어질 수 있다.
니켈은 실리콘의 결정화를 촉진시키는 금속 원소로서 효용면에서 최고이다. 또한, Fe, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au에서 선택된 일종 또는 다종의 원소가 이용될 수 있다. 특히, Fe, Pd, Pt, Cu 및 Au가 Ni에 버금가는 좋은 효과를얻을 수 있다.
단결정 유사 영역 또는 실질상 단결정 유사 영역은 시드 결정체로부터 결정체를 성장되게 함으로써 미리 정해진 영역내에 형성될 수 있다. 단결정 유사 영역 또는 실질상 단결정 유사 영역이 후술한 상태를 만족시키는 영역으로서 정해진다.
결정 입계(grain boundary)는 이러한 영역내에 실질적으로 존재하지 않는다.
점 결함을 중화시키는 수소 또는 할로겐 원소는 이 영역내에 0.001 내지 1 atm %의 밀도로 함유된다.
탄소 및 질소 원자는 이 영역내에 1x1016내지 5x1018atm cm-3의 밀도로 함유된다.
산소 원자는 이 영역내에 1x1017내지 5x1019atm cm-3의 밀도로 함유된다. 본 발명의 다른 모습에 따르면,
절연면을 가지는 기판 상에 제1실리콘막을 형성하는 단계,
실리콘의 결정화를 촉진하는 금속원소와 접촉하는 상기 제 1 실리콘막을 제공하고 상기 제1 실리콘 막을 유지하는 단계,
상기 제1실리콘막을 결정화하기 위해 상기 제1실리콘막에 에너지를 인가하는 단계,
시드 결정체를 형성하는 영역을 형성하기 위해 상기 제1실리콘 막을 패턴화하는 단계,
상기 시드 결정체에 소정의 결정체 배향을 선택적으로 남기기 위해 상기 시드 결정체를 에칭하는 단계,
제2실리콘막을 형성하기 위해 상기 시드 결정체를 덮는 단계,
상기 실리콘의 결정화를 촉진하는 금속원소와 접촉하는 상기 제 1 실리콘막을 제공하고 상기 제 1 실리콘막을 유지하는 단계, 및
상기 제 2 실리콘막에 상기 시드 결정체로부터 결정 성장을 실행하기 위해 상기 제 2 실리콘 막에 에너지를 인가하는 단계를 포함하는 반도체 제조 방법이 제공된다.
본 발명의 다른 모습에 따르면,
절연면을 가지는 기판 상에 제1실리콘막을 형성하는 단계,
상기 제1실리콘막을 결정화하기 위해 상기 제1실리콘막에 에너지를 인가하는 단계,
시드 결정체를 형성하는 영역을 형성하기 위해 상기 제1실리콘 막을 패턴화하는 단계,
상기 시드 결정체에 소정의 결정체 배향을 선택적으로 남기기 위해 상기 시드 결정체를 에칭하는 단계,
제2실리콘막을 형성하기 위해 상기 시드 결정체를 덮는 단계,
상기 제1 실리콘막에 상기 시드 결정체로부터 결정성장을 실행하기 위해 상기 제 1 실리콘 막에 에너지를 인가하는 단계, 및
상기 시드 결정체가 상기 반도체 장치의 활성층을 형성하도록 형성되는 영역을 적어도 제거하는 것을 포함하는 패턴화를 실행하는 단계를 포함하는 반도체 제조 방법이 제공된다.
상술한 구조는 이와 같이 얻어진 활성층의 영역이 단결정 유사 영역 또는 실질적으로 단결정 유사 영역을 포함하는 것을 특징으로 한다. 이 영역은, 입계가 실질적으로 존재하지 않고, 점 결함을 중화시키는 수소 또는 할로겐 원소가 0.001 내지 1 atm %의 밀도로 함유되며, 탄소 및 질소 원자들이 1x1016내지 5x1018atm cm-3의 밀도로 함유되고, 산소 원자들이 1x1017내지 5x1019atm cm-3의 밀도로 함유되는, 영역으로 규정된다.
본 발명의 또 다른 모습에 따르면, 절연면을 갖는 기판상에 제 1 실리콘 막을 형성하는 단계,
상기 제 1 실리콘 막을 결정화시키기 위해 상기 제 1 실리콘 막에 에너지를 인가하는 단계,
시드 결정체를 형성하는 영역을 형성하기 위해 상기 제 1 실리콘막을 패턴화하는 단계,
상기 시드 결정체에 소정의 결정체 배향을 선택적으로 남기기 위해 상기 시드 결정체를 에칭하는 단계,
제 2 실리콘막을 형성하기 위해 상기 시드 결정체를 덮는 단계,
장방형으로 상기 제 2 실리콘 막을 형성하기 위해 패턴화를 실행하는 단계,
상기 제 2 실리콘막에 상기 시드 결정체로부터 결정 성장을 실행하기 위해 상기 제 2 실리콘막에 에너지를 인가하는 단계, 및
상기 시드 결정체가 상기 반도체 장치의 활성층을 형성하도록 상기 제 2 실리콘막에 대해서 형성되는 영역을 적어도 제거하는 것을 포함하는 패턴화를 실행하는 단계를 포함하는, 반도체 제조 방법이 제공된다.
여기서, 상기 시드 결정체는 장방형으로 형성된 상기 제 2 실리콘 막의 모서리에 위치된다.
상술한 구조를 이용하는 특정한 예는 제3도에 도시되어 있다. 제3도에 있어서, 시드 결정체(303)은 장방형으로 형성되는 비정질 실리콘막(302)의 모서리 부분(304)에 배치되고, 빔으로 선형 처리되는 레이저 빔은 상부를 주사하여 비정질 실리콘막(302)를 결정화하기 위해 모서리로부터 비정질 실리콘막(302) 상에 조사된다.
제3도에 실리콘막(302)(비정질 실리콘막)이 4각형으로 패턴되는 예가 도시되어 있다. 그러나, 이것은 정사각형 또는 장방형일 수 있다.
본 발명의 또 다른 모습에 따르면, 절연면을 갖는 기판상에 제 1 실리콘 막을 형성하는 단계,
상기 제 1 실리콘 막을 결정화시키기 위해 상기 제 1 실리콘 막에 에너지를 인가하는 단계,
상기 시드 결정체에 소정의 결정체 배향을 선택적으로 남기기 위해 상기 시드 결정체를 에칭하는 단계,
제 2 실리콘막을 형성하기 위해 상기 시드 결정체를 덮는 단계,
다각형 모양으로 상기 제 2 실리콘 막을 형성하기 위해 패턴화를 실행하는단계,
상기 제 2 실리콘막에 상기 제 2 결정체로부터 결정 성장을 실행하기 위해 상기 제 2 실리콘막에 에너지를 인가하는 단계, 및
상기 시드 결정체가 상기 반도체 장치의 활성층을 형성하도록 상기 제 2 실리콘막과 관련하여 형성되는 영역을 적어도 제거하는 것을 포함하는 패턴화를 실행하는 단계를 포함하는, 반도체 제조 방법이 제공된다.
여기서, 상기 시드 결정체는 다각형 모양으로 형성된 상기 제 2 실리콘막의 모서리에 위치된다.
상술한 구조를 이용하는 특정예가 제4도에 도시되어 있다. 제4도에 있어서, 시드 결정체(404)는 홈 베이스(home base) 형태의 5각형으로 패턴되는 비정질 실리콘막(401)의 모서리 부분에 배치되고, 빔으로 선형 처리되는 레이저 빔은 비정질 실리콘막(401) 상에 주사되면서 모서리로부터 비정질 실리콘막(401) 상에 조사되어 비정질 실리콘막(401)을 결정화한다.
제4도는 실리콘막이 5각형으로 패턴되는 예를 도시한 것이다. 그러나, 더 많은 모서리를 가지는 다각형일 수 있다. 모서리의 수가 증가됨에 따라, 모서리 각은 필연적으로 더욱 증가되므로, 결정화가 모서리로부터 진행되는 효과를 감소시킨다는 것에 유의해야 한다.
본 발명의 또 다른 모습에 따르면, 절연면을 갖는 기판상에 제 1 실리콘 막을 형성하는 단계,
상기 제 1 실리콘 막을 결정화시키기 위해 상기 제 1 실리콘 막에 에너지를인가하는 단계,
상기 시드 결정체에 소정의 결정면을 선택적으로 남기기 위해 상기 시드 결정체를 에칭하는 단계,
제 2 실리콘막을 형성하기 위해 상기 시드 결정체를 덮는 단계,
상기 제 2 실리콘막에 상기 제 2 결정체로부터 결정 성장을 실행하기 위해 상기 제 2 실리콘막에 에너지를 인가하는 단계, 및
상기 시드 결정체가 적어도 존재하는 부분을 제거하기 위해 상기 제 2 실리콘막을 패턴화하는 단계를 포함하는 반도체 제조 방법이 제공된다.
여기서, 패턴화된 이후의 상기 제 2 실리콘막은 0.001 내지 1atm%의 수소와, 1×1016내지 1×1019atm cm-3의 농도로 실리콘의 결정화를 촉진하는 금속원소를 포함한다.
상술한 구조에 있어서, 플라즈마 CVD 기술 또는 저압 열 CVD 기술에 의해 전형적으로 형성되는 실리콘막은 제1 및 제2실리콘막용으로 이용된다.
미리 정해진 결정체 표면이 선택적으로 남아 있는 이유는 결정체를 보다 유사한 단결정체로 제조하기 위해서 결정 성장을 수행하기 때문이다. 미리 정해진 결정체 표면을 남기는 것은 미리 정해진 결정체 표면에 대해서 선택성을 가지는 에칭 수단을 이용함으로써 달성될 수 있다. 예를 들어, 63.3 중량%의 H2O, 23.4 중량%의 KOH 및 13.3 중량%의 이소프로페놀을 함께 혼합한 에칭제를 이용하여, (100) 면이 선택적으로 남게 되어, (100) 면으로 덮는 시드 결정체가 선택적으로남을 수 있다. 이것은 (100) 면에 대한 상술한 에칭제의 에칭률이 다른 결정면의 에칭률보다 낮기 때문이다.
또한, (111) 면은 히드라진(N2H4)을 이용하여 기상으로 에칭함으로써 선택적으로 남을 수 있다. 특히, (111) 면은 ClF3및 N2H4를 에칭 가스로서 이용하여 건식 에칭함으로써 남겨질 수 있다. 또한, 이것은 (100) 면에 대해서 히드라진의 에칭률이 다른 결정면의 에칭률보다 낮기 때문이다.
더욱이, 상술한 구조에 에너지를 가하는 방법으로서, 가열 방법, 레이저 빔 조사 방법 및 강광 빔 조사 방법으로부터 선택된 일종 또는 다종의 방법은 동시에 또는 점진적으로 이용될 수 있다. 예를 들어, 레이저 빔이 가열중에 조사될 수 있고, 레이저 빔은 가열후에 조사될 수 있으며, 레이저 빔의 가열 및 조사가 선택적으로 행해질 수 있거나, 가열이 레이저 빔의 조사 후에 행해질 수 있다. 또한, 레이저 빔은 강광 빔으로 대체될 수 있다.
실리콘막이 반도체막으로서 이용되는 경우, 그리고 에너지가 실리콘막을 결정화하기 위한 막에 가해지는 경우, 실리콘의 결정화를 촉진하는 금속 원소를 이용하는 것이 유용하다. 예를 들어, 플라즈마 CVD 기술 또는 저압 열 CVD 기술에 의해 형성된 비정질 실리콘막이 가열에 의해 결정화될 때, 10시간 이상 동안 600℃ 이상의 온도가 요구된다. 그러나, 실리콘의 결정화를 촉진하는 금속 원소를 이용하는 경우에, 상술한 열 처리의 효과와 같거나, 이보다 큰 효과가 4시간 동안 550℃에서 열 처리함으로써 얻어질 수 있다.
니켈은 실리콘의 결정화를 촉진하는 금속 원소로서 효용면에서 가장 높다. 또한, Fe, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로부터 선택된 일종 또는 복수의 원소가 이용될 수 있다. 특히, Fe, Pd, Pt, Cu 및 Au는 Ni에 버금가는 좋은 효과를 얻을 수 있다.
단결정 유사 영역 또는 실제 단결정 유사 영역은 시드 결정체로부터 결정체를 성장되게 함으로써 미리 정해진 영역에 형성될 수 있다. 단결정 유사 영역 또는 실제 단결정 유사 영역이 후술한 조건을 만족시키는 영역으로서 정해진다.
결정 입계는 이러한 영역내에 실질적으로 존재하지 않는다. 점 결함을 중화시키는 수소 또는 할로겐 원소는 이 영역내에 0.001 내지 1 atm %의 밀도로 함유된다.
탄소 및 질소 원자는 이 영역내에 1x1016내지 5x1018atm cm-3의 밀도로 함유된다.
산소 원자는 이 영역내에 1x1017내지 5x1019atm cm-3의 밀도로 함유된다.
또한, 시드 결정체가 존재하는 영역의 제거에 있어서, 단결정 유사 영역 또는 실제 단결정 유사 영역 내의 금속 원소의 밀도는 1x1016내지 1x1019atm cm-3, 양호하게는 1x1016내지 5x1018atm cm-3으로 설정될 수 있다.
단결정 유사 영역 또는 실제 단결정 유사 영역은 선택적으로 형성된 다음, 비정질 실리콘막은 시드 결정체를 덮는 것으로 형성된다. 더욱이, 에너지는 결정성장이 시드 결정체로부터 진행할 수 있도록 레이저 빔을 가열 또는 조사함으로써 막에 가해진다. 이 때, 단결정 유사 영역 또는 실제 단결정 유사 영역은 시드 결정체의 주변부에 형성된다.
단결정 유사 영역 또는 실제 단결정 유사 영역은 시드 결정체가 형성되는 영역을 선택함으로써 원하는 영역내에 형성될 수 있다. 그러므로, 이러한 영역을 이용하여 형성된 박막 반도체 장치가 원하는 영역내에 형성될 수 있다.
다시 말하면, 단결정 실리콘을 이용하는 장치와 동일한 장치는 원하는 영역내에 형성될 수 있다. 또한, 실리콘의 결정화를 촉진하는 금속 원소의 작용 또는 레이저 빔 또는 강판 빔의 조사의 이용에 있어서, 가열시에 약해지는 유리 기판이 사용될 수 있다.
하나의 단결정 유사 영역 또는 실제 단결정 유사 영역을 패턴화함으로써 얻어진 다수의 반도체 영역은 결정축 주변에 동일한 결정축 및 회전각도를 공통적으로 제공한다. 이러한 예에서 칭하는 "결정축"은 도9의 단결정 유사 영역 또는 실제 단결정 유사 영역내의 평면(903)과 직각으로 향하게 되는 결정축(901)을 정한다.
결정축의 배향은 결정축으로 향하는 출발 막(starting film)을 형성하는 방법 및 결정화하는 방법에 따라서 상이하게 행해질 수 있다. 특히, <111>축 배향 또는 <100>축 배향과 같은 값이 취해질 수 있다.
"결정축 주변의 회전 각도"는 도9의 참조 번호 902로 나타낸 각으로 정의한다. 이러한 각은 임의의 배향의 기준으로 측정되는 상대각이다.
동일한 단결정 유사 영역 또는 실제 단결정 유사 영역에 있어서, 이 주변의 결정축 및 회전각도는 서로가 동일하거나 거의 동일하다.
여기에서, 서로가 동일하거나 거의 동일한 결정축은 편향각의 ±10°의 범위내에 있는 것으로 정해진다. 또한, 서로가 동일하거나 거의 동일한 회전각도는 편향각이 ±10°의 범위내에 있는 것으로 정해진다.
그러므로, 동일한 단결정 유사 영역 또는 실제 단결정 유사 영역이 다수의 반도체 영역을 형성하도록 패턴되고, 다수의 박막 트랜지스터가 이러한 영역을 이용하여 형성될 때, 이러한 활성층의 결정축은 서로가 동일하다. 이와 마찬가지로, 결정축 주변의 각은 서로가 동일하다.
이 때, 상술한 사실을 이용하면, 주변에 동일한 결정축 및 각을 공통적으로 제공하는 단결정 유사 영역 또는 실제 단결정 유사 영역을 이용하는 복수 쌍의 박막 트랜지스터가 하나의 그룹으로서 형성될 수 있다. 예를 들어, p 채널형 박막 트랜지스터를 n 채널형 박막 트랜지스터와의 조합에 의해 구성되는 CMOS 회로 또는 인버터 회로가 주변에 동일한 결정축 및 각을 공통적으로 제공하는 단결정 유사 영역 또는 실제 단결정 유사 영역으로 구성될 수 있다.
도1a 내지 도1e는 단결정 유사 영역 또는 실제 단결정 유사 영역을 제조하는 처리 공정을 도시한 도면.
도2는 단결정 유사 영역 또는 실제 단결정 유사 영역이 결정체 내에서 성장되는 상태를 도시한 도면.
도3는 단결정 유사 영역 또는 실제 단결정 유사 영역을 레이저 빔의 조사로 제조하는 처리 공정을 도시한 도면.
도4는 단결정 유사 영역 또는 실제 단결정 유사 영역을 레이저 빔의 조사로 제조하는 처리 공정을 도시한 도면.
도5a 내지 도5d는 단결정 유사 영역 또는 실제 단결정 유사 영역을 이용하여 박막 트랜지스터를 제조하는 처리 공정을 도시한 도면.
도6a 내지 도6c는 단결정 유사 영역 또는 실제 단결정 유사 영역을 제조하는 처리 공정을 도시한 도면.
도7a 내지 도7b는 능동 매트릭스형 액정 디스플레이 장치의 구조를 도시한 도면.
도8a 내지 도8d는 능동 매트릭스형 액정 디스플레이 장치내에 주변 회로의 박막 트랜지스터 및 픽셀 영역 내의 박막 트랜지스터를 동시에 형성하는 처리 공정을 도시한 도면.
도9는 결정축을 정하고 이 결정축의 중심부로 회전각도를 정하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
101, 300, 701, 801 : 유리 기판
102, 503, 802, 809, 822 : 실리콘 산화물막
103, 108, 302, 401, 804 : 비정질 실리콘막
104 : 니켈막
105 : 결정성 실리콘막
106, 107, 303, 404, 705, 803, 805 : 시드 결정체
108, 109, 120, 708, 805 : 단결정 유사 영역
501, 502, 806, 807, 808 : 활성층
504, 505, 810, 811, 812 : 게이트 전극
506, 511, 813, 818, 819 : 소스 영역
507, 510, 814, 817, 820 : 채널 형성 영역
514, 515, 824, 827 : 드레인 전극
513, 516, 823, 825, 826 : 소스 전극
702, 703 : 주변 회로
704 : 픽셀 영역
800 : 레지스트 마스크
828 : ITO 전극
지금부터 첨부 도면을 참조하여 본 발명의 실시예에 대해 보다 상세하게 설명하고자 한다.
(제1실시예)
제1실시예에 있어서, 결정성 실리콘막은 유리 기판 상에 먼저 형성되고, 결정성 실리콘막은 패턴화되어 시드 결정체를 형성하는 영역을 형성한다. 이 때, 비정질 실리콘막은 그 위에 형성되고 나서 열 처리되어, 단결정 유사 영역 또는 실제 단결정 유사 영역을 형성하기 위해 시드 결정체의 시드로 결정 성장을 수행한다.
그 다음, 본 발명의 실시예에 따른 결정성 실리콘막을 제조하는 처리 공정은 도1a 내지 도1e를 참조하여 기술하고자 한다. 첫째로, 하부막을 형성하는 실리콘 산화물막(102)는 플라즈마 CVD 기술 또는 스퍼터링 기술에 의해 3000Å의 두께로 유리 기판(101) 상에 형성된다. 실리콘 산화물막(102)는 불순물이 유리 기판(101)로부터 반도체 막측으로 유입되지 않게 하거나, 불순물이 반도체 측으로 확산되지 않게 하기 위한 장벽막으로서 기능한다.
그 다음, 1000Å의 두께를 가지는 비정질 실리콘막(103)은 플라즈마 CVD 기술 또는 저압 열 CVD 기술을 통해 상부에 형성된다. 더욱이, 니켈막(104)은 증착 기술 또는 스퍼터링 기술을 통해 비정질 실리콘막(103)의 표면상에 형성된다. 니켈의 두께는 200Å으로 설정된다.
니켈막(104)를 형성한 후에는, 니켈막(104)과 비정질 실리콘막(103) 사이의 중간면(interface) 상에 니켈 규화물층을 형성하기 위해 300 내지 500℃, 이 실시예에서는, 450℃에서 1시간 동안 열처리하게 된다. 니켈 규화물층을 형성하기 위한 열처리가 행해지기 때문에, 열처리는 비정질 실리콘막(103)이 약 1 내지 2시간 동안에 결정화되지 않은 500℃ 이하의 온도에서 행해진다(도1a).
또한, 레이저 빔의 조사는 니켈 규화물층을 형성하기 위해 열처리로 대체될 수 있다. 선택적으로, 열처리 및 레이저 빔의 조사는 니켈 규화물층을 형성하기위해 함께 이용될 수 있다.
또한, 니켈 규화물층이 니켈막(104) 및 비정질 실리콘막(103) 사이의 중간면 상에 형성된 후, 비정질 실리콘막(103)을 결정화하기 위한 열처리가 행해진다. 이러한 열처리는 500℃ 및 4시간 동안의 조건하에서 행해진다. 열처리에 관한 조건의 상한치는 유리 기판의 내열(heat-resistant) 온도에 따라 결정된다. 결정화는 약 500℃의 온도에서 조차도 가능하지만, 이것은 열처리에 10시간 이상이 소요되기 때문에, 생산성이 떨어진다는 것을 유의해야 한다.
또한, 레이저 빔의 조사 또는 강광 빔은 비정질 실리콘막(103)을 결정화하기 위해 열처리로 대체될 수 있다. 레이저 빔의 조사 또는 강광 빔 및 가열이 함께 행해지는 것이 보다 효과적이다. 더욱이, 레이저 빔의 조사 후에 가열을 행하는 것도 효과적이다. 이와 마찬가지로, 레이저 빔의 조사 및 가열을 선택적으로 반복하는 것이 효과적이다.
상술한 열처리 공정으로 인한 결정화는 니켈 규화물층 내의 니켈 규화물 성분이 결정 핵으로 변화되는 중에 행해진다. 이러한 방법을 적용하는 경우에, 얻어진 결정체 실리콘막 내의 니켈의 밀도는 매우 높으므로(약 1020atm ㎝-3이상), 이것은 소정의 변화가 없이는 반도체 장치에 사용될 수 없다. 그러나, 이것의 결정 특성은 매우 향상될 수 있다.
열처리로 인한 결정화가 종료된 후, 에칭은 니켈막(104) 및 니켈 규화물을 선택적으로 제거하기 위해 FPM을 이용하여 행해진다. FPM은 과수분(over-water)이 첨가되는 불화수소산이고, 실리콘내에 함유된 불순물을 선택적으로 제거하는 기능을 가진다. 이러한 경우에, 니켈막(104) 및 니켈 규화물층은 선택적으로 제거될 수 있다. 또한, 얻어진 결정체 실리콘막 내의 니켈 성분은 제거될 수 있다.
상술한 방식으로, 결정성 실리콘막(105)이 얻어진다. 결정성 실리콘막(105)은 결정 특성면에서 우수하지만, 막(105) 내의 니켈의 밀도가 높기 때문에, 이것은 소정의 변화 없이도 반도체 장치에 사용될 수 있다(도1b).
그 다음에, 시드(106 및 107)(이하, "시드 결정체"라고 칭함)을 형성하는 도상(島狀) 영역을 형성하기 위해 패턴화가 행해진다. 도상(島狀) 영역은 0.1 내지 수십 ㎛2의 크기로 설정된다. 패턴화의 크기는 0.1 내지 5㎛2, 양호하게는 0.1 내지 2 ㎛2으로 설정된다. 이것은 시드 결정체의 단결정 특성이 얻어지기 때문이다. 이러한 상태에서, 에칭은 시드 결정체의 표면 상에 노출된 니켈 성분을 제거하기 위해, FPM(과수분을 불화수소산에 첨가하여 얻어진 에칭제)에 의해 더 행해진다.
이 때, 레이저 빔은 이러한 도상(島狀) 영역 상에 조사되어 이러한 도상(島狀) 영역의 결정 특성을 향상시킨다. 이러한 상황에 있어서, 이러한 도상(島狀) 영역이 미세 영역이기 때문에, 이들은 단결정 유사 영역 또는 실제 단결정 영역으로 변화될 수 있다. 이러한 방식으로, 시드 결정체(106 및 107)가 얻어질 수 있다(도1c).
레이저 빔을 조사시, 450℃ 내지 유리의 변형점(strain point)의 범위 내의 온도에서 조사될 영역을 가열하는 것이 중요하다. 유리의 온도가 높아짐에 따라, 최종 효과는 증가된다. 그러나, 사용될 유리 기판(101)의 변형점까지 온도를 설정하거나, 유리 기판의 내열성의 관점에서 낮출 필요가 있다. 기판으로서 석영 기판 또는 반도체 기판과 같은 내열 물질을 이용하는 경우에는 약 800 내지 1000℃의 고온에서 가열될 수 있다는 것을 유의해야 한다. 또한, 열 처리는 히터(heater)를 이용하는 방법 또는 적외선 또는 그 밖의 다른 강광 빔을 조사하는 방법에 의해 행해질 수 있다.
그 다음에, 화학 에칭은 특정 배향을 가지는 결정면이 시드 결정체(106 및 107) 내에 남아 있는 식으로 행해진다. 예를 들어, 63.3 중량%의 H2O, 23.4 중량%의 KOH 및 13.3 중량%의 이소프로페놀을 함께 혼합한 에칭제를 이용하면 (100) 면이 선택적으로 남게 되어, (100) 면으로 덮혀진 시드 결정체가 선택적으로 남게 된다.
또한, (111) 면은 히드라진(N2H4)을 이용하여 기상으로 에칭을 행함으로써 선택적으로 남게 될 수 있다. 특히, (111) 면은 에칭 가스로서 ClF3및 N2H4를 이용하여 건식 에칭함으로써 남아 있게 된다. 즉, 히드라진은 (100) 면에서 최고 에칭률을 갖고 있다. (100) 면과 비교하면, (111) 면에서의 에칭률은 매우 낮다. 또한, 다른 결정면에서의 에칭률은 (111) 면에서의 에칭률보다 높다. 그러므로, (111) 면은 히드라진을 이용하여 에칭함으로써 선택적으로 남게 될 수 있다.
이와같이 얻어진 시드 결정체(106 및 107)는 가능한 많이 제거된 니켈 성분을 갖고 있고(그러나, 니켈은 반도체 장치에 악영향을 미치는 밀도 레벨로 존재한다), 단결정 유사 영역 또는 실제 단결정 유사 영역에 의해 구성된다. 결과적으로, 후단(post-stage)의 결정 성장에서, 이것은 결정 성장의 핵으로서 기능한다.
이 때, 300Å의 두께를 가지는 비정질 실리콘막(108)은 시드 결정체(106 및 107) 상에 전체적으로 형성된다. 비정질 실리콘막(108)의 형성은 플라즈마 CVD 기술 또는 저압 열 CVD 기술을 통해 수행된다. 특히, 스텝 커버리지(step coverage)의 관점에서, 저압 열 CVD 기술을 이용하는 것이 양호하다. 그 다음, 열처리가 행해져서 비정질 실리콘막(108)을 결정화한다. 이 실시예에서, 8시간 동안 600℃에서 열처리가 행해져서 비정질 실리콘막(108)을 결정화한다.
이러한 처리 공정에 있어서, 결정 성장은 시드 결정체(106 및 107)의 핵으로 진행한다. 이런 식으로, 단결정 유사 영역 또는 실제 단결정 유사 영역(108 및 109)이 형성된다. 이러한 결정 성장에 있어서, 시드 결정체(106 및 107)가 노출되는 결정면이 성장한다. 예를 들어, (100) 면이 시드 결정체(106 및 107) 내에 선택적으로 남게 될 때, 영역(110 및 109)의 상부 표면은 (100) 면을 갖고 있다.
결정 성장은 시드 결정체(106 및 107)의 주변부를 향해 진행한다. 이 때, 결정 입계(110)는 시드 결정체(106)로부터 결정 성장과 시드 결정체(107)로부터 결정 성장이 서로 충돌하는 부분에서 형성된다.
도2는 결정 성장이 종료된 상태를 상부에서 도시한 것이다. 결정 성장이 2개의 시드 결정체(106 및 107)로부터 진행하는 상태가 도2에 도시되어 있다. 도2의 선 A-A'를 따라 절취한 단면은 도1e에 도시된 상태에 대응한다.
도1a 내지 도1e 및 도2에서 참조 번호 109 또는 120에 의해 나타낸 바와 같은 단결정 유사 영역 또는 실질적으로 단결정 유사 영역은 수십 내지 수백 ㎛2이상의 크기를 얻을 수 있다.
시드 결정체가 형성되는 위치를 제어함으로써 단결정 유사 영역 또는 실제 단결정 유사 영역이 형성되는 위치가 임의로 조절될 수 있는 것이 중요한 문제이다.
최종적으로, 시드 결정체(106,107) 부분은 에칭에 의해 제거된다. 이러한 방식에 있어서, 단결정 유사 영역 또는 실제 단결정 유사 영역을 유리 기판 상에 형성하는 처리 공정이 종료된다. 그 다음, 다양한 박막 반도체 장치는 공지된 처리 공정에 따라서 형성될 수 있다.
본 발명의 실시예에 도시된 구조를 적용하는 경우에, 단결정 유사 영역 또는 실제 단결정 유사 영역은 유리 기판 상의 임의 위치에 형성될 수 있다.
시드 결정체 영역이 제거된(패턴화가 행해진 후) 단결정 유사 영역 또는 실제 단결정 유사 영역 내의 니켈 원소의 밀도는 1x1016내지 1x1019atm cm-3, 보다 양호하게는 1x1016내지 5x1018atm cm-3으로 설정된다. 이 때, 이 영역의 사용은 니켈에 의해 거의 영향을 받지 않는 박막 반도체 장치를 실현한다.
(제2실시예)
도3에 도시된 바와 같이, 제2실시예는 선형 레이저 빔이 비정질 실리콘막 상에 주사되는 동안 선형 레이저 빔이 비정질 실리콘막(302)의 모서리 부분(304)에서 시작하여 장방형으로 형성된 비정질 실리콘막(302) 상에 조사되어, 화살표(305)가 가리키는 방향으로 결정 성장하는 것을 특징으로 한다.
이러한 예에 있어서, 장방형으로 처리되는 비정질 실리콘막(302)의 모서리 부분(304)는 시드 결정체(303)으로 형성된다. 이러한 상태를 실현하기 위해서, 시드 결정체(303)은 제1실시예에 관련하여 기술된 방법에 의해 유리 기판(300) 상에 먼저 형성된 다음, 비정질 실리콘막(302)가 상부에 형성된다. 이 때, 비정질 실리콘막(302)가 장방형으로 형성되는 것과 같이 패턴되어 도3에 도시된 상태를 얻는다.
레이저 빔이 도3에 도시된 상태에서 비정질 실리콘막(302) 상에 조사될 때, 결정 성장은 이것의 영역이 시드 결정체(303)에서 출발하여 점진적으로 증가되는 방향을 향해 진행한다. 결과적으로, 장방형의 비정질 실리콘막 (302)는 단결정 유사 영역 또는 실제 단결정 유사 영역으로 변화될 수 있다.
도3에 있어서, 단 한개의 비정질 실리콘막(302)가 설명을 간단히 하기 위한 목적으로 도시되어 있지만, 필요한 수의 비정질 실리콘막(302)가 제공될 수 있다. 그러나, 서로를 동일한 방향으로 형성하는 것이 중요하다.
단결정 유사 영역 또는 실제 단결정 유사 영역을 얻은 후, 패턴화는 박막 트랜지스터의 활성층을 형성하는 것과 같이 수행된다. 이러한 상황에 있어서, 시드 결정체(303) 부분을 제거하는 것이 중요하다. 예를 들어, 장방형으로 패턴되고, 참조 번호 302로 나타낸 비정질 실리콘막의 크기가 필요에 따라 박막 트랜지스터의 활성층의 수십 내지 수백 %로 설정되고, 결정화가 종료된 후, 이것은 활성층으로 패턴된다.
(제3실시예)
제3실시예는 선형 레이저 빔이 비정질 실리콘막 상에 주사되는 동안 선형 레이저 빔이 비정질 실리콘막(401)의 모서리 부분(403)에서 출발하여 도4에 도시된 형태로 처리되는 비정질 실리콘막(401) 상에 조사되어, 비정질 실리콘막(401)이 단결정 유사 영역 또는 실제 단결정 유사 영역으로 변화되는 것을 특징으로 한다. 도4에 도시된 상태에 있어서, 시드 결정체(404)는 결정 성장이 개시하는 개시 지점인 부분(403) 상에 형성된다. 시드 결정체(404)를 형성하는 방법은 제1실시예에 관하여 기재된 것일 수 있다.
레이저 빔이 도4에 도시된 상태의 주사 방식으로 비정질 실리콘막(401) 상에 조사되므로, 결정화는 이것의 영역이 점진적으로 증가되는 방향을 향해 진행한다. 결과적으로, 전체 비정질 실리콘막(401)은 단결정 유사 영역 또는 실제 단결정 유사 영역으로 최종적으로 변화될 수 있다.
단결정 유사 영역 또는 실제 단결정 유사 영역을 얻은 후에, 패턴화는, 예를 들면, 박막 트랜지스터의 활성층을 형성하는 것과 같이 행해진다. 이러한 상황에서, 시드 결정체(404) 부분을 제거하는 것이 중요하다.
(제4실시예)
제4실시예는 p 채널형 박막 트랜지스터 및 n 채널형 박막 트랜지스터가 제1실시예에 기재된 방법의 응용으로 상보형으로 구성되는 회로를 형성하는 일 예를 도시한 것이다.
우선, 도5a에 도시된 상태는 제1실시예에 관하여 설명된 방법을 통해 얻어진다. 도5a에 도시된 상태는 도1e에 도시된 것과 동일하다. 도5a에 도시된 상태를얻은 후, 패턴화는 박막 트랜지스터의 활성층(501 및 502)을 형성하도록 행해진다. 이러한 패턴화 처리에 있어서, 시드 결정체(106 및 107) 및 결정 입계(110)의 영역이 제거된다. 이것은 결정화 처리에 사용된 니켈 원소가 시드 결정체(106 및 197)의 영역을 높은 밀도로 유지하고, 불순물이 결정 입계(110) 내에서 분리되기 때문이다.
이와같이 얻어진 단결정 유사 영역 또는 실제 단결정 유사 영역 내부의 니켈 원소의 농도는 5x1018atm cm-3이하이므로, 니켈 원자의 존재에 대한 문제는 전혀 없다.
이러한 실시예에 있어서, 참조 번호 501로 나타낸 영역은 n 채널형 박막 트랜지스터의 활성층으로 된다. 또한, 참조 번호 502로 나타낸 영역은 p 채널형 박막 트랜지스터의 활성층으로 된다. 그 다음에, 게이트 절연막으로서 기능하는 실리콘 산화막(503)은 1000Å으로 형성된다. 더욱이, 대량의 인으로 도프된 n형 미세결정체 실리콘막은 저압 열 CVD 기술을 통해 형성된 다음 패턴화되어, 게이트 전극(504 및 505)을 형성한다(도5c).
더욱이, 각각의 박막 트랜지스터 영역이 이러한 상황에서 레지스트 마스크로 덮혀지는 상태에 있어서, 인 이온 및 붕소 이온은 선택적으로 주입되므로, n 채널형 박막 트랜지스터(TFT)의 소스 영역(506), 드레인 영역(508) 및 채널 형성 영역(507)이 자기 정합 형태(self-matching fashion)로 형성된다. 또한, p 채널형 박막 트랜지스터(TFT)의 소스 영역(511), 드레인 영역(509), 및 채널 형성 영역(510)은 자기 정합 형태로 형성된다(도5c).
다음에, 6000Å의 두께를 가지는 실리콘 산화물막(512)은 플라즈마 CVD 기술을 통해 층간(interlayer) 절연막으로서 형성된다. 더욱이, 콘택트 홀(contact hole)은 티탄막 및 알루미늄막으로 구성된 2층막에 의해 소스 전극(513 및 516)을 형성하는 것과 같이 정해진다. 이러한 예에 있어서, 드레인 전극(514 및 515)은 CMOS 구조를 구성하기 위해 서로 접속된다. 이런 식으로, n 채널형 박막 트랜지스터 및 p 채널형 박막 트랜지스터가 도5d에 도시된 바와 같이 상보형으로 구성되는 상태가 얻어진다.
본 발명의 실시예에 따른 구조가 적용될 때, 각각의 박막 트랜지스터의 활성층이 단결정 유사 영역 또는 실제 단결정 유사 영역에 의해 구성될 수 있기 때문에, 이것은 단결정 실리콘 웨이퍼의 이용으로 구성된 트랜지스터의 특징과 동일한 특징을 얻을 수 있다. 이 때, 단결정 실리콘을 이용하는 트랜지스터에 의해 구성된 집적 회로가 구성될 수 있다.
(제5실시예)
제5실시예는 도1에 도시된 처리 공정의 변형예이다. 이 실시예는 도1d에 도시된 처리 공정시에, 니켈 원소가 비정질 실리콘막(108)의 전체 표면과 접촉 관계를 유지한 다음, 열 처리되어 비정질 실리콘막(108)을 결정화한다.
결정화의 촉진을 위한 금속 촉매를 이용하여 고상(solid-phase) 결정화를 행하기 위해, 몇가지 방법이 제안되었다.
이의 한가지 방법으로, 금속 촉매(Ni, Fe, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au 등)의 코팅이 스퍼터링 기술, 전자 빔 증착 기술 등을 통해 형성되는 "물리적 형성"의 경우, 금속 코팅의 평균 두께가 5 내지 200Å, 예를 들어 10 내지 50Å으로 설정될지라도, 촉매는 도상(島狀)으로 형성될 표면 상에 형성되기 쉽다.
다시 말하면, 금속 촉매는 평균 직경이 50 내지 200Å인 미소립으로 되어, 분산되기 쉽다. 또한, 각 미소립 사이의 거리는 100 내지 1000Å이다. 다시 말하면, 이것은 불연속층을 형성되게 하여, 연속막의 형성을 어렵게 한다.
금속 아일랜드는 절연층 상의 비정질 실리콘막의 결정 성장이 450 내지 600℃에서의 열 처리로 행해지는 결정화의 핵을 형성한다.
상술한 기술에 있어서, 결정화하에서의 온도는 결정화가 상술한 촉매를 사용하지 않고서도 행해질 때의 온도에 비해 최소한 50 내지 100℃ 만큼 떨어질 수 있다. 그러나, 결정화된 코팅을 주의깊게 관찰하면 대량의 인 성분이 남아 있고 금속 특성을 가지는 금속 영역을 형성하는 것을 알게 되었다. 금속 핵은 말하자면 유지되는 것으로 추정된다.
금속 영역은 결정화되는 반도체 영역 내의 전자와 정공의 재결합 중심의 역학을 한다. 금속 영역은 역 바이어스 전압이 반도체 장치 양단, 특히 p-i 및 n-i 접합부를 가지는 반도체 장치 양단에 인가될 때, p-i 및 n-i 접합부를 가지는 반도체 영역내에 거의 항상 존재하는 금속 영역이 누설 전류를 증가하게 하는 매우 큰 역 특성을 갖고 있다.
예를 들어, 채널 길이/채널 폭=8㎛/8㎛를 가지는 박막형의 TFT의 구조의 경우에, 고유하게 약 10-12A일 수 있는 오프 상태 전류는 10-10내지 10-6A, 즉 전자보다 102내지 106배 만큼 크게 증가된다.
상술한 결점을 제거하기 위해서, 이 실시예는 금속 촉매 코팅을 형성하는 방법으로서 "화학적 형성" 방법을 제공한다.
이러한 방법에 있어서, 밀도가 1 내지 1000 ppm, 전형적으로 10 내지 100 ppm인 용액(물, 이소프로필 알코올 등)으로 희석된 금속 성분이 이용된다. 특히, 유기 금속 성분이 이용된다.
그 다음, 화학 형성 방법에 이용할 수 있는 금속 성분에 관한 여러 가지 예에 대해 기술하고자 한다.
(1) Ni을 촉매 원소로서 이용하는 경우:취화 니켈(nickel bromide), 니켈 아세테이트, 니켈 수산염, 니켈 탄산염, 니켈 염화물, 니켈 요오드화물, 니켈 질산염, 니켈 황산염, 니켈 개미산염, 니켈 산화물, 니켈 수산화물, 니켈 아세틸아세토네이트, 니켈 4-시크로헥실 낙산염, 및 니켈 2-에틸 헥사노익 산에서 선택된 최소한 일종의 니켈 화합물이 사용될 수 있다.
또한, Ni은 벤젠, 톨루엔키실렌, 사염화 탄소, 클로로포름, 에테르, 트리클로로에틸렌, 및 프레온에서 선택된 최소한 하나와 혼합될 수 있는데, 이들 모두는 무극성 용매이다.
(2) Fe(철)을 촉매 원소로서 이용하는 경우:
이온염, 예를 들어 취화물(FeBr26H2O), 철(Ⅱ) 취화물(FeBr36H2O), 철(Ⅱ) 아세테이트(Fe(C2H3O2)3xH2O), 철(Ⅰ) 염화물(FeCl24H2O), 철(Ⅱ) 염화물(FeCl36H2O),철(Ⅱ) 불화물(FeF33H2O), 철(Ⅱ) 질산염(Fe(NO3)9H2O), 철(Ⅰ) 포스포레이트(Fe3(PO4)28H2O), 및 철(Ⅱ) 포스포레이트(FePO48H2O)로서 공지된 물질이 선택적으로 이용될 수 있다.
(3) Co(코발트)를 촉매 원소로서 이용하는 경우:
코발트 화합물은 코발트 염, 예를 들어 코발트 취화물(CoBr6H2O), 코발트 아세테이트 (Co(C2H3O2)24H2O), 코발트 염화물(CoCl26H2O), 코발트 불화물(CoF2Xh2O), 및 코발트 질산염(Co(No3)26H2O)에서 선택되어, 이용할 수 있다.
(4) Ru(루테늄)을 촉매 원소로서 이용하는 경우:
루테늄 염, 예를 들어 루테늄 염화물(RuCl3H2O)로서 공지된 물질이 루테늄 화합물로서 이용될 수 있다.
(5) Rh(로듐)을 촉매 원소로서 이용하는 경우:
로듐염, 예를 들어 로듐 염화물(RhCl33H2O)로서 공지된 물질이 로듐 화합물로서 이용될 수 있다.
(6) Pd(팔라듐)을 촉매 원소로서 이용하는 경우:
팔라듐 염, 예를 들어 팔라듐 질화물이 팔라듐 화합물로서 이용될 수 있다.
(7) Os(오스뮴)을 촉매 원소로서 이용하는 경우:
오스뮴 염, 예를 들어 오스뮴 염화물(OsCl3)로서 공지된 물질이 오스뮴 화합물로서 이용될 수 있다.
(8) Ir(이리듐)을 촉매 원소로서 이용하는 경우:
이리듐 염으로서 공지된 물질, 예를 들어 삼염화 이리듐(IrCl33H2O) 및 사염화 이리듐(IrCl4)로부터 선택된 물질이 이리듐 화합물로서 이용될 수 있다.
(9) Pt(백금)을 촉매 원소로서 이용하는 경우:
백금 염, 예를 들어 백금(Ⅱ) 염화물(PtCl45H2O)로서 공지된 물질이 백금 화합물로서 이용될 수 있다.
(10) Cu(구리)를 촉매 원소로서 이용하는 경우:
구리(Ⅱ) 아세테이트(Cu(CH3COO)2) 및 구리(Ⅱ) 질화물(Cu(NO3)23H2O)에서 선택된 물질이 구리 화합물로서 이용될 수 있다.
(11) 금을 촉매 원소로서 이용하는 경우:
금 화합물로서는, 삼염화 금(AuCl3Xh2O), 금 질화물(AuHCl44H2O) 및 테트라클로로금 나트륨(AuNaCl42H2O)에서 선택된 물질이 사용될 수 있다.
각각의 상기 물질은 용매 내의 단분자(monomolecule) 내에 충분히 분산될 수 있다.
용액(solvent droplet)은 형성될 표면상에 떨어지는데, 촉매가 첨가되어 50 내지 500 회전/분(RPM)의 속도로 회전되어 스핀 코팅된다. 결과적으로, 용매는 전체 표면에 걸쳐 확산될 수 있다.
이러한 상황에서, 실리콘 반도체의 표면의 균일 습윤 특성을 촉진하기 위해서, 5 내지 100Å의 두께를 가지는 실리콘 산화물막이 실리콘 반도체의 표면 상에 형성되는 경우, 용매는 액체의 표면 장력에 의해 이의 표면상에 점의 형태로 나타나는 것을 충분히 방지할 수 있다.
또한, 계면 활성제가 액체에 첨가될 때, 양호한 균일 습윤 상태가 실리콘 산화물막을 갖고 있지 않는 실리콘 반도체 상에서 조차 얻어질 수 있다.
이러한 방법은 금속 촉매가 산화물막을 통해 반도체 내에 원자 형태로 분산되게 할 수 있고, 특히 금속 촉매가 결정체 핵(입자 형태)을 확실히 형성하지 않고서도 결정화를 행하도록 분산되게 할 수 있다. 그러므로, 상기 방법은 양호한 것이다.
또한, 유기 금속 화합물은 실리콘 반도체 상에 균일하게 코팅되고 나서 오존 처리[산소 중에서 자외선(UV)]되어, 금속 산화막을 형성한다. 금속 산화막은 결정화의 출발 상태로 된다. 결과적으로, 유기 물질이 산화되고 이산화탄소 가스로서 기화 및 제거될 수 있기 때문에, 보다 균일한 고상 성장이 행해질 수 있다.
또한, 스핀 코팅이 저속 회전으로만 행해질 때, 표면상에 존재하는 용매 중의 금속 화합물은 고상 성장에 필요로 하는 것보다 많은 양으로 반도체막에 용이하게 공급되기 쉽다. 이러한 이유 때문에, 스핀 코팅이 저속 회전에서 행해진 후, 기판은 1000 내지 10000 rpm, 전형적으로 2000 내지 5000 rpm으로 회전된다. 이 때, 모든 초과 유기 금속은 바깥쪽으로 흔들어 떨어뜨려 제거되고, 동시에 표면은 만족스럽게 건조될 수 있다. 또한, 표면상에 존재하는 유기 금속의 양을 고정하는 것이 효과적이다.
상술한 화학 형성 방법은 연속층이 반도체 표면상의 결정화용 금속 입자로 인해 핵을 형성하지 않고서도 형성되게 할 수 있다.
물리적 형성은 불균일층을 양호하게 형성할 수 있는 반면에, 화학적 형성은 균일층을 매우 용이하게 형성한다.
상술한 기술적 개념을 이용하여, 화학 결정화가 450 내지 650℃에서 행해질 때, 결정 성장은 모든 표면에 걸쳐 매우 균일하게 행해질 수 있다.
결과적으로, 역 바이어스 전압이 이러한 화학 형성 방법을 통해 결정화되는 반도체막을 이용하여 형성되는 p-i 및 n-i 접합부를 가지는 반도체 양단에 가해질지라도, 이의 누설 전류는 대부분의 반도체에서 10-12A의 레벨로 억제될 수 있다.
물리적 형성 방법에 있어서, 100 p-i 접합 당 90 내지 100이 10-10내지 10-5A의 누설 전류를 갖고 있고, 100 n-i 접합 당 50 내지 70이 10-12내지 10-6A의 큰 누설 전류를 가지는 경우가 있다.
한편, 화학적 형성 방법에 있어서, 100 p-i 접합 당 5 내지 20은 10-13내지 10-8A의 누설 전류를 갖고 있고, 100 n-i 접합 당 0 내지 5가 10-13내지 10-8A의 누설 전류를 가지고 있다. 그러므로, 오프 상태 전류가 감소되고, 큰 누설 전류를 야기시키는 막이 감소되도록 특징은 현저하게 개선된다.
또한, 반도체막이 TFT를 형성하기 위한 절연면 상에 형성될 때, TFT가 p 채널 TFT(p-i-p)형 또는 n 채널 TFT(n-i-n)형일지라도, 현저하게 우수한 동일 효과가얻어질 수 있다.
더욱이, 오프 상태 전류는 큰 누설 전류를 가지는 TFT의 존재 확률이 물리적 형성 방법에 비해 약 1 내지 2 자리(figure)만큼 저하될 수 있다.
그러나, 이러한 TFT를 이용하여 박막 집적 회로를 형성하기 위해, 큰 누설 전류를 가지는 TFT의 존재 확률이 1/103내지 1/109으로 되게 요구된다.
또한, 열 결정화가 상술한 화학 형성 방법을 통해 촉매 금속의 첨가로 행해진후, 248 mm 또는 308 mm의 레이저 빔이 250 내지 400 mJ/cm2의 강도로 표면 상에 조사된다. 이 때, 레이저 빔의 광흡수성은 결정화되는 실리콘막에 비해 대량의 금속 성분을 가지는 영역내에서 특히 크다. 다시 말하면, 이것은 금속과 같은 비정질 구조의 형성시의 나머지 영역이 광학적으로 검어지기 때문이다. 한편, 결정체 성분은 투명해 진다.
이러한 이유 때문에, 약간 남아 있는 비정질 실리콘 성분은 레이저 빔의 조사에 의해 선택적으로 용해되므로, 금속 성분은 재결정화되도록 확산된다. 이러한 영역내에 존재하는 금속은 원자 레벨 단위로 확산될 수 있다.
결과적으로, 금속 영역의 존재 확률은 이렇게 형성된 코팅막에서 더욱 감소되고, 금속 영역이 전자와 정공의 재결합 중심이 될 때 야기되는 누설 전류의 증가는 TFT의 n-i 접합부 및 p-i 접합부에서의 오프 상태 전류가 약 1 내지 2 자리 만큼 감소되는 10-13내지 10-12A이고, 누설 전류를 가지는 TFT의 수가 104내지 108TFT 당 1 내지 3으로 감소될 수 있는 결과로 제거된다.
이런 식으로, 역 누설 전류, 즉, Ioff는 2자리 만큼 떨어지고, 큰 누설 전류를 가지는 TFT의 존재 확률은 최대한 2자리 만큼 감소될 수 있다. 큰 누설 전류를 가지는 TFT가 여전히 존재하게 하는 원인은 먼지가 반도체의 표면 상에 부착되어 유기 금속이 이 부분에 농축되고, 이러한 특징에 관한 개선이 실험 장치의 성능 개선으로 인해 인지될 수 있을 것으로 가정한다.
또한, 물리적 형성 방법에 있어서, 열적으로 결정화된 막 상에 레이저 빔의 조사에 관한 실험의 시도 결과로서, 출발막 내의 금속 입자의 크기가 크게 증가되기 때문에, 반도체가 레이저 빔의 조사에 의해 용융되어 재결정화될지라도, 역 바이어스가 p-i 및 n-i 접합부에 인가될 때의 오프 상태 전류가 일단 감소될 수 없는 경우이다.
상술한 바에 비추어, 금속 촉매를 이용하는 연속층의 화학 형성, 이러한 형성에 의해 달성된 열적으로 결정화하는 방법 및 이러한 방법을 이용함으로써 형성된 반도체 장치는 이러한 형성에 의해 달성된 금속 촉매 및 열 결정 방법을 이용하는 불연속층의 물리적 형성보다 높은 우수한 효과를 용이하게 얻을 수 있다.
화학적 방법들 중 한가지 형태는 용해 광선(fusing light) 대신에 CVD 기술을 통하여 형성될 표면 상에 금속 화합물, 특히 유기 금속 화합물을 형성하는 방법이다.
액체를 이용하는 방법에서와 같이, 이 방법은 오프 상태 전류의 감소 및 큰 누설 전류를 가지는 TFT의 존재 확률의 감소에서 현저한 효과를 가지고 있다.
또한, 물리적 형성 방법은 금속 핵을 이용하여 불균일한 "비등방성 결정 성장"이 되기 쉬운 반면에, 화학적 형성 방법은 균일한 금속 촉매를 이용하여 "등방성 성장"의 균일한 결정 성장을 얻는 것이 비교적 용이하다.
화학적 방법은 기판 표면에 대해서 측방향으로 결정 성장이 행해지는 한가지 형태, 및 결정체가 반도체의 상부측을 향해 하부측으로부터, 또는 이의 하부측을 향해 상부측으로부터 기판 표면 상에서 수직 성장하는 다른 형태이므로, 반도체의 우수한 전기 특성을 얻을 수 있다.
상술한 바와 같이, 비정질 실리콘막(108)의 표면을 니켈 원소와 접촉하도록 하기 위해서, 내부에 니켈 원소를 함유하는 용매는 비정질 실리콘막(108)의 표면 상에 코팅되고, 초과 용매는 스피너(spinner)에 의해 제거된다. 이러한 예에 있어서, 니켈 아세테이트 용매는 용매로서 사용된다.
이 실시예에 기재된 구조의 응용에 있어서, 결정화에 요구된 온도가 떨어질 수 있고, 이것의 기간이 감소될 수 있다. 특히, 제1실시예에 도시된 구조에 있어서, 8시간 이상 동안의 열 처리는 600℃의 열 분위기(atmosphere)하에 요구된다. 그러나, 니켈 원소를 이용하는 경우, 비정질 실리콘막(108)은 열 처리가 550℃에서 4시간 동안 행해지는 조건하에 결정화될 수 있다.
그러나, 이 실시예에 기재된 구조가 적용되는 경우에, 얻어진 단결정 유사 영역 또는 실제 단결정 유사 영역내의 금속 원소의 밀도가 높아지게 된다. 그러므로, 유입된 금속 원소의 밀도에 주의하지 않으면, 얻어진 장치의 특성은 금속 원소에 의해 악영향을 받게 된다.
특히, 최종 나머지 금속 원소들의 밀도는 1x1019atms cm-3또는 그 이하로설정되어야 한다. 이러한 밀도의 조정은 용매 내의 니켈의 밀도를 조정함으로써 수행될 수 있다. 결정화 촉진 작용은 결정화 시에 실리콘막내에 남아 있는 금속 원소의 밀도가 1x1016atms cm-3또는 그 이하일 때 얻어질 수 없음을 유의해야 한다. 그러므로, 유입될 금속 원소의 양은 금속 원소들이 1x1016내지 1x1019atms cm-3의 밀도에서 실리콘막 내에 존재하도록 조정되어야 한다.
(제6실시예)
제6실시예는 (100) 면의 면 배향을 가지는 시드 결정체를 이용하여, 상부면이 (100) 면인 면 배향을 가지는 단결정 유사 영역 또는 실제 단결정 유사 영역을 얻는 예를 도시한다.
도6은 단결정 유사 영역 또는 실제 단결정 유사 영역이 형성되는 상태를 도시한 것이다. 도6에 있어서, 참조 번호 62는 시드 결정체를 나타내고, 참조 번호 61은 시드 결정체(62)로부터 결정 성장에 의해 얻어지는 단결정 유사 영역 또는 실제 단결정 유사 영역이다. 또한, 도6a의 라인 A-A'를 따라 절취한 부분이 도6b에 도시되어 있다.
도6에 도시된 단결정 유사 영역 또는 실제 단결정 유사 영역(61)은 실제 육각 영역으로서 얻어진다.
도6에 도시된 상태가 얻어지는 제조 처리 공정에 대해 기술하고자 한다. 첫째, 실리콘 산화물막은 하부측(도시하지 않음)으로서 유리 기판 상에 형성되고, 비정질 실리콘막(도시하지 않음)은 상부에 형성된다. 이 때, 비정질 실리콘막은제1실시예에서의 방법과 동일한 방법을 통해 결정화된다. 다시 말하면, 실리콘의 결정화를 촉진하는 금속 원소인 니켈 규화물이 비정질 실리콘막 상에 형성된 다음, 비정질 실리콘막을 결정화하기 위해 열 처리하게 된다. 더욱이, 비정질 실리콘막은 시드 결정체(62)의 기부를 형성하기 위해 패턴화된다. 그 다음, 레이저 빔은 실리콘막이 450 내지 600℃에서 가열되고 있는 상태에서 비정질 실리콘막 상에 조사되므로, 시드 결정체를 얻을 수 있다.
그 다음, 비정질 실리콘막은 시드 결정체(61) 상에 형성되고 미리 정해진 열 처리가 되므로, 단결정 유사 영역 또는 실제 단결정 유사 영역(61)을 얻을 수 있다. 이러한 상태는 도6a 및 도6b에 도시되어 있다.
그 다음에, 시드 결정체(62) 부분 및 불필요한 부분은 제거되어, 단결정 유사 영역 또는 실제 단결정 유사 영역에 의해 형성되는 활성층(64 및 66)을 얻는다. 이 예에 있어서, 시드 결정체(62)는 제1실시예에 기재된 바와 같은 실리콘 결정화를 고 밀도로 촉진하는 금속 원소(이 예에서, 니켈)를 함유한다. 따라서, 상술한 패턴화를 행함으로써, 제조된 장치의 특징은 니켈의 영향에 의해 점진적으로 변동되지 않거나 열화되지 않게 될 수 있다. 이런 식으로, 도6c에 도시된 상태가 얻어질 수 있다.
상술한 처리 공정에 있어서, 도6a에 참조 번호 63 내지 66으로 나타낸 바와 같이, 단결정 유사 영역 또는 실제 단결정 유사 영역으로 형성되는 활성층이 얻어질 수 있다. 후단에 있어서, 박막 트랜지스터는 이러한 활성층(63 내지 66)을 이용하여 제조될 수 있다.
(제7실시예)
제7실시예는 여기에 기재된 본 발명이 주변 회로를 집적화한 것과 같은 구조를 가지는 능동 매트릭스 액정 디스플레이 장치에 적용되는 예를 도시한 것이다. 도7은 이러한 실시예의 주요 구조를 도시한 것이다.
도7a는 주변 회로에 의해 구동되는 매트릭스 형태로 배치된 유리 기판(701) 및 픽셀 영역(704) 상에 형성된 주변 회로(702,703)을 도시한 것이다. 액정 디스플레이 장치를 구성하기 위해, 대향 전극이 형성되는 쌍형 유리 기판이 준비되어 도7a에 도시된 기판에 결합되므로, 액정은 액정 디스플레이 장치를 제공하기 위해 이들 사이에 밀봉된다.
도7a에 도시된 구조에 있어서, 주변 회로는 단결정 유사 영역 또는 실제 단결정 유사 영역을 포함하는 박막 트랜지스터에 의해 구성되고, 비정질 실리콘막을 이용하는 박막 트랜지스터는 픽셀 영역내에 배치된다. 비정질 실리콘막이 픽셀 영역내에 배치된 박막 트랜지스터에 사용되는 이유는 실용성이 픽셀 전극으로/이로부터 전하의 취입 및 취출을 제어하기 위한 트랜지스터의 성능으로서 비정질 실리콘막을 이용하는 박막 트랜지스터에 의해서 조차 충분히 얻을 수 있다는 것이다. 특히, 기존의 특성하에 종종 이용되는 TN형 액정의 경우, 단결정체의 특성과 동일한 결정 특성을 가지는 실리콘 박막에 의해 형성되는 박막 트랜지스터에 있어서, 트랜지스터의 동작 속도는 액정의 응답 속도에 비해 매우 높아서, 동작 안정성이 떨어진다. 그러므로, 고속 동작을 수행할 수 있는 주변 회로가 단결정 실리콘을 이용하는 박막 트랜지스터와 등가인 박막 트랜지스터에 의해 구성되고, 픽셀 영역내에배치된 박막 트랜지스터가 비정질 실리콘막에 의해 구성되는 이러한 구조는 실용성이 높다.
도7a에 도시된 주변 회로(702 또는 703)를 부분적으로 확장하는 도면이 도7b에 도시되어 있다. 도7b에 도시된 것은 한쌍의 주변 회로(702 또는 703)의 일부분을 구성하는 인버터 회로이다. 실제로, 복잡한 집적 회로는 이러한 인버터 및 그 밖의 다른 요구된 구조로 구성된다. 이 예에 언급된 주변 회로(702 또는 703)는 픽셀 영역내에 배치되는 박막 트랜지스터 및 시프트 레지스터를 구동시키기 위한 회로, 다양한 제어 회로, 비디오 신호 등을 처리하는 회로에서 선택된 최소한 하나의 회로를 포함하는 회로를 정한다는 것을 유의해야 한다.
도 7b에 있어서, 참조 번호 705로 나타낸 것은 시드 결정체이고, 참조 번호 708로 나타낸 단결정 유사 영역 또는 실제 단결정 유사 영역은 시드 결정체(705)를 기초로 하여 형성된다. 단결정 유사 영역 또는 실제 단결정 유사 영역(708)은 박막 트랜지스터가 형성되는 단계에서 시드 결정체(705)가 제거되는 상태에서 요구된 패턴으로 패턴된다.
도 7b는 n 채널 박막 트랜지스터(717) 및 p 채널 트랜지스터(718)가 단결정 유사 영역 또는 실제 단결정 유사 영역(708)을 이용함으로써 구성되고, 인버터 회로가 이러한 박막 트랜지스터에 의해 구성되는 예를 도시한 것이다.
상기 도면에 있어서, 단결정 유사 영역 또는 실제 단결정 유사 영역(708)내에 n 채널 박막 트랜지스터 및 p 채널 박막 트랜지스터로 이루어진 2개의 박막 트랜지스터를 형성하는 예가 도시되어 있다. 그러나, 단결정 유사 영역 또는 실제 단결정 유사 영역(708) 내의 박막 트랜지스터가 요구된 수 또는 가능한 수로 형성될 수 있다.
이하에서는, 도 7에 도시된 구조를 제조하는 공정을 도 8을 참조하여 설명하고자 한다. 도 8에 도시된 것은 주변 영역에 형성된 인버터 회로 및 픽셀 영역 내에 형성된 픽셀 전극에 접속되는 박막 트랜지스터를 제조하는 공정이다. 이러한 실시예에 있어서, 주변 영역을 형성하는 박막 트랜지스터는 단결정 유사 영역 또는 실제 단결정 유사 영역을 이용함으로써 구성된다. 또한, 픽셀 영역 내에 배열된 박막 트랜지스터는 비정질 실리콘막을 이용하는 박막 트랜지스터에 의해 구성된다.
우선, 3000Å의 두께를 가지는 실리콘 산화막(802)이 유리 기판(801) 상에 형성된다. 유리 기판(801)은 액정 디스플레이 장치를 형성하는 한쌍의 유리 기판들 중 하나를 구성한다. 이 때, 시드 결정체(803)는 제1실시예에 관해서 설명된 방법을 통해 형성된다. 더욱이, 500Å의 두께를 가지는 비정질 실리콘막(804)이 상부에 형성된다(도 8a).
후속적으로, 단결정 유사 영역 또는 실제 단결정 유사 영역이 열 처리 및 레이저 빔의 조사를 함께 행함으로써 시드 결정체(803)의 주변부에 형성된다. 이 예에 있어서, 레이저 빔은 수 cm2의 엑시머(excimer) 레이저 빔을 이용함으로써 주변 회로의 영역 만의 상부에 조사된다. 레이저 빔의 조사시, 가열 온도는 600℃로 설정된다. 가열은 비정질 실리콘막이 결정화되지 않기 때문에 600℃의 온도에서 단기간 동안 행해지지만(레이저 빔이 수십분동안 조사되지만), 픽셀 영역내의 비정질 실리콘막(804)는 결정화되지 않는다. 이러한 가열 온도는 유리 기판이 손상되지않는 범위에서 가능한 높은 것이 양호하다. 또는 이러한 예에 있어서, 적외선이 조사되는 가열 방법은 단기간 동안 실리콘막을 가열하기 위해 이용된다.
이러한 방식에 있어서, 도8a의 경사선으로 도시된 영역은 단결정 유사 영역 또는 실제 단결정 유사 영역으로 변화될 수 있다. 이러한 상태에 있어서, 경사선으로 나타낸 이러한 영역을 제외한 영역은 그 자체만으로 비정질 실리콘막(804)의 상태로 남아 있다.
그 다음에, 주변 회로 내에 배치된 박막 트랜지스터의 활성층(806 및 807)은 패턴화에 의해 형성된다. 이와 동시에, 픽셀 전극에 접속된 박막 트랜지스터의 활성층(808)이 단결정 유사 영역 또는 실제 단결정 유사 영역(805)에 의해 구성된다. 또한, 활성층(808)이 비정질 실리콘막(804)에 의해 구성된다.
이 때, 게이트 절연막으로서 기능하는 실리콘 산화물막(809)이 1000Å의 두께로 형성된다. 그 다음, 0.2 중량%의 스칸듐을 함유하고, 6000Å의 두께를 가지는 알루미늄막은 스퍼터링 기술 또는 전자 빔 증착 기술을 통해 형성되고, 게이트 전극(810, 811, 812)를 형성하도록 패턴된다. 더욱이, 양극 산화는 전해액내에서 양극으로서 게이트 전극(810 내지 812)과 도통되므로, 게이트 전극(810 내지 812)의 주변부내에 양극 산화막을 형성한다. 그러므로, 도8b에 도시된 상태가 얻어진다.
우선, n 채널 박막 트랜지스터가 형성되는 영역은 레지스트 마스크(800)에 의해 마스크되고, p형을 실리콘에 제공하는 불순물인 B(붕소) 이온이 주입된다. 이온의 주입은 이온 주입 기술 또는 플라즈마 도핑 기술을 통해 행해진다. 더욱이, p 채널 박막 트랜지스터가 형성되는 영역은 레지스트 마스크로 덮혀지고, p 이온이 주입된다. 이러한 이온 주입 처리 공정이 완료된 후, 주입된 이온의 활성화 및 이온의 주입에 수반된 손상의 어닐링은 레이저 빔(도시하지 않음)의 조사에 의해 행해진다.
상술한 방식으로, 도 8c에 도시된 바와 같이, p 채널 박막 트랜지스터(PTFT)의 소스 영역(813), 드레인 영역(815) 및 채널 형성 영역(814)이 형성된다. 또한, n 채널 박막 트랜지스터(NTFT)의 소스 영역(818), 드레인 영역(816) 및 채널 형성 영역(817)이 형성된다. 이러한 2개의 박막 트랜지스터는 주변 회로의 주변부에 배치되고, 단결정 유사 영역 또는 실제 단결정 유사 영역인 활성층을 영역(C-Si)에 의해 구성된다.
또한, 픽셀 영역내에 배치된 박막 트랜지스터의 소스 영역(819), 드레인 영역(821) 및 채널 형성 영역(820)은 동시에 형성된다. 이러한 픽셀 영역내에 배치된 박막 트랜지스터는 비정질 실리콘막(a-Si)로 형성된다.
불순물 이온을 주입하여 이러한 소스, 드레인 영역 및 채널 형성 영역을 형성하는 공정은 자기 정합 방식으로 행해진다.
각각의 박막 트랜지스터의 소스, 드레인 및 채널 형성 영역이 형성된 후, 6000Å의 두께를 가지는 실리콘 산화물막(822)은 플라즈마 CVD 기술을 통해 층간 절연막으로 형성된다. 더욱이, 컨택트 홀이 형성되므로, 주변 회로 영역 내에 배치된 p 채널 박막 트랜지스터의 소스 전극(823), p 채널 박막 트랜지스터 및 n 채널 박막 트랜지스터에 공통인 드레인 전극(824) 및 n 채널 박막 트랜지스터의 소스전극(825)이 형성된다. 이와 동시에, 픽셀 영역 내에 배치된 n 채널 박막 트랜지스터의 소스 전극(826) 및 드레인 전극(827)이 형성된다. 이러한 전극(823 내지 827)은 알루미늄막이 2개의 티탄막들 사이에 배치되는 3층 구조로 구성된다.
더욱이, 픽셀 전극을 구성하는 ITO 전극(828)이 형성된다. 이런 식으로, 단결정 유사 영역을 이용함으로써 형성된 주변 회로를 구성하는 박막 트랜지스터 및 비정질 실리콘막을 이용하고 픽셀 영역내에 배치된 박막 트랜지스터는 동일한 유리 기판상에 동시에 형성될 수 있다. 이런 식으로, 도 7에 도시된 능동 매트릭스 액정 디스플레이 장치를 구성하는 하나의 기판이 완료된다. 그러므로, 얻어진 구조는 시드 결정체(805)를 이용하여 한쌍으로 형성되는 2개 박막 트랜지스터로서 간주될 수 있다.
도8d에 도시된 상태가 얻어진 후, 제2층간 절연막이 다시 형성되고, 배향(oriented) 막이 이 막상에 형성된다. 이 때, 대향 전극이 각각의 대향하는 유리 기판상에 형성되고, 배향 막이 대향하는 전극 상에 형성된다. 그 다음, 배향 처리 공정이 행해지므로, 제조된 유리 기판쌍은 서로가 접합된다. 최종적으로, 액정은 상기와 같이 접합되는 유리 기판쌍들 사이에 밀봉되어, 능동 매트릭스 액정 디스플레이 장치 패널을 완성한다.
이러한 실시예에 기재된 액정 디스플레이 장치는 주변 회로가 집적화되므로, 매우 소형이고 경량화되도록 하는 것과 같이 구성될 수 있게 하는 구조를 갖고 있다.
이 실시예에 있어서, 도8에 도시된 바와 같이, n 채널형 및 p 채널형의 박막트랜지스터쌍이 시드 결정체(805)를 이용하여 형성되고 상보 형태로 구성되는 예가 도시되어 있다. 그러나, 이것은 동일한 채널 형태의 한쌍의 박막 트랜지스터일 수 있다. 또한, n 채널 형태 및 p 채널 형태의 한쌍의 박막 트랜지스터가 형성될 수 있고, 독립적으로 동작될 수 있다.
(제8실시예)
제8실시예는 픽셀 영역(704)이 박막 트랜지스터를 전혀 이용하지 않는 수동 형이고, 주변 회로(702 및 703)만이 도 7a에 도시된 구조에서 도7b에 도시된 단결정 유사 결정성 실리콘막 영역 또는 실제 단결정 유사 결정성 실리콘막 영역에 의해 구성되는 예를 도시한 것이다.
복잡한 영상 정보 디스플레이가 행해지지 않으면, 공지의 STN형 액정 디스플레이 장치가 만족스럽게 실용적으로 이용될 수 있다는 것은 공지되어 있다. 예를 들어, STN형 액정 디스플레이 장치는 문자 숫자 및 간단한 도형만을 디스플레이하는데 필요한 휴대용 정보 장치(노트형 워드 프로세서 또는 퍼스널 컴퓨터)로 이용된다. 그러나, 기존의 상황하에, 외부에 부착된 IC는 픽셀 영역의 주변부에 배치된 주변 회로로 이용된다.
외부에 부착된 IC 회로를 이용하는 경우, 액정 패널의 두께는 두꺼워지고, 이의 중량도 무거워진다. 이러한 관점에서, 이 실시예에 설명된 구조에 있어서, 주변 회로만이 도7b에 도시된 회로에 의해 구성되므로, 유리 기판 상에 액정층 및 주변 회로를 집적화한다. 이러한 구조에 있어서, 액정층, 전극 및 액정층에 적용된 배선이 한쌍의 유리 기판들 사이에 집적화될 수 있고, 도 7a 내의 참조 번호702 및 703에 의해 나타난 주변 회로는 액정층의 주변에 집적화될 수 있다. 또한, 주변 회로(702 및 703)이 수 mm인 폭의 영역내에 집적화되기 때문에, 전체 구조는 매우 소형으로 제조될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 시드 결정체를 형성하는 영역은 선택적으로 형성되므로, 단결정 유사 결정성 실리콘막 영역 또는 실제 단결정 유사 결정성 실리콘막 영역은 임의의 영역 내에 형성될 수 있다. 또한, 이러한 영역은 유리 기판 상에 형성될 수 있다. 여기에 기재된 본 발명을 이용하는 경우, 능동 매트릭스 액정 디스플레이 장치의 주변 회로가 유리 기판 상에 집적화되는 이러한 구조가 실현될 수 있다. 특히, 최소한 하나의 주변 회로를 구성하는 박막 트랜지스터는 박막 트랜지스터의 경량화 및 박막화에 더욱 기여할 수 있는 단결정 실리콘을 이용하는 것과 등가인 특징을 제공할 수 있다. 여기에 기재된 본 발명은 박막 트랜지스터가 아니라 박막 다이오드 또는 박막 반도체를 이용하는 광전 변환 장치, 광감지기 및 압력 감지기에 적용될 수 있다.
본 발명의 상술한 양호한 실시예는 설명을 위해 제시되었다. 본 발명을 개시된 형태에 한정시키지 않고, 변경과 변형은 상기 설명에 의하여 가능하거나 본 발명의 실시로 얻어질 수 있다. 상기 실시예는 당업자가 본 발명을 여러 가지 실시예로 이용할 수 있도록 본 발명의 원리와 실용적인 응용을 설명하기 위해 선택되어 기재되었다. 본 발명의 범위는 첨부된 청구범위와, 그 등가물에 의해 정의된다.

Claims (27)

  1. 반도체 장치에 있어서,
    기판 상부에 형성된 적어도 2개의 박막 트랜지스터들을 포함하고, 상기 두개의 박막 트랜지스터들 각각은 그의 활성 영역으로서 절연면상에 형성되는 실리콘을 포함하는 결정성 반도체막을 갖고,
    상기 두개의 박막 트랜지스터들 각각의 상기 결정성 반도체막은 그안에 실질적으로 결정 입계를 갖지 않고, 상기 두개의 박막 트랜지스터들중 하나에서의 상기 결정성 반도체막의 결정축이 다른 하나의 결정성 반도체막의 결정축으로부터 벗어나고 상기 결정축의 편향은 ±10°이내인, 반도체 장치.
  2. 반도체 장치에 있어서,
    기판 상부에 형성된 적어도 2개의 박막 트랜지스터들을 포함하고, 상기 박막 트랜지스터들 각각은 그의 활성 영역으로서 절연면상에 형성되는 실리콘을 포함하는 결정성 반도체막을 갖고,
    상기 두개의 박막 트랜지스터들 각각의 상기 결정성 반도체막은 그안에 실질적으로 결정 입계를 갖지 않고, 상기 두개의 박막 트랜지스터들중 하나에서의 상기 결정성 반도체막의 결정축 주변의 회전각이 다른 하나의 결정성 반도체막의 결정축의 회전각으로부터 벗어나고, 상기 회전각의 편향은 ±10°이내인, 반도체 장치.
  3. 반도체 장치에 있어서,
    기판 상부에 형성된 적어도 2개의 박막 트랜지스터들을 포함하고, 상기 박막 트랜지스터들 각각은 그의 활성 영역으로서 절연면상에 형성되는 실리콘을 포함하는 결정성 반도체막을 갖고,
    상기 두개의 박막 트랜지스터들 각각의 상기 결정성 반도체막은 그안에 실질적으로 결정 입계를 갖지 않고,
    상기 두개의 박막 트랜지스터들중 하나에서의 상기 반도체막의 결정축이 다른 하나에서의 반도체막의 결정축과 벗어나고, 상기 결정축의 편향은 ±10°이내이고,
    상기 두개의 박막 트랜지스터들중 하나에서의 상기 결정성 반도체막의 결정축 주변의 회전각이 다른 하나의 결정성 반도체막의 결정축의 회전각으로부터 벗어나고, 상기 회전각의 편향은 ±10°이내인, 반도체 장치.
  4. 반도체 장치에 있어서,
    기판 상부에 형성된 적어도 한 쌍의 상보형 n 채널 및 p 채널 박막 트랜지스터들을 포함하고, 상기 박막 트랜지스터들 각각은 그의 활성 영역으로서 절연면상에 형성되는 실리콘을 포함하는 결정성 반도체막을 갖고,
    상기 박막 트랜지스터들 각각의 상기 결정성 반도체막은 그안에 실질적으로 결정 입계를 갖지 않고, 상기 박막 트랜지스터들중 하나에서의 상기 결정성 반도체막의 결정축이 다른 하나의 결정성 반도체막의 결정축으로부터 벗어나고, 상기 결정축의 편향은 ±10°이내인, 반도체 장치.
  5. 반도체 장치에 있어서,
    기판 상부에 형성된 적어도 한 쌍의 n 채널 및 p 채널 박막 트랜지스터들을 포함하고, 상기 박막 트랜지스터들 각각은 그의 활성 영역으로서 절연면상에 형성되는 실리콘을 포함하는 결정성 반도체막을 갖고,
    상기 박막 트랜지스터들 각각의 상기 결정성 반도체막은 그안에 실질적으로 결정 입계를 갖지 않고, 상기 박막 트랜지스터들중 하나에서의 상기 결정성 반도체막의 결정축 주변의 회전각이 다른 하나의 결정성 반도체막의 결정축의 회전각으로부터 벗어나고, 상기 회전각의 편향은 ±10°이내인, 반도체 장치.
  6. 반도체 장치에 있어서,
    기판 상부에 형성된 적어도 한 쌍의 n 채널 및 p 채널 박막 트랜지스터들을 포함하고, 상기 박막 트랜지스터들 각각은 그의 활성 영역으로서 절연면상에 형성되는 실리콘을 포함하는 결정성 반도체막을 갖고,
    상기 박막 트랜지스터들 각각의 상기 결정성 반도체막은 그안에 실질적으로 결정 입계를 갖지 않고,
    상기 박막 트랜지스터들중 하나에서의 상기 반도체막의 결정축이 다른 하나에서의 반도체막의 결정축과 벗어나고, 상기 결정축의 편향은 ±10°이내이고,
    상기 박막 트랜지스터들중 하나에서의 상기 결정성 반도체막의 결정축 주변의 회전각이 다른 하나의 결정성 반도체막의 결정축의 회전각으로부터 벗어나고, 상기 회전각의 편향은 ±10°이내인, 반도체 장치.
  7. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 결정성 반도체막은 수소를 함유하는, 반도체 장치.
  8. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 결정성 반도체막은 Ni, Fe, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 구성되는 그룹으로부터 선택된 금속을 함유하는, 반도체 장치.
  9. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 결정성 반도체막의 채널 영역이 (100) 면을 갖는, 반도체 장치.
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