KR100337764B1 - 샘플링주파수변환장치및메모리어드레스제어장치 - Google Patents

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Abstract

샘플링 주파수 변환 장치가 기술된다. 메모리 유닛은 입력 샘플링 주파수 Fsi를 갖는 입력 신호 Dsi를 저장한다. 보간처리 유닛은 저장 유닛으로부터의 독출 신호를 보간처리한다. 샘플링 주파수비 검출 유닛은 입력 샘플링 주파수 Fsi와 출력 샘플링 주파수 Fso사이의 샘플링 주파수비 Rn을 검출하고, 현재 샘플링 주파수비 Rn과 현재 값보다 한 검출 주기만큼 선행하는 이전 검출 값 Rn-1에 기초하여 새로운 샘플링 주파수비 Rn NEW을 검출한다. 샘플링 검출 유닛을 갖는 제어 유닛은 새로운 샘플링 주파수비 Rn NEW에 기초하여 제어 유닛 및 보간처리 유닛을 제어한다. 본 샘플링 주파수 변환 장치는 샘플링 주파수비가 사전 설정된 기간 동안 연속적으로 변할지라도 리샘플링 시간 어드레스 오차를 누적하지 않으므로, 저장 유닛의 용량을 증가시킬 필요가 없고, 샘플링 주파수비의 변화 속도 및 변화량을 제한할 필요도 없다.

Description

샘플링 주파수 변환 장치 및 메모리 어드레스 제어 장치
본 발명은 입력 신호의 샘플링 주파수(sampling frequency)를 리샘플링(re-sampling)에 의해 임의 샘플링 주파수로 변환시키기 위한 샘플링 주파수 변환장치, 및 메모리 유닛으로부터 데이타가 독출될 때 사용된 어드레스를 제어하기 위한 메모리 어드레스 제어 장치에 관한 것이다.
최근, 오디오 신호를 광 케이블 또는 동축 케이블을 통해 디지탈 신호로 전송하고, 디지탈 오디오 인터페이스를 통해 디지탈 오디오 신호를 재생하기 위한 디지탈 오디오 신호 재생 장치가 널리 보급되고 있다. 이러한 디지탈 오디오 신호 재생 장치에 있어서, 위상 비교기 및 전압 제어 발진기(VCO)로 구성된 위상 동기 루프(phase locked loop: PLL)가 수신된 디지탈 오디오 신호로부터 클럭을 발생하기 위해 사용된다. 그러나, 이러한 디지탈 오디오 신호 재생 장치에서, 디지탈/아날로그(D/A) 변환 특성은 PLL내의 VCO에 의해 생긴 지터(jitter) 때문에 저하되는 경향이 있다. 결과적으로, 콤팩트 디스크(CD) 플레이어 또는 디지탈 오디오 테이프(DAT) 플레이어와 같은 디지탈 오디오 신호 기록 매체를 재생하기 위한 장치에서는, 왜곡이 없는 양호한 오디오 신호(satisfactory distortion-free audio signal)가 수정 클럭을 사용하는 D/A 변환에 의해 디지탈 오디오 신호를 아날로그 오디오 신호로 변환시킴으로써 발생될 수 있고, 최종 아날로그 오디오 신호들은 연속적으로 전송되는 경우가 있다.
반면, CD, CD보다 소형의 광 디스크, DAT 또는 DAT보다 소형의 디지탈 오디오 테이프와 같은, 디지탈 오디오 신호용 소스로서 동작하는 기록 매체에 있어서, 디지탈 오디오 신호의 기록 동안 샘플링 주파수는 통일되지 않고, 44.1 kMz, 48 kHz 또는 32 kHz 중의 어느 하나일 수 있다. 기록 매체가 아니라 디지탈 오디오 신호용 소스로서 동작하는 위성 방송(Satellite Broadcast; BS)에서, 샘플링 주파수는 상기 샘플링 주파수들 중 어느 하나일 수 있다. 결과적으로, 44.1 kHz의 샘플링 주파수를 갖는 DAT 또는 BS로부터의 디지탈 오디오 신호를 44.1 kHz의 샘플링 주파수로 소형 광 디스크상에 기록하기 위해, 48 kHz의 샘플링 주파수를 갖는 DAT 또는 BS로부터의 디지탈 오디오 신호가 D/A 변환에 의해 아날로그 신호로 변환되고, 연속적으로 아날로그/디지탈(A/D) 변환에 의해 44.1 kHz의 샘플링 주파수를 갖는 디지탈 오디오 신호로 재변환되는 것이 필요하기 때문에, 왜곡에 기인한 특성의 열화가 불가피하게 생긴다.
반면, DAT를 사용하는 혼합 기록 디지탈 오디오 신호에서, 혼합될 각각의 디지탈 오디오 신호는 다른 디지탈 오디오 신호들이 샘플링 주파수 또는 동기 방법이 다른 경우 혼합을 처리하기 전에 아날로그 신호로 변환될 필요가 있다.
자유 샘플링 주파수 변환을 실현하기 위해서 샘플링 주파수들의 차 또는 클럭 지터 때문에 생긴 성능의 열화로 인한 재생 디지탈 오디오 신호에서의 열화를 방지하기 위해, 비동기형 샘플링 주파수 변환 장치의 개발이 소망되어 왔다.
일반적으로, 이러한 샘플링 주파수 변환 장치는 Fsi의 샘플링 주파수로 들어간 신호를 Fso의 샘플링 주파수로 리샘플링(re-sampling)하기 위한 리샘플링 점을 특정하기 위해 리샘플링 시간 어드레스들을 활용한다. 이러한 리샘플링 시간 어드레스들은 입력 신호들의 샘플링 주파수(입력 샘플링 주파수) Fsi대 리샘플된(출력 샘플링 주파수) Fso의 비에 따라 발생된다.
일반적으로, 현재 샘플링 변환 장치는 샘플링 주파수 Fsi를 갖는 입력 신호를 리샘플링하기 위만 리샘플링 핀트(pint)를 특정하기 위해 리샘플링 시간 어드레스들을 사용한다. 리샘플링 시간 어드레스들은 입력 신호의 샘플링 주파수(입력 샘플링 주파수) Fsi대 리샘플된 (출력 샘플링 주파수) Fso의 비에 따라 발생된다.
특히, 출력 샘플링 주파수 Fso(출력 샘플링 주파수)의 주기의 N배와 동일한 주기t(= N · tSo)는 입력 샘플링 주파수 Fsi의 M배와 동일하게 입력 기준 클럭(입력 마스트 클럭)으로 또는 MCKi(= M · Fsi)로 계수하여 Fsi, MCKi또는 Fso와 같은 지터 성분이 평균화하여 제거될 때와 동시에 입력 샘플링 주파수 Fsi와 출력 샘플링 주파수 Fso간의 샘플링 주파수비 R을 구한다. 샘플링 주파수비 R과 리샘플링 시간은 리샘플링 시간 어드레스를 발생하기 위해 누산적으로 가산된다. 리샘플링 버퍼메모리내에 저장된 리샘플링 점들은 샘플링 주파수를 변환하기 위해 리샘플링 시간 어드레스들에 따라 독출된다.
한편, 입력 샘플링 주파수 Fsi또는 출력 샘플링 주파수 Fso이 변하는 경우에는, 샘플링 주파수비 R과 실제 비 Fsi/Fso간에 오차가 과도하게 발생한다는 불편함이 발생한다.
결과적으로, 고정밀 변환은 일정한 입력 샘플링 주파수 Fsi또는 일정한 출력 샘플링 주파수 Fso의 조건하에서 실현된다.
또한, 샘플링 주파수비가 사전 설정된(pre-set) 시간 동안 연속적으로 변한다면, 리샘플링 시간 어드레스 오차가 제1도에 도시된 샘플링 주파수비의 일사적인 차이R의 영향하에 누적되는 경향이 있어서, 버퍼 메모리 용량이 초과되고, 이에 따라 샘플링 주파수비의 변환 속도 및 변화량에 부과된 한계 또는 버퍼 메모리 용량의 증대를 초래한다.
반면, 리샘플링 시간 어드레스 분해능은 검출 주기t를 증가시키지 많고 입력 마스터 클럭 MCKi의 주파수를 증가시킴으로써 향상될 수 있음을 알 수 있을 것이다. 그러나, 이러한 경우, 한계에 대한 문제점은 카운터와 같은 회로의 동작 속도 또는 입력 클럭 지터의 흡수 및 제거의 동작 속도에 부과된다. 따라서, 리샘플링 시간 어드레스 분해능을 향상시키기 위해 압력 마스터 클럭 MCKi의 주파수를 간단히 증가시킴으로써 오차의 누적을 방지하는 것은 불가능하지만, 이로 인해 오차는 감소될 수 있다.
또한, 상술한 샘플링 주파수 변환 장치에서 주파수 변환을 수행하기 위해, 전원이 온으로 되면, 신호 입력/출력이 변하고, 노이즈가 혼합되거나, 입력/출력 샘플링 주파수가 변화가능하게 되며, 리샘플링 버퍼 메모리 내에 데이타를 기입하기 위한 데이타 기입 어드레스 또는 버퍼 메모리로부터 데이타를 독출하기 위한 데이타 독출 어드레스는 서로 접근 또는 교차하여 샘플링 주파수 변환 장치로부터 비연속 노이즈가 발생된다.
샘플링 주파수 변환 동작을 안정화시키기 위해, 샘플링 주파수비를 검출하기 위한 샘플링 주파수비 검출 동작의 안정화 이후에 리샘플링 버퍼 메모리의 기입 어드레스와 독출 어드레스 간의 차의 절대치가 최대치에 도달하도록 메모리 독출 어드레스들을 초기화할 필요가 있다. 그러나, 메모리 독출 어드레스들의 초기화는 동작상의 어려움이 있고 신호 인터럽트 또는 노이즈가 변환 동작 중에 발생하는 경향이 있다.
본 발명의 목적은 상기 문제를 해소하는 샘플링 주파수 변환 장치를 제공하는 것이다.
본 발병의 다른 목적은 전력이 온되고 초기화 동작중에 신호 입력/출력 변화, 노이즈 또는 가변 입력 출력 샘플링 주파수를 제거할 수 있고, 또한 변환 동작중에 신호 인터럽트 또는 노이즈를 방지할 수 있는 샘플링 주파수 변환 장치를 제공하는 것이다.
본 발명의 한 특징으로, 본 발명은 입력 신호의 샘플링 주파수를 임의 샘플링 주파수로 변환하고, 입력 신호를 저장하기 위한 저장 수단, 상기 저장 수단으로부터 독출된 신호를 보간처리하기 위한 보간처리 수단, 및 지터 성분을 억제하고 샘플링 주파수 변환을 수행하기 위해, 입력 신호의 샘플링 주파수와 임의 샘플링 주파수 간의 제1 샘플링 주파수비, 및 입력 신호의 샘플링 주파수와 제1 샘플링 주파수비에 기초한 임의 샘플링 주파수 간의 제2 샘플링 주파수비를 구하기 위한 제어 구단을 포함하는 장치를 제공한다. 제어 수단은 저장 수단의 어드레스 신호 및 보간처리 수단의 보간 카운트들을 제어하고, 발생된 어드레스 신호와 제어 신호에 기초하여 저장 수단 및 보간처리 수단을 제어함으로써 샘플링 주파수 변환을 실행하기 위한 제어신호를 발생한다.
본 발명의 다른 특징으로, 본 발명은 입력 신호의 샘플링 주파수를 임의 샘플링 주파수로 변환하고, 입력 신호를 저장하기 위한 저장 수단, 저장 수단으로부터 독출된 신호를 보간처리하기 위한 보간처리 수단, 단주기 및 장주기에 걸쳐 입력 신호의 샘플링 주파수와 임의 샘플링 주파수 간의 샘플링 주파수비를 검출하기 위한 샘플링 주파수비 검출 수단, 및 저장 수단 및 샘플링 주파수 검출 수단으로부터 단주기에 걸친 샘플링 주파수비 및 장주기에 걸친 샘플링 주파수비에 응답하는 보간처리 수단을 제어하기 위해 제어 수단을 포함하는 장치를 제공한다.
본 발명의 또 다른 측면으로, 본 발명은 입력 신호의 샘플링 주파수를 임의 샘플링 주파수로 변환하고, 입력 신호를 저장하기 위한 저장 수단, 상기 저장 수단으로부터 판독된 신호를 보간처리하기 위한 보간처리 수단, 입력 신호의 샘플링 주파수와 임의 샘플링 주파수 간의 샘플링 주파수비를 검출하고, 검출값과 기존에 검출된 값에 기초하여 새로운 샘플링 주파수비를 검출하기 위한 검출 수단, 및 샘플링 주파수비 검출 수단으로부터 새로운 샘플링 주파수비에 기초하여 저장 수단 및 보간처리 수단을 제어하기 위한 제어 수단을 포함하는 장치를 제공한다.
다른 특징으로, 본 발명은 입력 신호의 샘플링 주파수를 임의 샘플링 주파수로 변환하고, 기입 어드레스와 임의적으로 변동되는 독출 어드레스 간의 차에 따라 입력 신호를 저장하기 위한 저장 수단, 상기 저장 수단으로부터 독출된 신호를 보간처리하기 위한 보간처리 수단, 및 입력 신호의 샘플링 주파수와 임의 샘플링 주파수 간의 샘플링 주파수비에 응답하여 저장 수단으로부터 독출 어드레스들을 제어하기 위한 메모리 어드레스 제어 수단을 포함하는 장치를 제공한다.
또 다른 특징으로, 본 발명은 기입 어드레스에 대해 임의적으로 변동하는 독출 어드레스의 차이에 따라 데이타를 기록 및 재생하기 위한 링 버퍼 메모리용 메모리 어드레스 제어 장치를 제공한다. 메모리 액세스 제어 장치는 링 버퍼 메모리의 기입 어드레스와 독출 어드레스 간의 차를 검출하기 위한 어드레스 차 검출 수단, 및 어드레스 차 검출 수단에 의해 검출된 어드레스 차를 제어하기 위해 독출 어드레스를 최적으로 제어하는 독출 어드레스 최적 제어 수단을 포함한다.
도면을 참조하여, 본 발명에 따른 샘플링 주파수 변환 장치 및 메모리 어드레스 제어기의 양호한 실시예가 상세하게 설명될 것이다.
제1 실시예가 제2도를 참조하여 먼저 설명된다.
제1 실시예는 입력 단자(1)에서 샘플링 주파수 Fsi를 갖는 입력 신호 Dsi를리샘플링에 의해 임의 샘플링 주파수 Fso를 갖는 신호 Dso로 변환시키고, 입력 시스템이 출력 시스템에 대해 완전히 동기되는, 즉 입력 신호와 출력 신호 간의 동기관계(relation of synchroneity)에 상관없이 변환비가 자유로운 샘플링 주파수 변환을 실현하는 샘플링 주파수 변환 장치에 관한 것이다. 다음의 설명에서, 입력 신호 Dsi의 샘플링 주파수 Fsi는 입력 샘플링 주파수 Fsi로 칭하고, 임의 샘플링 주파수 Fso는 출력 샘플링 주파수 Fso로 칭한다.
본 샘플링 주파수 변환 장치는 입력 단자(1)로 들어가는 입력 샘플링 주파수 Fsi의 입력 신호를 기입 및 판독하기 위한 리샘플링 버퍼 메모리(2), 및 리샘플링 버퍼 메모리(2)의 출력 신호를 보간처리하기 위한 보간처리 회로(3)을 갖고 있다. 샘플링 주파수 변환 장치는 또한 입력 단자(6)에서 제공된 입력 샘플링 주파수 Fsi와 입력 단자(6)으로부터 제공된 출력 샘플링 주파수 Fso로부터 현재 샘플링 주파수비 Rn을 검출하고, 현재 검출값Rn과 현재값을 한번의 검출 주기만큼 앞서가는 이전 검출값 Rn-1에 기초하여 새로운 샘플링 주파수비 Rn NEW를 발생하며, 보간처리 회로(3)의 보간 계수 및 새로운 주파수비 Rn NEW에 기초된 리샘플링 버퍼 메모리(2)의 어드레스 신호를 제어하는 제어신호를 생성하고, 샘플링 주파수 변환을 수행하기 위해 발생된 어드레스 신호 및 제어신호에 기초하여 리샘플링 버퍼 메모리(2) 및 보간처리 회로(3)을 제어하기 위한 제어 회로(9)를 갖고 있다. 보간처리회로(3)은 제어 유닛(9)에 의한 제어하에 출력 샘플링 주파수 Fso를 갖는 신호 Dso를 출력 단자(4)에서 출력한다.
제어 유닛(9)는 샘플링 주파수비 검출 회로(7), 및 어드레스 제어신호 발생 회로(8)을 갖고 있다. 샘플링 주파수비 검출 회로(7)은 입력 샘플링 주파수 Fsi및 출력 샘플링 주파수 Fso로부터 현재 샘플링 주파수비 Rn NEW를 검출하고, 현재 검출값 Rn과 현재값을 한번의 검출 주기만큼 앞서가는 이전 검출값 Rn-1에 기초하여 새로운 샘플링 주파수비 Rn NEW를 발생한다. 어드레스 제어신호 발생 회로(8)은 리샘플링 버퍼 메모리(2)에 대한 어드레스 신호를 제어하기 위한 제어신호, 및 샘플링 주파수비 검출 회로(7)에 의해 검출된 새로운 샘플링 주파수비 Rn NEW에 기초하여 보간처리 회로(3)의 보간 계수를 제어하는 제어신호를 발생한다.
샘플링 주파수비 검출 회로(7)은 새로운 샘플링 주파수비 Rn NEW를 구하기 위해 현재 샘플링 주파수비 Rn의 2배에서 이전 검출값 Rn-1을 감한다. 이것은 제3도에 도시된 것과 같은 새로운 샘플링 주파수비 Rn NEW를 구하기 위해 현재 샘플링 주파수비 Rn과 이전 검출값 Rn-1간의 차Rn을 현재 샘플링 주파수비 Rn에 합한 것과 동일하다. 즉, 새로운 샘플링 주파수비 Rn NEW는 다음과 같이 주어진다.
새로운 샘플링 주파수비 Rn NEW는 어드레스 제어신호 발생 회로(8)에 공급된다.
어드레스 제어신호 발생 회로(8)은 리샘플링 버퍼 메모리(2)에 공급되는 데 이타 독출 어드레스로서 리샘플링 시간 어드레스를 발생하기 위해 새로운 샘플링 주파수 Rn NEW에 응답한다. 어드레스 제어신호 발생 회로(8)은 또한 리샘플링 버퍼 메모리(2)에 데이타 기입 어드레스를 전송한다. 어드레스 제어신호 발생 회로(8)은 리샘플링 버퍼 메모리(2)에 데이타 기입 어드레스를 전송한다. 어드레스 제어신호 발생 회로(8)은 또한 보간처리 회로(3)내에서 오버샘플링(over-sampling)을 수행하는데 사용된 오버샘플링 선택 제어신호 및 직선 보간처리에 사용되는 리딩(leading) 및 트레일링(trailing) 직선 보간 계수(LIP.F.L 및 LIP.F.T.)를 발생하기 위해 새로운 샘플링 주파수비 Rn NEW에 응한다.
보간처리 회로(3)은 예를 들어, 오버샘플링 계수 선택 제어신호 및 직선 보간처리에 사용되는 리딩 및 트레일링 직선 보간 계수(LIP.F.L 및 LIP.F.T.)에 기초하여 2개의 데이타의 직선 보간처리에 의한 출력 샘플링 주파수 Fso를 갖는 신호 Dso를 발생하기 위해 리샘플링 시간 어드레스에 대응하는 2개의 인접 고차 보간 데이타를 생성하기 위한 FIR 필터링으로 리샘플링 버퍼 메모리(2)의 출력 데이타를 처리하기 위해 리샘플링 시간 어드레스들에 응한다.
샘플링 주파수 변환 장치는 제어 유닛(9)의 샘플링 주파수비 검출 회로(7)이새로운 샘플링 주파수비 Rn NEW를 검출하게 하고, 어드레스 제어신호 발생 회로(8)이 새로운 샘플링 주파수비 Rn NEW에 기초하여 리샘플링 시간 어드레스 및 보간 계수들을 제어하기 위한 제어신호를 발생하게 한다. 따라서, 본 발명의 샘플링 주파수 변환 장치 리샘플링 버퍼 메모리(2)에서 오버플로우 또는 언더플로우가 발생하거나 리샘플링 버퍼 메모리(2)의 용량을 증가시키지 않고도 보간처리 회로(3)에 의한 안정한 보간처리에 의해 샘플링 주파수 변환을 수행하는 것이 가능하다.
제4도 내지 제6도를 참조하여, 본 발명의 제2 실시예가 설명될 것이다.
제2 실시예는 입력 단자(11)에서의 샘플링 주파수 Fsi를 갖는 입력 신호 Dsi를 리샘플링에 의해 임의 샘플링 주파수 Fso를 갖는 신호 Dso로 리샘플링시키고, 입력 시스템이 출력 시스템에 대해 완전히 동기되는, 즉 입력 신호와 출력 신호간의 동기관계에 상관없이 변환비가 자유로운 샘플링 주파수 변환을 실현하는 샘플링 주파수 변환 장치에 관한 것이다. 다음의 설명에서, 입력 신호 Dsi의 샘플링 주파수 Fsi는 입력 샘플링 주파수 Fsi로 칭하고, 임의 샘플링 주파수 Fso는 출력 샘플링 주파수 Fso로 칭한다.
제4도를 참조하면, 본 샘플링 주파수 변환 장치는 입력 단자(11)로 들어가는 입력 신호 Dsi를 주파수 8Fsi의 신호로 오버샘플링하기 위한 8Fsi오버샘플링 필터(12), 및 오버샘플링용 주파수 8Fsi를 갖는 입력 신호를 기입 및 독출하기 위한리샘플링 버퍼 메모리(13)를 갖고 있다. 샘플링 주파수 변환 장치는 또한 리샘플링 버퍼 메모리(13)의 출력 신호를 보간처리하기 위한 보간처리 회로(14), 및 제어 유닛(26)을 갖는다. 제어 유닛은 현재 샘플링 주파수비 Rn과 이 값을 한번의 검출 주기만큼 앞서가는 이전 검출값 Rn-1에 기초하여 새로운 샘플링 주파수 Rn NEW를 구하기 위해 샘플링 주파수 Fsi의 정수배와 동일한 주파수로 입력 단자(22)에 공급된 입력 기준 클럭(입력 마스터 클럭) MCKi(= M · Fsi)로, 입력 단자(23)에 공급된 샘플링 주파수 Fso의 주기 Tso(출력 샘플링 주기)의 N배만큼 큰 주기t(= N · Tso)를 계수함으로써 해상도가 향상되는 현재 샘플링 주파수비 Rn을 계측한다. 제어 유닛은 또한 보간처리 회로(14)용 보간 계수들을 제어하는 제어신호, 및 새로운 샘플링 주파수비 Rn NEW에 응답하는 리샘플링 버퍼 메모리(13)용 어드레스 신호를 발생하고, 샘플링 주파수 변환 동작을 수행하기 위해 어드레스 신호 및 제어 신호에 기초하여 리샘플링 버퍼 메모리(13) 및 보간처리 회로(14)를 제어한다. 샘플링 주파수 변환 장치는 또한 리샘플링 주파수 신호 출력 회로(19), 및 대역 제한 필터(20)을 갖는다. 리샘플링 주파수 신호 출력 회로(19)는 샘플링 주파수의 2배, 4배 또는 8배인 주파수값을 갖는 출력 샘플링 주파수 Fso를 생성하기 위해 제어 회로(16)에 의해 제어된 보간처리 동작을 하는 보간처리 회로(14)로부터 출력 신호의 샘플링 주파수를 서브샘플링하여, 멀티플렉서(19a)에 의해 주파수값들 중 하나의 값을 선택한다. 대역 제한 필터(20)은 리샘플링 주파수 신호 출력 회로(19)로부터의 출력 신호를 대역제한하고, 출력 샘플링 주파수 Fso를 갖는 출력 신호 Dso를 출력 단자(21)에서 출력한다.
8Fsi오버샘플링 필터(12)에 의해 생성된 8Fsi의 샘플링 주파수를 갖는 디지탈 신호는 후술하는 바와 같이, 리샘플링 버퍼 메모리(13)으로 들어간다. 리샘플링 버퍼 메모리(13)은 예를 들면, 20 비트 64 워드 버퍼 메모리이고, 입력 샘플링 주파수 주기의 8배인 샘플링 주파수 주기를 갖는다.
제어 유닛(26)은 샘플링 주파수비 검출 회로(24), 및 어드레스 제어신호 발생 회로(25)를 갖는다. 샘플링 주파수비 검출 회로(24)는 입력 단자(22)에 공급된 입력 마스터 클럭 MCKi(= M · Fsi)로, 입력 단자(23)으로부터 공급된 주기 t(= N·Fso)를 계수함으로써 해상도가 향상된 현재 샘플링 주파수비 Rn을 검출한다. 어드레스 제어신호 발생 회로(25)는 새로운 샘플링 주파수비 Rn NEW에 기초하여 보간처리 회로(14)의 보간 계수 및 리샘플링 버퍼 메모리(13)의 어드레스 신호를 제어하는 제어신호를 발생한다.
제5도에 도시된 바와 같이, 샘플링 주파수비 검출 회로(24)는 입력 마스터 클럭 MCKi에 의해 입력 단자(23)으로 들어가는 주기의 샘플링 주파수 N · Tso를 카운팅하기 위한 카운터(30), 및 현재 샘플링 주파수비 Rn에 기초하여 새로운 샘플링 주파수 Rn NEW을 구하기 위해 카운터(30)의 출력을 계수하는 산술 논리 유닛(31)을 포함한다.
산술 논리 유닛(31)은 2Rn을 생성하기 위해 현재 샘플링 주파수비 Rn을 2배로 하고, 새로운 샘플링 주파수비 Rn NEW을 구하기 위해 2Rn에서 이전 샘플링 주파수비 Rn-1을 감한다.
어드레스 제어신호 발생 회로(25)는 리샘플링 버퍼 메모리(13)용 데이타 독출 어드레스를 발생하기 위해 가산 회로(32) 및 플립 플롭 회로(33)을 사용하여, 산술 논리 유닛(31)에 의해 출력된 새로운 샘플링 주파수비 Rn NEW의 값들을 누적하여 가산한다. 어드레스 제어신호 발생 회로(25)는 또한 보간처리 회로(14)에서 수행된 오버샘플링을 위해 사용된 오버샘플링 계수 선택 제어신호, 및 직선 보간처리에 사용되는 리딩 및 트레일링 직선 보간 계수(LIP.F.L. 및 LIP.F.T.)을 발생하기 위해 새로운 샘플링 주파수비 Rn NEW에 응답한다.
데이타 독출 어드레스, 오버샘플링 계수 선택 제어신호 및 직선 보간 계수들은 데이타 스프링(data string)의 상부 비트 범위 데이타(upper bit range data), 중위(mid) 비트 범위 데이타 및 하위(lower) 비트 범위 데이타로 정렬되고, 어드레스 제어신호 발생 회로(25)로부터 출력된다.
플립 플롭 회로(33)은 양호하게는 D 플립 플롭이다. 8Fso클럭은 제2 실시예의 출력 신호의 샘플링 주파수 8Fso와 일치하여 입력 단자(34)로부터 공급된다. 출력 신호들의 샘플링 주파수가 4 또는 2Fso라면, 4 또는 2Fso클럭들이 공급되고, 초기화 신호 SE는 입력 단자(35)에서 공급된다.
제4도를 참조하면, 보간처리 회로(14)는 리샘플링 버퍼 메모리(13)으로부터 어드레스 제어신호 발생 회로(25)에 의해 독출된 데이타를 오버샘플링하고, 오버샘플링으로 데이타를 처리하기 위한 리딩 직선 보간 계수(15)용 리딩 FIR 필터, 및 트레일링 직선 보간 계수(17)용 트레일링 FIR 필터를 갖는다. 보간처리 회로는 또한 리딩 직선 보간 계수(15)용 리딩 FIR 필터 및 트레일링 직선 보간 계수(17)용 트레일링 FIR 필터에 오버샘플링 계수를 공급하기 위한 계수 ROM(16), 및 리딩 직선 보간 계수(15)용 리팅 FIR 필터의 출력 신호와 트레일링 직선 보간 계수(17)용 트레일링 FIR 필터의 출력 신호를 가산하기 위한 가산 회로(18)를 갖는다. 계수 ROM(16)은 예를 들어, 32개의 24 비트 7 워드 오버샘플링 계수를 갖고 있다.
제6도를 참조하여, 보간처리 회로(14)의 동작을 설명한다.
리샘플링 버퍼 메모리(13)은 제6a도에 도시된 바와 같이, 어드레스 제어신호 발생 회로(25)로부터 공급된 독출 어드레스에 응답하여, 리딩 직선 보간 계수(15)용 리딩 FIR 필터 및 트레일링 직선 보간 계수(17)용 트레일링 FIR 필터에 Tsi/8에서 예를 들어 7개의 데이타를 전송한다. 리딩 직선 보간 계수(15)용 리딩 FIR 필터 및 트레일링 직선 보간 계수(17)용 트레일링 FIR 필터는 리샘플링 버퍼 메모리(13)으로부터 공급된 예를 들어 7개의 데이타를 계수 ROM(16)으로부터 공급된 예를 들어, 7개의 계수들과 누적합산하여(convolve) 256Fsi데이타를 발생한다.
제6B도는 이들 256 Fsi데이타 중 2개의 인접 데이타를 도시한다. 제6A도 및제6B도에서 점선으로 둘러싸인 영역 E1은 TSi/8이고, 제6B도의 점선으로 둘러사인 영역 E2는 TSi/8의 간격으로 있는 256Fsi데이타 중의 2개의 인접 데이타를 도시한다.
다음, 리딩 직선 보간 계수(15)용 리딩 FIR 필터 및 트레일링 직선 보간 계수(17)용 트레일링 FIR 필터는 어드레스 제어신호 발생 회로(25)로부터 공급된 직선 보간 계수들에 의해 TSi/256의 간격인 2개의 인접 데이타를 곱한다. 리딩 직선 보간 계수(15)용 리딩 FIR 필터의 필터 출력 및 트레일링 직선 보간 계수(17)용 트레일링 FIR 필터의 필터 출력은 가산 회로(18)에서 서로 더해진다. 이렇게 하여, 제6C도에 도시된 것과 같은 직선 보간처리가 실행된다.
오버샘플링 및 직선 보간처리를 반복함으로써, 본 발명의 변환 장치가 제6D도에 도시된 바와 같이 샘플링 주파수 Fso를 갖는 데이타 Dso를 발생한다.
이제, 직선 보간처리에 대해서 설명된다.
직선 보간 계수들 중에는, 리딩 직선 보간 계수(15) 및 트레일링 직선 보간 계수(17)이 있다. 이들 직선 보간 계수들은 어드레스 제어신호 발생 회로(25)에 의해 새로운 샘플링 주파수비 Rn NEW의 값을 누적함으로써 생성된 데이타 스트링(데이타 값)의 하위 비트 예를 들어, 12 비트를 사용하여 발생된다. 특히, 리딩 직선 보간 계수는 하위 12 비트의 1의 보수 데이타(complement data)로서 주어지고, 트레일링 직선 보간 계수는 하위 12 비트로서 주어진다.
제6C도는, 직선 보간 계수들을 TSi/256의 간격으로 되어 있는 2개의 데이터Dsa, Dsb과 곱하여 얻어진 데이타 Dso를 도시한다.
보간처리 회로(14)의 출력 데이타는 8Fso데이타이다. 8Fso데이타는 4Fso또는 2Fso데이타를 생성하기 위해 8Fso데이타를 서브샘플링하는 리샘플링 주파수 신호 출력 회로(19)로 들어간다. 8 Fso, 4 Fso또는 2 Fso데이타 중 하나의 데이타는 멀티플렉서(19a)에 의해 선택된다.
대역 제한 필터(20)은 출력 데이타에서 생성되는 에일리어싱(aliasing) 노이즈를 방지하기 위한 필터이다. 입력 샘플링 주파수 Fsi가 출력 샘플링 주파수 Fso보다 높다면, 에일리어싱 노이즈가 생성될 위험이 있어서, 밀티플렉서(19a)의 출력 신호가 대역폭 제한될 필요가 있다.
상술한 샘플링 주파수 변환 장치에서, 제3도에 도시된 바와 같이, 제어 회로(26)의 샘플링 주파수비 검출 회로(24)는 공식(1)로 표현된, 오차 누적이 유도되지 않는 새로운 샘플링 주파수비 Rn NEW를 검출하고, 어드레스 제어신호 발생 회로(25)는 리샘플링 시간 어드레스, 및 새로운 샘플링 주파수비 Rn NEW로부터의 보간 계수들을 제어하는 제어 신호를 발생한다. 따라서, 본 발명의 샘플링 주파수 변환 회로는 리샘플링 버퍼 메모리(13)에서 오버플로우 또는 언더플로우가 발생하거나 리샘플링 버퍼 메모리(13)의 용량을 증가시키지 않고도 보간 처리 회로(14)에 의한 안정한 보간처리에 의해 샘플링 주파수 변환을 수행하는 것이 가능하다. 또한, 샘플링 주파수 Fso를 갖는 출력 신호로서 출력 신호 Dso는 에일리어싱 노이즈가없다.
이제 본 발명의 제3 실시예가 설명된다.
상술한 제1 및 제2 실시예와 유사하게, 제3 실시예는 입력 신호 Dsi의 리샘플링 주파수 Fsi를 임의 샘플링 주파수 Fso를 갖는 신호 Dso로 변환시키고, 입력 시스템이 출력 시스템에 대해 완전히 동기되는, 즉 입력 신호와 출력 신호 간의 동기관계에 상관없이 변환비가 자유로운 샘플링 주파수 변환을 실현하는 샘플링 주파수 변환 장치에 관한 것이다. 다음의 설명에서, 입력 신호 Dsi의 샘플링 주파수 Fsi는 입력 샘플링 주파수 Fsi로 칭하고, 임의 샘플링 주파수 Fso는 출력 샘플링 주파수 Fso로 칭한다. 제3 실시예의 개략적인 배열은 상술한 제2 실시예의 개략적인 배열을 도시하는 제4도를 참조하여 설명될 수 있다. 제3 실시예와 제2실시예의 차이는 제어 유닛(26)의 실제적인 배열 및 동작에서 나타난다.
이제 제3 실시예가 제4도 및 새로이 제7도 내지 제9도를 참조하여 설명되겠지만, 다음의 설명은 주로 상기 이유에 대한 제어 유닛(26)의 실제 구조 및 동작에 관해 중점적으로 이루어진다.
제4도를 참조하여, 제3 실시예의 샘플링 주파수 변환 회로는 8 Fs오버샘플링 필터(12), 리샘플링 버퍼 메모리(13), 보간처리 회로(14), 제어 유닛(26), 리샘플링 신호 출력 회로(19) 및 대역 제한 필터(20)을 포함한다. 제어 유닛(20)은 단주기 tS및 장주기 tL에 걸쳐 입력 단자(22)에서 공급된 입력 마스터 클럭 MCKi(= M· Fsi)에 의해 입력 단자(23)에 공급된 주기 t(= N · TSo)를 계수하여, 단주기 tS및 장주기 tL에서의 현재 검출값 RnS및 RnL을 구하고, 현재 검출값 RnS및 RnL및 현재값을 한번의 검출 주기만큼 앞서가는 이전 검출값 RnS-1및 RnL-1에 기초하여 단주기 tS및 장주기 tL에 걸쳐 새로운 샘플링 주파수비 RnS NEW및 RnL NEW을 구한다. 제어 유닛은 또한 새로운 샘플링 주파수비 RnS NEW및 RnL NEW중 하나에 기초하여 리샘플링 버퍼 메모리(13)의 어드레스 신호 및 보간 처리 회로(14)의 보간 계수들을 제어하는 제어신호를 발생하고, 발생된 어드레스 신호 및 제어 신호에 기초하여 리샘플링 버퍼 메모리(13)과 보간처리 회로(14)를 제어하여 샘플링 주파수 변환비를 산출하는 제어신호를 발생한다.
제어 유닛(26)은 샘플링 주파수비 검출 회로(24) 및 어드레스 제어신호 발생회로(25)를 갖고 있다. 입력 단자(23)으로부터 공급된 단주기 tS및 장시간 주기 tL을 샘플링 주파수비 검출 회로(24)는 입력 단자(22)에서 공급된 마스터 클럭 MCKi(= M · Fi)으로 계수함으로써 현재 샘플링 주파수비 RnS및 RnL의 값을 검출하고, 현재 샘플링 주파수비 RnS및 RnL의 값들에 기초하여 단주기 tS및 장주기 tL에 걸쳐 새로운 샘플링 주파수비 RnS NEW및 RnL NEW의 값들을 구한다. 어드레스 제어신호 발생 회로(25)는 새로운 샘플링 주파수비 RnS NEW및 RnL NEW의 값들에 기초하여 보간처리 회로(14)의 보간 계수 및 리샘플링 버퍼 메모리(13)의 어드레스 신호를 제어하는 제어신호를 발생한다.
제7도를 참조하면, 샘플링 주파수비 검출 회로(24)는 입력 단자(23a)에서 입력 마스터 클럭 MCKi에 의해 입력 단자(23a)로 입력되는 단주기 tS에서 샘플링 주기 Ns· Tso를 계수하기 위한 단주기 카운터(40), 및 단주기 카운터(40)의 계수 출력인 현재 샘플링 주파수비 RnS에 기초하여 단주기 tS에서의 새로운 샘플링 주파수비 RnS NEW를 구하기 위한 산술 논리 유닛(41)을 포함한다. 검출 회로(24)는 또한 입력 단자(23b)에서 입력 마스터 클럭 MCKi에 의해 입력 단자(23b)로 입력되는 장주기 tL에서의 샘플링 주기 NL· Tso를 계수하기 위한 장주기 카운터(42), 및 장주기 카운터(42)의 계수 출력인 현재 샘플링 주파수비 RnL에 기초하여 장주기 tL에서의 새로운 샘플링 주파수 RnL NEW을 구하기 위한 산출 논리 유닛(43)을 포함한다. 검출 회로(24)는 최종적으로 산술 논리 유닛(41)에 의해 구해진 단주기 tS에서의 새로운 샘플링 주파수 RnS NEW와 산술 논리 유닛(43)에 의해 구해진 장주기 tL에서의 새로운 샘플링 주파수 RnL NEW를 비교하기 위한 비교기 회로(44), 및 단주기 tS에서의 새로운 샘플링 주파수비 RnS NEW또는 장주기 tL에서의 새로운 샘플링 주파수비 RnL NEW중 하나를 선택하여 출력하기 위해 비교기 회로(44)에서의 비교 결과에 응답하는 선택 회로(45)를 포함하고 있다.
산술 논리 유닛(41)은 현재 샘플링 주파수비 RnS를 2배하여 2RnS를 얻고, 2RnS로부터 이전 샘플링 주파수비 RnS-1을 감산하여, 단주기 tS동안 새로운 샘플링 주파수비 RnS NEW를 구한다. 이것은 제8도에 도시된 바와 같이, 현재 단주기 tS에서의 샘플링 주파수비 RnS와, 샘플링 주파수비 RnS의 현재 값을 한번의 검출 주기만큼 앞서가는 이전 검출 값 RnS-1간의 차RnS를 합한 것이다. 즉, 단주기 tS동안의 새로운 샘플링 주파수비 RnS NEW은
과 같이 된다.
반면, 산술 논리 유닛(43)은 현재 샘플링 주파수비 RnL를 2배로 하여 2RnL를 얻고, 2RnL로부터 이전 샘플링 주파수비 RnL-1를 감산하여 장주기 tL동안 새로운 샘플링 주파수비 RnL NEW를 구한다. 이것은 제9도에 도시된 바와 같이, 현재 장주기 tL에서의 샘플링 주파수비 RnL와, 샘플링 주파수비 RnL의 현재 값을 한번의 검출 주기만큼 앞서가는 이전 검출 값 RnL-1간의 차RnL를 합한 것이다. 즉, 장주기 tL동안새로운 샘플링 주파수비 RnL NEW은
산술 논리 유닛(41)에 의해 구해진 단주기 tS의 새로운 샘플링 주파수비 RnS NEW, 및 산술 논리 유닛(43)에 의해 구해진 장주기 tL의 새로운 샘플링 주파수비 RnL NEW은 비교기(44)로 공급된다. 비교기(44)는 단주기 tS동안의 새로운 샘플링 주파수비 RnS NEW, 및 장주기 tL동안의 새로운 샘플링 주파수비 RnL NEW이 소정의 정밀도내에서 서로 일치하는 지의 여부를 결정한다. 즉, 비교기(44)는 큰 수의 비트를 갖는 단주기 tS동안의 새로운 샘플링 주파수비 RnS NEW와 작은 수의 비트를 갖는 장주기 tL동안의 새로운 샘플링 주파수비 RnL NEW을 비교한다. 이러한 비교는 새로운 샘플링 주파수비 RnL NEW의 비트들의 총 수 및 새로운 샘플링 주파수비 RnS NEW의 비트들의 총 수에 따른 새로운 샘플링 주파수비 RnL NEW의 LSB로부터의 사전 설정된 수에 대해 이루어진다. 이런 방식으로, 2개의 주파수비 값들은 소정의 정밀도내에서 일치가능하다고 판별될 수 있다. 비교기 회로(44)가 새로운 샘플링 주파수비 RnS NEW와 새로운 샘플링 주파수비 RnL NEW이 소정의 정밀도내에서 서로 일치한다고 판별하면, 선택 회로(45)는 장주기 동안의 새로운 샘플링 주파수비 RnL NEW를 선택하여 출력하도록 하는선택 제어신호를 발생한다. 반대로, 비교기 회로(44)가 새로운 샘플링 주파수비 RnS NEW와 새로운 샘플링 주파수비 RnL NEW이 서로 일치하지 않는다고 판별하면, 선택 회로(45)는 단주기 동안의 새로운 샘플링 주파수비 RnS NEW를 선택하여 출력하도록 하는 선택 제어 신호를 발생한다.
선택 회로(45)는 선택 제어신호에 응답하여, 장주기 동안의 새로운 샘플링 주파수비 RnL NEW또는 단주기 동안의 새로운 샘플링 주파수비 RnS NEW를 선택하여 출력한다.
어드레스 제어신호 발생 회로(25)는 선택 회로(45)에 의해 선택된 새로운 샘플링 주파수비 RnL NEW또는 새로운 샘플링 주파수비 RnS NEW를 가산 회로(46) 및 플립 플롭 회로(47)을 사용하여 누적 가산하여, 리샘플링 버퍼 메모리(13)에서 데이타 독출 어드레스들을 발생시킨다. 어드레스 제어신호 발생 회로(25)는 또한 선택 회로(25)에 의해 선택된 새로운 샘플링 주파수비 RnL NEW또는 새로운 샘플링 주파수비 RnS NEW에 반응하여, 보간처리 회로(14)내에서 수행된 오버샘플링에 사용된 오버샘플링 계수 및 직선 보간처리용 리딩 및 트레일링 직선 보간 계수(LIP.F.L. 및 LIP.F.T.)용 선택 제어신호를 발생하고, 발생된 신호를 보간처리 회로(14)에 전송한다.
플립 플롭 회로(47)은 양호하게는 D 플립 플롭이다. 입력 단자(48)로부터는 제3 실시예의 출력 신호의 8 Fso의 샘플링 주파수와 통일한 8 Fso클럭이 공급된다.물론, 출력 신호의 샘플링 주파수가 4 Fso또는 2 Fso라면, 4 Fso또는 2 Fso클럭들이 전송된다. 입력 단자(49)로부터는 초기화 신호 SE가 공급된다.
보간처리 회로(14)의 구성 및 동작은 제4도 및 제6도에 도시된 것과 동일하므로, 이에 대응하는 상세한 설명은 생략하였다.
제3 실시예의 샘플링 주파수 변환 장치에서, 샘플링 주파수비 검출 회로(24)는 제8도 또는 제9도에 도시된 누적 오차가 없는 새로운 샘플링 주파수비 RnL NEW또는 새로운 샘플링 주파수비 RnS NEW를 출력하고, 어드레스 제어신호 발생 회로(25)는 리샘플링 시간 어드레스 또는 보간 계수들을 제어하기 위한 제어신호를 발생한다. 따라서, 제3 실시예의 샘플링 주파수 변환 회로는 리샘플링 버퍼 메모리(13)에서 오버플로우 또는 언더플로우가 발생하거나 리샘플링 버퍼 메모리(13)의 용량을 증가시키지 않고도 보간처리 회로에 의한 안정한 보간처리에 의해 샘플링 주파수 변환을 수행하는 것이 가능하다. 또한 샘플링 주파수 Fso를 갖는 출력 신호로서 출력 신호는 에일리어싱에 무관하다.
제4 실시예에 대해서 설명한다.
제4 실시예와 상기 기술한 제3 실시예는 단지 제어 유닛(26)만을 제외하고 서로 동일하므로, 다음의 설명에서는 간단히 하기 위해서 동일 부분에 대해서는 설명하지 않았다.
제4 실시예에 있어서 장주기 카운터(42)는 제10도에 도시한 바와 같이 제어유닛(26)의 샘플링 주파수비 검출 회로(24)를 구성함에 있어 제외되었다.
단주기 카운터를 갖고 있는 단주기 샘플링 주파수비 검출 회로(53)의 출력은 비교기 회로(57) 및 가산 회로(54)에 공급된다. 제7도에 도시된 경우와 같이 가산 회로(46)는 본질적으로는 어드레스 제어 신호 발생 회로(25)에서 사용되나, 상기 가산 회로(54)는 시-분할적(time-divisionally)으로 사용될 수도 있다. 즉, 가산 회로(54)에서는 누적 가산 래치(55)를 채용하여 새로운 샘플링 주파수비 RnS NEW값을 누적 가산하여 새로운 샘플링 주파수비 RnL NEW를 출력한다. 상기 새로운 샘플링 주파수비 RnL NEW는 장주기 래치(56)를 거처 비교기 회로(57) 및 선택 회로(58)로 공급된다.
이리하여, 제4 실시예에서, 비교기 회로(57)는 단주기 tS에서의 새로운 샘플링 주파수비 RnS NEW와 장주기 tL에서의 새로운 샘플링 주파수비 RnL NEW가 서로 일치하는지의 여부를 결정하는데, 여기서 상기 새로운 샘플링 주파수비 RnS NEW는 입력 단자(52)에서의 입력 신호들에 대한 샘플링 주파수 Fsi를 계수하여 얻어진 계수 출력에 근거하며, 상기 새로운 샘플링 주파수비 RnL NEW는 가산 회로(54)와 누적 가산 래치(55)를 사용하여 새로운 샘플링 주파수비 RnS NEW를 누적 가산함으로써 그리고 사전에 설정한 정밀도내에서 장주기 래치(55)에서 분주 클럭을 사용하여 계수함으로써 얻어진 것이며, 상기 비교 결과, 일치하는 경우 또는 일치하지 않는 경우 각각에 대해서 선택 회로(58)는 새로운 샘플링 주파수비 RnL NEW또는 새로운 샘플링 주파수비 RnS NEW를 선택하여 출력한다. 클럭 분주기(51)은 입력 단자(50)에서 공급되는 기준 클럭을 분주하여 그 결과로 나타난 분주된 클럭을 단주기 샘플링 주파수비 검출 회로(53), 누적 가산 래치 회로(55) 및 장주기 래치 회로(56)로 전송한다. 따라서, 샘플링 주파수 변환 회로에 대한 제4 실시예에 따라 장주기 카운터를 제거할 수 있고 리샘플링 버퍼 메모리(13)에서 오버플로우 또는 언더플로우가 발생하거나 또는 리샘플링 버퍼 메모리(13)의 용량을 증가시킴이 없이 보간처리 회로(14)에 의한 안정된 보간처리에 의해서 샘플링 주파수 변환을 수행할 수 있다. 더우기, 샘플링 주파수 Fso를 갖는 출력 신호로서의 출력 신호 Dso는 에일리어싱에 무관하다.
제5 실시예에 대하여 설명한다.
제5도에 도시한 제2 실시예의 샘플링 주파수비 검출 회로(24)는 제5 실시예에 따라서 제11도에 도시된 바와 같이 구성된다.
샘플링 주파수 변환 장치에 대한 제5 실시예에서 채용된 샘플링 주파수비 검출 회로(24)에 있어서 현재의 검출 주기로부터 한 검출 주기만큼 전에 검출된 값 Rn-1을 현재 샘플링 주파수비 Rn의 2배로부터 감하여 새로운 샘플링 주파수비 Rn NEW를 얻는다.
따라서, 제5 실시예에서 입력 단자(62)의 입력 신호에 대한 샘플링 주파수비 Fsi는 기준 샘플링 주파수비 검출 회로(63)에 의해서 주파수 분주 클럭으로 계수되어 현재 샘플링 주파수비 Rn를 출력하고, 이어서 이 출력은 D 플립 플롭 회로(64) 및 반전 회로(65)를 거쳐 가산 회로(67)에 공급됨과 아울러 비트 시프터(66)를 거쳐 상기 가산 회로(67)에 의해서 샘플링 주파수비 Rn에 가산된다. 비트 시프터(66)는 주파수비 값으로서 현재의 주파수비의 2배, 즉 2Rn를 출력하며, 반면에 D 플립 플롭 회로(64) 및 반전 회로(65)는 현재 샘플링 주파수 Rn로부터 한 검출 주기 이전의 주파수비 값 Rn-1의 부호가 반전된 주파수비 값 -Rn-1을 출력한다. 따라서 가산 회로(67)는 식(1)과 같이 산술 연산을 수행한다. 클럭 분주기(61)는 입력 단자(60)에서 공급된 기준 클럭 CR을 분주하여 얻어진 분주된 클럭을 기준 샘플링 주파수 회로(63) 및 D 플립 플롭(64)으로 출력한다.
따라서, 제5 실시예에서 현재 샘플링 주파수비 Rn는 입력 샘플링 주파수 Fsi및 출력 샘플링 주파수 Fso로부터 측정되며, 새로운 샘플링 주파수비 Rn NEW는 현재의 검출값 Rn및 이전 검출값 Rn-1에 기초하여 얻어진다. 어드레스 제어 신호 발생 회로(25)를 사용하여 새로운 샘플링 주파수비 Rn NEW로부터 제3도와 같이 오차가 누적되지 않고 리샘플링 시간 어드레스들을 발생시킬 수 있으므로, 리샘플링 버퍼 메모리(13)에서 오버플로우 또는 언더플로우가 발생하거나 또는 리샘플링 버퍼 메모리(13)의 용량을 증가시킴이 없이 보간처리 회로(14)에 의한 안정된 보간처리에 의해서 샘플링 주파수 변환을 수행할 수 있다.
제6 실시예에 대해서 설명한다.
제5도에 도시한 제2 실시예의 샘플링 주파수비 검출 회로(24)는 제6 실시예에 따라서 제12도에 도시된 바와같이 구성된다.
기준 샘플링 주파수비 검출 회로(73)는 입력 단자(72)에서의 입력 신호에 대한 샘플링 주파수 Fsi를 분주기(71)로 분주하여 얻은 분주된 클럭을 사용하여 계수함으로써 현재 샘플링 주파수비 Rn를 검출한다. 현재 샘플링 주파수비 Rn는 D 플립 플롭 회로(74) 및 반전 회로(75)를 거쳐 가산 회로(76)에 공급되어 이것과 상기 현재 샘플링 주파수비 Rn가 가산 회로에서 가산된다. D 플립 플롭 회로 (74) 및 반전 회로(75)는 현재의 값 Rn으로부터 한 검출 주기 이전의 값 Rn-1의 부호가 반전된 주파수비 값 -Rn-1을 출력한다. 따라서, 가산 회로(76)은 현재 샘플링 주파수비 Rn와 현재의 값 Rn으로부터 한 검출 주기 이전 샘플링 주파수비 Rn-1간의 차Rn를 출력한다.
차Rn은 승산 회로(77) 및 가산 회로(80)에 공급된다. 승산 회로(77)는 차Rn와 계수 k(k<1)를 곱하여 그 결과 값을 가산 회로(78)로 보낸다. 가산 회로(80)는 다음에 설명되겠지만 D 플립 플롭(82)의 출력을 차Rn에 누적 가산한다.
가산 회로(80)의 출력 신호는 승산 회로(81)로 공급되어 (1-k)와 곱해진다. 승산 회로(81)의 출력 신호는 D 플립 플롭(82)에 공급되어 클럭 분주기(71)로부터 공급된 분주된 클럭에 기초하여 상기 승산 회로(81)의 출력을 계수하여 현재의 주파수비 값으로부터m검출 주기만큼 이전의 주파수비 값을 출력한다. 따라서, 가산 회로(80), 승산 회로(81) 및 D 플립 플롭 회로(82)로 구성되는 피드백 회로는 무한 급수 (1-k)m(Rn-m)을 구하는 회로가 된다.
피드백 회로의 무한 급수 (1-k)m(Rn-m)와 승산 회로(77)의 승산 결과 kRn는 가산 회로(78)에서 서로 더해진다. 가산 회로(78)의 가산 출력은 가산 회로(79)에 공급되어, 여기서 가산 회로(78)의 가산 출력은 현재의 샘플링 주파수비 Rn와 가산되어 새로운 샘플링 주파수비 Rn NEW를 출력한다.
클럭 분주기(71)는 입력 단자(70)로부터 공급된 기준 클럭을 분주하여 얻은 분주된 클럭을 샘플링 주파수비 검출 회로(73), D 플립 플롭(74) 및 D 플립 플롭 회로(82)에 보낸다.
따라서, 제6 실시예에서 현재 샘플링 주파수비 Rn는 입력 샘플링 주파수 Fsi및 출력 샘플링 주파수 Fso로부터 측정되며, D 플립 플롭(74) 및 반전 회로(75)로 부터 나온 kRn는 무한 급수와 합산[가산 회로(80), 승산 회로(81) 및 D 플립 플롭 회로(82)로 구성되는 피드백 회로의 합산 출력 (1-k)m(Rn-m), 여기서 m = 1 부터 m = 무한대까지]되어 다음의 식(4)로 주어지는 새로운 샘플링 주파수비 Rn NEW를 제공한다.
상기 식에서Rn= Rn- Rn-1및 k<1 이다.
제6 실시예에서, 새로운 샘플링 주파수비 Rn NEW는 어드레스 제어 신호 발생 회로(25)로 출력된다. 어드레스 제어 신호 발생 회로(25)를 사용하여 새로운 샘플링 주파수비 Rn NEW로부터 제13도와 같이 오차가 누적되는 일이 없이 리샘플링 시간 어드레스들을 발생시킬 수 있으므로, 리샘플링 버퍼 메모리(13)에서 오버플로우 또는 언더플로우가 발생하거나 또는 리샘플링 버퍼 메모리(13)의 용량을 증가시킴이 없이 보간처리 회로에 의한 안정된 보간처리에 의해서 샘플링 주파수 변환을 수행할 수 있다.
제14도를 참조하여 제7 실시예를 설명한다.
제7 실시예는 입력 단자(101)에 인가되는 입력 샘플링 주파수 Fsi의 입력 신호 Dsi를 저장하기 위한 리샘플링 버퍼 메모리(102), 및 상기 리샘플링 버퍼 메모리(102)로부터의 독출 신호를 보간처리하기 위한 보간 처리 회로(103)를 포함한다. 제7 실시예는 또한 샘플링 주파수비 검출 회로(107) 및 제어기(108)를 포함한다. 주파수비 검출 회로는 입력 단자(105)로부터 공급된 입력 샘플링 주파수 Fsi대 입력 단자(106)로부터 공급된 출력 샘플링 주파수 Fso와의 비를 단시간 주기 및장주기로 검출한다. 제어기(108)는 검출 회로(107)로부터 나온 단주기 동안의 샘플링 주파수 및 장주기 동안의 샘플링 주파수비에 응답하여 리샘플링 버퍼 메모리(102) 및 보간처리 회로(103)를 제어한다. 제어기(108)에 의해 보간처리 동작이 제어되는 보간처리 회로(103)는 출력 샘플링 주파수 Fso를 갖는 신호 Dso를 출력 단자(104)에서 출력한다.
샘플링 주파수비 검출 회로(107)는 샘플링 주파수비 RS및 샘플링 주파수비 RL를 검출하며, 상기 주파수비들 각각은 단주기 및 장주기 각각에 대한 입력 샘플링 주파수 Fsi대 출력 샘플링 주파수 Fso의 비이다.
샘플링 주파수비 검출 회로(107)는 단주기 동안의 샘플링 주파수비 RS와 장주기 동안의 샘플링 주파수비 RL이 사전에 설정한 정밀도내에서 서로 일치하지의 여부를 검출한다. 검출 회로(107)는 일치하는 경우 및 일치하지 않는 경우 각각에 대해서 장주기에 걸친 검출에 대한 샘플링 주파수비 RL과 단주기에 걸친 검출에 대한 샘플링 주파수비 RS를 선택하여, 선택된 값을 제어기(108)로 출력한다.
제어기(108)는 샘플링 주파수비 검출 회로(107)로부터 전송된 샘플링 주파수비 값 또는 RS에 응답하여 3개의 샘플링 버퍼 메모리(102)로 전송되는 데이타 독출 어드레스로서 리샘플링 시간 어드레스들을 생성한다. 한편, 제어기(108)는 샘플링 주파수비 값 RL또는 RS에 응답하여 보간처리 회로(103)에 의해 수행된 오버샘플링시에 사용되는 오버-샘플링 계수와 리딩 및 트레일링 직선 보간 계수를 위한 선택 제어 신호를 생성하며, 이와 같이 발생된 신호들을 보간처리 회로(103)로 전송한다.
보간처리 회로(103)는 상기 언급한 리샘플링 시간 어드레스에 기초하여 리샘플링 버퍼 메모리로부터 필요한 데이타를 독출하여, 최종 데이타를 직선 보간처리 하고, 이를 상기 최종 데이타와 서로 합산하여 출력 샘플링 주파수 Fso를 갖는 신호 Dso를 생성시키는 동안, 예를 들면 FIR 필터링으로 리샘플링 시간 어드레스들에 관련된 두개의 상호 이웃한 상위 보간 데이타를 생성한다.
샘플링 주파수비 검출 회로(107)는 단주기 동안의 샘플링 주파수비 RS및 장주기 동안의 샘플링 주파수비 RL가 사전에 설정된 정밀도내에서 서로 일치하는지의 여부를 검출한다. 검출 회로(107)는 일치하는 경우 및 일치하지 않는 경우 각각에 대해서 장주기에 관한 검출에 대한 샘플링 주파수비 RL와 단시간 주기에 관한 검출에 대한 샘플링 주파수비 RS를 선택하여, 선택된 값을 제어기(108)로 출력한다.
입력 샘플링 주파수 Fsi와 출력 샘플링 주파수 Fso간의 비를 단시간 주기 tS에 관하여 검출한다면, 오차 ES는 제15도의 A에서 도시된 바와 같이 더 작게 된다. 그러나, 분해능은 작기 때문에 높은 정밀도를 유지하기가 어렵게 된다. 역으로, 만약 입력 샘플링 주파수 Fsi와 출력 샘플링 주파수 Fso간의 비를 장주기 tsL에 관하여검출한다면, 오차 EL는 제15도의 B에서 도시된 바와 같이 더 크게 되므로, 오차에 대해 고속 응답을 달성하는 것을 어렵게 할지라도 높은 분해능 및 높은 정밀도를 가능하게 한다. 이러한 이유로, 샘플링 주파수 검출 회로(107)는 단주기 동안의 샘플링 주파수비 및 장주기 동안의 샘플링 주파수비 RL가 사전에 설정된 정밀도내에서 서로 일치하는지의 여부를 검출한다. 검출 회로(107)은 일치하는 경우 및 일치하지 않는 경우 각각에 대해서 장주기에 걸친 검출에 대한 샘플링 주파수비 RL과 단주기에 걸친 검출에 대한 샘플링 주파수비 RS를 선택하여, 선택된 값을 제어기(108)로 출력한다.
소정의 정밀도내에서의 이와 같은 검출은 장주기에 관한 검출을 위한 샘플링 주파수비 RL과 단주기에 관한 검출에 대한 샘플링 주파수비 RS를 단지 사전에 설정한 비트 범위에 관하여 비교함으로써 달성될 수 있다. 예를 들면, 디지탈 값으로서 샘플링 주파수비를 취급함에 있어, 이러한 비교는 샘플링 주파수비 RS의 전체 비트 수와 이보다 더 적은 비트 수로 되어 있는 샘플링 주파수비 RS의 전체 비트 수에 대응하는 샘플링 주파수비 RL의 MSB로부터 사전 설정된 비트 수에 대해서 행해진다.
결과적으로, 제7 실시예의 샘플링 주파수 변환 장치는 샘플링 주파수비에 따라 고속 리샘플링 시간 어드레스 발생을 고정밀도 리샘플링 시간 어드레스 발생으로 또는 그 역으로 적절히 전환하며, 소정의 정밀도내에서 샘플링 주파수 변이가 발생되지 않는 경우 고정밀도로 발생된 리샘플링 시간 어드레스에 응답하는 샘플링주파수 변환을 수행하며, 반면에 소정의 정밀도내에서 샘플링 주파수 변이가 발생하는 경우 고속으로 발생된 리샘플링 시간 어드레스에 응답하는 샘플링 주파수 변환을 수행한다. 따라서, 재생 오디오 신호가 샘플링 주파수의 차이에 기인하여 열화되는 것을 방지하는 것이 본 제7 실시예에 의해서 가능하며 또한 자유 샘플링 주파수 변환에 의한 혼합(mixing)을 실현하는 것이 가능하다.
제16도 및 제17도를 참조하여, 제8 실시예를 설명한다.
제8 실시예는 제16도에서 Fsi의 입력 샘플링 주파수를 갖는 입력 단자(111)에서의 입력 신호 Dsi를 리샘플링하기 위해 8Fsi로 오버-샘플링하기 위한 8Fsi오버-샘플링 필터(112)와, 상기 8 Fsi오버-샘플링 필터(112)로부터 8 Fsi입력 신호를 기입 및 독출하기 위한 리샘플링 버퍼 메모리(113)를 포함한다. 제8 실시예는 또한 리샘플링 버퍼 메모리(113)로부터 독출 신호를 보간처리하기 위한 보간 처리 회로(114)와, 샘플링 주파수비 검출 회로(124)를 포함한다. 샘플링 주파수비 검출 회로(124)는 입력 단자(122)에서 공급된 샘플링 주파수 Fsi의 정수배(입력 마스터 클럭 MCKi는 M · Fsi와 같다)인 입력 기준 클럭에 의해 입력 단자(123)에서 공급된 출력 샘플링 주파수 Fso의 N배와 같은 출력 샘플링 주기(t= N · Tso)를 계수함으로써 분해능을 향상시킨 샘플링 주파수비를 단시간 및 장주기에 걸쳐 검출한다. 제8 실시예는 또한 제어기(125), 리샘플링 주파수 신호 출력 회로(119) 및 대역-제한 필터(120)를 포함한다. 제어기(125)는 샘플링 주파수비 검출 회로(124)에 의해서검출된 단주기에 관한 샘플링 주파수비 또는 장주기에 관한 샘플링 주파수비에 응답하여 리샘플링 버퍼 메모리(113) 및 보간처리 회로(114)를 제어한다. 리샘플링 주파수 신호 출력 회로(119)는 샘플링 주파수를 보간처리 회로(114)의 출력 신호의 주파수의 2, 4, 및 8배인 출력 샘플링 주파수 Fso로 변환하기 위해서, 제어기(125)에 의해 보간처리 동작이 제어되는 보간처리 회로(114)의 출력 신호의 샘플링 주파수를 서브샘플링하며, 2, 4, 및 8배인 출력 샘플링 주파수 Fso의 값 중 하나를 선택한다. 대역-제한 필터(120)는 리샘플링 주파수 신호 출력 회로(119)의 출력 신호의 대역폭을 제한하여 출력 샘플링 주파수 Fso를 갖는 출력 신호(Dso)를 출력 단자(121)에서 출력한다.
8Fsi오버샘플링 필터(112)에 의해서 출력된 샘플링 주파수 8Fsi를 갖는 디지탈 신호는 상기 기술한 바와 같이 리샘플링 버퍼 메모리(113)로 공급된다. 상기 버퍼 메모리(113)는 20 비트 64 워드 버퍼 RAM이며, 따라서 입력 샘플링 주파수 시간보다 8배 큰 샘플링 주파수 시간을 갖는다.
제17도를 참조하면, 샘플링 주파수비 검출 회로(124)는 입력 단자(123a)에 인가되는 단주기 tS를 갖는 정수배 샘플링 주기(NS· Tsc)를 입력 단자(122)에서 공급되는 입력 마스터 클럭 MCKi로 계수하기 위한 단주기 카운터(130)와, 샘플링 주기(NS· Tsc)에 기초하여 단주기 카운터(130)에서의 계수 출력을 래치하기 위한 래치(131)을 포함한다. 샘플링 주파수비 검출 회로(124)는 입력 단자 (123b)에 인가되는 장주기 tL를 갖는 정수 곱 샘플링 주기(NL· Tsc)를 입력 단자(122)에서 공급되는 입력 마스터 클럭 MCKi로 계수하기 위한 장주기 카운터(132)와, 샘플링 주기(NL· Tsc)에 기초하여 장주기 카운터(132)에서의 계수 출력을 래치하기 위한 래치(133)을 포함한다. 샘플링 주파수비 검출 회로(124)는 래치(132)의 래치 출력과 래치(131)의 래치 출력을 비교하는 비교기 회로(134)와, 비교기 회로(134)에 의한 비교 결과에 응답하여 래치 출력 중 하나를 선택하여 제어기(125)에 출력하기 위한 선택 회로(135)를 포함한다.
단주기 카운터(130)는 입력 마스터 클럭 MCKi으로 샘플링 주기(NS· Tsc)를 계수하고 래치(131)는 그 계수 결과들을 래치하여, 단주기 tS에 대한 샘플링 주파수비 RS를 구한다. 반면, 장주기 카운터(132)는 입력 마스터 클럭 MCKi으로 샘플링 주기(NL· Tsc)를 계수하고 래치(131)는 그 계수 결과들을 래치하여, 장주기 tL에 대한 샘플링 주파수비 RL를 구한다. 즉, 래치(131)에 의한 래치 주기는 단주기 tS이며 래치(133)에 의한 래치 주기는 장주기 tL이다. 이들 래치 주기 tS및 tL는, 샘플링 주파수비 RS의 분해능이 입력/출력 주파수비의 최대 가정 변경율로 변환하는 동안 샘플링 주파수비 RL의 실시간에 관한 오차와 일치하되도록 선택된다.
한편, 입력 마스터 클럭 MCKi은 샘플링 주기(NS· Tso또는 NL· Tso) 보다충분히 깊고 입력 샘플링 주파수 Fsi의 M(여기서 M은 정수)배와 동일한 주파수로 되어 있다.
비교기 회로(134)는 샘플링 주파수비 RS가 사전에 설정한 정밀도내에서 샘플링 주파수비 RL과 일치하는지의 여부를 결정한다. 만약, 비교기 회로(134)가 샘플링 주파수비 RS와 샘플링 주파수비 RL가 일치 또는 일치하지 않음을 알게 되면, 비교기 회로(134)는 대응하는 선택 제어 신호를 선택 회로(135)로 전송한다.
선택 회로(135)는 비교기 회로(134)로부터 공급된 선택 제어 신호에 응답하여 래치(131) 또는 래치(133)로부터 샘플링 주파수비 RS또는 RL를 선택 출력한다.
비교기 회로(134)는 많은 비트 수를 갖는 샘플링 주파수비 RL을 작은 비트 수를 갖는 샘플링 주파수비 RL과 비교한다. 이러한 비교에 있어서, 샘플링 주파수비의 MSB로부터 가능한 한 샘플링 주파수비 RS의 전체 비트 수에 대응하는 사전에 설정된 비트까지의 비트 범위는 샘플링 주파수비 RS의 전체 비트와 비교된다. 따라서, 소정의 범위내에서 가능한 일치성을 검출할 수 있게 된다. 만약, 사전에 설정된 범위내에서 샘플링 주파수비 RS가 샘플링 주파수비 RL와 일치함을 비교기 회로(134)가 알게 되면, 비교기 회로는 선택 회로(135)가 더 긴 주기 tL에서 샘플링 주파수비 RL를 선택 및 출력하도록 지시하는 선택 제어 신호를 출력한다. 반면, 사전에 설정된범위내에서 샘플링 주파수비 RS가 샘플링 주파수비 RL와 일치하지 않음을 비교기 회로(34)가 알게 되면, 비교기 회로는 선택 회로(135)가 더 짧은 주기 tS에서 샘플링 주파수비 RS를 선택 및 출력하도록 지시하는 선택 제어 신호를 출력한다.
선택 회로(135)는 비교기 회로(134)로부터 공급된 상기 언급한 두개의 선택 제어 신호에 응답하여 더 긴 주기 tL에서의 샘플링 주파수비 RL또는 더 짧은 주기 tL에서의 샘플링 주파수비 RL를 제어기(125)의 가산 유닛(136)에 출력한다.
제17조를 참조하면, 제어기(125)는 리샘플링 버퍼 메모리(113)용 데이타 독출 어드레스를 생성하기 위해서, 가산 회로(136) 및 플립 플롭 회로(139)를 사용하여 샘플링 주파수비 검출 회로(124)로부터 공급된 샘플링 주파수비 RS또는 RL를 누적 가산한다. 한편, 제어기(125)는 가산 회로(136) 및 플립 플롭 회로(139)를 사용함으로써 보간처리 회로(114)에 대한 오버샘플링 계수들을 선택하기 위한 제어 신호와, 리딩 및 트레일링 계수(LIP.F.L 및 LIP.F.T.)를 생성한다.
상기 데이타 독출 어드레스, 오버-샘플링 계수 선택 제어 신호 및 직선 보간 계수들은 각각 상위 비트 범위, 중위 비트 범위 및 하위 비트 범위로서 제어기(25)로부터 출력된다.
플립 플롭 회로(137)는 D 플립 플롭인 것이 바람직하다. 8Fso클럭은 제8실시예의 출력 신호의 샘플링 주파수 8Fso와 일치하여 입력 단자(138)로부터 공급된다.출력 신호의 샘플링 주파수가 4 또는 2Fso이면, 4 또는 2Fso클럭이 공급되며, 또한 입력 단자(35)에 초기화 신호 SE가 공급된다.
제16도를 참조하면, 보간처리 회로(114)는 제어기(125)로부터 공급된 데이타독출 어드레스인 리샘플링 시간 어드레스에 따라 리샘플링용 버퍼 메모리(113)로부터 어드레스 제어 신호 발생 회로(25)에 의해서 독출된 데이타를 오버샘플링 처리를 실시함과 동시에, 데이타를 직선 보간처리하기 위해 리딩 직선 보간 계수(LIP.F.L)을 리딩 FIR 필터(115)와 트레일링 직선 보간 계수(LIP.F T.)용 트레일링 FIR 필터(117)을 포함한다. 또한, 보간처리 회로는 리딩 직선 보간 계수용 리딩 FIR 필터 및 트레일링 직선 보간 계수용 트레일링 FIR 필터에 오버샘플링 계수를 공급하기 위한 계수 ROM(116)와, 리딩 직선 보간 계수용 리딩 FIR 필터(115) 의 출력 신호와 트레일링 직선 보간 계수용 트레일링 FIR 필터(117)의 출력 신호를 가산하기 위한 가산 회로(118)를 포함한다. 계수 ROM(116)은 예를 들면 32개의 24 비트 7 워드 오버샘플링 계수를 갖는다.
보간처리 회로(114)의 출력 데이타는 8Fso이다. 8Fso데이타는 4Fso또는 2Fso를 출력하기 위해서 8Fso데이타를 서브샘플링하는 리샘플링 신호 출력 회로(119)로 보내진다. 8 Fso, 4 Fso또는 2 Fso중 하나는 멀티플렉서(119a)에 의해서 선택된다.
대역-제한 필터(120)는 에일리어싱 노이즈가 출력 데이타에서 생성되지 못하게 하는 필터이다. 입력 샘플링 주파수(Fsi)가 출력 샘플링 주파수(Fso)보다 높다면,에일리어싱 노이즈가 생성될 위험이 있으므로, 멀티플렉서(119a)의 출력 신호의 대역폭을 제한할 필요가 있다.
결과적으로, 제8 실시예의 샘플링 주파수 변환 장치는 샘플링 주파수비에 따라 고속 리샘플링 시간 어드레스 발생을 고정밀도 리샘플링 시간 어드레스로 또는 그 역으로 적절히 전환하며, 샘플링 주파수에서 실질적인 변이가 없는 경우, 고정밀도의 샘플링 주파수 변환을 수행하며, 반면 샘플링 주파수에서 어떤 실질적인 변이가 있는 경우, 고속 샘플링 주파수 변환을 수행하므로서 본질적으로 상반되는 2개의 고정밀도 변환과 고속 변환들 사이에 호환성을 보장한다.
제18도를 참조하여, 제9 실시예를 설명한다.
제9 실시예에서, 단주기 카운터를 갖는 단주기 샘플링 주파수비 검출 회로(143)의 샘플링 주파수비 RS는 제8 실시예와 같이 독립적으로 단주기 카운터(130) 및 장주기 카운터(13a)를 제공함이 없이, 적합한 샘플링 주파수비 Rn을 출력하기 위한 제어기의 리샘플링 시간 어드레스를 발생하기 위해서 가산 회로(144)를 시분할적으로 사용함으로써 누적 가산되며, 따라서 장주기 카운터를 생략할 수 있다.
즉, 제9 실시예에서, 비교기 회로(147)는 입력 단자(142)에서의 입력 신호의 샘플링 주파수 Fsi를 를럭 분주기(141)로부터 공급된 클럭으로 계수하여 구한 단주기 tS에 관한 샘플링 주파수비가 가산 회로(144) 및 누적 가산 래치(146)를 사용하여 샘플링 주파수 RS를 누적 가산하고 이어서 분주된 클럭을 사용하여 장주기 래치(146)로 계수함으로써 구한 장주기 tL에 관한 샘플링 주파수비 RL와 일치하지 는지의 여부를 결정한다. 일치하지 않는 경우, 장주기 tL에 관한 샘플링 주파수비 RL는 선택 회로(148)에 의해서 선택되며, 반면에 일치하는 경우, 단주기 tS에 관한 샘플링 주파수비 RS는 선택 회로(148)에 의해서 선택된다. 선택된 주파수 비는 제어기로 출력된다. 클럭 분주기(141)는 입력 단자(140)로부터 공급된 기준 클럭 주파수 CR을 분할하고 이와 같이 하여 생성된 클럭은 단주기 주파수비 검출 회로(143), 누적 가산 래치 회로(145) 및 장주기 래치 회로(146)로 보내진다.
따라서 제9 실시예는 장주기 카운터를 제거하며, 샘플링 주파수에서 유효 변이가 없는 경우와 샘플링 주파수에서 소정의 유효 변이가 있는 경우에 고정밀 샘플링 주파수 변환 및 고속 샘플링 주파수 변환이 각각 수행되도록, 리샘플링 시간 어드레스들의 고정밀 생성및 고속 생성 간에 적절히 전환되는 샘플링 주파수비에 응답한다.
한편, 제19도에 개략적으로 도시한 링 버퍼 메모리들은 제1 내지 제9 실시예에 사용된 리샘플링 메모리(2, 13, 102, 및 113)용으로서 사용될 수 있다.
즉, 리샘플링 버퍼 메모리(2, 13, 102, 113)는 제19도에 도시한 바와 같이, 링형 8 Fs20 비트 64 워드 데이타 리샘플링 버퍼 메모리로서 구성될 수 있다. 링형 8 Fs데이타 리샘플링 버퍼 메모리를 제어하는 방법에 대해 다음에 설명한다.
제1 내지 제9 실시예에서, 링형 8 Fs데이타 리샘플링 버퍼 메모리에 데이타의 기입 및 이로부터 독출하는 것은 메모리 제어 신호 발생 회로(8 및 25)와 제어기(108 및 125)에 의해서 제어된다. 제14도 및 제16도에 도시된 제어기(108 및 125)는 데이타 독출 및 데이타 기입 어드레스를 리샘플링 버퍼 메모리(102, 103)으로 공급하며, 상기 메모리 각각은 8 Fs데이타 리샘플링 링 버퍼 메모리로서 설계되었으며, 또한 반면에 리샘플링 버퍼 메모리(102, 113)의 기입 및 독출을 제어하기 위해서 샘플링 주파수비 검출 회로(107, 124)에 의해 검출된 샘플링 주파수비로부터, 데이타 독출 어드레스들을 리샘플링 버퍼 메모리(102, 113)로 공급한다. 따라서, 제어기(108, 125) 및 샘플링 주파수비 검출 회로(107, 124)는 리샘플링 버퍼 메모리(102, 113)의 어드레스를 제어하는 메모리 어드레스 제어기 및 보간처리 회로(103, 114)를 제어하는 보간처리 회로를 나타낸다.
제20도를 참조하여, 샘플링 주파수비 검출 회로(124) 및 제어기(125)로 구성된 메모리 어드레스 제어 장치에 대해서 설명한다.
메모리 어드레스 제어 장치는 리샘플링 버퍼 메모리(113)의 독출 어드레스를 제어하는데, 여기서 상기 메모리는 기록 매체상에 데이타를 기록 및 이로부터 데이타를 연속적으로 재생하는 링 버퍼 메모리이며, 독출 어드레스들의 차는 기입 어드레스들에 대해 임의로 변동된다. 주 어드레스 제어 장치는 기입 어드레스와 독출 어드레스 간의 차를 검출하는 어드레스 차 검출 회로(132)와, 어드레스 차 검출 회로(132)에 의해 검출된 어드레스 차를 제어하기 위해 독출 어드레스에 대하여 최적의 제어를 행하는 어드레스 최적화 제어 회로(134), 및 샘플링 주파수비 검출 회로(124)로 구성된 제어기(125)를 포함한다.
샘플링 주파수비 검출 회로(124)는 입력 단자(123)에 인가되는 주기t에서 입력 단자(122)로부터 공급된 입력 마스터 클럭 MCKi으로 다수의 샘플링 주기(N · Tso)를 계수하는 카운터(130), 및 다수의 샘플링 주기(N · tso)에 기초하여 카운터(130)의 출력을 래치하는 래치(131)를 갖는다.
카운터(130)는 다수의 샘플링 주기(N · tso)를 입력 마스터 클럭 MCKi으로 계수하고, 이 계수를 래치(131)로 래치하여 주기t에서 현재 샘플링 주파수비 R를 얻는다.
제어기(125)는 어드레스 차 검출 회로(132) 및 어드레스 최적화 제어 회로(134) 외에도, 어드레스 차 검출 회로(132)에 의해서 검출된 어드레스 차에 응답하여 어드레스 최적화 제어 회로(134)의 출력 신호를 래치(131)로부터의 샘플링 주파수비 R에 가산하는 가산 회로(135), 가산 회로(135)의 가산 출력을 누적 가산하는 가산 회로(136), 및 플립-플롭 회로(137)를 포함한다.
플립 플롭 회로(137)는 D 플립 플롭인 것이 바람직하다. 8 Fso클럭은 제2 실시예의 출력 신호의 샘플링 주파수 8 Fso와 일치하여 입력 단자(138)로부터 공급된다. 출력 신호의 샘플링 주파수가 4 또는 2Fso이면, 4 또는 2Fso클럭이 공급되며, 또한 입력 단자(139)에 초기화 신호 SE가 공급된다.
어드레스 차 검출 회로(132)는 제21도에 도시한 인버터(140)로부터의 기입 어드레스를 독출 어드레스에 가산하여, 독출 어드레스와 기입 어드레스 간의 차를 구한다. 이러한 독출 어드레스와 기입 어드레스 간의 차는 리샘플링 버퍼 메모리(113)의 허용 정도를 나타내는 것이다. 만약, 어드레스 차가 줄어들면, 오버플로우 상태가 리샘플링 버퍼 메모리(113)에서 생성된다.
어드레스 차 최적화 제어 회로(134)는 어드레스 차 검출 회로(132)에 의해서 검출된 어드레스 차가 최적의 값으로 제어되도록 독출 어드레스를 최척화하는 제어 회로이며, 제21도에 도시한 바와 같이 에리어(area) 디코더 및 래치(134a), D 플립 플롭(134b) 및 어드레스 최적화 인코더(134c)를 포함한다.
어드레스 차 최적화 제어 회로(134)는 어드레스 차 검출 회로(132)에 의해서 검출된 어드레스 차를 디코드하며, 검출된 어드레스 차가 기입/독출 어드레스 차(CT)의 절대값 점에 관하여 점유하는 면적을 어떤 주기에서 에리어 디코더 및 래치(134a)와 D 플립 플롭(134b)가 래치 및 모니터하게 한다. 어드레스 차 최적화 제어 회로(134)는 모니터된 결과에 응답하여 어드레스 최적화 인코더(134c)에서 정정 값을 생성하며, 가산 회로(135)에 의해서 상기 정정 값과 샘플링 주파수비 검출 회로(124)에 의해서 검출된 샘플링 주파수비(R)가 가산된다.
예를 들면, 리샘플링 버퍼 메모리(113)가 20 비트 및 64 워드의 용량을 갖는 링 8 Fs데이타 리샘플링 버퍼 메모리라면, 메모리 어드레스 제어 장치는 데이타 독출 어드레스(Ar)를 제어하여, 데이타 기입 어드레스(Aw) 및 데이타 독출어드레스(Ar)가 32의 워드 차로 180° 의 위상 차를 갖고 동작하도록 한다. 한편, 메모리 어드레스 제어 장치는 CT인 4FsiT의 점을 갖는 8 FsiT 데이타 도메인 어드레스를 갖는다.
어드레스 차 검출 회로(132)에 의해서 검출된 어드레스 차가 제22도의 횡축 상에서 CT-0.5FsiT 내지 CT+0.5FsiT의 범위, 즉 180±0.5tSi(±8Fsi샘플)이면, 메모리 어드레스 제어 장치의 어드레스 최적화 제어 회로(134)는 가산 회로(135)에 0 출력 정정 값을 출력한다. 따라서 메모리 어드레스 제어 장치는 샘플링 주파수비 검출 회로(124)로 검출한 샘플링 주파수비 R만을 가산 회로(136)와 D 플립 플롭 회로(137)을 사용하여 누적 가산함으로써 메모리 독출 어드레스들을 생성한다. 어드레스 차 검출 회로(132)에 의해서 검출된 어드레스 차가 CT-0.5FsiT 내지 CT±0.5FsiT의 범위, 즉 180±0.5tSi(±8Fsi샘플)에 있지 않으면, 어드레스 최적화 제어 회로(134)는 어드레스 차의 절대값이 초대값 CT(=180°)과 같게 될 때까지 독출 어드레스를 중분 또는 감소시키므로써 어드레스 최적화 인코더(134c)로 부터의 정정 값을 샘플링 주파수비 R에 가산한다. 또한, 회로(132)는 가산 회로(136)과 D 플립 플롭 회로(137)에 의해 정정값을 누적 가산함으로써 메모리 독출 어드레스들을 발생한다.
특히, 어드레스 차 검출 회로(132)에 의해서 검출된 어드레스 차가 제21도의 횡축 상에 도시한 바와 같이 CT-0.5 FsiT 내지 2 FsiT의 범위에 있다면, 어드레스 최적화 제어 회로(134)는 가산 회로(135)에서 정정 값을 샘플링 주파수비 R에 가산한다. 정정 값은 가상 설정된 독출 어드레스 또는 실제 독출 어드레스의 LSB가 2배가 되도록 설정된다. 만약, 어드레스 차가 CT-2FsiT 내지 CT-3FsiT의 범위에 있으면, 회로(134)는 실제 어드레스의 LSB의 256배로부터 최적화된 정정 값을 샘플링 주파수비 R에 가산한다. 어드레스 차가 CT-3FsiT 내지 CT-4FsiT의 범위에 있다면, 회로(134)는 실제 어드레스의 LSB의 32768배로부터 최적화된 정정값을 샘플링 주파수비 R에 가산한다.
한편, 어드레스 차 검출 회로(132)가 CT+0.5FsiT 내지 CT+2FsiT의 범위에 있다면, 어드레스 최적화 제어 회로(134)는 가산 회로(135)에서 실제 어드레스의 LSB의 2배로부터 최적화된 반전된 정정 값을 샘플링 주파수비 R에 가산(또는 효과적으로 감산)한다. 어드레스 차가 CT+2FsiT 내지 CT+3FsiT의 범위에 있다면, 어드레스 최적화 제어 회로(134)는 가산 회로(135)에서 실제 어드레스의 LSB의 256배로부터 최적화된 반전된 정정 값을 샘플링 주파수비 R에 가산(또는 효과적으로 감산)한다. 한편, 어드레스 차가 CT+3FsiT 내지 CT+4FsiT의 범위에 있다면, 어드레스 최적화 제어 회로(134)는 가산 회로(135)에서 실제 어드레스의 LSB의 32768배로부터 최적화된 반전된 정정 값을 샘플링 주파수비 R에 가산(또는 효과적으로 감산)한다.
즉, 어드레스 최적화 제어 회로(134)는 어드레스 차 검출 회로(132)에 의해서 검출된 어드레스 차, 즉 독출 위상이 180±0.5 TSi로부터 ±2 TSi로 벗어나게 될때, 가상 독출 어드레스의 LSB로부터 2번째 비트에서 1을 빼거나 더함으로써, 독출 위상이 180±2 Tsi로부터 180±3 Tsi또는 그 이상으로 벗어나게 될 때 실제 독출 어드레스의 8번째 비트에서 1을 빼거나 더함으로써, 그리고 독출 위상이 180±3 Tsi또는 그 이상으로 벗어나게 될때 15번째 비트에서 1을 빼거나 더함으로써, 위상 차가 180°가 될때까지 독출 어드레스를 정정한다.
따라서, 메모리 어드레스 제어 장치는 전원이 온되는 시간 동안에 또는 입력 신호들 또는 출력 샘플링 주파수의 스위칭 동안에 유효하게 독출 어드레스 위상이 늦추어지거나 앞서게 될때 큰 정정 값을 사용함으로써 고속으로 최적의 위상을 설정하는 반면, 샘플링 주파수의 변환중에 적당한 범위로 어드레스 위상이 늦추어지거나 또는 앞서게 될 때에는 중간 정정값을 사용함으로써 신호의 열화없이 최적의 위상을 설정한다. 한편, 어드레스 위상이 단지 약간 앞서거나 지연된다면, 메모리 어드레스 제어 장치는 작은 정정 값을 사용함으로써 신호 열화없이 최적의 위상을 설정한다. 즉, 고속 정정 및 고정밀 변환은 신호 편차 상태에 따라 최적의 정정값을 이용함으로써 호환적으로 사용될 수 있다.
제1도는 종래의 샘플링 주파수 변환 장치에 사용된 샘플링 주파수비 검출 회로의 동작을 도시하는 도면.
제2도는 본 발명의 제1 실시예로서 샘플링 주파수 변환 장치를 도시하는 블럭도.
제3도는 제2도에 도시된 샘플링 주파수 변환 장치에 제공된 샘플링 주파수비검출 회로의 동작을 도시하는 도면.
제4도는 본 발명의 제2 실시예로서 샘플링 주파수 변환 장치의 배열을 도시하는 개략적인 블록도.
제5도는 제4도에 도시된 샘플링 주파수 변환 장치의 제어기의 배열을 도시하는 개략적인 블록도.
제6도는 제4도에 도시된 샘플링 주파수 변환 장치의 보간처리 동작을 도시하는 도면.
제7도는 본 발명의 제3 실시예로서 샘플링 주파수 변환 장치에 사용된 제어기의 배열을 도시하는 개략적인 블럭도.
제8도는 제7도에 도시된 샘플링 주파수 변환 장치에서의 단주기 샘플링 주파수비 검출 동작을 설명하는 도면.
제9도는 제7도에 도시된 샘플링 주파수 변환 장치에서의 장주기 샘플링 주파수비 검출 동작을 설명하는 도면.
제10도는 본 발명의 제4 실시예로서 샘플링 주파수 변환 장치에 사용된 샘플링 주파수비 검출 회로를 도시하는 개략적인 블럭도.
제11도는 본 발명의 제5 실시예로서 샘플링 주파수 변환 장치에 사용된 샘플링 주파수비 검출 회로를 도시하는 개략적인 블럭도.
제12도는 본 발명의 제6 실시예로서 샘플링 주파수 변환 장치에 사용된 샘플링 주파수비 검출 회로를 도시하는 개략적인 블럭도.
제13도는 제12도에 도시된 샘플링 주파수 변환 장치에 제공된 샘플링 주파수비 검출 회로의 동작을 설명하는 도면.
제14도는 본 발병의 제7 실시예로서 샘플링 주파수 변환 장치의 배열을 도시하는 개략적인 블럭도.
제15도는 제14도에 도시된 샘플링 주파수 변환 장치에 의한 단주기 샘플링 주파수비 검출 동작 및 장주기 샘플링 주파수비 검출 동작을 설명하는 도면.
제16도는 본 발명의 제8 실시예로서 샘플링 주파수 변환 장치의 배열을 도시하는 개략적인 블럭도.
제17도는 제16도에 도시된 샘플링 주파수 변환 장치에 사용된 샘플링 주파수비 검출 회로 및 제어기를 도시하는 개략적인 블럭도.
제18도는 본 발명의 제9 실시예로서 샘플링 주파수 변환 장치에 사용된 샘플링 주파수비 검출 회로를 도시하는 개략적인 블럭도.
제19도는 본 발병의 제1 내지 제9 실시예의 샘플링 주파수 변환 장치에 사용된 리샘플링 버퍼 메모리로 응용가능한 리샘플링 링 버퍼 메모리의 개략도.
제20도는 링 버퍼 메모리의 어드레스를 제어하는 메모리 어드레스 제어기를 도시하는 개략적인 블럭도.
제21도는 메모리 어드레스 제어기의 어드레스 최적 제어 회로를 도시하는 개략적인 블럭도.
제22도는 메모리 어드레스 제어기의 동작을 설명하는 도면.
도면의 주요부분에 대한 부호의 설명
2,13,102,113, : 리샘플링 버퍼 메모리
3,14,103,114 : 보간처리 회로
7,24,63,107,124. : 샘플링 주파수비 검출 회로
8,25 : 어드레그 제어신호 발생 회로 12,112 : 오버샘플링 필터
16, 116 : 계수 ROM
19,119 ; 리샘플링 주파수 신호 출력 회로 19a,119a : 멀티플렉서
20,120 : 대역 제한 필터 26 : 제어 유닛
30,124 : 카운터
31,41,43 : 산술 논리 연산 회로
32,46,54,76,78,79,80,135,136,144 : 가산 회로
35,49,82,139,134b,137 : 플립 플롭 40,130 : 단주기 카운터
42,132 : 장주기 카운터 44,57,134,147 : 비교기
45,58,135,148 : 선택기 51,50,71,141 : 클럭 분주기
53,143 : 단주기 주파수비 검출 회로 55,145 : 누적 가산 래치
56,146 : 장주기 래치
72 : 기준 샘플링 주파수비 검출 회로 108,125 : 제어기

Claims (36)

  1. 입력 신호의 샘플링 주파수를 임의 샘플링 주파수로 변환하기 위한 장치에 있어서,
    상기 입력 신호를 저장하기 위한 저장 수단;
    상기 저장 수단으로부터 독출된 신호를 보간처리(interpolating)하기 위한 보간처리 수단: 및
    지터(jitter) 성분을 억제하고 샘플링 주파수 변환을 실행하기 위해 상기 입력 신호의 샘플링 주파수와 임의 샘플링 주파수 사이의 제1 샘플링 주파수비, 및 상기 제1 샘플링 주파수비에 기초한 입력 신호의 샘플링 주파수와 임의 샘플링 주파수 사이의 제2 샘플링 주파수비를 발생하며, 상기 저장 수단의 어드레스 신호 및 상기 보간처리 수단의 보간 계수들을 제어하기 위한 제어 신호를 발생하고, 상기 발생된 어드레스 신호 및 상기 제어 신호에 기초하여 상기 저장 수단 및 상기 보간처리 수단을 제어함으로써 샘플링 주파수 변환을 실행시키기 위한 제어 수단을 포함하는 것을 특징으로 하는 주파수 변환 장치.
  2. 제1항에 있어서, 상기 제어 수단은 단주기 및 장주기 동안의 상기 제1 샘플링 주파수비 및 상기 제2 샘플링 주파수비를 검출하기 위한 샘플링 주파수비 검출 수단을 포함하고, 단주기 및 장주기 동안의 상기 샘플링 주파수비 검출 수단의 상기 제2 샘플링 주파수비에 기초하여 상기 저장 수단 및 상기 보간처리 수단을 제어하는 것을 특징으로 하는 주파수 변환 장치.
  3. 제1항에 있어서, 상기 샘플링 주파수비 검출 수단은 단주기 동안의 제2 샘플링 주파수비 및 장주기 동안의 제2 샘플링 주파수비에 대해 소정의 정밀도로 일치 또는 불일치성을 판별하여, 단주기 동안의 제2 샘플링 주파수비가 장주기 동안의 제2 샘플링 주파수비와 일치하는 경우에 장주기 동안의 제2 샘플링 주파수비를 선택적으로 출력하고, 단주기 동안의 제2 샘플링 주파수비가 장주기 동안의 제2 샘플링 주파수비와 불일치하는 경우에는 단주기 동안의 제2 샘플링 주파수비를 선택적으로 출력하는 것을 특징으로 하는 주파수 변환 장치.
  4. 제1항에 있어서, 상기 샘플링 주파수비 검출 수단이
    상기 단주기에 대한 입력 디지탈 신호들의 샘플링 주파수의 정수배의 클럭들에 기초하여 임의 샘플링 주파수의 정수배와 동일한 주기를 계수하기 위한 제1 카운터;
    상기 단주기에 대한 입력 디지탈 신호들의 샘플링 주파수의 정수배의 클럭들에 기초하여 임의 샘플링 주파수의 주기를 계수하기 위한 제2 카운터;
    상기 제1 카운터에 의해 계수된 상기 단주기 동안의 상기 제1 샘플링 주파수비에 기초하여 제2 샘플링 주파수비를 계산하기 위한 제1 산술 논리 유닛;
    상기 제2 카운터에 의해 계수된 상기 장주기 동안의 상기 제1 샘플링 주파수비에 기초하여 제2 샘플링 주파수비를 계산하기 위한 제2 산술 논리 유닛;
    상기 제2 산술 논리 유닛의 상기 장주기 동안의 상기 제2 샘플링 주파수비와 상기 제1 산술 논리 유닛의 상기 단주기 동안의 상기 제2 샘플링 주파수비를 비교하기 위한 비교기; 및
    상기 비교기로부터의 비교 결과에 기초하여 상기 제2 산술 논리 유닛의 상기 장주기 동안의 상기 제2 샘플링 주파수비 또는 상기 제1 산술 논리 유닛의 상기 단주기 동안의 상기 제2 샘플링 주파수비를 선택적으로 출력하기 위한 선택 유닛을 포함하는 것을 특징으로 하는 주파수 변환 장치.
  5. 제1항에 있어서, 상기 샘플링 주파수비 검출 수단이
    상기 단주기 동안의 샘플링 주파수비를 구하기 위해 기준 클럭으로부터 분주된 클럭들에 기초하여 입력 디지탈 신호의 샘플링 주파수를 계수하기 위한 제1 주파수비 검출 유닛; 및
    상기 장주기 동안의 상기 샘플링 주파수비를 검출하기 위해 상기 제1 주파수비 검출 유닛으로부터의 샘플링 주파수비를 누적 가산하고 기준 클럭들로부터 분주된 클럭들로 최종 합을 계수하기 위한 제2 주파수비 검출 유닛
    을 포함하는 것을 특징으로 하는 주파수 변환 장치.
  6. 제1항에 있어서, 상기 보간처리 수단이 FIR 필터로 구성되는 것을 특징으로 하는 주파수 변환 장치.
  7. 제1항에 있어서, 상기 제어 수단은 입력 신호의 샘플링 주파수와 상기 임의 샘플링 주파수 사이의 샘플링 주파수비를 검출하고 최종 검출값과 이전 검출값에 기초하여 새로운 샘플링 주파수비를 검출하기 위한 샘플링 주파수비 검출 수단을 포함하고, 상기 샘플링 주파수비 검출 수단으로부터의 새로운 샘플링 주파수비에 기초하여 상기 저장 수단 및 상기 보간처리 수단을 제어하는 것을 특징으로 하는 주파수 변환 장치.
  8. 제7항에 있어서, 상기 샘플링 주파수비 검출 수단은 Rn NEW= 2Rn- Rn-1(여기서, Rn은 현재 샘플링 주파수비)에 의해, 즉 2Rn으로부터 이전 샘플링 주파수비 Rn-1을 감산함으로써 새로운 샘플링 주파수비 Rn NEW을 구하는 것을 특징으로 하는 주파수 변환 장치.
  9. 제7항에 있어서, 상기 샘플링 주파수비 검출 수단이
    입력 디지탈 신호의 샘플링 주파수의 정수배의 클럭들에 기초하여 임의 샘플링 주파수의 정수배의 주기와 동일한 주기를 계수하기 위한 카운터; 및
    현재 샘플링 주파수비를 구하기 위해 상기 카운터의 계수 결과를 래칭하여 상기 현재 샘플링 주파수비와 이를 한 검출 주기만큼 앞선 이전 샘플링 주파수비로부터 새로운 샘플링 주파수비를 계산하기 위한 산술 논리 유닛
    을 포함하는 것을 특징으로 하는 주파수 변환 장치.
  10. 제8항에 있어서, 상기 샘플링 주파수비 검출 수단이
    상기 단주기에 대한 입력 디지탈 신호들의 샘플링 주파수의 정수배의 클럭들에 기초하여 임의 샘플링 주파수의 정수배와 동일한 주기를 계수하기 위한 제1 카운터;
    상기 단주기에 대한 입력 디지탈 신호들의 샘플링 주파수의 정수배의 클럭들에 기초하여 임의 샘플링 주파수의 주기를 계수하기 위한 제2 카운터;
    상기 제1 카운터에 의해 계수된 상기 단주기 동안의 현재 샘플링 주파수비와 이보다 한 검출 주기만큼 앞선 이전 샘플링 주파수비에 기초하여 단주기 동안의 새로운 샘플링 주파수비를 계산하기 위한 제1 산술 논리 유닛;
    상기 제2 카운터에 의해 계수된 상기 장주기 동안의 상기 현재 샘플링 주파수비와 이보다 한 검출 주기만큼 앞선 이전 샘플링 주파수비에 기초하여 새로운 샘플링 주파수비를 계산하기 위한 제2 산술 논리 유닛;
    상기 제2 산술 논리 유닛의 상기 장주기 동안의 상기 새로운 샘플링 주파수비와 상기 제1 산술 논리 유닛의 상기 단주기 동안의 상기 새로운 샘플링 주파수비를 비교하기 위한 비교기; 및
    상기 비교기로부터의 비교 결과에 기초하여 상기 제2 산술 논리 유닛의 상기 장주기에 대한 상기 새로운 샘플링 주파수비 또는 상기 제1 산술 논리 유닛의 상기 단주기에 대한 상기 새로운 샘플링 주파수비를 선택적으로 출력하기 위한 선택 유닛
    을 포함하는 것을 특징으로 하는 주파수 변환 장치.
  11. 제1항에 있어서, 상기 샘플링 주파수비 검출 수단이
    상기 단주기 동안의 현재 샘플링 주파수비를 구하기 위해 기준 클럭으로부터 분주된 클럭들에 기초하여 입력 디지탈 신호의 샘플링 주파수를 계수하기 위한 제 1 주파수비 검출 유닛; 및
    상기 장주기 동안의 상기 현재 샘플링 주파수비를 검출하기 위해 상기 제1 주파수비 검출 유닛으로부터의 샘플링 주파수비를 누적 가산하고 기준 클럭들로부터 분주된 클럭들로 최종 합을 계수하기 위한 제2 주파수비 검출 유닛
    을 포함하는 것을 특징으로 하는 주파수 변환 장치.
  12. 제8항에 있어서, 상기 샘플링 주파수비 검출 수단이
    기준 클럭으로부터 분주된 클럭들을 기초로 입력 디지탈 신호의 샘플링 주파수에 기초하여 기준 샘플링 주파수비를 구하기 위한 기준 주파수비 검출 유닛;
    상기 기준 주파수비 검출 유닛으로부터의 샘플링 주파수비에 기초하여 현재 값보다 한 검출 주기만큼 앞선 샘플링 주파수비를 발생하기 위한 제1 발생기;
    상기 주파수비 검출 유닛으로부터의 샘플링 주파수비의 2배인 샘플링 주파수비를 발생하기 위한 제2 발생기; 및
    상기 제1 발생기로부터의 샘플링 주파수비와 상기 제2 발생기로부터의 샘플링 주파수비를 가산하기 위한 가산 유닛
    을 포함하는 것을 특징으로 하는 주파수 변환 장치.
  13. 제7항에 있어서 샘플링 주파수비 검출 수단이 현재 샘플링 주파수비 Rn, kRn(k<1)을 합산함으로써, 다음 식
    [여기서,Rn은 현재의 주파수비 Rn과 이전 검출값 Rn-1사이의 차이이며, m = 1에서 (1-k)m(Rn-m)의 무한대까지의 무한 급수이다]에 의해 새로운 샘플링 주파수비 Rn NEW을 구하는 것을 특징으로 하는 주파수 변환 장치.
  14. 제13항에 있어서, 상기 샘플링 주파수비 검출 수단이
    기준 클럭으로부터 분주된 클럭들에 의해 입력 디지탈 신호의 샘플링 주파수를 계수함으로써 기준 샘플링 주파수비를 발생하기 위한 기준 주파수비 검출 유닛;
    상기 기준 주파수비로부터의 샘플링 주파수비에 기초하여 현재 값보다 한 주기만큼 앞선 샘플링 주파수비를 발생하기 위한 제1 발생기;
    상기 주파수비 검출 유닛으로부터의 샘플링 주파수비, 및 상기 제1 발생기로부터의 샘플링 주파수비를 검출하기 위한 검출 유닛;
    상기 검출 유닛의 출력에 기초하여 현재 값보다m주기만큼 앞선 샘플링 주파수비를 발생하기 위한 제2 발생기;
    상기 제2 발생기로부터의 샘플링 주파수비를 상기 검출 유닛의 출력에 가산하기 위한 제1 가산 유닛; 및
    상기 제1 가산 유닛의 출력을 상기 주파수비 검출 유닛의 출력에 가산하기 위한 제2 가산 유닛
    을 포함하는 것을 특징으로 하는 주파수 변환 장치.
  15. 제1항에 있어서, 상기 저장 수단은 임의적으로 변동되는 기입 어드레스와 독출 어드레스 사이의 차이에 따라 데이타를 기록 및 재생하고, 상기 제어 수단은 상기 입력 디지탈 신호의 샘플링 주파수와 상기 임의 샘플링 주파수 사이의 샘플링 주파수비에 응답하여 상기 저장 수단으로부터의 독출을 제어하기 위한 메모리 어드레스 제어 수단을 갖는 것을 특징으로 하는 주파수 변환 장치.
  16. 제1항에 있어서, 상기 메모리 어드레스 제어 수단이
    상기 임의 샘플링 주파수의 정수배인 클럭 주파수를 갖는 클럭들에 기초하여 상기 임의 샘플링 주파수 주기의 정수배와 동일한 주기를 계수하기 위한 카운터;
    상기 카운터의 계수된 결과에 기초하여 현재 샘플링 주파수비를 구하기 위한 보유 유닛 (holding unit);
    상기 기입 어드레스와 상기 독출 어드레스 사이의 차이를 검출하기 위한 어드레스 차 검출 유닛;
    상기 어드레스 차 검출 유닛에 의해 검출된 어드레스 차를 최적 값으로 제어하기 위한 어드레스 최적 제어 유닛: 및
    상기 제어 수단으로 공급되는 상기 보유 유닛의 출력에 상기 어드레스 최적 제어 유닛의 출력을 가산하기 위한 가산 유닛
    을 포함하는 것을 특징으로 하는 주파수 변환 장치.
  17. 입력 신호의 샘플링 주파수를 임의 샘플링 주파수로 변환하기 위한 장치에 있어서,
    입력 신호를 저장하기 위한 저장 수단;
    상기 저장 수단으로부터 독출된 신호를 보간처리하기 위한 보간처리 수단;
    단주기 및 장주기에 걸쳐 상기 입력 신호의 샘플링 주파수와 상기 임의 샘플링 주파수 사이의 샘플링 주파수비를 검출하기 위한 샘플링 주파수비 검출 수단; 및
    상기 샘플링 주파수비 검출 수단으로부터의 상기 단주기 동안의 샘플링 주파수비 및 상기 장주기 동안의 샘플링 주파수비에 응답하여 상기 저장 수단 및 상기 보간처리 수단을 제어하기 위한 제어 수단
    을 포함하는 것을 특징으로 하는 주파수 변환 장치.
  18. 제17항에 있어서, 상기 샘플링 주파수비 검출 수단은 상기 단주기 동안 검출된 값과 상기 장주기 동안 검출된 값이 소정의 정밀도내에서 일치하는지 또는 불일치하는 지를 판별하여, 상기 장주기 동안에 검출된 값이 상기 단주기 동안에 검출된 값과 일치할 때에는 상기 장주기 동안 검출된 값을 선택적으로 출력하고, 상기 장주기 동안에 검출된 값이 상기 단주기 동안에 검출된 값과 일치하지 않을 때에는 단주기 동안 검출된 값을 선택적으로 출력하는 것을 특징으로 하는 주파수 변환 장치.
  19. 제17항에 있어서, 상기 샘플링 주파수비 검출 수단은 상기 입력 신호의 샘플링 주파수와 상기 임의 샘플링 주파수 중 하나의 샘플링 주파수의 주기에 대해 충분히 고속으로 다른 샘플링 주파수의 정수배와 동일한 클럭들로 상기 샘플링 주파수들 중 상기 하나의 샘플링 주파수의 주기를 계수하는 것을 특징으로 하는 주파수 변환 장치.
  20. 제17항에 있어서, 상기 보간처리 수단은 상기 제어 수단으로부터 공급된 제어신호에 응답하여 상기 제어 수단에 의해 상기 저장 수단으로부터 독출된 신호를 오버샘플링함으로써 인접하는 2개의 오버샘플링 데이타를 구하고, 또한 상기 2개의 오버샘플링 데이타를 직선 보간처리하는 것을 특징으로 하는 주파수 변환 장치.
  21. 제17항에 있어서, 상기 입력 신호의 상기 샘플링 주파수는 상기 임의 샘플링 주파수보다 더 높고, 상기 보간처리 수단의 출력 신호는 대역폭 제한되는 것을 특징으로 하는 주파수 변환 장치.
  22. 제17항에 있어서, 상기 저장 수단은 임의적으로 변동되는 기입 어드레스와 독출 어드레스 사이의 차이에 따라 데이타를 기록 및 재생하고, 상기 제어 수단은 상기 입력 디지탈 신호의 샘플링 주파수와 상기 임의 샘플링 주파수 사이의 샘플링 주파수비에 응답하여 상기 저장 수단으로부터의 독출을 제어하기 위한 메모리 어드레스 제어 수단을 갖는 것을 특징으로 하는 주파수 변환 장치.
  23. 입력 신호의 샘플링 주파수를 임의 샘플링 주파수로 변환하기 위한 장치에 있어서,
    입력 신호를 저장하기 위한 저장 수단;
    상기 저장 수단으로부터 독출된 신호를 보간처리하기 위한 보간처리 수단;
    입력 신호의 샘플링 주파수와 임의 샘플링 주파수 사이의 샘플링 주파수비를 검출하고, 상기 검출값과 이전 검출값에 기초하여 새로운 샘플링 주파수비를 검출하기 위한 샘플링 주파수비 검출 수단; 및
    상기 샘플링 주파수비 검출 수단으로부터의 새로운 샘플링 주파수비에 기초하여 상기 저장 수단 및 상기 보간처리 수단을 제어하기 위한 제어 수단
    을 포함하는 것을 특징으로 하는 주파수 변환 장치.
  24. 제23항에 있어서, 상기 샘플링 주파수비 검출 수단은 식 Rn NEW= 2Rn- Rn-1(여기서, Rn은 현재 샘플링 주파수비)에 의해, 즉 2Rn에서 이전 샘플링 주파수비 Rn-1을 감산함으로써 새로운 샘플링 주파수비 Rn NEW을 구하는 것을 특징으로 하는 주파수 변환 장치.
  25. 제23항에 있어서, 상기 샘플링 주파수비 검출 수단은 현재 샘플링 주파수비 Rn, kRn(k<1)을 합산함으로써, 다음 식
    [여기서,Rn은 현재의 주파수비 Rn과 이전 검출값 Rn-1사이의 차이이며, m = 1에서 (1-k)m(Rn-m)의 무한대까지의 무한 급수이다]에 의해 새로운 샘플링 주파수비 Rn NEW을 구하는 것을 특징으로 하는 주파수 변환 장치.
  26. 제23항에 있어서, 상기 샘플링 주파수비 검출 수단은 상기 입력 신호의 샘플링 주파수와 상기 임의 샘플링 주파수 중 하나의 샘플링 주파수의 주기에 대해 충분히 고속으로 다른 샘플링 주파수의 정수배와 동일한 클럭들로 상기 샘플링 주파수들 중 상기 하나의 샘플링 주파수의 주기를 계수하는 것을 특징으로 하는 주파수 변환 장치.
  27. 제23항에 있어서, 상기 보간처리 수단은 상기 제어 수단으로부터 공급된 제어신호에 응답하여 상기 제어 수단에 의해 상기 저장 수단으로부터 독출된 신호를 오버샘플링함으로써 인접하는 2개의 오버샘플링 데이타를 구하고, 또한 상기 2개의 오버샘플링 데이타를 직선 보간처리하는 것을 특징으로 하는 주파수 변환 장치.
  28. 제23항에 었어서, 상기 입력 신호의 상기 샘플링 주파수는 상기 임의 샘플링 주파수보다 더 높고, 상기 보간처리 수단의 출력 신호는 대역폭 제한되는 것을 특징으로 하는 주파수 변환 장치.
  29. 제23항에 있어서, 상기 샘플링 주파수비 검출 수단은 단주기 및 장주기에 걸쳐 입력 신호의 샘플링 주기와 임의 샘플링 주파수 사이의 샘플링 주파수비를 검출하고, 상기 단주기 및 상기 장주기 동안의 현재 검출값과 이전 검출값에 따라 상기 단주기 및 상기 장주기 동안의 새로운 샘플링 주파수비 값을 검출하며, 검출된 2개의 새로운 샘플링 주파수비를 선택적으로 출력하는 것을 특징으로 하는 주파수 변환 장치.
  30. 제23항에 있어서, 상기 샘플링 주파수비 검출 수단은 상기 단주기 동안의 새로운 샘플링 주파수비와 상기 장주기 동안의 새로운 샘플링 주파수비가 소정의 정밀도내에서 서로 일치하는지 불일치하는 지를 판별하여, 상기 장주기 동안에 검출된 값이 상기 단주기 동안에 검출된 값과 일치할 때에는 상기 장주기 동안의 샘플링 주파수를 선택적으로 출력하고, 상기 장주기 동안에 검출된 값이 상기 단주기 동안에 검출된 값과 일치하지 않을 때에는 상기 단주기 동안의 샘플링 주파수를 선택적으로 출력하는 것을 특징으로 하는 주파수 변환 장치.
  31. 제23항에 있어서, 상기 저장 수단은 임의적으로 변동되는 기입 어드레스와 독출 어드레스 사이의 차이에 따라 데이타를 기록 및 재생하고, 상기 제어 수단은 상기 입력 디지탈 신호의 샘플링 주파수와 상기 임의 샘플링 주파수 사이의 샘플링 주파수비에 응답하여 상기 저장 수단으로부터의 독출을 제어하기 위한 메모리 어드레스 제어 수단을 갖는 것을 특징으로 하는 주파수 변환 장치.
  32. 입력 신호의 샘플링 주파수를 임의 샘플링 주파수로 변환하기 위한 장치에 있어서,
    임의적으로 변동되는 기입 어드레스와 독출 어드레스 사이의 차이에 따라 입력 신호를 저장하기 위한 저장 수단;
    상기 저장 수단으로부터 독출된 신호를 보간처리하기 위한 보간처리 수단; 및
    상기 입력 신호의 샘플링 주파수와 상기 임의 샘플링 주파수 사이의 샘플링 주파비에 따라 상기 저장 수단으로부터의 독출을 제어하기 위한 메모리 어드레스 제어 수단
    을 포함하는 것을 특징으로 하는 주파수 변환 장치.
  33. 제23항에 있어서, 상기 메모리 어드레스 제어 수단은 상기 기입 어드레스와 상기 독출 어드레스 사이의 차를 검출하기 위한 어드레스 차 검출 수단, 및 상기 어드레스 차 검출 수단에 의해 검출된 어드레스 차를 최적으로 제어하기 위한 어드레스 최적 제어 수단을 포함하는 것을 특징으로 하는 주파수 변환 장치.
  34. 제23항에 있어서, 상기 메모리 어드레스 제어 수단의 상기 어드레스 최적 제어 수단은 상기 어드레스 차 검출 수단에 의해 검출된 어드레스 차의 절대값에 기초하여 독출 어드레스들을 발생하는 것을 특징으로 하는 주파수 변환 장치.
  35. 기입 어드레스에 대해 임의적으로 변동되는 독출 어드레스의 차이에 따라 데이타를 기록 및 재생하기 위한 링 버퍼 메모리용 메모리 어드레스 제어 장치에 있어서,
    상기 링 버퍼 메모리의 기입 어드레스와 독출 에드레스 사이의 차를 검출하기 위한 어드레스 차 검출 수단: 및
    상기 어드레스 차 검출 수단에 의해 검출된 어드레스 차를 제어하기 위해 상기 독출 어드레스를 최적으로 제어하기 위한 독출 어드레스 최적 제어 수단
    을 포함하는 것을 특징으로 하는 메모리 어드레스 제어 장치.
  36. 제35항에 있어서, 상기 독출 어드레스 최적 제어 수단은 상기 어드레스 차검출 수단에 의해 검출된 어드레스 차의 절대값에 기초하여 독출 어드레스를 발생하는 것을 특징으로 하는 메모리 어드레스 제어 장치.
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