JP3339315B2 - ディジタル信号処理装置、記録装置及び再生装置 - Google Patents

ディジタル信号処理装置、記録装置及び再生装置

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JP3339315B2 JP20217696A JP20217696A JP3339315B2 JP 3339315 B2 JP3339315 B2 JP 3339315B2 JP 20217696 A JP20217696 A JP 20217696A JP 20217696 A JP20217696 A JP 20217696A JP 3339315 B2 JP3339315 B2 JP 3339315B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、シグマデルタ変調
により得られた１ビットディジタル信号を切り換えて出
力するディジタル信号処理装置、該１ビットディジタル
信号を記録する記録装置、及び上記１ビットディジタル
信号を再生する再生装置に関する。
【０００２】
【従来の技術】シグマデルタ（ΣΔ）変調された高速１
ビット信号は、従来のデジタルオーディオに使われてき
た例えばサンプリング周波数４４．１ＫＨｚ、データ語
長１６ビットのいわゆるマルチビットディジタル信号に
比べて、サンプリング周波数が４４．１ＫＨｚの６４倍
でデータ語長が１ビットというように、非常に高いサン
プリング周波数と短いデータ語長といった形をとり、広
い伝送可能周波数帯域を特長にしている。また、ΣΔ変
調により１ビット信号であっても、６４倍というオーバ
ーサンプリング周波数に対して低域である従来のオーデ
ィオ帯域（２０ＫＨｚ）においては、高いダイナミック
レンジを確保できる。この特徴を生かして高音質のレコ
ーダーやデータ伝送に応用することができる。
【０００３】このΣΔ変調処理を用いた回路自体はとり
わけ新しい技術ではなく、回路構成がＩＣ化に適してい
て、また比較的簡単にＡ／Ｄ変換の精度を得ることがで
きることから従来からＡ／Ｄ変換器の内部などではよく
用いられている。ΣΔ変調された信号は、簡単なアナロ
グローパスフィルターを通すことによって、アナログオ
ーディオ信号に戻すことができる。
【０００４】ところで、上述したようなハイクオリティ
の１ビットオーディオ信号は従来のマルチビット方式に
比べ、データ容量が増える傾向にある。データ容量を節
約するためにはサンプリング周波数を下げた１ビットオ
ーディオ信号を用いればよいが、クオリティの低下は免
れない。したがって、１つの装置内でメディア単位にさ
らには一つのメディア内で適時必要とされるクオリティ
単位毎に、サンプリング周波数の高い１ビットオーディ
オ信号と、サンプリング周波数の低い１ビットオーディ
オ信号とを切り換えて記録することが考えられる。
【０００５】
【発明が解決しようとする課題】ところで、１ビットオ
ーディオ信号は時間軸上に変調された信号のため、サン
プリング周波数の異なる２系統の１ビットディジタル信
号を直接切り換えるとその切り換え点で大きなノイズを
発生してしまう。
【０００６】本発明は上記実情に鑑みてなされたもので
あり、異なるサンプリング周波数によりシグマデルタ変
調された２系統の１ビットディジタル信号のノイズの発
生を抑えた切り換えを実現するディジタル信号処理装置
の提供を目的とする。
【０００７】また、本発明は、異なるサンプリング周波
数によりシグマデルタ変調された２系統の１ビットディ
ジタル信号を記録媒体の消費量を抑えながら記録するデ
ィジタル信号記録装置の提供を目的とする。
【０００８】また、本発明は、同一の記録媒体に記録さ
れた異なるサンプリング周波数によりシグマデルタ変調
された２系統の１ビットディジタル信号をスムーズに切
り換えながら再生するディジタル信号再生装置の提供を
目的とする。
【０００９】
【課題を解決するための手段】本発明に係るディジタル
信号処理装置は、上記課題を解決するために、補間処理
手段により低レートチャネル入力１ビットディジタル信
号に補間処理を施して上記低レートの整数ｎ倍の高レー
トチャネルの補間１ビットディジタル信号を出力し、ク
ロスフェード切り換え処理手段により上記補間処理手段
からの高レートチャネル補間１ビットディジタル信号と
高レートチャネル入力１ビットディジタル信号とをクロ
スフェード処理を伴いながら切り換える。
【００１０】また、本発明に係るディジタル信号記録装
置は、上記課題を解決するために、間引き処理手段によ
り、低レートチャネル入力１ビットディジタル信号に補
間処理を施すことによって得られた上記低レートの整数
ｎ倍の高レートチャネル補間１ビットディジタル信号に
１／ｎ倍の間引き処理を施し、記録手段により上記間引
き処理手段からの上記低レートチャネル１ビットディジ
タル信号又は上記高レートチャネル１ビットディジタル
信号を記録媒体に記録する。
【００１１】また、本発明に係るディジタル信号再生装
置は、上記課題を解決するために、再生手段により記録
媒体から低レートチャネルの１ビットディジタル信号及
び上記低レートの整数ｎ倍の高レートチャネルの１ビッ
トディジタル信号を再生し、補間処理手段により２種類
の１ビットディジタル信号の内、低レートチャネルの１
ビットディジタル信号に補間処理を施す。
【００１２】
【発明の実施の形態】以下、本発明に係るディジタル信
号処理装置、記録装置、及び再生装置のそれぞれの実施
の形態について図面を参照しながら説明する。
【００１３】先ず、ディジタル信号処理装置の実施の形
態について図１〜図１８を参照しながら説明する。この
実施の形態は、コンパクトディスク規格のサンプリング
周波数ｆS（＝４４．１ＫＨｚ）の６４倍となるサンプ
リング周波数６４ｆSを用いたシグマデルタ（ΣΔ）変
調により得られる１ビット入力オーディオ信号（以下、
６４ｆS／１ビット入力オーディオ信号という）ＳAと、
サンプリング周波数３２ｆSを用いたΣΔ変調により得
られる１ビットオーディオ信号（以下、３２ｆS／１ビ
ット入力オーディオ信号という）ＳBとを切り換える１
ビットオーディオ信号切り換え装置である。
【００１４】この１ビットオーディオ信号切り換え装置
は、図１に示すように、６４ｆS／１ビット入力オーデ
ィオ信号ＳAを入力端子１１から、また３２ｆS／１ビッ
ト入力オーディオ信号ＳBを入力端子１２から取り込
む。
【００１５】ここで、上記６４ｆS／１ビット入力オー
ディオ信号ＳA、又は上記３２ｆS／１ビット入力オーデ
ィオ信号ＳBは、サンプリング周波数を異ならせてはい
るが図２に示すΣΔ変調器によって生成される。
【００１６】このΣΔ変調器は入力端子１を介した入力
オーディオ信号を加算器２を通じて積分器３に供給す
る。積分器３からの信号は、比較器４に供給され、例え
ば入力オーディオ信号の中点電位（“０Ｖ”）と比較さ
れて１サンプル期間毎に１ビット量子化される。ここ
で、サンプル期間の周波数であるサンプリング周波数
は、上述したように６４ｆS、又は３２ｆSとなる。この
量子化データが１サンプル遅延器６に供給されて１サン
プル期間分遅延される。この遅延データが１ビットディ
ジタル／アナログ（Ｄ／Ａ）変換器７を通じて加算器２
に供給されて、入力端子１からの入力オーディオ信号に
加算される。これによって比較器４は、出力端子５から
６４ｆS／１ビット入力オーディオ信号ＳA、又は３２ｆ
S／１ビット入力オーディオ信号ＳBを上記１ビットオー
ディオ信号切り換え装置の入力端子１１、又は入力端子
１２に出力する。
【００１７】１ビットディジタル信号切り換え装置は、
上記入力端子１２から供給される３２ｆS／１ビット入
力オーディオ信号ＳBに前値ホールド処理を施してサン
プリング周波数６４ｆSの１ビットインターポーレート
オーディオ信号（以下、６４ｆS／１ビットインターポ
ーレートオーディオ信号という）ＳB'を出力するインタ
ーポーレート部１３と、このインターポーレート部１３
からの６４ｆS／１ビットインターポーレートオーディ
オ信号ＳB'と上記６４ｆS／１ビット入力オーディオ信
号ＳAとにクロスフェード処理を施してノイズのない切
り換えを行い６４ｆSの１ビットオーディオ切り換え信
号（以下、６４ｆS／１ビットオーディオ切り換え信号
という）ＳDを出力端子１６から出力するクロスフェー
ド切り換え処理部１４とを備えてなる。
【００１８】インターポーレート部１３は、図３に示す
ように、３２ｆS／１ビット入力オーディオ信号ＳBの各
サンプルをそのままホールドして繰り返し、２サンプル
ずつ同一データが連続する６４ｆS／１ビットインター
ポーレートオーディオ信号ＳB'を出力する。この６４ｆ
S／１ビットインターポーレートオーディオ信号Ｓ
B 'は、レートを３２ｆS／１ビット入力オーディオ信号
ＳBの２倍としていることになる。
【００１９】クロスフェード切り換え処理部１４は、図
４に示すように、初段帰還ループと次段帰還ループとの
ゲイン比を１６として６４ｆSの１ビット再ΣΔ変調信
号（以下、６４ｆS／１ビット再ΣΔ変調信号という）
ＳCを出力するΣΔ変調器１１５と、入力端子１０１を
介して供給される上記６４ｆS／１ビット入力オーディ
オ信号ＳAを所定サンプル数だけディレイするディレイ
ライン１０２と、上記６４ｆS／１ビット入力オーディ
オ信号ＳAの振幅レベルをΣΔ変調器１１５で使われる
初段の積分器への帰還信号の振幅レベルに合わせるビッ
ト長変換器１０３と、このビット長変換器１０３で振幅
レベルが調整された第１のレベル調整信号の振幅レベル
を制御する振幅制御器１０４と、上記６４ｆS／１ビッ
トインターポーレートオーディオ信号ＳB'を所定サンプ
ル数だけディレイするディレイライン１０８と、上記６
４ｆS／１ビットインターポーレートオーディオ信号Ｓ
B'の振幅レベルをΣΔ変調器１１５で使われる初段の積
分器への帰還信号の振幅レベルに合わせるビット長変換
器１０９と、ビット長変換器１０９で振幅レベルが調整
された第２のレベル調整信号の振幅レベルを制御する振
幅制御器１１０と、振幅制御器１０４及び振幅制御器１
１０の二つの入出力信号及び／又はΣΔ変調器１１５内
信号より再ΣΔ変調を行う信号の生成、及び振幅制御期
間中の制御処理に基づいて得られる減算データの生成、
減算を行う減算値演算制御器よりなる振幅制御出力調整
器１０５と、振幅制御器１０４、振幅制御器１１０、Σ
Δ変調器１１５、振幅制御出力調整器１０５及び切り換
えスイッチ１１７を制御する切り換え制御器１１８とを
備えてなる。
【００２０】ここで、ΣΔ変調器１１５は、図５に示す
ように加算器６１からの加算出力をシフト演算器６２で
シフトしてから加算器６１に戻す構成の積分器を５個接
続してなるような５次のΣΔ変調器である。すなわち、
ΣΔ変調器１１５に供給される振幅制御出力調整器１０
５からの出力である１６ビット信号ＳXは、図６に示す
ように、加算器２０を介して第１積分器２１で積分さ
れ、第１係数乗算器２２で１／１６という係数を乗算さ
れて第２段目に供給される。この第２段目への入力信号
は加算器２３を介して第２積分器２４で積分され、第２
係数乗算器２５で１／８という係数を乗算されて第３段
目に供給される。また、第３段目への入力信号は第３段
目の加算器２６を介して第３積分器２７により積分さ
れ、第３係数乗算器２８で１／４という係数を乗算され
て第４段目に供給される。また、第４段目の入力信号は
加算器２９を介して第４積分器３０で積分され、第４係
数乗算器３１で１／２を乗算されて第５段目に供給され
る。第５段目への入力信号は加算器３２を介して第５積
分器３３により積分された後、１ビット量子化器３４で
量子化されて１ビット信号とされ、パターン一致検出器
１１６に供給されると共に、ビット長変換器３５で１６
ビット信号とされ上記加算器２０、加算器２３、加算器
２６、加算器２９及び加算器３２に帰還される。
【００２１】このため、ΣΔ変調器１１５における１ビ
ット量子化器を挟む前後でみた積分器を除く初段帰還ル
ープに対する次段帰還ループとのゲイン比は、整数値１
６であり、ディレイライン１０２及び１０８はこのゲイ
ン比１６に応じて遅延サンプル数を１６としている。
【００２２】なお、このΣΔ変調器１１５は、図７に示
すような加算器６３からの加算出力を該加算器６３にフ
ィードバックする途中でシフト演算器６４により遅延さ
せる構成の積分器を５個接続して図６に示す５次のΣΔ
変調器としてもよい。この場合、ディレイライン１０２
及び１０８はゲイン比１６に基づいた１５（＝１６−
１）を所定サンプル数とする。
【００２３】また、ΣΔ変調器１１５は、ディレイライ
ン１０２及び１０８からの遅延信号が切り換え選択され
ている間に、内蔵の積分器の初期値を０とする。
【００２４】さらに、このクロスフェード切り換え処理
部１４は、上記６４ｆS／１ビット入力オーディオ信号
ＳAと上記６４ｆS／１ビットインターポーレートオーデ
ィオ信号ＳB'との複数サンプルにわたる一致を検出する
パターン一致検出器１１６を備えている。そして、該パ
ターン一致検出器１１６で得た制御信号により、上記６
４ｆS／１ビット入力オーディオ信号ＳAと上記６４ｆS
／１ビットインターポーレートオーディオ信号ＳB'と上
記６４ｆS／１ビット再ΣΔ変調信号ＳCとを切り換えス
イッチ１１７を使って切り換える。
【００２５】振幅制御器１０４は、図８に示すように、
乗算器１２１と係数発生器１２２からなり、ビット長変
換器１０３からの第１のレベル調整信号ＳI1に乗算器１
２１にて係数発生器１２２からの係数出力ＳJ1を乗算す
る。すると、振幅制御器１０４は、振幅制御出力調整器
１０５に振幅制御器出力ＳKを供給する。
【００２６】また、振幅制御器１１０は、図９に示すよ
うに、乗算器１２３と係数発生器１２４からなり、ビッ
ト長変換器１０９からの第２のレベル調整信号ＳI2に乗
算器１２３にて係数発生器１２４からの係数出力ＳJ2を
乗算する。すると、振幅制御器１１０は、振幅制御出力
調整器１０５に振幅制御器出力ＳVを供給する。
【００２７】また、振幅制御出力調整器１０５内減算値
演算制御器には各種構成法があり、この具体的構成例に
ついては後述する。
【００２８】このクロスフェード切り換え処理部１４が
行うクロスフェード処理を伴った切り換え処理動作を図
１０を参照しながら説明する。図１０は、図４の制御信
号入力端子１５に標本化周波数切り換え要求信号ＳHが
供給されたときに、切り換え制御器１１８が切り換えス
イッチ１１７に対して行う切り換え制御のタイミングチ
ャートである。
【００２９】先ず、切り換え制御器１１８は、制御信号
入力端子１５を介して標本化周波数切り換え要求信号Ｓ
Hを受け取ると、パターン一致検出器１１６でのパター
ン一致処理を待って、切り換えスイッチ１１７にスイッ
チ切り換え信号ＳEを供給し、上記６４ｆS／１ビット入
力オーディオ信号ＳAから上記６４ｆS／１ビット再ΣΔ
変調信号ＳCに切り換える。
【００３０】このとき、ΣΔ変調器１１５には、振幅制
御器１０４内の係数発生器１２２の係数を１として得ら
れた振幅制御器出力ＳKと、振幅制御器１１０内の係数
発生器１２４の係数を０として得られた振幅制御器出力
ＳVとの振幅制御出力調整器１０５による加算信号ＳXが
入力される。
【００３１】続いて、切り換え制御器１１８は、振幅制
御器１０４内の係数発生器１２２の係数発生器出力ＳJ1
を１から０へ、また振幅制御器１１０内の係数発生器１
２４の係数発生器出力ＳJ2を０から１へと遷移させる。
【００３２】振幅制御出力調整器１０５には、徐々に小
さくなる振幅制御器出力ＳKと、徐々に大きくなる振幅
制御器出力ＳVが供給される。そして、振幅制御出力調
整器１０５は、クロスフェード処理が施された加算信号
ＳXをΣΔ変調器１１５に供給する。クロスフェード処
理が終了すると、振幅制御出力調整器１０５内の減算値
演算制御器により上記クロスフェード処理期間中の制御
処理に基づいて得られた減算データを加算信号又はΣΔ
変調器内から徐々に減算する。そして減算処理終了後、
パターン一致検出器１１６でのパターン一致処理を待っ
て、切り換えスイッチ１１７にスイッチ切り換え信号Ｓ
Eを供給し、上記６４ｆS／１ビット再ΣΔ変調信号ＳC
から上記６４ｆS／１ビットインターポーレートオーデ
ィオ信号ＳB'に切り換える。
【００３３】このようにしてクロスフェード切り換え処
理部１４は、６４ｆS／１ビット入力オーディオ信号ＳA
を上記６４ｆS／１ビットインターポーレートオーディ
オ信号ＳB'に切り換える。また、このクロスフェード切
り換え処理部１４は、切り換え制御器１１８を使って出
力端子１７から標本化周波数変換期間告知情報ＳFを導
出する。この標本化周波数変換期間告知情報ＳFは、上
記６４ｆS／１ビットオーディオ切り換え信号ＳDの中
で、３２ｆS／１ビット入力オーディオ信号ＳBがインタ
ーポーレートされた６４ｆS／１ビットインターポーレ
ートオーディオ信号ＳB'の期間を告知する信号である。
【００３４】このようなクロスフェード切り換え処理部
１４を備えてなる上記実施の形態である１ビットオーデ
ィオ信号切り換え装置の全体的な動作について図１１を
参照しながらまとめて説明する。
【００３５】制御信号入力端子１５を介して標本化周波
数切り換え要求信号ＳHがクロスフェード処理部１４に
供給されると、上記６４ｆS／１ビット入力オーディオ
信号ＳAから上記６４ｆS／１ビットインターポーレート
オーディオ信号ＳB'に６４ｆS／１ビット再ΣΔ変調信
号ＳCを挟んで切り換わり、上記６４ｆS／１ビットオー
ディオ切り換え信号ＳDが出力端子１６から導出され
る。ここでは、３２ｆS／１ビット入力オーディオ信号
ＳBをインターポーレート部１３により６４ｆS／１ビッ
トインターポーレートオーディオ信号ＳB'に変換してい
る。このため、クロスフェード切り換え処理部１４はあ
たかも６４ｆS／１ビットオーディオ信号同士にクロス
フェード処理を施すかのように動作する。
【００３６】ここで、上記６４ｆS／１ビットインター
ポーレートオーディオ信号ＳB'は、２サンプルずつ同一
データが連続した信号であるため、クロスフェード切り
換え処理部１４によるクロスフェード処理を伴った切り
換え処理により得られる６４ｆS／１ビットオーディオ
切り換え信号ＳDは、６４ｆS／１ビットのオーディオ信
号から３２ｆS／１ビットのオーディオ信号へ切り換わ
ったように遷移する。
【００３７】したがって、１ビットオーディオ信号切り
換え装置の出力端子１６から導出される１ビット出力信
号をローパスフィルタを通して、アナログオーディオ信
号に戻すと、６４ｆS／１ビット入力オーディオ信号ＳA
から３２ｆS／１ビット入力オーディオ信号ＳBへのノイ
ズの発生を抑えた切り換え音を聴取できる。
【００３８】なお、クロスフェード切り換え処理部１４
は、図４に示した振幅制御出力調整器１０５を以下に示
すいくつかの具体例のように構成してもよい。
【００３９】先ず、振幅制御出力調整器１０５を図１２
に示すような第１具体例とした場合について説明する。
【００４０】ここで、振幅制御出力調整器１０５は、ビ
ット長変換器１０３からの第１のレベル調整信号と振幅
制御器１０４による振幅制御出力とのレベルの差分を検
出するレベル差検出器１０６と、レベル差検出器１０６
からのレベル差ＳUと振幅制御器１１０が出力するビッ
ト長変換器１０９からの第２のレベル調整信号に振幅制
御を施した振幅制御出力ＳVとを上記第１及び第２のレ
ベル調整信号の振幅レベル制御期間中、振幅レベル幅長
で累積加算する累積加算器１１１と、この累積加算器１
１１の累積加算分ＳMを上記第１及び第２のレベル調整
信号より加減算器１１４を使って徐々に減算する減算値
演算制御ゲート１１２とを備えてなる。なお、累積加算
器１１１と減算値制御ゲート１１２は、減算値演算制御
器１１３を構成する。他の構成は図４に示した各部と同
様である。また、切り換え制御器１１８が切り換えスイ
ッチ１１７に対して行う切り換え制御のタイミングチャ
ートは図１０と同様である。
【００４１】振幅制御出力調整器１０５を上記第１具体
例とした場合の上記クロスフェード切り換え処理部１４
の動作について図１３に示す全体的なタイミングチャー
トを用いて説明する。
【００４２】先ず、切り換え制御器１１８は、制御信号
入力端子１５を介して標本化周波数切り換え要求信号Ｓ
Hを受け取ると、パターン一致検出器１１６でのパター
ン一致処理を待って、切り換えスイッチ１１７にスイッ
チ切り換え信号ＳEを供給し、上記６４ｆS／１ビット入
力オーディオ信号ＳAから上記６４ｆS／１ビット再ΣΔ
変調信号ＳCに切り換える。
【００４３】このとき、ΣΔ変調器１１５には、振幅制
御器１０４内の係数発生器１２２の係数を１として得ら
れた振幅制御器出力ＳKと、振幅制御器１１０内の係数
発生器１２４の係数を０として得られた振幅制御器出力
ＳVとの振幅制御出力調整器１０５内の加減算器１１４
での加算信号ＳXが入力される。
【００４４】続いて、切り換え制御器１１８は、振幅制
御器１０４内の係数発生器１２２の係数発生器出力ＳJ1
を１から０へ、また振幅制御器１１０内の係数発生器１
２４の係数発生器出力ＳJ2を０から１へと遷移させる。
【００４５】この間、レベル差検出器１０６は、レベル
調整信号ＳI1の振幅レベル（最大振幅レベル）に対する
加減算器１１４への入力信号レベルとの差分ＳUを検出
する。切り換え制御器１１８は、この間累積加算器１１
１を制御し、上記レベル差分ＳUと、上記振幅制御器１
１０の出力ＳVとを累積加算させる。
【００４６】そして、切り換え制御器１１８は、上記係
数発生器出力ＳJ1が０、上記係数発生器出力ＳJ2が１に
達すると、累積加算器１１１に累積したデータ分ＳMを
減算器制御ゲート１１２を通し、振幅制御器出力ＳK及
び振幅制御器出力ＳVより加減算器１１４によって徐々
に減算する。
【００４７】累積加算器１１１の累積加算値ＳMが０に
なると、切り換え制御器１１８は所定サンプル数のディ
レイ後のパターン一致処理を経て、上記６４ｆS／１ビ
ット再ΣΔ変調信号ＳCから上記６４ｆS／１ビットイン
ターポーレートオーディオ信号ＳB'への切り換え制御を
行う。
【００４８】さらに、クロスフェード切り換え処理部１
４は、振幅制御出力調整器１０５を図１４に示す振幅制
御出力調整器１３６（第２具体例）のように構成しても
よい。
【００４９】振幅制御出力調整器１３６は、上記第２の
レベル調整信号と振幅制御器１１０による振幅制御後の
レベルとの差分を検出するレベル差検出器１３７と、レ
ベル差検出器１３７からのレベル差と振幅制御器１０４
が第１のレベル調整信号の振幅レベルを制御した後のレ
ベルとを上記第１及び第２のレベル調整信号の振幅レベ
ル制御期間中、振幅レベル幅長で累積加算する累積加算
器１３８と、この累積加算器１３８の累積加算分を上記
第１及び第２のレベル調整信号より加減算器１４１を使
って徐々に減算する減算値制御ゲート１３９とを備えて
なる。累積加算器１３８と減算値制御ゲート１３９は、
減算値演算制御器１４０を構成する。
【００５０】上記振幅制御出力調整器１３６を用いたク
ロスフェード切り換え処理部１４の動作について図１５
のタイミングチャートを参照しながら説明する。なお、
切り換え制御器１１８が切り換えスイッチ１１７に対し
て行う切り換え制御のタイミングチャートは図１０と同
様である。
【００５１】先ず、切り換え制御器１１８は、切り換え
制御端子１５を介して標本化周波数切り換え要求信号Ｓ
Hを受け取ると、パターン一致検出器１１６でのパター
ン一致処理を待って、切り換えスイッチ１１７にスイッ
チ切り換え信号ＳEを供給し、上記６４ｆS／１ビット入
力オーディオ信号ＳAから上記６４ｆS／１ビット再ΣΔ
変調信号ＳCに切り換える。
【００５２】このとき、ΣΔ変調器１１５には、振幅制
御器１０４内の係数発生器１２２の係数を１として得ら
れた振幅制御器出力ＳKと、振幅制御器１１０内の係数
発生器１２４の係数を０として得られた振幅制御器出力
ＳVとの加減算器１１４での加算信号ＳXが入力される。
【００５３】 続いて、切り換え制御器１１８は、振幅制
御器１０４内の係数発生器１２２の係数発生器出力ＳJ1
を１から０へ、また振幅制御器１１０内の係数発生器１
２４の係数発生器出力ＳJ2を０から１へと遷移させる。
【００５４】この間、レベル差検出器１３７は、レベル
調整信号ＳI2の振幅レベル（最大振幅レベル）に対する
加減算器１４１への入力信号レベルとの差分ＳUを検出
する。切り換え制御器１１８は、この間累積加算器１３
８を制御し、上記レベル差分ＳUと、上記振幅制御器１
０４の出力ＳKとを累積加算させる。
【００５５】そして、切り換え制御器１１８は、上記係
数発生器出力ＳJ1が０、上記係数発生器出力ＳJ2が１に
達すると、累積加算器１３８に累積したデータ分ＳMを
減算器制御ゲート１３９を通し、振幅制御器出力ＳK及
び振幅制御器出力ＳVより加減算器１４１によって徐々
に減算する。
【００５６】累積加算器１３８の累積加算値ＳMが０に
なると、切り換え制御器１１８は所定サンプルディレイ
後のパターン一致処理を経て、上記６４ｆS／１ビット
再ΣΔ変調信号ＳCから上記６４ｆS／１ビットインター
ポーレートオーディオ信号ＳB'への切り換え制御を行
う。
【００５７】さらにまたクロスフェード切り換え処理部
１４は、図１６に示す振幅制御出力調整器１４３（第３
具体例）を用いてもよい。
【００５８】振幅制御出力調整器１４３は、ΣΔ変調器
１５１内第１積分器１５３の積分値Ｓαの最大振幅レベ
ル幅（上記最大振幅レベルの２倍となる）に対する剰余
値を検出する剰余値検出器１４９と、この剰余値検出器
１４９で検出された剰余値を加算器１４４から出力され
る最大振幅レベル信号より加減算器１４５を使って徐々
に減算する減算値制御ゲート１４７とを備えてなる。こ
こで、剰余値検出器１４９と減算値制御ゲート１４７
は、減算値演算制御器１４６を構成する。
【００５９】ΣΔ変調器１５１の第１の加算器１５２と
第１の積分器１５３の後には第１の係数乗算器等が接続
されているが、第１の積分器１５３が出力する積分値Ｓ
αを減算値演算制御器１４６内の剰余値検出器１４９に
供給している。
【００６０】切り換え制御器１５４は、振幅制御器１０
４、振幅制御器１１０、ΣΔ変調器１５１、振幅制御出
力調整器１４３及び切り換えスイッチ１１７を制御する
が、特に、振幅制御出力調整器１４３内の減算値演算制
御器１４６に減算値検出タイミング信号を発生する減算
値検出タイミング発生器１５５を備えている点が特徴的
である。
【００６１】この振幅制御出力調整器１４３を用いたク
ロスフェード切り換え処理部１４の動作を以下に説明す
る。先ず、切り換え制御器１５４は、制御信号入力端子
１５を介して標本化周波数切り換え要求信号ＳHを受け
取ると、パターン一致検出器１１６でのパターン一致処
理を待って、切り換えスイッチ１１７にスイッチ切り換
え信号ＳEを供給し、上記６４ｆS／１ビット入力オーデ
ィオ信号ＳAから上記６４ｆS／１ビット再ΣΔ変調信号
ＳCに切り換える。
【００６２】このとき、ΣΔ変調器１５１には、振幅制
御器１０４内の係数発生器１２２の係数を１として得ら
れた振幅制御器出力ＳKと、振幅制御器１１０内の係数
発生器１２４の係数を０として得られた振幅制御器出力
ＳVとの加算器１４４での加算信号ＳXが減算器１４５を
通して入力される。
【００６３】続いて、切り換え制御器１５４は、振幅制
御器１０４内の係数発生器１２２の係数発生器出力ＳJ1
を１から０へ、また振幅制御器１１０内の係数発生器１
２４の係数発生器出力ＳJ2を０から１へと遷移させる。
【００６４】そして、クロスフェード処理により振幅制
御器１０４及び振幅制御器１１０の出力が０及び１（最
大振幅レベル）になった後のポイントで、切り換え制御
器１５４内の減算値検出タイミング発生器１５５は、減
算値検出タイミング信号を発生する。この減算値検出タ
イミング信号に応じて減算値制御ゲート１４７は、剰余
値検出器１４９からの剰余値Ｓβを取り込む。
【００６５】減算値制御ゲート１４７は、上記剰余値Ｓ
βを上記減算値検出タイミング信号に応じて取り込み、
減算器１４５で、加算信号ＳXから徐々に減算する。
【００６６】そして、切り換え制御器１５４は所定サン
プルディレイ後のパターン一致処理を経て、ΣΔ変調器
出力ＳCからインターポーレート信号ＳB'への切り換え
制御を行う。
【００６７】さらにまたクロスフェード切り換え処理部
１４は、図１７に示す振幅制御出力調整器１５８（第４
具体例）を用いてもよい。
【００６８】振幅制御出力調整器１５８は、ΣΔ変調器
１５１内第１積分器１５３の積分値Ｓαに最大振幅レベ
ル発生器１６２からの正の最大振幅レベルを加算する加
算器１６３と、この加算器１６３の加算出力の最大振幅
レベル幅（上記最大振幅レベルの２倍となる）に対する
剰余値を検出する剰余値検出器１６４と、この剰余値検
出器１６４で検出された剰余値から正の最大振幅レベル
を減算する減算器１６５と、加算器１５９から出力され
る最大振幅レベル信号より加減算器１６０を使って徐々
に上記減算器１６５の減算出力（以下、加算剰余値減算
結果という。）Ｓβを減算する減算値制御ゲート１６６
とを備えてなる。ここで、加算器１６３と剰余値検出器
１６４と減算器１６５と減算値制御ゲート１６６及び最
大振幅レベル発生器１６２は、減算値演算制御器１６１
を構成する。
【００６９】この振幅制御出力調整器１５８を用いたク
ロスフェード切り換え処理部１４の動作を図１８を参照
しながら説明する。図１８は上記積分値Ｓαと、減算器
１６５の加算剰余値減算結果Ｓβの信号例を２進数演算
の場合について示した図である。
【００７０】先ず、切り換え制御器１５４は、制御信号
入力端子１５を介して標本化周波数切り換え要求信号Ｓ
Hを受け取ると、パターン一致検出器１１６でのパター
ン一致処理を待って、切り換えスイッチ１１７にスイッ
チ切り換え信号ＳEを供給し、上記６４ｆS／１ビット入
力オーディオ信号ＳAから上記６４ｆS／１ビット再ΣΔ
変調信号ＳCに切り換える。
【００７１】このとき、ΣΔ変調器１５１には、振幅制
御器１０４内の係数発生器１２２の係数を１として得ら
れた振幅制御器出力ＳKと、振幅制御器１１０内の係数
発生器１２４の係数を０として得られた振幅制御器出力
ＳVとの加算器１５９での加算信号ＳXが減算器１６０を
通して入力される。
【００７２】続いて、切り換え制御器１５４は、振幅制
御器１０４内の係数発生器１２２の係数発生器出力ＳJ1
を１から０へ、また振幅制御器１１０内の係数発生器１
２４の係数発生器出力ＳJ2を０から１へと遷移させる。
【００７３】そして、クロスフェード処理により振幅制
御器１０４及び振幅制御器１１０の出力が０及び１（最
大振幅レベル）になった後のポイントで、切り換え制御
器１５４内の減算値検出タイミング発生器１５５は、減
算値検出タイミング信号を発生する。この減算値検出タ
イミング信号に応じて減算値制御ゲート１６６は、減算
器１６５からの加算剰余値減算結果Ｓβを取り込む。
【００７４】この加算剰余値減算結果Ｓβについて以下
に説明する。ΣΔ変調器１５１の第１積分器１５３は、
図１８に示すような積分値Ｓαを出力する。ここで、最
大振幅レベル幅を２のべき乗である１０００（バイナリ
ー）とすると、下位３ビットを検出して２の補数形式と
して認識することにより、この検出値がそのまま正の最
大振幅レベルを加算した値の最大振幅レベル幅に対する
剰余値から正の最大振幅レベルを減算した加算剰余値減
算結果Ｓβとなる。
【００７５】第１積分器１５３の出力である積分値Ｓα
に加算器１６３で正の最大振幅レベルを加算し、この加
算出力の最大振幅レベル幅に対する剰余値を剰余値検出
器１６４で検出し、この剰余値から減算器１６５で最大
振幅レベルを減算することにより、加算剰余値減算結果
Ｓβが得られる。この加算剰余値減算結果Ｓβは、積分
値Ｓαの下位３ビットとなっている。
【００７６】減算値制御ゲート１６６は、上記加算剰余
値減算結果Ｓβを上記減算値検出タイミング信号に応じ
て取り込み、減算器１６０で、加算信号ＳXから徐々に
減算する。
【００７７】そして、切り換え制御器１５４は所定サン
プルディレイ後のパターン一致処理を経て、６４ｆS／
１ビット再ΣΔ変調信号ＳCから上記６４ｆS／１ビット
インターポーレートオーディオ信号ＳB'への切り換え制
御を行う。
【００７８】以上に振幅制御出力調整器がいくつかの具
体例のときのクロスフェード切り換え処理部１４の動作
を説明した。また、ΣΔ変調器がリミッタ付の積分器を
備えたり、帰還ループ付積分器を備えてもよい。
【００７９】次に、本発明に係るディジタル信号記録装
置の実施の形態について図１９〜図２３を参照しながら
説明する。この実施の形態は、上記図１に示した１ビッ
トオーディオ信号切り換え装置の出力端子１６から導出
された上記６４ｆS／１ビットオーディオ切り換え信号
ＳDを入力端子４１を介して取り込んで、上記６４ｆS／
１ビットインターポーレートオーディオ信号ＳB'が切り
換えられている期間では、同信号ＳB'の標本化周波数６
４ｆSを間引き処理により３２ｆSにして半分の記録レー
トで記録する１ビットオーディオ信号記録装置である。
なお、上記６４ｆS／１ビットオーディオ切り換え信号
ＳDの内で上記６４ｆS／１ビット入力オーディオ信号Ｓ
Aが切り換えられている期間では間引き処理をせずその
まま６４ｆSに応じた記録レートで記録する。
【００８０】この１ビットオーディオ信号記録装置は、
図１９に示すように、上記６４ｆS／１ビットオーディ
オ切り換え信号ＳDの内の上記６４ｆS／１ビットインタ
ーポーレートオーディオ信号ＳB'にのみデシメート処理
を施すと共に、上記６４ｆS／１ビット入力オーディオ
信号ＳAをそのまま通すデシメート部４３と、入力端子
４２から供給される標本化周波数変換期間告知信号ＳF
とデシメート部４３からの３２ｆS／１ビットオーディ
オ信号ＳG'、又は６４ｆS／１ビットオーディオ信号ＳG
を例えば磁気テープ又は光ディスクのような記録再生媒
体４６にエンコード部４５を介して記録する記録部４４
とを備えてなる。
【００８１】ここで、デシメート部４３は、上記６４ｆ
S／１ビットインターポーレートオーディオ信号ＳB'に
対しては、該６４ｆS／１ビットインターポーレートオ
ーディオ信号ＳB'が３２ｆS／１ビット入力オーディオ
信号ＳBの各サンプルを繰り返して２サンプルずつ同一
データの連続した信号であるため、１サンプルずつ間引
き処理を施し、３２ｆS／１ビットオーディオ信号ＳG'
を出力することができる。
【００８２】また、記録部４４は、３２ｆS／１ビット
オーディオ信号ＳG'又は６４ｆS／１ビットオーディオ
信号ＳGと上記標本化周波数変換期間告知信号ＳFにエン
コード処理を施すエンコード部４５と、記録再生媒体４
６へのエンコード部４５からの記録データ記録時の記録
線速度を制御する記録再生媒体記録線速度制御部４７と
からなる。
【００８３】この１ビットオーディオ信号記録装置の動
作について図２０を参照しながら説明する。入力端子４
２から供給される標本化周波数変換期間告知信号ＳFが
入力端子４１から供給される６４ｆS／１ビットオーデ
ィオ切り換え信号ＳDの内の標本化周波数変換期間をデ
シメート部４３に知らせると、デシメート部４３は上述
した２サンプルずつ同一データの連続した信号（＝１ビ
ットオーディオ信号切り換え装置でクロスフェード処理
を伴って切り換えられた６４ｆS／１ビットインターポ
ーレートオーディオ信号ＳB'）に１サンプルずつの間引
き処理を施し、３２ｆS／１ビットオーディオ信号ＳG'
を出力する。
【００８４】そして、記録部４４は、デシメート部４３
から供給されるのが上記３２ｆS／１ビットオーディオ
信号ＳG'である場合、エンコード部４５を介した記録デ
ータを記録再生媒体４６に半分の記録レートで記録す
る。また、記録部４４は、標本化周波数変換期間告知信
号ＳFが知らせる標本化周波数変換期間における記録再
生媒体の記録線速度を記録再生媒体記録線速度制御部４
７を使って図２１に示すように１／２に制御する。
【００８５】このため、記録再生媒体４６上の上記３２
ｆS／１ビットオーディオ信号ＳG'に関する記録データ
の記録消費量は図２１に示すように上記６４ｆS／１ビ
ットオーディオ信号ＳGに関する記録データの記録消費
量の半分になり、記録再生媒体４６内のデータ記録密度
が一定となる。
【００８６】また、記録部４４は、エンコード部４５に
より記録再生媒体４６に上記３２ｆS／１ビットオーデ
ィオ信号ＳG'に関する記録データを記録する際、上記標
本化周波数変換期間を告知する標本化周波数変換期間告
知信号ＳFも記録する。エンコード部４５は、記録デー
タを記録再生媒体に記録する際、あるまとまったデータ
毎に同期信号やエラー訂正用パリティ信号及びサブコー
ドデータを加えてブロック単位で記録する。そこで、上
記標本化周波数変換期間告知信号ＳFを、図２２及び図
２３に示すサブデータ領域に標本化周波数変換期間告知
情報として記録してやる。
【００８７】具体的に、エンコード部４５は、図２２に
示すように、８バイトの同期信号、３バイトのサブデー
タ、２０２８バイトのメインデータ、１６バイトの誤り
訂正信号の合計２０４８バイトからなるディジタルデー
タ列を１ブロック単位で生成しており、サブデータに図
２３に示すように、例えば４ビットの上記標本化周波数
変換期間告知情報を、４ビットの周波数逓倍数情報、４
ビットの基本周波数、１ビットのエンファシス及び１１
ビットの付随データと共に書き込めばよい。
【００８８】すなわち、エンコード部４５は、上記３２
ｆS／１ビットオーディオ信号ＳG'、及び上記標本化周
波数変換期間告知情報や、又は上記６４ｆS／１ビット
オーディオ信号ＳGを上記図２２に示したブロックデー
タにエンコードし、記録再生媒体４６に記録する。
【００８９】なお、記録再生媒体がディスクで、サンプ
リング周波数の切り換わるポイントが、ディスク１枚に
対して限られた数のような場合であれば、そのポイント
をトック情報として予め記録してもよい。
【００９０】次に、本発明に係るディジタル信号再生装
置の実施の形態について図２４、及び図２５を参照しな
がら説明する。この実施の形態は、上記図１９に示した
１ビットオーディオ信号記録装置により上記３２ｆS／
１ビットオーディオ信号ＳG'及び上記標本化周波数変換
期間告知情報、又は６４ｆS／１ビットオーディオ信号
ＳGが記録された記録再生媒体４６から、図２５に示す
ようなマルチレート／１ビット再生オーディオ信号
ＳR、又は６４ｆS／１ビット再生オーディオ信号ＳJを
再生する１ビットオーディオ信号再生装置である。ここ
でいうマルチレート／１ビット出力オーディオ信号ＳR
とは、６４ｆS／１ビット出力オーディオ信号と３２ｆS
／１ビット出力オーディオ信号とを共に備えている１ビ
ットオーディオ信号である。
【００９１】この１ビットオーディオ信号再生装置は、
図２４に示すように、上記記録再生媒体４６から上記マ
ルチレート／１ビット再生信号ＳRを再生する再生部５
１と、この再生部５１からの上記マルチレート／１ビッ
ト再生信号ＳRに含まれる３２ｆS／１ビット出力オーデ
ィオ信号に前値ホールド処理を施して上記６４ｆS／１
ビット出力オーディオ信号を出力端子５６から出力する
インターポーレート部５４とを備えてなる。
【００９２】再生部５１は、記録再生媒体４６から読み
込んだ再生データにデコード処理を施すデコード部５２
と、記録再生媒体４６からデータを再生している時の再
生線速度を制御する記録再生媒体再生線速度制御部５３
とからなる。
【００９３】インターポーレート部５４は、上記マルチ
レート／１ビット再生信号ＳRに含まれる３２ｆS／１ビ
ット再生オーディオ信号に上述したような前値ホールド
処理を施して６４ｆS／１ビット再生オーディオ信号ＳJ
を出力端子５６から出力する。なお、再生部５１がデコ
ード部５２により再生したマルチレート／１ビット再生
オーディオ信号ＳRは出力端子５５から導出されてもよ
い。
【００９４】この１ビットオーディオ信号再生装置の動
作について図２５を参照しながら説明する。記録再生媒
体４６から得られるブロックデータからデコード部５２
がマルチレート／１ビット再生オーディオ信号ＳRと標
本化周波数変換期間告知信号ＳIをデコードする。記録
再生媒体再生線速度制御部５３は上記標本化周波数変換
期間告知信号ＳIを受け取り、３２ｆS／１ビットオーデ
ィオ信号が選択されていることを知った時には再生線速
度を６４ｆS時の１／２に制御する。これによりデコー
ド部５２は、マルチレート／１ビット再生オーディオ信
号ＳRをデコードすることができる。
【００９５】そして、インターポーレート部５４は、上
記標本化周波数変換期間告知信号ＳIを受け取ると、マ
ルチレート／１ビット再生オーディオ信号ＳRに含まれ
る３２ｆS／１ビット再生信号期間のデータに前値ホー
ルド処理を施し、６４ｆS／１ビット再生オーディオ信
号ＳJを出力端子５６から出力する。
【００９６】この出力端子５６から得られる出力信号を
再生用Ｄ／Ａコンバータによりアナログオーディオ信号
に変換すると、あたかも６４ｆS／１ビットオーディオ
信号が常に入力されているかのような音を聞くことがで
きる。
【００９７】以上より、この１ビットオーディオ信号再
生装置は、６４ｆS／１ビットオーディオ信号から３２
ｆS／１ビットオーディオ信号へのスムーズな切り換え
再生を実現できる。
【００９８】
【発明の効果】本発明に係るディジタル信号処理装置
は、補間処理手段により低レートチャネル入力１ビット
ディジタル信号に補間処理を施して上記低レートの整数
ｎ倍の高レートチャネルの補間１ビットディジタル信号
を出力し、クロスフェード切り換え処理手段により上記
補間処理手段からの高レートチャネル補間１ビットディ
ジタル信号と高レートチャネル入力１ビットディジタル
信号とを切り換えるので、異なるサンプリング周波数に
よりシグマデルタ変調された２系統の１ビットディジタ
ル信号のノイズの発生を抑えた切り換えを実現できる。
【００９９】また、本発明に係るディジタル信号記録装
置は、間引き処理手段により低レートチャネル入力１ビ
ットディジタル信号に補間処理を施すことによって得ら
れた上記低レートの整数ｎ倍の高レートチャネル補間１
ビットディジタル信号に１／ｎ倍の間引き処理を施し、
記録手段により上記間引き処理手段からの上記低レート
チャネル１ビットディジタル信号又は上記高レートチャ
ネル１ビットディジタル信号を記録媒体に記録するの
で、異なるサンプリング周波数によりシグマデルタ変調
された２系統の１ビットディジタル信号を記録媒体の消
費量を抑えながら記録できる。
【０１００】また、本発明に係るディジタル信号再生装
置は、再生手段により記録媒体から低レートチャネルの
１ビットディジタル信号及び上記低レートの整数ｎ倍の
高レートチャネルの１ビットディジタル信号を再生し、
補間処理手段によりマルチレートの１ビットディジタル
信号の内、低レートチャネルの１ビットディジタル信号
に補間処理を施すので、同一の記録媒体に記録された異
なるサンプリング周波数によりシグマデルタ変調された
２系統の１ビットディジタル信号をスムーズに切り換え
ながら再生できる。
【図面の簡単な説明】
【図１】本発明に係るディジタル信号処理装置の実施の
形態となる１ビットオーディオ信号切り換え装置のブロ
ック図である。
【図２】上記１ビットオーディオ信号切り換え装置に供
給される１ビットオーディオ信号を生成するΣΔ変調器
のブロック図である。
【図３】上記１ビットオーディオ信号切り換え装置で用
いるインターポーレート部の動作を説明するためのタイ
ミングチャートである。
【図４】上記１ビットオーディオ信号切り換え装置で用
いるクロスフェード切り換え処理部のブロック図であ
る。
【図５】上記クロスフェード切り換え処理部を構成する
ΣΔ変調器に用いられる積分器の回路図である。
【図６】上記クロスフェード切り換え処理部を構成する
ΣΔ変調器の回路図である。
【図７】上記クロスフェード切り換え処理部を構成する
ΣΔ変調器に用いられる積分器の他の回路図である。
【図８】上記クロスフェード切り換え処理部を構成する
第１系統の振幅制御器の回路図である。
【図９】上記クロスフェード切り換え処理部を構成する
第２系統の振幅制御器の回路図である。
【図１０】上記クロスフェード切り換え処理部が行うク
ロスフェード処理を伴った切り換え処理動作を説明する
ためのタイミングチャートである。
【図１１】上記１ビットディジタル信号切り換え装置の
全体的な動作を説明するためのタイミングチャートであ
る。
【図１２】上記クロスフェード切り換え処理部を構成す
る振幅制御出力調整器の第１具体例のブロック図であ
る。
【図１３】上記第１具体例の振幅制御出力調整器を用い
たクロスフェード切り換え処理部の動作を説明するため
のタイミングチャートである。
【図１４】上記振幅制御出力調整器の第２具体例のブロ
ック図である。
【図１５】上記第２具体例の振幅制御出力調整器を用い
たクロスフェード切り換え処理部の動作を説明するため
のタイミングチャートである。
【図１６】上記振幅制御出力調整器の第３具体例のブロ
ック図である。
【図１７】上記振幅制御出力調整器の第４具体例のブロ
ック図である。
【図１８】上記４具体例の振幅制御出力調整器を用いた
クロスフェード切り換え処理部の動作を説明するための
図である。
【図１９】本発明に係るディジタル信号記録装置の実施
の形態となる１ビットオーディオ信号記録装置のブロッ
ク図である。
【図２０】上記１ビットオーディオ信号記録装置の動作
を説明するためのタイミングチャートである。
【図２１】上記１ビットオーディオ信号記録装置による
記録データの記録消費量を説明するためのタイミングチ
ャートである。
【図２２】上記１ビットオーディオ信号記録装置を構成
するエンコード部が形成するデータのフォーマット図で
ある。
【図２３】上記データフォーマットのサブデータ領域の
フォーマット図である。
【図２４】本発明に係るディジタルオーディオ信号再生
装置の実施の形態となる１ビットオーディオ信号再生装
置のブロック図である。
【図２５】上記１ビットオーディオ信号再生装置の動作
を説明するためのタイミングチャートである。
【符号の説明】
１３ インターポーレート部、１４ クロスフェード切
り換え処理部、４３デシメート部、４４ 記録部、５１
再生部、５４ インターポレート部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−307452（ＪＰ，Ａ) 特開 平８−288855（ＪＰ，Ａ) 特開 平10−21646（ＪＰ，Ａ) 特開 平２−110865（ＪＰ，Ａ) 特開 平２−141963（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/02 G11B 20/10 301

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 シグマデルタ変調により得た低レートチ
    ャネルの入力１ビットディジタル信号と上記低レートの
    整数ｎ倍の高レートチャネルの入力１ビットディジタル
    信号とを切り換えるディジタル信号処理装置であって、 上記低レートチャネル入力１ビットディジタル信号に補
    間処理を施して上記低レートの整数ｎ倍の高レートチャ
    ネルの補間１ビットディジタル信号を出力する補間処理
    手段と、 上記補間処理手段からの高レートチャネル補間１ビット
    ディジタル信号と上記高レートチャネル入力１ビットデ
    ィジタル信号とをクロスフェード処理を伴って切り換え
    るクロスフェード切り換え処理手段とを備えることを特
    徴とするディジタル信号処理装置。
  2. 【請求項２】 上記補間処理手段からの上記高レート補
    間１ビットディジタル信号を記録媒体に記録する際には
    間引き処理を施して記録密度を上記高レートチャネル入
    力１ビットディジタル信号記録時の密度と同じにするこ
    とを特徴とする請求項１記載のディジタル信号処理装
    置。
  3. 【請求項３】 上記クロスフェード切り換え処理手段
    は、低レートチャネル期間であることを告知する信号を
    出力することを特徴とする請求項１記載のディジタル信
    号処理装置。
  4. 【請求項４】 シグマデルタ変調により得た低レートチ
    ャネルの入力１ビットディジタル信号と上記低レートの
    整数ｎ倍の高レートチャネルの入力１ビットディジタル
    信号を同一記録媒体に記録するディジタル信号記録装置
    であって、 上記低レートチャネル入力１ビットディジタル信号に補
    間処理を施すことによって得られた上記低レートの整数
    ｎ倍の高レートチャネル補間１ビットディジタル信号に
    １／ｎ倍の間引き処理を施す間引き処理手段と、 上記間引き処理手段による上記１／ｎ倍の間引き処理に
    より得られた上記低レートチャネル１ビットディジタル
    信号、上記高レートチャネル１ビットディジタル信号を
    記録媒体に記録する記録手段とを備えることを特徴とす
    るディジタル信号記録装置。
  5. 【請求項５】 上記記録手段は、上記低レートチャネル
    １ビットディジタル信号を記録する際に、低レートチャ
    ネル期間であることを告知する信号を上記記録媒体に記
    録することを特徴とする請求項４記載のディジタル信号
    記録装置。
  6. 【請求項６】 上記記録手段は、低レートチャネル期間
    であることを告知する信号に応じて、上記記録再生媒体
    の記録線速度を制御することを特徴とする請求項４記載
    のディジタル信号記録装置。
  7. 【請求項７】 同一記録媒体に記録された低レートチャ
    ネルの１ビットディジタル信号と上記低レートの整数ｎ
    倍の高レートチャネルの１ビットディジタル信号を該同
    一記録媒体から再生するディジタル信号再生装置であっ
    て、 上記記録媒体から低レートチャネルの１ビットディジタ
    ル信号及び上記低レートの整数ｎ倍の高レートチャネル
    の１ビットディジタル信号を再生する再生手段と、 上記再生手段で再生された上記低レートチャネルの１ビ
    ットディジタル信号及び上記低レートの整数ｎ倍の高レ
    ートチャネルの１ビットディジタル信号よりなる２種類
    の１ビットディジタル信号の内、上記低レートチャネル
    の１ビットディジタル信号に補間処理を施す補間処理手
    段とを備えることを特徴とするディジタル信号再生装
    置。
  8. 【請求項８】 上記再生手段は、上記記録媒体に記録さ
    れた低レートチャネル期間であることを告知する信号を
    再生して、上記記録再生媒体の再生線速度を制御するこ
    とを特徴とする請求項７記載のディジタル信号再生装
    置。
  9. 【請求項９】 上記補間処理手段は、上記再生手段から
    の低レートチャネル期間告知再生信号に応じて上記低レ
    ートチャネルの１ビットディジタル信号に補間処理を施
    すことを特徴とする請求項７記載のディジタル信号再生
    装置。
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