KR980012967A

KR980012967A - 1비트 디지털신호 처리장치, 기록장치 및 재생장치

Info

Publication number: KR980012967A
Application number: KR1019970035225A
Authority: KR
Inventors: 마사요시 노구찌; 겐 이찌무라
Original assignee: 이데이 노브유끼; 소니 가부시끼가이샤
Priority date: 1996-07-31
Filing date: 1997-07-25
Publication date: 1998-04-30
Also published as: EP0822666A3; CN1430333A; JPH1051311A; CN1430223A; CN1264160C; EP0822666A2; DE69730662T2; KR100484398B1; CN1183680A; CN1225090C; DE69730662D1; JP3339315B2; CN1126266C; EP0822666B1

Abstract

제1의 표본화주라수에 의해△변조된 1비트 디지털신호와 상기 제 1의 표본화주파수보다 낮은 제 2의 표본화주파수에 의해△변조된 1비트 디지털신호와의 사이를 스위칭하기 위한 스위칭수단. 제 2의 표본화주 파수에 의해△변조된 1비트 디지털신호는 제 1의 표본화주파수에 의해△변조된 1비트 디지털신호로 순 간적으로 변환된다. 제 1의 표본화주파수에 의해

Description

1비트 디지털신호 처리장치, 기록장치 및 재생장치

본 발명은 시그마델타변조할 때 얼어진 1비트 디지털신호를 스위칭하고 출력하기 위한 처리장치와, 1비트 신호를 기록하기 위한 기록장치와, 그리고 1비트 디지탈신호를 재생하기 위한 재생장치에 관한 것이다

시그마델타(E7)변조할 때 얻어지는 고속의 1비트 신호는 종래의 디지털오디오에 이용된 44.IkH7의 표본 화주파수와 16비트의 데이터 워드길이를 갖는 소위 다중비트 디지털신호에 비교해 볼 때 44.IkH7의 64배와 같은 표본화주파수와 1비트의 워드길이와 같은 매우 높은 표본화주라수와 매우은 워드길이를 갖고, 넓은 송신주파수대역이 특징이다. 또한, 44.IkH7754=2.8224보H7의 표본화주파수를 갖는 20kHz의 종래의 오디오 대역보다 충분히 높은 다이내믹레인지(dynamic range)를 갖는다 이러한 특성을 이용함으로서, 1비트 신호가 고음질을 갖는 기록장치 또는 데이터송신에 이용될 수 있다.△변조 자체를 이용하는 회로는 새로운 기술이 아니며, 회로구조가 IC내에 쉽게 만들어짙 수 있고 높은 정밀도가 비교적 쉽게 실현되기 때문에, 지금가지 A/D변환기에서 매우 자주 사용되어 왔다.△변조된 신 호는 아날로그 오디오신호로 재변환하기 위한 간단한 아날로그 저역통과필터를 통해 통과될 수 있다.

반면에, 위에서 설명한 고음질의 1비트 오디오신호는 종래의 다중비트 신호와 비교해 볼 때 데이터용량에 서 증가되는 경향이 있다. 데이터용량을 줄이기 위해서는, 낮은 표본화주파수를 갖는 1비트 오디오신호가 이 용될 수도 있다. 하지만 이 경우에는, 신호의 질이 필연적으로 낮아진다. 그러딘로, 어떤 매체로부터 다른 것으로 그리고 주어진 매체에 선택적으로 요구되는 어떤 질로부터 다른 것으론 동일한 장치에서 높은 표본화 주파수를 갖는 1비트 오디오신호와 낮은 표본화주파수를 갖는 1비트 오디오신호의 사이를 스위칭하고, 선택 된 1비트 오디오신호를 기록하는 것이 고려된다.

반련에, 1비트 오디오신호는 시간 축에서 변조된 신호이기 때문에, 만약 다른 표본화주파수를 갖는 2개의 다른 계통의 1비트 디지털신호가 직점 스위칭되면, 큰 잡음이 스위칭포인트에서 생성된다.

그러므로 년 발명의 목적은 디지털신호 기록장치를 제공하여서, 고것에 의하여 동일한 기록매체에 기록되 고 다른 표부화주파수로 즈7변조된 2개의 계통의 1비트 디지런신호가 잡음이 없는 방법으로 스위칭될 수 있 다.

본 발명의 다른 목적은 디지◎신호 기록장치를 제공하여서, 그것에 의하여 동일한 기록매체에 기록되고 다른 표본화주파수로 릴스변조된 2개의 계통의 1비트 디지털신호가 기록매테의 소비를 억제하면서 기록될 수 있 다.

븐 반명의 또 다른 목적은 디지털신호 재생장치를 제공하여서, 그것에 의하여 동일한 기록매체에 기록되고다른 표본화 주파수로 교△변조된 2개의 계통의 1비트 디지털신호가 동일한 기록매체에 기록되고 다른 표년 화주파수로 교△변조된 2개의 계통의 1비트 디지털신호사이의 ◎드러운 ◎위칭을 실현하면서 재생될 수 있 다.

한 관점에서, 본 밭명은 제 1의 표본화주파수에서 표년화된 제 1의 1비트 더지◎신호와 제 1의 표본화주파수보다 낮은 제 2의 표본화주파수에서 표단화된 제 2의 1비트 디지글,신호사이를 스위칭하기 위한 디지털신 호 처리장치를 제공하고, 디지털신호 처리장치는 제 2의 표본화주파수에 의해 표단화된 제 2의 1비트 디지털 신호를 제 1의 표본화주파수에서 표본화된 제 3의 1비트 디지털신호로 변환하기 위한 변환수단과, 변환수단에 의해 출력된 제 3의 1비트 디지털신호와 제 1의 1비트 디지털신호사이를 스위칭하기 위한 스위칭수단과 그리 고 스위칭수단으로부터 제 1의 표본화주파수에서 표본화된 1비트 디지털신호를 출력하기 위한 출력수단을 포 함한다

다른 관점에서, 본 발명은 소청의 타이밍에서 제 1의 표년화주파수에서 표본화된 제 1의 1비트 디지털신호 와 제 1의 표본화주파수보다 낮은 제 2의 표본화주파수에서 표본화된 제 2의 1비트 디지털신호사이를 스위칭 하기 위한 디지털신호 처리장치를 제공한다. 디지털신호 처리장치는 제 2의 표본화주파수에 의해 표본화된 제 2의 1비트 디지털신호를 제 1의 표본화주파수에서 표본화된 제 3의 1비트 디지털신호로 변환하기 위한 변 환수판과, 71 1의 1비트 디지털신호를 다중비트 디지털신호로 변환하기 위란 제 1의 비트길이 변환수단과. 』17의 1비트 디지털신호를 다중비트 디지털신호로 변환하기 위한 제 2의 비트길이 변환수단과, 제 1의 비트길이 변환수단에 의해 변환된 다중비트 디지털신호를 진폭제어하기 위한 제 1의 진폭제어수단과, 제 2의 비트길이 변환수단에 의해 변환된 다중비트 디지털신호를 진폭제어하기 위한 제 2의 진폭제어수단과, 제 1의 진폭제어 수단에 의해 진폭방향에서 제어된 다중비트 디지털신호와 제 1의 진폭제어수단에 의해 진폭방향에서 제어된 다중비트 디지털신호를 합산하기 위한 합산수단과, 합산수단에 의해 출력된 다중비트 디지털신호를 제 1의 표 본화주파수로 재표본화하기 위한 재양자화수단과, 재양자화수단에 의해 양자화친 1비트 디지털신호와 제 1의 1비트 디지털신호사이의 패틴일치 또는 재양자화수단에 의해 양자화친 1비트 디지털신호와 제 3의 1비트 디 지털신호사이의 패턴일치를 검출하기 위한 패턴일치 검출수단과, 그리고 제 1의 1비트 디지털신호와, 제 3의 1비트 디지털신호와, 그리고 패턴일치 검출수단에 의한 검출의 결과에 근거한 소정의 타이밍에서 재양자화수 단에 의해 양자화된 1비트 디지◎신호와의 사이를 스위칭하기 위한 스위칭수단을 갖는다.

또 다른 관점에서, 본 발명은 기록매체에 1비트 디지털신호를 기록하기 위한 디지털신호 기록장치이며 1비트 디지탈신호는 제 1의 표본화주파수에서 표본화된 제 1의 1비트 디지털신호 또는 제 1의 표본화주파수보다 낮은 제 2의 표본화주파수에 의해 표본화된 제 2의 1비트 디지털신호를 제 1의 표본화주파수로 보간할 때 얻어진 제 3의 1비트 디지털신호이며, 제 1의 1비트 디지털신호 또는 제 3의 1비트 디지털신호가 송신을 위한 소경의 타이밍에서 스위칭된다. 디지털신호 기록장치는 제 3의 1비트 디지털신호를 검출하기 위한 검출수단 과 제 3의 1비트 디지털신호가 검출수단에 의해 검출되는 동안 제 3의 1비트 디지털신호를 데시메이팅하는 데시메이팅수단과. 그리고 기록매체에 변조기의 데이터를 기록하기 위한 기록수단을 가지며, 제 3의 1비트 디 지◎신호는 데시메이팅수단을 거터 들어가게 되고 제 1의 1비트 디지털신호는 데시메이팅수단의 간섭없이 변 조기에 들어가게 된다.

또 다른 관점에서, 본 발명은 기록매체에 기록된 제 1의 표본화주파수에서 표본화된 제 1의 1비트 디지털신 호와 제 1의 표년화주파수보다 낮은 제 2의 표본화주파수에서 표본화된 제 2의 1비트 디지털신호를 갖는 기 록매테를 재생하기 위한 디지털신호 재생장치와, 기록매체로부터 재생된 디지털신호를 복조하기 위한 복조수 단과. 기록매체로부터 재생된 디지털신호로부터 제 2의 표본화주파수에서 표본화된 제 2의 1비트 디지털신호 를 추출하기 위한 추출수단과, 제 1의 표본화주파수의 제 3의 1비트 디지털신호로 변딴하기 위해 제 1의 표본 화주파수에 근거해서 추출수단에 의왜 추출된 제 2의 1비트 디지털신호를 프리밸류(pre-value) 흘딩처리하고.

그리고 변환수단의 중팁과 제 2의 1비트 디지◎신호의 변환없이 제 1의 1비트 디지◎신호를 출력하고 변환된 신호를 출력하기 위한 출력수단을 제공한다.

도 1은 본 발명을 이용하는 1비트 오디오신호 스위칭장치의 블록도이다.

도 2는 1비트 디지털신호를 생성하기 위한△변조기의 블록도이다.

도 3a는 낮은 표본화주파수로 표본화된 1비트 디지털신호(SB)를 나타내는 타이밍도이다.

도 3b는 낮은 표본화주파수로 표본화된 1비트 디지털신호(SB)를 높은 표본화주파수로 표본화된 1비트 디지털신호(55')로 변환하는 것을 나타내는 타이밍도이다.

도 4는 도 1의 블록도를 상세히 나타내는 블 록도이다,

도 5는 릴△변조기를 구성하는 적분기의 회로도이다.

도 6은 즈7변조기(15)의 내부구조를 나타낸다.

도 7은 교7변조기를 구성하는 적분기의 제 7의 실시예의 회로도이다,

도 8은 도 4에 나타낸 진폭제어기 (104)의 블록도이다.

도 9는 도 4에 나타낸 진폭제어기(117)의 블록도이다.

도 10a는 입력 1비트 디지털신호 (SA)로부터 입력용 보간된 1비트 디지털 신호(SC)로 스위칭하기 위한 표본화주파수 스위팅요구신호(SH)의 타이밍도이다.

도 lOb는 입력 1비트 디지털신호(SA)로녁터 입력용 보간된 1비트 디지털신호(SC)로 재양자화수단 에 의해 양자화된 1비트 디지털신호(SB)를 거쳐 스위칭하는 타이밍을 나타내는 타이밍도이다,

도 lla는 표본 화주파수 스위팅요구신호(SH)를 나타내는 타이밍도이다.

도 l1b는 표본화주파수 변환기간 알림신호(SF)를 나 타내는 타이밍도이다.

도 11c는 입력 1비트 디지털신호(SA)를 나타내는 타이밍도이다.

도 11d는 보간된 1비트 디지털신호(Sc)를 나타내는 타이밍도이다.

도 11e는 테인지오버 스위치(117)에 의해 출력된 1비트 디지털신호 (SD)를 나타내는 타이밍도이다.

도 12는 도 4의 진폭제어 출려조정부의 제 1의 실시예를 나타내는 블록도이 다.

도 13a는 진폭제어기(104)에서 계수밭생기출력(SJI)을 나타내는 타이밍도이다,

도 13b는 진폭제어기(104)에서 출력(SK)을 나타내는 타이밍도이다. 도 13c는 레벨차검출기의 출력(SU)을 나타내는 타이밍도이다.

도 13d는 진폭제어기(107)에서 계수발생기출력(Sj2)을 나타내는 타이빙도이다,

도 13e는 진폭제어기(179)에서 출력 (SV)을 나타내는 타이밍도이다.

도 13f는 누적가산기출력(SM)을 나타내는 타이밍도이다.

도 13g는 감산값 제 어게이트출력(SW)을 나타내는 타이밍도이다.

도 13h는 가감산출력(SX)에 대한 타이밍도이다,

도 14는 도 4의 진폭제어 출력조정◎(105)의 제 2의 실시예의 블록도이다

도15a는 진폭제어기(104)에서 계수발생기출력(SJI)을 나타내는 타이밍도이다.

도 15b는 진폭제어기(104)에서 출력(SK)을 나타내는 타이밍도이다,

도 15c는 진폭제어 기(109)에서 계수발생기출려(Sj2)을 나타내는 타이밍도이다,

도 15d는 진폭제어기(109)에서 출력(SV)을 나타 내는 타이밍도이다.

도 15e는 레벨차검출기의 출력(SU)을 나타내는 타이밍도이다.

도 15f는 누적가산기출력 (517)을 나타내는 타이밍도이다.

도 15g는 감산값 제어게이트출력(SW)을 나타내는 타이밍도이다,

도 15h는 가 감산출력(SX)에 대한 타이밍도이다.

도 16은 도 4의 진폭제어 출력조정◎(105)의 제 3의 실시예를 나타내는 ◎록도이다.

도 17은 도 4의 진폭제어 출력조정부(105)의 제 4의 실시예의 블록도이다.

도 18a는 적분된 값 (Sa)의 타이밍도이다.

도 19는 본 발명을 이용하는 1비트 오디오신호 기록장치를 나타낸다.

도 20a는 표년화 주파수 변환기간 알림신호(SF)를 나타내는 타이밍도이다,

도 20b는 도 19에 나타낸 입력 1비트 디지런신호 (SD)를 나타내는 타이밍도이다.

도 20c는 도 19에 나타낸 다운샘플된 1비트 오디오신호(SG')를 나타내는 타이 밍도이다.

도 21a는 도 19에 나타낸 다운샘플된 1비트 _7.디오신호(SG')를 나타내는 타이밍도이다.

도 21b는 도17에서의 기록/재생매테(46)에 기록하기 위한 데이터를 나타낸다.

도 21c는 스위팅타이밍에서 도 19의 기록매 테의 기록선형속도의 변화를 나타낸다.

도 22는 기록된 데이터의 블록의 데이터구조를 나타낸다.

도 23은 부 데이터의 데이터구조를 나타낸다.

도24는 본 발명을 이용하는 1비트 오디오신호 재생장치를 나타낸다.

도 25a는 도 24에서의 기록/재생매체에 기록된 데이터를 나타낸다.

도 25b는 도 24에 나타낸 표년화주파수 변환기 간 알림플레이백신호(Sl)를 나타내는 타이밍도이다.

도 25c는 스위팅타이밍에서 도 24의 기록/재생매테의 기록 선형속도의 변화를 나타낸다.

도 25d는 다쿵비율 1비트 플레이백오디오신호(SR)의 타이밍도이다.

도 25e는 넓7fs의 표년화주파수로 비트 플레이백오디오신호(SJ)에 대한 타이밍도이다.

* 도면의 주요◎분에 대한 ◎호설명

1 : 1. 보간◎ 14. 크로스패이딩 스위칭처리◎

43.데 시 메 이 션 부 44.기 록◎

71.재생확 , i4. 보간◎

본 발명에 근거한 디지털신호 터리장치로는, 저비율 채널입력 1비트 디지털신호가 저비율에 정수(n)배와 같은 고비율 채널의 보간된 1비트 디지털신호를 출력하도록 보간수단에 의해 보간되고, 크로스페이딩(oros? fading) 처리수단이 고비율 채널 보간된 1비트 디지털신호와 고비율 채널입력 1비트 디지털신호사이를 스위 칭하기 위해 이용되기 때문에, 다른 표본화수파수로 료△변조된 1비트 디지털신호의 2개의 계통의 저잡음 스 위칭을 실현하는 것이 가능하게 된다.

또한, 본 발명에 근거한 디지털신호 기록장치로는, 저비율 채널입력 1비트 디지털신호를 보간할 때 얻어진 저비율의 정수(n)배를 갖는 보간된 고비율 채널 1비트 디지털신호가 데시메이션수단에 의해 1/n의 인수로 데시메이션되고, 데시메이션수단으로부터의 저비율 채널입력 1비트 디지털신호 또는 고비율 태널 1비트 디지 털신호가 기록매체에 기록수단에 의해 기록되기 때문에, 다른 표본화주파수로 교△변조된 1비트 디지털신호 의 2개의 계통이 기록매체의 소비를 억제하는 것과 같은 방법으로 기록될 수 있다.

마찬가지로, 본 발명에 근거한 디지털신호 재생장치로는, 저비율 채널 1비트 디지털신호와 상기 저비율의 정수(n)배와 같은 비율을 갖는 고비율 채널 1비트 디지털신호가 재생수단에 의해 재생되고, 다중비율 1비트 디지털신호의 저비율 태넌 1비트 디지털신호가 보간수단에 의해 보간되기 때문에 다른 표본화주파수로 ∑△ 변조된 1비트 디지털신호의 2개의 계통이 신호의 2개의 계통사이를 부드럽게 스위칭하면서 재생될 수 있다.

도면을 참조하여, 본 발명에 따른 디지털신호 처리장치, 기록장치, 그리고 재생장치의 구체적 실시예들을 상세하게 설명할 것이다.

먼저, 디지털신호 처리장치의 구체적 실시예를 도 1∼도 8을 참조하여 설명할 것이다. 즉석의 실시예는 표 준적인 콤쥑트디스크의 표본화주파수(「5 = 44.1낚17)의 64배와 같은 64xf7의 표본화주파수를 이용하는 길 △변조할 때 얻어진 1비트 오디오신호와 32×17의 표본화주파수를 이용하는 ∑△변조할 매 얻어진 1비트 오 디오신호사이를 스위칭하도록 고안된 1비트 오디오신호 스위칭장치이다. 신호(SA, SB)들은 밑에서 때때로 각각 64×1s/1비트 입력 오디오신호와 32×1s/1비트 입력 오디오신호로 간주된다.

도 1을 참소하면, 이 1띠트 _7.디오신호 스위칭장치는 각각 입력단자(11, 12)에 64xrs/1비트 입력 오디오신호(SA)와 32×1s/1비트 입력 오디오신호를 집어넣는다.

비록 표본화주파수에서 다르더라도, 64xf7/1비트 임력 오디오신호(SA) 또는 32×1s/1비트 입력 오디오신 호(SB)가 도 2에 나타낸 즈7변조기에 의해 생성된다.

이 즈△변조기는 입력단자(1)를 거터 가산기(2)를 거터 적될기(3)에 입력 오디오신호를 공급한다. 적분기 (3)의 출력은 예를 들어, 입력 오디오신호의 백셔점(neutral point)전위( "7V" )에 비교되는 비교기(4)에 공 급되고, 매 표본화기간마다 1비트 신호로 양자화된다. 표본화주파수는 표본화기간에 대한 주파수이며, 위에서 말한 것터럼 64×1? 또는 32×1s이다. 이 양자화된 데이터는 1비트 디지털/아날로그(D/A)변환기(7)를 거쳐 입력단자(1)로부터의 입력 오디오신호를 가산하기 위한 가산기(2)에 전달된다. 이것은 비교기(4)가 1비트 입력 오디오신호 스위팅장치의 입력단자(11) 또는 입력단자(12)에 64×1s/1비트 입력 오디오신호(SA) 또는 32×1s/1비트 입력 오디_7.신호(SB)를 출력하도록 한다.

1비트 디지털신호 스위칭장티는 종송 밑에서 647fs/1비트 보간된 오디.7.신호로 불리는 표본화주파수(74xfs)를 갖는 1비트 보간된 오디오신호를 출력하기 위해 소정값 낙딩터리로 입력단자(12)로부터의 32×1s/1비 트 입력 오디오신호(SB)를 처리하기 위한 보간부(1'1)와, 보간부(13)로부터의 64×1s/1비트 보간된 오디오신 호(SB')와 출력단자(17)에 64치s/1비트 오디오 테인지오버신호(SD')를 출력하기 위해 무잡음 스위칭을 통한 크로스페이딩으로 64xrs71비트 입력 오디오신호(SA)를 터리하기 위한 크로스페이딩 스위팅처리부(14)를 포합한다.

보간부(13)는 도 3a와 도 7b에 나타낸 것처럼, 동일한 데이터의 2개의 샘플이 연속해서 발생하는 64×1s/1비 트 틸간된 오디오신호(SB)를 출력하기 위해 32×1s/1비트 입력오디오신호(SB)의 각각의 샘플을 그대로 흘드하 고 샘플을 반복한다.

74xf7/1비트 보간된 오디오신호(SB)는 32×17/1비트 입력 오디오신호(SB)에 2배인 비율을 갖는다.

도 4를 탐조하면, 크로스페이딩 스위팅터리부(14)는 17의 시작단 피드백루프와 다음단 피드백루프사이의 이 득율로. 이하 종종 64xf트 즈△재변조된 신호로 불리는, 건Hrs의 1비트 교△재변조된 신호를 출력하기 위한 료△변조기(11,j)와, 입력단자(171)로◎터의 진xrs/1비트 입력 오디오신호(SA)를 소정수의 샘플을 지연시 키기 위한 지연선로(102)를 갖는다. 크로스페이딩 스위팅터리부(14)는 또한 64×1s/1비트 입력 오디오신호(SA)의 진폭레벨을 교△변조기(115)에서 이용되는 시작단 적분기에 대한 피드백신호의 진폭레벨에 매팅하기위한 비트길이 변환기(103)와. 비트길이 변환기(103)에 의해 조정된 진폭레벨을 갖는 제 1의 레벨조정신호의 진폭레 벨을 제어하기 위한 진폭제어기(174)를 갖는다. 크로스페이딩 스위칭처리◎(14)는 또한 64×1s/1비트 보간된 오디오신호(SB')를 소정수의 샘플을 지연시키기 위한 지연선로(107)와. 64×1s/1비트 보간된 오디오신호(SB')를 료△변조기(115)에 이용되는 시작간 적된기에 대한 피드백신호의 진폭레벨에 매칭하기 위한 비트길이 변환기 (179)와, 그리고 비트길이 변환기(109)에 의해 조정된 진폭레벨을 갖는 제 2의 레벨조정신호의 진폭레벨을 제 어하기 위한 진폭제어기(117)를 갖는다.

크로스페이딩 스위칭터리부(14)는 또한 진폭제어기(104, 110)의 2개의 입력/출력신호로부터 그리고/또는 즈 △변조기(115)에서의 신호로◎터 교△재변조하기 위란 신호를 생성하기 위한 그리고 진폭제어기간동안 제어처 리할 때 얼어진 감산데이터를 생성 및 감산하기 위한 감산값 계산제어기로 구성되는 진폭제어 출력조정부 (10똔를 갖는? 크로스페이딩 스위칭처리◎(14)는 진폭제어기(104, 110)를 제어하기 위한 스위팅제미기(118)와,즈△변조기(115)와 진폭제어 출력조정부(105)와 체인지오버 스위치(117)와, 그리고 지연선로(102)로부터 공급 된 1비트 입력 오디오신호와 지연선로(108)로부터 공급된 1비트 보간된 오디오신호(SB')와. 그리고 즈△변조 기(115)의 출력(SC)사이의 일치를 검출하기 위한 괜턴일티 검출기(116)를 더 갖는다.

즈△변조기(115)는 시프터(62)로 가산기(61)의 합산출력을 시프팅하핀 시프트된 출력을 가산기(61)에 연속해 서 되돌리기 위해 구성된 5개의 적된기로 이루어진 5타 즈△변조기이다. 즉, 즈△변조기(115)에 공급되도록 진 폭제어 출력조정값(175)에 의해 출력되는 17비트 신호(SX)는 가산기(20)를 거쳐 제 1의 적될기(21)에 의해 적 분되고 두 번째 단에 공급되기 전에 계수(1/16)로 제 1의 계수곱셈기(22)에 의해 곱해진다. 두 번째 단에 대한 입력신호는 세 번째 단에 공급되기 전에 제 2의 계수곱셈기(25)에 의왜 1/8로 곱해지도록 가산기(23)를 거쳐 71 2의 적분기(24)에 의해 적분된다. 세 번째 단에 대한 입력신호는 네 번째 단에 전송되기 전에 제 3의 계수 곱셈기(28)에 의해 계수(1/4)로 곱해지도록 가산기(23)를 거쳐 제 3의 적된기(27)에 의해 적분된다. 다섯 번째 단에 대한 입력신호는 다섯 번째 단에 전송되기 전에 제 4의 계수곱셈기(31)에 의해 계수(1/2)로 중해지도록 가산기(32)를 거터 제 5의 적분기(33)에 의해 적분된다. 다섯 번겐 단에 대한 입력신호는 가산기(32)를 거턱 제 5의 적분기(33)에 의해 적분되고 1비트 양자화기(32)에 의해 패린일치회로(116)에 전판되는 1비트 신호로 양자화된다. 1비트 신호는 77한 비트길이 변환기(3,j)에 의해 가산기(20, 23, 26, 29, 30)로 피드백되는 16비트 신 호로 변 환된 다.

7러.=:.로, 적된기를 제외한. 즈△변조기(11지에서 1비트 양자화기의 양 사이드에 대괘 시작단 퍼드백루프에대한 다음단 피드백루프의 이득비는 16의 정수값이다. 지연선로(102. 108)에서 지연샘플의 수는 이 이득율 16을 만족할 때 16으로 설정된다.

반면에, 즈△변조기(115)는 도 6에 나타낸 것처럼, 도 7에 나타낸 가산기(63)의 할산출력을 가산기(63)로 피 드백하는 동안 시프터(64)에 의해 도 7에 나타낸 가산기(63)의 합산출력을 지연시키기 위해 구성된 직렬로 연 결된 5개의 적분기로 이루어진 5차 료△변조기로서 구성될 수도 있다. 이 경우에는, 소정의 샘플의 수가 이득 율 16에 상응하는 15(=17i-1)이다

지연선로(102, 108)로부터의 지연신호가 스위칭되고 선택되는 동안, 교△변조기(115)는 인클로즈드(enclosed)적분기의 초기값을 0으로 설정한다.

크로스페이딩 스위팅터리기(14)는 64xf7/1비트 입력오디오신호(SA)와 덜Xfs/1비트 보간된 오디오신호(SB')사이의 복수개의 샘플들에 걸터 일치를 검출하기 위한 패턴일치 검출기(117)를 갖는다. 괘턴일치 검출기(116)에 의해 얻어진 제어신호를 이용하면, 테인지오버 스위치(117)는 64×1s/1비트 입력 오디오신호(SA), 64xr?/1비트 보간된 오디오신호(SB')와. 고리고 74xfs/1비트 교스재변조된 신호(SC)사이를 스위칭한다.

도 8을 참조하면, 진폭제어기(104)는 곱셈기(121)와 계수발생기(122)를 갖는다. 곱셈기(121)는 비트길이 변환기(103)로부터의 제 1의 레벨조정신호(Sll)와 계수발생기(122)로부터의 계수출력(Sjl)을 곱한다. 다음에, 진폭 제어기(104)는 진폭제어기 출력(SK)을 진폭제어출력 조정부(105)로 전달한다.

도 9를 참조하면, 진폭제어기(110)는 곱셈기(123)와 계수발생기(124)를 갖는다. 곱셈기(123)는 비트길이 변환기(109)로부터의 제 2의 레벨조정신호(Sl2)와 계수밭생기(124)로부터의 계수출력(Sj2)을 곱한다. 다음에, 진폭 제어기(110)는 진폭제어기 출력(SV)을 진폭제어출력 조정부(105)로 전달한다 진폭제어출력 조정부(105)의 감산값 계산제어기는 많은 방범으로 구성될 수도 있다. 다음에 실예가 되는 구 조를 설명할 것이다.

크로스페이딩으로, 크로스페이딩 스위칭처리기(14)에 의해 수행되는 크로스페이딩 처리동작을 도 10a와 도 lOb를 참조하여 설명할 것이다. 도 10a 밋 도 lOb는 표본화주파수 스위칭요구신호(SH)가 도 4의 제어신호 입 력단자(15)에 공급될 때 테인지오버 스위치(117)에 대한 스위칭제어기(118)에 의해 수행되는 스위칭제어에 대 한 타이 밍 도이 다

먼저, 제어신호 입력단자(IS)를 거컥 표본화주파수 스위칭요구신호(SH)를 수신할 때 스위칭제어기(118)는 패턴일치 검출기(117)에 의한 패턴일치처리를 기다린다 이 괘턴일치터리가 종료한 후에, 스위칭제어기(118)는 스위치 테인지오버신호(SE)를 74xfs/1비트 입력 오디오신호(SA)에서 64xr7/1비트 교스재변조된 신로(SC)로 스위팅하기 위한 테인지오버 스위치(117)로 전달한다.

이 때에, 진폭제어기(104)의 계수발생기(122)의 계수를 1로 설정함으로서 얻어진 진폭제어기 출력(SK)과 진 폭제어기(110)의 계수발생기(124)의 계수를 0으로 설정함으로서 얻어진 진폭제어기 출력(SV)의 진폭제어출력 조정부(175)에 의한 합산신호(5◎)는 즈△변조기(115)로 들어가게 된다.

다음에 스위칭제어기(118)는 진폭제어기(104)의 계수발생기(122)의 계수발생기 출력(SJI) 0에서 1로 턴치되 게 하고. 진폭제어기(110)의 계수발생기(124)의 계수발생기 출력(SJ2)이 0에서 1로 턴이되게 한다.

진폭제어출력 조정부(105)에 점차 감소하는 진폭제어기 출력(SK)과 점차 증가하는 진폭제어기 출력(SV)이 공급된다. 진폭제어출력 조정부(105)는 크로스페이딩처리된 합산신호(SX)를 즈△변조기(115)로 전달한다. 3로스페이딩터리가 종료한 후에, 크로스페이딩처리기간동안 제어처리할 때 얻어진 감산데이터는 합산신호 또는 료△변조변조기의 내부로부터 점차 감산된다. 감산터리가 종료한 후에, 그리고 패턴일치 검출기(116)에서 패턴 일치터리가 종료한 후에, 스위치 테인지오버 신호(SE)는 64xf7/1비트 즈△재변조된 신호(SC)로부터 74×1?/1비트 보간된 오디오신호(SB')로 스위칭하기 위한 체인지_프버 스위치(117)로 전달된다.

이 방럽에서, 크로스페이딩 스위칭처리기(14)는 74xr7/1비트 입력 .르디오신호(SA)를 64×1s/1비트 보간된 오디오신호(SB')로 스위칭한다. 또한, 스위칭제어기(118)를 이용하면, 크로스페이딩 스위칭처리기(14)는 출력단자(17)로부터 표본화주파수 변환기간 알림정보(SF)를 얻는다. 이 표본화주과수 변환기간 알림정보(SF)는 32xrs/1비트 입력 오디오신호(SB)가 보간되는 64×1s/1비트 보간된 오디오 신호(SB')의 기간를 알리는 64xf7/1비 트 오디오스위칭신호(SD)에서의 신호이다.

도 lla∼도 lie를 참조하여, 크로스페이딩 스위칭터리기(14)를 갖는 상기 실시예를 갖는 1비트 오디오신호 스위칭장치의 전테 동작을 이하에서 설명한다.

표본화주파수 스위칭요구신호(SH)가 크로스꿰이딩 스위칭처리기(14)에 전달될 때, 64×1s/1비트 입력 오디오신호(SA)로부터 64×1s/1비트 교△재변조된 신호(SC)를 거터 64×1s/1비트 보간된 오디오신호(SB')로 스위칭 턴이가 발생한다. 64xfs/1비트 오디오스위칭신호(SD)는 출력단자(16)에 출력된다. 여기서, 32×1s/1비트 보간 된 _르디오신호(SB)는 보간부(13)에 의해 64×1s/1비트 보간된 오디오신호(SB')로 변환된다. 따라서, 크로스페 이딩 스위칭터리기(14)는 마치 2개의 64×1s/1비트 입력 오디오신호를 서로 크로스페이딩하는 것터럼 동작한 다.

64×1s/1비트 보간된 오디오신호(SB')는 동일한 데이터의 2개의 샘플이 서로 연결되는 것과 같은 신호이기 때문에, 크로스페이딩 스위팅터리기(14)에 의한 크로스페이딩을 함과 동시에 스위칭할 때 얻어지는 64×17/1비 트 스위팅신호(SD)는 마치 터xfs/1비트 오디오신호로부터 32×1s/1비트로의 스위칭이 발생하는 것터럼 턴이 된다.

따라서, 1비트 오디오신호 스위칭장치의 출력단자(16)로부터 얻어지는 1비트 출력신호가 저역통과필터를 거 턱 아날로그오디오신호로 되돌아갈 때, 64×17/1비트 입력 오디오신호(SA)로부터 32×1s/1비트 보간된 오디오 신호(SB)로 잡음억제된 스위칭음을 들을 수 있다.

반면에, 크로스페이딩 스위칭터리기(14)의 진똑제어출력 조정부(105)는 아래에 주어진 몇 개의 도식적 예로 구성될 수도 있다.

먼저, 도 12에 나타낸 진폭제어출력 조정부(105)의 제 1의 실예를 설명한다.

진폭제어출력 조정부(175)는 비트길이 변환기(103)로부터의 제 1의 레벨조정신호와 진폭제어기(104)의 진폭 제어출력사이의 레벨차를 검출하기 위한 레벨차 검출기(106)를 포함한다. 또한 진폭제어출력 조정부(105)는 제 1 및 제 2의 레벨조정신호의 진폭레벨제어기간동안 레벨차 검풀기(106)로부터의 레벨차(SU)와 진폭제어기 (110)에 의해 출력되는 비트길이 변환기(109)로부터의 진폭제어된 제 2의 레벨조정신호에 상응하는 진폭제어 출력(SV)을 진폭레벨폭길이로 누적가산하기 위한 누적가산기(11)와, 누적가산기(111)의 누적합산(57)과 제 1및 제 2의 레벨조정신호를 가감산기(114)로 점차 감산하기 위한 감산값계산 제어게이트(112)를 포함한다. 누적 가산기(111)와 감산값 제어게이트(112)는 감산값 계산제어기(113)를 구성한다. 그 밖에, 도 5의 구성은 도 4에 나타낸 것과 동일한 것이다. 체인지오버 스위치(117)에 대해 스위팅제어기(118)에 의해 수행되는 스위팅제어에 대한 타이밍도는 도 10에 나타낸 것과 유사하다.

상기 제 1의 실예의 진폭제어출력 조정부(105)를 갖는 크로스웨이딩 스위칭제어기(14)의 동작을 도 13a∼도 1값에 나타낸 보상 타이밍도를 탐조하여 설명한다.

제어신호 입력단자(15)를 거쳐 표본화주파수 스위칭요구신호(SH)를 수신할 때, 스위칭제어기(118)는 먼저 패턴일치 검출기(117)의 패턴일치터리를 기다리고, 패턴일치검출 후에 스위치테인지오버신호(SE)를 64×17/1비 트 입력 오디오신호(SA)로부터 64×1s/1비트 즈△재변조된 신호(SC)를 통해 스위팅하기 위한 테인지_7.버 스위 티 ( lei)로 전 달한다.

이 때에, 진폭제어기(174)의 계수박생기(122)의 계수를 1로 설정하여 인어진 진폭제어기 출력(SK)과 진폭제어기(110)의 계수발생기(124)의 계수를 0으로 설정하여 얻어진 진폭제어출력(SV)의 진폭제어출력 조정◎(105)의 가산기(114)에 의한 가산의 합산신호(5◎)는 즈△변조기(115)로 들어가게 된다.

다음에 스위칭제어기(118)는 진폭제어기(104)의 계수밭생기(122)의 계수밭생기 출력(SJI)의 턴이가 1에서 7으로 되게 하고, 진폭제어기(117)의 계수발생기(124)의 계수발생기 출력(지2)의 턴이가 0에서 1이 되게 한다.

그 동안에, 레벨타 검출기(106)는 레벨조정신호(Sll)의 진폭레벨(최대진폭레벨)과 가감산기(114)에 대한 입력신호레벨의 차(SU)를 검출한다. 스위팅제어기(118)는 레벨차(SU)와 진폭제어기(110)의 출력(SV)을 누적가산하 기 위해 그 동안에 누적가산기(111)를 제어한다.

스위칭계수발생기 출력(SJI, 지2)이 각각 7과 1에 도달할 때, 스위칭체어기(118)는 누적가산기(11리에 저장된데이터(SM)가 감산기제어게이트(112)를 거척 가감산기(114)에 의란 진폭제어기 출력(SK)과 진폭제어출력(SV)으로부터 점차 감산되도록 한다.

누적가산기(111)의 누적할산값(SM)이 0일 때, 스위칭제어기(118)는 74×1s/1비트 교△재변조된 신호(SC)로부 터 64×1s/1비트 보간된 오디오신호(SB')로 스위팅제어를 수행한다.

크로스페이딩 스위칭터리기(14)의 진폭제어출력 조정부(105)는 도 14에 나타낸 진폭제어출력 조정부(136)(712의 실예)로 구성될 수도 있다

진폭제어출력 조정부(136)는 제 2의 레벨조정신호와 진폭제어기(110)에 의한 진폭제어 후의 신호레벨과의 레벨차를 검출하기 위한 레벨타 검출기(137)와, 레벨차 검출기(137)로부터 진폭제어기(104)가 제 1의 레벨조정 신호의 진폭레벨을 제어한 후의 신호레벨로의 레벨차를 제 1 및 제 2의 레벨조정신호의 진폭레벨제어기간동 안 진폭레벨폭길이로 누적가산하기 위한 누적가산기(138)와, 그리고 가감산기(141)에 의해 제 1 및 제 2의 레 벨조정신호로◎터의 누적가산기(138)의 누적합산을 점타로 감산하기 위한 검산값계산 제어게이트(139)를 포함 한다. 누적가산기(138)와 감산값 제어게이트(139)는 감산값계산 제어기(140)를 구성한다.

진폭제어출력 조정넉(136)를 이용하는 크로스페이딩 스위칭제어기(14)의 동작을 도 15a-도 15h에 나타낸 전체 타이밍도를 참조하여 설명한다. 체인지오버 스위치(117)에 대해 스위치제어기(118)에 의해 수행되는 스위 팅제어에 대한 타이밍 도는 도 10에 나타낸 것파 유사하다.

제어신호 출력단자(15)를 거럭 표본화주파수 스위칭요구신호(SH)를 수신할 때, 스위칭제어기(118)는 먼저 패턴일치 검출기tl16)의 패턴일치처리를 기다리고, 패턴일검출 후에, 스위치 체인지오버신호(57)를 74XF7/1비 트 입력 오디오신호(SA)로부터 64×17/1비트 교△재변조된 신호(SC)로 스위칭하기 위한 테인지오버 스위치 (117)로 전 달한다.

이 때에 진폭제어기(104)의 계수발생기(122)의 계수를 1로 설정하여 얻어진 진폭제어기 출력(SK)과 진폭제 어기(110)의 계수발생기의 계수를 0으로 설정하여 얻어진 진폭제어기 출력(SV)과의 진폭제어출력 조정부의 가 감산기(114)에 의한 가산의 합산신호(르◎)가 즈△변조기(115)로 들어가게 된다.

다음에 스위팅제어기(118)는 진폭제어기(104)의 계수발생기(122)의 계수발생기 출력(SJI)을 1에서 0으로 턴 이시 키고, 진폭제어기(110)의 계수발생기(124)의 계수발생기 출력(SJ2)을 0에서 1로 턴이시킨다.

그 동안에, 레벨차 검출기(137)는 레벨조정신호(Sl2)의 진폭레벨(최대 진폴레벨)과 가감산기(141)에 대한 입 력신호레벨의 차(SU)를 검출란다. 스위칭제어기(117)는 그 동안에 레벨차(SU)와 진폭제어기(104)의 출력(SK)을 누적가산하기 위해 누적가산기(138)를 제어한다.

스위칭계수발생기 출력(SJI, SJ2)이 각각 0과 1에 도달할 때, 스위팅제어기(118)는 누적가산기(138)에 저장된데이터(5러)가 감산제어게이트(139)를 거쳐 가감산기(141)에 의한 진폭제어기 출력(SK)과 진폭제어기 출력 (SV)로부터 점차 감산되도록 한다.

누적가산기(137)의 누적합산값(SM)이 0일 때, 스위팅제어기(118)는 64×1s/1비트 즈△재변조된 신호(SC)로부 터 74×1s/1비트 보간된 오디오신호(SB')로 소정의 샘플지연을 따르는 패턴일치를 거턱 스위칭제어를 행한다 크로스페이딩(cross-「ading) 스위팅터리기(14)는 도 16에 도시된 진폭제어출력 조정◎(143)(71 3의 실예)를 이 용하도록 구성될 수도 있다.

진폭제어출력 조정부(143)는, 교△변조기(1,il) 내 제 1적분기(153)의 적분값(Se)의 최대진폭레벨폭(상기 최 대진폭레벨의 2배)에 대한 잉여값을 검출하기 위한 잉여값 검출기(147)와, 상기 잉여값 검출기(149)에 의해 검 출된 잉여값을 가산기(144)에 의해 출력된 최대진폭레벨신호로부터 가감산기(145)를 이용하여 서서히 감산하 기 위한 감산값 제어게이트(147)를 포함하여 구성된다. '7여값 검출기(149)와 감산값 제어게이트(14i)는 감산 값 연산제어기(146)를 구성한다.

교△변조기(151) 내 제 1가산기(152)와 제 1적분기(153)의 후단은 제 1계수 곱셈기에 접속되지만, 제 1적분 기(153)에 의해 출력된 적된값(S7)은 감산값 연산제어기(146) 내의 잉여값 검출기(149)에 보내진다.

스위칭 제어기(154)는 진폭제어기(104), 진폭제어기(110), 교△변조기(151), 진폭제어출력 조정◎(14초 및 전 환스위치(117)를 제어한다. 스위칭 제어기(154)는 특별히 진폭제어출력 조정부(143) 내의 감산값 연산제어기 (146)에서의 감산값 타이밍신호를 생성하는 감산값 검출타이밍 생성기(155)를 갖추어 구성된다.

진폭제어출력 조정부(143)를 사용하는 크로스페이딩 스위칭 터리부(14)의 작동에 대해서는 이하에 설명할 것이다. 제어신호 입력단자(15)를 통해 표본화주파수 스위칭요구신호(SH)를 수신하게 되면, 스위팅 제어기 (154)는 우선 패턴 일치 검출기(117)에서의 패턴일치터리를 기다리고, 패턴일치 검출 후, 스위치전환신호(SE)를 전환스위치(117)로 보냄으로써, 64×17/1비트 입력 오디오신호(SA)에서 6471s/1비트 재교△변조신호(SC)로 의 스위 칭터리를 행한다.

이때, 진폭제어기(104) 내 계수 생성기(122)의 계수를 1로 설정함으로써 얻어지는 진폭제어기출력(SK)과. 진 폭제어기(110) 내 계수 생성기(124)의 계수를 0으로 설정함으로써 얻어지는 진폭제어기 출력(SV)을 가산기 (144)를 이용하여 가산함으로써 얻어지는 합산신호(SX)는 교△변조기(151)에 입력된다 그후. 스위칭 제어기(154)는, 진폭제어기(104) 내 계수생성기(122)의 계수생성기출력(SJI)을 1에서 0으로 턴 이(요뜬)하며 또한 진폭제어기(110) 내 계수생성기(124)의 계수생성기출력(SJ2)을 0에서 1로 턴이시킨다.

촤로◎페이딩에 의해 진폭제어기(174)와 진폭제어기(110)의 출력이 각각 0 및 1(최대진폭레벨)로 된 후에 스위팅 제어기(154) 내의 감산값 검출타이밍 생성기(155)는 감산간 검출타이밍신호를 생성한다. 이 감산값 건 출타이밍신호에 대응해서, 감산값 제어게이트(147)는 잉여값 검출기(149)에서 잉여값(57)을 a집어낸다.

소정 수의 샘플 지연 이후의 패턴일치처리 후에, 스위칭 제어기(174)는 즈△변조기 출력(SC)에서 보간신호 (SB')로의 스위팅처리를 제어한다

도 17(제 4의 실예)에 도시된 바와 같이, 크로스오버(crossover) 스위칭 처리기(리)의 진폭제어출력 조정부 (158)젤 이용해도 좋다.

진폭제어출력 조정부(158)는 최대진폭레벨 생성기(172)로부터의 양의 최대진복레벨과 교△번조기(151)내 제 1적된기(153)의 적된값(Se)을 합산하기 위한 가산기(163)와, 상기 설명된 최대진폭레벨의 2때인 최대진폭레벨 폭에 대한 상기 가산기(163)의 합산출력의 잉여자을 겁출하기 위한 잉여값 검출기(164)를 포함하여 구성된다.

진복제어출력 조정◎(158)는 또한, 잉여값 검출기(164)에 의해 검출된 잉여값에서 양의 최대진폭레벨을 감산하 기 위한 감산기(167)와, 가산기(157)에 의해 출력되는 최대진폭레벨신호에서 가감산기(160)를 사용하여 감산기 (175)의 감간출력(여기서는 가금 합산 잉여값 감산의 결과로써 이용됨)(5β)을 감산하기 위한 감산값 제어게 이트(1(if)를 더 포함하여 구성된다. 가산기(173)와,'』여값 검출기(164)와, 감산기(165)와, 감산값 제어게이트 (177) 및 최대진폭레벨 생성기(162)는 감산값 연산제어기(161)를 구성한다.

진폭제어출력 조정부(158)를 이용하는 크로스페이딩 스위칭 제어기(14)의 작동에 대해서는, 적분값(5α)과 감산기(165)의 합산 잉여값 감산결과(5β)의 신호예를 2진 터리연산의 경우로 나타내는 도 18을 창고하여 설 명 한다.

제어신호 입력단자(15)를 통왜 표본화주파수 스위칭요구신호(SH)를 수신하게 되먼, 스위칭제어기(154)는 우 선 패턴일치검출기(117)에서의 패턴일치처리를 기다리고, 패턴일치검출 이후, 스위치 전딴신호(SE)를 전환스위 치(117)에 보내서, 터71s71비트 입력오디오신호(SA)에서 74×1s/1비트 재 릴△변조신호(SC)로의 스위칭처리를 제 어 한다.

이때, 진폭제어기(104) 내 계수생성기(122)의 계수를 1로 설정함으로써 얻어지는 진폭제어기출력(SK)과, 진 폭제어기(110) 내 계수생성기(124)의 계수를 0으로 설정함으로써 얻어지는 진폭제어기출력(SV)을 가산기(157)에 의해 가산한 결과인 합산신호(SX)가 교△변조기(151)에 입력된다 그후, 스위칭 제어기(154)는 진폭제어기(104) 내 계수생성기(122)의 계수생성기출력(SJI)을 1에서 0으로 턴이시 키고, 진폭제어기(110) 내 계수생성기(124)의 계수생성기출력(SJ2)을 0에서 1로 천이시킨다.

크로스페이딩에 의해 진폭제어기(104) 및 진폭제어기(110)의 출력이 각각 0 및 1(최대진폭레벨)이 된 후에,스위칭 제어기(154) 내의 감산간 검출타이밍 생성기(155)는 감산간 검출타이밍신호를 생성한다. 감산값 제어 게이트(166)는 이 감산값 검출타이밍신호에 대웅해서 감산기(165)에서 가산 잉여값 계산값(5β)을 그집어낸다.

이하에는 가산잉여값 감산값(5β)에 대해서 설명한다 교△변조기(151) 내의 제 1적분기(153)는 도 18에 도 시된 적분값(5α)을 출력한다. 최대진폭레벨폭이 2의 제곱인 1000(이진수)이고, 하위 3비트가 검출되어 2의 보 수(싻i럼)로써 인식되는 경우에, 이 검출같은 그대로, 양의 최대진폭레벨을 가산한 함의 최대진폭레벨폭에 대 한 잉여값에서 양의 최대진폭레벨을 감산할 때 얻어지는 합산잉여갈 감산결과(5β)가 된다.

가산기(163)를 이용해서 제 1적분기(153)에 의해 출력된 적분값(Se)에 양의 최대진폭레벨을 가산하고, 잉여 값 검출기(16규에 의해 출력된 합의 최대진폭레벨폭에 대해서 잉여값을 검출하고, 감산기(165)를 이룡해서 그 잉여같에서 최대진폭레벨을 감산하면. 항산 잉여값 감산결과(5β)가 얻어진다. 이 합산 잉여값 감산결과(sf) 는 적분같(Se)의 하위 3비트이다.

감산갈 제어게이트(167)는 상기 감산같 검슬타이밍신호에 대웅해서, 잉여같(5β)을 그집어내고, 감산기(160) 를 이용하여 합산신호(sx)에서 상기 신호(5β)를 서서히 감산한다.

소정 수의 샘플 지연 후의 패턴일치처리 후에, 스위칭제어기(154)는 64xf7/1비트 교7변조기출력(SC)에서 64xr7/1비트 보간신호(SB)로의 스위칭처리를 제어한다 진폭제어출력 조정부의 몇몇 실예에 대한 크로스케이딩 스위칭 처리부(14)의 작동에 대해서 이미 설명하였 다. 교△변조기에는 리미터를 갖춘 적분기나 또는 피드백 루프를 갖춘 적분기가 장치될 수도 있다 도 19 내지 도 23을 참고하여, 본 발명에 따른 디지털신호 기록장치의 일 실시예를 설명한다. 이 실시에는, 도 1에 도시된 1비트 오디오신호 스위칭장치의 출력단자(16)에 의해 출력된 64xf7/1비트 오디오스위칭신호 (SD)를 입력단자(41)를 거척서 그집어내기 위한 것이며, 또한 1비트 오디오신호(SB')의 출력단자(16)로부터 출 력되는 64xr$/1비트 오디오스위칭신호(SD)가 선택되는 기간동안에 72×1s인 1/2의 기록레이트로 기록하기 위 해서 상기 6471s/1비트 보간오더오신호(SB')의 64×1s 표◎화주파수를 반분하기 위한 1비트 오디_르신호 기록 장치이다 (i4×1s/1비트 보간오디오신호(SA)가 선져될 경우 64×1s/1비트 오디오스위칭신호(SD)의 기간동안, 신호(SB')는 솎아 내는 처리가 되지 않고, 바로 쑨Xf7에 대웅한 기록레이트로 기록된다.

도 19와 같이, 1비트 오디오신호 기록장치는, 64×1s/1비트 오디오스위칭신호(SD)의 64×17/1비트 보간오디-오신호(SB') 만을 데시메이트(decimate)하고 또한 불변의 64×1s/1비트 입력오디오신호(SA)는 통과하도록 하 기 위한 데시메이션(decimation)부(43)와, 입력단자(42)로부터 공급된 표본화주파수 변환기간 알림신호(SF)와, 데시메이션부(43)로◎터의 32×1s/1비트 오디오신호(SG')나 또는 64×1s/1비트 오디오신호(SG)를, 예를 들어 자기테이프나 광디스크와 같은 기록재생매테(46) 상에 엔코더(45)를 거칙서 기록하기 위한 기록부(44)와를 포 함하여 구성 된 다.

64×1s/1비트 보간오디오신호(SB')는 32×1s/1비트 입력오디오신호(SB)의 샘플을 2번 연속하여 반복할 때 얻 어지는 신호이딕로, 데시메이터(43)는 2개 샘플 중 하나를 데시메이트함으로써 32×1s/1비트 오디오신호(SG') 를 출력할 수 있다.

기록기(44)는 32×1s/1비트 오디오신호(SG')나 64×1s/1비트 오디오신호(SG) 및 표본화주파수 변환기간 알림신호를 부호화하기 위한 엔코더(45)와, 상기 엔코더(45)로부터의 기록데이터를 기록재생매테에 기록하는 기록 선속도를 제어하기 위한 기록재생매체 기록선속도 제어기(47)를 포함하여 구성된다.

1비트 오디오신호 기록장치의 작동에 대해서는 도 20a 내지 도 207를 참고하여 설명할 것이다. 입력단자 (42)로부터 공급된 표단화주파수 변환기간 알림신호(SF)가 입력단자(41)로부터 공급된 64×1s/1비트 _7.디오 스 위칭 신호(SD)내의 표본화주파수 변환기간을 데시메이터(43)에 알릴 경우, 데시메이터(43)는 연속적으로 발생 하는 동일데이터(이것은 1비트 오디오 스위칭 장치에 의해 크로스페이딩 터리함과 동시에 스위칭처리되는 74×17/1비트 보간오디오신호(SB')임)의 2개 샘플 중 하나를 데시메이트 하여서, 32×1s/1비트 오디오신호(SG·)를 출력하게 된다.

만일 데시메이터(43)로◎터 공급된 신호가 상기의 32xr7/1비트 오디오신호(SG')라면, 기록기(44)는 기록데 이터를 1/2의 기록레이트로 엔코더(45)를 거터서 기록재생매테(46) 상에 기록한다. 또한, 기록기(44)는 도 21c에 도시된 바와 같이, 표본화주파수 변환기간 앞림신호(SF)에 의해 파악되는 표본화주파수 변환기간 동안에 기록재생매체 기록선속도 제어기(47)의 도움으로, 기록재생매체에 대한 기록선속도를 1/2로 제어한다.

따라서 기록재생매테(46) 상의 32×1s/1비트 오디오신호(SG')에 대한 기록데이터의 기록소비량은 도 21에 도시된 바와 같이 펀xrs/1비트 오디오신호(SG)에 대한 기록데이터의 기록소비량의 1/2이며 따라서. 기록재생 매체(46) 내의 데이터기록밀도가 일정하게 된다.

72xfs/1비트 _르디오신호(SG')에 대한 기록데이터를 엔코더뀨6)에 의해 기록재생매테(46) 상에 기록할 경우. 기록기(44)는 상기 표년화주파수 알림기간을 알리는 표본화주파수 변환기간 알림신호(SF)를 기록한다. 기록데 이터를 기록재생매체에 기록할 경우 엔코더(45)는 블록단위의 기록단위로써 소정 크기의 데이터로 동기신호 와. 에러보정 패리티신호 및 서브코드 데이터를 가산한다. 따라서, 표본화주파수 변환기간 알림신호(SF)는 표 년화주파수 변환기간 알림정보로써 도 22 및 도 23에 도시된 서브데이터 영역에 기록된다.

구테적으로, 엔코더(45)는, 도 22에 도시된 바와 같이, 8바이트의 동기신호와, 3바이트의 서브데이터와,2727바이트의 메인데이터 및 16바이트의 에러보정신호로 이루어진 디지털데이터 열을 블록단위로 생성하며.

따라서 도 23에 도시된 바와 같이, 4비트 주파수 곱셈수(multiplying number) 정보와, 4비트 기본주파수, 1비트 엠퍼시스 및 11비트 부수데이터와 함께 4비트 표본화주파수 변환기간 알림 정보를 기록하기만 하면 충분하다 즉. 엔코더(45)는 32×17/1비트 오디오신호(SG')와 상기 표본화주파수 변환기간 알림정보 또는 64×1s/1비트 -◎디오신호(SG)를 도 22에 도시된 블록데이터로 ◎호화하여, 기록재생매체(46) 상에 기록한다.

만일 기록재생매체가 디스크이며 표본화주파수 스위칭포인트의 수가 디스크 하나마다 제한된다면, 그 포인 트를 트랙정보로써 미리 기록하는 것이 좋다.

이하에는 도 24를 참고하여, 년 박명에 따른 디지털신호 재생장치의 일 실시예를 설명한다. 본 실시예는 도 19에 도시된 1비트 오디오신호 기록장치에 의해 32×1s/1비트 오디오신호(SG') 및 표본화주파수 변환기간 알 림정보 또는64×1s/1비트 오디오신호(SG)가 기록되어 있는 기록재생매테(46)로◎터, 도 25a 내지 도 25e에 도 시된 멀티-레이트(multi-rate)/1비트 재생오디오신호(SR) 또는 64×1s/1비트 재생오디오신호(SJ)를 재생하기 위 한 1비트 오디오신호 재생장치이다. 멀티-레이트/1비트 출력오디오신호(SR)는. 64×17/1비트 출력오디오신호 와 32xf7/1비트 오디오신호 모두를 포함하는 1비트 오디오신호이다.

이 1비트 오디오신호 재생장치는, 기록재생매테(46)로부터 멀티-레이트/1비트 재생신호(SR)를 재생하기 위 한 재생부(51)와, 재생부(51)로부터의 멀티-레이트/1비트 재생신호(SR)에 포함된 32×1s/1비트 출력오디오신 호에 대해 프리밸류(pre-value) 흘드처리를 행함으로써, 64×1s/1비트 출력오디오신호를 출력단자(56)에 출력 하게 하는 보간부(54)를 포함하여 구성된다.

재생부(51)는 기록재생매테(46)로◎터 독출된 재생데이터를 복호화하기 위한 디코더(52)와, 기록재생매체(46) 로부터 데이터재생하는 동안 재생선속도를 제어하기 위한 기록재생매체 재생선속도 제어기(53)를 포함하여 구성 된 다.

보간부(54)는 멀티-레이트/1비트 재생신호(SR)에 포함된 32xf7/1비트 재생오디오신호에 대해 상기의 프리 밸류 흘드처리를 행함으로써, 64×1s/1비트 재생오디오신호(SJ)를 출력하게 된다. 한편. 멀티-레이트/1비트 재 생오디오신호(SR)도 출력단자(55)에서 유도될 수도 있다.

1비트 오디오신호 재생장치의 작동에 대해서는 도 25a 내지 도 25e를 탐고하여 설명한다. 디코더(52)는, 기 록재생매테(46)로부터 얻어진 블록데이터로부터 멀티레이트/1비트 재생오디오신호(SR) 및 표본화주파수 변환 기간 알림신호(Sl)를 복호화한다. 표본화주파수 변환기간 알림신호(Sl)를 수신하는 기록재생매체 재생선속도 제어기(53)가. 32×17/1비트 오디오신호가 선택되었음을 파악할 경우, 제어기(53)는 재생선속도를 64◎5의 1/2로 제어한다. 따라서, 디코더(52)는 멀티-레이트/1비트 재생오디오신호(SR)를 복호화할 수 있게 된다 표본화주파수 변환기간 알림신호(Sl)를 수신하게 되면, 보간부(54)는 멀티비트 재생오디오신호(SR) 내에 포 함된 3271s/1비트 재생신호기간의 데이터에 대해 프리밸류 흘드터리를 행하여, 64×1s/1비트 재생오디오신호 (SJ)를 출력단자(56)에 출력한다.

만일, 출력단자(5(i)로확터 얻어진 출력신호가 재생 D/A변환기에 의해 아날로그 오디오신호로 변환된다면,74xf7/1비트 재생오디오신호(SJ)가 계속적으로 입력되는 경우에 생성되는 음성과 유사한 음성을 들을 수 있 게 된 다.

상기 설명된 바와 같이, 본 발명의 1비트 오디오신호 재생장치는, 64×1s/1비트 오디오신호에서 32×1s/1비트 오디오신호로의 부드러운(smooth) 스위치절환을 할 수 있다.

본 발명에 관계되는 더지털신호터리장치는 보간처리수단에 의해 저비율채널입력 1비트 디지털신호로 보간 처리를 시행하여 상기 저비율의 정수(n)배의 고비율채널의 보간 1비트디지털신호를 출력하고 크로스페이드 전환처리수단에 의해 상기 보간처리수단으로부터의 고비율태널 보간 1비트디지털신호와 고비율채널입력 1비 트디지털신호와를 전환하므로 다른 샘를링주파수에 의해 시그마델타 변조된 2계통의 1비트디지털신호의 노 이즈의 발생을 억제한 전환을 실현할 수 있다.

또 본 발명에 관계되는 디지털신호기록장치는 데시메이션터리수단에 의해 저비율태널입력 1비트 디지털신 호로 보간터리를 시행함으로써 얻어진 상기 저비율의 정수(n)배의 고비율태널보간 1비트 디지털신호에 1/n배의 데시메이션처리를 처리하고, 기록수단에 의해 상기 데7.7메이션터리수란으로◎터의 상기 저비율채널 1비트 디지털신호 또는 상기 고비율 1비트 디지털신호를 기륵매테에 기록하딘로, 다른 샘플링주파수에 의해 시그마델타 변조된 2계퉁의 1비트 디지털신호를 기록매체의 소비량을 억제하면서 기록할 수 있다.

또, 본 발명에 관계되는 디지털신호 재생장치는 재생수단에 의해 기록매체에서 저비율태널의 1비트 디지털 신호 및 상기 저비율의 정수(n)배의 고비율채널의 1비트 디지털신호를 재생하고, 보간처리수란에 의해 멀티레 이트의 1비트 디지털신호의 내, 저비율의 채널의 1비트 디지털신호에 보간처리를 시행하므로 동일의 기록매체 에 기록된 다른 샘플링주파수에 의해 시그마델타 변조된 2계통의 1비트 디지털신호를 부드럽게 전환하면서 재생할 수 있다.

Claims

제 1의 표본화주파수에서 표본화된 제 1의 1비트 디지털신호와 상기 제 1의 표본화주파수보다 낮은 제 2의 표본화주파수에서 표본화된 제 2의 1비트 디지털신호와의 사이를 스위칭하기 위한 디지털신호 처리장치 에 있어서, 상기 디지털신호 처리장치는 제 2의 표본화주파수에 의해 표본화된 제 2의 1비트 디지글.신호를 제1의 표본화주파수에서 표본화된 제 3의 1비트 디지털신호로 변환하기 위한 변환수단과, 변딴수단에 의해 출력된 제 3의 1비트 디지털신호와 제 1의 1비트 디지털신호와의 사이를 스위칭하기 위한 스위칭수단과 그리고 상기 스위칭수단으로부터의 제 1의 표본화주파수에서 표본화된 1비트 디지털신호를 출력하기 위한 출력수단과를 포함하여 구성되는 것을 특징으로 하는 디지털신호 처리장치.
제 1항에 있어서, 상기 변환수단이 제 2의 표본환주파수로 표년화된 제 2의 1비트 디지털신호를 제 3의 1비트 디지털신호를 발생하기 위한 상기 제 1의 표본화주파수로 프리밸류 흘드처리하는 것을 특징으로 하는 디 지 털 신 호 처 리 장치
제 1항에 있어서, 상기 스위칭수단이 제 3의 1비트 신호와 크로스페이딩으로 변환수단에 의해 출력된 제1의 1비트 신호와의 사이를 스위칭하는 것을 특징으로 하는 디지털신호 처리장치.
제 1항에 있어서, 상기 스위칭수단이 제 3의 1비트 디지털신호로부터 제 1의 1비트 디지털신호로의 스위 팅기간를 알리는 알림 신호를 출력하는 것을 특징으로 하는 디지털신호 처리장치.
소청의 타이밍에서, 제 1의 표본화주파수에서 표본화된 제 1의 1비트 디지털신호와 상기 제 1의 표본화 주파수보다 낮은 제 2의 표본화주파수에서 표본화된 제 2의 1비트 디지털신호와의 사이를 스위칭하기 위한 디지털신호 처리장치에 있어서, 상기 디지털신호 처리장치는 제 2의 표본화주파수에 의해 표본화된 제 2의 1비트 디지털신호를 제 1의 표본화주파수에서 표본화된 제 3의 1비트 디지털신호로 변환하기 위한 변환수단 과, 제 1의 1비트 디지털신호를 다중비트 디지털신호로 변환하기 위한 제 1의 비트길이 변환수단과, 제 3의 1비트 디지털신호를 다중비트 디지털신호로 변환하기 위한 제 2의 비트길이 변환수단과, 제 1의 비트길이 변 환수단에 의해 변환된 다중비트 디지털신호를 진폭제어하기 위한 제 1의 진폭제어수단과, 제 2의 비트길이 변 환수단에 의해 변환된 다중비트 디지털신호를 진폭제어하기 위한 제 2의 진폭제어수단과 진폭방향으로 상기 제 1의 진폭제어수단에 의해 제어되는 다중비트 디지털신호와 진폭방향으로 상기 제 1의 진폭제어수단에 의 해 제어되는 다중비트 디지털신호를 합산하기 위한 합산수단과, 제 1의 표본화주파수로 상기 합산수단에 의해 출력된 다중비트 디지털신호를 재표본화하기 위란 재양자화수단과, 상기 재양자화수단에 의해 양자화된 1비트 디지털신호와 제 1의 1비트 디지털신호와의 사이의 패턴일치 또는 상기 재양자화수단에 의해 양자화된 1비트 디지털신호와 제 3의 1비트 디지털신호와의 사이의 패턴일치를 검출하기 위한 패턴일치 검출수닥과, 그리고 제 1의 1비트 디지털신호와, 제 3의 1비트 디지털신호와. 그리고 상기 패턴일치 건출수단에 의한 검출의 결과 에 근기한 소정의 타이밍에서 재양자화수단에 의해 양지화된 1비트 디지털,신호와의 사이를 스위칭하기 위한 스위칭수단과를 포함하여 구성되는 되는 것을 특징으로 하는 디지털신호 처리장치
제 5항에 있어서, 제 1의 비트길이 변환수단 또는 제 2의 비트길이 변환수단 중 1개에 의해 변환된 다중 비트 디지털신호와 제 1의 진폭제어수단 또는 제 2의 진폭제어수단 충 1개의 진폭방향에서 제어되는 다중비 트 디지털신호와의 사이의 레벨차를 검출하기 위한 레벨차 검출수닳과, 진폭제어수단의 다른 것에 의해 출력 된 다중비트 디지털신호와 레벨차 검출수단에 의해 검출된 레벨차와의 레벨타의 누적합산을 하기 위한 누적 합산수단과, 그리고 상기 누적랍산수단의 누적의 결과에 근거한 감산값 제어게이트 출력신호를 발생하고 상기 합산수단에 의해 얻어진 상기 제 1의 진폭제어수단에 의한 진폭방향에서 제어되는 다중비트 디지털신호와 상 기 제 2의 진폭제어수판에 의한 진폭방향에서 제어되는 다중비트 디지털신호의 합으로부터 감산갈 제어게이 트 출력신호를 감산하기 위한 감산수단과를 더 포함하여 구성되는 것을 특징으로 하는 디지털신호 처리장치.
제 7항에 있어서. 상기 합산수단에 의해 얼어진, 상기 제 1의 진폭제어수단에 의한 진폭방향에서 제어되는 다중비트 디지털신호와 상기 제 2의 진폭제어수단의 진폭방향에서 제어되는 다중비트 디지털신호의 합으 로부터 감산값 제어게이트 출력신호를 감산하기 위한 감산수단을 더 포함하여 구성되고, 상기 감산값 제어게 이트 출력신호는 감산수단에 의해 출력된 다중비트 디지털신호를 상기 감산수단에 의한 감산에 대한 1비트 디지털신호로 재양자화하는 교△변조기를 구성하는 복수개의 적분기의 적분된 출력에 근거해서 발생되는 것 을 특징으로 하는 디지털신호 처리장치.
1비트 디지털신호는 제 1의 표본화주파수에서 표본화된 제 1의 1비트 디지털신호 또는 상기 제 1의 표년화주파수보다 낮은 제 2의 좌-본화주파수에서 표볶화된 제 2의 1비트 디지털신호를 상기 제 1의 표본화주파수 로 보간할 때 얻어진 제 제 3의 1비트 디지털신호이며, 상기 제 1의 1비트 디지털신호 또는 상기 제 3의 1비 트 디지털신호는 턴이동안 소정의 타이밍에서 스위칭되는, 기록매체에 상기 .1비트 디지털신호를 기록하기 위 한 디지털신호 기록장치에 있어서 상기 디지털신호 기록장치는 상기 제 3의 1비트 디지털신호를 검출하기 위 한 검출수단과, 상기 제 3의 1비트 디지털신호가 상기 검출수단에 의해 검출되는 동안. 상기 제 3의 1비트 디 지털신호를 데시메이팅하기 위한 데시메이팅수단과, 그리고 상기 데시메이팅수단을 거터 들어가게 되는 상기 71 3의 1비트 디지털신호로 그리고 상기 데시메이팅수단의 간섭없이 변조기로 들어가게 되는 제 1의 1비트 디지털신호로 기록매체에 상기 변조기의 데이터를 기록하기 위한 기록수단을 포항하여 구성되는 것을 특징으 로 하는 디지털신호 기록장치.
제 8항에 있어서, 입력 디지털신호가 제 1의 1비트 디지◎신호로부터 제 3의 1비트 디지털신호로 스위칭될 때, 상기 기록매체의 전송속도를 제어하기 위한 기록속도 제어수단을 더 포함하여 구성되는 것을 특징으로 하는 디지털신호 기록장치.
기록매체에 기록된 제 1의 표본화주파수에서 표본화된 제 1의 1비트 디지털신호와 상기 제 1의 표본화 주파수보다 낮은 제 2의 표본화주파수에서 표본화된 제 2의 1비트 디지털신호를 갖는 기록매체를 재생하기 위한 디지털신호 재생장치에 있어서, 기록매체로부터 재생된 디지털신호로부터 제 2의 표본화주파수에서 표부 화된 제 2의 1비트 디지털신호를 추출하기 위한 추출수단과, 제 1의 표본화주파수의 제 3의 1비트 디지털신호 로 변환하기 위해 상기 제 1의 표본화주파수에 근거해서 상기 추출수단에 의해 추출된 제 7의 1비트 디지턴 신호를 프리밸류 흘딩수단과. 상기 변환수단의 간섭없이 그리고 제 2의 1비트 디지털신호를 변환하지 않고 제 1의 1비트 디지털신호를 출력하고 변환된 신호를 출력하기 위한 출력수단과를 포함하여 구성되는 것을 특징 으로 하는 디지털신호 재생장치.

※ 참고사항 :. 최초출원 내용에 의하여 공개하는 것임.