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Die
Erfindung betrifft eine Vorrichtung zur Umsetzung einer digitalen
Eingangssignalfolge mit einer Eingangsabtastrate in eine digitale
Ausgangssignalfolge mit einer Ausgangsabtastrate, die sich von der
Eingangsabtastrate unterscheidet. Eine solche Vorrichtung wird im
allgemeinen als Resampler bezeichnet. Die Erfindung betrifft ferner
ein entsprechendes Verfahren.
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Ein
solcher Resampler ist beispielsweise aus der
EP 0 665 546 A2 bekannt.
Bei einem Resampler muß zunächst das
Verhältnis
der Eingangsabtastrate zu der Ausgangsabtastrate erfaßt werden.
Dies erfolgt bei der vorstehend genannten Druckschrift durch eine
Torzeitmessung. In einem Interpolator werden die Abtastwerte zu
den durch die Ausgangsabtastrate vorgegebenen Ausgangsabtastzeitpunkten
aus den Abtastwerten der Eingangssignalfolge interpoliert. Der Interpolator
wird dabei durch das detektierte Abtastraten-Verhältnis
gesteuert. Da die Erfassung des Abtastraten-Verhältnisses
Meßungenauigkeiten
unterworfen ist, erfolgt im Fall des Down-Sampling am Ausgang des
Interpolators und im Fall des Up-Sampling am Eingang des Interpolators
eine Pufferung in einem Pufferspeicher, beispielsweise einem FIFO.
Dabei wird das integrale Verhalten des FIFO-Speichers ausgenutzt. In der
EP 0 665 546 A1 wird
vorgeschlagen, das den Interpolator ansteuernde Abtastraten-Verhältnis in
Abhängigkeit
von dem Füllstand
des Pufferspeichers zu regeln.
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Die
in der
EP 0 665 546
A2 vorgeschlagene Regelung des Abtastraten-Verhältnisses
(Ratio) in Abhängigkeit
vom Füllstand
des Pufferspeichers hat den Nachteil, daß bei einer Änderung
des Füllstands des
Pufferspeichers sich die Gruppenlaufzeit des digitalen Signals durch
den Resampler ändert.
Bei der Anwendung z. B. in der Mobilfunktechnik sind größere Füllstandsänderungen
des Pufferspeichers von (z. B. +/–1), d. h. eine Änderung
um eine Speichereinheit, nicht tolerierbar, da diese zu Laufzeitschwenkungen
des Signals durch den Resampler führen. Bei der in der
EP 0 665 546 A1 vorgeschlagenen
Füllstandskontroller
des Pufferspeichers werden Abweichungen des Taktratenverhältnisses
relativ spät
erkannt, wenn bereits eine relativ große Verstimmung des Ratio stattgefunden
hat. Dies führt
aufgrund falscher Abtastzeitpunkte zu größeren Interpolationsfehlern.
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Aus
der
US 6,057,789 ist
ein Resampler mit Phasendetektion bekannt. Dabei wird jedoch nicht die
Soll-Phase des Ausgangssignals geschätzt und mit der Ist-Phase des
Ausgangssignals verglichen, sondern es wird ein Phasenvergleich
zwischen dem Eingangssignal-Takt und dem mit dem Abtastraten-Verhältnis multiplizierten
Ausgangssignal-Takt durchgeführt.
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Der
Erfindung liegt deshalb die Aufgabe zugrunde, eine Vorrichtung (Resampler)
und ein Verfahren (Resampling-Verfahren)
zur Umsetzung einer digitalen Eingangssignalfolge mit einer Eingangsabtastrate
in eine digitale Ausgangssignalfolge mit einer Ausgangsabtastrate
zu schaffen, welche bzw. welches mit hoher Genauigkeit arbeitet.
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Die
Aufgabe wird bezüglich
der Vorrichtung durch die Merkmale des Anspruchs 1 und bezüglich des
Verfahrens durch die Merkmale des Anspruchs 9 gelöst. Die
Unteransprüche
enthalten vorteilhafte Weiterbildungen der Vorrichtung bzw. des
Verfahrens.
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Der
Erfindung liegt die Erkenntnis zugrunde, daß die Genauigkeit bei der Ansteuerung
des Interpolators bzw. der Festlegung der Abtastzeitpunkte der Ausgangssignalfolge
erheblich erhöht
werden kann, wenn die Regelung nicht nur auf der Grundlage einer
Abschätzung
des Abtastraten-Verhältnisses zwischen
der Eingangsabtastrate und der Ausgangsabtastrate sondern gleichzeitig
auf der Grundlage einer Abschätzung
der Phasenlage erfolgt. Durch die erfindungsgemäße phasenkohärente Regelung
wird bereits eine Abweichung des Abtastraten-Verhältnisses
erfaßt,
bevor diese Abweichung so groß ist,
daß sie
in dem Pufferspeicher (FIFO) zu einer Erhöhung bzw. Verminderung des
Speicherstands führt.
Eine mit der Speicherstandsänderung verbundene
große Änderung
der Gruppenlaufzeit durch den Resampler wird somit vermieden und
die Interpolationsgenauigkeit des Interpolators wird erhöht.
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Ein
Ausführungsbeispiel
des erfindungsgemäßen Resamplers
und des erfindungsgemäßen Resampling-Verfahrens
wird nachfolgend unter Bezugnahme auf die Zeichnung näher beschrieben.
In der Zeichnung zeigen:
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1 eine
schematische Darstellung eines Resamplers
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2 ein
Blockschaltbild eines erfindungsgemäßen Resamplers
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3 ein
Blockschaltbild eines detaillierten Ausschnitts des erfindungsgemäßen Resamplers
zur Ermittlung des Abtastraten-Verhältnisses und der Phasenlage;
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4 ein
Blockschaltbild der Zeitsteuerung des erfindungsgemäßen Resamplers;
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5 ein
Blockschaltbild einer Regeleinrichtung des erfindungsgemäßen Resamplers;
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6 eine
detailliertere Darstellung des Reglers der in 5 dargestellten
Regeleinrichtung;
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7 ein
Diagramm zur Erläuterung
der Arbeitsweise der in 5 dargestellten Regeleinrichtung
und
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8 ein
Diagramm zur Erläuterung
der Arbeitsweise der in 4 dargestellten Zeitsteuerung.
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1 zeigt
das der Erfindung zugrundeliegende Grundprinzip eines Resamplers 1.
An den Resampler 1 ist eine mit dem Takt fin arbeitende
erste digitale Signalverarbeitung 2 und eine mit dem Takt fout arbeitende zweite digitale Signalverarbeitung 3 angeschlossen.
Die erste digitale Signalverarbeitung 2 erzeugt digitale
Abtastwerte, beispielsweise mit einer Breite von 24 Bit, die dem
Resampler 1 zugeführt werden.
Ferner wird dem Resampler (Abtastraten-Umsetzer) der Takt Vin·fin der ersten digitalen Signalverarbeitung 2 und
der Takt Vout·fout der
zweiten digitalen Signalverarbeitung 3 zugeführt. Vin und Vout sind
ganzzahlige Vielfache und können
bevorzugt gleich eins sein. Die Takte fin und
fout sind im allgemeinen asynchron und stehen
in einem beliebigen, im allgemeinen nicht ganzzahligen Verhältnis zueinander.
Der Resampler hat die Aufgabe, die digitalen Abtastwerte der mit
dem Takt fin arbeitenden ersten digitalen
Signalverarbeitung 2 in digitale Abtastwerte der mit dem
Takt fout arbeitenden zweiten digitalen
Signalverarbeitung 3 umzusetzen. Für den Fall, daß fout kleiner als fin ist,
handelt es sich um Down-Sampling.
Für den
Fall, daß fout größer als
fin ist, handelt es sich um Up-Sampling.
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2 zeigt
ein Ausführungsbeispiel
eines erfindungsgemäßen Resamplers 1.
Dargestellt ist der Fall des Down-Samplings. Ein erster Block 4 des Resamplers 1 arbeitet
mit dem Eingangstakt fin, während ein
zweiter Block 5 des Resamplers 1 mit dem Ausgangstakt
fout arbeitet. Die dem Resampler zugeführte digitale
Eingangssingalfolge Sin wird mit dem Takt
fin einem Interpolator 7 zugeführt. In
dem Interpolator 7 erfolgt eine Interpolation zur Erzeugung
der Abtastwerte der Ausgangssignalfolge Sout zu
den der Ausgangsabtastrate fout entsprechenden
Abtastzeitpunkten. Dies ist in 8 veranschaulicht.
Die Abtastwerte A zu den Abtastzeitpunkten t1,
t3, ... t10 entsprechend
der Eingangssignalfolge Sin, während die Abtastwerte
A zu den Abtastzeitpunkten t'1, t'2, ... t'6 der Ausgangssignalfolge Sout entsprechen.
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Dem
Interpolator 7 ist im dargestellten Fall des Down-Samplings ein Pufferspeicher 6 nachgeschaltet,
der im Ausführungsbeispiel
als FIFO (first-in-first-out) ausgeführt ist. Der Pufferspeicher 6 dient
insbesondere während
einer Einschwingphase der Pufferung der von dem Interpolator 7 erzeugten Abtastwerte,
die am Ausgang des Pufferspeichers 6 mit dem Takt fout abgenommen werden. Es ist das Ziel der
vorliegenden Erfindung, den Füllstand
des Pufferspeichers 6 exakt konstant zu lassen und Füllstandschwankungen
des Pufferspeichers 6 zu vermeiden. Die Regelung des Interpolators 7 erfolgt
deshalb nicht wie beim Stand der Technik auf der Grundlage einer
Füllstandsdetektion
des Pufferspeichers 6, da eine solche Regelung erst eingreifen
kann, wenn sich der Füllstand
des Pufferspeichers 6 um mindestens 1 geändert hat.
Die erfindungsgemäße Regelung
basiert vielmehr neben einer Schätzung
des Abtastraten-Verhältnisses
R = fin/fout auf
einer zusätzlichen
Schätzung
der Phasenlage Φ der
Ausgangsabtastrate fout in Bezug auf die
Eingangsabtastrate fin.
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Die
Eingangsabtastrate fin wird zur Erfassung des
Abtastraten-Verhältnisses
(Ratio) R einem Zähler 8 zugeführt, dessen
Ausgang mit der Ausgangsabtastrate fout an
einem Abtastelement 9 abgetastet wird. Das so erzeugte
Signal durchläuft
im Ausgangsbeispiel ein Cascaded-Integrate-Comb-Filter (CIC-Filter) 1.
Ordnung 10. Diesem CIC-Filter 10 ist ein Schätzer 11 zur
Abschätzung
des Abtastraten-Verhältnisses
R und der Phasenlage Φ nachgeschaltet.
Der Schätzer 11 wertet
jeweils N Abtastwerte aus und erzeugt jeweils am Ende eines solchen Beobachtungsintervalls
der Länge
N einen Schätzwert
Rk für
das Abtastraten-Verhältnis
fin/fout und für die Phase Φk der Phasenlage des Ausgangstakts fout. Diese Schätzwerte werden einer Regeleinrichtung 12 zugeführt, die
daraus ein Steuersignal RTC,k erzeugt. Dieses
Steuersignal RTC,k wird einer Zeitsteuerung 13 zugeführt, die
ein Zeitversatz-Signal Offset, welches die Abtastzeitpunkte t'1,
t'2,
... t'6 der
Ausgangssignalfolge Sout in Bezug auf die
Abtastzeitpunkte t1, t2,
... t10 der Eingangssignalfolge Sin kennzeichnet, und ein Indikator-Signal
E erzeugt, welches kennzeichnet, ob in einem bestimmten Abtastintervall
der Eingangssignalfolge Sin ein Abtastzeitpunkt
der Ausgangssignalfolge Sout liegt oder
nicht.
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Im
folgenden werden die einzelnen Elemente des in 2 dargestellten
erfindungsgemäßen Resamplers 1 im
Detail beschrieben.
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3 zeigt
ein Blockschaltbild der Elemente zur Gewinnung des Abtastraten-Verhältnisses
(Ratio) R, des CIC-Filters 10 sowie des Schätzers 11.
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Im
in 2 dargestellten Fall des Down-Samplings wird die
Eingangsabtastrate fin dem Zähler 8 zugeführt, der
als Ein- oder Zweiflankenzähler ausgebildet
sein kann. Die Zielwerte des Zählers 8 werden
einem Gray-Codierer 14 zugeführt, der eine Gray-Codierung
der Zielwerte durchführt.
Eine Gray-Codierung
hat bekannterweise die Eigenschaft, daß sich beim Inkrementieren
bzw. Dekrementieren nur jeweils ein Bit ändert. Der Fehler bei der nachfolgenden
Abtastung mit der Ausgangsabtastrate fout in dem
Abtastelement 9 beträgt
deshalb maximal 1 Bit. Die Gray-Codierung wird in dem nachfolgenden Gray-Decodierer 15 wieder
rückgängig gemacht.
Der Gray-Codierer 14 und der Gray-Decodierer 15 sind optional
und können
auch entfallen. Das Abtastraten-Verhältnis (Ratio)
kann auch in anderer Weise als mit einer Zähler-Abtastung ermittelt werden.
Beim Up-Sampling sind die Funktionen von fin und
fout zu vertauschen.
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Das
Ausgangssignal des Gray-Decodierers 15 wird im dargestellten
Ausführungsbeispiel
einem CIC-Filter 1. Ordnung 10 zugeführt. In
einer aus einem Addierer 16 und einem Verzögerungselement 17 bestehenden
ersten Stufe werden die Abtastwerte kontinuierlich aufaddiert. In
einem Abtastkonverter 18 wird die Abtastrate im Ausführungsbeispiel
um den Faktor 6 abgesenkt, d. h. es wird nur jeder 6. Wert des Ausgangs
des Addierers 16 zur Weiterverarbeitung ausgewählt. In
einer aus einem Subtrahierer 19 und einem Verzögerungselement 28 bestehenden
zweiten Stufe wird von dem Endwert eines Blocks der Länge N/6
jeweils der Anfangswert subtrahiert, d. h. die Werte am Ausgang
des CIC-Filters 10 repräsentieren
die blockweise Summe von jeweils N/6 Abtastwerten. Diese blockweisen
Summenwerte werden dem Schätzer 11 zugeführt. N stellt
die Länge des
beabsichtigten Beobachtungsintervalls des Schätzers 11 dar.
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Der
Schätzer 11 besteht
aus einer Kette von mehreren Verzögerungselementen 20, 21, 22, 23 und 24.
Ausgewählte
Anfangs-Zwischen- und Endwerte dieser Verzögerungskette 20–24 werden
Addierern 25, 26 und 27 zur Berechnung
der Schätzwerte
für das
Abtastraten-Verhältnis
und weiteren Addierern 28, 29 und 30 zur
Berechnung der Schätzwerte
für die
Phase zugeführt.
In Multiplizierern 31 und 32 erfolgt eine geeignete
Skalierung, bevor in jeweils einem Abtastkonverter 33 bzw. 34 eine
Reduzierung der Abtastrate um den verbleibenden Wert 6 erfolgt,
so daß am
Ausgang des Schätzers 11 nach jeweils
einem Beobachtungsintervall bestehend aus N Eingangswerten ein Schätzwert Rk für
das Abtastraten-Verhältnis
(Ratio) und ein auf 2π normierter Schätzwert für die Phase Φk/2π zur
Verfügung
steht.
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Die
genaue Funktionsweise des in
3 dargestellten
Schätzers
ist in der Patentanmeldung
DE
100 39 666 A1 der gleichen Anmelderin und der gleichen
Erfinder im Detail beschrieben. Der Inhalt dieser Patentanmeldung
DE 100 39 666 A1 wird
in die hier vorliegende Patentanmeldung im vollen Umfang einbezogen.
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4 zeigt
ein Blockschaltbild der Zeitsteuerung 13. Die Regeleinrichtung 12 erzeugt
aus den Schätzwerten
des Abtastraten-Verhältnisses
Rk und den Schätzwerten der Phase Φk in einer anhand von 5 noch näher zu beschreibenden
Weise ein Steuersignal RTC,k, das der Zeitsteuerung 13 zugeführt wird.
In einem Addierer 35 wird das Steuersignal RTC,k um
1 vermindert. Es ist die Aufgabe der Zeitsteuerung 13 dem
Interpolator 7 ein Zeitversatz-Signal (Offset) zu übermitteln,
welches die Abtastzeitpunkte t'1, t'2, ... t'6 der Ausgangssignalfolge Sout in
Bezug auf die Abtastzeitpunkte t1, t2 ... t10 der Eingangssignalfolge
Sin kennzeichnet. Dabei ist die Abtastperiode
der Eingangssignalfolge Sin im Ausführungsbeispiel
auf 1 normiert. Bei einer anderen Normierung wäre anstatt 1 die entsprechende
Normierungsgröße zu subtrahieren.
Ferner wird von der Steuerung 13 ein Indikator-Signal E
erzeugt, welches dem Interpolator 7 anzeigt, ob in der
nächstfolgenden Abtastperiode
der Eingangssignalfolge Sin ein Abtastzeitpunkt der
Ausgangssignalfolge Sout liegt.
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Der
Ausgang des Addierers 35 ist mit einer Umschalteinrichtung
(Multiplexer MUX) 36 verbunden. Wenn die Umschalteinrichtung 36 an
ihrem Schalteingang 41 eine logische "1" empfängt, so
verbindet sie ihren Ausgang mit dem Addierer 35. Andernfalls
ist ihr Ausgang mit dem anderen Eingang verbunden, an welchem kontinuierlich
der Wert –1 anliegt.
Der Ausgang der Umschalteinrichtung 36 ist mit einem Addierer 37 verbunden.
Der Ausgang des Addierers 37 steht mit einem Verzögerungselement 38 in
Verbindung, das die digitalen Werte jeweils um eine Abtastperiode
tTC0(n), z. B. t2 – t1, der Eingangssignalfolge Sin verschiebt.
Der Ausgang des Verzögerungselements 38 ist
mit dem zweiten Eingang des Addierers 37 und mit einem
Detektor 39 verbunden. Der Detektor 39 stellt
fest, ob der aktuelle Ausgangswert des Verzögerungselements 38 größer oder
kleiner als 1 ist. Ist der aktuelle Ausgangswert des Verzögerungselements 38 kleiner
als 1 so erzeugt der Detektor 39 an seinem Ausgang 40 eine
logische "1", andernfalls eine
logische "0". Ist also der aktuelle Ausgangswert
des Verzögerungselements 38 (Register)
kleiner als 1, so wird der Eingang des Addierers 37 mit
dem Wert RTC,k – 1 beaufschlagt, andernfalls
wird der Eingang des Addierers 37 über das Umschaltelement 36 mit
dem Wert –1
beaufschlagt. Die Ausgangswerte des Verzögerungselements 38 bilden
das Zeitversatz-Signal Offset, während
die Ausgangswerte des Detektors 39 das Indikatorsignal
E bilden.
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Die
Funktionsweise der in 4 dargestellten Zeitsteuerung 13 und
des Interpolators 7 wird nachfolgend unter Bezugnahme auf 8 erläutert. In 8 ist
ein Signal der Amplitude A dargestellt, das entsprechend der Eingangssignalfolge
Sin zu den Abtastzeiten t1,
t2, t3, t4 , t5,
t6, t7, t8, t9 und t10 abgetastet wird. Nach dem Resampling in
dem Resampler 1 wird das Signal zu den Abtastzeitpunkten
t'1,
t'2,
t'3,
t'4, t'5 und
t'6 abgetastet.
Die zeitliche Position der Abtastzeitpunkte t'1, t'2,
... t'6 der
Ausgangssignalfolge Sout in Bezug auf die
Abtastzeitpunkte t1, t2,
... t10 der Eingangssignalfolge Sin wird dem Interpolator 7 durch die
Zeitsteuerung 13 mittels des Zeitversatz-Signals Offset
und des Indikator-Signals E angezeigt.
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Im
in 8 dargestellten Beispiel wird davon ausgegangen,
daß das
Steuersignal RTC,k = 5/3 ist. Das Steuersignal
RTC,k ist im wesentlichen das Abtastraten-Verhältnis R
= fin/fout, das
jedoch auf der Grundlage der Phasenschätzung in einer anhand der 5 bis 7 noch
näher zu
beschreibenden Weise erfindungsgemäß geregelt wird. Es wird ferner
davon ausgegangen, daß der
Startwert in dem Verzögerungselement
(Register) 38 für
das Zeitversatz-Signal Offset = 2/3 beträgt. Da 2/3 < 1 ist, ist das Indikator-Signal E
= 1. Für
den Interpolator 7 bedeutet dies, daß zu einem Abtastzeitpunkt
t'1,
welcher um 2/3 der Abtastperiode der Eingangssignalfolge Sin nach dem Abtastzeitpunkt t1 liegt,
ein Abtastwert der Ausgangssignalfolge Sout durch
Interpolation erzeugt werden muß.
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Die
Umschalteinrichtung 36 verbindet den Eingang des Addierers 37 mit
dem Addierer 35, so daß zu
dem Registerstand des Verzögerungselements
(Register) 38 der Wert RTC,k – 1 = 2/3
addiert wird und am Ausgang des Verzögerungselements (Register) 38 nun
der Wert Offset = 4/3 erscheint. Da gilt 4/3 > 1, ist der Ausgang des Detektors 39 nun "0" und der Interpolator 7 führt aufgrund
dieses Zustands des Indikator-Signals E = 0 zwischen t2 und
t3 keine Interpolation durch. Im nachfolgenden
Takt wird des Eingang des Addierers 37 aufgrund des logischen Zustands "0" des Ausgangs des Detektors 39 mit –1 beaufschlagt
und das Signal Offset am Ausgang des Verzögerungselements (Register) 38 wird
Offset = 1/3. Da gilt 1/3 < 1
wird das Indikator-Signal
E = 1. Der Interpolator 7 führt somit eine Interpolation
an einer um 1/3 der Abtastperiode der Eingangssignalfolge Sin verschobenen Position nach dem Zeitpunkt
t3, also an der Position t2,
in 8, zur Erzeugung des nächsten Werts der Ausgangssignalfolge
Sout durch.
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Im
nächsten
Takt wird der Addierer
37 wieder mit dem Wert R
TC,k – 1
= 2/3 beaufschlagt, so daß der Ausgang
des Verzögerungselements
(Registers) des Wert 3/3 = 1 annimmt. Der Ausgang des Detektors
39 ist
somit "0" und es gilt für das Indikator-Signal
E = 0, so daß zwischen
den Zeitpunkten t
4 und t
5 keine
Interpolation erfolgt. Im nächsten
Takt wird der Eingang des Addierers
37 mit –1 beaufschlagt
und der Ausgang des Verzögerungselements
(Registers)
38 wird zu 0. Da das Indikator-Signal E durch
den Detektor
39 auf "1" gesetzt wird, erfolgt
somit die nächste
Interpolation zum Zeitpunkt t'
3 = t
5. Die Reihe
läßt sich wie
in
8 angegeben fortsetzen. In der Zeitsteuerung
13 werden
R
TC,k immer zur Erzeugung von
Ausgangswerten benutzt.
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Nachfolgend
wird der Aufbau und die Funktion eines Ausführungsbeispiels der Regeleinrichtung 12 anhand
der 5 bis 7 näher beschrieben.
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5 zeigt
ein Ausführungsbeispiel
der Regeleinrichtung 12. Der Regeleinrichtung 12 wird
nach jedem Beobachtungsintervall ein Schätzwert für das Abtastraten-Verhältnis Rk und ein auf 2π normierter Schätzwert für die Phase Φk/2π zugeführt. Der
Index k indiziert die Beobachtungsintervalle, die in 7 veranschaulicht
sind. Bei dem in 7 dargestellten Beispiel bestehen
die Beobachtungsintervalle jeweils aus sechs Abtastwerten im Takt
fout der Ausgangssignalfolge Sout.
Bei dem in 3 dargestellten Ausführungsbeispiel
der Schätzeinrichtung 11 erfolgt
die Schätzung
jeweils in der Mitte jedes Beobachtungsintervalls. Für die Regelung
wird jedoch ein Schätzwert
zu Beginn des nächsten
Beobachtungsintervalls benötigt.
Deshalb ist zu dem Schätzwert Φk/2π ein Phasenversatz
von N/2·Rk zu addieren, was in 7 in der
mittleren Zeile veranschaulicht ist.
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Im
in 5 dargestellten Ausführungsbeispiel wird ein zusätzlicher
Phasenversatz von N/m·Rk addiert, wobei m beispielsweise m = 12
betragen kann. Dieser zusätzliche
Versatz dient dazu, auch im Fall der größtmöglichen zu erwartenden Regelerabweichung
sicherzustellen, daß die
resultierende Soll-Phase ΦSoll,k nicht vor dem Beginn des nächsten Beobachtungsintervalls
liegt. Die vorstehend beschriebene Phasenverschiebung ist im dargestellten Ausführungsbeispiel
durch einen Multiplizierer (50), der bei geeineter Wahl
der Phasenverschiebung auch als eine Bit-Schiebe-Operation (Bit Shifter) realisiert
werden kann, und einen Addierer 51 ausgebildet.
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Die
auf 2π normierte
Phase ΦSoll,k/2π wird
zu Beginn des nächsten
Beobachtungsintervalls mit der auf 2π normierten Ist-Phase ΦIst,k/2π verglichen.
Die Abweichung ΔΦk/2π wird
in einem Substrahierer 52 ermittelt und einem Regler 53 zugeführt. Dem
Regler 53 werden ferner die Schätzwerte für das Abtastraten-Verhältnis Rk zugeführt.
Der Regler 53 arbeitet so, daß das am Ausgang des Reglers 53 gebildete Steuersignal
RTC,k im wesentlichen dem im vorhergehenden
Beobachtungsintervall geschätzten
Abtastraten-Verhältnis
Rk entspricht, dieses jedoch basierend auf
der Regelgröße ΔΦk/2π geringfügig so modifiziert ist,
daß durch
das Steuersignal RTC,k erreicht wird, daß am Ende
des auszuregelnden Beobachtungsintervalls die Ist-Phase ΦIst,k mit der Soll-Phase ΦSoll,k übereinstimmt.
Im eingeschwungenen Zustand des Reglers stimmt Rk mit
dem Steuersignal RTC,k idealerweise überein.
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Die
auf 2π normierte
Ist-Phase ΦIst,k der Ausgangssignalfolge Sout wird
so gebildet, daß das
Steuersignal RTC,k, welches das von der
Zeitsteuerung 13 tatsächlich
verwendete Abtastraten-Verhältnis
darstellt, mit der Beobachtungslänge
N in einem Multiplizierer 54 multipliziert wird. Auch hier
kann der Multiplizierer 54 durch eine Bit-Schiebe-Operation
(Bit Shifter) ersetzt werden, um eine tatsächliche Multiplikation zu vermeiden.
Auf diese Weise wird die Phasenverschiebung während des k-ten Beobachtungsintervalls ermittelt
und dem Addierer 55 zugeführt, dessen Ausgang mit einem
Verzögerungselement 56 (Register)
in Verbindung steht, welches eine Verschiebung um jeweils die Länge eines
Beobachtungsintervalls vornimmt. Das Umschaltelement 57 ist
außer
bei der noch zu beschreibenden Initialisierung stets so geschaltet,
daß sein
Ausgang mit dem Verzögerungselement 56 verbunden
ist. Folglich wird der Ausgang des Verzögerungselements 56 an
einen der Eingänge
des Addierers 55 zurückgeführt. Da
der Ausgang des Verzögerungselements
(Registers) 56 die Ist-Phase ΦIst,k zu
Beginn des k-ten Beobachtungsintervalls repräsentiert, wird durch Addition
der Phase ΦIst,k zu Beginn des k-ten Beobachtungsintervalls
und der in dem k-ten Beobachtungsintervall hervorgerufenen Phasenverschiebung
die Ist-Phase ΦIst,k zu Beginn des k + 1-ten Beobachtungsintervalls ΦIst,k+1/2π berechnet.
Die Ist-Phase wird also unter Berücksichtigung der in dem jeweiligen
aktuellen Beobachtungsintervall stattfindenden Phasenverschiebung
kontinuierlich fortgeschrieben.
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Zu
Beginn der Regelung ist die Ist-Phase nicht bekannt. Deshalb wird
zu Beginn der Regelung bei der Initialisierung über das Umschaltelement (Multiplexer
MUX) 57 der Ausgang des Addierers 51 mit dem +Eingang
des Subtrahierers 52 verbunden, so daß aufgrund der Identität der Eingangssignale des
Subtrahierers 52 die Regelgröße ΔΦk/2π zunächst 0 ist.
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6 zeigt
ein Ausführungsbeispiel
des Reglers 53. In diesem Ausführungsbeispiel ist der Regler 53 als
Proportionalregler ausgebildet, d. h. die auf das geschätzte Abtastraten-Verhältnis Rk ausgeübte Änderung
ist der Regelgröße ΔΦk/2π proportional,
wobei der Proportionalitätsfaktor
im dargestellten Ausführungsbeispiel
3/4N beträgt.
Der Proportionalitätsfaktor
und die Regelgröße ΔΦk/2π werden
einem Multiplizierer 58 zugeführt, der bei geeigneter Wahl des
Proportionalitätsfaktors
als Bit-Schiebe-Operation
(Bit Shifter) ausgeführt
werden kann. Die eigentliche Regelung erfolgt mittels eines Subtrahierers 59, welchem
der Ausgang des Multiplizierers 58 und die Schätzwerte
des Abtastraten-Verhältnisses
Rk zugeführt
werden.
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Die
Funktionsweise der in 5 dargestellten Regeleinrichtung 12 wird
anhand von 7 näher erläutert. In der ersten Zeile
von 7 sind die Abtastzeitpunkte der Ausgangssignalfolge
Sout, die beispielsweise durch die steigenden
Flanken des fout-Takts repräsentiert
sind, durch Pfeile veranschaulicht. In der zweiten Zeile ist jeweils
angedeutet, daß die
Schätzeinrichtung 11 einen
auf 2π normierten Schätzwert für die Phase ΔΦk/2π jeweils
für die
Mitte eines jeden Beobachtungsintervalls bestimmt. Um die Phase
des Ausgangstakts fout zu Beginn des jeweils
nächsten
Beobachtungsintervalls zu erhalten, muß die Phase in diesem Beispiel
jeweils um 3,5·Rk verschoben werden. Daraus ergibt sich die
Soll-Phase ΦSoll,k zu Beginn des jeweils nächsten Beobachtungsintervalls.
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In
dem ersten Beobachtungsintervall kann noch keine Regelung vorgenommen
werden, da in diesem Beobachtungsintervall erstmals die Schätzwerte
R1 und Φ1 bestimmt werden. In dem zweiten Beobachtungsintervall
wird durch die Umschalteinrichtung (Multiplexer) 57 die
Startphase Φstart/2π festgelegt,
auf welche die Ist-Phase der Regeleinrichtung 12 initialisiert
wird. Am Ende des zweiten Beobachtungsintervalls kann erstmalig
die Regelgröße ΔΦ2/2π,
welche die Abweichung der Ist-Phase von der Soll-Phase am Ende des
zweiten Beobachtungsintervalls darstellt, ermittelt werden. In dem
in 7 dargestellten Beispiel war der Takt fout während
des zweiten Beobachtungsintervalls zu groß. Der Takt fout wird
während
des dritten Beobachtungsintervalls so verringert, daß am Ende
des dritten Beobachtungsintervalls die Ist-Phase mit der Soll-Phase
idealerweise exakt übereinstimmt.
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Die
erfindungsgemäße Regelung
regelt das Abtastraten-Verhältnis (Ratio)
ständig
nach, insbesondere dann, wenn sich die Eingangsabtastrate fin oder die Ausgangsabtastrate fout ändert. Eine Änderung
des Füllstands
des Pufferspeichers (FIFO) 6 kann im eingeschwungenen Zustand
der Regelung vermieden werden, so daß keine größeren Änderungen der Gruppenlaufzeit
durch den Resampler 1 auftreten.
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Die
Erfindung ist nicht auf das dargestellte Ausführungsbeispiel beschränkt. Insbesondere
kann die Schätzeinrichtung 11 auch
anders als in 3 dargestellt konfiguriert sein.
Für die
Regeleinrichtung 12 und die Zeitsteuerung 13 sind
auch andere als die in den 4 und 5 dargestellten
Realisierungen denkbar. Die Erfindung kann auch für einen
Resampler 1 im Up-Sampling-Betrieb Anwendung finden, wobei
dann in 2 die Funktionen von fin und fout zu vertauschen
sind und der Pufferspeicher (FIFO) 6 vor dem Interpolator 7 anzuordnen
ist.
