DE10106403B4 - Vorrichtung und Verfahren zur Abtastratenumsetzung - Google Patents

Vorrichtung und Verfahren zur Abtastratenumsetzung Download PDF

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Abstract

Vorrichtung zur Umsetzung einer digitalen Eingangssignalfolge (Si n) mit einer Eingangsabtastrate (fin) in eine digitale Ausgangssignalfolge (Sout) mit einer Ausgangsabtastrate (fout), die größer als die Eingangsabtastrate (fin) ist, mit
einer Schätzeinrichtung (11), die das Abtastraten-Verhältnis (Rk) zwischen der Eingangsabtastrate (fin) und der Ausgangsabtastrate (fout) abschätzt, einer mit der Schätzeinrichtung (11) verbundenen Regeleinrichtung (12), die in Abhängigkeit von dem abgeschätzten Abtastraten-Verhältnis (Rk) ein Steuersignal (RTC,k) erzeugt,
einer Zeitsteuerung (13), welche zunächst aus dem Steuersignal (RTC,k) die Zeitverschiebung (tMod(n)/Tout) Jedes Abtastzeitpunkts (t'n) der Ausgangssignalfolge (So ut) in Bezug auf den nächstfolgenden Abtastzeitpunkt (ti+1) der Eingangssignalfolge (Sin) ermittelt und dann daraus die Zeitverschiebung (Δt(n)/Tout) des Abtastzeitpunkts (t'n) der Ausgangssignalfolge (Sout) in Bezug auf den vorhergehenden Abtastzeitpunkt (ti) der Eingangssignalfolge (Sin) bestimmt, und einem Interpolator (7), der die Eingangssignalfolge (Si n) zur Erzeugung der Ausgangssignalfolge (Sout) an den in der Zeitsteuerung (13) ermittelten Abtastzeitpunkten (t'n) interpoliert.

Description

  • Die Erfindung betrifft eine Vorrichtung zur Umsetzung einer digitalen Eingangssignalfolge mit einer Eingangsabtastrate in eine digitale Ausgangssignalfolge mit einer Ausgangsabtastrate, die höher ist als die Eingangsabtastrate. Eine solche Vorrichtung wird im allgemeinen als Resampler bezeichnet. Die Erhöhung der Abtastrate wird als Up-Sampling bezeichnet. Die Erfindung betrifft ferner ein entsprechendes Verfahren.
  • Ein Resampler für Down-Sampling ist beispielsweise aus der EP 0 665 546 A2 bekannt. Bei einem Resampler muß zunächst das Verhältnis der Eingangsabtastrate zu der Ausgangsabtastrate erfaßt werden. Dies erfolgt bei der vorstehend genannten Druckschrift durch eine Torzeitmessung. In einem Interpolator werden die Abtastwerte zu den durch die Ausgangsabtastrate vorgegebenen Ausgangsabtastzeitpunkten aus den Abtastwerten der Eingangssignalfolge interpoliert. Der Interpolator wird dabei durch das detektierte Abtastraten-Verhältnis gesteuert. Da die Erfassung des Abtastraten-Verhältnisses Meßungenauigkeiten unterworfen ist, erfolgt im Fall des Down-Sampling am Ausgang des Interpolators und im Fall des Up-Sampling am Eingang des Interpolators eine Pufferung in einem Pufferspeicher, beispielsweise einem FIFO. Dabei wird das integrale Verhalten des FIFO-Speichers ausgenutzt. In der EP 0 665 546 A2 wird vorgeschlagen, das den Interpolator ansteuernde Abtastraten-Verhältnis in Abhängigkeit von dem Füllstand des Pufferspeichers zu regeln.
  • Die in der EP 0 665 546 A2 vorgeschlagene Regelung des Abtastraten-Verhältnisses (Ratio) in Abhängigkeit vom Füllstand des Pufferspeichers hat den Nachteil, daß bei einer Änderung des Füllstands des Pufferspeichers sich die Gruppenlaufzeit des digitalen Signals durch den Resampler ändert. Bei der Anwendung z.B. in der Mobilfunktechnik sind größere Füllstandsänderungen des Pufferspeichers von (z. B. +/–1), d.h. eine Änderung um eine Speichereinheit, nicht tolerierbar, da diese zu Laufzeitschwankungen des Signals durch den Resampler führen. Bei dem in der EP 0 665 546 A2 vorgeschlagenen Füllstandskontroller des Pufferspeichers werden Abweichungen des Taktratenverhältnisses relativ spät erkannt, wenn bereits eine relativ große Verstimmung des Ratio stattgefunden hat. Dies führt aufgrund falscher Abtastzeitpunkte zu größeren Interpolationsfehlern. Ein Up-Sampling ist mit diesem Resampler nicht ohne weiteres möglich.
  • Ein Resampler für Down-Sampling ist in der nicht vorveröffentlichten DE 101 02 166 A1 der gleichen Anmelderin und des gleichen Erfinders beschrieben. Eine Umsetzung des in dieser Druckschrift beschriebenen Down-Samplings in Up-Sampling ist nicht ohne die Erkenntnisse der hier vorliegenden Erfindung möglich.
  • Aus der US 6,061410 A , ist ein Abtastratenumsetzer für Upsampling bekannt, mit einer Schätzeinrichtung die das Abtastraten-Verhältnis zwischen der Eingangsabtastrate und der Ausgangsabtastrate abschätzt, einem mit der Schätzeinrichtung verbundenen Akkumulator/Inkrement Detektor, der in Abhängigkeit von dem abgeschätzten Abastratenverhältnis ein Steuersignal erzeugt und einem Interpolator, der die Eingangssignalfolge zur Erzeugung der Ausgangssignalfolge für Upsampling um den Faktor 3 interpoliert.
  • Aus der US 5,451,944 A ist ein weiterer Abtastratenumsetzer mit einem linearen Interpolator bekannt, bei dem ein Abtastpunkt der Ausgangssignalfolge durch lineare Interpolation des vorhergehenden und nachfolgenden Abtastpunktes der Eingangssignalfolge berechnet wird. Hierzu wird mit Hilfe eines Pulszählers die Zeitdifferenz zwischen dem vorhergehenden Abtastpunkt der Eingangssignalfolge und dem Abtastpunkt der Ausgangssignalfolge einerseits, und die Zeitdifferenz zwischen dem Abtastpunkt der Ausgangssignalfolge und dem nachfolgenden Abtastpunkt der Eingangssignalfolge andererseits bestimmt.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, eine Vorrichtung (Resampler) und ein Verfahren (Resampling-Verfahren) zur Umsetzung einer digitalen Eingangssignalfolge mit einer Eingangsabtastrate in eine digitale Ausgangssignalfolge mit einer höheren Ausgangsabtastrate zu schaffen, welche bzw. welches mit hoher Genauigkeit arbeitet und mit begrenztem Aufwand realisierbar ist.
  • Die Aufgabe wird durch eine Vorrichtung gemäß dem Anspruch 1 und ein Verfahren gemäß. dem Ansgruch 8 gelöst. Die Unteransprüche enthalten vorteilhafte Weiterbildungen der Vorrichtung bzw. des Verfahrens.
  • Ein Ausführungsbeispiel des erfindungsgemäßen Resamplers und des erfindungsgemäßen Resampling-Verfahrens wird nachfolgend unter Bezugnahme auf die Zeichnung näher beschrieben. In der Zeichnung zeigen:
  • 1 eine schematische Darstellung eines Resamplers für Down-Sampling;
  • 2 ein Blockschaltbild eines Resamplers für Down-Sampling;
  • 3 ein Blockschaltbild eines detaillierten Ausschnitts des Resamplers in 2 zur Ermittlung des Abtastraten-Verhältnisses und der Phasenlage für Down-Sampling;
  • 4 ein Blockschaltbild der Zeitsteuerung des Resamplers in 2;
  • 5 ein Blockschaltbild einer Regeleinrichtung des Resamplers in 2;
  • 6 eine detailliertere Darstellung des Reglers der in 5 dargestellten Regeleinrichtung;
  • 7 ein Diagramm zur Erläuterung der Arbeitsweise der in 5 dargestellten Regeleinrichtung;
  • 8 ein Diagramm zur Erläuterung der Arbeitsweise der in 4 dargestellten Zeitsteuerung;
  • 9 ein Blockschaltbild eines erfindungsgemäßen Resamplers für Up-Sampling,
  • 10 ein Diagramm zur Erläuterung der Arbeitsweise der in 11 Zeitsteuerung des erfindungsgemäßen Resamplers für Up-Sampling, und
  • 11 ein Blockschaltbild der Zeitsteuerung des erfindungsgemäßen Resamplers für Up-Sampling.
    •
  • Bevor anhand der 9–11 ein Ausführungsbeispiel eines erfindungsgemäßen Resamplers für Up-Sampling erläutert wird, wird zum besseren Verständnis der Erfindung zunächst das Grundprinzip für Down-Sampling erläutert, auf welchem die Erfindung aufbaut und das Gegenstand der nicht vorveröffentlichten DE 101 02 166 A1 ist.
  • 1 zeigt das der Erfindung zugrundeliegende Grundprinzip eines Resamplers 1. An den Resampler 1 ist eine mit dem Takt fin arbeitende erste digitale Signalverarbeitung 2 und eine mit dem Takt fout arbeitende zweite digitale Signalverarbeitung 3 angeschlossen. Die erste digitale Signalverarbeitung 2 erzeugt digitale Abtastwerte, beispielsweise mit einer Breite von 24 Bit, die dem Resampler 1 zugeführt werden. Ferner wird dem Resampler (Abtastraten-Umsetzer) der Takt Vin·fin der ersten digitalen Signalverarbeitung 2 und der Takt Vout·fout der zweiten digitalen Signalverarbeitung 3 zugeführt. Vin und Vout sind ganzzahlige Vielfache und können gleich eins sein. Die Takte fin und fout sind im allgemeinen asynchron und stehen in einem beliebigen, im allgemeinen nicht ganzzahligen Verhältnis zueinander. Der Resampler 1 hat die Aufgabe, die digitalen Abtastwerte der mit dem Takt fin arbeitenden ersten digitalen Signalverarbeitung 2 in digitale Abtastwerte der mit dem Takt fout arbeitenden zweiten digitalen Signalverarbeitung 3 umzusetzen. Für den Fall, daß fout kleiner als fin ist, handelt es sich um Down-Sampling. Für den Fall, daß fout größer als fin ist, handelt es sich um Up-Sampling.
  • 2 zeigt ein Ausführungsbeispiel eines Resamplers 1 für Down-Sampling. Ein erster Block 4 des Resamplers 1 arbeitet mit dem Eingangstakt fin, während ein zweiter Block 5 des Resamplers 1 mit dem Ausgangstakt fout arbeitet. Die dem Resampler 1 zugeführte digitale Eingangssingalfolge Sin wird mit dem Takt fin einem Interpolator 7 zugeführt. In dem Interpolator 7 erfolgt eine Interpolation zur Erzeugung der Abtastwerte der Ausgangssignalfolge Sout zu den der Ausgangsabtastrate fout entsprechenden Abtastzeitpunkten. Dies ist in 8 veranschaulicht. Die Abtastwerte A zu den Abtastzeitpunkten t1, t3,... t10 entsprechend der Eusgangssignalfolge Sin, während die Abtastwerte A zu den Abtastzeitpunkten t'1, t'2,...t'6 der Ausgangssignalfolge Sout entsprechen.
  • Dem Interpolator 7 ist im dargestellten Fall des Down-Samplings ein Pufferspeicher 6 nachgeschaltet, der im Ausführungsbeispiel als FIFO (first-in-first-out) ausgeführt ist. Der Pufferspeicher 6 dient insbesondere während einer Einschwingphase der Pufferung der von dem Interpolator 7 erzeugten Abtastwerte, die am Ausgang des Pufferspeichers 6 mit dem Takt fout abgenommen werden. Es ist das Ziel der vorliegenden Erfindung, den Füllstand des Pufferspeichers 6 exakt konstant zu lassen und Füllstandschwankungen des Pufferspeichers 6 zu vermeiden. Die Regelung des Interpolators 7 erfolgt deshalb nicht wie beim Stand der Technik auf der Grundlage einer Füllstandsdetektion des Pufferspeichers 6, da eine solche Regelung erst eingreifen kann, wenn sich der Füllstand des Pufferspeichers 6 um mindestens 1 geändert hat. Die Regelung basiert vielmehr neben einer Schätzung des Abtastraten-Verhältnisses R = fin·fout auf einer zusätzlichen Schätzung der Phasenlage Φ der Ausgangsabtastrate fout in Bezug auf die Eingangsabtastrate fin. Die Eingangsabtastrate fin wird zur Erfassung des Abtastraten-Verhältnisses (Ratio) R einem Zähler 8 zugeführt, dessen Ausgang mit der Ausgangsabtastrate fout an einem Abtastelement 9 abgetastet wird. Das so erzeugte Signal durchläuft im Ausgangsbeispiel ein Cascaded-Integrate-Comb-Filter (CIC-Filter) 1. Ordnung 10. Diesem CIC-Filter 10 ist ein Schätzer 11 zur Abschätzung des Abtastraten-Verhältnisses R und der Phasenlage Φ nachgeschaltet. Der Schätzer 11 wertet jeweils N Abtastwerte aus und erzeugt jeweils am Ende eines solchen Beobachtungsintervalls der Länge N einen Schätzwert Rk für das Abtastraten-Verhältnis fin·fout und für die Phase Φk der Phasenlage des Ausgangstakts fout. Diese Schätzwerte werden einer Regeleinrichtung 12 zugeführt, die daraus ein Steuersignal RTC,k erzeugt. Dieses Steuersignal RTC,k wird einer Zeitsteuerung 13 zugeführt, die ein Zeitversatz-Signal Offset, welches die Abtastzeitpunkte t'1, t'2,...t'6 der Ausgangssignalfolge Sout in Bezug auf die Abtastzeitpunkte t1, t2,...t10 der Eingangssignalfolge Sin kennzeichnet, und ein Enable-Signal E erzeugt, welches kennzeichnet, ob in einem bestimmten Abtastintervall der Eingangssignalfolge Sin ein Abtastzeitpunkt der Ausgangssignalfolge Sout liegt oder nicht.
  • Im folgenden werden die einzelnen Elemente des in 2 dargestellten Resamplers 1 im Detail beschrieben.
  • 3 zeigt ein Blockschaltbild der Elemente zur Gewinnung des Abtastraten-Verhältnisses (Ratio) R, des CIC-Filters 10 sowie des Schätzers 11.
  • Im in 2 dargestellten Fall des Down-Samplings wird die Eingangsabtastrate fin dem Zähler 8 zugeführt, der als Ein- oder Zweiflankenzähler ausgebildet sein kann. Die Zählwerte des Zählers 8 werden einem Gray-Codierer 14 zugeführt, der eine Gray-Codierung der Zählwerte durchführt. Eine Gray-Codierung hat Bekannterweise die Eigenschaft, daß sich beim Inkrementieren bzw. Dekrementieren nur jeweils ein Bit ändert. Der Fehler bei der nachfolgenden Abtastung mit der Ausgangsabtastrate fout in dem Abtastelement 9 beträgt deshalb maximal 1 Bit. Die Gray-Codierung wird in dem nachfolgenden Gray-Decodierer 15 wieder rückgängig gemacht. Der Gray-Codierer 14 und der Gray-Decodierer 15 sind optional und können auch entfallen. Das Abtastraten-Verhältnis (Ratio) kann auch in anderer Weise als mit einer Zähler-Abtastung ermittelt werden.
  • Das Ausgangssignal des Gray-Decodierers 15 wird im dargestellten Ausführungsbeispiel einem CIC-Filter 1. Ordnung 10 zugeführt. In einer aus einem Addierer 16 und einem Verzögerungselement 17 bestehenden ersten Stufe werden die Abtastwerte kontinuierlich aufaddiert. In einem Abtastkonverter 18 wird die Abtastrate im Ausführungsbeispiel um den Faktor 6 abgesenkt, d.h. es wird nur jeder 6. Wert des Ausgangs des Addierers 16 zur Weiterverarbeitung ausgewählt. In einer aus einem Subtrahierer 19 und einem Verzögerungselement 28 bestehenden zweiten Stufe wird von dem Endwert eines Blocks der Länge N/6 jeweils der Anfangswert subtrahiert, d.h. die Werte am Ausgang des CIC-Filters 10 repräsentieren die blockweise Summe von jeweils N/6 Abtastwerten. Diese blockweisen Summenwerte werden dem Schätzer 11 zugeführt. N stellt die Länge des beabsichtigten Beobachtungsintervalls des Schätzers 11 dar.
  • Der Schätzer 11 besteht aus einer Kette von mehreren Verzögerungselementen 20, 21, 22, 23 und 24. Ausgewählte Anfangs- Zwischen- und Endwerte dieser Verzögerungskette 20–24 werden Addierern 25, 26 und 27 zur Berechnung der Schätzwerte für das Abtastraten-Verhältnis und weiteren Addierern 28, 29 und 30 zur Berechnung der Schätzwerte für die Phase zugeführt. In Multiplizierern 31 und 32 erfolgt eine geeignete Skalierung, bevor in jeweils einem Abtastkonverter 33 bzw. 34 eine Reduzierung der Abtastrate um den verbleibenden Wert 6 erfolgt, so daß am Ausgang des Schätzers 11 nach jeweils einem Beobachtungsintervall bestehend aus N Eingangswerten ein Schätzwert Rk für das Abtastraten-Verhältnis (Ratio) und ein auf 2π normierter Schätzwert für die Phase Φg/2π zur Verfügung steht.
  • Die genaue Funktionsweise des in 3 dargestellten Schätzers ist in der Patentanmeldung DE 100 39 666 A1 der gleichen Anmelderin und des gleichen Erfinders im Detail beschrieben. Der Inhalt dieser Patentanmeldung DE 100 39 666 A1 wird in die hier vorliegende Patentanmeldung im vollen Umfang einbezogen.
  • 4 zeigt ein Blockschaltbild der Zeitsteuerung 13. Die Regeleinrichtung 12 erzeugt aus den Schätzwerten des Abtastraten-Verhältnisses Rk und den Schätzwerten der Phase Φk in einer anhand von 5 noch näher zu beschreibenden Weise ein Steuersignal RTC,k, das der Zeitsteuerung 13 zugeführt wird. In einem Addierer 35 wird das Steuersignal RTC,k um 1 vermindert. Es ist die Aufgabe der Zeitsteuerung 13 dem Interpolator 7 ein Zeitversatz-Signal (Offset) zu übermitteln, welches die Abtastzeitpunkte t'1, t'2,...t'6 der Ausgangssignalfolge Sout in Bezug auf die Abtastzeitpunkte t1, t2...t10 der Eingangssignalfolge Sin kennzeichnet. Dabei ist die Abtastperiode der Eingangssignalfolge Sin im Ausführungsbeispiel auf 1 normiert. Bei einer anderen Normierung wäre anstatt 1 die entsprechende Normierungsgröße zu subtrahieren. Ferner wird von der Steuerung 13 ein Enable-Signal E erzeugt, welches dem Interpolator 7 anzeigt, ob in der nächstfolgenden Abtastperiode der Eingangssignalfolge Sin ein Abtastzeitpunkt der Ausgangssignalfolge Sout liegt.
  • Der Ausgang des Addierers 35 ist mit einer Umschalteinrichtung (Multiplexer MUX) 36 verbunden. Wenn die Umschalteinrichtung 36 an ihrem Schalteingang 41 eine logische "1" empfängt, so verbindet sie ihren Ausgang mit dem Addierer 35. Andernfalls ist ihr Ausgang mit dem anderen Eingang verbunden, an welchem kontinuierlich der Wert –1 anliegt. Der Ausgang der Umschalteinrichtung 36 ist mit einem Addierer 37 verbunden. Der Ausgang des Addierers 37 steht mit einem Verzögerungselement 38 in Verbindung, das die digitalen Werte jeweils um eine Abtastperiode tTCO(n), z.B. t2 – tl, der Eingangssignalfolge Sin verschiebt. Der Ausgang des Verzögerungselements 38 ist mit dem zweiten Eingang des Addierers 37 und mit einem Detektor 39 verbunden. Der Detektor 39 stellt fest, ob der aktuelle Ausgangswert des Verzögerungselements 38 größer oder kleiner als 1 ist. Ist der aktuelle Ausgangswert des Verzögerungselements 38 kleiner als 1 so erzeugt der Detektor 39 an seinem Ausgang 40 eine logische "1", andernfalls eine logische "0". Ist also der aktuelle Ausgangswert des Verzögerungselements 38 (Register) kleiner als 1, so wird der Eingang des Addierers 37 mit dem Wert RTC,k–1 beaufschlagt, andernfalls wird der Eingang des Addierers 37 über das Umschaltelement 36 mit dem Wert –1 beaufschlagt. Die Ausgangswerte des Verzögerungselements 38 bilden das Zeitversatz-Signal Offset, während die Ausgangswerte des Detektors 39 das Enable-Signal E bilden.
  • Die Funktionsweise der in 4 dargestellten Zeitsteuerung 13 und des Interpolators 7 wird nachfolgend unter Bezugnahme auf 8 erläutert. In 8 ist ein Signal der Amplitude A dargestellt, das entsprechend der Eingangssignalfolge Sin zu den Abtastzeiten t1, t2, t3, t4, t5, t6, t7, t8, t9 und t10 abgetastet wird. Nach dem Resampling in dem Resampler 1 wird das Signal zu den Abtastzeitpunkten t'1, t'2, t'3, t'4, t'5 und t'6 abgetastet. Die zeitliche Position der Abtastzeitpunkte t'1, t'2,...t'6 der Ausgangssignalfolge Sout in Bezug auf die Abtastzeitpunkte t1, t2,...t10 der Eingangssignalfolge Sin wird dem Interpolator 7 durch die Zeitsteuerung 13 mittels des Zeitversatz-Signals Offset und des Enable-Signals E angezeigt.
  • Im in 8 dargestellten Beispiel wird davon ausgegangen, daß das Steuersignal RTC,k = 5/3 ist. Das Steuersignal RTC,k ist im wesentlichen das Abtastraten-Verhältnis R = fin/fout, das jedoch auf der Grundlage der Phasenschätzung in einer anhand der 5 bis 7 noch näher zu beschreibenden Weise geregelt wird. Es wird ferner davon ausgegangen, daß der Startwert in dem Verzögerungselement (Register) 38 für das Zeitversatz-Signal Offset = 2/3 beträgt. Da 2/3 < 1 ist, ist das Enable-Signal E = 1. Für den Interpolator 7 bedeutet dies, daß zu einem Abtastzeitpunkt t'1, welcher um 2/3 der Abtastperiode der Eingangssignalfolge Sin nach dem Abtastzeitpunkt t1 liegt, ein Abtastwert der Ausgangssignalfolge Sout durch Interpolation erzeugt werden muß.
  • Die Umschalteinrichtung 36 verbindet den Eingang des Addierers 37 mit dem Addierer 35, so daß zu dem Registerstand des Verzögerungselements (Register) 38 der Wert RTC,k – 1 = 2/3 addiert wird und am Ausgang des Verzögerungselements (Register) 38 nun der Wert Offset = 4/3 erscheint. Da gilt 4/3 > 1, ist der Ausgang des Detektors 39 nun "0" und der Interpolator 7 führt aufgrund dieses Zustands des Enable-Signals E = 0 zwischen t2 und t3 keine Interpolation durch. Im nachfolgenden Takt wird des Eingang des Addierers 37 aufgrund des logischen Zustands "0" des Ausgangs des Detektors 39 mit –1 beaufschlagt und das Signal Offset am Ausgang des Verzögerungselements (Register) 38 wird Offset = 1/3. Da gilt 1/3 < 1 wird das Enable-Signal E = 1. Der Interpolator 7 führt somit eine Interpolation an einer um 1/3 der Abtastperiode der Eingangssignalfolge Sin verschobenen Position nach dem Zeitpunkt t3, also an der Position t2. in 8, zur Erzeugung des nächsten Werts der Ausgangssignalfolge Sout durch.
  • Im nächsten Takt wird der Addierer 37 wieder mit dem Wert RTC,k – 1 = 2/3 beaufschlagt, so daß der Ausgang des Verzögerungselements (Registers) des Wert 3/3 = 1 annimmt. Der Ausgang des Detektors 39 ist somit "0" und es gilt für das Enable-Signal E = 0, so daß zwischen den Zeitpunkten t4 und t5 keine Interpolation erfolgt. Im nächsten Takt wird der Eingang des Addierers 37 mit –1 beaufschlagt und der Ausgang des Verzögerungselements (Registers) 38 wird zu 0. Da das Enable-Signal E durch den Detektor 39 auf "1" gesetzt wird, erfolgt somit die nächste Interpolation zum Zeitpunkt t'3 = t5. Die Reihe läßt sich wie in 8 angegeben fortsetzen. In der Zeitsteuerung 13 werden RTC,k immer zur Erzeugung von N/Vout Ausgangswerten benutzt.
  • Nachfolgend wird der Aufbau und die Funktion eines Ausführungsbeispiels der Regeleinrichtung 12 anhand der 5 bis 7 näher beschrieben.
  • 5 zeigt ein Ausführungsbeispiel der Regeleinrichtung 12. Der Regeleinrichtung 12 wird nach jedem Beobachtungsintervall ein Schätzwert für das Abtastraten-Verhältnis Rk und ein auf 2π normierter Schätzwert für die Phase Φk/2π zugeführt. Der Index k indiziert die Beobachtungsintervalle, die in 7 veranschaulicht sind. Bei dem in 7 dargestellten Beispiel bestehen die Beobachtungsintervalle jeweils aus sechs Abtastwerten im Takt fout der Ausgangssignalfolge Sout. Bei dem in 3 dargestellten Ausführungsbeispiel der Schätzeinrichtung 11 erfolgt die Schätzung jeweils in der Mitte jedes Beobachtungsintervalls. Für die Regelung wird jedoch ein Schätzwert zu Beginn des nächsten Beobachtungsintervalls benötigt. Deshalb ist zu dem Schätzwert Φk/2π ein Phasenversatz von N/2·Rk zu addieren, was in 7 in der mittleren Zeile veranschaulicht ist.
  • Im in 5 dargestellten Ausführungsbeispiel wird ein zusätzlicher Phasenversatz von N/m·Rk addiert, wobei m beispielsweise m = 12 betragen kann. Dieser zusätzliche Versatz dient dazu, auch im Fall der größtmöglichen zu erwartenden Regelerabweichung sicherzustellen, daß die resultierende Soll-Phase ΦSoll,k nicht vor dem Beginn des nächsten Beobachtungsintervalls liegt. Die vorstehend beschriebene Phasenverschiebung ist im dargestellten Ausführungsbeispiel durch einen Multiplizierer 50, der bei geeineter Wahl der Phasenverschiebung auch als eine Bit-Schiebe-Operation (Bit Shifter) realisiert werden kann, und einen Addierer 51 ausgebildet.
  • Die auf 2π normierte Phase ΦSoll,k/2π wird zu Beginn des nächsten Beobachtungsintervalls mit der auf 2π normierten Ist-Phase ΦIst,k/2π verglichen. Die Abweichung ΔΦk/2π wird in einem Substrahierer 52 ermittelt und einem Regler 53 zugeführt. Dem Regler 53 werden ferner die Schätzwerte für das Abtastraten-Verhältnis Rk zugeführt. Der Regler 53 arbeitet so, daß das am Ausgang des Reglers 53 gebildete Steuersignal RTC,k im wesentlichen dem im vorhergehenden Beobachtungsintervall geschätzten Abtastraten-Verhältnis Rk entspricht, dieses jedoch basierend auf der Regelgröße ΔΦk/2π geringfügig so modifiziert ist, daß durch das Steuersignal RTC,k erreicht wird, daß am Ende des auszuregelnden Beobachtungsintervalls die Ist-Phase ΦIst,k mit der Soll-Phase ΦSoll,k übereinstimmt. Im eingeschwungenen Zustand des Reglers stimmt Rk mit dem Steuersignal RTC,k Idealerweise überein.
  • Die auf 2π normierte Ist-Phase ΦIst,k der Ausgangssignalfolge Sout wird so gebildet, daß das Steuersignal RTC,k, welches das von der Zeitsteuerung 13 tatsächlich verwendete Abtastraten-Verhältnis darstellt, mit der Beobachtungslänge N in einem Multiplizierer 54 multipliziert wird. Auch hier kann der Multiplizierer 54 durch eine Bit-Schiebe-Operation (Bit Shifter) ersetzt werden, um eine tatsächliche Multiplikation zu vermeiden. Auf diese Weise wird die Phasenverschiebung während des k-ten Beobachtungsintervalls ermittelt und dem Addierer 55 zugeführt, dessen Ausgang mit einem Verzögerungselement 56 (Register) in Verbindung steht, welches eine Verschiebung um jeweils die Länge eines Beobachtungsintervalls vornimmt. Das Umschaltelement 57 ist außer bei der noch zu beschreibenden Initialisierung stets so geschaltet, daß sein Ausgang mit dem Verzögerungselement 56 verbunden ist. Folglich wird der Ausgang des Verzögerungselements 56 an einen der Eingänge des Addierers 55 zurückgeführt. Da der Ausgang des Verzögerungselements (Registers) 56 die Ist-Phase ΦIst,k zu Beginn des k-ten Beobachtungsintervalls repräsentiert, wird durch Addition der Phase ΦIst,k zu Beginn des k-ten Beobachtungsintervalls und der in dem k-ten Beobachtungsintervall hervorgerufenen Phasenverschiebung die Ist-Phase ΦIst,k zu Beginn des k+1-ten Beobachtungsintervalls ΦIst,k+1/2π berechnet. Die Ist-Phase wird also unter Berücksichtigung der in dem jeweiligen aktuellen Beobachtungsintervall stattfindenden Phasenverschiebung kontinuierlich fortgeschrieben.
  • Zu Beginn der Regelung ist die Ist-Phase nicht bekannt. Deshalb wird zu Beginn der Regelung bei der Initialisierung über das Umschaltelement (Multiplexer MUX) 57 der Ausgang des Addierers 51 mit dem +Eingang des Subtrahierers 52 verbunden, so daß aufgrund der Identität der Eingangssignale des Subtrahierers 52 die Regelgröße ΔΦk/2π zunächst 0 ist.
  • 6 zeigt ein Ausführungsbeispiel des Reglers 53. In diesem Ausführungsbeispiel ist der Regler 53 als Proportionalregler ausgebildet, d.h. die auf das geschätzte Abtastraten-Verhältnis Rk ausgeübte Änderung ist der Regelgröße ΔΦk/2π proportional, wobei der Proportionalitätsfaktor im dargestellten Ausführungsbeispiel 3/4N beträgt. Der Proportionalitätsfaktor und die Regelgröße ΔΦk/2π werden einem Multiplizierer 58 zugeführt, der bei geeigneter Wahl des Proportionalitätsfaktors als Bit- Schiebe-Operation (Bit Shifter) ausgeführt werden kann. Die eigentliche Regelung erfolgt mittels eines Subtrahierers 59, welchem der Ausgang des Multiplizierers 58 und die Schätzwerte des Abtastraten-Verhältnisses Rk zugeführt werden.
  • Die Funktionsweise der in 5 dargestellten Regeleinrichtung 12 wird anhand von 7 näher erläutert. In der ersten Zeile von 7 sind die Abtastzeitpunkte der Ausgangssignalfolge Sout, die beispielsweise durch die steigenden Flanken des fout-Takts repräsentiert sind, durch Pfeile veranschaulicht. In der zweiten Zeile ist jeweils angedeutet, daß die Schätzeinrichtung 11 einen auf 2π normierten Schätzwert für die Phase ΔΦk/2π jeweils für die Mitte eines jeden Beobachtungsintervalls bestimmt. Um die Phase des Ausgangstakts fout zu Beginn des jeweils nächsten Beobachtungsintervalls zu erhalten, muß die Phase in diesem Beispiel jeweils um 3,5·Rk verschoben werden. Daraus ergibt sich die Soll-Phase ΦSoll,k zu Beginn des jeweils nächsten Beobachtungsintervalls.
  • In dem ersten Beobachtungsintervall kann noch keine Regelung vorgenommen werden, da in diesem Beobachtungsintervall erstmals die Schätzwerte R1 und Φ1 bestimmt werden. In dem zweiten Beobachtungsintervall wird durch die Umschalteinrichtung (Multiplexer) 57 die Startphase Φstart/2n festgelegt, auf welche die Ist-Phase der Regeleinrichtung 12 initialisiert wird. Am Ende des zweiten Beobachtungsintervalls kann erstmalig die Regelgröße ΔΦ2/2π, welche die Abweichung der Ist-Phase von der Soll-Phase am Ende des zweiten Beobachtungsintervalls darstellt, ermittelt werden. In dem in 7 dargestellten Beispiel war der Takt fout während des zweiten Beobachtungsintervalls zu groß. Der Takt fout wird während des dritten Beobachtungsintervalls so verringert, daß am Ende des dritten Beobachtungsintervalls die Ist-Phase mit der Soll-Phase Idealerweise exakt übereinstimmt.
  • Die erfindungsgemäße Regelung regelt das Abtastraten-Verhältnis (Ratio) ständig nach, insbesondere dann, wenn sich die Eingangsabtastrate fin oder die Ausgangsabtastrate fout ändert. Eine Änderung des Füllstands des Pufferspeichers (FIFO) 6 kann im eingeschwungenen Zustand der Regelung vermieden werden, so daß keine größeren Änderungen der Gruppenlaufzeit durch den Resampler 1 auftreten.
  • Nachdem nun das der Erfindung zugrunde liegende Resampler-Konzept für den Fall des Down-Samplings beschrieben wurde, wird nun auf die erfindungsgemäßen Besonderheiten bei der Umgestaltung des Konzepts für das Up-Sampling anhand der 9–11, die ein erfindungsgemäßes Ausführungsbeispiel beschreiben, eingegangen. Die in den 9–11 nicht dargestellten Bestandteile des Resamplers 1 sind identisch mit dem Ausführungsbeispiel der 1–6.
  • Ein Blockschaltbild des erfindungsgemäßen Resamplers 1 ist in 9 dargestellt. Elemente, die bereits anhand der 2 und 3 beschrieben wurden, sind mit übereinstimmenden Bezugszeichen versehen, so daß sich eine wiederholende Beschreibung erübrigt.
  • Im Unterschied zum in 2 dargestellten Down-Sampling ist bei dem erfindungsgemäßen Up-Sampling der Puffer-Speicher (FIFO) 6 vor dem Interpolator 7 anzuordnen. Ein weiterer Unterschied besteht darin, daß die Zeitsteuerung 13 nun keine Enable-Signale E aussendet, sonder Request-Signale Req an den Interpolator 7 und ein AND-Gatter 70 überträgt. Das AND-Gatter 70 überträgt ein READ-Signal an den READ-Eingang des Puffer-Speichers 6, wenn von der Zeitsteuerung 13 durch das Request-Signal Req ein neuer Eingangswert angefordert wird und gleichzeitig eine ansteigende Flanke des Ausgangstakts fout vorliegt. Ferner besteht ein Unterschied zum Down-Sampling darin, daß der Systemtakt für die Zeitsteuerung 13 und den Interpolator 7, der in diesem Fall höhere Ausgangstakt fout ist. Dagegen wird dem Zähler 8 nicht der Eingangstakt fin sondern der Ausgangstakt fout zugeführt und mit dem Eingangstakt fin an dem Abtastelement 9 abgetastet. Entsprechend arbeiten das CIC-Filter 10, der Schätzer 11 und die Regeleinrichtung 12 mit dem abtastenden Eingangs-Takt fin.
  • Im wesentlichen kann mit den gleichen Strukturen gearbeitet werden, die bereits anhand der 3–6 beschrieben wurden. Bei dem nachfolgend beschriebenen Ausführungsbeispiel wird davon ausgegangen, daß dem Resampler 1 als Eingangstakt die Eingangsabtastrate fin und nicht ein Vielfaches Vin davon sowie als Ausgangstakt die Ausgangsabtastrate fout und nicht ein Vielfaches Vout davon zugeführt wird. Dies beschränkt jedoch die Allgemeinheit nicht, sondern vereinfacht nur die nachfolgende Diskussion des Ausführungsbeispiels.
  • Aufgrund der Vertauschung der Eingangsabtastrate fin mit der Ausgangsabtastrate fout erzeugt der Schätzer 11 nunmehr keine Schätzwerte für das Abtastraten-Verhältnis R = fin/fout, sondern Schätzwerte für das inverse Abtastraten-Verhältnis R–1 = fout/fin = Tin/Tout, wobei Tin die Eingangs-Abtastperiode und Tout die Ausgangs-Abtastperiode ist. Entsprechend erzeugt die beispielsweise wie in 5 dargestellt aufgebaute Regeleinrichtung 12 ein inverses Steuersignal R–1 TC,k, das invers zu dem Steuersignal RTC,k ist. Der Zeitsteuerung 13, von welcher ein Ausführungsbeispiel in 11 dargestellt ist, werden das Steuersignal RTC,k und das inverse Steuersignal R–1 TC,k = 1/RTC,k zugeführt.
  • Im wesentlichen kann für die Zeitsteuerung 13 die bereits anhand von 4 beschriebene Struktur mit einigen erfindungsgemäßen Modifikationen verwendet werden. Am Ausgang-Offset der in 4 dargestellten Zeitsteuerung 13 würden die in 10 dargestellten Zeitverschiebungen tMod(n)/Tout erzeugt werden. Diese Zeitverschiebung tMod(n)/Tout gibt die Zeitverschiebung eines Abtastzeitpunkts t'n eines Ausgangswerts der Ausgangssignalfolge Sout in Bezug auf den nächstfolgenden Abtastzeitpunkt ti+1 der Eingangswerte der Eingangssignalfolge Sin und zwar normiert auf die Abtastperiode Tout der Ausgangsignalfolge Sout an. Dies ergibt sich aus der Tatsache, daß bei dem in 9 dargestellten Resampler 1 gegenüber dem in 2 dargestellten Resampler 1 die Eingangsabtastrate fin gegen die Ausgangsabtastrate fout vertauscht wurde. Wie anhand von 8 diskutiert, benötigt der Interpolator 7 jedoch die Zeitverschiebung Δt(n)/Tin, nämlich die Zeitverschiebung des Abtastzeitpunkts t'n der Ausgangssignalfolge Sout in Bezug auf den vorhergehenden Abtastzeitpunkt ti der Eingangssignalfolge Sin und zwar normiert auf die Abtastperiode Tin der Eingangsignalfolge Sin. Erfindungsgemäß muß deshalb eine entsprechende Umrechnung vorgenommen werden.
  • 10 zeigt, daß auf einer Zeitskala, die auf die Abtastperiode Tout der Ausgangssignalfolge Sout normiert ist, der Abstand zwischen zwei Eingangswerten der Eingangssignalfolge Sin gleich dem inversen Steuersignal R–1 TC,k = Tin/Tout mit Tout = 1 ist. Folglich ergibt sich für die Zeitverschiebung Δt(n)/Tout folgende Umrechnung: Δt(n)/Tout = R–1 TC,k – tmod(n)/Tout
  • Wie in 11 gezeigt, kann diese Umrechnung mit einem Subtrahierer 71 vorgenommen werden, wobei dem +Eingang des Subtrahierers das inverse Steuersignal R–1 TC,k und dem –Eingang des Subtrahierers 71 der Ausgang des Verzögerungselements 38 zugeführt wird.
  • Wie bereits erwähnt, benötigt der Interpolator 7 eine Information darüber, wie groß die Verschiebung Δt(n)/Tin des nächsten zu interpolierenden Ausgangswerts der Ausgangssignalfolge Sout bezüglich des vorangegangenen Eingangswerts der Eingangssignalfolge Sin in Relation zu der Abtastperiode Tin und nicht in Relation zu der Abtastperiode Tout ist. Die Umrechnung der Zeitverschiebung Δt(n)/Tout in die Zeitverschiebung Δt(n)/Tin kann durch Multiplikation mit dem Steuersignal RTC,k = Tout/Tin erfolgen. Dazu ist bei dem in 11 dargestellten Ausführungsbeispiel ein Multiplizierer 72 vorgesehen, der dem Subtrahierer 71 nachgeschaltet ist.
  • Zu erwähnen ist noch, daß sich aufgrund der Vertauschung der Eingangsabtastrate fin mit der Ausgangsabtastrate fout auch die Intervallgrenzen verschoben haben, so daß der Detektor 39 überprüfen muß, ob der Ausgangswert des Verzögerungselements 38 kleiner oder gleich (und nicht wie in 4 nur kleiner) als die im Ausführungsbeispiel auf 1 skalierte Abtastperiode Tout ist. Das Signal im Ausgang 40 des Detektors 39 stellt dann das dem Interpolator 7 und dem AND-Gatter 70 zugeführte Request-Signal Req dar.
  • Weiterhin ist darauf hinzuweisen, daß die bei dem in 11 dargestellten Ausführungsbeispiel in dem Subtrahierer 71 vorgenommene Subtraktion auch in der Weise erfolgen kann, daß der Detektor 39 nicht überprüft, ob der Ausgang des Verzögerungselements 38 kleiner oder gleich 1 ist, sondern statt dessen überprüft, ob der Ausgang größer oder gleich groß R–1 TC,k – 1 ist. Dadurch kann der Subtrahierer 71 eingespart werden.
  • Die Erfindung ist nicht auf das dargestellte Ausführungsbeispiel beschränkt. Insbesondere kann die Schätzeinrichtung 11 auch anders als in 3 dargestellt konfiguriert sein. Für die Zeitsteuerung 13 ist auch eine andere als die in der 11 dargestellte Realisierung denkbar.

Claims (11)

  1. Vorrichtung zur Umsetzung einer digitalen Eingangssignalfolge (Si n) mit einer Eingangsabtastrate (fin) in eine digitale Ausgangssignalfolge (Sout) mit einer Ausgangsabtastrate (fout), die größer als die Eingangsabtastrate (fin) ist, mit einer Schätzeinrichtung (11), die das Abtastraten-Verhältnis (Rk) zwischen der Eingangsabtastrate (fin) und der Ausgangsabtastrate (fout) abschätzt, einer mit der Schätzeinrichtung (11) verbundenen Regeleinrichtung (12), die in Abhängigkeit von dem abgeschätzten Abtastraten-Verhältnis (Rk) ein Steuersignal (RTC,k) erzeugt, einer Zeitsteuerung (13), welche zunächst aus dem Steuersignal (RTC,k) die Zeitverschiebung (tMod(n)/Tout) Jedes Abtastzeitpunkts (t'n) der Ausgangssignalfolge (So ut) in Bezug auf den nächstfolgenden Abtastzeitpunkt (ti+1) der Eingangssignalfolge (Sin) ermittelt und dann daraus die Zeitverschiebung (Δt(n)/Tout) des Abtastzeitpunkts (t'n) der Ausgangssignalfolge (Sout) in Bezug auf den vorhergehenden Abtastzeitpunkt (ti) der Eingangssignalfolge (Sin) bestimmt, und einem Interpolator (7), der die Eingangssignalfolge (Si n) zur Erzeugung der Ausgangssignalfolge (Sout) an den in der Zeitsteuerung (13) ermittelten Abtastzeitpunkten (t'n) interpoliert.
  2. Vorrichtung nach Anspruch 1, bei der die Zeitsteuerung (13) einen Addierer (37) umfaßt, dessen Ausgang mit einem Eingang eines Verzögerungselements (38) und dessen erster Eingang mit dem Ausgang des Verzögerungselements (38) verbunden ist, wobei der Ausgang des Verzögerungselements (38) mit einem Detektor (39) verbunden ist, der feststellt, ob der Ausgangswert des Verzögerungselements (38) kleiner oder gleich als die skalierte Abtastperiode der Ausgangssignalfolge (Sout) ist, und wobei dem zweiten Eingang des Addieres (37) das um die skalierte Abtastperiode verminderte Steuersignal (RTC,k) zugeführt wird, wenn der Detektor (39) feststellt, daß der Ausgangswert des Verzögerungselements (38) kleiner oder gleich als die skalierte Abtastperiode der Ausgangssignalfolge (Sout) ist, und dem zweiten Eingang des Addieres (37) die skalierte Abtastperiode zugeführt wird, wenn der Detektor (39) feststellt, daß der Ausgangswert des Verzögerungselements (38) größer als die skalierte Abtastperiode der Ausgangssignalfolge (Sout) ist.
  3. Vorrichtung nach Anspruch 2, bei der dem Verzögerungselement (38) ein Subtrahierer (71) nachgeschaltet ist, der die Ausgangswerte des Verzögerungselements (38) von dem inversen Steuersignal (R–l TC,k) subtrahiert.
  4. Vorrichtung nach einem der Ansprüche 1 bis 3, bei der die Zeitsteuerung (13) die Zeitverschiebung (Δt(n)/Tout) des Abtastzeitpunkts (t'n) der Ausgangssignalfolge (Sout) in Bezug auf den vorhergehenden Abtastzeitpunkt (ti) der Eingangssignalfolge (Sin) zunächst normiert auf die Abtastperiode (Tout) der Ausgangssignalfolge (Sout) bestimmt und dann auf die Abtastperiode (Ti n) der Eingangssignalfolge (Sin) umnormiert.
  5. Vorrichtung nach Anspruch 4, bei der dem Verzögerungselement (38) oder dem Subtrahierer (71) ein Multiplizierer (72) nachgeschaltet ist, der die Ausgangswerte des Verzögerungselements (38) oder des Subtrahierers (71) mit dem Steuersignal (RTC,k) multipliziert.
  6. Vorrichtung nach einem der Ansprüche 1 bis 5, bei der die Schätzeinrichtung (11) neben dem Abtastraten-Verhältnis (Rk) auch die Soll-Phase (ΦSoll ,k) der Ausgangssignalfolge (Sout) abschätzt.
  7. Vorrichtung nach Anspruch 6, bei der die Regeleinrichtung (12) zusätzlich die Ist-Phase (ΦIst ,k) der Ausgangssignalfolge (Sout) mit der Soll-Phase (ΦSoll ,k) der Ausgangssignalfolge (Sout) vergleicht und das Steuersignal (RTC,k) zusätzlich in Abhängigkeit von der Abweichung (ΔΦk) der Ist-Phase (ΦIst, k) von der Soll-Phase (ΦSoll,k) erzeugt.
  8. Verfahren zur Umsetzung einer digitalen Eingangssignalfolge (Si n) mit einer Eingangsabtastrate (fi n) in eine digitale Ausgangssignalfolge (Sout) mit einer Ausgangsabtastrate (fout), die größer als die Eingangsabtastrate (fin) ist, mit folgenden Verfahrensschritten: – Abschätzen (11) des Abtastraten-Verhältnisses (Rk) zwischen der Eingangsabtastrate (fi n) und der Ausgangsabtastrate (fout), – Erzeugen eines Steuersignals (RTC,k) in Abhängigkeit von dem abgeschätzten Abtastraten-Verhältnis (Rk), – Ermitteln einer Zeitverschiebung (tMod(n)/Tout) Jedes Abtastzeitpunkts (t'n) der Ausgangssignalfolge (Sout) in Bezug auf den nächstfolgenden Abtastzeitpunkt (ti+1) der Eingangssignalfolge (Sin) aus dem Steuersignal (RTC,k), – Bestimmen der Zeitverschiebung (Δt(n)/Tout) des Abtastzeitpunkts (t'n) der Ausgangssignalfolge (Sout) in Bezug auf den vorhergehenden Abtastzeitpunkt (ti) der Eingangssignalfolge (Sin) aus der vorher ermittelten Zeitverschiebung (tMod(n)/Tout) in Bezug auf den nächstfolgenden Abtastzeitpunkt (ti+1), und – Interpolieren (7) der Eingangssignalfolge (Sin) zur Erzeugung der Ausgangssignalfolge (Sout) an den in einer Zeitsteuerung (13) ermittelten Abtastzeitpunkten (t'1, t'2,...t'6)
  9. Verfahren nach Anspruch 8, bei dem die Zeitverschiebung (Δt(n)/Tout) des Abtastzeitpunkts (t'n) der Ausgangssignalfolge (Sout) in Bezug auf den vorhergehenden Abtastzeitpunkt (ti) der Eingangssignalfolge (Sin) zunächst normiert auf die Abtastperiode (Tout) der Ausgangssignalfolge (Sout) bestimmt wird und dann auf die Abtastperiode (Ti n) der Eingangssignalfolge (Sin) umnormiert wird.
  10. Verfahren nach Anspruch 8 oder 9, bei dem neben dem Abtastraten-Verhältnis (Rk) auch die Soll-Phase (ΦSoll ,k) der Ausgangssignalfolge (Sout) abgeschätzt wird.
  11. Verfahren nach Anspruch 10, bei dem zusätzlich die Ist-Phase (ΦIst,k) der Ausgangssignalfolge (Sout) mit der Soll-Phase (ΦSoll ,k) der Ausgangssignalfolge (Sout) verglichen wird und das Steuersignal (RTC,k) zusätzlich in Abhängigkeit von der Abweichung (ΔΦk) der Ist-Phase (ΦIst, k) von der Soll-Phase (ΦSoll ,k) erzeugt wird.
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