DE10102166A1 - Vorrichtung und Verfahren zur Abtastratenumsetzung - Google Patents

Abstract

Ein Resampler (1) dient zur Umsetzung einer digitalen Eingangsfolge (S¶in¶) mit einer Eingangsabtastrate (f¶in¶) in eine digitale Ausgangssignalfolge (S¶out¶) mit einer Ausgangsabtastrate (F¶out¶). Eine Schätzeinrichtung (11) schätzt das Abtastraten-Verhältnis (R¶k¶) zwischen der Eingangsabtastrate (F¶in¶) und der Ausgangsabtastrate (F¶out¶) und die Soll-Phase der Ausgangssignalfolge (S¶out¶) ab. Eine Regeleinrichtung (12) vergleicht die Ist-Phase der Ausgangssignalfolge (S¶out¶) mit der Soll-Phase und erzeugt in Abhängigkeit von dem abgeschätzten Abtastraten-Verhältnis (R¶k¶) und der Abweichung der Ist-Phase von der Soll-Phase ein Steuersignal (R¶TC,k¶). Ein Interpolator (7) interpoliert die Eingangssignalfolge (S¶in¶) zur Erzeugung der Ausgangssignalfolge (S¶out¶) an Abtastzeitpunkten, deren zeitliche Position durch das Steuersignal (R¶TC,k¶) vorgegeben ist.

Description

Die Erfindung betrifft eine Vorrichtung zur Umsetzung einer digitalen Eingangssignalfolge mit einer Eingangsabtastrate in eine digitale Ausgangssignalfolge mit einer Ausgangsabtastrate, die sich von der Eingangsabtastrate unterscheidet. Eine solche Vorrichtung wird im allgemeinen als Resampler bezeichnet. Die Erfindung betrifft ferner ein entsprechendes Verfahren.

Ein solcher Resampler ist beispielsweise aus der EP 0 665 546 A2 bekannt. Bei einem Resampler muß zunächst das Verhältnis der Eingangsabtastrate zu der Ausgangsabtastrate erfaßt werden. Dies erfolgt bei der vorstehend genannten Druckschrift durch eine Torzeitmessung. In einem Interpolator werden die Abtastwerte zu den durch die Ausgangsabtastrate vorgegebenen Ausgangsabtast­ zeitpunkten aus den Abtastwerten der Eingangssignalfolge interpoliert. Der Interpolator wird dabei durch das detektierte Abtastraten-Verhältnis gesteuert. Da die Erfassung des Abtastraten-Verhältnisses Meßungenauigkeiten unterworfen ist, erfolgt im Fall des Down-Sampling am Ausgang des Interpolators und im Fall des Up-Sampling am Eingang des Interpolators eine Pufferung in einem Pufferspeicher, beispielsweise einem FIFO. Dabei wird das integrale Verhalten des FIFO-Speichers ausgenutzt. In der EP 0 665 546 A1 wird vorgeschlagen, das den Interpolator ansteuernde Abtastraten-Verhältnis in Abhängigkeit von dem Füllstand des Pufferspeichers zu regeln.

Die in der EP 0 665 546 A2 vorgeschlagene Regelung des Abtastraten-Verhältnisses (Ratio) in Abhängigkeit vom Füllstand des Pufferspeichers hat den Nachteil, daß bei einer Änderung des Füllstands des Pufferspeichers sich die Gruppenlaufzeit des digitalen Signals durch den Resampler ändert. Bei der Anwendung z. B. in der Mobilfunktechnik sind größere Füllstandsänderungen des Pufferspeichers von (z. B. +/-1), d. h. eine Änderung um eine Speichereinheit, nicht tolerierbar, da diese zu Laufzeitschwenkungen des Signals durch den Resampler führen. Bei der in der EP 0 665 546 A1 vorgeschlagenen Füllstandskontroller des Pufferspeichers werden Abweichungen des Taktratenverhältnisses relativ spät erkannt, wenn bereits eine relativ große Verstimmung des Ratio stattgefunden hat. Dies führt aufgrund falscher Abtastzeitpunkte zu größeren Interpolationsfehlern.

Der Erfindung liegt deshalb die Aufgabe zugrunde, eine Vorrichtung (Resampler) und ein Verfahren (Resampling- Verfahren) zur Umsetzung einer digitalen Eingangssignalfolge mit einer Eingangsabtastrate in eine digitale Ausgangssignalfolge mit einer Ausgangsabtastrate zu schaffen, welche bzw. welches mit hoher Genauigkeit arbeitet.

Die Aufgabe wird bezüglich der Vorrichtung durch die Merkmale des Anspruchs 1 und bezüglich des Verfahrens durch die Merkmale des Anspruchs 9 gelöst. Die Unteransprüche enthalten vorteilhafte Weiterbildungen der Vorrichtung bzw. des Verfahrens.

Der Erfindung liegt die Erkenntnis zugrunde, daß die Genauigkeit bei der Ansteuerung des Interpolators bzw. der Festlegung der Abtastzeitpunkte der Ausgangssignalfolge erheblich erhöht werden kann, wenn die Regelung nicht nur auf der Grundlage einer Abschätzung des Abtastraten- Verhältnisses zwischen der Eingangsabtastrate und der Ausgangsabtastrate sondern gleichzeitig auf der Grundlage einer Abschätzung der Phasenlage erfolgt. Durch die erfindungsgemäße phasenkohärente Regelung wird bereits eine Abweichung des Abtastraten-Verhältnisses erfaßt, bevor diese Abweichung so groß ist, daß sie in dem Pufferspeicher (FIFO) zu einer Erhöhung bzw. Verminderung des Speicherstands führt. Eine mit der Speicherstandsänderung verbundene große Änderung der Gruppenlaufzeit durch den Resampler wird somit vermieden und die Interpolationsgenauigkeit des Interpolators wird erhöht.

Ein Ausführungsbeispiel des erfindungsgemäßen Resamplers und des erfindungsgemäßen Resampling-Verfahrens wird nachfolgend unter Bezugnahme auf die Zeichnung näher beschrieben. In der Zeichnung zeigen:

Fig. 1 eine schematische Darstellung eines Resamplers

Fig. 2 ein Blockschaltbild eines erfindungsgemäßen Resamplers

Fig. 3 ein Blockschaltbild eines detaillierten Ausschnitts des erfindungsgemäßen Resamplers zur Ermittlung des Abtastraten-Verhältnisses und der Phasenlage;

Fig. 4 ein Blockschaltbild der Zeitsteuerung des erfindungsgemäßen Resamplers;

Fig. 5 ein Blockschaltbild einer Regeleinrichtung des erfindungsgemäßen Resamplers;

Fig. 6 eine detailliertere Darstellung des Reglers der in Fig. 5 dargestellten Regeleinrichtung;

Fig. 7 ein Diagramm zur Erläuterung der Arbeitsweise der in Fig. 5 dargestellten Regeleinrichtung und

Fig. 8 ein Diagramm zur Erläuterung der Arbeitsweise der in Fig. 4 dargestellten Zeitsteuerung.

Fig. 1 zeigt das der Erfindung zugrundeliegende Grundprinzip eines Resamplers 1. An den Resampler 1 ist eine mit dem Takt f_in arbeitende erste digitale Signalverarbeitung 2 und eine mit dem Takt f_out arbeitende zweite digitale Signalverarbeitung 3 angeschlossen. Die erste digitale Signalverarbeitung 2 erzeugt digitale Abtastwerte, beispielsweise mit einer Breite von 24 Bit, die dem Resampler 1 zugeführt werden. Ferner wird dem Resampler (Abtastraten-Umsetzer) der Takt V_in.f_in der ersten digitalen Signalverarbeitung 2 und der Takt V_out.f_out der zweiten digitalen Signalverarbeitung 3 zugeführt. V_in und V_out sind ganzzahlige Vielfache und können bevorzugt gleich eins sein. Die Takte f_in und f_out sind im allgemeinen asynchron und stehen in einem beliebigen, im allgemeinen nicht ganzzahligen Verhältnis zueinander. Der Resampler hat die Aufgabe, die digitalen Abtastwerte der mit dem Takt f_in arbeitenden ersten digitalen Signalverarbeitung 2 in digitale Abtastwerte der mit dem Takt f_out arbeitenden zweiten digitalen Signalverarbeitung 3 umzusetzen. Für den Fall, daß f_out kleiner als f_in ist, handelt es sich um Down- Sampling. Für den Fall, daß f_out größer als f_in ist, handelt es sich um Up-Sampling.

Fig. 2 zeigt ein Ausführungsbeispiel eines erfindungsgemäßen Resamplers 1. Dargestellt ist der Fall des Down-Samplings. Ein erster Block 4 des Resamplers 1 arbeitet mit dem Eingangstakt f_in, während ein zweiter Block 5 des Resamplers 1 mit dem Ausgangstakt f_out arbeitet. Die dem Resampler zugeführte digitale Eingangssingalfolge S_in wird mit dem Takt f_in einem Interpolator 7 zugeführt. In dem Interpolator 7 erfolgt eine Interpolation zur Erzeugung der Abtastwerte der Ausgangssignalfolge S_out zu den der Ausgangsabtastrate f_out entsprechenden Abtastzeitpunkten. Dies ist in Fig. 8 veranschaulicht. Die Abtastwerte A zu den Abtastzeitpunkten t₁, t₃, . . . t₁₀ entsprechend der Eingangssignalfolge S_in während die Abtastwerte A zu den Abtastzeitpunkten t'₁, t'₂, . . . t'₆ der Ausgangssignalfolge S_out entsprechen.

Dem Interpolator 7 ist im dargestellten Fall des Down- Samplings ein Pufferspeicher 6 nachgeschaltet, der im Ausführungsbeispiel als FIFO (first-in-first-out) ausgeführt ist. Der Pufferspeicher 6 dient insbesondere während einer Einschwingphase der Pufferung der von dem Interpolator 7 erzeugten Abtastwerte, die am Ausgang des Pufferspeichers 6 mit dem Takt f_out abgenommen werden. Es ist das Ziel der vorliegenden Erfindung, den Füllstand des Pufferspeichers 6 exakt konstant zu lassen und Füllstandschwankungen des Pufferspeichers 6 zu vermeiden. Die Regelung des Interpolators 7 erfolgt deshalb nicht wie beim Stand der Technik auf der Grundlage einer Füllstandsdetektion des Pufferspeichers 6, da eine solche Regelung erst eingreifen kann, wenn sich der Füllstand des Pufferspeichers 6 um mindestens 1 geändert hat. Die erfindungsgemäße Regelung basiert vielmehr neben einer Schätzung des Abtastraten- Verhältnisses R = f_in/f_out auf einer zusätzlichen Schätzung der Phasenlage Φ der Ausgangsabtastrate f_out in Bezug auf die Eingangsabtastrate f_in.

Die Eingangsabtastrate f_in wird zur Erfassung des Abtastraten-Verhältnisses (Ratio) R einem Zähler 8 zugeführt, dessen Ausgang mit der Ausgangsabtastrate f_out an einem Abtastelement 9 abgetastet wird. Das so erzeugte Signal durchläuft im Ausgangsbeispiel ein Cascaded- Integrate-Comb-Filter (CIC-Filter) 1. Ordnung 10. Diesem CIC-Filter 10 ist ein Schätzer 11 zur Abschätzung des Abtastraten-Verhältnisses R und der Phasenlage Φ nachgeschaltet. Der Schätzer 11 wertet jeweils N Abtastwerte aus und erzeugt jeweils am Ende eines solchen Beobachtungsintervalls der Länge N einen Schätzwert R_k für das Abtastraten-Verhältnis f_in/f_out und für die Phase Φ_k der Phasenlage des Ausgangstakts f_out. Diese Schätzwerte werden einer Regeleinrichtung 12 zugeführt, die daraus ein Steuersignal R_TC,k erzeugt. Dieses Steuersignal R_TC,k wird einer Zeitsteuerung 13 zugeführt, die ein Zeitversatz-Signal Offset, welches die Abtastzeitpunkte t'₁, t'₂, . . . t'₆ der Ausgangssignalfolge S_out in Bezug auf die Abtastzeitpunkte t₁, t₂, . . . t₁₀ der Eingangssignalfolge S_in kennzeichnet, und ein Indikator-Signal E erzeugt, welches kennzeichnet, ob in einem bestimmten Abtastintervall der Eingangssignalfolge S_in ein Abtastzeitpunkt der Ausgangssignalfolge S_out liegt oder nicht.

Im folgenden werden die einzelnen Elemente des in Fig. 2 dargestellten erfindungsgemäßen Resamplers 1 im Detail beschrieben.

Fig. 3 zeigt ein Blockschaltbild der Elemente zur Gewinnung des Abtastraten-Verhältnisses (Ratio) R, des CIC-Filters 10 sowie des Schätzers 11.

Im in Fig. 2 dargestellten Fall des Down-Samplings wird die Eingangsabtastrate f_in dem Zähler 8 zugeführt, der als Ein- oder Zweiflankenzähler ausgebildet sein kann. Die Zielwerte des Zählers 8 werden einem Gray-Codierer 14 zugeführt, der eine Gray-Codierung der Zielwerte durchführt. Eine Gray- Codierung hat bekannterweise die Eigenschaft, daß sich beim Inkrementieren bzw. Dekrementieren nur jeweils ein Bit ändert. Der Fehler bei der nachfolgenden Abtastung mit der Ausgangsabtastrate f_out in dem Abtastelement 9 beträgt deshalb maximal 1 Bit. Die Gray-Codierung wird in dem nachfolgenden Gray-Decodierer 15 wieder rückgängig gemacht. Der Gray-Codierer 14 und der Gray-Decodierer 15 sind optional und können auch entfallen. Das Abtastraten- Verhältnis (Ratio) kann auch in anderer Weise als mit einer Zähler-Abtastung ermittelt werden. Beim Up-Sampling sind die Funktionen von f_in und f_out zu vertauschen.

Das Ausgangssignal des Gray-Decodierers 15 wird im dargestellten Ausführungsbeispiel einem CIC-Filter 1. Ordnung 10 zugeführt. In einer aus einem Addierer 16 und einem Verzögerungselement 17 bestehenden ersten Stufe werden die Abtastwerte kontinuierlich aufaddiert. In einem Abtastkonverter 18 wird die Abtastrate im Ausführungsbeispiel um den Faktor 6 abgesenkt, d. h. es wird nur jeder 6. Wert des Ausgangs des Addierers 16 zur Weiterverarbeitung ausgewählt. In einer aus einem Subtrahierer 19 und einem Verzögerungselement 28 bestehenden zweiten Stufe wird von dem Endwert eines Blocks der Länge N/6 jeweils der Anfangswert subtrahiert, d. h. die Werte am Ausgang des CIC-Filters 10 repräsentieren die blockweise Summe von jeweils N/6 Abtastwerten. Diese blockweisen Summenwerte werden dem Schätzer 11 zugeführt. N stellt die Länge des beabsichtigten Beobachtungsintervalls des Schätzers 11 dar.

Der Schätzer 11 besteht aus einer Kette von mehreren Verzögerungselementen 20, 21, 22, 23 und 24. Ausgewählte Anfangs- Zwischen- und Endwerte dieser Verzögerungskette 20-24 werden Addierern 25, 26 und 27 zur Berechnung der Schätzwerte für das Abtastraten-Verhältnis und weiteren Addierern 28, 29 und 30 zur Berechnung der Schätzwerte für die Phase zugeführt. In Multiplizierern 31 und 32 erfolgt eine geeignete Skalierung, bevor in jeweils einem Abtastkonverter 33 bzw. 34 eine Reduzierung der Abtastrate um den verbleibenden Wert 6 erfolgt, so daß am Ausgang des Schätzers 11 nach jeweils einem Beobachtungsintervall bestehend aus N Eingangswerten ein Schätzwert R_k für das Abtastraten-Verhältnis (Ratio) und ein auf 2π normierter Schätzwert für die Phase Φ_k/2π zur Verfügung steht.

Die genaue Funktionsweise des in Fig. 3 dargestellten Schätzers ist in der Patentanmeldung DE 100 39 666 A1 der gleichen Anmelderin und der gleichen Erfinder im Detail beschrieben. Der Inhalt dieser Patentanmeldung DE 100 39 666 A1 wird in die hier vorliegende Patentanmeldung im vollen Umfang einbezogen.

Fig. 4 zeigt ein Blockschaltbild der Zeitsteuerung 13. Die Regeleinrichtung 12 erzeugt aus den Schätzwerten des Abtastraten-Verhältnisses R_k und den Schätzwerten der Phase Φ_k in einer anhand von Fig. 5 noch näher zu beschreibenden Weise ein Steuersignal R_TC,k, das der Zeitsteuerung 13 zugeführt wird. In einem Addierer 35 wird das Steuersignal R_TC,k um 1 vermindert. Es ist die Aufgabe der Zeitsteuerung 13 dem Interpolator 7 ein Zeitversatz-Signal (Offset) zu übermitteln, welches die Abtastzeitpunkte t'₁, t'₂, . . . t'₆ der Ausgangssignalfolge S_out in Bezug auf die Abtastzeitpunkte t₁, t₂ . . . t₁₀ der Eingangssignalfolge S_in kennzeichnet. Dabei ist die Abtastperiode der Eingangssignalfolge S_in im Ausführungsbeispiel auf 1 normiert. Bei einer anderen Normierung wäre anstatt 1 die entsprechende Normierungsgröße zu subtrahieren. Ferner wird von der Steuerung 13 ein Indikator-Signal E erzeugt, welches dem Interpolator 7 anzeigt, ob in der nächstfolgenden Abtastperiode der Eingangssignalfolge S_in ein Abtastzeitpunkt der Ausgangssignalfolge S_out liegt.

Der Ausgang des Addierers 35 ist mit einer Umschalteinrichtung (Multiplexer MUX) 36 verbunden. Wenn die Umschalteinrichtung 36 an ihrem Schalteingang 41 eine logische "1" empfängt, so verbindet sie ihren Ausgang mit dem Addierer 35. Andernfalls ist ihr Ausgang mit dem anderen Eingang verbunden, an welchem kontinuierlich der Wert -1 anliegt. Der Ausgang der Umschalteinrichtung 36 ist mit einem Addierer 37 verbunden. Der Ausgang des Addierers 37 steht mit einem Verzögerungselement 38 in Verbindung, das die digitalen Werte jeweils um eine Abtastperiode t_TC0(n), z. B. t₂ - t₁, der Eingangssignalfolge S_in verschiebt. Der Ausgang des Verzögerungselements 38 ist mit dem zweiten Eingang des Addierers 37 und mit einem Detektor 39 verbunden. Der Detektor 39 stellt fest, ob der aktuelle Ausgangswert des Verzögerungselements 38 größer oder kleiner als 1 ist. Ist der aktuelle Ausgangswert des Verzögerungselements 38 kleiner als 1 so erzeugt der Detektor 39 an seinem Ausgang 40 eine logische "1", andernfalls eine logische "0". Ist also der aktuelle Ausgangswert des Verzögerungselements 38 (Register) kleiner als 1, so wird der Eingang des Addierers 37 mit dem Wert R_TC,k - 1 beaufschlagt, andernfalls wird der Eingang des Addierers 37 über das Umschaltelement 36 mit dem Wert -1 beaufschlagt. Die Ausgangswerte des Verzögerungselements 38 bilden das Zeitversatz-Signal Offset, während die Ausgangswerte des Detektors 39 das Indikatorsignal E bilden.

Die Funktionsweise der in Fig. 4 dargestellten Zeitsteuerung 13 und des Interpolators 7 wird nachfolgend unter Bezugnahme auf Fig. 8 erläutert. In Fig. 8 ist ein Signal der Amplitude A dargestellt, das entsprechend der Eingangssignalfolge S_in zu den Abtastzeiten t₁, t₂, t₃, t₄, t₅, t₆, t₇, t₈, t₉ und t₁₀ abgetastet wird. Nach dem Resampling in dem Resampler 1 wird das Signal zu den Abtastzeitpunkten t'₁, t'₂ t'₃, t'₄ t'₅ und t'₆ abgetastet. Die zeitliche Position der Abtastzeitpunkte t'₁, t'₂, . . . t'₆ der Ausgangssignalfolge S_out in Bezug auf die Abtastzeitpunkte t₁, t₂, . . . t₁₀ der Eingangssignalfolge S_in wird dem Interpolator 7 durch die Zeitsteuerung 13 mittels des Zeitversatz-Signals Offset und des Indikator-Signals E angezeigt.

Im in Fig. 8 dargestellten Beispiel wird davon ausgegangen, daß das Steuersignal R_TC,k = 5/3 ist. Das Steuersignal R_TC,k ist im wesentlichen das Abtastraten-Verhältnis R = f_in/f_out, das jedoch auf der Grundlage der Phasenschätzung in einer anhand der Fig. 5 bis 7 noch näher zu beschreibenden Weise erfindungsgemäß geregelt wird. Es wird ferner davon ausgegangen, daß der Startwert in dem Verzögerungselement (Register) 38 für das Zeitversatz-Signal Offset = 2/3 beträgt. Da 2/3 < 1 ist, ist das Indikator-Signal E = 1. Für den Interpolator 7 bedeutet dies, daß zu einem Abtastzeitpunkt t'₁, welcher um 2/3 der Abtastperiode der Eingangssignalfolge S_in nach dem Abtastzeitpunkt t₁ liegt, ein Abtastwert der Ausgangssignalfolge S_out durch Interpolation erzeugt werden muß.

Die Umschalteinrichtung 36 verbindet den Eingang des Addierers 37 mit dem Addierer 35, so daß zu dem Registerstand des Verzögerungselements (Register) 38 der Wert R_Tc,k - 1 = 2/3 addiert wird und am Ausgang des Verzögerungselements (Register) 38 nun der Wert Offset = 4/3 erscheint. Da gilt 4/3 < 1, ist der Ausgang des Detektors 39 nun "0" und der Interpolator 7 führt aufgrund dieses Zustands des Indikator-Signals E = 0 zwischen t₂ und t₃ keine Interpolation durch. Im nachfolgenden Takt wird des Eingang des Addierers 37 aufgrund des logischen Zustands "0" des Ausgangs des Detektors 39 mit -1 beaufschlagt und das Signal Offset am Ausgang des Verzögerungselements (Register) 38 wird Offset = 1/3. Da gilt 1/3 < 1 wird das Indikator- Signal E = 1. Der Interpolator 7 führt somit eine Interpolation an einer um 1/3 der Abtastperiode der Eingangssignalfolge S_in verschobenen Position nach dem Zeitpunkt t₃, also an der Position t₂, in Fig. 8, zur Erzeugung des nächsten Werts der Ausgangssignalfolge S_out durch.

Im nächsten Takt wird der Addierer 37 wieder mit dem Wert R_TC,k - 1 = 2/3 beaufschlagt, so daß der Ausgang des Verzögerungselements (Registers) des Wert 3/3 = 1 annimmt. Der Ausgang des Detektors 39 ist somit "0" und es gilt für das Indikator-Signal E = 0, so daß zwischen den Zeitpunkten t₄ und t₅ keine Interpolation erfolgt. Im nächsten Takt wird der Eingang des Addierers 37 mit -1 beaufschlagt und der Ausgang des Verzögerungselements (Registers) 38 wird zu 0. Da das Indikator-Signal E durch den Detektor 39 auf "1" gesetzt wird, erfolgt somit die nächste Interpolation zum Zeitpunkt t'₃ = t₅. Die Reihe läßt sich wie in Fig. 8 angegeben fortsetzen. In der Zeitsteuerung 13 werden R_TC,k immer zur Erzeugung von N/V_out Ausgangswerten benutzt.

Nachfolgend wird der Aufbau und die Funktion eines Ausführungsbeispiels der Regeleinrichtung 12 anhand der Fig. 5 bis 7 näher beschrieben.

Fig. 5 zeigt ein Ausführungsbeispiel der Regeleinrichtung 12. Der Regeleinrichtung 12 wird nach jedem Beobachtungsintervall ein Schätzwert für das Abtastraten- Verhältnis R_k und ein auf 2π normierter Schätzwert für die Phase Φ_k/2π zugeführt. Der Index k indiziert die Beobachtungsintervalle, die in Fig. 7 veranschaulicht sind. Bei dem in Fig. 7 dargestellten Beispiel bestehen die Beobachtungsintervalle jeweils aus sechs Abtastwerten im Takt f_out der Ausgangssignalfolge S_out. Bei dem in Fig. 3 dargestellten Ausführungsbeispiel der Schätzeinrichtung 11 erfolgt die Schätzung jeweils in der Mitte jedes Beobachtungsintervalls. Für die Regelung wird jedoch ein Schätzwert zu Beginn des nächsten Beobachtungsintervalls benötigt. Deshalb ist zu dem Schätzwert Φk/2π ein Phasenversatz von N/2.R_k zu addieren, was in Fig. 7 in der mittleren Zeile veranschaulicht ist.

Im in Fig. 5 dargestellten Ausführungsbeispiel wird ein zusätzlicher Phasenversatz von N/m.R_k addiert, wobei m beispielsweise m = 12 betragen kann. Dieser zusätzliche Versatz dient dazu, auch im Fall der größtmöglichen zu erwartenden Regelerabweichung sicherzustellen, daß die resultierende Soll-Phase Φ_Soll,k nicht vor dem Beginn des nächsten Beobachtungsintervalls liegt. Die vorstehend beschriebene Phasenverschiebung ist im dargestellten Ausführungsbeispiel durch einen Multiplizierer (50), der bei geeineter Wahl der Phasenverschiebung auch als eine Bit- Schiebe-Operation (Bit Shifter) realisiert werden kann, und einen Addierer 51 ausgebildet.

Die auf 2π normierte Phase Φ_soll,k/2π wird zu Beginn des nächsten Beobachtungsintervalls mit der auf 2π normierten Ist-Phase Φ_Ist,k/2π verglichen. Die Abweichung ΔΦ_k/2π wird in einem Substrahierer 52 ermittelt und einem Regler 53 zugeführt. Dem Regler 53 werden ferner die Schätzwerte für das Abtastraten-Verhältnis R_k zugeführt. Der Regler 53 arbeitet so, daß das am Ausgang des Reglers 53 gebildete Steuersignal R_TC,k im wesentlichen dem im vorhergehenden Beobachtungsintervall geschätzten Abtastraten-Verhältnis R_k entspricht, dieses jedoch basierend auf der Regelgröße ΔΦ_k/2π geringfügig so modifiziert ist, daß durch das Steuersignal R_TC,k erreicht wird, daß am Ende des auszuregelnden Beobachtungsintervalls die Ist-Phase Φ_Ist,k mit der Soll-Phase Φ_Soll,k übereinstimmt. Im eingeschwungenen Zustand des Reglers stimmt R_k mit dem Steuersignal R_TC,k idealerweise überein.

Die auf 2π normierte Ist-Phase Φ_Ist,k der Ausgangssignalfolge S_out wird so gebildet, daß das Steuersignal R_TC,k, welches das von der Zeitsteuerung 13 tatsächlich verwendete Abtastraten-Verhältnis darstellt, mit der Beobachtungslänge N in einem Multiplizierer 54 multipliziert wird. Auch hier kann der Multiplizierer 54 durch eine Bit-Schiebe-Operation (Bit Shifter) ersetzt werden, um eine tatsächliche Multiplikation zu vermeiden. Auf diese Weise wird die Phasenverschiebung während des k- ten Beobachtungsintervalls ermittelt und dem Addierer 55 zugeführt, dessen Ausgang mit einem Verzögerungselement 56 (Register) in Verbindung steht, welches eine Verschiebung um jeweils die Länge eines Beobachtungsintervalls vornimmt. Das Umschaltelement 57 ist außer bei der noch zu beschreibenden Initialisierung stets so geschaltet, daß sein Ausgang mit dem Verzögerungselement 56 verbunden ist. Folglich wird der Ausgang des Verzögerungselements 56 an einen der Eingänge des Addierers 55 zurückgeführt. Da der Ausgang des Verzögerungselements (Registers) 56 die Ist-Phase Φ_Ist,k zu Beginn des k-ten Beobachtungsintervalls repräsentiert, wird durch Addition der Phase Φ_Ist,k zu Beginn des k-ten Beobachtungsintervalls und der in dem k-ten Beobachtungsintervall hervorgerufenen Phasenverschiebung die Ist-Phase Φ_Ist,k zu Beginn des k + 1-ten Beobachtungsintervalls Φ_Ist,k+1/2π berechnet. Die Ist-Phase wird also unter Berücksichtigung der in dem jeweiligen aktuellen Beobachtungsintervall stattfindenden Phasenverschiebung kontinuierlich fortgeschrieben.

Zu Beginn der Regelung ist die Ist-Phase nicht bekannt. Deshalb wird zu Beginn der Regelung bei der Initialisierung über das Umschaltelement (Multiplexer MUX) 57 der Ausgang des Addierers 51 mit dem +Eingang des Subtrahierers 52 verbunden, so daß aufgrund der Identität der Eingangssignale des Subtrahierers 52 die Regelgröße ΔΦ_k/2π zunächst 0 ist.

Fig. 6 zeigt ein Ausführungsbeispiel des Reglers 53. In diesem Ausführungsbeispiel ist der Regler 53 als Proportionalregler ausgebildet, d. h. die auf das geschätzte Abtastraten-Verhältnis R_k ausgeübte Änderung ist der Regelgröße ΔΦ_k/2π proportional, wobei der Proportionalitätsfaktor im dargestellten Ausführungsbeispiel 3/4 N beträgt. Der Proportionalitätsfaktor und die Regelgröße ΔΦ_k/2π werden einem Multiplizierer 58 zugeführt, der bei geeigneter Wahl des Proportionalitätsfaktors als Bit- Schiebe-Operation (Bit Shifter) ausgeführt werden kann. Die eigentliche Regelung erfolgt mittels eines Subtrahierers 59, welchem der Ausgang des Multiplizierers 58 und die Schätzwerte des Abtastraten-Verhältnisses R_k zugeführt werden.

Die Funktionsweise der in Fig. 5 dargestellten Regeleinrichtung 12 wird anhand von Fig. 7 näher erläutert. In der ersten Zeile von Fig. 7 sind die Abtastzeitpunkte der Ausgangssignalfolge S_out, die beispielsweise durch die steigenden Flanken des f_out-Takts repräsentiert sind, durch Pfeile veranschaulicht. In der zweiten Zeile ist jeweils angedeutet, daß die Schätzeinrichtung 11 einen auf 2π normierten Schätzwert für die Phase ΔΦ_k/2π jeweils für die Mitte eines jeden Beobachtungsintervalls bestimmt. Um die Phase des Ausgangstakts f_out zu Beginn des jeweils nächsten Beobachtungsintervalls zu erhalten, muß die Phase in diesem Beispiel jeweils um 3,5.R_k verschoben werden. Daraus ergibt sich die Soll-Phase Φ_Soll,k zu Beginn des jeweils nächsten Beobachtungsintervalls.

In dem ersten Beobachtungsintervall kann noch keine Regelung vorgenommen werden, da in diesem Beobachtungsintervall erstmals die Schätzwerte R₁ und Φ₁ bestimmt werden. In dem zweiten Beobachtungsintervall wird durch die Umschalteinrichtung (Multiplexer) 57 die Startphase Φ_start/2π festgelegt, auf welche die Ist-Phase der Regeleinrichtung 12 initialisiert wird. Am Ende des zweiten Beobachtungsintervalls kann erstmalig die Regelgröße ΔΦ₂/2π, welche die Abweichung der Ist-Phase von der Soll-Phase am Ende des zweiten Beobachtungsintervalls darstellt, ermittelt werden. In dem in Fig. 7 dargestellten Beispiel war der Takt f_out während des zweiten Beobachtungsintervalls zu groß. Der Takt f_out wird während des dritten Beobachtungsintervalls so verringert, daß am Ende des dritten Beobachtungsintervalls die Ist-Phase mit der Soll-Phase idealerweise exakt übereinstimmt.

Die erfindungsgemäße Regelung regelt das Abtastraten- Verhältnis (Ratio) ständig nach, insbesondere dann, wenn sich die Eingangsabtastrate f_in oder die Ausgangsabtastrate f_out ändert. Eine Änderung des Füllstands des Pufferspeichers (FIFO) 6 kann im eingeschwungenen Zustand der Regelung vermieden werden, so daß keine größeren Änderungen der Gruppenlaufzeit durch den Resampler 1 auftreten.

Die Erfindung ist nicht auf das dargestellte Ausführungsbeispiel beschränkt. Insbesondere kann die Schätzeinrichtung 11 auch anders als in Fig. 3 dargestellt konfiguriert sein. Für die Regeleinrichtung 12 und die Zeitsteuerung 13 sind auch andere als die in den Fig. 4 und 5 dargestellten Realisierungen denkbar. Die Erfindung kann auch für einen Resampler 1 im Up-Sampling-Betrieb Anwendung finden, wobei dann in Fig. 2 die Funktionen von f_in und f_out zu vertauschen sind und der Pufferspeicher (FIFO) 6 vor dem Interpolator 7 anzuordnen ist.

Claims (12)

1. Vorrichtung zur Umsetzung einer digitalen Eingangssignalfolge (S_in) mit einer Eingangsabtastrate (f_in) in eine digitale Ausgangssignalfolge (S_out) mit einer Ausgangsabtastrate (f_out) mit
einer Schätzeinrichtung (11), die das Abtastraten-Verhältnis (R_k) zwischen der Eingangsabtastrate (f_in) und der Ausgangsabtastrate (f_out) und die Soll-Phase (Φ_Soll,k) der Ausgangssignalfolge (S_out) abschätzt,
einer mit der Schätzeinrichtung (11) verbundenen Regeleinrichtung (12), die die Ist-Phase (Φ_Ist,k) der Ausgangssignalfolge (S_out) mit der Soll-Phase (Φ_Soll,k) der Ausgangssignalfolge (S_out) vergleicht und in Abhängigkeit von dem abgeschätzte Abtastraten-Verhältnis (R_k) und der Abweichung (ΔΦ_k) der Ist-Phase (Φ_Ist,k) von der Soll-Phase (Φ_Soll,k) ein Steuersignal (R_TC,k) erzeugt, und
einem Interpolator (7), der die Eingangssignalfolge (S_in) zur Erzeugung der Ausgangssignalfolge (S_out) an Abtastzeitpunkten (t'₁, t'₂, . . . t'₆) interpoliert, deren zeitliche Position durch das Steuersignal (R_TC,k) vorgegeben ist.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß in der Regeleinrichtung (12) ein Regler (53) vorgesehen ist, der das Abtastraten-Verhältnis (R_k) mit zunehmender Abweichung (ΔΦ_k) der Ist-Phase (Φ_Ist,k) von der Soll-Phase (Φ_Soll,k) zur Erzeugung des Steuersignals (R_TC,k) zunehmend erhöht bzw. erniedrigt.

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Regler (53) ein Proportionalregler ist, der das Abtastraten-Verhältnis (R_k) proportional zur Abweichung (ΔΦ_k) der Ist-Phase (Φ_Ist,k) von der Soll-Phase (Φ_Soll,k) erhöht bzw. erniedrigt.

4. Vorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Schätzeinrichtung (11) die Phase (Φ_k) in der Mitte jedes der Schätzung zugrundeliegenden Beobachtungsintervalls der Ausgangssignalfolge (S_out) abschätzt und ein Addierer (51) vorgesehen ist, der einen Phasenversatz (N/2.R_k), der der halben Länge (N/2) des Beobachtungsintervalls entspricht, und einen weiteren Phasenversatz (N/m.R_k), der größer als die maximal zu erwartende Abweichung (ΔΦ_k) der Ist-Phase (Φ_Ist,k) von der Soll-Phase (Φ_Soll,k) ist, addiert.

5. Vorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß in der Regeleinrichtung (12) eine Umschalteinrichtung (57) vorgesehen ist, die während einer ersten Regelperiode einem Subtrahierer die Soll-Phase (Φ_Soll,k) und während den folgenden Regelperioden die in einem Verzögerungselement (56) um ein Beobachtungsintervall verzögerte Ist-Phase (Φ_Ist,k) zuführt.

6. Vorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß zwischen der Regeleinrichtung (12) und dem Interpolator (7) eine Zeitsteuerung (13) vorgesehen ist, die aus dem Steuersignal (R_TC,k) ein Zeitversatz-Signal (Offset), welches die Abtastzeitpunkte (t'₁, t'₂, . . . t'₆) der Ausgangssignal folge (S_out) in Bezug auf die Abtastzeitpunkte (t₁, t₂, . . . t₁₀) der Eingangssignalfolge (S_in) kennzeichnet, und ein Indikator-Signal (E), welches kennzeichnet, ob in einem bestimmten Abtastintervall (t₁-t₂, t₂-t₃, . . . t₉-t₁₀) der Eingangssignalfolge (S_in) ein Abtastzeitpunkt (t'₁, t'₂, . . . t'₆) der Ausgangssignalfolge (S_out) liegt, erzeugt.

7. Vorrichtung Anspruch 6, dadurch gekennzeichnet, daß die Zeitsteuerung (13) einen Addierer (37) umfaßt, dessen Ausgang mit einem Eingang eines Verzögerungselements (38) und dessen erster Eingang mit dem Ausgang des Verzögerungselements (38) verbunden ist, wobei der Ausgang des Verzögerungselements (38) mit einem Detektor (39) verbunden ist, der feststellt, ob der Ausgangswert des Verzögerungselement (38) kleiner als die skalierte Abtastperiode der Eingangssignalfolge (S_in) ist, und wobei dem zweite Eingang des Addieres (37) das um die skalierte Abtastperiode verminderte Steuersignal (R_TC,k) zugeführt wird, wenn der Detektor (39) feststellt, daß der Ausgang des Verzögerungselement (38) kleiner als die skalierte Abtastperiode der Eingangssignalfolge (S_in) ist, und dem zweite Eingang des Addieres (37) die skalierte Abtastperiode zugeführt wird, wenn der Detektor (39) feststellt, daß der Ausgangswert des Verzögerungselement größer oder gleich als die skalierte Abtastperiode der Eingangssignalfolge (S_in) ist.

8. Vorrichtung Anspruch 7, dadurch gekennzeichnet, daß das Zeitversatz-Signal (Offset) dem Ausgang des Verzögerungselements (38) und das Indikator-Signal (E) dem Ausgang des Detektors (39) entnommen wird.

9. Verfahren zur Umsetzung einer digitalen Eingangssignalfolge (S_in) mit einer Eingangsabtastrate (f_in) in eine digitale Ausgangssignalfolge (S_out) mit einer Ausgangsabtastrate (f_out) mit folgenden Verfahrensschritten:

• - Abschätzen (11) des Abtastraten-Verhältnisses (R_k) zwischen der Eingangsabtastrate (f_in) und der Ausgangs abtastrate (f_out) und der Soll-Phase (Φ_Soll,k) der Ausgangssignalfolge (S_out)
• - Vergleichen (52) der Ist-Phase (Φ_Ist,k) der Ausgangssignal folge (S_out) mit der Soll-Phase (Φ_Soll,k) der Ausgangssignalfolge (S_out),
• - Erzeugen (53) eines Steuersignals (R_TC,k) in Abhängigkeit von dem abgeschätzte Abtastraten-Verhältnis (R_k) und der Abweichung (ΔΦ_k) der Ist-Phase (Φ_Ist,k) von der Soll-Phase (Φ_Soll,k), und
• - Interpolieren (7) der Eingangssignalfolge (S_in) zur Erzeugung der Ausgangssignalfolge (S_out) an Abtastzeitpunkten (t'₁, t'₂, . . . t'₆), deren zeitliche Position durch das Steuersignal (R_TC,k) vorgegeben ist.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß das Abtastraten-Verhältnis (R_k) mit zunehmender Abweichung (ΔΦ_k) der Ist-Phase (Φ_Ist,k) von der Soll-Phase (Φ_Soll,k) zur Erzeugung des Steuersignals (R_TC,k) zunehmend erhöht bzw. erniedrigt wird.

11. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die Phase (Φ_k) in der Mitte jedes der Schätzung zugrundeliegenden Beobachtungsintervalls der Eingangssignalfolge (S_in) abgeschätzt wird und ein Phasenversatz (N/2.R_k), der der halben Länge (N/2) des Beobachtungsintervalls entspricht, und ein weiterer Phasenversatz (N/m.R_k), der größer als die maximal zu erwartende Abweichung (ΔΦ_k) der Ist-Phase (Φ_Ist,k) von der Soll-Phase (Φ_Soll,k) ist, zur abgeschätzten Phase (Φ_k) addiert wird.

12. Verfahren nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß eine Zeitsteuerung (13) zur Steuerung der Abtastzeitpunkte (t'₁, t'₂, . . . t'₆) der Ausgangssignalfolge (S_out) erfolgt, und aus dem Steuersignal (R_TC,k) ein Zeitversatz-Signal (Offset), welches die Abtastzeitpunkte (t'₁, t'₂, . . . t'₆) der Ausgangssignalfolge (S_out) in Bezug auf die Abtastzeitpunkte (t₁, t₂, . . . t₁₀) der Eingangssignalfolge (S_in) kennzeichnet, und ein Indikator-Signal (E), welches kennzeichnet, ob in einem bestimmten Abtastintervall (t₁- t₂, t₂-t₃, . . . t₉-t₁₀) der Eingangssignalfolge (S_in) ein Abtastzeitpunkt (t'₁, t'₂, . . . t'₆) der Ausgangssignalfolge (S_out) liegt, erzeugt werden.