JP3703505B2 - メモリアドレス制御装置及び標本化周波数変換装置 - Google Patents
メモリアドレス制御装置及び標本化周波数変換装置 Download PDFInfo
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Description
【０００１】
【産業上の利用分野】
本発明は、メモリ装置体からデータを読み出す際のアドレスを制御するメモリアドレス制御装置及びこのメモリアドレス制御装置を用いて入力された第１の標本化周波数の信号を再標本化して第２の標本化周波数の信号に変換する標本化周波数変換装置に関する。
【０００２】
【従来の技術】
最近、オーディオ信号を光ケーブルや同軸ケーブル等を用いてディジタル信号のまま伝送し、ディジタルオーディオインターフェースを介して再生するようなディジタルオーディオ信号再生装置が普及するようになった。このディジタルオーディオ信号再生装置においては、ディジタルオーディオ信号受信時に位相比較器と電圧制御発振器（以下、ＶＣＯという。）とで構成されるフェーズロックループ（以下、ＰＬＬという。）を用いてクロックを生成している。しかし、このクロック生成時にＰＬＬのＶＣＯによるジッタのためにディジタル／アナログ（以下、Ｄ／Ａという。）変換処理特性を劣化させてしまうことがある。このため、コンパクトディスク（以下、ＣＤという。）プレーヤ、ディジタルオーディオテープ（以下、ＤＡＴという。）プレーヤ等のディジタルオーディオ信号記録媒体を再生するような装置において、クオーツクロックを用いてディジタルオーディオ信号をＤ／Ａ変換処理によりアナログオーディオ信号に変換し、その後にアナログオーディオ信号を伝送したほうが歪のない良好なオーディオ信号を得ることができるという場合がある。
【０００３】
また、現在、ディジタルオーディオ信号のソースとなる記録媒体、例えば、ＣＤ、ＣＤよりも小型の光ディスク、ＤＡＴ、ＤＡＴよりも小型のディジタルオーディオテープにおいては、ディジタルオーディオ信号記録時の標本化周波数は、例えば、44.1KHz、48KHz、32KHzのいずれかであり、統一されていない。また、記録媒体ではないがディジタルオーディオ信号のソースとなる衛星放送（以下、ＢＳという。）も、標本化周波数は、上記標本化周波数のうちのいずれかである。このため、例えば、標本化周波数が48KHzであるＤＡＴとＢＳからのディジタルオーディオ信号を標本化周波数が44.1KHzである小型光ディスクに記録する場合には、この標本化周波数が48KHzであるＤＡＴとＢＳのディジタルオーディオ信号をＤ／Ａ変換処理によりアナログ信号に変換し、その後、再度アナログ／ディジタル（以下、Ａ／Ｄという。）変換処理により、標本化周波数が44.1KHzのディジタルオーディオ信号に変換しなければならず、歪等による特性劣化が避けられなかった。
【０００４】
また、ＤＡＴを用いてディジタルオーディオ信号をミキシング録音するような場合において、ミキシングの対象となる各々のディジタルオーディオ信号は、標本化周波数や同期方法が異なる場合、各々アナログ信号に変換してからミキシングすることが必要となる。
【０００５】
以上のように、クロックジッタの発生による性能劣化、異なる標本化周波数による再生ディジタルオーディオ信号の劣化を防止し、自由な標本化周波数変換によるディジタルミキシングを実現するには、非同期型の標本化周波数変換装置の開発が望まれてきた。
【０００６】
一般に、この標本化周波数変換装置は、標本化周波数Ｆsiで入力された信号を標本化周波数Ｆsoで再標本化するための再標本化点の特定に再標本化時間アドレスを用いている。この再標本化時間アドレスは、入力信号の標本化周波数（以下、入力標本化周波数という。）Ｆsiと再標本化される信号の標本化周波数（以下、出力標本化周波数という。）Ｆsoとの比に応じて生成される。
【０００７】
具体的には、入力標本化周波数Ｆsiと出力標本化周波数Ｆsoの標本化周波数比Ｒを、出力標本化周波数Ｆsoの周期（以下、出力標本化周期という。）ＴsoのＮ倍の周期ｔ（＝Ｎ・Ｔso）を入力標本化周波数ＦsiのＭ倍の入力基準クロック（以下、入力マスタークロックという。）ＭＣＫi（＝Ｍ・Ｆsi）で計数することによって、ＦsiやＭＣＫiやＦso等のジッタ成分を平均化し除去しながら検出し、この標本化周波数比Ｒ及び再標本化時間を累積加算して再標本化時間アドレスを生成していた。そして、この再標本化時間アドレスにより、再標本化用バッファメモリ内に格納された再標本化点を読み出すことによって、標本化周波数の変換を行っていた。
【０００８】
【発明が解決しようとする課題】
ところで、上述したような標本化周波数変換装置で標本化周波数変換処理を行う際の電源投入時や信号入出力切り替え時、又は、ノイズの混入や入出力の標本化周波数を可変としたときには、再標本化用バッファメモリにデータを書き込むためのデータ書き込みアドレスとデータを読み出すためのデータ読み出しアドレスが接近またはクロスオーバーする。すると、この標本化周波数変換装置は、不連続な雑音を出力する。
【０００９】
このような標本化周波数変換処理を安定化させるためには、標本化周波数比を検出する標本化周波数比検出動作が安定してから再標本化用バッファメモリの書き込みアドレスと読み出しアドレスの差の絶対値が最大値になるようにメモリ読み出しアドレスを初期化することが必要であった。しかし、このメモリ読み出しアドレスの初期化は操作が煩わしく、変換動作中にあっては、信号の中断や雑音の発生等を生じさせた。
【００１０】
本発明は、上述した実情に鑑みてなされたものであり、電源投入時や信号入出力切り替え時、又は、ノイズの混入や入出力の標本化周波数を可変としたときの煩わしい初期化を不要とし、変換動作中にあっての信号の中断や雑音の発生等を防止するメモリアドレス制御装置及び標本化周波数変換処理の安定化を図ることができる標本化周波数変換装置の提供を目的とする。
【００１１】
【課題を解決するための手段】
本発明に係るメモリアドレス制御装置は、書き込みアドレスと読み出しアドレスの差が任意に変動してデータを連続的に記録再生していくリングバッファメモリの上記読み出しアドレスを制御するメモリアドレス制御装置であって、上記書き込みアドレスと上記読み出しアドレスとの差を検出するアドレス差検出手段と、上記アドレス差検出手段で検出したアドレス差を所定値に制御するように上記読み出しアドレスを制御する読み出しアドレス制御手段とを有し、上記読み出しアドレス制御手段は、上記アドレス差と上記所定値とのずれが大きいときは上記アドレス差を大きく補正し、上記ずれが小さいときは上記アドレス差を小さく補正して上記所定値に近づくように上記読み出しアドレスを補正するとともに、上記アドレス差が上記所定値近傍であるときは上記読み出しアドレスを補正しないことにより上記課題を解決する。
【００１２】
この場合、上記読み出しアドレス制御手段は、上記アドレス差検出手段が検出したアドレス差の絶対値に応じて読み出しアドレスを補正する。また、上記読み出しアドレス制御手段は、上記アドレス差検出手段により検出されたアドレス差の絶対値が上記リングバッファメモリの容量の半分となるように制御する。
【００１３】
本発明に係る標本化周波数変換装置は、入力信号の標本化周波数を任意の標本化周波数に変換する標本化周波数変換装置において、書き込みアドレスと読み出しアドレスとの差が任意に変動してデータを連続的に記録再生していく記憶手段と、上記記憶手段から読み出された信号を補間処理する補間処理手段と、上記書き込みアドレスと上記読み出しアドレスとの差を検出するアドレス差検出手段と、上記アドレス差検出手段で検出したアドレス差と所定のアドレス差とのずれが大きいときは大きい補正値を、上記ずれが小さいときは小さい補正値を生成し、上記アドレス差が上記所定値近傍であるときは０の補正値を生成する補正手段と、上記入力信号の標本化周波数と上記任意の標本化周波数との標本化周波数比を検出する標本化周波数比検出手段と、上記標本化周波数比検出手段が検出した標本化周波数比と、上記補正手段が生成した補正値とに応じて上記記憶手段の上記読み出しアドレスを制御するメモリアドレス制御手段とを有することにより上記課題を解決する。
【００１４】
この場合、上記メモリアドレス制御手段の上記アドレス制御手段は、上記アドレス差検出手段が検出したアドレス差の絶対値に応じて読み出しアドレスを補正する。また、上記アドレス制御手段は、上記アドレス差検出手段により検出されたアドレス差の絶対値が上記記憶手段の容量の半分となるように制御する。
【００１６】
【作用】
読み出しアドレス制御手段は、アドレス差検出手段が検出した書き込みアドレスと読み出しアドレスとのアドレス差と、所定値とのずれが大きいときはアドレス差を大きく補正し、ずれが小さいときはアドレス差を小さく補正して所定値に近づくように読み出しアドレスを補正するとともに、アドレス差が所定値近傍であるときは読み出しアドレスを補正しない。
【００１７】
【実施例】
以下、本発明に係るメモリアドレス制御装置及び標本化周波数変換装置の好ましい実施例を図面を参照しながら説明する。
【００１８】
この実施例は、入力端子１１から入力された信号Ｄsiの標本化周波数Ｆsiを再標本化して任意の標本化周波数Ｆsoに変換する標本化周波数変換装置であり、入出力系が完全に非同期な標本化周波数変換処理、すなわち、入出力信号間に同期関係の無い自由な比率の標本化周波数変換処理を実現する。以下、入力信号Ｄsiの標本化周波数Ｆsiを入力標本化周波数Ｆsiとし、任意の標本化周波数Ｆsoを出力標本化周波数Ｆsoとする。
【００１９】
この実施例の標本化周波数変換装置は、入力端子１１から入力された入力標本化周波数Ｆsiの入力信号Ｄsiを再標本化用の８Ｆsiにオーバーサンプリング処理する８Ｆsオーバーサンプリングフィルタ１２と、この８Ｆsオーバーサンプリングフィルタ１２で８Ｆsとされた入力信号を書き込むと共に読み出す再標本化用のバッファメモリ１３と、この再標本化用バッファメモリ１３の出力信号を補間処理する補間処理回路１４と、入力端子２２から供給される標本化周波数Ｆsiの整数倍の入力基準クロック（以下、入力マスタークロックという。）ＭＣＫi（＝Ｍ・Ｆsi）で入力端子２３から供給される出力標本化周波数Ｆsoの周期（以下、出力標本化周期という。）ＴsoのＮ倍の周期ｔ（＝Ｎ・Ｔso）を計数することによって分解能を向上した標本化周波数比を検出する標本化周波数比検出回路２４と、この標本化周波数比検出回路２４で検出された標本化周波数比を基に上記再標本化用バッファメモリ１３の書き込み読み出しを制御すると共に上記補間処理回路１４の補間処理を制御するコントローラ２５と、このコントローラ２５によって補間処理が制御された補間処理回路１４からの出力信号の標本化周波数を間引きし例えば２，４，８倍の出力標本化周波数Ｆsoとすると共に、かつその一をマルチプレクサ１９ａにより切り換え選択する再標本化周波数信号出力回路１９と、この再標本化周波数信号出力回路１９からの出力信号に帯域制限を施し、出力端子２１から出力標本化周波数Ｆsoの出力信号Ｄsoを出力する帯域制限フィルタ２０とを有して成る。
【００２０】
８Ｆsオーバーサンプリングフィルタ１２で作られた標本化周波数８Ｆsiのディジタル信号は、上述したように再標本化用バッファメモリ１３に入力される。この再標本化用バッファメモリ１３は、書き込みアドレスに対して読み出しアドレスの差が任意に変動し、データを記憶媒体に連続的に記録再生していくリングバッファメモリである。例えば、２０ビット６４ワードの容量を持ち、入力標本化周波数Ｆsiの周期Ｔsiの８倍のバッファとなる。
【００２１】
この再標本化用バッファメモリ１３のデータ書き込み読み出しは、コントローラ２５が制御している。コントローラ２５は、上記再標本化用バッファメモリ１３にデータ書き込みのための書き込みアドレスを供給すると共に上記標本化周波数比検出回路２４が検出した標本化周波数比から再標本化用バッファメモリ１３にデータ読み出しのための読み出しアドレスを供給して上記再標本化用バッファメモリ１３の書き込み読み出しを制御している。したがって、このコントローラ２５と標本化周波数比検出回路２４は、再標本化用バッファメモリ１３のアドレスを制御しているメモリアドレス制御装置であり、かつ、補間処理回路１４を制御している補間処理制御装置である。
【００２２】
以下、この標本化周波数比検出回路２４とコントローラ２５からなるメモリアドレス制御装置について、図２を参照しながら説明する。
【００２３】
このメモリアドレス制御装置は、書き込みアドレスに対して読み出しアドレスの差が任意に変動し、データを記憶媒体に連続的に記録再生していくリングバッファメモリである再標本化用バッファメモリ１３の読み出しアドレスを制御するメモリアドレス制御装置であって、上記書き込みアドレスと上記読み出しアドレスとの差を検出するアドレス差検出回路３２と、このアドレス差検出回路３２で検出したアドレス差を最適値に制御するように読み出しアドレスを最適化制御するアドレス最適化制御回路３４とを有するコントローラ２５と、標本化周波数比検出回路２４とからなる。
【００２４】
標本化周波数比検出回路２４は、入力端子２２から供給される入力マスタークロックＭＣＫiにより入力端子２３から入力される時間周期ｔでの整数倍の標本化周期Ｎ・Ｔsoを計数するカウンタ３０と、このカウンタ３０からのカウント出力を上記Ｎ・Ｔsoを基にラッチするラッチ３１とを有してなる。
【００２５】
カウンタ３０でＮ・Ｔsoを入力マスタークロックＭＣＫiによりカウントし、そのカウント結果をラッチ３１でラッチすることにより、周期ｔでの現在の標本化周波数比Ｒが求められることになる。
【００２６】
コントローラ２５は、アドレス差検出回路３２と、アドレス最適化制御回路３４との他、上記ラッチ３１からの標本化周波数比Ｒに上記アドレス差検出回路３２で検出したアドレス差に応じて上記アドレス最適化制御回路の出力信号を加算する加算回路３５と、加算回路３５の加算出力を累積加算するための加算回路３６とフリップフロップ回路３７とからなる。
【００２７】
ここで、フリップフロップ回路３７は、Ｄフリップフロップ回路であることが好ましく、入力端子３８からは、この実施例の出力信号の標本化周波数８Ｆsoに合わせて８Ｆsoのクロックが供給されている。もちろん、出力信号の標本化周波数が４又は２Ｆsoである場合には、４又は２Ｆsoのクロックが供給される。また、入力端子３９からはイニシャライズ信号が供給される。
【００２８】
アドレス差検出回路３２は、読み出しアドレスに、図３に示すようなインバータ４０を介した書き込みアドレスを加算し、読み出しアドレスと書き込みアドレスの差を検出する。読み出しアドレスと書き込みアドレスとの差は、再標本化バッファメモリ１３のバッファ余裕度を示す尺度となる。このアドレス差が無くなってくると、再標本化バッファメモリ１３はオーバーフローしてしまうことになる。
【００２９】
アドレス差最適化制御回路３４は上述したようにアドレス差検出回路３２で検出したアドレス差を最適値に制御するように読み出しアドレスを最適化制御する回路であり、図３に示すようにエリアデコーダ＆ラッチ３４ａと、Ｄフリップフロップ３４ｂと、アドレス最適化エンコーダ３４ｃとからなる。
【００３０】
このアドレス差最適化制御回路３４は、アドレス差検出回路３２で検出したアドレス差をデコードしそのアドレス差が書き込み読み出しアドレス差の絶対最大点をＣＴとした場合に、該ＣＴに対してどのエリアになるかをエリアデコーダ＆ラッチ３４ａとＤフリップフロップ３４ｂによって毎回ある周期でラッチして監視させ、この監視結果に応じてアドレス最適化エンコーダ３４ｃに標本化周波数比検出回路２４で検出した標本化周波数比Ｒに加算回路３５で加える補正値を生成させている。
【００３１】
例えば、再標本化用バッファメモリ１３が図４に示すようなイメージの２０ビット６４ワードの容量を持つリング状の８Ｆsデータ再標本化用バッファメモリである場合、このメモリアドレス制御装置は、データの書き込みアドレスＡwと読み出しアドレスＡrが３２ワード差で、１８０度の位相差で動作するように、読み出しアドレスＡrを制御している。なお、このメモリアドレス制御装置は、８つのＦsiＴデータ区間アドレスを有し、４ＦsiＴのところをＣＴとしている。
【００３２】
このメモリアドレス制御装置のアドレス最適化制御装置３４は、アドレス差検出回路３２が検出したアドレス差が図５の横軸に示すように、ＣＴ−０．５ＦsiＴからＣＴ＋０．５ＦsiＴの範囲、すなわち、１８０±０．５Ｔsi（±８Ｆsiサンプル）以内の範囲では、加算回路３５に０出力の補正値を出力する。よって、メモリアドレス制御装置は、標本化周波数比検出回路２４が検出した標本化周波数比Ｒのみを加算回路３６とＤフリップフロップ回路３７により累積加算して、メモリ読み出しアドレスを生成する。
【００３３】
また、アドレス最適化制御装置３４はアドレス差検出回路３２が検出したアドレス差である読み出し位相差が、上述したように、ＣＴ−０．５ＦsiＴからＣＴ＋０．５ＦsiＴの範囲、すなわち、１８０±０．５Ｔsi（±８Ｆsiサンプル）以内の範囲にないときは、アドレス差の絶対値が最大値ＣＴ（１８０度）になるまでの間、読み出しアドレスが遅れているときは増加、進んでいるときは減少するように、アドレス最適化エンコーダ３４ｃから補正値を標本化周波数比Ｒに加算し、その加算出力を加算回路３６とＤフリップフロップ回路３７により累積加算して、メモリ読み出しアドレスを生成する。
【００３４】
具体的に、アドレス最適化制御回路３４は、アドレス差検出回路３２が検出したアドレス差が図５の横軸に示すようにＣＴ−０．５ＦsiＴからＣＴ−２ＦsiＴの範囲内では仮想的に設定した読み出しアドレス（以下、仮想読み出しアドレスという。）の２倍ＬＳＢを最適化した補正値を加算回路３５で標本化周波数比Ｒに加算する。また、上記アドレス差がＣＴ−２ＦsiＴからＣＴ−３ＦsiＴの範囲内では仮想アドレスの２５６倍ＬＳＢを最適化した補正値を加算回路３５で標本化周波数比Ｒに加算する。また、上記アドレス差がＣＴ−３ＦsiＴからＣＴ−４ＦsiＴの範囲内では仮想アドレスの３２７６８倍ＬＳＢを最適化した補正値を加算回路３５で標本化周波数比Ｒに加算する。
【００３５】
一方、アドレス最適化制御回路３４は、アドレス差検出回路３２が検出したアドレス差が図５の横軸に示すようにＣＴ＋０．５ＦsiＴからＣＴ＋２ＦsiＴの範囲内では仮想アドレス２倍ＬＳＢを最適化した補正値の逆符号値（−）を加算回路３５で標本化周波数比Ｒに加算（実質的に減算）する。また、上記アドレス差がＣＴ＋２ＦsiＴからＣＴ＋３ＦsiＴの範囲内では仮想アドレス２５６倍ＬＳＢを最適化した補正値の逆符号値（−）を加算回路３５で標本化周波数比Ｒに加算（実質的に減算）する。また、上記アドレス差がＣＴ＋３ＦsiＴからＣＴ＋４ＦsiＴの範囲内では仮想アドレスの３２７６８倍ＬＳＢを最適化した補正値の逆符号値（−）を加算回路３５で標本化周波数比Ｒに加算（実質的に減算）する。
【００３６】
すなわち、このアドレス最適化制御回路３４は、アドレス差検出回路３２が検出したアドレス差すなわち読み出し位相が、１８０±０．５Ｔsiから±２Ｔsiにずれたときは仮想読み出しアドレスの最下位から２ビット目に１を、１８０±２Ｔsiから±３Ｔsiにずれたときは仮想アドレスの８ビット目に１を、１８０±３Ｔsi以上ずれたときには１５ビット目に１を加減算して位相差が１８０度になるまで読み出しアドレスを補正する。
【００３７】
このようにして、このメモリアドレス制御装置は、入力信号や出力標本化周波数の切り替わり時や電源投入時に読み出しアドレスの位相が大きく進んだり遅れたりしたときは大きな補正量を用いることにより高速で最適な位相に設定し、標本化周波数可変時等にアドレスの位相が中程度に進んだり遅れたりしたときは中程度の補正量を用いることにより信号の劣化をあまりともなわずに最適な位相に設定し、アドレスの位相が少し進んだり遅れたりしたときはわずかな補正量を用いることにより信号の劣化をほとんど伴わずに最適な位相に設定する。つまり、位相のずれの状況により適切な補正量を用いることにより高速な修正と高精度な変換を両立することができる。
【００３８】
次に、標本化周波数比検出回路２４とコントローラ２５からなる補間処理制御装置について説明する。
【００３９】
コントローラ２５は、標本化周波数比検出回路２４から供給される標本化周波数比Ｒを加算回路３６及びフリップフロップ回路３７を用いて累積加算し、再標本化用バッファメモリ１３のデータ読み出しアドレスを生成する他に、加算回路３６及びフリップフロップ回路３７を用いて、補間処理回路１４へのオーバーサンプリング用の係数を選択制御する信号と、先行リーディング用及び後追いトレーリング用の直線補間係数LIP.F.L及びLIP.F.Tを生成している。
【００４０】
これら、読み出しアドレス、オーバーサンプリング用係数選択制御信号及び直線補間係数は、例えば、一つのデータ列の上位ビット範囲、中位ビット範囲及び下位ビット範囲のデータとして、このコントローラ２５から出力される。このうち、オーバーサンプリング用係数選択制御信号及び直線補間係数は、補間処理回路１４に供給され、該補間処理回路１４の補間処理を制御する。
【００４１】
補間処理回路１４は、図１に示すように、上記コントローラ２５から供給されたデータ読み出しアドレスにより再標本化用バッファメモリ１３から読み出されたデータにオーバーサンプリング処理を施すと共に、直線補間を施すＦＩＲフィルタ（Ｌ）&×LIP.F.L１５及びＦＩＲフィルタ（Ｔ）&×LIP.F.T１７と、これらＦＩＲフィルタ（Ｌ）&×LIP.F.L１５及びＦＩＲフィルタ（Ｔ）&×LIP.F.T１７にオーバーサンプリングのための係数を供給する係数ＲＯＭ１６と、 ＦＩＲフィルタ（Ｌ）&×LIP.F.L１５の出力信号とＦＩＲフィルタ（Ｔ）&×LIP.F.T１７の出力信号とを加算する加算器１８とを有して成る。ここで、係数ＲＯＭ１６は、例えば、２４ビット７ワードのオーバーサンプリング係数を３２個持っている。
【００４２】
この補間処理回路１４の動作を図６を参照しながら説明する。
再標本化用バッファメモリ１３は、コントローラ２５から供給される読み出しアドレスに基づいてＦＩＲフィルタ（Ｌ）&×LIP.F.L１５及びＦＩＲフィルタ（Ｔ）&×LIP.F.T１７に図６の（Ａ）に示すようなＴsi／８毎の例えば７個のデータを供給する。ＦＩＲフィルタ（Ｌ）&×LIP.F.L１５及びＦＩＲフィルタ（Ｔ）&×LIP.F.T１７は、再標本化用バッファメモリ１３から供給された例えば７個のデータに、係数ＲＯＭ１６から読み出した例えば７個の係数を積和演算して、それぞれ２５６Ｆsiのデータを生成する。
【００４３】
この２５６Ｆsiのデータの隣合った２つのデータを示すのが図６の（Ｂ）である。図６の（Ａ）、図６の（Ｂ）に示した破線包囲領域Ｅ1は、Ｔsi／８であり、図６の（Ｂ）に示した破線包囲領域Ｅ2は、Ｔsi／２５６間隔の２５６Ｆsiの隣合った２つのデータである。
【００４４】
次に、ＦＩＲフィルタ（Ｌ）&×LIP.F.L１５びＦＩＲフィルタ（Ｔ）&×LIP.F.T１７は、コントローラ２５から供給される直線補間係数をＴsi／２５６間隔の隣合った２つのデータに乗じてから加算器１８により加算し、図６の（Ｃ）に示すような直線補間を行う。
【００４５】
このようなオーバーサンプリングと直線補間を繰り返すことにより、この実施例の標本化周波数変換装置は、図６の（Ｄ）に示すような標本化周波数ＦsoのデータＤsoを生成する。
【００４６】
ここで、直線補間係数について説明しておく。
直線補間係数としては、リーディング先行データ用係数LIP.F.Lと、トレーリング後追いデータ用係数LIP.F.Tとがある。これらの直線補間係数は、コントローラ２５において、累積加算された値の下位のデータ、例えば１２ビットを用いて生成する。具体的には、トレーリング後追いデータ用係数LIP.F.Tは、下位１２ビットデータ、リーディング先行データ用係数LIP.F.Lは、下位１２ビットの１の補数によって与えられる。
【００４７】
図６の（Ｃ）には、破線包囲領域Ｅ3内のＴsi／２５６間隔の２つのデータＤsa、Ｄsbに上記直線補間係数を乗算して得たデータＤsoを示す。
【００４８】
補間処理回路１４から出力されるデータは８Ｆsoのデータである。この８Ｆsoのデータは、再標本化周波数信号出力回路１９に供給される。この再標本化周波数信号出力回路１９は、８Ｆsoに間引き処理を施し、４Ｆso又は２Ｆsoに変換し、８Ｆso、４Ｆso又は２Ｆsoのうちの一をマルチプレクサ１９ａで切り換え選択している。
【００４９】
帯域制限フィルタ２０は、出力データにエリアシング雑音を発生させないためのフィルタである。入力標本化周波数Ｆsiが出力標本化周波数Ｆsoよりも高いときには、エリアシング雑音が発生する虞があるので、マルチプレクサ１９ａからの出力信号を帯域制限する。
【００５０】
したがって、この実施例の標本化周波数変換装置は、電源投入時や信号入出力切り替え時、又はノイズの混入や入出力の標本化周波数を可変したとき等に初期化操作が不要となる。また、再標本化用バッファメモリのバッファ余裕が最大値の読み出しアドレスからのずれの状況により適切な補正量を用いることで高速な読み出しアドレスの修正と高精度な変換を両立することができる。
【００５１】
【発明の効果】
本発明に係るメモリアドレス制御装置は、装置の電源投入時や信号入出力切り替え時、又はノイズの混入や入出力の標本化周波数を可変したとき等に初期化操作が不要となる。
【００５２】
本発明に係る標本化周波数変換装置は、再標本化用バッファメモリを制御するにあたり、電源投入時や信号入出力切り替え時、又はノイズの混入や入出力の標本化周波数を可変したとき等に初期化操作を不要とする。また、再標本化用バッファメモリのバッファ余裕が最大値となるときの読み出しアドレスからのずれの状況に係わる適切な補正量を用いることで高速な読み出しアドレスの修正と高精度な変換を両立することができる。
【図面の簡単な説明】
【図１】本発明の実施例の標本化周波数変換装置の概略構成を示すブロック図である。
【図２】 図１に示した実施例の標本化周波数変換装置のメモリアドレス制御装置の概略構成を示すブロック図である。
【図３】図２に示したメモリアドレス制御装置のアドレス最適化制御回路の概略構成を示すブロック図である。
【図４】図１に示した実施例の標本化周波数変換装置の再標本化用バッファメモリの概略構成を示す図である。
【図５】 図２に示したメモリアドレス制御装置の動作を説明するための図である。
【図６】図１に示した実施例の標本化周波数変換装置の補間処理回路の動作を説明するための図である。
【符号の説明】
１２ ８Ｆsオーバサンプリングフィルタ
１３ 再標本化用バッファメモリ
１４ 補間処理回路
１５ ＦＩＲフィルタ（Ｌ）＆直線補間回路
１６ 係数ＲＯＭ
１７ ＦＩＲフィルタ（Ｔ）＆直線補間回路
１８ 加算器
１９ 再標本化周波数信号出力回路
２０ 帯域制限フィルタ
２４ 標本化周波数比検出回路
２５ コントローラ
【産業上の利用分野】
本発明は、メモリ装置体からデータを読み出す際のアドレスを制御するメモリアドレス制御装置及びこのメモリアドレス制御装置を用いて入力された第１の標本化周波数の信号を再標本化して第２の標本化周波数の信号に変換する標本化周波数変換装置に関する。
【０００２】
【従来の技術】
最近、オーディオ信号を光ケーブルや同軸ケーブル等を用いてディジタル信号のまま伝送し、ディジタルオーディオインターフェースを介して再生するようなディジタルオーディオ信号再生装置が普及するようになった。このディジタルオーディオ信号再生装置においては、ディジタルオーディオ信号受信時に位相比較器と電圧制御発振器（以下、ＶＣＯという。）とで構成されるフェーズロックループ（以下、ＰＬＬという。）を用いてクロックを生成している。しかし、このクロック生成時にＰＬＬのＶＣＯによるジッタのためにディジタル／アナログ（以下、Ｄ／Ａという。）変換処理特性を劣化させてしまうことがある。このため、コンパクトディスク（以下、ＣＤという。）プレーヤ、ディジタルオーディオテープ（以下、ＤＡＴという。）プレーヤ等のディジタルオーディオ信号記録媒体を再生するような装置において、クオーツクロックを用いてディジタルオーディオ信号をＤ／Ａ変換処理によりアナログオーディオ信号に変換し、その後にアナログオーディオ信号を伝送したほうが歪のない良好なオーディオ信号を得ることができるという場合がある。
【０００３】
また、現在、ディジタルオーディオ信号のソースとなる記録媒体、例えば、ＣＤ、ＣＤよりも小型の光ディスク、ＤＡＴ、ＤＡＴよりも小型のディジタルオーディオテープにおいては、ディジタルオーディオ信号記録時の標本化周波数は、例えば、44.1KHz、48KHz、32KHzのいずれかであり、統一されていない。また、記録媒体ではないがディジタルオーディオ信号のソースとなる衛星放送（以下、ＢＳという。）も、標本化周波数は、上記標本化周波数のうちのいずれかである。このため、例えば、標本化周波数が48KHzであるＤＡＴとＢＳからのディジタルオーディオ信号を標本化周波数が44.1KHzである小型光ディスクに記録する場合には、この標本化周波数が48KHzであるＤＡＴとＢＳのディジタルオーディオ信号をＤ／Ａ変換処理によりアナログ信号に変換し、その後、再度アナログ／ディジタル（以下、Ａ／Ｄという。）変換処理により、標本化周波数が44.1KHzのディジタルオーディオ信号に変換しなければならず、歪等による特性劣化が避けられなかった。
【０００４】
また、ＤＡＴを用いてディジタルオーディオ信号をミキシング録音するような場合において、ミキシングの対象となる各々のディジタルオーディオ信号は、標本化周波数や同期方法が異なる場合、各々アナログ信号に変換してからミキシングすることが必要となる。
【０００５】
以上のように、クロックジッタの発生による性能劣化、異なる標本化周波数による再生ディジタルオーディオ信号の劣化を防止し、自由な標本化周波数変換によるディジタルミキシングを実現するには、非同期型の標本化周波数変換装置の開発が望まれてきた。
【０００６】
一般に、この標本化周波数変換装置は、標本化周波数Ｆsiで入力された信号を標本化周波数Ｆsoで再標本化するための再標本化点の特定に再標本化時間アドレスを用いている。この再標本化時間アドレスは、入力信号の標本化周波数（以下、入力標本化周波数という。）Ｆsiと再標本化される信号の標本化周波数（以下、出力標本化周波数という。）Ｆsoとの比に応じて生成される。
【０００７】
具体的には、入力標本化周波数Ｆsiと出力標本化周波数Ｆsoの標本化周波数比Ｒを、出力標本化周波数Ｆsoの周期（以下、出力標本化周期という。）ＴsoのＮ倍の周期ｔ（＝Ｎ・Ｔso）を入力標本化周波数ＦsiのＭ倍の入力基準クロック（以下、入力マスタークロックという。）ＭＣＫi（＝Ｍ・Ｆsi）で計数することによって、ＦsiやＭＣＫiやＦso等のジッタ成分を平均化し除去しながら検出し、この標本化周波数比Ｒ及び再標本化時間を累積加算して再標本化時間アドレスを生成していた。そして、この再標本化時間アドレスにより、再標本化用バッファメモリ内に格納された再標本化点を読み出すことによって、標本化周波数の変換を行っていた。
【０００８】
【発明が解決しようとする課題】
ところで、上述したような標本化周波数変換装置で標本化周波数変換処理を行う際の電源投入時や信号入出力切り替え時、又は、ノイズの混入や入出力の標本化周波数を可変としたときには、再標本化用バッファメモリにデータを書き込むためのデータ書き込みアドレスとデータを読み出すためのデータ読み出しアドレスが接近またはクロスオーバーする。すると、この標本化周波数変換装置は、不連続な雑音を出力する。
【０００９】
このような標本化周波数変換処理を安定化させるためには、標本化周波数比を検出する標本化周波数比検出動作が安定してから再標本化用バッファメモリの書き込みアドレスと読み出しアドレスの差の絶対値が最大値になるようにメモリ読み出しアドレスを初期化することが必要であった。しかし、このメモリ読み出しアドレスの初期化は操作が煩わしく、変換動作中にあっては、信号の中断や雑音の発生等を生じさせた。
【００１０】
本発明は、上述した実情に鑑みてなされたものであり、電源投入時や信号入出力切り替え時、又は、ノイズの混入や入出力の標本化周波数を可変としたときの煩わしい初期化を不要とし、変換動作中にあっての信号の中断や雑音の発生等を防止するメモリアドレス制御装置及び標本化周波数変換処理の安定化を図ることができる標本化周波数変換装置の提供を目的とする。
【００１１】
【課題を解決するための手段】
本発明に係るメモリアドレス制御装置は、書き込みアドレスと読み出しアドレスの差が任意に変動してデータを連続的に記録再生していくリングバッファメモリの上記読み出しアドレスを制御するメモリアドレス制御装置であって、上記書き込みアドレスと上記読み出しアドレスとの差を検出するアドレス差検出手段と、上記アドレス差検出手段で検出したアドレス差を所定値に制御するように上記読み出しアドレスを制御する読み出しアドレス制御手段とを有し、上記読み出しアドレス制御手段は、上記アドレス差と上記所定値とのずれが大きいときは上記アドレス差を大きく補正し、上記ずれが小さいときは上記アドレス差を小さく補正して上記所定値に近づくように上記読み出しアドレスを補正するとともに、上記アドレス差が上記所定値近傍であるときは上記読み出しアドレスを補正しないことにより上記課題を解決する。
【００１２】
この場合、上記読み出しアドレス制御手段は、上記アドレス差検出手段が検出したアドレス差の絶対値に応じて読み出しアドレスを補正する。また、上記読み出しアドレス制御手段は、上記アドレス差検出手段により検出されたアドレス差の絶対値が上記リングバッファメモリの容量の半分となるように制御する。
【００１３】
本発明に係る標本化周波数変換装置は、入力信号の標本化周波数を任意の標本化周波数に変換する標本化周波数変換装置において、書き込みアドレスと読み出しアドレスとの差が任意に変動してデータを連続的に記録再生していく記憶手段と、上記記憶手段から読み出された信号を補間処理する補間処理手段と、上記書き込みアドレスと上記読み出しアドレスとの差を検出するアドレス差検出手段と、上記アドレス差検出手段で検出したアドレス差と所定のアドレス差とのずれが大きいときは大きい補正値を、上記ずれが小さいときは小さい補正値を生成し、上記アドレス差が上記所定値近傍であるときは０の補正値を生成する補正手段と、上記入力信号の標本化周波数と上記任意の標本化周波数との標本化周波数比を検出する標本化周波数比検出手段と、上記標本化周波数比検出手段が検出した標本化周波数比と、上記補正手段が生成した補正値とに応じて上記記憶手段の上記読み出しアドレスを制御するメモリアドレス制御手段とを有することにより上記課題を解決する。
【００１４】
この場合、上記メモリアドレス制御手段の上記アドレス制御手段は、上記アドレス差検出手段が検出したアドレス差の絶対値に応じて読み出しアドレスを補正する。また、上記アドレス制御手段は、上記アドレス差検出手段により検出されたアドレス差の絶対値が上記記憶手段の容量の半分となるように制御する。
【００１６】
【作用】
読み出しアドレス制御手段は、アドレス差検出手段が検出した書き込みアドレスと読み出しアドレスとのアドレス差と、所定値とのずれが大きいときはアドレス差を大きく補正し、ずれが小さいときはアドレス差を小さく補正して所定値に近づくように読み出しアドレスを補正するとともに、アドレス差が所定値近傍であるときは読み出しアドレスを補正しない。
【００１７】
【実施例】
以下、本発明に係るメモリアドレス制御装置及び標本化周波数変換装置の好ましい実施例を図面を参照しながら説明する。
【００１８】
この実施例は、入力端子１１から入力された信号Ｄsiの標本化周波数Ｆsiを再標本化して任意の標本化周波数Ｆsoに変換する標本化周波数変換装置であり、入出力系が完全に非同期な標本化周波数変換処理、すなわち、入出力信号間に同期関係の無い自由な比率の標本化周波数変換処理を実現する。以下、入力信号Ｄsiの標本化周波数Ｆsiを入力標本化周波数Ｆsiとし、任意の標本化周波数Ｆsoを出力標本化周波数Ｆsoとする。
【００１９】
この実施例の標本化周波数変換装置は、入力端子１１から入力された入力標本化周波数Ｆsiの入力信号Ｄsiを再標本化用の８Ｆsiにオーバーサンプリング処理する８Ｆsオーバーサンプリングフィルタ１２と、この８Ｆsオーバーサンプリングフィルタ１２で８Ｆsとされた入力信号を書き込むと共に読み出す再標本化用のバッファメモリ１３と、この再標本化用バッファメモリ１３の出力信号を補間処理する補間処理回路１４と、入力端子２２から供給される標本化周波数Ｆsiの整数倍の入力基準クロック（以下、入力マスタークロックという。）ＭＣＫi（＝Ｍ・Ｆsi）で入力端子２３から供給される出力標本化周波数Ｆsoの周期（以下、出力標本化周期という。）ＴsoのＮ倍の周期ｔ（＝Ｎ・Ｔso）を計数することによって分解能を向上した標本化周波数比を検出する標本化周波数比検出回路２４と、この標本化周波数比検出回路２４で検出された標本化周波数比を基に上記再標本化用バッファメモリ１３の書き込み読み出しを制御すると共に上記補間処理回路１４の補間処理を制御するコントローラ２５と、このコントローラ２５によって補間処理が制御された補間処理回路１４からの出力信号の標本化周波数を間引きし例えば２，４，８倍の出力標本化周波数Ｆsoとすると共に、かつその一をマルチプレクサ１９ａにより切り換え選択する再標本化周波数信号出力回路１９と、この再標本化周波数信号出力回路１９からの出力信号に帯域制限を施し、出力端子２１から出力標本化周波数Ｆsoの出力信号Ｄsoを出力する帯域制限フィルタ２０とを有して成る。
【００２０】
８Ｆsオーバーサンプリングフィルタ１２で作られた標本化周波数８Ｆsiのディジタル信号は、上述したように再標本化用バッファメモリ１３に入力される。この再標本化用バッファメモリ１３は、書き込みアドレスに対して読み出しアドレスの差が任意に変動し、データを記憶媒体に連続的に記録再生していくリングバッファメモリである。例えば、２０ビット６４ワードの容量を持ち、入力標本化周波数Ｆsiの周期Ｔsiの８倍のバッファとなる。
【００２１】
この再標本化用バッファメモリ１３のデータ書き込み読み出しは、コントローラ２５が制御している。コントローラ２５は、上記再標本化用バッファメモリ１３にデータ書き込みのための書き込みアドレスを供給すると共に上記標本化周波数比検出回路２４が検出した標本化周波数比から再標本化用バッファメモリ１３にデータ読み出しのための読み出しアドレスを供給して上記再標本化用バッファメモリ１３の書き込み読み出しを制御している。したがって、このコントローラ２５と標本化周波数比検出回路２４は、再標本化用バッファメモリ１３のアドレスを制御しているメモリアドレス制御装置であり、かつ、補間処理回路１４を制御している補間処理制御装置である。
【００２２】
以下、この標本化周波数比検出回路２４とコントローラ２５からなるメモリアドレス制御装置について、図２を参照しながら説明する。
【００２３】
このメモリアドレス制御装置は、書き込みアドレスに対して読み出しアドレスの差が任意に変動し、データを記憶媒体に連続的に記録再生していくリングバッファメモリである再標本化用バッファメモリ１３の読み出しアドレスを制御するメモリアドレス制御装置であって、上記書き込みアドレスと上記読み出しアドレスとの差を検出するアドレス差検出回路３２と、このアドレス差検出回路３２で検出したアドレス差を最適値に制御するように読み出しアドレスを最適化制御するアドレス最適化制御回路３４とを有するコントローラ２５と、標本化周波数比検出回路２４とからなる。
【００２４】
標本化周波数比検出回路２４は、入力端子２２から供給される入力マスタークロックＭＣＫiにより入力端子２３から入力される時間周期ｔでの整数倍の標本化周期Ｎ・Ｔsoを計数するカウンタ３０と、このカウンタ３０からのカウント出力を上記Ｎ・Ｔsoを基にラッチするラッチ３１とを有してなる。
【００２５】
カウンタ３０でＮ・Ｔsoを入力マスタークロックＭＣＫiによりカウントし、そのカウント結果をラッチ３１でラッチすることにより、周期ｔでの現在の標本化周波数比Ｒが求められることになる。
【００２６】
コントローラ２５は、アドレス差検出回路３２と、アドレス最適化制御回路３４との他、上記ラッチ３１からの標本化周波数比Ｒに上記アドレス差検出回路３２で検出したアドレス差に応じて上記アドレス最適化制御回路の出力信号を加算する加算回路３５と、加算回路３５の加算出力を累積加算するための加算回路３６とフリップフロップ回路３７とからなる。
【００２７】
ここで、フリップフロップ回路３７は、Ｄフリップフロップ回路であることが好ましく、入力端子３８からは、この実施例の出力信号の標本化周波数８Ｆsoに合わせて８Ｆsoのクロックが供給されている。もちろん、出力信号の標本化周波数が４又は２Ｆsoである場合には、４又は２Ｆsoのクロックが供給される。また、入力端子３９からはイニシャライズ信号が供給される。
【００２８】
アドレス差検出回路３２は、読み出しアドレスに、図３に示すようなインバータ４０を介した書き込みアドレスを加算し、読み出しアドレスと書き込みアドレスの差を検出する。読み出しアドレスと書き込みアドレスとの差は、再標本化バッファメモリ１３のバッファ余裕度を示す尺度となる。このアドレス差が無くなってくると、再標本化バッファメモリ１３はオーバーフローしてしまうことになる。
【００２９】
アドレス差最適化制御回路３４は上述したようにアドレス差検出回路３２で検出したアドレス差を最適値に制御するように読み出しアドレスを最適化制御する回路であり、図３に示すようにエリアデコーダ＆ラッチ３４ａと、Ｄフリップフロップ３４ｂと、アドレス最適化エンコーダ３４ｃとからなる。
【００３０】
このアドレス差最適化制御回路３４は、アドレス差検出回路３２で検出したアドレス差をデコードしそのアドレス差が書き込み読み出しアドレス差の絶対最大点をＣＴとした場合に、該ＣＴに対してどのエリアになるかをエリアデコーダ＆ラッチ３４ａとＤフリップフロップ３４ｂによって毎回ある周期でラッチして監視させ、この監視結果に応じてアドレス最適化エンコーダ３４ｃに標本化周波数比検出回路２４で検出した標本化周波数比Ｒに加算回路３５で加える補正値を生成させている。
【００３１】
例えば、再標本化用バッファメモリ１３が図４に示すようなイメージの２０ビット６４ワードの容量を持つリング状の８Ｆsデータ再標本化用バッファメモリである場合、このメモリアドレス制御装置は、データの書き込みアドレスＡwと読み出しアドレスＡrが３２ワード差で、１８０度の位相差で動作するように、読み出しアドレスＡrを制御している。なお、このメモリアドレス制御装置は、８つのＦsiＴデータ区間アドレスを有し、４ＦsiＴのところをＣＴとしている。
【００３２】
このメモリアドレス制御装置のアドレス最適化制御装置３４は、アドレス差検出回路３２が検出したアドレス差が図５の横軸に示すように、ＣＴ−０．５ＦsiＴからＣＴ＋０．５ＦsiＴの範囲、すなわち、１８０±０．５Ｔsi（±８Ｆsiサンプル）以内の範囲では、加算回路３５に０出力の補正値を出力する。よって、メモリアドレス制御装置は、標本化周波数比検出回路２４が検出した標本化周波数比Ｒのみを加算回路３６とＤフリップフロップ回路３７により累積加算して、メモリ読み出しアドレスを生成する。
【００３３】
また、アドレス最適化制御装置３４はアドレス差検出回路３２が検出したアドレス差である読み出し位相差が、上述したように、ＣＴ−０．５ＦsiＴからＣＴ＋０．５ＦsiＴの範囲、すなわち、１８０±０．５Ｔsi（±８Ｆsiサンプル）以内の範囲にないときは、アドレス差の絶対値が最大値ＣＴ（１８０度）になるまでの間、読み出しアドレスが遅れているときは増加、進んでいるときは減少するように、アドレス最適化エンコーダ３４ｃから補正値を標本化周波数比Ｒに加算し、その加算出力を加算回路３６とＤフリップフロップ回路３７により累積加算して、メモリ読み出しアドレスを生成する。
【００３４】
具体的に、アドレス最適化制御回路３４は、アドレス差検出回路３２が検出したアドレス差が図５の横軸に示すようにＣＴ−０．５ＦsiＴからＣＴ−２ＦsiＴの範囲内では仮想的に設定した読み出しアドレス（以下、仮想読み出しアドレスという。）の２倍ＬＳＢを最適化した補正値を加算回路３５で標本化周波数比Ｒに加算する。また、上記アドレス差がＣＴ−２ＦsiＴからＣＴ−３ＦsiＴの範囲内では仮想アドレスの２５６倍ＬＳＢを最適化した補正値を加算回路３５で標本化周波数比Ｒに加算する。また、上記アドレス差がＣＴ−３ＦsiＴからＣＴ−４ＦsiＴの範囲内では仮想アドレスの３２７６８倍ＬＳＢを最適化した補正値を加算回路３５で標本化周波数比Ｒに加算する。
【００３５】
一方、アドレス最適化制御回路３４は、アドレス差検出回路３２が検出したアドレス差が図５の横軸に示すようにＣＴ＋０．５ＦsiＴからＣＴ＋２ＦsiＴの範囲内では仮想アドレス２倍ＬＳＢを最適化した補正値の逆符号値（−）を加算回路３５で標本化周波数比Ｒに加算（実質的に減算）する。また、上記アドレス差がＣＴ＋２ＦsiＴからＣＴ＋３ＦsiＴの範囲内では仮想アドレス２５６倍ＬＳＢを最適化した補正値の逆符号値（−）を加算回路３５で標本化周波数比Ｒに加算（実質的に減算）する。また、上記アドレス差がＣＴ＋３ＦsiＴからＣＴ＋４ＦsiＴの範囲内では仮想アドレスの３２７６８倍ＬＳＢを最適化した補正値の逆符号値（−）を加算回路３５で標本化周波数比Ｒに加算（実質的に減算）する。
【００３６】
すなわち、このアドレス最適化制御回路３４は、アドレス差検出回路３２が検出したアドレス差すなわち読み出し位相が、１８０±０．５Ｔsiから±２Ｔsiにずれたときは仮想読み出しアドレスの最下位から２ビット目に１を、１８０±２Ｔsiから±３Ｔsiにずれたときは仮想アドレスの８ビット目に１を、１８０±３Ｔsi以上ずれたときには１５ビット目に１を加減算して位相差が１８０度になるまで読み出しアドレスを補正する。
【００３７】
このようにして、このメモリアドレス制御装置は、入力信号や出力標本化周波数の切り替わり時や電源投入時に読み出しアドレスの位相が大きく進んだり遅れたりしたときは大きな補正量を用いることにより高速で最適な位相に設定し、標本化周波数可変時等にアドレスの位相が中程度に進んだり遅れたりしたときは中程度の補正量を用いることにより信号の劣化をあまりともなわずに最適な位相に設定し、アドレスの位相が少し進んだり遅れたりしたときはわずかな補正量を用いることにより信号の劣化をほとんど伴わずに最適な位相に設定する。つまり、位相のずれの状況により適切な補正量を用いることにより高速な修正と高精度な変換を両立することができる。
【００３８】
次に、標本化周波数比検出回路２４とコントローラ２５からなる補間処理制御装置について説明する。
【００３９】
コントローラ２５は、標本化周波数比検出回路２４から供給される標本化周波数比Ｒを加算回路３６及びフリップフロップ回路３７を用いて累積加算し、再標本化用バッファメモリ１３のデータ読み出しアドレスを生成する他に、加算回路３６及びフリップフロップ回路３７を用いて、補間処理回路１４へのオーバーサンプリング用の係数を選択制御する信号と、先行リーディング用及び後追いトレーリング用の直線補間係数LIP.F.L及びLIP.F.Tを生成している。
【００４０】
これら、読み出しアドレス、オーバーサンプリング用係数選択制御信号及び直線補間係数は、例えば、一つのデータ列の上位ビット範囲、中位ビット範囲及び下位ビット範囲のデータとして、このコントローラ２５から出力される。このうち、オーバーサンプリング用係数選択制御信号及び直線補間係数は、補間処理回路１４に供給され、該補間処理回路１４の補間処理を制御する。
【００４１】
補間処理回路１４は、図１に示すように、上記コントローラ２５から供給されたデータ読み出しアドレスにより再標本化用バッファメモリ１３から読み出されたデータにオーバーサンプリング処理を施すと共に、直線補間を施すＦＩＲフィルタ（Ｌ）&×LIP.F.L１５及びＦＩＲフィルタ（Ｔ）&×LIP.F.T１７と、これらＦＩＲフィルタ（Ｌ）&×LIP.F.L１５及びＦＩＲフィルタ（Ｔ）&×LIP.F.T１７にオーバーサンプリングのための係数を供給する係数ＲＯＭ１６と、 ＦＩＲフィルタ（Ｌ）&×LIP.F.L１５の出力信号とＦＩＲフィルタ（Ｔ）&×LIP.F.T１７の出力信号とを加算する加算器１８とを有して成る。ここで、係数ＲＯＭ１６は、例えば、２４ビット７ワードのオーバーサンプリング係数を３２個持っている。
【００４２】
この補間処理回路１４の動作を図６を参照しながら説明する。
再標本化用バッファメモリ１３は、コントローラ２５から供給される読み出しアドレスに基づいてＦＩＲフィルタ（Ｌ）&×LIP.F.L１５及びＦＩＲフィルタ（Ｔ）&×LIP.F.T１７に図６の（Ａ）に示すようなＴsi／８毎の例えば７個のデータを供給する。ＦＩＲフィルタ（Ｌ）&×LIP.F.L１５及びＦＩＲフィルタ（Ｔ）&×LIP.F.T１７は、再標本化用バッファメモリ１３から供給された例えば７個のデータに、係数ＲＯＭ１６から読み出した例えば７個の係数を積和演算して、それぞれ２５６Ｆsiのデータを生成する。
【００４３】
この２５６Ｆsiのデータの隣合った２つのデータを示すのが図６の（Ｂ）である。図６の（Ａ）、図６の（Ｂ）に示した破線包囲領域Ｅ1は、Ｔsi／８であり、図６の（Ｂ）に示した破線包囲領域Ｅ2は、Ｔsi／２５６間隔の２５６Ｆsiの隣合った２つのデータである。
【００４４】
次に、ＦＩＲフィルタ（Ｌ）&×LIP.F.L１５びＦＩＲフィルタ（Ｔ）&×LIP.F.T１７は、コントローラ２５から供給される直線補間係数をＴsi／２５６間隔の隣合った２つのデータに乗じてから加算器１８により加算し、図６の（Ｃ）に示すような直線補間を行う。
【００４５】
このようなオーバーサンプリングと直線補間を繰り返すことにより、この実施例の標本化周波数変換装置は、図６の（Ｄ）に示すような標本化周波数ＦsoのデータＤsoを生成する。
【００４６】
ここで、直線補間係数について説明しておく。
直線補間係数としては、リーディング先行データ用係数LIP.F.Lと、トレーリング後追いデータ用係数LIP.F.Tとがある。これらの直線補間係数は、コントローラ２５において、累積加算された値の下位のデータ、例えば１２ビットを用いて生成する。具体的には、トレーリング後追いデータ用係数LIP.F.Tは、下位１２ビットデータ、リーディング先行データ用係数LIP.F.Lは、下位１２ビットの１の補数によって与えられる。
【００４７】
図６の（Ｃ）には、破線包囲領域Ｅ3内のＴsi／２５６間隔の２つのデータＤsa、Ｄsbに上記直線補間係数を乗算して得たデータＤsoを示す。
【００４８】
補間処理回路１４から出力されるデータは８Ｆsoのデータである。この８Ｆsoのデータは、再標本化周波数信号出力回路１９に供給される。この再標本化周波数信号出力回路１９は、８Ｆsoに間引き処理を施し、４Ｆso又は２Ｆsoに変換し、８Ｆso、４Ｆso又は２Ｆsoのうちの一をマルチプレクサ１９ａで切り換え選択している。
【００４９】
帯域制限フィルタ２０は、出力データにエリアシング雑音を発生させないためのフィルタである。入力標本化周波数Ｆsiが出力標本化周波数Ｆsoよりも高いときには、エリアシング雑音が発生する虞があるので、マルチプレクサ１９ａからの出力信号を帯域制限する。
【００５０】
したがって、この実施例の標本化周波数変換装置は、電源投入時や信号入出力切り替え時、又はノイズの混入や入出力の標本化周波数を可変したとき等に初期化操作が不要となる。また、再標本化用バッファメモリのバッファ余裕が最大値の読み出しアドレスからのずれの状況により適切な補正量を用いることで高速な読み出しアドレスの修正と高精度な変換を両立することができる。
【００５１】
【発明の効果】
本発明に係るメモリアドレス制御装置は、装置の電源投入時や信号入出力切り替え時、又はノイズの混入や入出力の標本化周波数を可変したとき等に初期化操作が不要となる。
【００５２】
本発明に係る標本化周波数変換装置は、再標本化用バッファメモリを制御するにあたり、電源投入時や信号入出力切り替え時、又はノイズの混入や入出力の標本化周波数を可変したとき等に初期化操作を不要とする。また、再標本化用バッファメモリのバッファ余裕が最大値となるときの読み出しアドレスからのずれの状況に係わる適切な補正量を用いることで高速な読み出しアドレスの修正と高精度な変換を両立することができる。
【図面の簡単な説明】
【図１】本発明の実施例の標本化周波数変換装置の概略構成を示すブロック図である。
【図２】 図１に示した実施例の標本化周波数変換装置のメモリアドレス制御装置の概略構成を示すブロック図である。
【図３】図２に示したメモリアドレス制御装置のアドレス最適化制御回路の概略構成を示すブロック図である。
【図４】図１に示した実施例の標本化周波数変換装置の再標本化用バッファメモリの概略構成を示す図である。
【図５】 図２に示したメモリアドレス制御装置の動作を説明するための図である。
【図６】図１に示した実施例の標本化周波数変換装置の補間処理回路の動作を説明するための図である。
【符号の説明】
１２ ８Ｆsオーバサンプリングフィルタ
１３ 再標本化用バッファメモリ
１４ 補間処理回路
１５ ＦＩＲフィルタ（Ｌ）＆直線補間回路
１６ 係数ＲＯＭ
１７ ＦＩＲフィルタ（Ｔ）＆直線補間回路
１８ 加算器
１９ 再標本化周波数信号出力回路
２０ 帯域制限フィルタ
２４ 標本化周波数比検出回路
２５ コントローラ
Claims (6)
- 書き込みアドレスと読み出しアドレスの差が任意に変動してデータを連続的に記録再生していくリングバッファメモリの上記読み出しアドレスを制御するメモリアドレス制御装置であって、
上記書き込みアドレスと上記読み出しアドレスとの差を検出するアドレス差検出手段と、
上記アドレス差検出手段で検出したアドレス差を所定値に制御するように上記読み出しアドレスを制御する読み出しアドレス制御手段とを有し、
上記読み出しアドレス制御手段は、上記アドレス差と上記所定値とのずれが大きいときは上記アドレス差を大きく補正し、上記ずれが小さいときは上記アドレス差を小さく補正して上記所定値に近づくように上記読み出しアドレスを補正するとともに、上記アドレス差が上記所定値近傍であるときは上記読み出しアドレスを補正しないことを特徴とするメモリアドレス制御装置。 - 上記読み出しアドレス制御手段は、上記アドレス差検出手段が検出したアドレス差の絶対値に応じて読み出しアドレスを補正することを特徴とする請求項１記載のメモリアドレス制御装置。
- 上記読み出しアドレス制御手段は、上記アドレス差検出手段により検出されたアドレス差の絶対値が上記リングバッファメモリの容量の半分となるように制御することを特徴とする請求項１又は２記載のメモリアドレス制御装置。
- 入力信号の標本化周波数を任意の標本化周波数に変換する標本化周波数変換装置において、
書き込みアドレスと読み出しアドレスとの差が任意に変動してデータを連続的に記録再生していく記憶手段と、
上記記憶手段から読み出された信号を補間処理する補間処理手段と、
上記書き込みアドレスと上記読み出しアドレスとの差を検出するアドレス差検出手段と、
上記アドレス差検出手段で検出したアドレス差と所定のアドレス差とのずれが大きいときは大きい補正値を、上記ずれが小さいときは小さい補正値を生成し、上記アドレス差が上記所定値近傍であるときは０の補正値を生成する補正手段と、
上記入力信号の標本化周波数と上記任意の標本化周波数との標本化周波数比を検出する標本化周波数比検出手段と、
上記標本化周波数比検出手段が検出した標本化周波数比と、上記補正手段が生成した補正値とに応じて上記記憶手段の上記読み出しアドレスを制御するメモリアドレス制御手段とを有することを特徴とする標本化周波数変換装置。 - 上記メモリアドレス制御手段は、上記アドレス差検出手段が検出したアドレス差の絶対値に応じて読み出しアドレスを補正することを特徴とする請求項４記載の標本化周波数変換装置。
- 上記メモリアドレス制御手段は、上記アドレス差検出手段により検出されたアドレス差の絶対値が上記記憶手段の容量の半分となるように制御することを特徴とする請求項４又は５記載の標本化周波数変換装置。
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