JP3703505B2 - メモリアドレス制御装置及び標本化周波数変換装置 - Google Patents
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Description
【産業上の利用分野】
本発明は、メモリ装置体からデータを読み出す際のアドレスを制御するメモリアドレス制御装置及びこのメモリアドレス制御装置を用いて入力された第1の標本化周波数の信号を再標本化して第2の標本化周波数の信号に変換する標本化周波数変換装置に関する。
【0002】
【従来の技術】
最近、オーディオ信号を光ケーブルや同軸ケーブル等を用いてディジタル信号のまま伝送し、ディジタルオーディオインターフェースを介して再生するようなディジタルオーディオ信号再生装置が普及するようになった。このディジタルオーディオ信号再生装置においては、ディジタルオーディオ信号受信時に位相比較器と電圧制御発振器(以下、VCOという。)とで構成されるフェーズロックループ(以下、PLLという。)を用いてクロックを生成している。しかし、このクロック生成時にPLLのVCOによるジッタのためにディジタル/アナログ(以下、D/Aという。)変換処理特性を劣化させてしまうことがある。このため、コンパクトディスク(以下、CDという。)プレーヤ、ディジタルオーディオテープ(以下、DATという。)プレーヤ等のディジタルオーディオ信号記録媒体を再生するような装置において、クオーツクロックを用いてディジタルオーディオ信号をD/A変換処理によりアナログオーディオ信号に変換し、その後にアナログオーディオ信号を伝送したほうが歪のない良好なオーディオ信号を得ることができるという場合がある。
【0003】
また、現在、ディジタルオーディオ信号のソースとなる記録媒体、例えば、CD、CDよりも小型の光ディスク、DAT、DATよりも小型のディジタルオーディオテープにおいては、ディジタルオーディオ信号記録時の標本化周波数は、例えば、44.1KHz、48KHz、32KHzのいずれかであり、統一されていない。また、記録媒体ではないがディジタルオーディオ信号のソースとなる衛星放送(以下、BSという。)も、標本化周波数は、上記標本化周波数のうちのいずれかである。このため、例えば、標本化周波数が48KHzであるDATとBSからのディジタルオーディオ信号を標本化周波数が44.1KHzである小型光ディスクに記録する場合には、この標本化周波数が48KHzであるDATとBSのディジタルオーディオ信号をD/A変換処理によりアナログ信号に変換し、その後、再度アナログ/ディジタル(以下、A/Dという。)変換処理により、標本化周波数が44.1KHzのディジタルオーディオ信号に変換しなければならず、歪等による特性劣化が避けられなかった。
【0004】
また、DATを用いてディジタルオーディオ信号をミキシング録音するような場合において、ミキシングの対象となる各々のディジタルオーディオ信号は、標本化周波数や同期方法が異なる場合、各々アナログ信号に変換してからミキシングすることが必要となる。
【0005】
以上のように、クロックジッタの発生による性能劣化、異なる標本化周波数による再生ディジタルオーディオ信号の劣化を防止し、自由な標本化周波数変換によるディジタルミキシングを実現するには、非同期型の標本化周波数変換装置の開発が望まれてきた。
【0006】
一般に、この標本化周波数変換装置は、標本化周波数Fsiで入力された信号を標本化周波数Fsoで再標本化するための再標本化点の特定に再標本化時間アドレスを用いている。この再標本化時間アドレスは、入力信号の標本化周波数(以下、入力標本化周波数という。)Fsiと再標本化される信号の標本化周波数(以下、出力標本化周波数という。)Fsoとの比に応じて生成される。
【0007】
具体的には、入力標本化周波数Fsiと出力標本化周波数Fsoの標本化周波数比Rを、出力標本化周波数Fsoの周期(以下、出力標本化周期という。)TsoのN倍の周期t(=N・Tso)を入力標本化周波数FsiのM倍の入力基準クロック(以下、入力マスタークロックという。)MCKi(=M・Fsi)で計数することによって、FsiやMCKiやFso等のジッタ成分を平均化し除去しながら検出し、この標本化周波数比R及び再標本化時間を累積加算して再標本化時間アドレスを生成していた。そして、この再標本化時間アドレスにより、再標本化用バッファメモリ内に格納された再標本化点を読み出すことによって、標本化周波数の変換を行っていた。
【0008】
【発明が解決しようとする課題】
ところで、上述したような標本化周波数変換装置で標本化周波数変換処理を行う際の電源投入時や信号入出力切り替え時、又は、ノイズの混入や入出力の標本化周波数を可変としたときには、再標本化用バッファメモリにデータを書き込むためのデータ書き込みアドレスとデータを読み出すためのデータ読み出しアドレスが接近またはクロスオーバーする。すると、この標本化周波数変換装置は、不連続な雑音を出力する。
【0009】
このような標本化周波数変換処理を安定化させるためには、標本化周波数比を検出する標本化周波数比検出動作が安定してから再標本化用バッファメモリの書き込みアドレスと読み出しアドレスの差の絶対値が最大値になるようにメモリ読み出しアドレスを初期化することが必要であった。しかし、このメモリ読み出しアドレスの初期化は操作が煩わしく、変換動作中にあっては、信号の中断や雑音の発生等を生じさせた。
【0010】
本発明は、上述した実情に鑑みてなされたものであり、電源投入時や信号入出力切り替え時、又は、ノイズの混入や入出力の標本化周波数を可変としたときの煩わしい初期化を不要とし、変換動作中にあっての信号の中断や雑音の発生等を防止するメモリアドレス制御装置及び標本化周波数変換処理の安定化を図ることができる標本化周波数変換装置の提供を目的とする。
【0011】
【課題を解決するための手段】
本発明に係るメモリアドレス制御装置は、書き込みアドレスと読み出しアドレスの差が任意に変動してデータを連続的に記録再生していくリングバッファメモリの上記読み出しアドレスを制御するメモリアドレス制御装置であって、上記書き込みアドレスと上記読み出しアドレスとの差を検出するアドレス差検出手段と、上記アドレス差検出手段で検出したアドレス差を所定値に制御するように上記読み出しアドレスを制御する読み出しアドレス制御手段とを有し、上記読み出しアドレス制御手段は、上記アドレス差と上記所定値とのずれが大きいときは上記アドレス差を大きく補正し、上記ずれが小さいときは上記アドレス差を小さく補正して上記所定値に近づくように上記読み出しアドレスを補正するとともに、上記アドレス差が上記所定値近傍であるときは上記読み出しアドレスを補正しないことにより上記課題を解決する。
【0012】
この場合、上記読み出しアドレス制御手段は、上記アドレス差検出手段が検出したアドレス差の絶対値に応じて読み出しアドレスを補正する。また、上記読み出しアドレス制御手段は、上記アドレス差検出手段により検出されたアドレス差の絶対値が上記リングバッファメモリの容量の半分となるように制御する。
【0013】
本発明に係る標本化周波数変換装置は、入力信号の標本化周波数を任意の標本化周波数に変換する標本化周波数変換装置において、書き込みアドレスと読み出しアドレスとの差が任意に変動してデータを連続的に記録再生していく記憶手段と、上記記憶手段から読み出された信号を補間処理する補間処理手段と、上記書き込みアドレスと上記読み出しアドレスとの差を検出するアドレス差検出手段と、上記アドレス差検出手段で検出したアドレス差と所定のアドレス差とのずれが大きいときは大きい補正値を、上記ずれが小さいときは小さい補正値を生成し、上記アドレス差が上記所定値近傍であるときは0の補正値を生成する補正手段と、上記入力信号の標本化周波数と上記任意の標本化周波数との標本化周波数比を検出する標本化周波数比検出手段と、上記標本化周波数比検出手段が検出した標本化周波数比と、上記補正手段が生成した補正値とに応じて上記記憶手段の上記読み出しアドレスを制御するメモリアドレス制御手段とを有することにより上記課題を解決する。
【0014】
この場合、上記メモリアドレス制御手段の上記アドレス制御手段は、上記アドレス差検出手段が検出したアドレス差の絶対値に応じて読み出しアドレスを補正する。また、上記アドレス制御手段は、上記アドレス差検出手段により検出されたアドレス差の絶対値が上記記憶手段の容量の半分となるように制御する。
【0016】
【作用】
読み出しアドレス制御手段は、アドレス差検出手段が検出した書き込みアドレスと読み出しアドレスとのアドレス差と、所定値とのずれが大きいときはアドレス差を大きく補正し、ずれが小さいときはアドレス差を小さく補正して所定値に近づくように読み出しアドレスを補正するとともに、アドレス差が所定値近傍であるときは読み出しアドレスを補正しない。
【0017】
【実施例】
以下、本発明に係るメモリアドレス制御装置及び標本化周波数変換装置の好ましい実施例を図面を参照しながら説明する。
【0018】
この実施例は、入力端子11から入力された信号Dsiの標本化周波数Fsiを再標本化して任意の標本化周波数Fsoに変換する標本化周波数変換装置であり、入出力系が完全に非同期な標本化周波数変換処理、すなわち、入出力信号間に同期関係の無い自由な比率の標本化周波数変換処理を実現する。以下、入力信号Dsiの標本化周波数Fsiを入力標本化周波数Fsiとし、任意の標本化周波数Fsoを出力標本化周波数Fsoとする。
【0019】
この実施例の標本化周波数変換装置は、入力端子11から入力された入力標本化周波数Fsiの入力信号Dsiを再標本化用の8Fsiにオーバーサンプリング処理する8Fsオーバーサンプリングフィルタ12と、この8Fsオーバーサンプリングフィルタ12で8Fsとされた入力信号を書き込むと共に読み出す再標本化用のバッファメモリ13と、この再標本化用バッファメモリ13の出力信号を補間処理する補間処理回路14と、入力端子22から供給される標本化周波数Fsiの整数倍の入力基準クロック(以下、入力マスタークロックという。)MCKi(=M・Fsi)で入力端子23から供給される出力標本化周波数Fsoの周期(以下、出力標本化周期という。)TsoのN倍の周期t(=N・Tso)を計数することによって分解能を向上した標本化周波数比を検出する標本化周波数比検出回路24と、この標本化周波数比検出回路24で検出された標本化周波数比を基に上記再標本化用バッファメモリ13の書き込み読み出しを制御すると共に上記補間処理回路14の補間処理を制御するコントローラ25と、このコントローラ25によって補間処理が制御された補間処理回路14からの出力信号の標本化周波数を間引きし例えば2,4,8倍の出力標本化周波数Fsoとすると共に、かつその一をマルチプレクサ19aにより切り換え選択する再標本化周波数信号出力回路19と、この再標本化周波数信号出力回路19からの出力信号に帯域制限を施し、出力端子21から出力標本化周波数Fsoの出力信号Dsoを出力する帯域制限フィルタ20とを有して成る。
【0020】
8Fsオーバーサンプリングフィルタ12で作られた標本化周波数8Fsiのディジタル信号は、上述したように再標本化用バッファメモリ13に入力される。この再標本化用バッファメモリ13は、書き込みアドレスに対して読み出しアドレスの差が任意に変動し、データを記憶媒体に連続的に記録再生していくリングバッファメモリである。例えば、20ビット64ワードの容量を持ち、入力標本化周波数Fsiの周期Tsiの8倍のバッファとなる。
【0021】
この再標本化用バッファメモリ13のデータ書き込み読み出しは、コントローラ25が制御している。コントローラ25は、上記再標本化用バッファメモリ13にデータ書き込みのための書き込みアドレスを供給すると共に上記標本化周波数比検出回路24が検出した標本化周波数比から再標本化用バッファメモリ13にデータ読み出しのための読み出しアドレスを供給して上記再標本化用バッファメモリ13の書き込み読み出しを制御している。したがって、このコントローラ25と標本化周波数比検出回路24は、再標本化用バッファメモリ13のアドレスを制御しているメモリアドレス制御装置であり、かつ、補間処理回路14を制御している補間処理制御装置である。
【0022】
以下、この標本化周波数比検出回路24とコントローラ25からなるメモリアドレス制御装置について、図2を参照しながら説明する。
【0023】
このメモリアドレス制御装置は、書き込みアドレスに対して読み出しアドレスの差が任意に変動し、データを記憶媒体に連続的に記録再生していくリングバッファメモリである再標本化用バッファメモリ13の読み出しアドレスを制御するメモリアドレス制御装置であって、上記書き込みアドレスと上記読み出しアドレスとの差を検出するアドレス差検出回路32と、このアドレス差検出回路32で検出したアドレス差を最適値に制御するように読み出しアドレスを最適化制御するアドレス最適化制御回路34とを有するコントローラ25と、標本化周波数比検出回路24とからなる。
【0024】
標本化周波数比検出回路24は、入力端子22から供給される入力マスタークロックMCKiにより入力端子23から入力される時間周期tでの整数倍の標本化周期N・Tsoを計数するカウンタ30と、このカウンタ30からのカウント出力を上記N・Tsoを基にラッチするラッチ31とを有してなる。
【0025】
カウンタ30でN・Tsoを入力マスタークロックMCKiによりカウントし、そのカウント結果をラッチ31でラッチすることにより、周期tでの現在の標本化周波数比Rが求められることになる。
【0026】
コントローラ25は、アドレス差検出回路32と、アドレス最適化制御回路34との他、上記ラッチ31からの標本化周波数比Rに上記アドレス差検出回路32で検出したアドレス差に応じて上記アドレス最適化制御回路の出力信号を加算する加算回路35と、加算回路35の加算出力を累積加算するための加算回路36とフリップフロップ回路37とからなる。
【0027】
ここで、フリップフロップ回路37は、Dフリップフロップ回路であることが好ましく、入力端子38からは、この実施例の出力信号の標本化周波数8Fsoに合わせて8Fsoのクロックが供給されている。もちろん、出力信号の標本化周波数が4又は2Fsoである場合には、4又は2Fsoのクロックが供給される。また、入力端子39からはイニシャライズ信号が供給される。
【0028】
アドレス差検出回路32は、読み出しアドレスに、図3に示すようなインバータ40を介した書き込みアドレスを加算し、読み出しアドレスと書き込みアドレスの差を検出する。読み出しアドレスと書き込みアドレスとの差は、再標本化バッファメモリ13のバッファ余裕度を示す尺度となる。このアドレス差が無くなってくると、再標本化バッファメモリ13はオーバーフローしてしまうことになる。
【0029】
アドレス差最適化制御回路34は上述したようにアドレス差検出回路32で検出したアドレス差を最適値に制御するように読み出しアドレスを最適化制御する回路であり、図3に示すようにエリアデコーダ&ラッチ34aと、Dフリップフロップ34bと、アドレス最適化エンコーダ34cとからなる。
【0030】
このアドレス差最適化制御回路34は、アドレス差検出回路32で検出したアドレス差をデコードしそのアドレス差が書き込み読み出しアドレス差の絶対最大点をCTとした場合に、該CTに対してどのエリアになるかをエリアデコーダ&ラッチ34aとDフリップフロップ34bによって毎回ある周期でラッチして監視させ、この監視結果に応じてアドレス最適化エンコーダ34cに標本化周波数比検出回路24で検出した標本化周波数比Rに加算回路35で加える補正値を生成させている。
【0031】
例えば、再標本化用バッファメモリ13が図4に示すようなイメージの20ビット64ワードの容量を持つリング状の8Fsデータ再標本化用バッファメモリである場合、このメモリアドレス制御装置は、データの書き込みアドレスAwと読み出しアドレスArが32ワード差で、180度の位相差で動作するように、読み出しアドレスArを制御している。なお、このメモリアドレス制御装置は、8つのFsiTデータ区間アドレスを有し、4FsiTのところをCTとしている。
【0032】
このメモリアドレス制御装置のアドレス最適化制御装置34は、アドレス差検出回路32が検出したアドレス差が図5の横軸に示すように、CT−0.5FsiTからCT+0.5FsiTの範囲、すなわち、180±0.5Tsi(±8Fsiサンプル)以内の範囲では、加算回路35に0出力の補正値を出力する。よって、メモリアドレス制御装置は、標本化周波数比検出回路24が検出した標本化周波数比Rのみを加算回路36とDフリップフロップ回路37により累積加算して、メモリ読み出しアドレスを生成する。
【0033】
また、アドレス最適化制御装置34はアドレス差検出回路32が検出したアドレス差である読み出し位相差が、上述したように、CT−0.5FsiTからCT+0.5FsiTの範囲、すなわち、180±0.5Tsi(±8Fsiサンプル)以内の範囲にないときは、アドレス差の絶対値が最大値CT(180度)になるまでの間、読み出しアドレスが遅れているときは増加、進んでいるときは減少するように、アドレス最適化エンコーダ34cから補正値を標本化周波数比Rに加算し、その加算出力を加算回路36とDフリップフロップ回路37により累積加算して、メモリ読み出しアドレスを生成する。
【0034】
具体的に、アドレス最適化制御回路34は、アドレス差検出回路32が検出したアドレス差が図5の横軸に示すようにCT−0.5FsiTからCT−2FsiTの範囲内では仮想的に設定した読み出しアドレス(以下、仮想読み出しアドレスという。)の2倍LSBを最適化した補正値を加算回路35で標本化周波数比Rに加算する。また、上記アドレス差がCT−2FsiTからCT−3FsiTの範囲内では仮想アドレスの256倍LSBを最適化した補正値を加算回路35で標本化周波数比Rに加算する。また、上記アドレス差がCT−3FsiTからCT−4FsiTの範囲内では仮想アドレスの32768倍LSBを最適化した補正値を加算回路35で標本化周波数比Rに加算する。
【0035】
一方、アドレス最適化制御回路34は、アドレス差検出回路32が検出したアドレス差が図5の横軸に示すようにCT+0.5FsiTからCT+2FsiTの範囲内では仮想アドレス2倍LSBを最適化した補正値の逆符号値(−)を加算回路35で標本化周波数比Rに加算(実質的に減算)する。また、上記アドレス差がCT+2FsiTからCT+3FsiTの範囲内では仮想アドレス256倍LSBを最適化した補正値の逆符号値(−)を加算回路35で標本化周波数比Rに加算(実質的に減算)する。また、上記アドレス差がCT+3FsiTからCT+4FsiTの範囲内では仮想アドレスの32768倍LSBを最適化した補正値の逆符号値(−)を加算回路35で標本化周波数比Rに加算(実質的に減算)する。
【0036】
すなわち、このアドレス最適化制御回路34は、アドレス差検出回路32が検出したアドレス差すなわち読み出し位相が、180±0.5Tsiから±2Tsiにずれたときは仮想読み出しアドレスの最下位から2ビット目に1を、180±2Tsiから±3Tsiにずれたときは仮想アドレスの8ビット目に1を、180±3Tsi以上ずれたときには15ビット目に1を加減算して位相差が180度になるまで読み出しアドレスを補正する。
【0037】
このようにして、このメモリアドレス制御装置は、入力信号や出力標本化周波数の切り替わり時や電源投入時に読み出しアドレスの位相が大きく進んだり遅れたりしたときは大きな補正量を用いることにより高速で最適な位相に設定し、標本化周波数可変時等にアドレスの位相が中程度に進んだり遅れたりしたときは中程度の補正量を用いることにより信号の劣化をあまりともなわずに最適な位相に設定し、アドレスの位相が少し進んだり遅れたりしたときはわずかな補正量を用いることにより信号の劣化をほとんど伴わずに最適な位相に設定する。つまり、位相のずれの状況により適切な補正量を用いることにより高速な修正と高精度な変換を両立することができる。
【0038】
次に、標本化周波数比検出回路24とコントローラ25からなる補間処理制御装置について説明する。
【0039】
コントローラ25は、標本化周波数比検出回路24から供給される標本化周波数比Rを加算回路36及びフリップフロップ回路37を用いて累積加算し、再標本化用バッファメモリ13のデータ読み出しアドレスを生成する他に、加算回路36及びフリップフロップ回路37を用いて、補間処理回路14へのオーバーサンプリング用の係数を選択制御する信号と、先行リーディング用及び後追いトレーリング用の直線補間係数LIP.F.L及びLIP.F.Tを生成している。
【0040】
これら、読み出しアドレス、オーバーサンプリング用係数選択制御信号及び直線補間係数は、例えば、一つのデータ列の上位ビット範囲、中位ビット範囲及び下位ビット範囲のデータとして、このコントローラ25から出力される。このうち、オーバーサンプリング用係数選択制御信号及び直線補間係数は、補間処理回路14に供給され、該補間処理回路14の補間処理を制御する。
【0041】
補間処理回路14は、図1に示すように、上記コントローラ25から供給されたデータ読み出しアドレスにより再標本化用バッファメモリ13から読み出されたデータにオーバーサンプリング処理を施すと共に、直線補間を施すFIRフィルタ(L)&×LIP.F.L15及びFIRフィルタ(T)&×LIP.F.T17と、これらFIRフィルタ(L)&×LIP.F.L15及びFIRフィルタ(T)&×LIP.F.T17にオーバーサンプリングのための係数を供給する係数ROM16と、 FIRフィルタ(L)&×LIP.F.L15の出力信号とFIRフィルタ(T)&×LIP.F.T17の出力信号とを加算する加算器18とを有して成る。ここで、係数ROM16は、例えば、24ビット7ワードのオーバーサンプリング係数を32個持っている。
【0042】
この補間処理回路14の動作を図6を参照しながら説明する。
再標本化用バッファメモリ13は、コントローラ25から供給される読み出しアドレスに基づいてFIRフィルタ(L)&×LIP.F.L15及びFIRフィルタ(T)&×LIP.F.T17に図6の(A)に示すようなTsi/8毎の例えば7個のデータを供給する。FIRフィルタ(L)&×LIP.F.L15及びFIRフィルタ(T)&×LIP.F.T17は、再標本化用バッファメモリ13から供給された例えば7個のデータに、係数ROM16から読み出した例えば7個の係数を積和演算して、それぞれ256Fsiのデータを生成する。
【0043】
この256Fsiのデータの隣合った2つのデータを示すのが図6の(B)である。図6の(A)、図6の(B)に示した破線包囲領域E1は、Tsi/8であり、図6の(B)に示した破線包囲領域E2は、Tsi/256間隔の256Fsiの隣合った2つのデータである。
【0044】
次に、FIRフィルタ(L)&×LIP.F.L15びFIRフィルタ(T)&×LIP.F.T17は、コントローラ25から供給される直線補間係数をTsi/256間隔の隣合った2つのデータに乗じてから加算器18により加算し、図6の(C)に示すような直線補間を行う。
【0045】
このようなオーバーサンプリングと直線補間を繰り返すことにより、この実施例の標本化周波数変換装置は、図6の(D)に示すような標本化周波数FsoのデータDsoを生成する。
【0046】
ここで、直線補間係数について説明しておく。
直線補間係数としては、リーディング先行データ用係数LIP.F.Lと、トレーリング後追いデータ用係数LIP.F.Tとがある。これらの直線補間係数は、コントローラ25において、累積加算された値の下位のデータ、例えば12ビットを用いて生成する。具体的には、トレーリング後追いデータ用係数LIP.F.Tは、下位12ビットデータ、リーディング先行データ用係数LIP.F.Lは、下位12ビットの1の補数によって与えられる。
【0047】
図6の(C)には、破線包囲領域E3内のTsi/256間隔の2つのデータDsa、Dsbに上記直線補間係数を乗算して得たデータDsoを示す。
【0048】
補間処理回路14から出力されるデータは8Fsoのデータである。この8Fsoのデータは、再標本化周波数信号出力回路19に供給される。この再標本化周波数信号出力回路19は、8Fsoに間引き処理を施し、4Fso又は2Fsoに変換し、8Fso、4Fso又は2Fsoのうちの一をマルチプレクサ19aで切り換え選択している。
【0049】
帯域制限フィルタ20は、出力データにエリアシング雑音を発生させないためのフィルタである。入力標本化周波数Fsiが出力標本化周波数Fsoよりも高いときには、エリアシング雑音が発生する虞があるので、マルチプレクサ19aからの出力信号を帯域制限する。
【0050】
したがって、この実施例の標本化周波数変換装置は、電源投入時や信号入出力切り替え時、又はノイズの混入や入出力の標本化周波数を可変したとき等に初期化操作が不要となる。また、再標本化用バッファメモリのバッファ余裕が最大値の読み出しアドレスからのずれの状況により適切な補正量を用いることで高速な読み出しアドレスの修正と高精度な変換を両立することができる。
【0051】
【発明の効果】
本発明に係るメモリアドレス制御装置は、装置の電源投入時や信号入出力切り替え時、又はノイズの混入や入出力の標本化周波数を可変したとき等に初期化操作が不要となる。
【0052】
本発明に係る標本化周波数変換装置は、再標本化用バッファメモリを制御するにあたり、電源投入時や信号入出力切り替え時、又はノイズの混入や入出力の標本化周波数を可変したとき等に初期化操作を不要とする。また、再標本化用バッファメモリのバッファ余裕が最大値となるときの読み出しアドレスからのずれの状況に係わる適切な補正量を用いることで高速な読み出しアドレスの修正と高精度な変換を両立することができる。
【図面の簡単な説明】
【図1】本発明の実施例の標本化周波数変換装置の概略構成を示すブロック図である。
【図2】 図1に示した実施例の標本化周波数変換装置のメモリアドレス制御装置の概略構成を示すブロック図である。
【図3】図2に示したメモリアドレス制御装置のアドレス最適化制御回路の概略構成を示すブロック図である。
【図4】図1に示した実施例の標本化周波数変換装置の再標本化用バッファメモリの概略構成を示す図である。
【図5】 図2に示したメモリアドレス制御装置の動作を説明するための図である。
【図6】図1に示した実施例の標本化周波数変換装置の補間処理回路の動作を説明するための図である。
【符号の説明】
12 8Fsオーバサンプリングフィルタ
13 再標本化用バッファメモリ
14 補間処理回路
15 FIRフィルタ(L)&直線補間回路
16 係数ROM
17 FIRフィルタ(T)&直線補間回路
18 加算器
19 再標本化周波数信号出力回路
20 帯域制限フィルタ
24 標本化周波数比検出回路
25 コントローラ
Claims (6)
- 書き込みアドレスと読み出しアドレスの差が任意に変動してデータを連続的に記録再生していくリングバッファメモリの上記読み出しアドレスを制御するメモリアドレス制御装置であって、
上記書き込みアドレスと上記読み出しアドレスとの差を検出するアドレス差検出手段と、
上記アドレス差検出手段で検出したアドレス差を所定値に制御するように上記読み出しアドレスを制御する読み出しアドレス制御手段とを有し、
上記読み出しアドレス制御手段は、上記アドレス差と上記所定値とのずれが大きいときは上記アドレス差を大きく補正し、上記ずれが小さいときは上記アドレス差を小さく補正して上記所定値に近づくように上記読み出しアドレスを補正するとともに、上記アドレス差が上記所定値近傍であるときは上記読み出しアドレスを補正しないことを特徴とするメモリアドレス制御装置。 - 上記読み出しアドレス制御手段は、上記アドレス差検出手段が検出したアドレス差の絶対値に応じて読み出しアドレスを補正することを特徴とする請求項1記載のメモリアドレス制御装置。
- 上記読み出しアドレス制御手段は、上記アドレス差検出手段により検出されたアドレス差の絶対値が上記リングバッファメモリの容量の半分となるように制御することを特徴とする請求項1又は2記載のメモリアドレス制御装置。
- 入力信号の標本化周波数を任意の標本化周波数に変換する標本化周波数変換装置において、
書き込みアドレスと読み出しアドレスとの差が任意に変動してデータを連続的に記録再生していく記憶手段と、
上記記憶手段から読み出された信号を補間処理する補間処理手段と、
上記書き込みアドレスと上記読み出しアドレスとの差を検出するアドレス差検出手段と、
上記アドレス差検出手段で検出したアドレス差と所定のアドレス差とのずれが大きいときは大きい補正値を、上記ずれが小さいときは小さい補正値を生成し、上記アドレス差が上記所定値近傍であるときは0の補正値を生成する補正手段と、
上記入力信号の標本化周波数と上記任意の標本化周波数との標本化周波数比を検出する標本化周波数比検出手段と、
上記標本化周波数比検出手段が検出した標本化周波数比と、上記補正手段が生成した補正値とに応じて上記記憶手段の上記読み出しアドレスを制御するメモリアドレス制御手段とを有することを特徴とする標本化周波数変換装置。 - 上記メモリアドレス制御手段は、上記アドレス差検出手段が検出したアドレス差の絶対値に応じて読み出しアドレスを補正することを特徴とする請求項4記載の標本化周波数変換装置。
- 上記メモリアドレス制御手段は、上記アドレス差検出手段により検出されたアドレス差の絶対値が上記記憶手段の容量の半分となるように制御することを特徴とする請求項4又は5記載の標本化周波数変換装置。
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