KR100336595B1 - 반도체 장치, 반도체 장치의 제조 방법 및 통신 방법 - Google Patents

반도체 장치, 반도체 장치의 제조 방법 및 통신 방법 Download PDF

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

저비용으로 사용자 단말의 부정 사용으로의 장벽을 높인다.
다결정의 반도체층(1)에 채널 영역(2), 소스 영역(3) 및 드레인 영역(4)이 형성되고 있다. 채널 영역(2)에 포함되는 결정 입계(6)의 양에 따라, 다결정 TFT(101)의 특성이 변동된다. 채널 영역(2)에 결정 입계(6)를 많이 포함할수록 드레인 전류가 적어진다. TFT(101)의 전기적 특성을 부호화하여 얻어진 부호를 반도체 칩 혹은 시스템 등의 식별로 사용하기 위해서 TFT(101)가 부호화 회로와 함께 반도체 칩 혹은 시스템 등에 탑재된다.

Description

반도체 장치, 반도체 장치의 제조 방법 및 통신 방법{SEMICONDUCTOR DEVICE, METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE AND COMMUNICATION METHOD}
본 발명은 휴대 전화기 등의 사용자 단말로의 이용에 적합한 반도체 장치 및 그 제조 방법 및 반도체 장치의 이용에 적합한 통신 방법에 관한 것이다.
휴대 전화기 등의 사용자(이용자) 단말의 부정 이용 즉 식별 번호를 변경하는 등에 의해, 자기의 사용자 단말을 통신 네트워크 중에서 마치 타인의 사용자 단말인 것처럼 가장하여 요금 지불의 의무를 회피하는 등의 범죄가 최근에 있어서 증가하고 있다고 한다. 이 부정 이용은 당연히 다른 범죄와 마찬가지로, 법률적인 처벌을 통하여 사회적으로 규제되야 하는 것이지만, 동시에 부정 이용을 행하는 것을 기술적으로 곤란하게 하는 것 즉 부정 이용에 대한 기술적 장벽(시큐러티)을 높이는 것이 범죄를 방지하는데 있어서 특히 중요한 대책 중 하나라고 인식되고 있다.
도 93은 「일경 일렉트로닉스」 1999년 2월 8일호(no. 736), pp. 155-162(이하, 문헌 1)에 게재된 기사로부터 인용한 설명도이며, 휴대 전화기에 관하여 현재 실시되고 있는 부정 방지 대책 중 일례를 나타내고 있다. 문헌 1에 기재되는 바와 같이 도 93의 방법은 현행 부정 방지 대책 중에서 가장 시큐러티가 높은 방법이라고 하는 「인증」이라는 순서를 이용하고 있다.
이 방법에서는 휴대 전화기(903)의 직렬 번호(ESN : Electronic Serial Number), 휴대 전화기(903)와 통신 사업자의 인증 센터(901)가 공유하는 공유 비밀 데이터(SSD : Shared Secret Data) 및 모빌 식별 번호(MIN : Mobile Identification Number)가 휴대 전화기마다 부여된다. 이들의 식별 번호는 CAVE(Cellular Authentication and Voice Encryption) 알고리즘(904)에 의거하여, AUTHREQ라고 불리우는 암호로 부호화된다. 암호화 시에 통신 사업자의 모빌 교환 센터(902)로부터 출력되는 RAND라고 불리우는 난수가 이용된다.
통신 사업자는 휴대 전화기(903)로부터 송신된 암호 AUTHREQ를 CAVE 알고리즘(905)에 의거하여 복호화한다. 복호화되어 얻어진 식별 번호는 인증 센터(901)만이 파악하는 공유 비밀 데이터 SSD를 포함하는 식별 번호와 비교되며, 그 결과에 따라서 통신의 허가 또는 불허가의 판정이 이루어진다. 이와 같이 휴대 전화기(903)와 통신 사업자 간에서만 공유되는 공유 비밀 데이터 SSD에 의거하여 휴대 전화기(903)의 이용자가 정당 이용자인지의 여부의 체크 즉 인증이 행해진다.
그러나, 현행 가운데 가장 강력한 부정 방지 대책인 도 93의 인증 방식에 대해서도, 이 인증을 교환하여 부정 이용을 행한다는 범죄가 늘어나고 있다고 한다. 그 주된 기술 상의 원인으로서, 문헌 1에도 기재된 바와 같이 휴대 전화기(903)에 부여되는 식별 번호가 재기입 가능한 플래시 메모리(플래시 ROM)에 기입되고 있는 것에 있다고 한다.
도 94는 휴대 전화기의 내부 구성을 간단하게 나타내는 블록도이다. 종래의휴대 전화기(903)에는 통신 회로(907)와 함께, 플래시 메모리(908)가 갖추어져 있다. 통신 회로(907)는 플래시 메모리(908)에 기입된 프로그램에 따라서 동작한다. 식별 번호도 플래시 메모리(908)에 유지되어 있으며 통신 회로(907)는 플래시 메모리(908)로부터 판독된 식별 번호 ID에 의거하여 부호화를 행하고, 부호화에 따라서 생성된 암호 AUTHREQ를 통신 사업자에게 송신한다.
기억 매체로서 재기입 가능한 플래시 메모리(908)가 이용되는 것은 통신 사업자가 행하는 프로그램 변경 예를 들면 새로운 통신 방식에 대응한 프로그램으로의 변경 등에 대응할 필요가 있기 때문이다. 또한, 재기입 불가능한 마스크 ROM이 이용되면, 프로그램 변경에 대응할 수 없을 뿐만아니라, 마스크 ROM을 제조하는 과정에서 개체마다 다른 식별 번호에 대응한 다른 마스크 패턴을 이용하여, 식별 번호를 기록할 필요가 있고 제조 효율의 저하 및 제조 비용 상승이 초래되게 된다.
본 발명은 종래의 기술에서의 상기한 문제점을 해소하기 위해 이루어진 것으로, 제조 공정수 및 제조 비용을 높이지 않고 사용자 단말 등의 부정 이용에 대한 시큐러티를 높일 수 있는 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 하고 있으며 또한 반도체 장치의 이용에 적합한 통신 방법을 제공하는 것을 목적으로 한다.
제1 발명의 장치는, 반도체 장치에 있어서, 다결정체를 갖는 반도체 소자와, 상기 다결정체의 결정 구조의 변동에 유래하여 값이 변동되도록 상기 반도체 소자의 전기적 특성을 디지털 형식의 신호로 변환함으로써 부호를 생성하고 출력하는 부호화 회로를 구비한다.
제2 발명의 장치는, 제1 발명의 반도체 장치에 있어서, 상기 부호화 회로가 출력하는 상기 부호를 제1 부호로서, 외부로부터 입력되는 제2 부호를 상기 제1 부호와 비교하고, 양쪽의 일치성 내지 근사성을 판정하고, 그 결과를 나타내는 소정의 신호를 출력하는 비교 회로를 더 구비한다.
제3 발명의 장치는, 제2 발명의 반도체 장치에 있어서, 상기 소정의 신호에 응답하여 선택적으로 동작 또는 비동작이 되는 회로 부분을 포함하는 소정의 회로를 더 구비한다.
제4 발명의 장치는, 제1 발명의 반도체 장치에 있어서, 상기 반도체 소자와 상기 부호화 회로가 단일 반도체 기판에 제조되고 있다.
제5 발명의 장치는, 제4 발명의 반도체 장치에 있어서, 상기 부호화 회로가 상기 다결정체의 결정 구조의 변동에 유래하여 값이 변동되도록 상기 반도체 소자의 전기적 특성을 디지털 형식의 신호로 변환함으로써, 부호를 생성하는 변환 회로와, 상기 변환 회로가 생성한 상기 부호를 불휘발적으로 기억하고, 상기 부호를 판독함으로써 상기 부호화 회로가 출력하는 상기 부호로서 출력하고, 상기 단일 반도체 기판에 제조한 부호 메모리를 구비한다.
제6 발명의 장치는, 제4 또는 제5 발명의 반도체 장치에 있어서, 상기 부호화 회로가 출력하는 상기 부호를 제1 부호로서, 외부로부터 입력되는 제2 부호를 상기 제1 부호와 비교하여 양쪽의 일치성 내지 근사성을 판정하고, 그 결과를 나타내는 소정의 신호를 출력하고, 상기 단일 반도체 기판에 제조된 비교 회로를 더 구비한다.
제7 발명의 장치는, 제6 발명의 반도체 장치에 있어서, 상기 소정의 신호에 응답하여 선택적으로 동작 또는 비동작이 되는 회로 부분을 포함하고, 상기 단일의 반도체 기판에 제조된 소정의 회로를, 더 구비한다.
제8 발명의 장치는, 제1 내지 제7 중 어느 한 항의 발명의 반도체 장치에 있어서, 상기 반도체 소자가 MOS 트랜지스터를 구비하고 있으며 상기 MOS 트랜지스터는 적어도 그 채널 영역이 상기 다결정체로서의 다결정 반도체로 형성되고 있으며 더구나 상기 MOS 트랜지스터의 채널폭과 채널 길이가 상기 다결정 반도체의 평균 결정 입자 지름의 0.5배 내지 10배의 범위로 설정되고 있다.
제9 발명의 장치는, 제2, 제3, 제6 또는 제7 발명의 반도체 장치에 있어서, 상기 반도체 소자가 적어도 채널 영역이 상기 다결정체로서의 다결정 반도체로 형성된 MOS 트랜지스터를 구비하고, 상기 비교 회로가 상기 MOS 트랜지스터의 게이트 전압을 스위프하는 스위프 회로와, 상기 게이트 전압이 스위프되는 과정에서 상기 부호화 회로가 출력하는 상기 제1 부호를 상기 제2 부호 간의 근사도를 산출하는 근사도 산출 회로와, 상기 게이트 전압이 스위프되는 과정에서 상기 근사도 산출 회로가 산출하는 근사도가 기준치 이상이 되는 경우가 있는지의 여부를 판정하고, 그 결과를 나타내는 신호를 상기 소정의 신호로서 출력하는 평가 회로를 구비한다.
제10 발명의 장치는, 제9 발명의 반도체 장치에 있어서, 상기 기준치가 상기 반도체 장치의 외부로부터 설정 가능하다.
제11 발명의 장치는, 제2, 제3, 제6 또는 제7 발명의 반도체 장치에 있어서, 상기 비교 회로가 상기 반도체 소자의 상기 전기적 특성을 측정하고, 측정치를 디지털 신호로서 출력하는 측정 회로와, 상기 디지털 신호를 기억하는 데이터 메모리와, 상기 제1 부호에 변동이 있는지의 여부를 상기 측정 회로가 출력하는 상기 디지털 신호와 상기 데이터 메모리에 기억되는 상기 디지털 신호에 의거하여 판정하고, 상기 데이터 메모리가 기억하는 상기 디지털 신호를 새로운 측정으로 얻어진 상기 디지털 신호로 갱신하는 부호 감시 회로와, 상기 부호 감시 회로가 상기 변동이 있다고 판정했을 때에는 상기 제1 부호의 값을 변경하고, 상기 변동을 검출하지 않을 때에는 변경하지 않고 출력하는 부호 보정 회로와, 상기 부호 보정 회로가 출력하는 부호와, 상기 제2 부호를 비교하여 양쪽의 일치성 내지 근사성을 판정하고, 그 결과를 나타내는 신호를 상기 소정의 신호로서 출력하는 판정 회로를 구비한다.
제12 발명의 장치는, 제11 발명의 반도체 장치에 있어서, 상기 측정 회로가 복수의 소정회의 측정에 의해서 얻은 상기 디지털 신호가 모두 상기 데이터 메모리에 기억되는 디지털 신호와 다를 때에 한하여 상기 부호 감시 회로는 상기 변동의 유무의 판정을 행함과 함께, 상기 데이터 메모리가 기억하는 상기 디지털 신호를 새로운 측정으로 얻어진 상기 디지털 신호로 갱신한다.
제13 발명의 장치는, 제4 또는 제5 발명의 반도체 장치에 있어서, 상기 반도체 소자가 제1 다결정 박막 트랜지스터를 구비하고, 상기 반도체 장치가 메모리셀에 제2 다결정 박막 트랜지스터를 구비하고 상기 단일 반도체 기판에 제조된 스태틱 RAM을 더 구비한다.
제14 발명의 장치는, 제1 내지 제13 중 어느 한 항의 발명의 반도체 장치에 있어서, 상기 부호 회로가 출력하는 상기 부호에 의거하여 CDMA 부호를 생성하는CDMA 부호 생성 회로와, 상기 CDMA 부호에 의거하여, 송신 신호를 변조하는 변조 회로와, 상기 CDMA 부호에 의거하여 수신 신호를 복조하는 복조 회로를 더 구비한다.
제15 발명의 장치는, 제3 또는 제7 발명의 반도체 장치에 있어서, 상기 소정의 회로가 외부 간에서 신호를 송신 및 수신하는 통신 회로에 있어서 상기 제2 부호를 수신하여 상기 비교 회로로 전달한다.
제16 발명의 장치는, 제15 발명의 반도체 장치에 있어서, 상기 반도체 소자의 온도를 계측하는 온도 센서와, 상기 반도체 소자에 인가되는 전원 전압을 계측하는 전압 센서를 더 구비하고, 상기 통신 회로가 상기 온도 센서가 계측하여 얻은 온도 데이터 및 상기 전압 센서가 계측하여 얻은 전압 데이터를 송신한다.
제17 발명의 장치는, 제15 또는 제16의 발명의 반도체 장치에 있어서, 상기 반도체 소자 상기 전기적 특성을 특성 데이터와 비교하여, 그 오차를 산출하는 오차 연산 회로와, 상기 오차를 기억하는 오차 메모리를 더 구비하고, 상기 통신 회로가 상기 특성 데이터를 수신하고, 상기 오차 연산 회로로 전달함과 함께, 상기 오차 메모리에 기억되는 상기 오차를 판독하여 송신한다.
제18 발명의 장치는, 반도체 장치에 있어서, M(≥2)행 N(≥1)열의 매트릭스형으로 배열되며, 적어도 채널 영역이 다결정 반도체로 형성된 M×N개의 MOS 트랜지스터와, 상기 M×N개의 MOS 트랜지스터의 소스 전극 및 드레인 전극의 한쪽 전극으로 접속된 전원선과, 상기 M×N개의 MOS 트랜지스터 상기 소스 전극 및 상기 드레인 전극의 다른쪽 전극으로 각각 행마다 공통으로 접속된 M개의 비트선과, 상기M×N개의 MOS 트랜지스터의 게이트 전극으로 각각 열마다 공통으로 접속된 N개의 워드선을 구비한다.
제19 발명의 장치는, 반도체 장치에 있어서 M(≥2)행 N(≥1)열의 매트릭스형으로 배열되며, 저항체가 다결정 반도체로 형성된 M×N개의 저항 소자와, 상기 M×N개의 저항 소자의 일단으로 각각 행마다 공통으로 접속된 M개의 비트선과, 상기 M×N개의 저항 소자의 타단으로 각각 열마다 공통으로 접속된 N개의 워드선을 구비한다.
제20 발명의 제조 방법은, 반도체 장치의 제조 방법에 있어서, (a) 반응 가스를 이용하여 제1 온도로 화학 기상 성장법을 실행함으로써 비정질 반도체층을 절연층 상에 퇴적하는 공정과, (b) 상기 비정질 반도체층을 제2 온도로 소정 시간에 걸쳐서 어닐링함으로써, 다결정 반도체층으로 전환하는 공정을 구비하고, 상기 반응 가스의 종류, 상기 제1 온도, 상기 제2 온도 및 상기 소정 시간이 상기 다결정 반도체층의 평균의 결정 입자 지름이 0.1㎛ 이상이 되도록 설정되어 있다.
제21 발명의 제조 방법은, 반도체 장치의 제조 방법에 있어서, (a) 반도체 기판의 주면에 불순물을 선택적으로 도입함으로써 불순물층을 형성하는 공정과, (b) 상기 반도체 기판의 주면 상에 절연층을 형성하는 공정과, (c) 상기 절연층 상에 다결정 반도체층을 퇴적하는 공정과, (d) 상기 다결정 반도체층을 패터닝함으로써 제1 반도체층과 제2 반도체층에 분리하고, 더구나 상기 제2 절연층이 상기 불순물층 상측을 덮도록 분리하는 공정과, (e) 상기 제1 반도체층을 게이트 전극으로 하는 MOS 트랜지스터의 채널 영역, 소스 영역 및 드레인 영역을 상기 반도체 기판의 주면 중에 선택적으로 형성하는 공정과, (f) 상기 제2 반도체층에 불순물을 선택적으로 도입함으로써 상기 불순물층에 대향하는 채널 영역 및 상기 채널 영역을 끼우는 소스 영역 및 드레인 영역을 형성하는 공정을 구비한다.
제22 발명의 제조 방법은 반도체 장치의 제조 방법에 있어서, (a) 반도체 기판의 주면 상에 절연층을 형성하는 공정과, (b) 상기 절연층 상에 다결정 반도체층을 퇴적하는 공정과, (c) 상기 다결정 반도체층을 패터닝함으로써 제1 반도체층과 제2 반도체층에 분리하는 공정과, (d) 상기 제1 반도체층을 게이트 전극으로 하는MOS 트랜지스터의 채널 영역, 소스 영역 및 드레인 영역을 상기 반도체 기판의 주면 중에 선택적으로 형성하는 공정과, (e) 상기 제2 반도체층에 불순물을 선택적으로 도입함으로써, 저항체와 이것을 끼우는 전극을 형성하는 공정을 구비한다.
제23 발명의 제조 방법은, 반도체 장치의 제조 방법에 있어서, (a) 반도체 기판의 주면에 상기 반도체 기판의 주성분 원소를 선택적으로 주입함으로써, 상기 주면을 선택적으로 비결정화하는 공정과, (b) 상기 비결정화한 부분을 어닐링함으로써 다결정화하는 공정과, (c) 상기 반도체 기판의 다결정화한 부분과 그 이외의 부분과 각각 불순물 영역을 선택적으로 형성함으로써, 단결정 반도체 소자와 다결정반도체 소자를 상기 반도체 기판에 제조된 공정을 구비한다.
제24 발명의 제조 방법은, 반도체 장치의 제조 방법에 있어서, (a) 반도체 기판의 주면 상에 절연층을 형성하는 공정과, (b) 상기 절연층 상에 제1 다결정 반도체층을 퇴적하는 공정과, (c) 상기 제1 다결정 반도체를 패터닝함으로써 제1 전극과 제2 전극으로 분리하는 공정과, (d) 상기 제1 전극 및 상기 제2 전극을 덮도록 각각 제1 절연막 및 제2 절연막을 형성하는 공정과, (e) 상기 절연층 및 상기 절연막을 덮도록 제2 다결정 반도체층을 퇴적하는 공정과, (f) 상기 제2 다결정 반도체층을 패터닝함으로써, 상기 절연층 상의 제3 전극, 상기 제1 절연막을 덮는 제4 전극 및 상기 제2 절연막을 덮는 제3 다결정 반도체층으로 분리하는 공정과, (g) 상기 제3 전극을 게이트 전극으로 하는 MOS 트랜지스터의 채널 영역, 소스 영역 및 드레인 영역을 상기 반도체 기판의 주면 중에 선택적으로 형성하는 공정과, (h) 상기 제3 다결정 반도체층에 불순물을 선택적으로 도입함으로써, 상기 제2 전극을 게이트 전극으로 하는 MOS 트랜지스터의 채널 영역, 소스 영역 및 드레인 영역을 상기 제3 다결정 반도체층 중에 선택적으로 형성하는 공정을 구비한다.
제25 발명의 방법은, 통신 방법에 있어서, (a) 통신 사업자 설비가 제15 내지 제17 중 어느 하나의 발명의 상기 반도체 장치의 상기 제1 부호와 동일한 부호를 기억하는 준비 공정과, (b) 상기 공정 (a) 후에 상기 통신 사업자 설비와 상기 반도체 장치를 구비하는 통신 단말이 서로 통신을 행하는 통신 공정을 구비하고, 상기 통신 공정 (b)는 (b-1) 상기 통신 사업자 설비가 기억하고 있는 상기 부호를 상기 제2 부호로서 상기 통신 단말로 송신하는 공정과, (b-2) 상기 통신 단말이 송신된 상기 제2 부호를 상기 통신 회로에서 수신하는 공정과, (b-3) 수신한 상기 제2 부호에 의거하여 상기 비교 회로가 상기 일치성 또는 근사성의 판정을 행하는 공정과, (b-4) 상기 판정에서 일치성 또는 근사성이 확인되지 않을 때는 상기 통신 회로가 통신을 중지하는 공정을 구비한다.
제26 발명의 방법은, 통신 방법에 있어서, (a) 통신 사업자 설비가 제16 또는 제17 발명의 상기 반도체 장치의 상기 제1 부호 또는 상기 전기적 특성을 상기 반도체 소자의 온도 및 상기 반도체 소자의 전원 전압의 함수로서 기억하는 준비 공정과, (b) 상기 공정 (a) 후에 상기 통신 사업자 설비와 상기 반도체 장치를 구비하는 통신 단말이 서로 통신을 행하는 통신 공정을 구비하고, 상기 통신 공정 (b)는 (b-1) 상기 통신 단말이 상기 온도 데이터와 상기 전압 데이터를 송신하는 공정과, (b-2) 상기 통신 사업자 설비가 상기 온도 데이터와 상기 전압 데이터를 수신하는 공정과, (b-3) 상기 통신 사업자 설비가 기억하고 있는 상기 함수로서 상기 제1 부호 또는 상기 전기적 특성에 의거하여, 상기 온도 데이터 및 상기 전압 데이터가 표현하는 조건 하에서의 부호를 산출하는 공정과, (b-4) 상기 통신 사업자 설비가 산출한 상기 부호를 상기 제2 부호로서 상기 통신 단말로 송신하는 공정과, (b-5) 상기 통신 단말이 송신된 상기 제2 부호를 상기 통신 회로에서 수신하는 공정과, (b-6) 수신한 상기 제2 부호에 의거하여 상기 비교 회로가 상기 일치성 또는 근사성의 판정을 행하는 공정과, (b-7) 상기 판정에 있어서 일치성 또는 근사성이 확인되지 않을 때는 상기 통신 회로가 통신을 중지하는 공정을 구비한다.
제27 발명의 방법은, 통신 방법에 있어서, (a) 통신 사업자 설비가 제16 발명의 상기 반도체 장치의 상기 전기적 특성을 상기 반도체 소자의 온도 및 상기 반도체 소자의 전원 전압의 함수로서 기억하는 준비 공정과, (b) 상기 공정 (a) 후에 상기 통신 사업자 설비와 상기 반도체 장치를 구비하는 통신 단말이 서로 통신을 행하는 통신 공정을 구비하고, 상기 통신 공정 (b)는 (b-1) 상기 통신 단말이 상기 온도 데이터와 상기 전압 데이터를 송신하는 공정과, (b-2) 상기 통신 사업자 설비가 상기 온도 데이터와 상기 전압 데이터를 수신하고, 기억하는 공정과, (b-3) 상기 통신 사업자 설비가 기억하고 있는 상기 함수로서 상기 전기적 특성, 과거에 수신한 상기 온도 데이터 및 상기 전압 데이터에 의거하여 -BT 스트레스에 유래하는 상기 전기적 특성의 시프트량을 예측하는 공정과, (b-4) 예측된 상기 시프트량 및 상기 공정 (b-2)로 수신한 상기 온도 데이터와 상기 전압 데이터와 의거하여 상기 온도 데이터 및 상기 전압 데이터가 표현하는 조건 하에서의 부호에 있어서, 더구나 상기 시프트량이 고려된 부호를 산출하는 공정과, (b-5) 상기 통신 사업자 설비가 산출한 상기 부호를 상기 제2 부호로서 상기 통신 단말로 송신하는 공정과, (b-6) 상기 통신 단말이 송신된 상기 제2 부호를 상기 통신 회로에서 수신하는 공정과, (b-7) 수신한 상기 제2 부호에 의거하여 상기 비교 회로가 상기 일치성 또는 근사성의 판정을 행하는 공정과, (b-8) 상기 판정에 있어서 일치성 또는 근사성이 확인되지 않을 때에는 상기 통신 회로가 통신을 중지하는 공정을 구비한다.
제28 발명의 방법은, 통신 방법에 있어서, (a) 통신 사업자 설비가 제17 발명의 상기 반도체 장치의 상기 전기적 특성을 상기 반도체 소자의 온도 및 상기 반도체 소자의 전원 전압의 함수로서 기억하는 준비 공정과, (b) 상기 공정 (a) 후에 상기 통신 사업자 설비와 상기 반도체 장치를 구비하는 통신 단말이 서로 통신을 행하는 통신 공정을 구비하고, 상기 통신 공정 (b)는 (b-1) 상기 통신 단말이 상기 온도 데이터, 상기 전압 데이터 및 전회 통신 시 상기 오차를 송신하는 공정과, (b-2) 상기 통신 사업자 설비가 송신된 상기 온도 데이터, 상기 전압 데이터 및 상기 오차를 수신하는 공정과, (b-3) 상기 통신 사업자 설비가 기억하고 있는 상기함수로서의 상기 전기적 특성, 상기 공정 (b-2)로 수신한 상기 온도 데이터, 상기 전압 데이터 및 상기 오차에 의거하여, 상기 온도 데이터 및 상기 전압 데이터가 표현하는 조건 하에서의 상기 전기적 특성이며 더구나 -BT 스트레스에 유래하는 시프트량이 고려된 상기 전기적 특성을 산출하는 공정과, (b-4) 상기 통신 사업자 설비가 산출한 상기 전기적 특성을 부호로 변환하는 공정과, (b-5) 상기 통신 사업자 설비가 산출한 상기 부호를 상기 제2 부호로서 상기 통신 단말로 송신함과 함께, 산출한 상기 전기적 특성을 상기 특성 데이터로서 상기 통신 단말로 송신하는 공정과, (b-6) 상기 통신 단말이 송신된 상기 제2 부호와 상기 특성 데이터를 상기 통신 회로에서 수신하는 공정과, (b-7) 수신한 상기 특성 데이터에 의거하여 상기 오차 연산 회로가 상기 오차를 산출하는 공정과, (b-8) 상기 오차 메모리가 산출된 상기 오차를 기억하는 공정과, (b-9) 수신한 상기 제2 부호에 의거하여 상기 비교 회로가 상기 일치성 또는 근사성의 판정을 행하는 공정과, (b-10) 상기 판정에 있어서 일치성 또는 근사성이 확인되지 않을 때는 상기 통신 회로가 통신을 중지하는 공정을 구비한다.
제29 발명의 방법은, 통신 방법에 있어서, (a) 통신 사업자 설비가 제14 발명의 상기 반도체 장치의 상기 부호화 회로가 출력하는 상기 부호와 동일한 부호를 기억하는 준비 공정과, (b) 상기 공정 (a) 후에 상기 통신 사업자 설비와 상기 반도체 장치를 구비하는 통신 단말이 서로 통신을 행하는 통신 공정을 구비하고, 상기 통신 공정 (b)는 (b-1) 상기 통신 단말이 상기 부호화 회로가 생성하는 상기 부호에 의거하여 상기 CDMA 부호를 생성하고, 생성한 상기 CDMA 부호에 의거하여 송신 신호에 변조를 실시함과 함께, 수신 신호에 복조를 실시하는 공정과, (b-2) 상기 통신 사업자 설비가 기억하는 상기 부호에 의거하여, 상기 CDMA 부호와 동일한 CDMA 부호를 생성하고, 생성한 상기 CDMA 부호에 의거하여 송신 신호에 변조를 실시함과 함께 수신 신호에 복조를 실시하는 공정을 구비한다.
제30 발명의 방법은, 통신 방법에 있어서, (a) 다결정체를 갖는 반도체 소자와, 상기 다결정체의 결정 구조의 변동에 유래하여 값이 변동하도록 상기 반도체 소자의 전기적 특성을 디지털 형식의 신호로 변환함으로써 부호를 생성하고, 출력하는 부호화 회로와, 거래업자와 신호를 교환함과 함께 상기 부호를 상기 거래업자로 송신하는 본체부를 갖는 사용자 단말을 구비하는 공정과, (b) 상기 사용자 단말이 상기 부호를 상기 거래업자로 송신하는 공정과, (c) 상기 거래업자가 상기 부호를 기록하는 공정과, (d) 상기 사용자 단말과 상기 거래업자가 전자 상거래를 위한 상호 통신을 행하는 공정을 구비한다.
제31 발명의 방법은, 제30 발명의 통신 방법에 있어서, (e) 상기 공정 (b)보다 후에 또한 상기 공정 (d)보다 전에 상기 거래 업자가 상기 공정 (b)에서 송신된 상기 부호를 이용하여 상기 사용자 단말로부터의 액세스가 부정 사용자로부터의 위법한 사용인지의 여부를 판정하는 공정과, (f) 상기 거래업자가 상기 공정 (e)에서 상기 액세스가 위법인 것이 확인되었을 때 상기 통신을 중지하는 공정을 더 구비한다.
제32 발명의 장치는, 반도체 장치에 있어서, 주면을 갖고 상기 주면 중에 다결정 영역이 선택적으로 형성되며 그 외의 부분은 단결정체인 반도체 기판과, 상기다결정 영역 이외의 상기 주면 중에 선택적으로 형성된 단결정 반도체 부분을 갖는 제1 반도체 회로와, 상기 주면의 상기 다결정 영역 중에 선택적으로 형성된 다결정 반도체 부분을 갖는 제2 반도체 회로를 구비한다.
제33 발명의 장치는, 반도체 장치에 있어서, (a) 주면을 갖는 반도체 기판과, (b) 상기 반도체 기판의 상기 주면 상에 선택적으로 형성된 절연층과, 다결정 반도체로 형성되며 상기 절연층 상에 선택적으로 형성된 제1 전극과, 상기 제1 전극을 덮는 절연막과, 다결정 반도체로 형성되며 상기 절연막을 통하여 상기 제1 전극에 대향하는 제2 전극을 갖는 캐패시터와, (c) 다결정 반도체로 형성되어 상기 절연층 상에 선택적으로 형성된 게이트 전극과, 상기 게이트 전극을 덮는 게이트 절연막과, 상기 절연층 상측에 선택적으로 형성되며, 상기 게이트 절연막을 통하여 상기 게이트 전극에 대향하는 채널 영역과 상기 채널 영역을 끼우는 소스 드레인 영역을 포함한 다결정 반도체층을 구비하는 제1 MOS 트랜지스터와, (d) 상기 반도체 기판의 상기 주면 상에 선택적으로 형성된 별도의 게이트 절연막과, 다결정 반도체로 형성되며 상기 다른 게이트 절연막 상에 형성된 다른 게이트 전극과, 상기 반도체 기판의 상기 주면 중에 선택적으로 형성되며, 상기 다른 게이트 절연막을 통하여 상기 다른 게이트 전극에 대향하는 다른 채널 영역과, 상기 다른 채널 영역을 끼우도록 상기 반도체 기판의 상기 주면 중에 선택적으로 형성된 다른 소스 드레인 영역을 갖는 제2 MOS 트랜지스터를 구비한다.
도 1은 실시 형태 1의 반도체 소자에 포함되는 TFT의 평면도.
도 2는 도 1의 TFT의 종단면도.
도 3은 도 1의 TFT의 다른 개체의 평면도.
도 4는 도 1 및 도 3의 TFT의 특성을 나타내는 그래프.
도 5는 실시 형태 1의 반도체 장치의 블록도.
도 6은 실시 형태 1의 다른 반도체 장치의 블록도.
도 7은 실시 형태 1의 또 다른 반도체 장치의 블록도.
도 8은 실시 형태 2의 반도체 소자의 회로도.
도 9는 도 8의 소자의 동작을 나타내는 설명도.
도 10은 실시 형태 2의 반도체 장치의 블록도.
도 11은 실시 형태 2의 부호화 회로의 회로도.
도 12는 실시 형태 2의 다른 반도체 장치의 블록도.
도 13은 실시 형태 2의 또 다른 반도체 장치의 블록도.
도 14는 실시 형태 2의 선택 회로의 회로도.
도 15는 실시 형태 3의 최적 조건의 근거를 나타내는 그래프.
도 16은 실시 형태 4의 반도체 소자의 회로도.
도 17은 실시 형태 4의 다른 반도체 소자의 회로도.
도 18은 실시 형태 5의 부호화 회로의 회로도.
도 19는 실시 형태 6의 부호화 회로의 동작을 설명하는 그래프.
도 20은 실시 형태 6의 부호화 회로의 블록도.
도 21은 실시 형태 7의 반도체 장치의 블록도.
도 22는 실시 형태 7의 스위프 회로의 회로도.
도 23은 실시 형태 7의 오차 산출 회로의 회로도.
도 24는 실시 형태 7의 오차 산출 회로의 동작 설명도.
도 25는 실시 형태 7의 오차 산출 회로의 동작 설명도.
도 26은 실시 형태 7의 평가 회로의 회로도.
도 27은 실시 형태 7의 통합 판정 회로의 회로도.
도 28은 실시 형태 7의 통합 판정 회로의 동작 설명도.
도 29는 실시 형태 7의 비교 회로의 동작 설명도.
도 30은 실시 형태 7의 비교 회로의 동작 설명도.
도 31은 실시 형태 7의 다른 오차 산출 회로의 회로도.
도 32는 실시 형태 8의 스위프 회로의 동작 설명도.
도 33은 실시 형태 8의 스위프 회로의 회로도.
도 34는 실시 형태 9의 반도체 장치의 블록도.
도 35는 실시 형태 9의 측정 회로의 회로도.
도 36은 실시 형태 9의 워드 라인별 판정 회로의 회로도.
도 37은 실시 형태 9의 보정 회로의 회로도.
도 38은 실시 형태 9의 부호 감시 회로의 처리 플로우도.
도 39는 실시 형태 10의 반도체 장치의 블록도.
도 40은 실시 형태 10의 메모리셀의 회로도.
도 41은 실시 형태 11의 반도체 장치의 블록도.
도 42는 실시 형태 12의 통신 시스템의 블록도.
도 43은 실시 형태 12의 다른 반도체 장치의 블록도.
도 44는 실시 형태 12의 통신 시스템의 처리 플로우도.
도 45는 실시 형태 12의 통신 시스템의 처리 플로우도.
도 46은 실시 형태 12의 통신 회로의 블록도.
도 47은 실시 형태 12의 통신 시스템을 예시하는 설명도.
도 48은 실시 형태 13의 통신 시스템의 블록도.
도 49는 실시 형태 13의 통신 시스템의 처리 플로우도.
도 50은 실시 형태 13의 통신 시스템의 처리 플로우도.
도 51은 실시 형태 14의 통신 시스템의 블록도.
도 52는 실시 형태 14의 통신 시스템의 처리 플로우도.
도 53은 실시 형태 14의 통신 시스템의 처리 플로우도.
도 54는 실시 형태 14의 통신 시스템의 동작 설명도.
도 55는 실시 형태 15의 통신 시스템의 블록도.
도 56은 실시 형태 15의 통신 시스템의 처리 플로우도.
도 57은 실시 형태 15의 통신 시스템의 처리 플로우도.
도 58은 실시 형태 16의 통신 시스템의 블록도.
도 59는 실시 형태 16의 통신 시스템의 처리 플로우도.
도 60은 실시 형태 16의 통신 시스템의 처리 플로우도.
도 61은 실시 형태 16의 다른 통신 시스템의 블록도.
도 62는 실시 형태 17의 통신 시스템의 블록도.
도 63은 실시 형태 17의 통신 시스템의 처리 플로우도.
도 64는 실시 형태 18의 통신 시스템의 블록도.
도 65는 실시 형태 18의 통신 시스템의 처리 플로우도.
도 66은 실시 형태 18의 통신 시스템의 처리 플로우도.
도 67은 실시 형태 18의 다른 통신 시스템의 블록도.
도 68은 실시 형태 19의 제조 방법의 공정도.
도 69는 실시 형태 19의 제조 방법의 공정도.
도 70은 실시 형태 19의 제조 방법의 공정도.
도 71은 실시 형태 19의 제조 방법의 공정도.
도 72는 실시 형태 20의 제조 방법의 공정도.
도 73은 실시 형태 20의 제조 방법의 공정도.
도 74는 실시 형태 20의 제조 방법의 공정도.
도 75는 실시 형태 20의 제조 방법의 공정도.
도 76은 실시 형태 21의 제조 방법의 공정도.
도 77은 실시 형태 21의 제조 방법의 공정도.
도 78은 실시 형태 21의 제조 방법의 공정도.
도 79는 실시 형태 21의 제조 방법의 공정도.
도 80은 실시 형태 22의 제조 방법의 공정도.
도 81은 실시 형태 23의 제조 방법의 공정도.
도 82는 실시 형태 23의 제조 방법의 공정도.
도 83은 실시 형태 23의 제조 방법의 공정도.
도 84는 실시 형태 23의 제조 방법의 공정도.
도 85는 실시 형태 25의 제조 방법의 공정도.
도 86은 실시 형태 25의 제조 방법의 공정도.
도 87은 실시 형태 25의 제조 방법의 공정도.
도 88은 실시 형태 25의 제조 방법의 공정도.
도 89는 실시 형태 25의 제조 방법의 공정도.
도 90은 실시 형태 25의 제조 방법의 공정도.
도 91은 실시 형태 25의 제조 방법의 공정도.
도 92는 실시 형태 25의 제조 방법의 공정도.
도 93은 종래의 통신 시스템의 처리를 설명하는 도면.
도 94는 종래의 통신 단말의 블록도.
<도면의 주요 부분에 대한 부호의 설명>
2 : 채널 영역
3 : 소스 영역
4 : 드레인 영역
43 : 저항 소자
81 : 스태틱 RAM
101 : TFT(MOS 트랜지스터)
185 : 복조 회로
186 : CDMA 부호 생성 회로
188 : 변조 회로
199 : 근사도 산출 회로
200 : 스위프 회로
210 : 평가 회로
271 : 온도 센서
272 : 전압 센서
340 : 측정 회로
401 : 반도체 소자
402 : 부호화 회로
403 : 비교 회로
405 : 소정 회로
405a ∼ 405d : 통신 회로
451, 460, 470, 480, 180 : 통신 사업자 설비
450, 450a ∼ 450c, 181 : 사용자 단말(통신 단말)
470 : 부호 메모리
481 : 오차 연산 회로
482 : 오차 메모리
551 : 데이터 메모리
552 : 부호 감시 회로
553 : 부호 보정 회로
554 : 판정 회로
781 : 변환 회로
An : 아날로그 신호(전기적 특성)
BL,BL1 ∼ BL4 : 비트선
Cd : 부호(제1 부호)
Co : 부호(제2 부호)
I : 특성 데이터
ΔI : 오차
L : 채널 길이
SL : 기준치
T : 온도 데이터
V : 전압 데이터
W : 채널 폭
WL, WL1 ∼ WL4 : 워드선
실시 형태 1.
처음에, 이하에 진술하는 본 발명의 각 실시 형태의 기본 개념을 실시 형태 1에서 설명한다. 도 1은 각 실시 형태에서 이용되는 반도체 소자의 일례를 나타내는 평면도이다. 도 2는 도 1의 A-A 절단선에 따른 단면도이다. 이 반도체 소자는 박막 트랜지스터(이하, TFT라고 약기한다 ; 101)를 가지고 있고 더구나 그 채널 영역을 포함하는 반도체층이 다결정체로서 형성되어 있다.
즉, TFT(101)에서는 절연막(12) 상에 게이트 전극(11)이 선택적으로 형성되고 있으며, 절연막(12) 및 게이트 전극(11)의 표면 전체가 절연막(10)으로 덮어지고 있다. 절연막(10) 상에는 반도체층(1)이 형성되어 있다. 각 요소의 재료의 일례를 진술하면, 절연막(12)은 실리콘 산화물이며, 게이트 전극(11)은 불순물이 도핑된 폴리 실리콘이며, 절연막(10)은 TEOS 등의 실리콘 산화물이고, 반도체층(1)의 주성분은 실리콘이다.
반도체층(1)에는 게이트 전극(11) 상부에 위치하는 채널 영역(2) 및 이 채널 영역(2)를 끼우는 소스 영역(3) 및 드레인 영역(4)이 형성되고 있다. 채널 영역(2)에 접하는 절연막(10)의 부분은 게이트 절연막으로서 기능한다. 도 1 및 도 2의 예에서는 채널 영역(2)의 도전형은 n형이며, 소스 영역(3) 및 드레인 영역(4)의 도전형은 p형이다. 즉, TFT(101)는 일례로서 p 채널형의 MOS형 TFT로서 형성되어 있다. 물론 TFT(101)는 n 채널형의 MOS형 TFT로서 형성되어도 된다.
반도체층(1)은 다결정 반도체층으로서 형성되어 있으며, 도 1이 도시한 바와 같이 무수한 결정립(그레인 : 5) 및 이들의 경계면에 위치하여 결정의 혼란을 야기하는 부분인 결정 입계(그레인 경계 : 6)를 포함하고 있다. 단일 결정립(5) 중에서는 결정 방위는 똑같지만, 다른 결정립(5) 간에서는 결정 방위는 일반적으로 다르다. 또한, 결정립(5)의 크기 및 배치는 랜덤하며, 반도체층(1)을 형성하는 과정에서 여러가지로 변동된다. 즉, 다수의 TFT(101)가 동일한 제조 공정을 통하여 제조되어도 TFT(101)의 개체마다 반도체층(1)의 결정 구조는 다르게 된다.
그 결과, 도 3에 예시한 바와 같이, TFT(101)를 가령 하나의 개체를 나타내는 것으로 하고, 이와 동일한 제조 공정에서 생산된 다른 개체를 TFT(102)로서 TFT(101)로부터 가령 구별하면 채널 영역(2)을 차지하는 결정 입계(6)의 양은 TFT(101)와 TFT(102) 간에서 동일하지는 않는다. 도 3은 반도체 소자(101)보다도 TFT(102)쪽이 채널 영역(2)에 결정 입계(6)를 적게 포함하는 예를 나타내고 있다.
다결정 TFT에서는 채널 영역(2)에 포함되는 결정 입계(6)의 량에 의해서, 그 특성이 변동되는 것이 알려져 있다. 이 사실은 예를 들면 IEEE Transactions on Electron Devices, Vol. 45, No, 1, January(1998), PP.165-172(이하, 문헌 2)에 기재되어 있다. 즉, 도 4에 TFT(101, 102)에 대하여 게이트 전압 Vg와 드레인 전류 Id 간의 관계를 도시한 바와 같이 채널 영역(2)에 결정 입계(6)를 많이 포함하는 TFT(101)에서는 결정 입계(6)를 적게 포함하는 TFT(102)에 비하여, 동일한 게이트 전압 Vg0 하에서의 드레인 전류 Id가 작아진다(즉, Ida<Idb).
따라서, TFT(101)의 특성의 변동을 반도체 칩 등의 식별에 이용하는 것이 가능해진다. 본 발명에서는 TFT(101)로서 예시되는 다결정체를 갖는 반도체 소자를 이용하여 다결정체의 결정 구조의 변동에 유래하는 반도체 소자의 전기적 특성의 변동을 반도체 칩 혹은 시스템 등의 식별에 이용한다. 그에 따라, 사용자 단말(통신 단말) 등의 부정 이용의 방지에 사용할 수 있다.
개체 간에서 다른 전기적 특성은, 다결정체의 결정 구조의 변동에 유래하기 위해서, 플래시 메모리(908 ; 도 94)로 기록된 식별 번호와는 달리 외부로부터 재기입할 수는 없다. 따라서, 사용자 단말 등의 부정 이용에 대한 시큐러티를 높일 수 있다. 더구나, 플래시 메모리(908)로 식별 번호를 프로그램하는 기술과는 달리, 프로그램을 행하는 수고를 필요로 하지 않는다. 또한, 마스크 ROM에 식별 번호를 기록하는 기술과는 달리, 개체마다 다른 특성이 동일한 제조 공정을 통하여 얻어지므로, 제조 공정이 단순하며 제조 공정수 및 제조 비용이 낮게 억제된다.
또, 제조 공정이 복잡하게는 되지만 TFT(101)의 채널 영역(2)만이 다결정 반도체로 형성되며, 소스 영역(3) 및 드레인 영역(4)은 단결정 반도체로 형성되어 있어도 되며 이 경우라도 마찬가지로 특성은 랜덤하게 변동된다.
도 5 ∼ 도 7은 다결정체를 갖는 반도체 소자(401)를 식별에 이용하는데 적합한 반도체 장치의 구성을 나타내는 블록도이다. 도 5가 도시하는 반도체 장치(400)는 반도체 소자(401) 외에 부호화 회로(402)를 구비하고 있다. 부호화 회로(402)는 반도체 소자(401)의 특성을 아날로그 신호 An으로서 판독하고, 디지털 신호로 변환한다. 변환에 의해서 얻어진 디지털 신호는 식별을 위한 부호 Cd로서 반도체 장치(400)의 외부로 출력된다.
이 반도체 장치(400)를 시스템 등에 구비하여, 부호 Cd를 식별 부호로서 이용함으로써 시스템 등의 식별을 행할 수 있다. 아날로그 신호 An 또는 부호 Cd는 반도체 장치(400)의 제조의 단계 또는 그 이후의 시스템이 사용자의 손에 건네지기전까지의 어느 하나의 단계에서 미리 판독되며 예를 들면 도 93의 인증 센터(901) 등의 한정된 범위에서만 알려지도록 해두면 된다.
바람직하게는, 반도체 소자(401) 및 부호화 회로(402)는 단일 반도체 칩(반도체 기판)에 제조된다. 즉, 반도체 장치(400)는 단일 칩의 반도체 장치로서 형성되는 것이 바람직하다. 그렇게 함으로서, 반도체 소자(401)의 특성을 변경할 수 없을 뿐만아니라, 외부에서부터 부호화 회로(402)로 아날로그 신호 An을 입력하여 부호 Cd를 변경하는 것을 방지할 수 있고 시큐러티를 한층 높일 수 있다.
도 6이 도시하는 반도체 장치(404)는 반도체 소자(401) 및 부호화 회로(402) 외에 비교 회로(403)를 더 구비하고 있다. 비교 회로(403)는 부호화 회로(402)가 출력하는 부호 Cd를 반도체 장치(404)의 외부에서부터 입력되는 부호 Co와 비교하고, 이들 간의 일치성 또는 근사성에 관한 판정을 행한다. 양쪽의 부호 Cd 및 Co가 일치 또는 근사한 것이라고 판정되면 소정의 인에이블 신호 En이 반도체 장치(404)의 외부로 출력된다.
일치성의 판정은 양쪽의 부호의 차가 제로인지의 여부를 판정하는 종래 주지의 비교기에 의해서 달성 가능하다. 또한, 근사성의 판정은 양쪽의 부호의 차의 크기를 일정한 기준치와 비교함으로써 달성할 수 있다. 차의 크기는 예를 들면 서로 차이가 나는 비트수로 평가하는 것이 가능하다. 또한, 기준치를 외부에서부터 입력 가능하게 하고 반도체 장치(404)의 사용자가 원하는 값에 기준치를 설정할 수 있도록 반도체 장치(404)를 구성하는 것도 가능하다.
상기 반도체 장치(404)를 시스템 등에 구비함으로써, 부호의 인증을 통하여동작이 허가 또는 불허가되는 시스템을 구축할 수 있다. 예를 들면, 인증 방식을 채용하는 통신 네트워크에 사용되는 휴대 전화기(903)로 반도체 장치(404)를 조립하여 이용할 수 있다.
반도체 장치(404)는 바람직하게는 단일 칩의 반도체 장치로서 형성된다. 그렇게 함으로써, 부호화 회로(402)가 출력하는 부호 Cd와는 다른 부호를 외부에서부터 비교 회로(403)로 입력하는 것을 방지할 수 있고 시큐러티를 더 높일 수 있다.
도 7이 도시하는 반도체 장치(406)는 반도체 소자(401), 부호화 회로(402) 및 비교 회로(403) 외에 소정 회로(405)를 더 구비하고 있다. 소정 회로(405), 소정의 기능을 완수하도록 복수의 회로 소자에 의해서 형성된 회로이며, 비교 회로(403)가 출력하는 인에이블 신호 En에 의거하여 선택적으로 동작 또는 비동작이 되는 회로 부분을 포함하고 있다. 도 94에 도시한 통신 회로(907)는 소정 회로(405)의 일례이다. 외부에서부터 입력되는 부호 Co는 소정 회로(405)를 통하여 혹은 직접적으로 비교 회로(403)로 입력된다. 소정 회로(405)가 통신 회로(907)인 경우에는 부호 Co는 소정 회로(405)에 의해서 중계된다.
반도체 장치(406)는 바람직하게는 단일 칩의 반도체 장치로서 형성된다. 그렇게 함으로써, 비교 회로(403)가 출력하는 인에이블 신호 En과는 다른 신호를 외부에서부터 소정 회로(405)로 입력하는 것을 방지할 수 있어 시큐러티를 더 높일 수 있다.
이하의 실시 형태 중에서 실시 형태 2 ∼ 11에서는 도 5 ∼ 도 7에 도시한 반도체 장치 또는 이들의 요소의 구성에 관하여 보다 바람직한 형태를 설명한다.실시 형태 12 ∼ 18에서는 도 5 ∼ 도 7에 도시한 반도체 장치의 바람직한 사용 형태에 대하여 설명한다. 실시 형태 19 ∼ 24에서는 도 5 ∼ 도 7에 도시한 반도체 소자(401)의 바람직한 제조 방법에 대하여 설명한다.
실시 형태 2.
실시 형태 2에서는, 반도체 장치(404 ; 도 6)의 보다 바람직한 형태에 대하여 설명한다. 도 8은 반도체 소자(401)의 바람직한 일례를 나타내는 회로도이다. 이 반도체 소자(401a)는 기판 상에 매트릭스형으로 배열된 복수의(도 8의 예에서는 4×4개=16개의) TFT(101)를 구비하고 있다. 기판 상에는 또한 복수의 워드선 WL1 ∼ WL4 및 복수의 비트선 BL1 ∼ BL4가 각각 가로 방향 및 세로 방향으로 배열되어 있다.
워드선 WL1 ∼ WL4 각각에는 도면 상 가로 일렬로 배열하는 4개의 TFT(101)의 게이트 전극이 공통으로 접속되어 있다. 한편, 비트선 BL1 ∼ BL4의 각각에는 도면 상 세로 일렬로 배열하는 4개의 TFT(101)의 드레인 전극이 공통으로 접속되어 있다. 16개의 TFT(101)의 소스 전극은 플러스 전원선으로 공통으로 접속되어 있다. 또한, 비트선 BL1 ∼ BL4의 각각의 일단은 비트선 부하(7)를 통하여 접지 전원선으로 접속되어 있다.
비트선 부하(7)의 접지선과는 반대측의 일단에는 아날로그 신호 An을 추출하기 위한 배선(18)이 접속되어 있다. 또한, 비트선 BL1 ∼ BL4 각각의 타단에는 패드(15)가 접속되어 있으며, 워드선 WL1 ∼ WL4 각각의 일단에는 패드(16)가 접속되어 있다.
반도체 소자(401a)는 이상과 같이 구성되므로, 워드선 WL1 ∼ WL4 중 하나로, 소정 높이의 게이트 전압을 부여함으로써 그 워드선에 접속된 4개의 TFT(101)에 드레인 전류 Id1 ∼ Id4가 각각 흐른다. 드레인 전류 Id1 ∼ Id4는 각각 비트선 부하(17)를 흐르므로, 비트선 BL1 ∼ BL4에 접속된 배선(18)에는 드레인 전류 Id1 ∼ Id4에 비례한 전위가 발생한다. 이 4개의 전위가 아날로그 신호 An으로서 외부로 출력된다. 워드선 WL1 ∼ WL4에 순차, 게이트 전압을 부여함으로써 합계 16개의 전위를 아날로그 신호 An으로서 추출할 수 있다.
16개의 아날로그 신호 An은 부호화 회로(402)에 의해서 부호화됨으로써, 예를 들면, 도 9가 예시한 바와 같이, 16 비트의 디지털 신호로 변환된다. 도 9는 부호 하에 되는 TFT(101)와, 그에 접속되는 비트선 BL1 ∼BL4 및 워드선 WL1 ∼ WL4와의 관계를 알 수 있듯이 16 비트의 부호를 매트릭스형으로 배열하여 나타내고 있다.
도 10은 도 5에 도시한 반도체 장치(404)의 바람직한 형태를 나타내는 블록도이다. 이 반도체 장치(404a)는 도 8에 도시한 반도체 소자(401a)를 구비하고 있으며 더구나 단일 칩의 반도체 장치로서 형성되어 있다. 반도체 장치(404a)에는 반도체 소자(401a)에 갖춰지는 복수의 워드선 WL1 ∼ WL4의 임의의 하나를 어드레스 신호 Adr에 의거하여 구동하는 디코더 드라이버(410)가 갖춰지고 있다. 어드레스 신호 Adr은 입력 단자를 통하여 외부에서부터 입력하는 것이 가능하다.
또한, 부호화 회로(402)가 출력하는 부호 Cd는 비교 회로(403)로 입력되는 것뿐만아니라, 버퍼 회로(411)를 통하여 외부로도 출력된다. 그에 따라, 한정된범위의 사람이 부호 Cd를 미리 아는 것이 가능해진다. 버퍼 회로(411)가 갖춰지므로, 부호화 회로(402)가 출력하는 부호 Cd와는 다른 부호를 부호 Cd의 출력 단자를 통하여 외부에서부터 비교 회로(403)로 입력한다고 하는 부정 행위를 방지할 수 있다.
반도체 소자(401a)에는 패드(15, 16)가 구비되므로, 반도체 장치(404a)를 제조하는 과정 중에서는 이들의 패드(15, 16)에 프로브를 맞힘으로써, 아날로그 신호 An을 직접 판독하는 것도 가능하다. 판독된 아날로그 신호 An은 부호화 회로(402)와 동일한 특성을 갖는 장치를 이용하여 부호 Cd로 변환할 수 있고, 그에 따라 부호 Cd를 얻는 것도 가능하다. 따라서, 부호 Cd의 판독이 반도체 장치(404a)의 제조 공장 이외에 행해질 필요가 없으면, 어드레스 신호 Adr의 입력 단자, 부호 Cd의 출력 단자 및 버퍼 회로(411)는 제거해도 된다.
비교 회로(403)는 입력 단자를 통하여 입력되는 부호 Co를 부호 Cd와 비교할 때, 디코더 드라이버(410)로 어드레스 신호 Adr을 입력한다. 그에 따라, 반도체 소자(401a)가 구동되며, 아날로그 신호 An이 판독되므로, 외부에서부터 어드레스 신호 Adr을 입력하지 않아도 부호 Cd와 부호 Co 간의 비교를 행하는 것이 가능해진다.
도 11은 부호화 회로(402)의 바람직한 형태를 나타내는 회로도이며, 대표로서 비트선 BL1에 접속되는 부분을 묘사하고 있다. 다른 비트선 BL2 ∼ BL4에도 도 11과 마찬가지의 회로 부분이 접속되어 있다. 이 부호화 회로(402a)에는 감지 증폭기(190)가 구비되고 있다. 감지 증폭기(190)는 배선(18)의 전위와,트랜지스터(192, 193)가 생성하는 기준 전위 Vref를 비교하여 하이 레벨 또는 로우 레벨의 신호를 생성하고, 부호 Cd의 1 비트분[예를 들면, 비트선 BL1에 대응한 부호 Cd(1)]으로서 출력된다.
감지 증폭기(190)에서는 NMOS 트랜지스터(194)와 PMOS 트랜지스터(195)의 직렬 회로 및 NMOS 트랜지스터(196)와 PMOS 트랜지스터(197)의 직렬 회로가 접지 전원선과 플러스 전원선 간에 개삽되어 있다. 그리고, PMOS 트랜지스터(195)의 게이트 전극과 드레인 전극 및 PMOS 트랜지스터(197)의 게이트 전극이 서로 접속됨으로써 전류 미러 회로가 형성되어 있다.
TFT(101)를 흐르는 드레인 전류는 약 1pA(10-12a) ∼ 약 1μa의 범위 내의 낮은 값이다. 따라서, 비트선 부하(17)로서 NMOS 트랜지스터를 이용하여 그 게이트 전극에 일정 전위를 인가함으로써, 그 드레인 전류를 약 1nA(10-9a) 정도로 설정하는 것이 바람직하다. 그에 의하여, 감지 증폭기(190)의 감도가 높아진다. 드레인 전류를 약 1㎁ 정도로 설정하는데 있어서, 게이트 전위는 접지 전위로 하는 것이 바람직하다.
MOS 트랜지스터(192)와 PMOS 트랜지스터(193)의 직렬 회로가 접지 전원선과 플러스 전원선 간에 개삽되고 있으며, 이들 두개의 트랜지스터의 접속부에서부터 기준 전위 Vref가 추출된다. NMOS 트랜지스터(192) 및 PMOS 트랜지스터(193)의 게이트 전극에는 각각 접지 전원선의 전위 및 플러스 전원선의 전위 등의 일정 전위가 공급된다. 배선(18)의 전위와 기준 전위 Vref가 비교되는 것은 TFT(101)의 드레인 전류와 NMOS 트랜지스터(192)와 PMOS 트랜지스터(193)의 직렬 회로를 흐르는 기준 전류 Ir(또는 그 상수배)이 비교되는 것과 등가이다.
안정된 비교를 행하는데다가 도 11에 도시하는 TFT(101) 이외의 트랜지스터는 TFT형이 아닌 벌크형의 트랜지스터로서 구성되는 것이 바람직하다. TFT(101) 이외의 트랜지스터를 TFT(101)와 동일하게 다결정 TFT로서 형성하는 것이면, 이들 드레인 전류의 크기를 안정된 것으로 하기 위해서, 이들의 게이트 길이 및 게이트 폭은 TFT(101)의 게이트 길이 및 게이트 폭보다도 크게 설정되는 것이 바람직하다. TFT의 게이트 길이 및 게이트 폭과 게이트 전류의 안정성과의 관계에 대해서는 후의 실시 형태 3에서 상술한다.
도 12는 도 5에 도시한 반도체 장치(404)에 관하여 다른 바람직한 형태를 나타내는 블록도이다. 이 반도체 장치(404b)는 버퍼 회로(411) 대신에, 병렬/직렬 변환 회로(412)가 구비되는 점에서 반도체 장치(404a)와는 특징적으로 다르다. 병렬/직렬 변환 회로(412)는 부호화 회로(402)가 출력하는 병렬 데이터로서의 부호 Cd를 직렬 데이터로서의 부호 Sd로 변환한다. 부호 Sd는 출력 단자를 통하여 외부로 출력된다. 따라서, 부호 Sd를 중계하는 출력 단자가 1 비트분으로 만족하므로, 반도체 장치(404b)에 구비되는 단자의 갯수를 저감할 수 있다. 또한, 병렬/직렬 변환 회로(412)가 구비되므로, 부호화 회로(402)가 출력하는 부호 Cd와는 다른 부호를 출력 단자를 통하여 비교 회로(403)로 입력한다는 부정 행위를 방지할 수 있다.
도 13은 도 5에 도시한 반도체 장치(404)에 관하여, 또 다른 바람직한 형태를 나타내는 블록도이다. 이 반도체 장치(404c)는 버퍼 회로(411) 대신에, 선택 회로(413)가 구비되는 점에서 반도체 장치(404a)와는 특징적으로 다르다. 선택 회로(413)는 부호화 회로(402)가 출력하는 부호 Cd를 입력 단자를 통하여 외부에서부터 입력되는 선택 신호 Se에 의거하여, 비교 회로(403)와 외부 단자 중 어느 하나에 선택적으로 전달한다. 선택 회로(413)가 구비되므로 부호화 회로(402)가 출력하는 부호 Cd와는 다른 부호를 출력 단자를 통하여 비교 회로(403)로 입력한다고 하는 부정 행위를 방지할 수 있다.
도 14는 선택 회로(413)의 내부 구성의 일례를 나타내는 회로도이다. 이 예에서는 선택 회로(413)는 NMOS 트랜지스터(420)와 PMOS 트랜지스터(421)가 병렬로 접속되어 이루어지는 트랜스퍼 게이트와, NMOS 트랜지스터(422)와 PMOS 트랜지스터(423)가 병렬로 접속되어 이루어지는 트랜스퍼 게이트가 구비되고 있다. 그리고, 두개의 트랜스퍼 게이트는 선택 신호 Se 및 인버터(424)를 중계하여 얻어진 그 반전 신호에 따라서 한쪽만이 선택적으로 도통한다. 두개의 트랜스퍼 게이트의 입력부에는 부호화 회로(402)의 출력이 접속되며, 두개의 트랜스퍼 게이트의 출력부에는 각각 비교 회로(403)의 입력부 및 출력 단자가 접속되어 있다. 이 때문에, 선택 신호 Se가 하이 레벨이면 부호 Cd는 비교 회로(403)로 전달되며 로우 레벨이면 출력 단자로 전달된다.
이상의 설명에서는, 반도체 소자(401a : 도 8)가 복수의 워드선 WL1 ∼ WL4 및 복수의 비트선 BL1 ∼ BL4를 구비하는 예를 나타냈지만, 워드선은 단수여도 된다. 이 때, TFT(101)는 일차원의 매트릭스형 즉 일렬로 배열된다. 그리고, 복수의 워드선 중에서부터 하나를 순차 선택하지 않고, 전 갯수의 아날로그 신호 An을 동시에 추출하는 것이 가능해진다. 이것은 부호 Cd의 전 비트를 동시에 추출할 수 있는 것을 의미한다. 또한, 디코더 드라이버(410)도 제거하는 것이 가능해진다. 즉, 반도체 장치(404)의 구성을 간소화할 수 있다.
또한, 반도체 소자(401a ; 도 8)에 구비되는 TFT(101)는 p 채널형 대신에 n 채널형으로 하는 것도 가능하다. 이 때, 도 8 및 도 11에서는 플러스 전원선과 접지 전원선을 서로 교체하여 실시하면 된다.
실시 형태 3.
도 1로 되돌아가서, 실시 형태 1에서 진술한 바와 같이, TFT(101)에 관한 드레인 전류 등의 특성의 변동(편차)은 채널 영역(2) 중에 포함되는 결정 입계(6)의 양의 변동에 유래하고 있다. 따라서, 채널 영역(2)에 포함되는 결정 입계(6)의 량의 변동이 커지도록, 결정 입자 지름(평균 결정 입자 지름 : d), 게이트 길이 L 및 게이트 폭 W를 설정함으로써, TFT(101)의 특성의 변동을 크게 할 수 있고, 그 결과, 아날로그 신호 An 및 부호 Cd의 개체 간의 변동을 크게 하는 것이 가능해진다. 여기서는 이러한 특성의 변동을 크게 하기 위한 결정 입자 지름 d, 게이트 길이 L 및 게이트 폭 W의 최적 조건에 대하여 설명한다.
드레인 전류의 평균치 즉 평균 전류 Iμ, 그 표준 편차 Iσ, 게이트 길이 L 및 결정 입자 지름 d 간에는 표본 정리로부터 다음의 관계가 성립하는 것이 이해된다.
게이트 길이 L과 결정 입자 지름 d 간에 L<d가 성립할 때는 결정립(5)과 채널 영역(2) 간의 관계를 일차원적인 관계로 파악하는 단순화를 행하면, 채널 영역(2)이 결정립(5)을 포함하는 확률은 L/d이며, 채널 영역(2)이 결정립(5)을 포함하지 않을 확률은 (d-L)/d이다. 따라서, 채널 영역(2)이 결정립(5)을 포함할 때 드레인 전류 I1 및 포함할 때의 드레인 전류 I2를 이용하여, 평균 전류 Iμ는 다음의 수식으로 주어진다.
또한, 표준 편차 Iσ는 다음의 수식으로 주어진다.
따라서, 다음의 수식이 유도된다.
가령, I1=0 및 I2=1인 경우를 상정하면 상기한 수식은 다음의 수식으로 간단화된다.
이 수식이 나타내는 관계를 그래프에 나타내면, 도 15가 얻어진다. 도 15에서 다른 것보다도 굵은 곡선은 d=1.0㎛일 때의 관계를 나타내고 있다. 도 15가 도시한 바와 같이 TFT(101)의 드레인 전류의 변동은 결정 입자 지름 d와 게이트 길이 L이 일치할 때 최대가 된다. 그리고, 드레인 전류의 변동이 최대치로부터 그 1/3배의 값까지 범위 즉 실용 상 유용성이 높은 범위가 되기 위해서는 d=1.0㎛일 때의 게이트 길이 L을 0.5㎛≤L≤10㎛의 범위 DL로 설정하면 된다는 결론을 내릴 수 있다.
최대치에 규격화된 드레인 전류의 변동은 비율 L/d로 정해지므로, 결정 입자 지름 d가 1.0㎛로 한하지 않은 일반인 경우에는 비율 L/d를 0.5≤L/d≤10의 범위로 설정하면 되는 것이 이해된다. 또한, 게이트 폭 W에 대해서도 게이트 폭 W에 따른 일차원 근사를 이용하여 마찬가지의 결론을 유도할 수 있다. 따라서, 게이트 폭 W에 관해서도 비율 W/d를, 0.5≤W/d≤10의 범위로 설정하는 것이 바람직하다는 결론이 얻어진다.
실시 형태 4.
반도체 소자(401 ; 도 5 ∼ 도 7)는 다결정형의 TFT(101)을 구비하는 대신에, 예를 들면 다결정체의 저항 소자 혹은 다결정체의 캐패시터(용량 소자)를 구비해도 된다. 여기서는 그와 같은 예에 대하여 설명한다.
도 16은 반도체 소자(401)가 다결정체의 저항 소자를 구비하는 예를 나타내는 회로도이다. 이 반도체 소자(401b)에서는 기판 상에 매트릭스형으로 배열된 복수의(도 16의 예에서는 4×4개=16개의) 저항 소자(43)을 구비하고 있다. 저항 소자(43)에서는 그 저항체가 다결정 반도체 예를 들면 다결정 실리콘으로 형성되어 있다. 이 때문에, 저항 소자(43)에서는 저항치가 랜덤하게 변동된다.
기판 상에는 또한 복수의 워드선 WL1 ∼ WL4 및 복수의 비트선 BL1 ∼ BL4가 각각 가로 방향 및 세로 방향으로 배열되어 있다.
워드선 WL1 ∼ WL4 각각에는 도면 상 가로 일렬로 배열하는 4개의 저항 소자(43)의 일단이 공통으로 접속되어 있다. 한편, 비트선 BL1 ∼ BL4 각각에는 도면 상 세로 방향 일렬로 배열하는 4개의 저항 소자(43)의 타단이 공통으로 접속되어 있다. 또한, 비트선 BL1 ∼ BL4 각각의 일단은 비트선 부하로서의 NMOS 트랜지스터(48)를 통하여 접지 전원선으로 접속되어 있다. NMOS 트랜지스터(48)의 게이트 전극은 예를 들면 접지 전원선에 접속된다.
NMOS 트랜지스터(48)의 드레인 전극에는 아날로그 신호 An을 추출하기 위한 배선(49)이 접속되고 있다. 또한, 비트선 BL1 ∼ BL4 각각의 타단에는 패드(15)가 접속되어 있으며 워드선 WL1 ∼ WL4 각각의 일단에는 패드(16)가 접속되어 있다.
반도체 소자(401b)는 이상과 같이 구성되므로, 워드선 WL1 ∼ WL4 중 하나로 소정의 높이의 게이트 전압을 부여함으로써, 그 워드선에 접속된 4개의 저항 소자(43)에 전류가 흐른다. 이들의 전류는 NMOS 트랜지스터(48)를 흐르므로, 비트선 BL1 ∼ BL4에 접속된 배선(49) 각각에는 저항 소자(43)를 흐르는 전류에 비례한 전위가 발생한다. 이 4개의 전위가 아날로그 신호 An으로서 외부로 출력된다. 워드선 WL1 ∼ WL4에 순차, 소정의 전위를 부여함으로써, 합계 16개의 전위를 아날로그 신호 An으로서 추출할 수 있다. 아날로그 신호 An은 저항 소자(43)의 저항의 변동에 대응한 랜덤한 값으로서 얻어진다.
패드(15, 16)가 구비하므로 프로브를 이용하여 반도체 소자(401b)의 제조 공정 중에서, 아날로그 신호 An을 판독하는 것도 가능하다. 또한, 저항 소자(43)는 일차원 매트릭스형으로 배열되며, 모든 저항 소자(43)의 일단이 단일 워드선에 접속되어도 된다. 아날로그 신호 An의 변동을 크게 하기 위해서는 저항 소자(43)가 갖는 다결정체의 길이 및 폭을 실시 형태 3에서 진술한 게이트 길이 L 및 게이트 폭 W에 대한 최적 조건과 마찬가지의 범위로 설정하면 된다.
도 17은 반도체 소자(401)가 다결정체인 용량 소자를 구비하는 예를 나타내는 회로도이다. 이 반도체 소자(401c)에서는 기판 상에 매트릭스형으로 배열된 복수의(도 17의 예에서는 4×4개=16개의) 용량 소자(91)와 MOS 트랜지스터(90)의 직렬 회로를 구비하고 있다. 용량 소자(91)에는 다결정 유전체 예를 들면 BST(BaxSr1-xTiO3) 등의 페로브스카이트형의 다결정 유전체가 구비되고 있다. 이 때문에, 용량 소자(91)에서는 용량치가 랜덤하게 변동된다.
기판 상에는 또한 복수의 워드선 WL1 ∼ WL4 및 복수의 비트선 BL1 ∼BL4가 각각 가로 방향 및 세로 방향으로 배열되어 있다. 워드선 WL1 ∼ WL4 각각에는 도면 상 가로 방향 일렬로 배열하는 4개의 직렬 회로에 속하는 MOS 트랜지스터(90)의 게이트 전극이 공통으로 접속되어 있다. 한편, 비트선 BL1 ∼ BL4 각각에는 도면상 세로로 일렬로 배열하는 4개의 직렬 회로에 속하는 MOS 트랜지스터(90)의 소스 전극 및 드레인 전극의 한쪽 전극이 공통으로 접속되어 있다. 16개의 직렬 회로에 속하는 용량 소자(91)의 일단은 접지 전원선에 접속되어 있다. 비트선 BL1 ∼ BL4 각각의 타단에는, 패드(15)가 접속되어 있으며 워드선 WL1 ∼ WL4 각각의 일단에는 패드(16)가 접속되어 있다.
반도체 소자(401c)는 이상과 같이 구성되므로, 워드선 WL1 ∼ WL4 중 하나로, 소정 높이의 게이트 전압을 부여함으로써, 그 워드선에 접속된 4개의 MOS 트랜지스터를 온시킬 수 있다. 온한 MOS 트랜지스터를 통하여 4개의 용량 소자(91)의 타단이 비트선 BL1 ∼ BL4에 전기적으로 접속된다. 이 때 비트선 BL1 ∼BL4를 통하여 4개의 용량 소자(91)의 용량(캐패시턴스)을 계측할 수 있다. 예를 들면, 일정 시간에 걸쳐서 전류를 공급했을 때의 전위를 계측할 수 있고, 이 전위를 아날로그 신호 An으로서 추출하면 된다. 이 전위에는 용량 소자(91)의 용량이 반영되고 있다.
워드선 WL1 ∼ WL4에 순차 소정의 게이트 전압을 부여함으로써, 합계 16개의 전위를 아날로그 신호 An으로서 추출할 수 있다. 아날로그 신호 An은 용량 소자(91)의 용량의 변동에 대응한 랜덤한 값으로서 얻어진다. 패드(15, 16)가 갖춰지므로, 프로브를 이용하여 반도체 소자(401c)의 제조 공정 중에서 아날로그 신호 An을 판독하는 것도 가능하다. 또한, 용량 소자(91)과 MOS 트랜지스터(90)와의 직렬 회로는 일차원 매트릭스형으로 배열되며 모든 MOS 트랜지스터(90)의 게이트 전극이 단일 워드선에 접속되어도 된다.
아날로그 신호 An의 변동을 크게 하기 위해서는 용량 소자(91)가 갖는 다결정 유전체의 길이 및 폭을 실시 형태 3에서 진술한 게이트 길이 L 및 게이트 폭 W에 대한 최적 조건과 마찬가지의 범위로 설정하면 된다. BST에서는 그 막두께가 100㎚일 때, 실리콘 산화막에 환산한 막 두께는 약 0.5㎚이다. 따라서, 전극에 접하는 BST의 형상이 1변이 0.3㎛의 정방형이라고 하면 그 용량은 6.2fF 정도가 된다. 결정 입자 지름(평균치)이 막 두께에 상당하는 100㎚로 설정된 최적인 경우에는 그 용량은 -30% ∼ +30%의 범위 즉 4.3fF ∼ 8.1fF의 범위로 변동된다. 이 값은 식별로서 이용하는데 충분한 크기가 변동한다고 할 수 있다.
실시 형태 5.
반도체 소자(401 ; 도 5)가 TFT(101)를 하나만 구비하고, 더구나 이 단일 TFT(101)로부터 복수 비트의 부호 Cd를 얻도록 부호화 회로(402)를 구성하는 것도 가능하다. 여기서는 그와 같이 구성된 반도체 소자(101) 및 부호화 회로(402)에 대하여 설명한다.
도 18이 도시하는 반도체 소자(401d)는 TFT(101)를 하나만 구비하고 있다. 이 TFT(101)의 게이트 전극에는 워드선 WL이 접속되며, 드레인 전극에는 비트선 BL이 접속되며, 소스 전극에는 플러스 전원선이 접속되어 있다. 또한, 비트선 BL의 일단은 비트선 부하(17)를 통하여 접지 전원선에 접속되어 있다. 또한, 비트선 부하의 접지측과는 반대측에는 배선(18)이 접속되어 있다. 즉, 반도체 소자(401d)는 마치 반도체 소자(401a ; 도 8)에서 매트릭스의 차원을 1×1로 한 특별한 예에 상당한다. 따라서, 반도체 소자(401d)에서부터는 배선(18)을 통하여 1개의 아날로그신호 An이 추출된다.
도 18이 도시하는 부호화 회로(402b)는 연산 증폭기(261) 및 AD 변환기(262)를 구비하고 있다. 연산 증폭기(261)는 배선(18)을 통하여 추출된 아날로그 신호 An을 증폭한다. AD 변환기(262)는 연산 증폭기(261)에서 증폭된 아날로그 신호 An을 예를 들면, 256계조로 표현하는 8 비트의 디지털 신호 D0 ∼ D7로 변환하고, 부호 Cd로서 출력한다. 이와 같이 부호화 회로(402b)는 단일 TFT(101)로부터 얻어진 아날로그 신호 An을 복수 비트의 부호 Cd로 변환하는 것을 가능하게 한다.
복수의 TFT(101)를 구비하는 반도체 소자(401a : 도 8)로부터 출력되는 복수의 아날로그 신호 An을 부호화 회로(402b)에 의해서 개별로 부호화함으로써 또한 비트수가 높은 부호 Cd를 얻는 것도 가능하다. 예를 들면, 도 8의 비트선마다 도 18의 부호화 회로(402b)를 개별로 접속함으로써, 1 워드선마다 8×4=32 비트 길이의 부호를 얻는 것도 가능해진다.
실시 형태 6.
부호화 회로(402 ; 도 5)는 TFT(101)의 드레인 전류를 부호화하는 대신에, 게이트 임계치 전압을 부호화하도록 구성하는 것도 가능하다. 도 19가 도시한 바와 같이, 동일한 제조 공정에서 제조된 별개의 개체인 TFT(101)와 TFT(102) 간에서 동일한 드레인 전류 Id0이 생기는 게이트 임계치 전압 Vth1 및 Vth2는 일반적으로 서로 다르다. 도 20은 게이트 임계치 전압 Vth에서의, 이러한 변동을 이용하여, 부호 Cd를 생성하는 부호화 회로(402)를 나타내는 블록도이다. 이 부호화 회로(402c)는 마이크로 프로세서(이하, MPU ; 430)를 더 구비하는 점에서 부호화회로(402b : 도 18)와는 특징적으로 다르다.
MPU(430)는 복수의 워드선 WL1 ∼ WL4 중 하나를 순차 지정하는 어드레스 신호를 디코더 드라이버(700)로 전달한다. 그리고, 디코더 드라이버(700)가 구동하는 지정된 워드선에 접속된 TFT(101)의 드레인 전류를, AD 변환기(262)를 통하여 판독한다. 디코더 드라이버(700)는 지정된 워드선의 전위를 스위프한다. 그 결과, 지정된 워드선에 접속된 TFT(101)의 게이트 전압이 변화하고, 그에 따라 이 TFT(101)의 드레인 전류가 변화한다.
MPU(430)는 상기 변화하는 드레인 전류를 계측한다. 그에 따라, 기준치로서 설정된 드레인 전류 Id0에 대응하는 게이트 전압(즉, 워드선의 전위)을 검출한다. 이 게이트 전압은, TFT(101)의 게이트 임계치 전압이 분명하다. MPU(430)은 이 게이트 임계치 전압을 디지탈화한 값 혹은 그 값에 일정한 규칙으로 변환을 가한 값을 부호 Cd로서 출력한다. 즉, TFT(101)의 게이트 임계치 전압 혹은 그 함수가 부호 Cd로서 출력된다.
실시 형태 7.
실시 형태 7에서는 비교 회로(403)의 더 바람직한 형태에 대하여 설명한다. 도 21은 이 실시 형태의 반도체 장치(404d)의 구성을 나타내는 블록도이다. 반도체 장치(404d)는 비교 회로(403a)를 구비하고 있다. 비교 회로(403a)는 부호 Cd와 부호 Co와의 일치성뿐만아니라, 근사성을 판정할 수 있도록 구성되어 있다. 판정의 기준치 SL은 입력 단자를 통하여 반도체 장치(404d)의 외부에서부터 입력할 수 있다.
이것을 가능하게 하기 위해서, 비교 회로(403a)는 워드선 WL의 전위를 스위프하는 스위프 회로(200)를 구비하고 있다. 워드선 WL의 전위가 스위프됨으로써 변화하는 부호 Cd는 근사도 산출 회로(199)에 의해서 입력 부호 메모리(198)에 유지되는 부호 Co가 대응하는 일부와 비교된다. 근사도 산출 회로(199)는 비교를 통하여 산출한 양쪽의 부호 간의 근사도 VA를 평가 회로(210)로 전달한다. 평가 회로(210)는 근사도 VA를 기준치 SL과 비교함으로써 근사도 VA가 일정 이상인지의 여부를 판정하고, 그 결과를 판정 신호 VB로서 출력한다.
판정 신호 VB는 디코더 드라이버(410)가 구동하는 하나의 워드선 WL마다 개별로 얻어진다. 어드레스 발생 회로(441)는 모든 워드선 WL을 하나씩 순서대로 지정하는 어드레스 신호를 디코더 드라이버(410)로 전달한다. 그에 따라, 모든 워드선 WL에 대응한 복수의 판정 신호 VB가 하나씩 순서대로 얻어진다.
통합 판정 회로(220)는 모든 워드선 WL에 대응한 복수의 판정 신호 VB에 의거하여, 모든 워드선 WL에 대응한 전 비트의 부호 Cd와, 전 비트의 부호 Co 간의 근사성을 판정하고, 그 결과를 표현하는 인에이블 신호 En을 출력한다. 기준치 SL을 적절하게 설정함으로써, 근사성의 판정으로서 가장 엄격한 일치성의 판정을 선택하는 것도 가능하다. 워드선이 단일이면, 통합 판정 회로(220)는 불필요하며 판정 신호 VB가 그대로 인에이블 신호 En으로서 출력된다.
제어 회로(442)는 입력 단자를 통하여 입력되는 지시 신호 St에 응답하여, 비교 회로(403a)의 각 요소의 동작을 개시시킴과 함께, 각 요소의 동작을 소정의 순서에 따르도록 제어한다. 특히, 제어 회로(442)로부터 스위프 회로(200)와, 스위프를 행하는지의 여부를 지시하는 제어 신호인 스위프 스위치 신호 SS가 전달된다. 또, 근사도 산출 회로(199), 평가 회로(210) 및 통합 판정 회로(220)는 판정 회로(440)를 구성한다.
이하에서, 비교 회로(403a)에 속하는 각 요소의 내부 구성 및 동작에 대하여 설명한다. 설명의 편의를 위해서 반도체 소자(401)는 도 8에 예시한 반도체 소자(401a)라고 가정한다.
도 22는 스위프 회로(200)의 내부 구성을 나타내는 회로도이다. 스위프 회로(200)는 디코더 드라이버(410)의 출력과 워드선 WL 간에 개삽된 인버터(202) 및 인버터(202)의 출력과 접지 전원선 간에 개삽된 MOS 트랜지스터(204)와 용량 소자(203)의 직렬 회로를 구비하고 있다. MOS 트랜지스터(204)는 그 게이트 전극에 입력되는 스위프 스위치 신호 SS에 응답하여 온 오프한다. 스위프 스위치 신호 SS의 값을 선택함으로써, 스위프를 행하게 하는 것도 행하게 하지 않은 것도, 자유자재이다.
도 23은 근사도 산출 회로(199)의 내부 구성을 나타내는 회로도이다. 부호화 회로(402)로부터 동시에 출력되는 4 비트의 부호 Cd(1) ∼ Cd(4)가 반전형 배타적 논리합 회로(이하, XNOR1 ∼ 4)의 한쪽 입력으로 각각 입력된다. XNOR1 ∼ 4의 다른쪽 입력에는 입력 부호 메모리(198)에 기억되는 부호 Co 중의 부호 Cd(1) ∼ Cd(4)와 비교되야 하는 4 비트(도 23에서는 "1, 1, 0, 0"이라는 값)가 입력된다. XNOR1 ∼ 4 각각은 두개의 입력 신호가 일치할 때 하이 레벨의 신호를 출력하고,일치하지 않을 때는 로우 레벨의 신호를 출력한다. XNOR1 ∼ 4의 출력 신호는 각각 용량 소자 C1 ∼ C4를 통하여 가산되며 근사도 VA로서 출력된다.
도 24는 근사도 산출 회로(199)의 각 부의 신호의 타이밍차트이다. 또한, 도 25는 하나의 워드선 WL에 접속되는 4개의 TFT(101 ; 트랜지스터 T1 ∼ T4라고 가칭한다)의 특성을 예시하는 그래프이다. 트랜지스터 T1 ∼ T4는 비트선 BL1 ∼BL4에 각각 접속되어 있게 한다. 또한, 트랜지스터 T1 ∼ T4의 드레인 전류 Id1 ∼ Id4는 Id1>Id2>Id3>Id4의 관계가 있으며 옳은 부호 Cd(1) ∼ Cd(4)의 값이 "1, 1, 0, 0"이라고 한다. 따라서, 비교해야 할 부호 Co의 대응 부분의 값은 도 23에 예시한 바와 같이 "l, 1, 0, 0"이다.
부호화 회로(402 ; 도 21)가 예를 들면 도 11의 부호화 회로(402a)인 경우와 마찬가지로, 드레인 전류 Id1 ∼ Id4를 기준 전류 Ir과 비교하고, 그 결과에 따라서 부호 Cd(1) ∼ Cd(4)를 생성하는 것이면 워드선 WL을 통하여 부여되는 게이트 전압이 도 25가 도시하는 게이트 전압 Vg1일 때에, 부호 Cd(1) ∼ Cd(4)로서 올바른 "1, 1, 0, 0"의 값이 얻어진다. 도 24가 도시한 바와 같이 워드선 WL의 전위가 스위프됨으로써 게이트 전압이 제로로부터 마이너스의 방향으로 하강하는데 수반하여 드레인 전류 Id1 ∼ Id4가 상승한다. 그에 따라서, 드레인 전류가 높은 순서 즉 드레인 전류 Id1 ∼ Id4의 순서로 기준 전류 Ir을 넘는다.
그 결과, 도 24가 도시한 바와 같이 트랜지스터 T1 ∼ T4에 대응한 부호 Cd(1) ∼ Cd(4)가 이 순서로 0에서부터 1로 변화한다. 그것과 함께, 근사도 VA는 단계적으로 상승하고, 부호 Cd(1) ∼ Cd(4)가 "1, 1, 0, 0"이 되어 부호 Co의 대응부분에 일치했을 때 최대가 되며 그 후 단계적으로 하강한다.
도 26은 평가 회로(210)의 내부 구성을 나타내는 회로도이다. 평가 회로(210)는 도 11에 도시한 감지 증폭기(190)와 마찬가지로 4개의 MOS 트랜지스터(211 ∼ 214)에 의해서, 게이트 전극에 입력되는 두개의 전압 신호 VA, SL을 비교하고, 그 결과를 판정 신호 VB로서 출력한다. 근사도 VA가 기준치 SL보다도 높으면 판정 신호 VB는 하이 레벨이 되며 낮으면 로우 레벨이 된다.
도 27은 통합 판정 회로(220)의 내부 구성을 나타내는 회로도이다. 판정 신호 VB는 클럭 신호에 응답하여 온 오프하는 트랜스퍼 게이트(222)를 경유하여, SR 래치(221)의 세트 입력으로 입력 신호 S0로서 입력된다. SR 래치(221)의 리세트 입력에는 클럭 신호 CLK의 반전 신호인 반전 클럭 신호 CLK*가 입력된다. 또한, SR 래치(221)의 세트 입력은 또한 반전 클럭 신호 CLK*에 응답하여 온 오프하는 트랜스퍼 게이트(223)를 통하여 접지 전원선에 접속되어 있다.
SR 래치(221)의 비반전 출력 신호 Q0은 워드선 WL1 ∼ WL4에 게이트 전극이 접속된 트랜스퍼 게이트(224 ∼ 227)를 통하여, SR 래치(231 ∼ 234)의 세트 입력으로 입력 신호 S1로서 입력된다. SR 래치(231 ∼ 234)의 리세트 입력에는 제어 회로(442)로부터 출력되는 다른 클럭 신호 CLK0의 반전 신호인 반전 클럭 신호 CLK0*가 입력된다. 또한, SR 래치(231 ∼ 234)의 세트 입력은 또한 반전 클럭 신호CLK0*에 응답하여 온 오프하는 트랜스퍼 게이트(235 ∼ 238)를 각각 통하여 접지 전원선에 접속되고 있다.
SR 래치(231 ∼ 234)의 비반전 출력 신호 Q1∼ Q4는 반전형 논리곱 회로(NAND ; 238)로 입력된다. NAND(238)의 출력 신호는 인버터(229)로 반전되며 인에이블 신호 En으로서 출력된다.
도 28은 통합 판정 회로(220)의 동작을 나타내는 타이밍차트이며 특히 대표로서 하나의 워드선 WL1에 대하여 스위프가 행해지는 기간의 동작을 나타내고 있다. 워드선 WL1 ∼ WL4의 스위프가 개시되기 전에 클럭 신호 CLKO 및 CLK는 일단, 로우 레벨의 펄스로서 출력되며(시각 t10 ∼ t11의 기간), 그 후 하이 레벨을 유지한다. 클럭 신호 CLK0은 모든 워드선 WL1 ∼ WL4의 스위프가 완료하기까지 하이 레벨을 유지하지만, 클럭 신호 CLK는 워드선 WL1 ∼ WL4 중의 새로운 하나의 스위프가 개시될 때마다 그 직전에 로우 레벨의 펄스로서 출력된다(예를 들면, 시각 t15 ∼ t16의 기간).
시각 t11 ∼ t15의 기간에 걸쳐서, 워드선 WL1에 대하여 전위의 스위프가 행해진다. 그에 따라서, 근사도 VA는 시각 t11 ∼ t12의 기간으로는 단계적으로 상승하고, 시각 t12 ∼ t13의 기간에 최대가 되며, 그 후 시각 t13 ∼ t15의 기간에서는 단계적으로 하강한다. 도 28에 예시하는 기준치 SL은 가장 높은 값 즉 근사도 VA의 최대치와 2번째로 높은 값 간에 설정되어 있다. 이 때문에, 근사도 VA가 최대치와 동일해지는 시각 t12 ∼ t13의 기간에 한해서, 판정 신호 VB가 하이 레벨이 된다. 이것은 평가 회로(210)가 근사도 VA에 대하여 가장 엄격한 판정을 행하고 있는 것 즉 부호의 일치성을 판정하고 있는 것에 상당한다.
판정 신호 VB는 입력 신호 S0으로서 전해지며 또한 SR 래치(221)의 출력 신호 Q0으로서 유지된다. 출력 신호 Q0은 워드선 WL1의 전위가 트랜스퍼 게이트(224)의 게이트 임계치 전압을 넘어서 하강하는 시각 t14에서 SR 래치(231)의 입력 신호 S1로서 전해지며 또한 SR 래치(231)의 출력 신호 Q1로서 유지된다.
이상의 동작이 다른 워드선 WL2 ∼ WL4의 전위가 스위프되는 기간에서도 반복된다. 그 결과, 모든 워드선 WL1 ∼ WL4의 전위의 스위프가 완료한 시점에서는 워드선 WL1 ∼ WL4에 대응한 4개의 판정 신호 VB가 출력 신호 Q1∼ Q4로 유지되며 NAND(228)로 입력된다. 따라서, 모든 판정 신호 VB가 하이 레벨일 때 즉 모든 워드선 WL1 ∼ WL4에 대응한 부호의 근사도 VA가 기준치 SL을 넘을 때에 한하여 인에이블 신호로서 하이 레벨의 신호가 출력된다.
이상과 같이 이 실시 형태의 비교 회로(403a)에서는 외부에서부터 기준치 SL을 설정함으로써, 근사도에 관한 판정의 엄격함의 정도를 가능하게 선택하는 것이 가능하다. 이 때문에, 반도체 장치(404d)가 삽입된 시스템 등에서 부호 Cd를 인증에 이용하는 경우에 인증의 중요도에 따라서 판정의 엄격함을 바꾸는 것이 가능해진다.
또한, 비교 회로(403a)에서는 워드선 WL1 ∼ WL4의 전위가 스위프되므로 다음과 같은 이점이 얻어진다. 반도체 소자(401a)에서 전원 전압(플러스 전원선과접지 전원선 간의 전압) 혹은 온도가 변화하면, 그에 따라서, TFT(101)의 특성이 변화한다. 예를 들면, 온도가 상승하면, TFT(101)의 드레인 전류는 동일한 게이트 전압 하에서도 증가한다. 따라서, 표준적인 온도 하에서의 트랜지스터 T1 ∼ T4의 특성이 도 25에서 표현되었다고 하면, 그보다도 높은 온도 하에서는 예를 들면 도 29에서 표현되는 바와 같이 트랜지스터 T1 ∼ T4의 드레인 전류 Id1 ∼ Id4는 모두 증가한다.
이 때, 부호화 회로(402a)가 일정치로 고정된 게이트 전압 Vg1에 대한 드레인 전류 Id1 ∼ Id4를 기준 전류 Ir과 비교하면, 도 29가 도시한 바와 같이 부호 Cd(1) ∼ Cd(4)는 "1, 1, 1, 1"이 되며 올바른 값 "1, 1, 0, 0"은 얻어지지 않게 된다. TFT(101)의 특성 상 온도 및 전원 전압이 변화해도 트랜지스터 T1 ∼ T4의 드레인 전류 Id1 ∼ Id4의 크기의 순서에는 변화가 없다. 따라서, 예를 들면 도 29에서 게이트 전압 Vg2에 대한 드레인 전류 Id1 ∼ Id4를 기준 전류 Ir과 비교하면 올바른 값 "l, 1, 0, 0"이 얻어진다.
비교 회로(403a)에서는 워드선 WL1 ∼ WL4의 전위 즉 TFT(101)의 게이트 전압이 스위프되므로, 스위프의 과정이 있는 기간에서는 반드시 올바른 값 "1, 1, 0, 0"이 얻어진다. 따라서, 스위프의 과정에서는 이 올바른 부호 Cd와 외부에서부터의 부호 Co와의 비교가 반드시 행해지며, 그에 따라서 양쪽의 부호의 근사도가 산출된다. 근사도 VA가 최대가 되는 기간이 올바른 부호 Cd와 외부로부터의 부호 Co와의 비교가 행해지는 기간에 상당한다. 따라서, 스위프에 수반하여 변화하는 근사도 VA의 최대치가 참된 근사도를 표현하고 있다. 이와 같이 이 실시 형태의 비교 회로(403a)에서는 온도 및 전원 전압의 변동의 영향을 배제하여 부호의 근사성 및 일치성의 판정을 정확하게 행할 수 있다.
도 30은 부호 Cd를 결정하기 위한 게이트 전압에 대하여, 그 바람직한 설정 조건을 예시하는 그래프이다. 트랜지스터 T1 ∼ T4의 드레인 전류 Id1 ∼ Id4 간에서 서로 값이 근접하는 것(도 30에서는 Id2 ∼ Id4)이 있을 때는 기준 전류 Ir이 접근하는 드레인 전류 Id2 ∼ Id4 간에서 떨어져서 예를 들면 드레인 전류 Id1과 Id2 간에 위치하도록 게이트 전압을 설정하는 것이 바람직하다. 즉, 도 30의 예에서는 게이트 전압 Vg2를 선택하는 것이 바람직하다.
만일, 도 30에서 게이트 전압 Vg1을 선택했다고 하면 드레인 전류 Id2와 Id3 간의 식별이 정확하게 행해지지 않는 경우가 있을 수 있다. 이것은 예를 들면 TFT(101)에 관하여 「마이너스 바이어스 온도 스트레스」(「-BT 스트레스」라고 약칭된다)에 기인하여 게이트 임계치 전압 Vth의 변동(시프트)이 발생하면, 그에 따라 발생할 수 있다. -BT 스트레스에 의한 게이트 임계치 전압의 시프트란 TFT에 관하여 알려져 있는 현상이며, 상기한 문헌 2 외에, Journal of Applied Physics, Vol. 76, No. 12, 15 December(1994), pp.8160-pp.8166(이하, 문헌 3), 특원평 5-111790호(특개평 6-326315호 공보 ; 이하, 문헌 4) 및 특원평 7-101179호(특개평 8-293611호 공보 ; 이하, 문헌 5)에 개시되어 있다.
이들의 문헌이 도시한 바와 같이, 마이너스의 게이트 전압을 인가한 상태에서, 고온도 하에 TFT를 두면(즉, -BT 스트레스를 인가한다), 그 게이트 임계치 전압이 마이너스의 방향으로 시프트한다. 게이트 임계치 전압의 시프트는 TFT가 p채널형, n 채널형 중 어느 하나라도 공통으로 마이너스 방향으로 발생한다. 그리고, 게이트 임계치 전압의 시프트량은 인가된 게이트 전압, 온도 및 TFT가 이들 조건 하에 놓은 시간에 의해서 정해진다. 게이트 전압, 온도 및 시간에 의거하여 시프트량을 예측하는 수식도 예를 들면 문헌 5에 의해서 주지이다.
반도체 소자(401a)에서 TFT(101)에 인가되는 게이트 전압과, 전원 전압 간에는 일정한 관계가 존재한다. 따라서, 반도체 소자(401a)의 전원 전압, 온도 및 TFT(101)가 액티브해지는 시간에서부터 예를 들면, 문헌 5에 의거하여, TFT(101)의 게이트 임계치 전압의 시프트량을 예측하는 것이 가능하며 또한 게이트 임계치 전압의 시프트량으로부터 드레인 전류의 시프트량을 예측하는 것도 가능하다.
-BT 스트레스에 유래하는 게이트 임계치 전압의 시프트는 초기 특성의 변동과는 무관하게 발생하므로, 서로 근접한 드레인 전류 Id2와 Id3 간에서 순서의 역회전을 초래하게 할 수 있다. 그에 대하여, 도 30에 예시하는 게이트 임계치 전압 Vg2를 선택함으로써, 이러한 문제점을 회피 내지 완화할 수 있다. 도 30에서 서로 크게 다른 드레인 전류 Id1과 Id2 간에서 -BT 스트레스에 유래하는 게이트 임계치 전압의 시프트에 의해서 순서가 역회전하는 확률은 거의 무시할 수 있다.
또한, 기준치 SL을 최고가보다는 어느 정도 낮게 설정함으로써 부호의 비교에 관하여 100%의 일치를 요구하지 않고 예를 들면 95%의 근사도로 하이 레벨의 인에이블 신호 En을 얻도록 함으로서, 드레인 전류의 역회전이라는 희소한 현상에도 대처할 수 있다. 이와 같이 본 실시 형태의 비교 회로(403a)에서는 -BT 스트레스에 유래하는 게이트 임계치 전압의 시프트에 의한 오판단을 방지할 수 있다고 하는이점도 얻어진다.
또, 부호화 회로(402a)에서 드레인 전류가 기준 전류 Ir 이상일 때, 값 "1"과 부호화하고, 기준 전류 Ir 미만일 때 값 "0"과 부호화하는 대신에 드레인 전류가 기준 전류 Ir 이상일 때, 값 "0"으로 부호화하고, 기준 전류 Ir 미만일 때 값 "1"로 부호화해도 된다. 또한, 일부 부호에 대해서만 값을 역회전시키는 것도 가능하다.
도 31은 비트선 BL1 ∼ BL4 중에서 비트선 BL2 및 BL4에 대응한 부호에 대해서만, 값을 반전시켰을 때 근사도 산출 회로(199)의 내부 구성을 나타내는 회로도이다. 이 때, 외부에서부터 입력되는 부호 Co도 그것이 올바른 값이면 비트선 BL2 및 BL4에 대응한 비트에서는 값이 반전하여 "1, 0, 0, 1"이 된다. 이 때문에, XNOR2와 부호 메모리(198) 간에는 인버터(241)가 개삽되어 마찬가지로 XNOR4와 부호 메모리(198) 간에는 인버터(242)가 개삽된다.
실시 형태 8.
실시 형태 7의 스위프 회로(200)는 워드선 WL의 전위를 연속적으로 스위프하도록 구성되고 있었지만, 도 32의 그래프가 도시한 바와 같이 이산적(단계적)으로 스위프를 행하도록 스위프 회로를 구성해도 된다. 도 33이 도시하는 스위프 회로(200a)는 그 일례이다. 스위프 회로(200a)에서는 디코더 드라이버(410)의 출력과 워드선 WL 간에, 인버터(252) 및 용량 소자군(251)이 개삽되며 워드선 WL과 접지 전위선 간에 용량 소자(253)가 개삽되어 있다.
용량 소자군(251)에 포함되는 n(≥2)개의 용량 소자의 용량 C11∼ C1n은 C11<C12< …<C1n의 관계에 있다. 용량 소자군(251)에는 셀렉터가 구비되고 있으며, 인버터(252)와 워드선 WL 간에 개삽해야 할 용량 소자를 n개의 용량 소자의 중으로부터 순서대로 선택한다. 그에 따라, 도 32가 도시하는 단계적인 워드선 WL의 전위의 스위프가 실현한다. 또한, 용량 C11∼ C1n을 선택하는 순서를 바꿈으로써 원하는 워드선 WL의 전위를 원하는 순서로 얻는 것도 가능하다.
실시 형태 9.
실시 형태 9에서는 비교 회로(403 ; 도 6)의 다른 바람직한 형태에 대하여 설명한다. 도 34는 상기 실시 형태의 반도체 장치(404e)의 구성을 나타내는 블록도이다. 반도체 장치(404e)는 비교 회로(403b)를 구비하고 있다. 비교 회로(403b)는 반도체 소자(401)에 TFT(101)가 이용되는 것을 전제로 하고, -BT 스트레스에 유래하는 TFT(101)의 임계치 전압의 시프트에 의해서 부호화 회로(402)가 출력하는 부호 Cd가 변화하여도 부호의 비교를 정확하게 행하여 얻을 수 있도록 구성되어 있다.
반도체 소자(401)가 출력하는 아날로그 신호 An은 부호화 회로(402)로 입력됨과 동시에, 측정 회로(340)로 입력된다. 측정 회로(340)는 아날로그 신호 An을 계측한다. 아날로그 신호 An의 측정치는 데이터 메모리(551)에 기억된다. 부호 감시 회로(552)는 측정 회로(340)가 새롭게 측정하여 얻은 아날로그 신호 An의 측정치와, 데이터 메모리에 기억되는 과거의 아날로그 신호 An의 측정치를 비교함으로써, 아날로그 신호 An이 -BT 스트레스 등에 의해서 변동하는지의 여부를 감시하고 또한 변동이 인정되는 경우에는 이 변동에 수반하여 부호화 회로(402)가 출력하는 부호 Cd가 변화하는지의 여부를 현재와 과거의 아날로그 신호 An에 의거하여 판정한다.
부호 보정 회로(553)는 부호 감시 회로(552)가 부호 Cd가 변화한다고 판정한 경우에 부호화 회로(402)가 출력하는 부호 Cd를 옳은 값으로 보정하고 보정 부호 Cm을 출력한다. 워드 라인별 판정 회로(555)는 보정 부호 Cm을 입력 부호 메모리(198)에 기억되는 부호 Co가 대응하는 부분과 비교하고, 그들 간의 일치성을 판정하고 그 결과를 표현하는 판정 신호 VB를 출력한다.
판정 신호 VB는 어드레스 발생 회로(441)가 지정하는 워드선 WL 마다 얻어진다. 통합 판정 회로(220)는 모든 워드선 WL에 대응한 복수의 판정 신호 VB에 의거하여 모든 워드선 WL에 대응한 전 비트의 부호 Cd와, 전 비트의 부호 Co 간의 일치성을 판정하고, 그 결과를 표현하는 인에이블 신호 En을 출력한다. 제어 회로(556)는 입력 단자를 통하여 입력되는 지시 신호 St에 응답하여 비교 회로(403b)의 각 요소의 동작을 개시시킴과 함께, 각 요소의 동작을 소정의 순서에 따르도록 제어한다. 또, 워드 라인별 판정 회로(555) 및 통합 판정 회로(220)는 판정 회로(554)를 구성한다.
이하에서, 비교 회로(403b)에 속하는 각 요소의 내부 구성 및 동작에 대하여 설명한다. 설명의 편의를 위해서 반도체 소자(401)는 도 8에 예시한 반도체 소자(401a)라고 가정한다.
도 35는 측정 회로(340)의 내부 구성을 나타내는 회로도이다. 이 측정 회로(340)에서는 서로 직렬로 접속되며, 플러스 전원선과 접지 전원선 간에 개삽된 복수의 저항 소자 r1 ∼ r4가 전원 전압을 분압함으로써, 복수의 기준 전위 m1 ∼ m3이 생성된다. 각각이 도 11의 감지 증폭기(190)와 동등하게 구성된 복수의 감지 증폭기 S1∼ S3은 아날로그 신호 An에 상당하는 비트선의 전위 M1 ∼ M3(서로 동전위)을 각각 기준 전위 m1 ∼ m3과 비교하고, 그 결과를 인버터를 통하여 측정치α, β, γ로서 출력한다. 예를 들면, 비트선의 전위 M1이 기준 전위 m1보다도 높으면 측정치α는 로우 레벨이 된다.
도 36은 워드 라인별 판정 회로(555)의 내부 구성을, 그 주변 회로와의 관계와 함께 나타내는 회로도이다. 부호화 회로(402)가 출력하는 4 비트의 부호 Cd(1) ∼ Cd(4)는 부호 보정 회로(553)에 구비되는 4개의 비트 보정 회로(560)에 입력된다. 4개의 비트 보정 회로(560)는 부호 감시 회로(552)가 출력하는 선택 신호 SS1 ∼ SS4에 의거하여 부호 Cd(1) ∼ Cd(4)를 반전하거나 혹은 그대로 보정 부호 Cm(1) ∼ Cm(4)로서 워드 라인별 판정 회로(555)에 구비되는 XNOR1 ∼ 4 한쪽의 입력으로 전달한다.
XNOR1 ∼ 4의 다른쪽 입력에는 입력 부호 메모리(198)에 기억되는 부호 Co 중 부호 Cd(1) ∼ Cd(4)와 비교되야 할 4비트(도 36에서는 "1, 1, 0, 0"이라는 값)가 입력된다. XNOR1 ∼ 4 각각은 두개의 입력 신호가 일치할 때 하이 레벨의 신호를 출력하고, 일치하지 않을 때는 로우 레벨의 신호를 출력한다. XNOR1 ∼ 4의 출력 신호는 논리곱 회로(AND ; 750)로 입력된다. 따라서, 보정 부호 Cm(1) ∼ Cm(4)가 부호 Co가 대응하는 4 비트에 일치할 때 한하여 AND(750)는 판정 신호 VB로서 하이 레벨의 신호를 출력한다.
도 37은 4개의 비트 보정 회로(560)를 대표하여, 부호 Cd(1)이 입력되는 비트 보정 회로(560)의 내부 구성을 나타내는 회로도이다. 비트 보정 회로(560)는 도 14의 선택 회로(413)와 마찬가지로, NMOS 트랜지스터(563)와 PMOS 트랜지스터(564)가 병렬로 접속되어 이루어지는 트랜스퍼 게이트와, NMOS 트랜지스터(561)과 PMOS 트랜지스터(562)가 병렬로 접속되어 이루어지는 트랜스퍼 게이트가 구비되고 있다. 그리고, 두개의 트랜스퍼 게이트는 선택 신호 SSl 및 인버터(565)를 중계하여 얻어진 그 반전 신호에 따라서 한쪽만이 선택적으로 도통한다.
한쪽 트랜스퍼 게이트의 입력부에는 부호 Cd(1)가 입력되며, 다른쪽의 트랜스퍼 게이트의 입력부에는 인버터에 의해서 반전된 부호 Cd(1)의 반전 신호가 입력된다. 양쪽 트랜스퍼 게이트의 출력부는 XNOR1(도 36)로 접속되어 있다. 이 때문에, 선택 신호 SS1이 하이 레벨이면, 부호 Cd(1)은 반전되어 보정 부호 Cm(1)로서 XNOR1로 전달되며, 로우 레벨이면 부호 Cd(1)은 그대로로 보정 부호 Cm(1)로서 XNOR1로 전달된다.
도 38은 부호 감시 회로(552)의 동작을 나타내는 플로우차트이다. 이 처리는 반도체 소자(401)의 1개의 비트선 BL 마다 행해진다. 도 38의 동작을 실현하기 위해서는 부호 감시 회로(552)는 예를 들면 CPU와 그 동작을 규정하는 프로그램이 기억된 메모리를 구비하면 된다. 동작이 개시되면, 우선, 스텝 S71에서 변수 A에초기치 "0"이 세트된다. 이어서, 스텝 S72에서 비트선의 전위의 측정치 α, β, γ를 얻는다. 여기서 선택된 비트선은 가령 비트선 BL1이라고 한다. 새롭게 얻어진 이 측정치를 D1로 한다.
이어서, 스텝 S73에서 변수 A가 값 "1"만큼 인크리먼트된다. 이어서, 스텝 S74에서 변수 i에 변수 A의 값이 부여된다. 여기서, 변수 i의 값에 따라서 처리의 흐름이 분기한다. 변수 i가 "1"이면, 측정치 D1과, 데이터 메모리(551)에 기억되는 과거에 얻어진 측정치 D0과의 차가 변수 j에 부여된다(S 75). 변수 j가 "0"이면 처리는 스텝 S81로 이행하고, 부호 Cd(1)을 반전하지 않고 XNOR1로 출력해야 할 제어 변수 SS1을 로우 레벨로 한다. 스텝 S81의 처리가 완료하면 비트선 BL1에 대한 처리는 종료하고, 다른 비트선이 미처리이면 새로운 비트선에 대하여 마찬가지의 처리가 반복된다. 한편, 스텝 S75에서 변수 j가 "0"이 아니면 처리는 스텝 S72로 되돌아간다.
스텝 S74에서 변수 i가 "2"이면 처리는 스텝 S76으로 이행하고, 변수 k에 측정치 D1과 측정치 D0의 차가 부여된다. 변수 k가 "0"이 아니면, 스텝 S78에서 데이터 메모리(551)에 기억되는 측정치 D0을 새로운 측정치 D1로 갱신한다. 그 후, 스텝 S79에서 부호 Cd(1)의 새로운 값과 과거의 부호 Cd(1)의 값과의 차가 산출되며, 변수 q에 부여된다. 변수 q가 "0"이면, 스텝 S81에서 부호 Cd(1)을 반전하지 않고 XNOR1로 출력해야 할 제어 변수 SS1을 로우 레벨로 한다. 한편, 스텝 S79에서 변수 q가 "0"이 아니면, 스텝 S80에서 부호 Cd(1)을 반전시켜야 한다고 판단하고, 이어서 스텝 S81에서는 부호 Cd(1)을 반전하여 XNOR1로 출력해야 할 제어 변수SS1을 하이 레벨로 한다.
스텝 S74에서 변수 i가 "3"이면 처리는 스텝 S77로 이행하고, 변수 l로 측정치 D1과 측정치 D0의 차가 부여된다. 변수 1이 "0"이면 스텝 S81에서 부호 Cd(1)을 반전하지 않고 XNOR1로 출력해야 할 제어 변수 SS1을 로우 레벨로 한다. 반대로, 변수 l이 "0"이 아니면, 처리는 스텝 S78로 이행한다.
이상과 같이 하여, 부호 감시 회로(552)는 최대 3회까지의 측정을 통하여 새로운 측정치 D1과 과거의 측정치 D0 간에서 차이가 2번에 걸쳐 확인되었을 때 한해서, 부호 Cd(1)이 변화하는지의 여부가 판정되며, 변화한다고 판정되면 변화하기 전의 원래의 값으로 복귀하도록 선택 신호 SS1을 통하여 부호 보정 회로(553)로 지시한다. 본 실시 형태의 비교 회로(403b)는 이상과 같이 동작하므로, -BT 스트레스 등에 의한 TFT(101)의 특성에 변화가 있어도 부호 Cd와 부호 Co 간의 비교의 결과에 어긋남이 생기기 어렵다.
실시 형태 10
실시 형태 10에서는 반도체 장치(400 : 도 5)에 관하여, 다른 바람직한 형태에 대하여 설명한다. 도 39에 블록도를 나타내는 장치(407)는 단일 반도체 칩에 스태틱 RAM(이하, SRAM ; 81), 반도체 소자(401) 및 부호화 회로(402)를 구비하고 있다. SRAM(81)은 메모리셀 어레이(82), 행디코더(80a), 열디코더(80b), 입력 버퍼(80c), 출력 버퍼(80d) 및 기입 회로 감지 증폭기(80e)를 구비하고 있다. 메모리셀 어레이(82)에는 복수의 메모리 셀(도시를 생략한다)이 매트릭스형으로 배치되어 있다.
도 40은 1개의 메모리셀의 내부 구조를 나타내는 회로도이다. 메모리셀은 MOS 트랜지스터(83b, 83c, 83e, 83f)를 구비하고 있으며, 트랜스퍼 게이트(83a, 83d)를 통하여 비트선 BL 및 BL*으로 접속되어 있다. 비트선 BL 및 BL*을 통하여, 데이터 신호와 그 반전 신호가 메모리셀로 기입되며 혹은 메모리셀에서부터 판독된다.
도 40의 메모리셀 중에서 적어도 일부 MOS 트랜지스터 예를 들면 MOS 트랜지스터(83e, 83f)가 TFT로서 형성되어 있다. 이러한 메모리셀의 일부의 MOS 트랜지스터가 TFT로서 형성된 SRAM 그 자체는 종래 주지의 기술이다. 본 실시 형태의 반도체 장치(407)는 TFT를 메모리 셀에 포함한 SRAM(81)과, 동일하게 TFT(101)를 갖는 반도체 소자[401 ; 예를 들면, 반도체 소자(401a)]가 단일의 반도체 칩 상에 형성되며 또한 부호화 회로(402)가 구비됨으로써 TFT(101)가 메모리셀의 TFT와는 달리 부호화를 위해서 이용되는 점을 특징으로 한다.
메모리셀에 포함되는 TFT는 특성이 변동되지 않는 것이 바람직하다. 이 때문에, TFT의 게이트 길이 및 게이트 폭은 TFT(101)보다도 메모리셀의 TFT쪽이 커지도록 설정되는 것이 바람직하다.
SRAM(81)을 이용하는 시스템은 폭넓게 존재한다. 따라서, SRAM(81)에 반도체 소자(401) 및 부호화 회로(402)가 삽입됨으로써 폭넓은 시스템에 대하여 식별의 기능을 부가하는 것이 가능해진다. 더구나, SRAM(81)이 TFT를 포함하고 있기 때문에, 이것에 새로운 TFT(101)를 부가하기 위해서 요하는 제조 공정에서의 공정수 및비용을 절감할 수 있다.
실시 형태 11.
실시 형태 11에서는 반도체 장치(400 ; 도 5)에 관하여 또 다른 바람직한 형태에 대하여 설명한다. 도 41에 블록도를 도시하는 반도체 장치(408)는 단일 칩의 반도체 장치로서 형성되며, 반도체 소자(401) 및 부호화 회로(780)를 구비하고 있다. 그리고, 부호화 회로(780)는 변환 회로(781)와 부호 메모리(470)를 구비하고 있다. 변환 회로(781)는 아날로그 신호 An에 의거하여 부호 Cd를 생성하는 회로이며, 예를 들면, 부호화 회로(402a ; 도 11)와 동등하게 구성된다. 부호 메모리(470)는 변환 회로(781)가 생성한 부호 Cd를 기억하기 위한 메모리이다. 부호 메모리(470)는 불휘발성 반도체 메모리이며 일례로서 플래시 메모리이다.
변환 회로(781)는 외부에서부터 입력되는 기입 지시 신호 Wr에 응답하여 부호 Cd를 부호 메모리(470)에 출력한다. 부호 메모리(470)는 변환 회로(781)가 출력하는 부호 Cd를 기억한다. 반도체 소자(401)가 복수의 워드선 WL을 구비할 때는 반도체 장치(408)에는 디코더 드라이버(471)가 더 구비되면 된다. 그리고, 변환 회로(781)는 기입 지시 신호 Wr에 응답하여 복수의 워드선 WL 중에서부터 하나씩 순차 지정하는 어드레스 신호 Adr을 디코더 드라이버(471)로 출력하면 된다.
또한, 다른 워드선 WL이 지정될 때마다 부호 메모리(470) 중의 다른 메모리 공간을 지정하는 신호가 디코더 드라이버(471) 혹은 변환 회로(781)로부터 부호 메모리(470)로 전달되면 된다. 디코더 드라이버(471)로 입력되는 어드레스 신호 Adr은 외부에서부터 입력되는 바와 같이 반도체 장치(408)를 구성하는 것도 가능하다(도 41에는 양쪽으로부터 입력 가능하게 묘사되고 있다).
외부로 출력되는 부호 Cd는 부호 메모리(470)로부터 판독된다. 따라서, 반도체 장치(408)가 제조된 단계 내지 반도체 장치(408)가 조립된 시스템이 사용자의 손에 건네지기 직전까지의 어느 하나의 단계에서 표준 온도 및 전원 전압 하에서 부호 Cd를 부호 메모리(470)로 기록해둠으로써, 그 이후는 변화하지 않는 부호 Cd를 언제나 얻을 수 있다. 즉, 온도, 전원 전압 및 -BT 스트레스 등의 요인에 의한 변동이 없는 안정된 부호 Cd를 언제까지나 얻는 것이 가능해진다. 또한, 반도체 장치(408)는 단일 칩의 반도체 장치로서 형성되고 있으므로, 종래의 플래시 메모리(908)와는 달리 기록되는 부호 Cd를 외부에서부터 재기입한다고 하는 부정 행위를 방지할 수 있다.
실시 형태 12.
실시 형태 12에서는 실시 형태 1 ∼ 11의 반도체 장치의 사용자 단말(통신 단말)로의 이용 형태에 대하여 설명한다. 도 42는 사용자 단말 중 하나인 휴대 전화기에 도 7의 반도체 장치(406)가 조립된 예를 나타내는 블록도이다. 이 휴대 전화기(450)가 구비하는 반도체 장치(406a)는 소정 회로(405)로서 통신 회로(405a)를 구비하고 있다.
휴대 전화기(450)의 통신을 매개하는 사업자의 설비인 통신 사업자(필요에 따라서, 「국」이라고 약기한다) 설비(451)에는 통신 회로(452) 외에 고객 데이터 메모리(453)가 구비되고 있다. 고객 데이터 메모리(453)에는 부호 Cd의 비교 대상이 되는 부호 Co가 기억되고 있다. 통신 회로(405a)와 통신 회로(452)와는 서로음성 외의 데이터 Dt를 교환함과 함께, 통신이 개시된 직후에 통신 회로(452)로부터 통신 회로(405a)로 부호 Co가 보내진다. 동작 상세에 대해서는 후술한다.
휴대 전화기(450)는 반도체 장치(406a) 대신에 도 43이 도시하는 반도체 장치(406aa)를 구비해도 된다. 반도체 장치(406aa)는 도 41에 도시한 반도체 장치(408)를 구비하고 있다. 이 경우, 휴대 전화기(450)가 사용자의 손에 건네질 때는 부호 Cd는 부호 메모리(470)로 기억되고 있으며, 부호 Cd와 부호 Co 간의 비교는 부호 메모리(470)가 기억하는 부호 Cd를 이용하여 행해진다.
도 44는 휴대 전화기(450)에 관하여 그것이 통신으로의 이용에 공급되기까지의 처리의 흐름을 나타내는 플로우차트이다. 처음에, 스텝 S101에서 휴대 전화기(450)가 부품으로서 구비하는 반도체 장치(400, 404, 406, 408)가 제조된다. 이들의 반도체 장치는 단일 칩의 반도체 장치로서 제조된다. 이어서 스텝 S102에서는 제조된 반도체 장치가 전화기 메이커로 납입된다. 이어서 스텝 S103에서 전화기 메이커가 납입된 반도체 장치를 이용하여 휴대 전화기(450)를 제조하여 완성시킨다. 이어서 스텝 S104에서는 완성한 휴대 전화기(450)가 통신 사업자에게 납입된다.
이상의 스텝 S101 ∼ 스텝 S104 중 어느 한 단계에서 반도체 장치의 부호 Cd가 판독된다. 휴대 전화기(450)가 예를 들면 반도체 장치[404a(도 10), 404b(도 12) 또는 404c(도 13)]와 같이 부호 Cd의 외부에의 판독이 가능한 반도체 장치를 이용하는 경우에는 반도체 장치의 제조 공장 내 뿐만아니라, 휴대 전화기(450)의 메이커 혹은 휴대 전화기(450)의 납입을 받은 통신 사업자도 부호 Cd를 판독할 수있다. 판독된 부호 Cd는 휴대 전화기(450)와 함께, 최종적으로는 통신 사업자에게 전해진다. 통신 사업자는 스텝 S105에서 판독된 부호 Cd를 인증을 위한 부호 Co로서 고객 데이터 메모리(453)로 기록한다.
그 후, 스텝 S106에서 휴대 전화기(450)가 사용자(고객)에게 공급된다. 이 때, 통신 사업자는 부호 Cd를 사용자에게 알려도 되지만 알리지 않아도 된다. 사용자가 자신이 사용하는 휴대 전화기(450)의 부호 Cd를 아는 것은 인증을 이용한 통신을 실현하는데 있어서, 필요하지는 않는다. 그 후, 스텝 S107에서 사용자에 의한 휴대 전화기(450)의 통신으로의 이용이 행해진다.
또, 휴대 전화기(450)가 도 43에 도시한 반도체 장치(406aa)를 구비하는 경우에는 부호 Cd의 판독에 앞서서 행해지는 부호 Cd의 부호 메모리(470)로의 기입도 부호 Cd의 판독과 마찬가지로, 스텝 S101 ∼ S104 중 어느쪽 단계에서 행하는 것도 가능하다.
도 45는 휴대 전화기(450)를 이용한 통신의 순서 즉 스텝 S107(도 44)의 내부 플로우를 나타내는 플로우차트이다. 통신이 개시되면 우선 스텝 S1에서 통신 사업자 설비(451 ; 도 42)로부터 사용자 단말인 휴대 전화기(450)로 부호 Co가 발신된다. 이 때, 통신 회로(452)는 고객 데이터 메모리(453)에 기록되어 있는 부호 Co를 판독하여 이것을 발신한다.
이어서, 스텝 S2에서 휴대 전화기(450)가 부호 Co를 수신한다. 이 때, 통신 회로(405a)는 수신한 부호 Co를 비교 회로(403)로 전달한다. 이어서, 스텝 S3에서 비교 회로(403)는 부호 Co를 부호 Cd와 비교하여 양쪽이 일치 혹은 기준치 이상으로 근사하고 있다고 판단하면, 소정 레벨(예를 들면 하이 레벨)의 인에이블 신호 En을 출력한다.
인에이블 신호 En이 출력되면, 스텝 S4에서 통신 회로(405a)는 통신 처리를 계속한다. 이에 의해서, 음성 등의 데이터 Dt의 교환이 휴대 전화기(450)와 통신 사업자 설비(451) 간에서 행해진다. 통신이 완료하면 처리는 종료한다.
한편, 스텝 S3에서 인에이블 신호 En이 출력되지 않으면, 통신 회로(405a)는 통신 처리를 중지한다(스텝 S5). 즉, 음성 등의 데이터 Dt의 교환이 금지된다. 이에 따라, 통신 처리는 종료한다. 이와 같이 부호 Cd가 인증에 이용되며 그것에 의하여 휴대 전화기(450)의 부정 이용을 방지할 수 있다.
도 46은 통신 회로(405a)의 내부 구성을 나타내는 블록도이다. 무선을 매개하는 휴대 전화기(450)가 구비하는 통신 회로(405a)에서는 안테나와 신호 처리 회로(800) 간에는 주지의 무선 주파 회로(462) 및 중간 주파 회로(463)가 개재한다. 신호 처리 회로(800)에는 송신 회로(460)와 수신 회로(461)가 갖춰지고 있으며 부호 Co는 수신 회로(461)에 의해서 수신되어 비교 회로(403)로 전달된다. 인에이블 신호 En에 의해서 온 오프하도록 제어되는 회로는 송신 회로(460)라도 좋다.
또, 이상의 설명에서는 사용자 단말로서 무선(전파)을 통신 매체로 하는 휴대 전화기(450)를 예로 하였지만, 통신 케이블을 통신 매체로 하는 유선의 전화기에 대해서도 본 실시 형태는 마찬가지로 적용 가능하다. 또한, 전화기에 한하지 않고 여러가지 사용자 단말에 대해서도 적용 가능하다.
도 47은 본 실시 형태가 적용 가능한 여러가지 사용자 단말(통신 단말) 및 사용자 단말이 통신의 대상으로 하는 사업자 설비(서버)를 예시하고 있다. 예를 들면, 사용자 단말은 고속 도로의 사용 요금의 지불 등을 자동적으로 관리하는 고속 도로 관리 시스템과 통신하는 자동차 단말이어도 되며 은행의 ATM 시스템과 통신하여 현금의 인출 예금 등을 행하는 IC 카드 혹은 퍼스널 컴퓨터라도 좋다. 어느쪽의 경우라도 사업자 설비로부터 부호 Co가 송신되며 사용자 단말의 측에서 부호의 비교가 행해진다고 하는 순서로 인증 처리가 수행된다.
실시 형태 13
실시 형태 13에서는 반도체 장치의 사용자 단말로의 이용에 관하여, 반도체 소자(401)의 특성의 전원 전압 및 온도에 의한 변동의 영향을 감쇄하는 형태에 대하여 설명한다. 도 48은 사용자 단말 중 하나인 휴대 전화기에 도 7의 반도체 장치(406)가 삽입된 예를 나타내는 블록도이다. 이 휴대 전화기(450a)가 구비하는 반도체 장치(406b)는 소정 회로(405)로서 통신 회로(405b)를 구비하고 있다.
휴대 전화기(450a)는 또한 온도 센서(271) 및 전압 센서(272)를 구비하고 있다. 온도 센서(271)는 반도체 소자(401)의 온도를 검출하고 검출된 온도 데이터 T를 통신 회로(405b)로 전달한다. 온도 센서(271)는 직접적으로는 반도체 장치(406b)의 온도 혹은 휴대 전화기(450a)의 내부 또는 외부의 공기의 온도를 계측함으로써, 반도체 소자(401)의 온도를 간접적으로(근사적으로) 계측해도 된다. 전압 센서(272)는 반도체 장치(406b)의 전원 전압 특히 반도체 소자(401)의 전원 전압을 검출하고 검출된 전압 데이터 V를 통신 회로(405b)로 전달한다.
휴대 전화기(450a)의 통신을 매개하는 사업자의 설비인 통신 사업자 설비(460)에는 통신 회로(281) 외에 연산 회로(282) 및 고객 데이터 메모리(461)가 구비되고 있다. 고객 데이터 메모리(461)에는 부호 Cd의 비교 대상이 되는 부호 Co, 또는 아날로그 신호 An이 기억되고 있다. 통신 회로(405b)와 통신 회로(281)는 서로 음성 외의 데이터 Dt를 교환함과 함께, 통신이 개시된 직후에 통신 회로(405b)에서부터 통신 회로(281)로 온도 데이터 T 및 전압 데이터 V가 보내진다. 그 후, 통신 회로(281)로부터 통신 회로(405b)로 부호 Co가 보내진다. 연산 회로(282)는 온도 데이터 T 및 전압 데이터 V에 의거하여 온도 및 전압을 고려한 부호 Co를 산출한다. 동작 상세에 대해서는, 후술한다.
도 49는 휴대 전화기(450a)에 관하여 그것이 통신으로의 이용에 공급되기까지의 처리의 흐름을 나타내는 플로우차트이다. 스텝 S101 ∼ 스텝 S104 중 어느 한 단계에서 반도체 장치의 부호 Cd가 판독되어도 되지만, 아날로그 신호 An이 판독되어도 된다. 아날로그 신호 An의 판독은 통례에서 실시 형태 2에 진술한 바와 같이 반도체 장치의 제조 공장에서 행해진다. 부호 Cd 또는 아날로그 신호 An은 온도 및 전원 전압을 여러가지로 바꾸면서 판독된다. 즉, 여러가지 온도 및 전원 전압 하에서의 부호 Cd 또는 아날로그 신호 An이 판독된다.
판독된 부호 Cd 또는 아날로그 신호 An은 휴대 전화기(450a)와 함께, 최종적으로는 통신 사업자에게 전해진다. 통신 사업자는 스텝 S105에서 온도 및 전원 전압의 함수로서의 부호 Cd 또는 아날로그 신호 An을 고객 데이터 메모리(461)로 기록한다.
도 50은 휴대 전화기(450a)를 이용한 통신의 순서 즉 스텝 S107(도 49)의 내부 플로우를 나타내는 플로우차트이다. 통신이 개시되면 우선 스텝 S41에서 사용자 단말인 휴대 전화기(450a)로부터 통신 사업자 설비(460)로 온도 데이터 T 및 전압 데이터 V가 발신된다. 이 때, 통신 회로(405b)는 온도 센서(271)로부터 전달되는 온도 데이터 T 및 전압 센서(272)로부터 전달되는 전압 데이터 V를 발신한다.
다음에, 스텝 S42에서 통신 사업자 설비(460)가 부호 Co를 산출한다. 이 때, 연산 회로(282)는 통신 회로(281)가 수신한 온도 데이터 T 및 전압 데이터 V를 수취하고 또한 고객 데이터 메모리(461)로부터 부호 Cd 또는 아날로그 신호 An을 판독하고, 이들의 데이터에 의거하여 온도 데이터 T 및 전압 데이터 V에 대응하는 부호 Co를 산출한다.
연산 회로(282)는 예를 들면 여러가지 온도 및 전원 전압 하에서의 부호 Cd 중에서부터 온도 데이터 T 및 전압 데이터 V에 일치 내지 가장 가까운 온도 및 전원 전압 하에서의 부호 Cd를 부호 Co로서 출력한다. 혹은, 연산 회로(282)는 여러가지 온도 및 전원 전압 하에서의 부호 Cd에 의거하여 온도 데이터 T 및 전압 데이터 V에 대응하는 부호 Cd를 주지의 내삽법, 함수 근사법 등을 이용하여 산출하고 이것을 부호 Co로서 출력한다.
혹은 연산 회로(282)는 여러가지 온도 및 전원 전압 하에서의 아날로그 신호 An에 의거하여 온도 데이터 T 및 전압 데이터 V에 대응한 부호 Cd를 산출하고, 이것을 부호 Co로서 출력한다. 이 때, TFT(101) 등의 특성을 표현하는 아날로그 신호 An을, SPICE 파라미터로서 미리 고객 데이터 메모리(461)로 기록해두고, SPICE파라미터를 이용하여, 온도 데이터 T 및 전압 데이터 V에 대응한 부호 Cd를 산출하는 것도 가능하다. 그것에 따라, 고객 데이터 메모리(461)에 기록시키는 데이터량을 절감하는 것이 가능해진다. 또, SPICE 파라미터란 회로 시뮬레이션으로 이용되는 주지의 파라미터이며, 수십개 ∼ 수백개의 SPICE 파라미터를 이용하여 여러가지 온도 및 전압 하에서의 TFT 등의 전기적 특성을 재현하는 것이 가능하다.
이어서, 스텝 S1에서 통신 사업자 설비(460)로부터 휴대 전화기(450a)로 부호 Co가 발신된다. 이 때, 통신 회로(281)는 연산 회로(282)가 산출한 부호 Co를 발신한다. 스텝 S2 이후의 처리는, 도 45와 동등하므로 설명을 생략한다. 이상과 같이 본 실시 형태의 사용자 단말을 이용함으로써, 온도 및 전원 전압의 영향을 배제하여 안정된 인증을 수행하는 것이 가능하다.
실시 형태 14.
실시 형태 14에서는 반도체 장치의 사용자 단말로의 이용에 관하여, 반도체 소자(401)에 구비되는 TFT(101)의 특성의 -BT 스트레스에 따른 변동의 영향을 감쇄하는 형태에 대하여 설명한다. 도 51은 사용자 단말 중 하나인 휴대 전화기에 도 7의 반도체 장치(406)가 삽입된 예를 나타내는 블록도이다. 이 예에서는 사용자 단말로서 도 48에 도시한 휴대 전화기(450a)가 이용되고 있다.
휴대 전화기(450a)의 통신을 매개하는 통신 사업자 설비(470)에는 통신 회로(281) 외에 연산 회로(292) 및 고객 데이터 메모리(293)가 구비되고 있다. 통신 회로(405b)와 통신 회로(281)는 서로 음성 외의 데이터 Dt를 교환함과 함께, 통신이 개시된 직후에 통신 회로(405b)에서부터 통신 회로(281)로 온도 데이터 T 및전압 데이터 V가 보내진다. 그 후, 통신 회로(281)로부터 통신 회로(405b)로 부호 Co가 보내진다.
고객 데이터 메모리(293)에는, 아날로그 신호 An 외에 통신 이력으로서, 과거에 수신한 온도 데이터 T와 전압 데이터 V가 기억되어 있다. 연산 회로(292)는 현재의 온도 데이터 T 및 전압 데이터 V에 의거하여 온도 및 전압을 고려하고 또한 통신 이력에 의거하여 -BT 스트레스에 의한 영향을 고려한 부호 Co를 산출한다. 동작 상세에 대해서는 후술한다.
도 52는 휴대 전화기(450a)에 관하여 그것이 통신으로의 이용에 공급되기까지의 처리의 흐름을 나타내는 플로우차트이다. 스텝 S101 ∼ 스텝 S104 중 어느 한 단계에서, 반도체 소자의 아날로그 신호 An이 판독된다. 아날로그 신호 An은 온도 및 전원 전압을 여러가지로 바꾸면서 판독된다. 즉, 여러가지 온도 및 전원 전압 하에서의 아날로그 신호 An이 판독된다. 판독된 아날로그 신호 An은 휴대 전화기(450a)와 함께, 최종적으로는 통신 사업자에게 전해진다. 통신 사업자는 스텝 S105에서 온도 및 전원 전압의 함수로서의 아날로그 신호 An을 고객 데이터 메모리(293)로 기록한다.
도 53은 휴대 전화기(450a)를 이용한 통신의 순서 즉 스텝 S107(도 52)의 내부 플로우를 나타내는 플로우차트이다. 통신이 개시되면, 우선 스텝 S41에서 사용자 단말인 휴대 전화기(450a)로부터 통신 사업자 설비(470)로 온도 데이터 T 및 전압 데이터 V가 발신된다. 이어서, 스텝 S51에서 통신 사업자 설비(470)가 부호 Co를 산출한다. 이 때, 연산 회로(292)는 통신 회로(281)가 수신한 온도 데이터 T및 전압 데이터 V를 수취하고 또한 고객 데이터 메모리(293)로부터 아날로그 신호 An 및 통신 이력을 판독하고, 이들의 데이터에 의거하여 현재의 온도 데이터 T 및 전압 데이터 V에 대응하여 더구나 과거로부터 현재에 이르기까지의 -BT 스트레스에 의한 특성의 시프트를 고려한 부호 Co를 산출한다.
도 54는 고객 데이터 메모리(293)에 기억되는 통신 이력에 관한 데이터를 표형식으로 예시하는 설명도이다. 제1회의 액세스로부터 제n회(전회)의 액세스까지의 온도 데이터 T 및 전압 데이터 V가 통신 이력으로서 기록되어 있다. 실시 형태 7에서 진술한 바와 같이 문헌 5 등에 기재되는 주지 방법에 의거하여, 온도, 전원 전압 및 반도체 소자(401)가 액티브해지는 시간으로부터, -BT 스트레스에 유래하는 게이트 임계치 전압의 시프트량 또한 그에 기인하는 드레인 전류 등의 아날로그 신호 An의 시프트량을 산출할 수 있다. 반도체 소자(401)가 일회의 액세스 중에서 인증을 위해서 액티브해지는 시간은 기지이므로, 시프트량의 산출에 필요한 데이터는 도 54가 도시하는 액세스마다의 온도 데이터 T 및 전압 데이터 V만으로 만족한다.
연산 회로(292)는 과거의 통신(액세스)마다 아날로그 신호 An의 시프트량의 산출을 행한다. 도 54의 우단란에 그 수치예를 나타내고 있다. 연산 회로(292)는 또한 과거의 통신마다의 시프트량의 총합을 산출함으로써 현재까지의 총 시프트량을 얻는다.
연산 회로(292)는 또한 여러가지 온도 및 전원 전압 하에서의 아날로그 신호 An에 의거하여, 이번의 온도 데이터 T 및 전압 데이터 V 하에서의 아날로그 신호An을 얻음과 함께, 이에 상기한 총 시프트량을 가산함으로써 현재의 온도 및 전원 전압 및 현재까지의 -BT 스트레스에 의한 시프트량을 고려한 아날로그 신호 An을 산출한다. 연산 회로(292)는 또한 이 아날로그 신호 An을 부호 Cd로 변환한다. 이와 같이 하여, 온도, 전원 전압 및 -BT 스트레스에 의한 변동이 고려된 부호 Cd가 얻어진다. 이 부호 Cd는 비교 대조를 위한 부호 Co로서 통신 회로(281)로 전달된다.
이어서 스텝 S1에서는 통신 사업자 설비(470)로부터 휴대 전화기(450a)로 부호 Co가 발신된다. 이 때, 통신 회로(281)는 연산 회로(292)가 산출한 부호 Co를 발신한다. 스텝 S2 이후의 처리는 도 45과 동등하므로 상세한 설명을 생략한다. 다만, 온도 데이터 T 및 전압 데이터 V를 수신하고나서 통신 종료 후까지의 어느 하나의 시점에서 수신한 온도 데이터 T 및 전압 데이터 V가 통신 이력으로서 통신 회로(282)로부터 고객 데이터 메모리(293)로 기록된다.
이번의 통신에 수반하는 -BT 스트레스에 의한 특성의 시프트량에 대해서는 이 시점에서 연산 회로(292)에 의해서 산출되며, 고객 데이터 메모리(293)로 기록되는 것이 바람직하다. 그에 따라서, 통신이 행해질때마다 과거의 시프트량을 반복하여 산출하는 시간을 절감할 수 있다.
이상과 같이 본 실시 형태의 사용자 단말을 이용함으로써, 온도 및 전원 전압의 영향뿐만아니라, -BT 스트레스의 영향을 배제하여 안정된 인증을 수행하는 것이 가능하다.
실시 형태 15.
실시 형태 15에서는 반도체 장치의 사용자 단말로의 이용에 관하여 반도체 소자(401)에 구비하는 TFT(101)의 특성의 -BT 스트레스에 따른 변동의 영향을 감쇄하는 다른 형태에 대하여 설명한다. 도 55는 사용자 단말 중 하나인 휴대 전화기에 도 7의 반도체 장치(406)가 삽입된 예를 나타내는 블록도이다. 이 휴대 전화기(450b)가 구비하는 반도체 장치(406c)는 오차 연산 회로(481) 및 오차 메모리(482)를 구비하고 또한 소정 회로(405)로서 통신 회로(405c)를 구비하고 있다.
오차 연산 회로(481)는 휴대 전화기(450b)의 통신을 매개하는 통신 사업자 설비(480)로부터 보내지는 아날로그 신호 I와 반도체 소자(401)가 출력하는 아날로그 신호 An을 비교하여 그 오차 ΔI를 산출한다. 오차 메모리(482)는 산출된 오차 ΔI를 기억한다.
통신 사업자 설비(480)에는 통신 회로(281) 외에 연산 회로(311) 및 고객 데이터 메모리(312)가 구비되고 있다. 통신 회로(405c)와 통신 회로(281)는 서로 음성 외의 데이터 Dt를 교환함과 함께, 통신이 개시된 직후에, 통신 회로(405c)에서부터 통신 회로(281)로 온도 데이터 T 및 전압 데이터 V가 보내진다. 그 후, 통신 회로(281)로부터 통신 회로(405c)로 부호 Co 및 아날로그 신호 I가 보내진다. 또한 그 후, 통신 회로(405c)에서부터 통신 회로(281)로 오차ΔI가 보내진다.
고객 데이터 메모리(312)에는 온도 및 전원 전압의 함수로서의 아날로그 신호 An이 기억되고 있다. 연산 회로(311)는 현재의 온도 데이터 T 및 전압 데이터 V에 의거하여 온도 및 전압을 고려하고 또한 전회의 통신 시에 산출된 오차 ΔI에 의거하여 -BT 스트레스에 따른 영향을 고려한 부호 Co를 산출한다. 또한, 휴대 전화기(450b)가 이번의 오차 ΔI의 산출이 가능하도록, 부호 Co에 더불어 그 근본이 되는 아날로그 신호 An을 아날로그 신호 I로서 통신 회로(281)로 전달한다.
휴대 전화기(450b)가 통신으로의 이용에 공급되기까지의 처리의 흐름은 도 52와 마찬가지로 표현되므로 설명을 생략한다.
도 56은 휴대 전화기(450b)를 이용한 통신의 순서를 나타내는 플로우차트이다. 통신이 개시되면 우선 스텝 S41에서 휴대 전화기(450b)에서부터 통신 사업자 설비(470)로 온도 데이터 T 및 전압 데이터 V와 함께, 전회의 통신 시에 산출되며 오차 메모리(482)에 기억되는 오차 ΔI가 발신된다. 이 때, 통신 회로(405c)는 온도 센서(271)로부터 전달되는 온도 데이터 T, 전압 센서(272)로부터 전달되는 전압 데이터 V 및 오차 메모리(482)로부터 전달되는 오차 ΔI를 발신한다.
이어서, 스텝 S61에서 통신 사업자 설비(470)가 부호 Co를 산출한다. 이 때, 연산 회로(311)는 통신 회로(281)가 수신한 온도 데이터 T, 전압 데이터 V 및 오차 ΔI를 수취하고 또한 고객 데이터 메모리(312)로부터 온도 및 전압의 함수로서의 아날로그 신호 An을 판독하고, 이들의 데이터에 의거하여 현재의 온도 데이터 T 및 전압 데이터 V에 대응하고 또한 -BT 스트레스에 의한 시프트를 반영한 오차 ΔI를 고려한 부호 Co를 산출한다.
도 57은 스텝 S61의 내부 처리를 나타내는 플로우차트이다. 스텝 S61의 처리가 개시되면, 연산 회로(311)는 우선 스텝 S65에서 전회의 액세스 기록에 상당하는 전회의 오차 ΔI를 통신 회로(281)로부터 수취한다. 이어서, 스텝 S66에서 오차 ΔI에서부터 현재의 아날로그 신호 An의 값이 예측된다. 이 값에는 또한 온도데이터 T 및 전압 데이터 V가 반영된다. 즉, 수신한 온도 데이터 T 및 전압 데이터 V 하에서의 아날로그 신호 An이 오차 ΔI를 고려하여 산출된다.
그 후, 스텝 S67에서 아날로그 신호 An이 부호화 회로(402)와 마찬가지의 순서로 부호화됨으로써, 부호 Cd가 생성된다. 생성된 부호 Cd는 비교 대조를 위한 부호 Co로서, 아날로그 신호 An은 오차 산출을 위한 아날로그 신호 I로서 연산 회로(311)로부터 통신 회로(281)로 전해진다.
도 56으로 되돌아가서, 이어서 스텝 S1에서는 통신 사업자 설비(480)로부터 휴대 전화기(450b)로 부호 Co 및 아날로그 신호 I가 발신된다. 이 때, 통신 회로(281)는 연산 회로(311)가 산출한 부호 Co 및 아날로그 신호 I를 발신한다. 스텝 S2에서는 휴대 전화기(450b)가 부호 Co 및 아날로그 신호 I를 수신한다. 이 때, 통신 회로(405c)는 수신한 부호 Co를 비교 회로(403)로 전달함과 함께, 수신한 아날로그 신호 I를 오차 연산 회로(481)로 전달한다. 오차 연산 회로(481)는 아날로그 신호 I와 반도체 소자(401)가 출력하는 아날로그 신호 An과 의거하여 오차 ΔI를 산출하고, 다음의 통신에 구비하여 오차 메모리(482)로 기록한다. 오차 ΔI는 전회의 통신 시에 발생한 -BT 스트레스에 의한 아날로그 신호 An의 시프트량을 반영하고 있다.
이어서 스텝 S62에서 비교 회로(403)는 부호 Co를 부호 Cd와 비교하고, 양쪽이 일치 혹은 기준치 이상으로 근사하고 있다고 판단하면, 소정 레벨(예를 들면 하이 레벨)의 인에이블 신호 En을 출력한다. 인에이블 신호 En이 출력되면 스텝 S4에서 통신 회로(405c)는 통신 처리를 계속한다. 통신이 완료하면, 처리는 종료한다. 한편, 스텝 S62에서 인에이블 신호 En이 출력되지 않으면, 통신 회로(405c)는 스텝 S5에 있어서, 통신 처리를 중지한다.
이상과 같이 본 실시 형태의 사용자 단말을 이용함으로써 온도 및 전원 전압의 영향뿐만아니라, -BT 스트레스의 영향을 배제하여 안정된 인증을 수행하는 것이 가능하다.
실시 형태 16.
실시 형태 16에서는 반도체 장치의 시스템 등으로의 이용에 관하여, 부호 Cd가 패스워드의 판정에 이용되는 형태에 대하여 설명한다. 도 58은 시스템 등의 이용 대상으로서 휴대 전화기에 도 7의 반도체 장치(406)가 삽입된 예를 나타내는 블록도이다. 이 휴대 전화기(450c)가 구비하는 반도체 장치(406d)는 소정 회로(405)로서 통신 회로(405d)를 구비하고 있다.
부호 Cd와 비교되는 부호 Co는 휴대 전화기(450c)의 통신을 매개하는 통신 사업자 설비(도시를 생략한다)로부터 보내지는 것은 아니고 휴대 전화기(450c)의 사용자에 의해서 입력된다. 이 때문에, 부호 Co는 통신 회로(405d)를 중계하지 않고, 비교 회로(403)로 입력된다. 부호 Co는 예를 들면 휴대 전화기(450c)에 구비되는 다이얼 버튼(도시를 생략한다)을 사용자가 조작함으로써 입력된다. 이 부호 Co는 패스워드로서 기능한다.
도 59는 휴대 전화기(450c)가 통신으로의 이용에 공급되기까지의 처리의 흐름을 나타내는 플로우차트이다. 스텝 S101 ∼ 스텝 S103 중 어느 한 단계에서 부호 Cd가 판독된다. 스텝 S103이 종료하면, 스텝 S106에서 휴대 전화기(450c)가 사용자에게 공급된다. 이 때, 판독된 부호 Cd가 사용자에게 통지된다. 그 후, 스텝 S107에서 사용자에 의한 휴대 전화기(450c) 통신으로의 이용이 행해진다. 이와 같이 도 49 및 도 52의 처리와는 달리, 통신 사업자에게 부호 Cd가 통지될 필요는 없다.
도 60은 휴대 전화기(450c)를 이용한 통신의 순서 즉 스텝 S107(도 59)의 내부 플로우를 나타내는 플로우차트이다. 통신이 개시되면 우선 스텝 S11에서 사용자에 의해서 부호 Co가 입력된다. 사용자가 정당한 사용자이면 부호 Co로서 미리 통지된 부호 Cd를 입력할 수 있다.
이어서, 스텝 S12에서 비교 회로(403)는 부호 Co를 부호 Cd와 비교하여 양쪽이 일치 혹은 기준치 이상으로 근사하고 있다고 판단하면, 소정 레벨(예를 들면 하이 레벨)의 인에이블 신호 En을 출력한다. 인에이블 신호 En이 출력되면 스텝 S13에서 통신 회로(405d)는 통신 처리를 계속한다. 이것에 의해서, 음성 등의 데이터 Dt의 교환이 휴대 전화기(450c)와 통신 사업자 설비 간에서 행해진다. 통신이 완료하면 처리는 종료한다.
한편, 스텝 S12에서 인에이블 신호 En이 출력되지 않으면 통신 회로(405d)는 스텝 S5에 있어서, 통신 처리를 중지한다. 즉, 음성 등의 데이터 Dt의 교환이 금지된다. 이에 따라, 통신 처리는 종료한다. 이와 같이 부호 Cd가 패스워드의 판정에 이용되며 그에 의하여 휴대 전화기(450c)의 부정 이용을 방지할 수 있다.
본 발명의 반도체 장치를 탑재함으로써, 휴대 전화기에 한하지 않고, 여러가지 시스템에서 부호 Cd를 패스워드의 판정에 이용하는 것이 가능하다. 도 61은 응용 시스템이 퍼스널 컴퓨터인 예를 나타내는 블록도이다. 이 퍼스널 컴퓨터(500)는 CPU 및 주변 회로 등을 포함하는 본체부(501) 외에 도 6에 도시한 반도체 장치(404)를 구비하고 있다.
비교 회로(403)는 퍼스널 컴퓨(500)에 갖춰지는 키보드 등의 입력 장치(도시를 생략한다)를 통하여 사용자가 입력하는 패스워드로서의 부호 Co를 부호화 회로(402)가 출력하는 부호 Cd와 비교하고, 부호의 일치성 또는 근사성을 판정한다. 그리고, 비교 회로(403)는 일치성 또는 근사성이 확인되면, 인에이블 신호 En을 본체부(501)로 전달한다. 본체부(501)는 인에이블 신호 En을 수신하면 동작을 행하고 수신할 수 없으면 동작을 중지한다. 이와 같이 퍼스널 컴퓨터(500)의 패스워드의 판정에도, 부호 Cd를 이용할 수 있다.
실시 형태 17.
실시 형태 17에서는 반도체 장치의 사용자 단말로의 이용에 관하여, 부호 Cd가 상거래에서의 인장, 지문 등에 대신하는 증거 표시로서 이용되는 형태에 대하여 설명한다. 도 62는 사용자 단말에 도 5의 반도체 장치(400)가 삽입된 예를 나타내는 블록도이다. 이 사용자 단말(510)은 예를 들면 퍼스널 컴퓨터 또는 IC 카드 등이며 CPU 및 주변 회로를 갖는 본체부(501)에 반도체 장치(400)가 접속되고 있다.
본체부(501)는 거래업자(511)와, 상거래에 관한 데이터 Dt를 송신 및 수신함과 함께, 부호화 회로(402)가 공급하는 부호 Cd를 증거 표시로서, 거래업자(5l1)로 송신한다. 거래업자(511)는 예를 들면, 은행, 크레디트 회사, 전자 상거래 인증 회사 등이다.
거래업자(511) 및 사용자 단말(510)의 사용자 모두 부호 Cd를 알아둘 필요는 없고 반도체 장치(400)의 제조 공장 등으로 부호 Cd나 아날로그 신호 An을 미리 판독해 둘 필요가 없다. 따라서, 반도체 장치(400) 혹은 사용자 단말(510)의 제조 비용을 절감할 수 있다.
도 63은 사용자 단말(510)을 이용한 상거래의 순서를 나타내는 플로우차트이다. 상거래가 개시되면 우선 스텝 S21에서 인증 처리가 행해진다. 이 처리는 부호 Cd를 이용하지 않고 종래부터 행해지고 있는 패스워드를 이용한 통상의 인증 처리이므로 그 상세한 설명은 생략한다. 이 패스워드는, 예를 들면 자기 기록 매체에 기록되어 있으며 기술적으로는 재기입이 가능한 것이다.
이어서, 스텝 S22에서 부호 Cd가 사용자 단말(510)로부터 거래업자(511)에 증거 표시로서 송신된다. 이 때, 본체부(501)는 부호화 회로(402)가 공급하는 부호 Cd를 송신한다. 실시 형태 1에서 진술한 바와 같이 스텝 S21에서 이용되는 패스워드와는 달리 부호 Cd 하에 되는 반도체 소자(401)의 특성을 외부로부터 변경할 수는 없다. 반도체 장치(400)가 단일 칩의 반도체로서 형성됨으로써 시큐러티를 한층 높일 수 있는 것도 실시 형태 1에서 진술한 그대로이다.
이어서, 스텝 S23에서 거래업자(511)가 부호 Cd를 기록한다. 그 후, 통상이면 처리는 스텝 S26으로 이행하고, 전자 상거래를 위한 통신이 행해진다. 즉, 상거래에 관한 데이터 Dt의 통신이 거래업자(511)와 사용자 단말(510) 간에서 행해진다. 상거래에 필요한 통신이 완료하면 모든 처리가 종료한다. 이와 같이 부호 Cd가 통신 시마다 기록되므로 심리적으로 범죄를 억지하는 효과가 생성된다.
또, 스텝 S23과 S26 간의 스텝 S25에서 사용자 단말(510)로부터의 액세스가 정당한 사용자 이외에 의한 부정한 사용인지의 여부를 거래업자(511) 측에서 판정하는 것도 가능하다. 그것에는 실시 형태 12의 통신 사업자와 마찬가지로, 거래업자(511)가 부호 Cd를 미리 기록해두면 된다. 그를 위해서는 실시 형태 12와 마찬가지로 사용자 단말(510)이 사용자의 손에 건네지는 것보다도 앞 중 어느 한 단계에서 부호 Cd가 판독되며 거래업자(511)에게 통지된다.
스텝 S25에서는 거래업자(511)는, 기록하고 있던 부호 Cd와, 사용자 단말(510)로부터 보내여진 부호 Cd를 비교하고, 일치성 또는 근사성을 판정한다. 일치성 또는 근사성이 확인되면, 스텝 S26의 처리가 허가된다. 한편, 일치성 또는 근사성이 확인되지 않으면 사용자가 부정 사용자라고 판단되며 스텝 S27에서 통신이 절단(중지)된다. 혹은 미리 부호 Cd가 기록되어 있지 않아도 예를 들면 은행의 인출액으로부터 미심쩍은 생각을 갖고 있는 정규 사용자로부터의 부정 사용의 암시가 있던 경우에, 스텝 S25에서 과거의 부호 중 정규 사용자와 다른 부호를 부정 사용이라고 판정하는 것도 가능하다.
실시 형태 18.
실시 형태 18에서는 반도체 장치의 사용자 단말로의 이용에 관하여, 부호 Cd가 CDMA 방식의 통신 시스템에서의 CDMA 부호(확산 부호)의 생성에 이용되는 형태에 대하여 설명한다. CDMA(Code Division Multiple Access : 부호 분할 다원 접속) 방식의 통신 시스템은 휴대 전화 통신 시스템에 관하여 미국의 표준으로 되어 있는 방식이며, 확산 부호라고 불리우는 유사 랜덤 부호를 송신측과 수신측으로공유하고, 이 부호 데이터에 의거하여 변조 및 복조를 행함으로써 혼선(크로스토크)의 레벨이 낮은 다중 통신을 실현하는 것이다. CDMA 방식에 대해서는 예를 들면 角川靖夫 감수, 일본 기술 경제 센터 발행(1987년 1월 30일 발행) 「스펙트럼 확산 통신 기술 : 최신 응용 리포터집」 (이하, 문헌 6)에서 주지이므로 그 상세한 설명은 생략한다.
도 64 및 도 65는 사용자 단말로서의 휴대 전화기에 도 5의 반도체 장치(400)가 삽입된 예를 나타내는 블록도이다. 도 64와 도 65는 휴대 전화기 측에서부터의 송신과 수신 두개의 기능에 관련하는 요소를 개별로 나타내고 있지만, 양 방향의 통신을 가능하게 하기 위해서는 양쪽의 도면에 도시되는 요소가 동시에 구비할 필요가 있다.
휴대 전화기(181)에서는 통신 회로(520)가 CDMA 부호 생성 회로(186), 변조 회로(188) 및 복조 회로(185)를 구비하고 있다. 그리고, CDMA 부호 생성 회로(186)에는 반도체 장치(400)에 구비하는 부호화 회로(402)로부터 부호 Cd가 공급된다. CDMA 부호 생성 회로(186)는 부호 Cd에 의거하여, CDMA 부호를 생성한다. 가장 단순하게는 복수 비트의 부호 Cd를 그대로 주기적으로 반복함으로써, CDMA 부호가 생성된다. 일반적으로는, 부호 Cd와 일정한 관계를 갖는 부호 열로서 CDMA 부호가 생성된다. 부호 Cd는 반도체 장치(400)마다 즉 휴대 전화기(181)마다 다르므로 휴대 전화기(181)마다 다른 CDMA 부호가 생성 가능하다. 변조 회로(188) 및 복조 회로(185)는 CDMA 부호 생성 회로(186)가 생성하는 CDMA 부호를 이용하여 각각 변조 및 복조를 행한다.
휴대 전화기(181)의 통신을 매개하는 통신 사업자 설비(180)에서는 통신 회로(521)가 CDMA 부호 생성 회로(183), 변조 회로(184) 및 복조 회로(187)를 구비하고 있다. 통신 사업자 설비(180)에는 또한 고객 데이터 메모리(182)가 갖춰지고 있다. 통신 사업자에게는 도 44와 마찬가지의 순서로, 반도체 장치(400)의 부호 Cd가 미리 공급된다. 그리고, 공급된 부호 Cd는 부호 Co로서 고객 데이터 메모리(182)에 기억된다.
CDMA 부호 생성 회로(183)는 CDMA 부호 생성 회로(186)와 마찬가지의 순서에 의해, 부호 Co에 의거하여 CDMA 부호를 생성한다. 따라서, 통신 사업자 설비(180)와 휴대 전화기(181)와는 동일한 CDMA 부호를 공유하게 된다. 변조 회로(184) 및 복조 회로(187)는 CDMA 부호 생성 회로(183)가 생성하는 CDMA 부호를 이용하여 각각 변조 및 복조를 행한다.
반도체 장치(400)로부터 얻어지는 부호 Cd는 개체마다 랜덤하게 변동되고 있고, 서로 상관 관계가 낮다. 따라서, 종래 주지의 CDMA 방식에 의한 통신 시스템과 마찬가지로, 크로스토크의 레벨이 낮은 통신 시스템이 실현한다. 더구나, CDMA 부호가 휴대 전화기(181)의 식별 부호로서의 기능을 완수하므로, 부정 사용의 방지라는 효과도 얻어진다. 또, 반도체 소자(401)에 TFT(101) 뿐만아니라 도 16의 저항 소자(43) 혹은 도 17의 용량 소자(91)가 채용 가능한 것은 물론이다.
반도체 소자(401)의 특성의 전원 전압 및 온도에 의한 변동의 영향을 감쇄하여, 공통된 CDMA 부호를 통신 사업자 설비(180)와 휴대 전화기(181) 간에서 안정적으로 공유하는 것도 가능하다. 도 66은 그와 같이 구성된 통신 시스템의 동작을나타내는 플로우차트이다. 이 시스템에서는 통신이 개시되면 우선 스텝 S31에서 온도 데이터 및 전압 데이터가 휴대 전화기로부터 통신 사업자 설비로 송신된다. 그렇게 하면, 스텝 S32에서 통신 사업자 설비는 온도 및 전압을 고려한 CDMA 부호의 생성을 행하여 통신 처리를 행한다.
이 통신 시스템을 실현하는 휴대 전화기의 구성예를 도 67에 도시한다. 도 67의 휴대 전화기(530)는 도 7의 반도체 장치(406)를 반도체 장치(406e)로서 구비하고 있다. 반도체 장치(406e)는 소정 회로(405 : 도 7)로서 통신 회로(531)를 구비하고 있다. 통신 회로(531)는 CDMA 부호 생성 회로(186), 도시하지 않은 변조 회로(188 : 도 64) 및 도시하지 않은 복조 회로(185 : 도 64)를 구비하고 있다. CDMA 부호 생성 회로(186)는 부호화 회로(402)가 출력하는 부호 Cd에 의거하여, CDMA 부호를 생성한다. 통신 회로(531)는 실시 형태 13의 통신 회로(405a)와 마찬가지로, 비교 회로(403)가 출력하는 인에이블 신호 En에 의해서 통신의 허가 및 금지에 관한 제어를 받는다.
휴대 전화기(530)는 또한 온도 센서(271) 및 전압 센서(272)를 구비하고 있다. 온도 센서(271)는 온도를 검출하고, 검출된 온도 데이터 T를 통신 회로(531)로 전달한다. 전압 센서(272)는 반도체 장치(406e)의 전원 전압 특히 반도체 소자(401)의 전원 전압을 검출하고 검출된 전압 데이터 V를 통신 회로(531)로 전달한다.
휴대 전화기(530)의 통신을 매개하는 통신 사업자 설비(760)에는 통신 회로(532) 외에 실시 형태 13과 마찬가지의 연산 회로(282) 및 고객 데이터메모리(461)가 구비되고 있다. 통신 회로(532)는 연산 회로(282)가 출력하는 부호 Co에 의거하여 CDMA 부호를 생성하는 CDMA 부호 생성 회로(183)를 구비하고 있다. 고객 데이터 메모리(461)에는 실시 형태 13과 마찬가지로, 부호 Cd의 비교 대상이 되는 부호 Co 또는 아날로그 신호 An이 온도 및 전압의 함수로서 기억되고 있다.
휴대 전화기(530)와 통신 사업자 설비(460) 간에서의 통신 처리는 실시 형태 13의 도 50에 도시한 순서에 따라서 행해진다. 다만, 스텝 S4의 통신 처리에서는 CDMA 부호를 이용한 변조 및 복조를 통하여 통신이 행해진다. 이 때에 통신 사업자 설비(760)에서 이용되는 CDMA 부호는 연산 회로(282)가 출력하는 부호 Co 즉 온도 데이터 T 및 전압 데이터 V를 고려한 부호 Co에 의거하여 생성되고 있다.
따라서, 반도체 소자(401)의 특성의 전원 전압 및 온도에 의한 변동의 영향을 감쇄하여, 공통의 CDMA 부호에 의거하는 통신을 안정적으로 유지하는 것이 가능해진다. 더구나, 부호 Cd 및 부호 Co가 인증 처리와 CDMA 부호의 생성과의 양쪽에 이용되므로, 양쪽의 기능을 구비한 사용자 단말을 효율적으로 저비용으로 제조할 수 있다.
실시 형태 19.
실시 형태 19에서는 도 1 및 도 2에 도시한 하부 게이트형의 TFT(101)의 바람직한 제조 방법에 대하여 설명한다. 도 68 ∼ 도 71은 그 제조 방법을 나타내는 제조 공정도이다. 처음에, 도 68이 도시한 바와 같이 절연막(12) 상에 게이트 전극(11)이 형성된다. 게이트 전극(11)은 예를 들면 150㎚의 두께로 형성된다. 이어서 도 69가 도시한 바와 같이 도 68의 공정 후의 절연막(12) 및 게이트 전극(11)이 노출하는 표면 전체를 덮도록 절연막(10)이 형성된다. 절연막(10)은 예를 들면, 20㎚의 두께로 형성된다.
이어서, 도 70이 도시한 바와 같이 절연막(10) 상에 반도체층(1)이 형성된다. 반도체층(1)은 예를 들면, Si2H6가스를 반응 가스로서 이용하여 약 460℃ 하에서 CVD(화학 기상 성장)법을 실행함으로써, 비정질 실리콘을 약 200㎚의 두께로 퇴적하고 그 후 약 600℃ 하에서 약 12시간의 어닐링을 실시함으로써 형성된다. 여기까지의 처리에 의해 반도체층(1)은 결정 입자 지름이 0.1㎛ 이상(예를 들면, 약 1㎛)의 폴리 실리콘으로서 형성된다. 그 후, 반도체층(1)의 전면에 예를 들면 비소(As)가 20keV의 에너지, 3×1012㎝-2의 밀도로 주입된다. 이에 따라, 채널 영역이 형성된다. 결정 입자 지름이 0.1㎛ 이상(예를 들면, 약 1㎛ 정도)의 폴리 실리콘으로서 형성되므로채널 길이 및 채널 폭을 실시 형태 3에 진술한 최적 범위 내에 용이하게 설정할 수 있다.
이어서 도 71의 공정에서는 우선, 반도체층(1)의 채널 영역(2)을 형성해야 할 부위 상에 패터닝된 레지스트막(9)이 형성된다. 다음의, 레지스트막(9)을 차폐체로서 이용함으로써 BF2가 20keV의 에너지, 5×1014㎝-2의 밀도로 반도체층(1)으로 선택적으로 주입된다. 이에 따라, 소스 영역(3) 및 드레인 영역(4)이 형성된다. 그 후, 레지스트막(9)을 제거함으로써 도 1 및 도 2에 도시한 TFT(101)가 완성된다.
실시 형태 20.
도 1 및 도 2에 예시한 하부 게이트형의 TFT(101) 대신에 톱 게이트형의 TFT를, 반도체 소자(401) 등에 이용하는 것도 가능하다. 이 실시 형태에서는 톱 게이트형의 TFT의 구조와, 그 제조 방법에 대하여 설명한다.
도 72는 톱 게이트형의 TFT의 종단면도이다. 이 TFT(104)에서는 절연막(12) 상에 반도체층(1)이 형성되어 있으며, 그 위에 절연막(20)이 형성되어 있다. 절연막(20) 상에는 게이트 전극(11)이 선택적으로 형성되어 있으며 게이트 전극(11)의 양 측면에는 측벽(21)이 형성되어 있다. 각 요소의 재료의 일례를 진술하면 절연막(12)은 실리콘 산화물이며, 게이트 전극(11)은 불순물이 도핑된 폴리 실리콘이며, 절연막(20) 및 측벽(21)은 실리콘 산화물이며 반도체층(1)의 주성분은 실리콘이다.
반도체층(1)에는 게이트 전극(11) 바로 아래에 위치하는 채널 영역(2) 및 이 채널 영역(2)을 끼우는 소스 영역(3) 및 드레인 영역(4)이 형성되어 있다. 채널 영역(2)에 접하는 절연막(20) 부분은 게이트 절연막으로서 기능한다. 소스 영역(3) 및 드레인 영역(4)의 채널 영역(2)과의 접합부에는 소스 영역(3) 및 드레인 영역(4)의 일부로서, 불순물을 저농도로 함유하는 LDD 영역(22)이 형성되어 있다. 도 72의 예에서는 채널 영역(2)의 도전형은 n형이며, 소스 영역(3) 및 드레인 영역(4)의 도전형은 p형이다. 즉, TFT(104)는 일례로서 p 채널형 MOS형 TFT로서 형성되어 있다.
반도체층(1)은 다결정 반도체층으로서 형성되어 있으며, 도시하지 않은 결정립 및 결정 입계를 포함하고 있다. 이 때문에, 다수의 TFT(104)가 동일한 제조 공정을 통하여 제조되어도 TFT(104)의 개체마다 반도체층(1)의 결정 구조는 다르게 되며, 그 특성도 랜덤하게 변동되는 점은 TFT(101)와 마찬가지이다. 톱 게이트형의 TFT는 하부 게이트형의 TFT에 비하여 큰 드레인 전류가 얻어진다고 하는 이점이 있다.
도 73 ∼ 도 75는 TFT(104)의 바람직한 제조 방법을 나타내는 제조 공정도이다. 처음에, 도 73에 도시한 바와 같이 절연막(12) 상에 반도체층(1)이 형성된다. 이 반도체층(1)은 실시 형태 19의 도 70과 동일한 공정을 실행함으로써 형성된다. 다음에, 도 74에 도시한 바와 같이 반도체층(1) 상에 절연막(20)이 형성된다.
이어서 도 75의 공정에서는 도 68과 동일한 공정을 실행함으로써, 절연막(20) 상에 게이트 전극(11)이 형성된다. 다음에 게이트 전극(11)을 차폐체로서 이용하여, p형 불순물을 저농도로 반도체층(1)에 선택적으로 주입함으로써, LDD 영역(22)이 형성된다. 다음에, 도 72가 도시한 바와 같이 측벽(21)이 형성되며 그 후, 게이트 전극(11)과 측벽(21)을 차폐체로서 이용함으로써, p형 불순물을 고농도로 반도체층(1)으로 선택적으로 주입함으로써 소스 영역(3) 및 드레인 영역(4)이 형성된다. 이상의 공정을 거침으로써 TFT(104)가 완성된다.
실시 형태 21.
도 5 ∼ 도 7, 도 39 및 그 외의 도면에 도시한 반도체 장치에서 반도체 소자(401)에 TFT가 포함되며, 부호화 회로(402) 그 외의 회로에는 벌크형의 MOS 트랜지스터가 포함되며 더구나 이들의 회로가 단일 반도체 칩에 제조한 형태를 채용하는 것이 가능하다. 실시 형태 21에서는 이러한 TFT과 벌크형의 MOS 트랜지스터가 동일한 반도체 칩에 제조한 반도체 장치와 그 바람직한 제조 방법에 대하여 설명한다.
도 76에 도시하는 반도체 장치(105)에서는 단일 반도체 기판(30)이 벌크형의 MOS 트랜지스터 영역(28)과 TFT 영역(29)을 포함하고 있다. p웰이 형성된 단결정의 반도체 기판(30)의 주면에는 소자의 분리를 위한 트렌치 분리 절연층(31a, 31b, 31c)이 선택적으로 형성되어 있다. 반도체 기판(30)은 예를 들면 실리콘 기판이며 트렌치 분리 절연층(31a, 31b, 31c)은 예를 들면 실리콘 산화층으로서 형성되고 있다.
또한, 트렌치 분리 절연층(31a, 31b, 31c)이 형성되지 않은 반도체 기판(30)의 주면은 절연막(32a, 32b)으로 덮어지고 있다. 절연막(32a, 32b)은 예를 들면, 실리콘 산화막으로서 형성되고 있다. MOS 트랜지스터 영역(28)에 상당하는 반도체 기판(30)의 부분 상측에는 트렌치 분리 절연층(31a) 및 절연막(32a)을 덮도록 게이트 전극(34)이 형성되며 또한 TFT 영역(29)에 상당하는 반도체 기판(30)의 부분의 상측에는 트렌치 분리 절연층(31b, 31c) 및 절연막(32b)을 덮도록 반도체층(1)이 형성되고 있다.
게이트 전극(34) 및 반도체층(1)은 모두 다결정 반도체층, 예를 들면 폴리 실리콘층으로서 형성되고 있다. 게이트 전극(34)에는 n형 불순물이 도핑되어 있으며 반도체층(1)에는 n형 불순물이 도핑된 채널 영역(2), p형 불순물이 도핑된 소스 영역(3) 및 p형 불순물이 도핑된 드레인 영역(4)이 형성되고 있다. 채널 영역(2)은 절연막(32b) 상에 형성되고 있으며 채널 영역(2)에 대향하는 반도체 기판(30)의 주면에는 n형 불순물이 도핑된 게이트 전극(33)이 형성되어 있다.
게이트 전극(34) 및 반도체층(1)은 서로 절연층(35)에 의해서 전기적으로 절연되어 있다. 그리고, 절연층(35)에는 컨택트홀이 선택적으로 형성되고 있으며 이들의 컨택트홀로 충전된 텅스텐 플러그(36a, 36b, 36c)가 각각 게이트 전극(34), 소스 영역(3) 및 드레인 영역(4)에 접속되어 있다. 절연층(35) 상에는 패터닝된 배선(37a, 37b, 37c)이 형성되고 있으며 각각 텅스텐 플러그(36a, 36b, 36c)에 접속되어 있다.
이상과 같이 게이트 전극(34)과 반도체층(1)이 모두 다결정 반도체층으로서 형성되고 있으므로, 양쪽을 동일한 공정에서 형성하는 것이 가능하다. 도 77 ∼ 도 79는 그와 같은 바람직한 제조 방법을 나타내는 제조 공정도이다. 이 제조 방법에서는 처음에 도 77이 도시한 바와 같이 p웰이 형성된 반도체 기판(30) 상에 트렌치 분리 절연층(31a, 31b, 31c)이 예를 들면 300㎚의 두께로 형성된다.
이어서 도 78의 공정에서는 우선 MOS 트랜지스터 영역(28)에 상당하는 반도체 기판(30) 부분의 상측을 선택적으로 덮도록, 패터닝된 레지스트막(39)이 형성된다. 그 후, 레지스트막(39)을 차폐체로서 이용하여 인 또는 비소를 5×l015㎝-2의 밀도로 반도체 기판(30)의 주면에 선택적으로 주입함으로써, TFT 영역(29)에 상당하는 반도체 기판(30)의 주면에 게이트 전극(33)이 선택적으로 형성된다.
다음의 도 79의 공정에서는, 레지스트층(39)이 제거된 후에, 반도체기판(30)의 노출하는 주면에 절연막(32a, 32b)이 형성된다. 그 후, 이 단계의 생성물 상면 전체를 덮도록, 예를 들면 폴리 실리콘을 퇴적함으로써, 다결정 반도체층(38)이 형성된다. 이어서, 도 76이 도시한 바와 같이 다결정 반도체층(38)이 게이트 전극(34) 및 반도체층(1)의 형상으로 패터닝된다. 그리고, 주지의 공정을 통하여, 불순물의 선택적 도입이 행해짐으로써, 게이트 전극(34), 채널 영역(2), 소스 영역(3) 및 드레인 영역(4)이 형성된다.
그 후, 도시를 생략하지만, 벌크형 MOS 트랜지스터의 채널 영역, 소스 영역 및 드레인 영역이 주지의 공정을 통하여, 반도체 기판(30)의 주면에 선택적으로 형성된다. 그리고, 주지의 공정을 통하여, 절연층(35), 텅스텐 플래그(36a, 36b, 36c) 및 배선(37a, 37b, 37c)이 형성된다.
이상과 같이 게이트 전극(34) 및 반도체층(1)이 공통의 반도체층(38)의 일부로서 형성되므로, 제조 공정수 및 제조 비용을 절감할 수 있다는 이점이 얻어진다.
실시 형태 22.
도 5 ∼ 도 7 및 그 외의 도면에 도시한 반도체 장치에서 반도체 소자(401)에 도 16에 예시한 다결정체의 저항 소자(43)가 포함되며, 부호화 회로(402) 그 외의 회로에는 벌크형의 MOS 트랜지스터가 포함되며 더구나 이들 회로가 단일 반도체 칩에 제조한 형태를 채용하는 것이 가능하다. 도 80은 그와 같은 반도체 장치의 일례의 종단면도이다. 이 반도체 장치(106)에서는 단일의 반도체 기판(40)이 벌크형 MOS 트랜지스터 영역(48)과 저항 소자 영역(49)을 포함하고 있다. p웰이 형성된 단결정의 반도체 기판(40)의 주면에는 소자의 분리를 위한 트렌치 분리절연층(41a, 41b)이 선택적으로 형성되고 있다.
또한, 트렌치 분리 절연층(41a, 41b)이 형성되지 않은 반도체 기판(40)의 주면은 절연막(42)으로 덮어지고 있다. MOS 트랜지스터 영역(48)에 상당하는 반도체 기판(40)의 부분 상측에는 트렌치 분리 절연층(41a) 및 절연막(42)을 덮도록 게이트 전극(46)이 형성되며 또한 저항 소자 영역(49)에 상당하는 반도체 기판(40) 부분의 상측에는 트렌치 분리 절연층(41b) 상에 반도체층(43)이 형성되어 있다.
게이트 전극(46) 및 반도체층(43)은 모두 다결정 반도체층 예를 들면 폴리 실리콘층으로서 형성되고 있다. 게이트 전극(46)에는 n형 불순물이 도핑되어 있으며 반도체층(43)에는 p형 불순물이 저농도로 도핑된 저항 영역(44), p형 불순물이 고농도로 도핑된 전극 영역(45a, 45b)이 형성되어 있다.
이상과 같이 게이트 전극(46)과 반도체층(43)이 모두 다결정 반도체층으로서 형성되어 있으므로, 양쪽을, 동일한 공정에서 형성하는 것이 가능하다. 그 제조 방법은 트렌치 분리 절연층의 패턴 형상, 게이트 전극(33)이 형성되지 않은 점 및 저항 영역(44)의 도전 형식에 관한 상위점을 제외하여, 실시 형태 21에서 설명한 제조 방법과 동등하므로 그 상세한 설명을 생략한다.
실시 형태 23.
도 5 ∼ 도 7, 도 39 및 그 외의 도면에 도시한 반도체 장치에 있어서 TFT 대신에 반도체 기판 중에 만들어 넣이는 벌크형 다결정 MOS 트랜지스터가 반도체 소자(401)에 포함되며, 부호화 회로(402) 그 외의 회로에는 벌크형 단결정 MOS 트랜지스터가 포함되며 더구나 이들의 회로가 단일 반도체 칩에 제조한 형태를 채용하는 것이 가능하다. 도 81은 그와 같은 반도체 장치의 일례의 종단면도이다. 이 반도체 장치(108)에서는 단일의 반도체 기판(50)이 단결정 MOS 트랜지스터 영역(58)과 다결정 MOS 트랜지스터 영역(59)을 포함하고 있다. p웰이 형성된 반도체 기판(50)의 주면에는 소자의 분리를 위한 트렌치 분리 절연층(51a, 51b, 51c)이 선택적으로 형성되고 있다.
반도체 기판(50)은 예를 들면 실리콘 기판이다. 트렌치 분리 절연층(51b, 51c)에 끼워진 다결정 MOS 트랜지스터 영역(59)의 주면에는 n형의 다결정 영역(53)이 선택적으로 형성되고 있다. 이 다결정 영역(53)의 주면에는 채널 영역을 끼우도록 p형 불순물이 도입된 소스 영역(54) 및 드레인 영역(55)이 선택적으로 형성되어 있다. 채널 영역 상에는 게이트 절연막(52b)을 끼우고 게이트 전극(57)이 형성되어 있다. 게이트 전극(57)은 불순물이 도핑된 다결정 반도체층 예를 들면 n형 불순물이 도핑된 폴리 실리콘층으로서 형성되어 있다.
트렌치 분리 절연층(51a, 51b)이 형성되지 않은 단결정 MOS 트랜지스터 영역(58)의 주면은 절연막(52a)으로 덮어지고 있다. 단결정 MOS 트랜지스터 영역(58)에 상당하는 반도체 기판(50)의 부분 상측에는 트렌치 분리 절연층(51a, 51b) 및 절연막(52a)에 걸치도록, 게이트 전극(56)이 형성되고 있다. 게이트 전극(56)은 불순물이 도핑된 다결정 반도체층 예를 들면 n형 불순물이 도핑된 폴리 실리콘층으로 하여 형성되고 있다. 따라서, 게이트 전극(56) 및 게이트 전극(57)은 공통 다결정 반도체층을 패터닝함으로써 형성할 수 있다.
반도체 기판(50) 중에 제조한 벌크형의 다결정 MOS 트랜지스터에서도 도 1및 도 2가 도시한 TFT(101)와 마찬가지로, 채널 영역에서의 결정 입계의 량의 변동에 유래하여, 드레인 전류 등의 특성이 변동된다. 따라서, 벌크형 다결정 MOS 트랜지스터도 TFT(101)와 마찬가지로, 예를 들면 반도체 소자(401)의 구성 요소로서 채용하는 것이 가능하다.
도 82는 도 81의 반도체 장치(108)의 제조 방법에서 다결정 영역(53)을 형성하는 공정을 나타내는 제조 공정도이다. 이 공정에서는 우선 단결정 MOS 트랜지스터 영역(58) 상측을 덮도록 레지스트막(60)이 선택적으로 형성된다. 또, 물론 반도체 기판(50)은 단결정의 반도체 기판으로서 준비되고 있다. 다음에, 레지스트막(60)을 차폐체로서 이용하여 반도체 기판(50)의 주성분 예를 들면 실리콘이 반도체 기판(50)의 주면에 선택적으로 주입된다.
반도체 기판(50)이 실리콘 기판이면 실리콘을 예를 들면, 10keV의 에너지, 1×1015㎝-2의 밀도로 주입하면 된다. 그것에 의하여, 실리콘의 주입을 받은 반도체 기판(50)의 주면의 부분이 비결정화한다. 그 후, RTA를 이용하여(예를 들면, l000℃의 온도에서 30sec의 시간으로) 어닐링을 행하면 비결정화한 영역에 있어서 재결정화가 발생하여 다결정 영역(53)이 형성된다.
다결정 MOS 트랜지스터 및 단결정 MOS 트랜지스터의 양쪽이 단일의 반도체 기판(50)에 벌크 트랜지스터로서 형성되므로, 소스 영역(54), 드레인 영역(55) 및 게이트 전극(57)을 형성하는 공정 등에서, 양쪽의 트랜지스터를 위한 공정을, 공통 공정에서 실행하는 것이 가능하며, 제조 공정수 및 제조 비용을 절감할 수 있다.반도체 장치(108)의 제조 방법에 있어서, 도 81 이외의 제조 공정은 종래 주지의 공정을 이용하여 실행 가능하므로 그 상세한 설명은 생략한다. 도 81에서는 도시를 생략하고 있지만, 물론, 단결정 MOS 트랜지스터의 소스 영역 및 드레인 영역도 반도체 기판(50)의 주면에 선택적으로 형성된다.
도 81의 반도체 장치(108)에서 반도체 기판(50)으로서 SOI(Semiconductor on Insulator) 기판(본 명세서에서는 SOI 기판도 반도체 기판이라고 칭한다)을 이용함으로서, 다결정 반도체 영역을 용이하게 형성하는 것이 가능해진다. 도 83이 도시하는 반도체 장치(109)에서는 절연층(61) 상에 SOI층이 형성되어 있다. SOI층은 단결정 MOS 트랜지스터 영역(70) 및 다결정 MOS 트랜지스터 영역(71)을 포함하고 있으며 각 영역은 트렌치 분리 절연층(66a, 66b, 66c)으로 분리되어 있다.
SOI층은 예를 들면 실리콘층이다. 트렌치 분리 절연층(66b, 66c)에 끼워진 다결정 MOS 트랜지스터 영역(71)은 다결정 반도체 영역이 되고 있으며 그 중에는 n형 채널 영역(63) 및 n형의 채널 영역(63)을 끼우는 p형 소스 영역(64)과 드레인 영역(65)이 선택적으로 형성되어 있다. 채널 영역(63) 상에는 게이트 절연막(67b)을 끼워서 게이트 전극(69)이 형성되고 있다. 게이트 전극(69)은 불순물이 도핑된 다결정 반도체층 예를 들면 n형 불순물이 도핑된 폴리 실리콘층으로서 형성되고 있다.
단결정 MOS 트랜지스터 영역(62)의 주면은 절연막(67a)으로 덮어지고 있다. 단결정 MOS 트랜지스터 영역(62) 상측에는 트렌치 분리 절연층(66a, 66b) 및 절연막(67a)에 걸치도록 게이트 전극(68)이 형성되어 있다. 게이트 전극(68)은 불순물이 도핑된 다결정 반도체층 예를 들면 n형 불순물이 도핑된 폴리 실리콘층으로서 형성되고 있다. 따라서, 게이트 전극(68) 및 게이트 전극(69)은 공통의 다결정 반도체층을 패터닝함으로써 형성할 수 있다.
SOI층 중에 제조한 다결정 MOS 트랜지스터에서도 도 81이 도시한 벌크형의 다결정 MOS 트랜지스터와 마찬가지로, 채널 영역에서의 결정 입계 양의 변동에 유래하여 드레인 전류 등의 특성이 변동된다. 따라서, SOI층에 형성된 다결정 MOS 트랜지스터도 TFT(101)와 마찬가지로 예를 들면 반도체 소자(401)의 구성 요소로서 채용하는 것이 가능하다. 또한, 단결정 MOS 트랜지스터가 SOI층 중에 제조하므로, 그 동작이 고속화되며 더구나 소비 전력이 절감된다고 하는 이점이 얻어진다.
도 84는 도 83의 반도체 장치(109)의 제조 방법에서 다결정 영역(63)을 형성하는 공정을 나타내는 제조 공정도이다. 이 공정에서는 우선, SOI층의 단결정 MOS 트랜지스터 영역(70) 상측을 덮도록 레지스트막(72)가 선택적으로 형성된다. 물론, SOI층은 단결정 반도체층으로서 형성되어 있다. 다음에, 레지스트막(72)을 차폐체로서 이용하여 SOI층의 주성분 예를 들면 실리콘이 SOI층에 선택적으로 주입된다.
SOI층이 실리콘층이면 실리콘을 예를 들면 10keV의 에너지 1×1015㎝-2의 밀도로 주입하면 된다. 그것에 의하여, 실리콘의 주입을 받은 SOI층의 부분이 비결정화한다. 그 후, 예를 들면 600℃의 온도, 12h의 시간에 어닐링을 행하면 비결정화한 영역에서 재결정화가 발생하고 다결정 영역(63)이 형성된다.
다결정 MOS 트랜지스터 및 단결정 MOS 트랜지스터의 양쪽이 단일 SOI층에 형성되므로, 소스 영역(64), 드레인 영역(65) 및 게이트 전극(69)을 형성하는 공정 등에서 양쪽의 트랜지스터를 위한 공정을 공통의 공정에서 실행하는 것이 가능하며 제조 공정수 및 제조 비용을 절감할 수 있다. 반도체 장치(109)의 제조 방법에서 도 84 이외의 제조 공정은 종래 주지의 공정을 이용하여 실행 가능하므로 그 상세한 설명은 생략한다.
실시 형태 24.
실시 형태 24에서는 벌크형의(단결정) MOS 트랜지스터와, TFT가 단일의 반도체 기판에 제조한 반도체 장치의 다른 형태에 대하여 설명한다. 도 85가 도시하는 반도체 장치(350)에서는, 단일의 반도체 기판(351)이 MOS 트랜지스터 영역(352)과 TFT 영역(353)을 포함하고 있다. 반도체 기판(351)의 주면에는 소자의 분리와, 용량 소자 및 TFT의 형성을 위한 분리 절연층(354)이 선택적으로 형성되고 있다. 반도체 기판(351)은 예를 들면 실리콘 기판이다.
또한, MOS 트랜지스터 영역(352)의 트렌치 분리 절연층(354)이 존재하지 않은 주면에는 소스 영역(355), 드레인 영역(356) 및 이들에 끼워진 채널 영역이 형성되어 있다. 이 채널 영역 상에는 게이트 절연막(357)을 끼워서 게이트 전극(358)이 형성되고 있으며 게이트 전극(358)의 측벽면에는 측벽(259)이 형성되어 있다.
트렌치 분리 절연층(354) 상에는 전극(360, 362) 및 거기에 끼워진 절연막(361)을 갖는 용량 소자와, TFT가 배열되도록 형성되고 있다. 예를 들면,MOS 트랜지스터 영역(352)은 DRAM에 있어서, 용량 소자는 메모리셀에 포함되는 용량 소자이다. TFT는 트렌치 분리 절연층(354) 상에 전극(360)과 동일 재료로 형성된 게이트 전극(363), 이것을 덮어 절연막(361)과 동일 재료로 형성된 게이트 절연막(364) 및 게이트 절연막(364)을 덮는 다결정 반도체층(365)을 구비하고 있다. 다결정 반도체층(365)은 게이트 전극(363)에 대향하는 채널 영역(366) 및 채널 영역(366)을 끼우는 소스 영역(367) 및 드레인 영역(368)을 포함하고 있다.
다결정 반도체층(365)은 예를 들면, 폴리 실리콘층으로서 형성되고 있다. 게이트 전극(358) 및 전극(362)은 다결정 반도체층(365)과 공통의 다결정 반도체층에서 형성되고 있다. 이와 같이 MOS 트랜지스터, 용량 소자 및 TFT 간에서 구성 요소의 재료가 공통화되고 있으므로, 양쪽을 공통 공정을 통하여 형성할 수 있고 제조 공정수 및 제조 비용을 절감할 수 있다.
도 86 ∼ 도 92는 그와 같은 바람직한 제조 방법을 나타내는 제조 공정도이다. 이 제조 방법에서는 처음에, 도 86의 공정이 실행된다. 도 86의 공정에서는 우선, 반도체 기판(351)의 주면에 분리 절연층(354)이 MOS 트랜지스터 영역(352)의 일부 및 TFT 영역(353)에 걸치도록 선택적으로 형성된다. 또한, 분리 절연층(354)이 존재하지 않은 반도체 기판(351)의 주면에는 받침 산화막(375)이 형성된다. 그 후, 분리 절연층(354) 상에 불순물이 도핑된 다결정 반도체층, 예를 들면, 폴리 실리콘층이 형성되며, 그 후, 패터닝됨으로써, 전극(360) 및 게이트 전극(363)이 형성된다.
이어서 도 87의 공정에서는 전극(360) 및 게이트 전극(363)을 덮도록절연막(361, 364)이 형성된다. 절연막(361, 364)은 예를 들면 SiN막 또는 SiO2와 SiN을 갖는 2층막으로서, 예를 들면 20㎚의 두께로 형성된다. 이어서, 도 88에 도시한 바와 같이 받침 산화막(375)이 제거된다.
이어서 도 89의 공정에서는, 우선 분리 절연층(354)이 존재하지 않은 반도체 기판(351)의 주면에는 절연막(372)이 형성된다. 절연막(372)은 예를 들면, 3.0㎚의 두께의 산화막으로서 형성된다. 그 후, 이 단계의 생성물 상면 전체를 덮도록 예를 들면 폴리 실리콘을 약 200㎚의 두께로 퇴적함으로써, 다결정 반도체층(373)이 형성된다. 그 후, 다결정 반도체층(373)에는 TFT의 소정의 게이트 임계치 전압을 얻도록 불순물의 도입이 행해진다. 예를 들면, TFT가 p채널형이면 비소를 1×1012㎝-2의 밀도로 주입하면 된다.
다음의 도 90의 공정에서는 TFT 영역(353) 상측에 상당하는 다결정 반도체층(373)의 부분을 덮도록 레지스트막(374)이 선택적으로 형성된다. 그 후, 레지스트막(374)을 차폐체로서 이용하여 예를 들면 인이 반도체층(373)에 선택적으로 주입된다.
다음의 도 91의 공정에서는 우선 다결정 반도체층(373)을 패터닝함으로써, 게이트 전극(358), 전극(362) 및 다결정 반도체층(365)이 형성된다. 이어서, 게이트 전극(358)을 차폐체로서 이용하여 MOS 트랜지스터 영역(352)의 주면으로, 불순물의 주입을 저농도로 행함으로써 LDD 영역이 선택적으로 형성된다. 그 후, 측벽(359)이 형성된 후에, 게이트 전극(358) 및 측벽(359)을 차폐체로서 이용하여,MOS 트랜지스터 영역(352)의 주면으로 불순물의 주입을 고농도로 행함으로써 소스 영역(355) 및 드레인 영역(356)이 선택적으로 형성된다.
다음의 도 92의 공정에서는 우선 MOS 트랜지스터 영역(352) 상측 및 TFT 영역(353)의 게이트 전극(363) 상측에 상당하는 이 단계에서의 생성물의 상면을 덮도록 레지스트막(370)이 선택적으로 형성된다. 그 후, 레지스트막(370)을 차폐체로서 이용하여, 예를 들면 붕소를 5×1014㎝-2의 농도로 주입함으로써 다결정 반도체층(375)에 소스 영역(367) 및 드레인 영역(368)이 형성된다. TFT가 n 채널형이면 붕소 대신에 인 또는 비소를 5×1014㎝-2의 농도로 주입하면 된다. 그 후, 레지스트막(370)을 제거함으로써 도 85가 도시하는 반도체 장치(350)가 완성된다.
변형예.
특원평 6-120224호(특개평 7-99207호 공보 ; 이하, 문헌 7) 및 특공소 61-1900호 공보(이하, 문헌 8)에는 TFT의 제조 방법에 관하여 TFT의 다결정 반도체층의 형성 조건, 게이트 전극의 형성 조건 및 게이트 절연막의 형성 조건에 관한 상세한 개시가 행해지고 있다. 실시 형태 19 ∼ 24에서의 TFT의 제조 방법에 대하여 이들의 조건을 적용하는 것이 가능하다.
제1 발명의 장치에서는, 개체 간에서 부호의 값이 변동되므로, 본 장치가 조립된 시스템 등의 식별 부호로서, 부호를 이용할 수 있다. 더구나, 동일 공정에서 제조된 다결정체의 결정 구조가 개체 간에서 변동되는 것을 이용하여 부호가 생성되므로 장치의 제조가 간략화된다. 또한, 부호의 바탕이 되는 반도체 소자의 특성을 외부에서부터 변경할 수 없으므로 부호의 부정인 변경에 대한 장벽이 높다.
제2 발명의 장치에서는, 비교 회로에 의해서 부호의 일치성 또는 근사성의 판정이 행해지므로 부호를 인증에 이용할 수 있다.
제3 발명의 장치에서는, 비교 회로의 판정에 의거하여 동작 또는 비동작이 되는 회로 부분을 포함하는 소정 회로가 갖춰지므로, 소정의 회로를 시스템의 기능을 실현하는 회로의 일부로 하고, 부호를 패스워드 혹은 인증용 부호로서 이용함으로써 패스 워드의 판정 혹은 부호의 인증의 결과에 따라서 시스템의 소정의 동작을 허가 및 불허가할 수 있다.
제4 발명의 장치에서는, 반도체 소자와 부호화 회로가 단일 반도체 기판에 제조하고 있으므로, 반도체 소자의 특성 데이터뿐만아니라 부호화 회로로 외부에서부터 신호를 입력함으로써 부호화 회로의 출력의 변경을 행할 수 없으므로, 본 장치가 조립된 시스템 등의 부정 사용에 대한 장벽이 더 높아진다.
제5 발명의 장치에서는, 부호 메모리가 구비되므로, 온도, 전원 전압의 변동 등이 있어도 부호가 변동하지 않고, 언제까지나 일정한 부호가 안정적으로 얻어진다. 부호 메모리는 반도체 소자 및 부호화 회로와 공통의 반도체 기판에 제조되고 있으므로, 부호 메모리가 기억하는 부호를 외부에서부터 부정하게 재기입할 수 없다.
제6 발명의 장치에서는, 비교 회로를 포함하여 단일의 반도체 기판에 제조되고 있으므로, 비교 회로로 입력해야 할 부호를 외부로부터 부정하게 변경할 수 없다. 이 때문에, 부정 사용에 대한 장벽이 더 높아진다.
제7 발명의 장치에서는, 소정 회로를 포함하여 단일의 반도체 기판에 제조되고 있으므로, 소정의 신호를 외부에서부터 입력할 수 없다. 이 때문에, 부정 사용에 대한 장벽이 더 높아진다.
제8 발명의 장치에서는, MOS 트랜지스터의 채널 폭과 채널 길이가 결정 입자 지름에 대하여 최적화되고 있으므로 개체 간에서의 부호의 변동을 크게 할 수 있다.
제9 발명의 장치에서는, 게이트 전압이 스위프되는 과정에서 근사도가 기준치 이상이 되는 경우가 있는지의 여부의 판정이 행해지므로, 온도 및 전원 전압의 변동 등의 영향을 배제하여 부호의 근사성 및 일치성의 판정을 정확하게 행할 수 있다.
제10 발명의 장치에서는, 판정의 기준치가 외부에서부터 설정 가능하므로 인증 등의 중요성의 차이에 따라서 적절한 레벨에서의 판정을 행할 수 있다.
제11 발명의 장치에서는, 부호의 변동이 있어도 자동적으로 보정되므로, -BT 스트레스에 유래하는 반도체 소자의 전기적 특성의 변동 등의 영향을 감쇄하여 안정된 판정을 유지할 수 있다.
제12 발명의 장치에서는, 반도체 소자의 전기적 특성의 측정에 있어서, 복수회에 걸쳐서 특성의 변화가 인정되었을 때 한하여, 부호의 변동의 판정이 행해지므로 오판정을 억제할 수 있다.
제13 발명의 장치에서는, 폭넓은 시스템에 이용되는 SRAM에 반도체 소자 및부호화 회로가 조립됨으로써, 폭넓은 시스템에 대하여 식별의 기능을 부가하는 것이 가능해진다. 더구나, SRAM이 다결정 박막 트랜지스터를 포함하고 있기 때문에, 식별을 위한 새로운 다결정 박막 트랜지스터를 부가하는데 요하는 제조 공정에서의 공정수 및 비용을 절감할 수 있다.
제14 발명의 장치에서는, 서로 상관 관계가 낮은 부호가 CDMA 부호의 생성에 이용되므로, 종래 주지의 CDMA 방식에 의한 통신 시스템과 마찬가지의 크로스토크의 레벨이 낮은 통신 시스템을 저비용으로 실현할 수 있다.
제15 발명의 장치에서는, 소정의 회로가 통신 회로이며, 제2 부호를 수신하여 비교 회로로 전달하므로, 부호를 인증에 이용하는 통신 단말로의 이용에 적합하다.
제16 발명의 장치에서는, 통신 회로가 온도 데이터 및 전압 데이터를 송신하므로, 온도 및 전압의 영향 혹은 -BT 스트레스에 의한 영향을 감쇄하여, 안정된 인증을 실현하는 통신 단말로의 이용에 적합하다.
제17 발명의 장치에서는, 오차가 산출되며, 기억됨과 함께, 기억된 오차가 판독되어 송신되므로, -BT 스트레스에 의한 영향을 감쇄하여 안정된 인증을 실현하는 통신 단말로의 이용에 적합하다.
제18 발명의 장치에서는 워드선 및 비트선으로 개별로 지정 가능하도록 접속되며 적어도 채널 영역이 다결정 반도체로 형성된 복수의 MOS 트랜지스터가 갖춰지므로, 장치마다 변동되는 복수 비트의 부호를 용이하게 생성할 수 있다.
제19 발명의 장치에서는, 워드선 및 비트선으로 개별로 지정 가능하도록 접속되며, 저항체가 다결정 반도체로 형성된 복수의 저항 소자가 갖춰지므로, 장치마다 변동되는 복수 비트의 부호를 용이하게 생성할 수 있다.
제20 발명의 제조 방법에서는, 평균 결정 입자 지름이 0.1㎛ 이상이 되도록, 다결정 반도체층이 형성되므로, 다결정 반도체층을 이용하여 전기적 특성의 변동이 큰 소자를 용이하게 형성할 수 있다.
제21 발명의 제조 방법에서는, 공통 다결정 반도체층을 패터닝함으로써 벌크형의 MOS 트랜지스터의 게이트 전극과, 박막형의 MOS 트랜지스터의 반도체층이 형성되므로, 2종류의 MOS 트랜지스터가 공통의 반도체 기판에 제조한 반도체 장치를 적은 공정수 또한 저비용으로 제조할 수 있다.
제22 발명의 제조 방법에서는, 공통 다결정 반도체층을 패터닝함으로써, 벌크형의 MOS 트랜지스터의 게이트 전극과, 박막 저항 소자가 형성되므로 2종류의 소자가 공통의 반도체 기판에 제조한 반도체 장치를 적은 공정수 또한 저비용으로 제조할 수 있다.
제23 발명의 제조 방법에서는, 원소의 주입과 어닐링을 통하여 반도체 기판의 주면에 다결정화한 부분이 선택적으로 형성되며, 각각에 소자를 제조하므로 모두 벌크형의 단결정 반도체 소자와 다결정 반도체 소자를 공통의 반도체 기판에 갖는 반도체 장치가 얻어진다.
제24 발명의 제조 방법에서는, 공통 다결정 반도체층을 패터닝함으로써 용량 소자의 전극과 박막형의 MOS 트랜지스터의 게이트 전극이 형성되며, 벌크형의 MOS 트랜지스터의 게이트 전극과, 용량 소자의 다른 전극과, 박막형의 MOS 트랜지스터의 반도체층이 형성되므로, 3종류의 소자가 공통 반도체 기판에 제조된 반도체 장치를 적은 공정수 또한 저비용으로 제조할 수 있다.
제25 발명의 통신 방법에서는, 다결정체의 결정 구조의 변동에 의해서 랜덤하게 되는 부호를 이용하여 통신 단말의 인증이 행해지므로, 부정 이용에 대한 장벽을 저비용으로 높일 수 있다.
제26 발명의 통신 방법에서는, 온도 데이터 및 전압 데이터에 의거하여, 부호가 생성되며, 이것에 의거하여 인증이 행해지므로, 온도 및 전원 전압의 변동에 따른 영향을 억제하여, 안정된 인증을 행할 수 있다.
제27 발명의 통신 방법에서는, 과거의 통신 이력 및 현재의 온도 데이터 및 전압 데이터에 의거하여, 부호가 산출되며, 이것에 의거하여 인증이 행해지므로, 온도 및 전원 전압 외에 -BT 스트레스에 의한 영향을 억제하여, 안정된 인증을 행할 수 있다.
제28 발명의 통신 방법에서는, 오차, 온도 데이터 및 전압 데이터에 의거하여 부호가 산출되며, 이것에 의거하여 인증이 행해지므로 온도 및 전원 전압 외에 -BT 스트레스에 따른 영향을 억제하여 안정된 인증을 행할 수 있다.
제29 발명의 통신 방법에서는, 서로 상관 관계가 낮은 부호가 CDMA 부호의 생성에 이용되므로, 종래 주지의 CDMA 방식에 의한 통신 시스템과 마찬가지의 크로스토크의 레벨이 낮은 통신이 저비용으로 실현된다.
제30 발명의 통신 방법에서는, 다결정체의 결정 구조의 변동에 유래하여 값이 변동하는 부호가 상거래에서의 인장, 지문 등에 대신하는 증거 표시로서 이용된다. 즉, 외부로부터 변동할 수 없는 부호를 이용하여 상거래가 행해지므로 상거래의 시큐러티를 높일 수 있다.
제31 발명의 통신 방법에서는, 부호를 이용하여 액세스가 위법인지의 여부가 판정되며 위법 액세스이면, 통신이 중지되므로 위법한 상거래를 사전에 회피할 수 있다.
제32 발명의 장치에서는, 단결정 반도체 기판의 일부에 다결정 영역이 형성되므로, 제1 반도체 회로와 제2 반도체 회로를 공통의 공정을 통하여 형성할 수 있다.
제33 발명의 장치에서는, 제2 MOS 트랜지스터, 캐패시터 및 다결정 TFT로서의 제1 MOS 트랜지스터가 다결정 반도체층을 공통으로 포함하므로 그들 소자를 공통의 공정을 통하여 형성할 수 있어 제조 공정수 및 제조 비용을 절감할 수 있다.

Claims (4)

  1. 반도체 장치에 있어서,
    다결정체를 갖는 반도체 소자; 및
    상기 다결정체의 결정 구조의 변동에 유래하여 값이 변동되도록, 상기 반도체 소자의 전기적 특성을 디지털 형식의 신호로 변환함으로써, 부호를 생성하고, 출력하는 부호화 회로
    를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 반도체 장치에 있어서,
    M(≥2)행 N(≥1) 열의 매트릭스형으로 배열되며, 적어도 채널 영역이 다결정 반도체로 형성된 M×N개의 MOS 트랜지스터;
    상기 M×N개의 MOS 트랜지스터의 소스 전극 및 드레인 전극의 한쪽 전극으로 접속된 전원선;
    상기 M×N개의 MOS 트랜지스터의 상기 소스 전극 및 상기 드레인 전극의 다른쪽 전극으로 각각 행마다 공통으로 접속된 M개의 비트선; 및
    상기 M×N개의 MOS 트랜지스터의 게이트 전극으로 각각 열마다 공통으로 접속된 N개의 워드선
    을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 반도체 장치에 있어서,
    M(≥2)행 N(≥1)열의 매트릭스형으로 배열되며, 저항체가 다결정 반도체로 형성된 M×N개의 저항 소자;
    상기 M×N개의 저항 소자의 일단으로 각각 행마다 공통으로 접속된 M개의 비트선; 및
    상기 M×N개의 저항 소자의 타단으로 각각 열마다 공통으로 접속된 N개의 워드선
    을 구비하는 것을 특징으로 하는 반도체 장치.
  4. 반도체 장치에 있어서,
    (a) 주면 (main surface)을 갖는 반도체 기판;
    (b) 상기 반도체 기판의 상기 주면 상에 선택적으로 형성된 절연층과
    다결정 반도체로 형성되며 상기 절연층 상에 선택적으로 형성된 제1 전극과,
    상기 제1 전극을 덮는 절연막과,
    다결정 반도체로 형성되며 상기 절연막을 통하여 상기 제1 전극에 대향하는 제2 전극을 갖는 캐패시터;
    (c) 다결정 반도체로 형성되어 상기 절연층 상에 선택적으로 형성된 게이트 전극과,
    상기 게이트 전극을 덮는 게이트 절연막과,
    상기 절연층 위쪽에 선택적으로 형성되며, 상기 게이트 절연막을 통하여 상기 게이트 전극에 대향하는 채널 영역 및 상기 채널 영역을 사이에 끼우는 소스·드레인 영역을 포함하는 다결정 반도체층을 갖는 제1 MOS 트랜지스터; 및
    (d) 상기 반도체 기판의 상기 주면 상에 선택적으로 형성된 다른 게이트 절연막과,
    다결정 반도체로 형성되며 상기 다른 게이트 절연막 상에 형성된 다른 게이트 전극과,
    상기 반도체 기판의 상기 주면중에 선택적으로 형성되며, 상기 다른 게이트 절연막을 통하여 상기 다른 게이트 전극에 대향하는 다른 채널 영역과,
    상기 다른 채널 영역을 사이에 끼우도록 상기 반도체 기판의 상기 주면중에 선택적으로 형성된 다른 소스·드레인 영역을 갖는 제2 MOS 트랜지스터
    를 구비하는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6831299B2 (en) * 2000-11-09 2004-12-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6866875B2 (en) * 2001-09-26 2005-03-15 Tampa Bay Research Institute Pine cone extracts and uses thereof
US7838046B2 (en) 2001-09-26 2010-11-23 Tampa Bay Research Institute Plant extracts and uses thereof
US20030075746A1 (en) * 2001-10-22 2003-04-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor device for determining identification code and application thereof
JP4159779B2 (ja) * 2001-12-28 2008-10-01 株式会社半導体エネルギー研究所 半導体装置、電子機器
DE10201645B4 (de) * 2002-01-17 2007-04-26 Infineon Technologies Ag Verfahren zur Codierung und Authentifizierung von Halbleiterschaltungen
US7302020B2 (en) * 2002-05-20 2007-11-27 Hewlett-Packard Development Company, L.P. Encoded multi-access bus system and method
CN100438014C (zh) * 2002-08-15 2008-11-26 Nxp股份有限公司 集成电路及其制造方法
DE10324611A1 (de) * 2003-05-30 2004-12-30 Infineon Technologies Ag Integrierter Halbleiterspeicher und Verfahren zur Reduzierung von Leckströmen in einem Halbleiterspeicher
JP4481632B2 (ja) * 2003-12-19 2010-06-16 株式会社半導体エネルギー研究所 薄膜集積回路
KR100746220B1 (ko) * 2004-01-12 2007-08-03 삼성전자주식회사 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들
JP4718863B2 (ja) * 2004-02-25 2011-07-06 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
CN100521117C (zh) 2004-02-25 2009-07-29 株式会社半导体能源研究所 半导体器件及其制造方法
JP4594760B2 (ja) * 2005-02-09 2010-12-08 株式会社東芝 個体認証装置
JP4639839B2 (ja) * 2005-02-18 2011-02-23 ソニー株式会社 半導体装置の製造方法
US20070000778A1 (en) * 2005-06-30 2007-01-04 Chung Yuan Christian University Multi-parameter sensor with readout circuit
US7860395B2 (en) * 2006-02-02 2010-12-28 Oki Electric Industry Co., Ltd. Optical access network system
US8510790B2 (en) * 2007-03-12 2013-08-13 Hitachi Kokusai Electric Inc. Substrate processing apparatus
DE102008049732B4 (de) * 2008-09-30 2011-06-09 Amd Fab 36 Limited Liability Company & Co. Kg Halbleiterbauelement mit vergrabenem Polysiliziumwiderstand sowie Verfahren zu seiner Herstellung
US20100078727A1 (en) * 2008-10-01 2010-04-01 Min Byoung W eFuse and Resistor Structures and Method for Forming Same in Active Region
US20100125440A1 (en) * 2008-11-17 2010-05-20 Vns Portfolio Llc Method and Apparatus for Circuit Simulation
WO2013011920A1 (ja) * 2011-07-15 2013-01-24 東京エレクトロン株式会社 処理指示装置、処理指示方法、コンピュータプログラム及び処理装置
US20130135080A1 (en) * 2011-11-28 2013-05-30 Upm Rfid Oy Tag forgery protection
JP6129699B2 (ja) 2013-09-18 2017-05-17 株式会社東芝 個体識別装置、記憶装置、個体識別システム、その方法、およびプログラム
JP6126556B2 (ja) * 2014-06-16 2017-05-10 日本電信電話株式会社 Ｉｄ生成装置
US9640228B2 (en) * 2014-12-12 2017-05-02 Globalfoundries Inc. CMOS device with reading circuit
JP6400469B2 (ja) * 2014-12-26 2018-10-03 株式会社東芝 情報処理システム及び半導体素子
JP6329510B2 (ja) * 2015-05-10 2018-05-23 渡辺　浩志 電子装置、電子装置ネットワークユニット、電子装置ネットワーク及びチップ認証方式
JP2018089845A (ja) * 2016-12-02 2018-06-14 大日本印刷株式会社 個体認証用半導体チップ、個体認証媒体及び個体認証方法
US11493967B2 (en) * 2018-06-01 2022-11-08 Interdigital Madison Patent Holdings, Sas Thermal shutdown with hysteresis
US10685918B2 (en) * 2018-08-28 2020-06-16 Semiconductor Components Industries, Llc Process variation as die level traceability
CN109545688B (zh) * 2018-11-20 2022-01-11 合肥鑫晟光电科技有限公司 薄膜晶体管的沟道区的最终宽长比确定方法及装置
CN112397531B (zh) * 2019-08-13 2024-07-23 联华电子股份有限公司 半导体元件及其制造方法
RU204823U1 (ru) * 2020-10-07 2021-06-16 федеральное государственное бюджетное образовательное учреждение высшего образования «Томский государственный университет систем управления и радиоэлектроники» Устройство передачи информации по цепям питания

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5859443A (en) * 1980-06-30 1999-01-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPS611900A (ja) 1984-06-11 1986-01-07 Kobe Steel Ltd 混濁液移送装置
US5345420A (en) * 1986-10-27 1994-09-06 Seiko Epson Corporation Semiconductor memory device
US5070383A (en) * 1989-01-10 1991-12-03 Zoran Corporation Programmable memory matrix employing voltage-variable resistors
US4988891A (en) * 1989-05-09 1991-01-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor neural network including photosensitive coupling elements
US5414442A (en) * 1991-06-14 1995-05-09 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method of driving the same
JP3342096B2 (ja) 1993-05-13 2002-11-05 三菱電機株式会社 Ｔｆｔの信頼性評価方法
JP3157985B2 (ja) 1993-06-10 2001-04-23 三菱電機株式会社 薄膜トランジスタおよびその製造方法
US5589406A (en) * 1993-07-30 1996-12-31 Ag Technology Co., Ltd. Method of making TFT display
JP3523718B2 (ja) * 1995-02-06 2004-04-26 株式会社ルネサステクノロジ 半導体装置
JP3444693B2 (ja) 1995-04-25 2003-09-08 三菱電機株式会社 Ｔｆｔの信頼性評価方法
JP3338281B2 (ja) * 1996-03-19 2002-10-28 株式会社東芝 液晶表示パネル
US6144144A (en) * 1997-10-31 2000-11-07 Candescent Technologies Corporation Patterned resistor suitable for electron-emitting device
KR100305922B1 (ko) * 1997-12-23 2001-12-17 윤종용 씨모오스스테이틱랜덤액세스메모리장치
JP3773031B2 (ja) * 1999-01-13 2006-05-10 インフィネオン テクノロジーズ アクチエンゲゼルシャフト Ｍｒａｍ用の読出／書込構造
JP2000243082A (ja) * 1999-02-17 2000-09-08 Mitsubishi Electric Corp 半導体記憶装置

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Publication number Publication date
KR20010014951A (ko) 2001-02-26
DE10025213A1 (de) 2001-01-18
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