JP3523956B2 - 半導体装置 - Google Patents
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Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に量子効果を利用した半導体装置に関する。
し、特に量子効果を利用した半導体装置に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭ（Electrically Erasable
Programmable Read Only Memory)等の不揮発性半導体記
憶装置において、制御ゲートと浮遊ゲートとの２重ゲー
ト構造を有する１つのスタックゲート型メモリセルに２
ビット（４値）以上の情報を記憶させるようにした所謂
多値メモリが、例えば特開平６−１７７３９７号公報及
び特開平６−２６７２８５号公報に夫々開示されてい
る。この多値メモリによると、通常の２値メモリと同じ
メモリセル数でより大きな記憶容量を得ることが可能に
なる。以下、この従来の多値メモリについて、４値を記
憶させるＥＥＰＲＯＭを例に図面を参照して説明する。
Programmable Read Only Memory)等の不揮発性半導体記
憶装置において、制御ゲートと浮遊ゲートとの２重ゲー
ト構造を有する１つのスタックゲート型メモリセルに２
ビット（４値）以上の情報を記憶させるようにした所謂
多値メモリが、例えば特開平６−１７７３９７号公報及
び特開平６−２６７２８５号公報に夫々開示されてい
る。この多値メモリによると、通常の２値メモリと同じ
メモリセル数でより大きな記憶容量を得ることが可能に
なる。以下、この従来の多値メモリについて、４値を記
憶させるＥＥＰＲＯＭを例に図面を参照して説明する。
【０００３】図９に、多値メモリとして用いる前述の特
開平６−１７７３９７号公報に記載されている浮遊ゲー
ト型ＥＥＰＲＯＭメモリセルの概略断面図を示す。図９
において、Ｐ型シリコン基板１０１上には、膜厚１０ｎ
ｍ程度のトンネル酸化膜１０６を介して多結晶シリコン
膜からなる浮遊ゲート１０４が形成されている。浮遊ゲ
ート１０４上には、ゲート間層間絶縁膜１０７を介して
多結晶シリコン膜からなる制御ゲート１０５が形成され
ている。シリコン基板１０１の表面には、浮遊ゲート１
０４下のチャネル領域１１１（チャネル長：０．６５μ
ｍ程度）を挟んで互いに対向する一対のＮ型不純物拡散
層であるソース１０２及びドレイン１０３が夫々形成さ
れている。ドレイン１０３は、層間絶縁膜１０８に開孔
されたビットコンタクト１０９によってビット線１１０
と接続されている。
開平６−１７７３９７号公報に記載されている浮遊ゲー
ト型ＥＥＰＲＯＭメモリセルの概略断面図を示す。図９
において、Ｐ型シリコン基板１０１上には、膜厚１０ｎ
ｍ程度のトンネル酸化膜１０６を介して多結晶シリコン
膜からなる浮遊ゲート１０４が形成されている。浮遊ゲ
ート１０４上には、ゲート間層間絶縁膜１０７を介して
多結晶シリコン膜からなる制御ゲート１０５が形成され
ている。シリコン基板１０１の表面には、浮遊ゲート１
０４下のチャネル領域１１１（チャネル長：０．６５μ
ｍ程度）を挟んで互いに対向する一対のＮ型不純物拡散
層であるソース１０２及びドレイン１０３が夫々形成さ
れている。ドレイン１０３は、層間絶縁膜１０８に開孔
されたビットコンタクト１０９によってビット線１１０
と接続されている。
【０００４】図９に示すようなＥＥＰＲＯＭメモリセル
に４値の情報を書き込む場合、例えば、選択メモリセル
の制御ゲート１０５に一定の電圧を印加するとともに、
ビット線１１０を介してドレイン１０３に高さの異なる
４種類のパルス電圧を選択的に印加する。すると、その
選択メモリセルの浮遊ゲート１０４とドレイン１０３と
の間に大きさの異なる４種類の電界が選択的に印加さ
れ、それに応じた電荷量がドレイン１０３近傍のシリコ
ン基板１０１からトンネル酸化膜１０６を通じて浮遊ゲ
ート１０４に注入される。そして、その結果、選択メモ
リセルは、その浮遊ゲート１０４が蓄積する電荷量に応
じて４種類のしきい値電圧を選択的にもつことになり、
そのしきい値電圧に対応した４値（２ビット）の情報を
記憶することになる。
に４値の情報を書き込む場合、例えば、選択メモリセル
の制御ゲート１０５に一定の電圧を印加するとともに、
ビット線１１０を介してドレイン１０３に高さの異なる
４種類のパルス電圧を選択的に印加する。すると、その
選択メモリセルの浮遊ゲート１０４とドレイン１０３と
の間に大きさの異なる４種類の電界が選択的に印加さ
れ、それに応じた電荷量がドレイン１０３近傍のシリコ
ン基板１０１からトンネル酸化膜１０６を通じて浮遊ゲ
ート１０４に注入される。そして、その結果、選択メモ
リセルは、その浮遊ゲート１０４が蓄積する電荷量に応
じて４種類のしきい値電圧を選択的にもつことになり、
そのしきい値電圧に対応した４値（２ビット）の情報を
記憶することになる。
【０００５】一方、情報を読み出す場合には、選択メモ
リセルの制御ゲート１０５に一定の参照電圧を印加す
る。すると、その選択メモリセルのしきい値電圧の違い
（記憶状態の違い）に応じて浮遊ゲート１０４に蓄積さ
れている電荷量が異なるため、制御ゲート１０５からシ
リコン基板１０１表面に印加される電界がそれに応じて
変化し、その結果、記憶状態に対応して大きさの異なる
ドレイン−ソース間電流（ドレイン電流）Ｉdsが得られ
る。図１０は、ドレイン電流Ｉdsとこれに対応する浮遊
ゲート−基板間電圧（浮遊ゲート電圧）Ｖfgとの関係を
示したグラフであるが、この図１０から明らかなよう
に、ドレイン電流Ｉdsと浮遊ゲート電圧Ｖfgとは略比例
関係にある。そこで、選択メモリセルがオンしたときに
流れるドレイン電流Ｉdsの大きさをセンスアンプにより
判別することで、浮遊ゲート１０４に蓄積された電荷量
の違い、即ち、メモリセルの４種類の記憶状態を識別す
ることができる。例えば、ドレイン電流Ｉdsの大きさが
０〜Ｉ1 であれば“００”、Ｉ1 〜Ｉ2 であれば“０
１”、Ｉ2 〜Ｉ3 であれば“１０”、Ｉ3 以上であれば
“１１”である。
リセルの制御ゲート１０５に一定の参照電圧を印加す
る。すると、その選択メモリセルのしきい値電圧の違い
（記憶状態の違い）に応じて浮遊ゲート１０４に蓄積さ
れている電荷量が異なるため、制御ゲート１０５からシ
リコン基板１０１表面に印加される電界がそれに応じて
変化し、その結果、記憶状態に対応して大きさの異なる
ドレイン−ソース間電流（ドレイン電流）Ｉdsが得られ
る。図１０は、ドレイン電流Ｉdsとこれに対応する浮遊
ゲート−基板間電圧（浮遊ゲート電圧）Ｖfgとの関係を
示したグラフであるが、この図１０から明らかなよう
に、ドレイン電流Ｉdsと浮遊ゲート電圧Ｖfgとは略比例
関係にある。そこで、選択メモリセルがオンしたときに
流れるドレイン電流Ｉdsの大きさをセンスアンプにより
判別することで、浮遊ゲート１０４に蓄積された電荷量
の違い、即ち、メモリセルの４種類の記憶状態を識別す
ることができる。例えば、ドレイン電流Ｉdsの大きさが
０〜Ｉ1 であれば“００”、Ｉ1 〜Ｉ2 であれば“０
１”、Ｉ2 〜Ｉ3 であれば“１０”、Ｉ3 以上であれば
“１１”である。
【０００６】
【発明が解決しようとする課題】図１０に示す関係を利
用して読み出しを行う場合、隣り合う記憶状態同士の誤
読み出しを防止するために、図示の如く、ドレイン電流
Ｉdsの境界値Ｉ1 、Ｉ2、Ｉ3 の近傍に夫々無感領域
（±δＩ）（insensing level)を設ける必要がある。す
ると、浮遊ゲート電圧Ｖfgにも、その境界値Ｖ1 、Ｖ
2 、Ｖ3 の近傍に夫々δＩに対応した無感領域ができ
る。即ち、浮遊ゲート１０４に蓄積される電荷量が浮遊
ゲート電圧Ｖfgの無感領域の範囲内にある場合には、そ
のメモリセルの読み出しができない。そこで、浮遊ゲー
ト１０４に蓄積する電荷量が浮遊ゲート電圧Ｖfgの無感
領域の範囲内に入らないように各メモリセルの書き込み
を制御する必要がある。
用して読み出しを行う場合、隣り合う記憶状態同士の誤
読み出しを防止するために、図示の如く、ドレイン電流
Ｉdsの境界値Ｉ1 、Ｉ2、Ｉ3 の近傍に夫々無感領域
（±δＩ）（insensing level)を設ける必要がある。す
ると、浮遊ゲート電圧Ｖfgにも、その境界値Ｖ1 、Ｖ
2 、Ｖ3 の近傍に夫々δＩに対応した無感領域ができ
る。即ち、浮遊ゲート１０４に蓄積される電荷量が浮遊
ゲート電圧Ｖfgの無感領域の範囲内にある場合には、そ
のメモリセルの読み出しができない。そこで、浮遊ゲー
ト１０４に蓄積する電荷量が浮遊ゲート電圧Ｖfgの無感
領域の範囲内に入らないように各メモリセルの書き込み
を制御する必要がある。
【０００７】このように、各メモリセルのドレイン電流
と浮遊ゲート電圧との関係を示す特性曲線に幅のある無
感領域を設けると、必然的にメモリセルの有効動作範囲
が狭くなる。このように狭い動作範囲に入るように浮遊
ゲート電圧Ｖfg、即ち浮遊ゲート１０４の蓄積電荷量を
正確に制御するためには、例えば書き換え（書き込み及
び消去）のときの書き込みデータをベリファイするベリ
ファイアルゴリズムループをより多く実行しなければな
らず、書き換え時間が長くなるという問題がある。この
問題は、各メモリセルに記憶されるべき異なるデータの
数が多くなるほど重大となる。
と浮遊ゲート電圧との関係を示す特性曲線に幅のある無
感領域を設けると、必然的にメモリセルの有効動作範囲
が狭くなる。このように狭い動作範囲に入るように浮遊
ゲート電圧Ｖfg、即ち浮遊ゲート１０４の蓄積電荷量を
正確に制御するためには、例えば書き換え（書き込み及
び消去）のときの書き込みデータをベリファイするベリ
ファイアルゴリズムループをより多く実行しなければな
らず、書き換え時間が長くなるという問題がある。この
問題は、各メモリセルに記憶されるべき異なるデータの
数が多くなるほど重大となる。
【０００８】一方、各メモリセルの特性曲線に上記のよ
うな幅のある無感領域が存在すると、浮遊ゲートに蓄積
された電荷量が、その無感領域に相当する値のときは、
正確な記憶データの読み出しが不可能、または誤ったデ
ータを読み出すことになり、記憶装置の信頼性が低下す
ることになる。
うな幅のある無感領域が存在すると、浮遊ゲートに蓄積
された電荷量が、その無感領域に相当する値のときは、
正確な記憶データの読み出しが不可能、または誤ったデ
ータを読み出すことになり、記憶装置の信頼性が低下す
ることになる。
【０００９】そこで、本発明の目的は、読み出し時のド
レイン電流Ｉdsに無感領域を設けた場合であっても、浮
遊ゲートの蓄積電荷量を狭い範囲に分布させる必要がな
く、短い書き換え時間で書き換え及び読み出しの信頼性
の高い不揮発性半導体記憶装置に使用することができる
半導体装置を提供することである。
レイン電流Ｉdsに無感領域を設けた場合であっても、浮
遊ゲートの蓄積電荷量を狭い範囲に分布させる必要がな
く、短い書き換え時間で書き換え及び読み出しの信頼性
の高い不揮発性半導体記憶装置に使用することができる
半導体装置を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、半導体基板の表面に形成さ
れたドレイン及びソースと、前記ドレインと前記ソース
の間を流れるドレイン電流を制御するため、前記ドレイ
ンと前記ソースの間の前記半導体基板表面上にゲート絶
縁膜を介して設けられたゲート構造をもったトランジス
タを具備する半導体装置において、前記半導体基板の前
記ドレインと前記ソースとの間に存在する部分であるチ
ャネルは、前記ドレイン及び前記ソースに直接接してお
り、前記チャネルの前記ドレインと前記ソースとの間の
長さであるチャネル長は、温度に依存して変化する前記
半導体基板内の伝導キャリアの平均自由行程以下であ
り、前記ゲート構造に印加するゲート電圧と、前記ドレ
インと前記ソースとの間を流れるドレイン電流との関係
を表す特性曲線は、前記チャネルにおける電界強度の前
記半導体基板の深さ方向成分に応じて前記ゲート電圧の
変化に対して前記ドレイン電流が階段状に変化する階段
状部分を少なくとも１つ含んでおり、前記チャネルにお
ける不純物濃度及び前記ゲート絶縁膜の厚さは、前記ゲ
ート構造に所定の電圧を印加した状態において、前記チ
ャネルにおける電界強度の前記半導体基板の深さ方向成
分が１ＭＶ／ｃｍ以下となるように設定されていること
を特徴とする。
に、本発明の半導体装置は、半導体基板の表面に形成さ
れたドレイン及びソースと、前記ドレインと前記ソース
の間を流れるドレイン電流を制御するため、前記ドレイ
ンと前記ソースの間の前記半導体基板表面上にゲート絶
縁膜を介して設けられたゲート構造をもったトランジス
タを具備する半導体装置において、前記半導体基板の前
記ドレインと前記ソースとの間に存在する部分であるチ
ャネルは、前記ドレイン及び前記ソースに直接接してお
り、前記チャネルの前記ドレインと前記ソースとの間の
長さであるチャネル長は、温度に依存して変化する前記
半導体基板内の伝導キャリアの平均自由行程以下であ
り、前記ゲート構造に印加するゲート電圧と、前記ドレ
インと前記ソースとの間を流れるドレイン電流との関係
を表す特性曲線は、前記チャネルにおける電界強度の前
記半導体基板の深さ方向成分に応じて前記ゲート電圧の
変化に対して前記ドレイン電流が階段状に変化する階段
状部分を少なくとも１つ含んでおり、前記チャネルにお
ける不純物濃度及び前記ゲート絶縁膜の厚さは、前記ゲ
ート構造に所定の電圧を印加した状態において、前記チ
ャネルにおける電界強度の前記半導体基板の深さ方向成
分が１ＭＶ／ｃｍ以下となるように設定されていること
を特徴とする。
【００１１】
【００１２】本発明の一態様においては、前記チャネル
長が０．０９μｍである。
長が０．０９μｍである。
【００１３】本発明の一態様においては、前記ゲート絶
縁膜の厚みが５ｎｍ以下である。
縁膜の厚みが５ｎｍ以下である。
【００１４】本発明の一態様においては、前記トランジ
スタがＭＩＳトランジスタである。
スタがＭＩＳトランジスタである。
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】本発明においては、チャネル長を基板内の
伝導キャリアの平均自由行程（シリコン中の電子の場
合、常温で０．０９μｍ）以下とすることにより、キャ
リアのチャネル方向エネルギーに量子効果（δ関数化）
を生じ、基板反転層中に発生するキャリアのエネルギー
は量子化され、離散的なエネルギー準位しかとれなくな
る。
伝導キャリアの平均自由行程（シリコン中の電子の場
合、常温で０．０９μｍ）以下とすることにより、キャ
リアのチャネル方向エネルギーに量子効果（δ関数化）
を生じ、基板反転層中に発生するキャリアのエネルギー
は量子化され、離散的なエネルギー準位しかとれなくな
る。
【００２５】
【００２６】
【００２７】また、チャネル長とチャネル領域の電界強
度をさらに制御することにより、上記階段状部分の数を
増加することにより、４値、８値およびそれ以上の多値
記憶も比較的容易に実現できる。
度をさらに制御することにより、上記階段状部分の数を
増加することにより、４値、８値およびそれ以上の多値
記憶も比較的容易に実現できる。
【００２８】
【発明の実施の形態】以下、本発明を実施形態につき図
面を参照して説明する。
面を参照して説明する。
【００２９】図１に、本発明の一実施形態による多値メ
モリとして用いるＥＥＰＲＯＭメモリセルの概略断面図
を示す。図１において、表面の不純物濃度Ｎa が１．４
５×１０17ｃｍ-3程度のＰ型シリコン基板１上には、膜
厚５ｎｍ程度のトンネル酸化膜６を介して多結晶シリコ
ン膜からなる浮遊ゲート４が形成されている。さらに、
浮遊ゲート４上にはゲート間層間絶縁膜７を介して多結
晶シリコン膜からなる制御ゲート５が形成されている。
シリコン基板１の表面部分には、浮遊ゲート４下のチャ
ネル領域１１を挟んで互いに対向する一対のＮ型不純物
拡散層であるソース２及びドレイン３が夫々形成されて
いる。ソース２、ドレイン３間の間隔（チャネル長）は
０．０９μｍ程度であり、これはシリコン内の常温にお
ける伝導電子の平均自由行程に相当する距離である。ド
レイン３は層間絶縁膜８に開孔されたビットコンタクト
９によってビット線１０と接続されている。尚、制御ゲ
ート−基板間電圧（制御ゲート電圧）Ｖcgと浮遊ゲート
−基板間電圧（浮遊ゲート電圧）Ｖfgとの容量比は０．
６（Ｖfg＝０．６Ｖcg）である。
モリとして用いるＥＥＰＲＯＭメモリセルの概略断面図
を示す。図１において、表面の不純物濃度Ｎa が１．４
５×１０17ｃｍ-3程度のＰ型シリコン基板１上には、膜
厚５ｎｍ程度のトンネル酸化膜６を介して多結晶シリコ
ン膜からなる浮遊ゲート４が形成されている。さらに、
浮遊ゲート４上にはゲート間層間絶縁膜７を介して多結
晶シリコン膜からなる制御ゲート５が形成されている。
シリコン基板１の表面部分には、浮遊ゲート４下のチャ
ネル領域１１を挟んで互いに対向する一対のＮ型不純物
拡散層であるソース２及びドレイン３が夫々形成されて
いる。ソース２、ドレイン３間の間隔（チャネル長）は
０．０９μｍ程度であり、これはシリコン内の常温にお
ける伝導電子の平均自由行程に相当する距離である。ド
レイン３は層間絶縁膜８に開孔されたビットコンタクト
９によってビット線１０と接続されている。尚、制御ゲ
ート−基板間電圧（制御ゲート電圧）Ｖcgと浮遊ゲート
−基板間電圧（浮遊ゲート電圧）Ｖfgとの容量比は０．
６（Ｖfg＝０．６Ｖcg）である。
【００３０】本実施形態において、基板深さ方向をＸ
軸、チャネル長方向をＹ軸、チャネル幅方向をＺ軸と
し、基板表面の反転層内のＸ軸方向の電界強度をＥx 、
シリコン基板１の表面ポテンシャルをφs 、トンネル酸
化膜６の膜厚をｔox＝５〔ｎｍ〕、トンネル酸化膜６に
印加されるＸ軸方向の電界強度をＥox〔ＭＶ／ｃｍ〕、
シリコンの比誘電率をκSi＝１１．８（室温での値）、
酸化膜の比誘電率をκox＝３．８（室温での値）とする
と、各層に印加される電圧の釣り合いから、 Ｖfg＝Ｅox・ｔox＋φs （１） が成り立ち、Ｘ軸方向の電束密度の連続条件から、 κSiＥx ＝κoxＥox （２） が成り立つ。
軸、チャネル長方向をＹ軸、チャネル幅方向をＺ軸と
し、基板表面の反転層内のＸ軸方向の電界強度をＥx 、
シリコン基板１の表面ポテンシャルをφs 、トンネル酸
化膜６の膜厚をｔox＝５〔ｎｍ〕、トンネル酸化膜６に
印加されるＸ軸方向の電界強度をＥox〔ＭＶ／ｃｍ〕、
シリコンの比誘電率をκSi＝１１．８（室温での値）、
酸化膜の比誘電率をκox＝３．８（室温での値）とする
と、各層に印加される電圧の釣り合いから、 Ｖfg＝Ｅox・ｔox＋φs （１） が成り立ち、Ｘ軸方向の電束密度の連続条件から、 κSiＥx ＝κoxＥox （２） が成り立つ。
【００３１】従って、式（１）（２）から電界強度Ｅox
を消去することにより、 Ｖfg＝（κSi／κox）Ｅx ・ｔox＋φs （３） が得られる。
を消去することにより、 Ｖfg＝（κSi／κox）Ｅx ・ｔox＋φs （３） が得られる。
【００３２】ここで、基板電位を０〔Ｖ〕としてＸ軸の
深さ方向を正方向とすると、制御ゲート５に電圧を印加
した時に基板表面は反転状態でなければならないので、
φfを擬フェルミ準位（φf ＝（ｋＴ／ｑ）ｌｎ（Ｎa
／ｎi ）、ここで、ｋはボルツマン定数、ｎi はシリコ
ンの真性キャリア濃度（室温においてｎi ＝１．４５×
１０10〔ｃｍ-3〕）、ｑは電気素量（ｑ＝１．６×１０
-19 〔Ｃ〕）、Ｔは絶対温度を夫々示す。）とすると、 ２φf ≦φs （４） が成り立つ。
深さ方向を正方向とすると、制御ゲート５に電圧を印加
した時に基板表面は反転状態でなければならないので、
φfを擬フェルミ準位（φf ＝（ｋＴ／ｑ）ｌｎ（Ｎa
／ｎi ）、ここで、ｋはボルツマン定数、ｎi はシリコ
ンの真性キャリア濃度（室温においてｎi ＝１．４５×
１０10〔ｃｍ-3〕）、ｑは電気素量（ｑ＝１．６×１０
-19 〔Ｃ〕）、Ｔは絶対温度を夫々示す。）とすると、 ２φf ≦φs （４） が成り立つ。
【００３３】一方、制御ゲート電圧Ｖcgと浮遊ゲート電
圧Ｖfgとは、浮遊ゲート４に電子が蓄積されることを考
慮すると、次の関係を満たさなければならない。 ０≦Ｖfg≦０．６Ｖcg （５） 従って、式（３）（４）（５）から、シリコンの表面ポ
テンシャルφs に対し、 ２φf ≦φs ≦０．６Ｖcg−（κSi／κox）Ｅx ・ｔox≡φs (max) （６） が成り立つ。
圧Ｖfgとは、浮遊ゲート４に電子が蓄積されることを考
慮すると、次の関係を満たさなければならない。 ０≦Ｖfg≦０．６Ｖcg （５） 従って、式（３）（４）（５）から、シリコンの表面ポ
テンシャルφs に対し、 ２φf ≦φs ≦０．６Ｖcg−（κSi／κox）Ｅx ・ｔox≡φs (max) （６） が成り立つ。
【００３４】図２に、本実施形態のＥＥＰＲＯＭメモリ
セルのエネルギーバンドダイヤグラムを示す。図２の横
軸は基板深さ、縦軸は基板内のポテンシャルを示す。本
実施形態のＥＥＰＲＯＭメモリセルにおいては、制御ゲ
ート５に電圧を印加したときに電界強度Ｅx によって形
成される反転層内のポテンシャルは、基板表面濃度（Ｎ
a ）が一定であるために三角ポテンシャル（即ち、ｑＥ
x 型ポテンシャル）で近似できる。そして、そのポテン
シャル井戸内に閉じ込められる伝導電子は、電子のド・
ブロイ（de Broglie）波長のｎ／２倍（ｎ：自然数）の
状態でしか存在することができない。即ち、伝導電子は
深さΔＸn の反転層内に閉じ込められることになり、λ
x をシリコン中の伝導電子のド・ブロイ波長とすると、
ΔＸn に対して、 ΔＸn ＝ｎ×（１／２）λx ｎ＝１，２，３……… （７） が成り立つ。
セルのエネルギーバンドダイヤグラムを示す。図２の横
軸は基板深さ、縦軸は基板内のポテンシャルを示す。本
実施形態のＥＥＰＲＯＭメモリセルにおいては、制御ゲ
ート５に電圧を印加したときに電界強度Ｅx によって形
成される反転層内のポテンシャルは、基板表面濃度（Ｎ
a ）が一定であるために三角ポテンシャル（即ち、ｑＥ
x 型ポテンシャル）で近似できる。そして、そのポテン
シャル井戸内に閉じ込められる伝導電子は、電子のド・
ブロイ（de Broglie）波長のｎ／２倍（ｎ：自然数）の
状態でしか存在することができない。即ち、伝導電子は
深さΔＸn の反転層内に閉じ込められることになり、λ
x をシリコン中の伝導電子のド・ブロイ波長とすると、
ΔＸn に対して、 ΔＸn ＝ｎ×（１／２）λx ｎ＝１，２，３……… （７） が成り立つ。
【００３５】これに伴って、伝導電子のＸ方向の運動量
ｐx もｐx ＝ｈ／λx （ここで、ｈはプランク定数（ｈ
＝６．６３×１０-34 〔Ｊ・ｓ〕）を表す。）の関係並
びに式（７）から定まる離散的な値しかとることができ
なくなる。従って、Ｘ方向の運動量ｐx で決まる伝導電
子のエネルギーも離散的な値をとることになり、そのｎ
番目のエネルギー準位εx,n は、深さΔＸn 内に定常波
として存在する伝導電子のエネルギーがｑＥx ・ΔＸn
なので、ｍe を電子の有効質量（ｍe ＝０．２×９．１
１×１０-31 〔ｋｇ〕）としてεx,n ＝ｐx 2 ／２ｍe
であると仮定すると、 εx,n ＝ｐx 2 ／２ｍe ＝ｑＥx ・ΔＸn （８） と表すことができる。
ｐx もｐx ＝ｈ／λx （ここで、ｈはプランク定数（ｈ
＝６．６３×１０-34 〔Ｊ・ｓ〕）を表す。）の関係並
びに式（７）から定まる離散的な値しかとることができ
なくなる。従って、Ｘ方向の運動量ｐx で決まる伝導電
子のエネルギーも離散的な値をとることになり、そのｎ
番目のエネルギー準位εx,n は、深さΔＸn 内に定常波
として存在する伝導電子のエネルギーがｑＥx ・ΔＸn
なので、ｍe を電子の有効質量（ｍe ＝０．２×９．１
１×１０-31 〔ｋｇ〕）としてεx,n ＝ｐx 2 ／２ｍe
であると仮定すると、 εx,n ＝ｐx 2 ／２ｍe ＝ｑＥx ・ΔＸn （８） と表すことができる。
【００３６】ここで、式（７）と（８）とを連立させる
と、伝導電子のエネルギー準位εx,n は電界強度Ｅx の
関数として、 εx,n （Ｅx ）＝（２ｍe ）-1/3（ｈｑＥx ／２）2/3 ｎ2/3 （９） と表すことができる。つまり、伝導帯内におけるエネル
ギー準位εx,n の密度は電界強度Ｅx によって規定され
る。また、図２に示すように、伝導帯内の伝導電子は、
表面ポテンシャルφs (max) よりεx,n 分だけ２φf に
近いエネルギー準位φs ′しかとることができないこと
になる。従って、 ２φf ≦φs ′≡φs (max) −εx,n ≦φs (max) （１０） が成り立つ。さらに、式（１０）を式（６）（９）を用
いて書き換えると、 φs (max) ＝０．６Ｖcg−（κSi／κox）Ｅx ・ｔox ≧２φf ＋（２ｍe ）-1/3（ｈｑＥx ／２）2/3 ｎ2/3 （１１） が成り立つ。よって、伝導帯内において伝導電子のとり
うるエネルギー準位φs′の数は、トンネル酸化膜６の
膜厚ｔox、擬フェルミ準位φf 、電界強度Ｅx 及び制御
ゲート電圧Ｖcgによって規定することができる。尚、電
界強度Ｅx は、制御ゲート電圧Ｖcg、シリコン基板１の
不純物濃度Ｎa 、トンネル酸化膜６の膜厚ｔox等によっ
て制御することができる。
と、伝導電子のエネルギー準位εx,n は電界強度Ｅx の
関数として、 εx,n （Ｅx ）＝（２ｍe ）-1/3（ｈｑＥx ／２）2/3 ｎ2/3 （９） と表すことができる。つまり、伝導帯内におけるエネル
ギー準位εx,n の密度は電界強度Ｅx によって規定され
る。また、図２に示すように、伝導帯内の伝導電子は、
表面ポテンシャルφs (max) よりεx,n 分だけ２φf に
近いエネルギー準位φs ′しかとることができないこと
になる。従って、 ２φf ≦φs ′≡φs (max) −εx,n ≦φs (max) （１０） が成り立つ。さらに、式（１０）を式（６）（９）を用
いて書き換えると、 φs (max) ＝０．６Ｖcg−（κSi／κox）Ｅx ・ｔox ≧２φf ＋（２ｍe ）-1/3（ｈｑＥx ／２）2/3 ｎ2/3 （１１） が成り立つ。よって、伝導帯内において伝導電子のとり
うるエネルギー準位φs′の数は、トンネル酸化膜６の
膜厚ｔox、擬フェルミ準位φf 、電界強度Ｅx 及び制御
ゲート電圧Ｖcgによって規定することができる。尚、電
界強度Ｅx は、制御ゲート電圧Ｖcg、シリコン基板１の
不純物濃度Ｎa 、トンネル酸化膜６の膜厚ｔox等によっ
て制御することができる。
【００３７】図３は、本実施形態のＥＥＰＲＯＭメモリ
セルにおいて、式（１１）に基づき、伝導電子が４つの
エネルギー準位φs ′をとりうる場合のドレイン電流Ｉ
dsと浮遊ゲート電圧Ｖfgとの関係を示すグラフである。
図３において、浮遊ゲート電圧ＶfgがＶ1 以下のときに
は式（１０）を満たすエネルギー準位φs ′の数は１つ
（ｎ＝１）しかない。また、Ｖ1 〜Ｖ2 のときには式
（１０）を満たすエネルギー準位φs ′の数は２つ（ｎ
＝１，２）となり、Ｖ2 〜Ｖ3 のときには３つ（ｎ＝
１，２，３）となり、Ｖ3 以上のときには４つ（ｎ＝
１，２，３，４）となる。つまり、電圧Ｖ1 、Ｖ2 、Ｖ
3 において伝導電子がとり得るエネルギー準位φs ′の
数が夫々増加するので、これらの電圧Ｖ1 、Ｖ2 、Ｖ3
を境にしてドレイン電流Ｉdsが不連続的に（即ち、直線
Ｖfg＝０に平行な部分を経て）増加する。よって、ドレ
イン電流Ｉds−浮遊ゲート電圧Ｖfgの特性曲線として、
図３に示すようにエネルギー準位数の増加点に対応する
電圧Ｖ1 、Ｖ2 、Ｖ3 において階段状部分を有するＩds
−Ｖfg特性曲線が得られる。
セルにおいて、式（１１）に基づき、伝導電子が４つの
エネルギー準位φs ′をとりうる場合のドレイン電流Ｉ
dsと浮遊ゲート電圧Ｖfgとの関係を示すグラフである。
図３において、浮遊ゲート電圧ＶfgがＶ1 以下のときに
は式（１０）を満たすエネルギー準位φs ′の数は１つ
（ｎ＝１）しかない。また、Ｖ1 〜Ｖ2 のときには式
（１０）を満たすエネルギー準位φs ′の数は２つ（ｎ
＝１，２）となり、Ｖ2 〜Ｖ3 のときには３つ（ｎ＝
１，２，３）となり、Ｖ3 以上のときには４つ（ｎ＝
１，２，３，４）となる。つまり、電圧Ｖ1 、Ｖ2 、Ｖ
3 において伝導電子がとり得るエネルギー準位φs ′の
数が夫々増加するので、これらの電圧Ｖ1 、Ｖ2 、Ｖ3
を境にしてドレイン電流Ｉdsが不連続的に（即ち、直線
Ｖfg＝０に平行な部分を経て）増加する。よって、ドレ
イン電流Ｉds−浮遊ゲート電圧Ｖfgの特性曲線として、
図３に示すようにエネルギー準位数の増加点に対応する
電圧Ｖ1 、Ｖ2 、Ｖ3 において階段状部分を有するＩds
−Ｖfg特性曲線が得られる。
【００３８】また、本実施形態のＥＥＰＲＯＭメモリセ
ルのチャネル長は、０．０９μｍであって、これは伝導
電子の平均自由行程程度の距離である。従って、伝導電
子がシリコン格子による格子散乱を受けなくなり（即
ち、伝導電子とフォノンとの相互作用がなくなり）、伝
導電子のチャネル長方向のエネルギーが均一化して、上
述した伝導電子のエネルギー準位の離散化が阻害される
ことがない。
ルのチャネル長は、０．０９μｍであって、これは伝導
電子の平均自由行程程度の距離である。従って、伝導電
子がシリコン格子による格子散乱を受けなくなり（即
ち、伝導電子とフォノンとの相互作用がなくなり）、伝
導電子のチャネル長方向のエネルギーが均一化して、上
述した伝導電子のエネルギー準位の離散化が阻害される
ことがない。
【００３９】そこで、図３の特性曲線において、浮遊ゲ
ート電圧Ｖ1 、Ｖ2 、Ｖ3 を夫々記憶状態間の境界値と
することにより、メモリセルがオンしたときに流れるド
レイン電流Ｉdsの大きさによって、浮遊ゲート４に蓄積
された電荷量、即ち、メモリセルに書き込まれた４種類
の記憶状態をセンスアンプにより判別することが可能で
ある。また、ドレイン電流Ｉdsの境界値Ｉ1 、Ｉ2 、Ｉ
3 近傍の不連続部分に無感領域（±δＩ）を夫々設定す
ることにより、浮遊ゲート電圧Ｖfgには無感領域が必要
なくなる。
ート電圧Ｖ1 、Ｖ2 、Ｖ3 を夫々記憶状態間の境界値と
することにより、メモリセルがオンしたときに流れるド
レイン電流Ｉdsの大きさによって、浮遊ゲート４に蓄積
された電荷量、即ち、メモリセルに書き込まれた４種類
の記憶状態をセンスアンプにより判別することが可能で
ある。また、ドレイン電流Ｉdsの境界値Ｉ1 、Ｉ2 、Ｉ
3 近傍の不連続部分に無感領域（±δＩ）を夫々設定す
ることにより、浮遊ゲート電圧Ｖfgには無感領域が必要
なくなる。
【００４０】即ち、ドレイン電流Ｉdsの大きさが０〜Ｉ
1 −δＩのとき“００”、Ｉ1 ＋δＩ〜Ｉ2 −δＩのと
き“０１”、Ｉ2 ＋δＩ〜Ｉ3 −δＩのとき“１０”、
Ｉ3＋δＩ以上のとき“１１”と夫々判別することによ
り、４値即ち２ビット分の情報が確実に読み出される。
そして、各記憶状態における浮遊ゲート４内の蓄積電荷
量を従来よりも広い範囲内に分布させることができるの
で、書き換え時のベリファイアルゴリズムループを通常
の２値メモリの場合と略同程度に簡略化して行うことが
できる。この結果、書き換え時間を通常の２値メモリの
場合と略同程度に短くでき、また、浮遊ゲート４からの
電荷消失に対しても余裕を増やすことができるので、記
憶状態の信頼性を高めることができる。さらに、浮遊ゲ
ート４内の蓄積電荷量の分布域を有効に利用することが
できるので、１つのメモリセルで８値（３ビット）以上
のさらなる多値記憶が比較的容易に実現できる。
1 −δＩのとき“００”、Ｉ1 ＋δＩ〜Ｉ2 −δＩのと
き“０１”、Ｉ2 ＋δＩ〜Ｉ3 −δＩのとき“１０”、
Ｉ3＋δＩ以上のとき“１１”と夫々判別することによ
り、４値即ち２ビット分の情報が確実に読み出される。
そして、各記憶状態における浮遊ゲート４内の蓄積電荷
量を従来よりも広い範囲内に分布させることができるの
で、書き換え時のベリファイアルゴリズムループを通常
の２値メモリの場合と略同程度に簡略化して行うことが
できる。この結果、書き換え時間を通常の２値メモリの
場合と略同程度に短くでき、また、浮遊ゲート４からの
電荷消失に対しても余裕を増やすことができるので、記
憶状態の信頼性を高めることができる。さらに、浮遊ゲ
ート４内の蓄積電荷量の分布域を有効に利用することが
できるので、１つのメモリセルで８値（３ビット）以上
のさらなる多値記憶が比較的容易に実現できる。
【００４１】次に、具体的にどのような条件が満たされ
たときに４値記憶が可能となるかを式（１１）に基づい
て検討する。まず、物性値等の具体的な数値及び制御ゲ
ート電圧Ｖcg＝５〔Ｖ〕、擬フェルミ準位φf の係数ｋ
Ｔ／ｑ＝０．０２５９〔Ｖ〕を式（１１）に夫々代入
し、電界強度Ｅx とエネルギー準位εx,n との関係を求
めると、電界強度Ｅx の単位を〔ＭＶ／ｃｍ〕として、 ０．８２＋０．２６（Ｅx ｎ）2/3 ≦３．０−１．５５Ｅx （１２） が得られる。
たときに４値記憶が可能となるかを式（１１）に基づい
て検討する。まず、物性値等の具体的な数値及び制御ゲ
ート電圧Ｖcg＝５〔Ｖ〕、擬フェルミ準位φf の係数ｋ
Ｔ／ｑ＝０．０２５９〔Ｖ〕を式（１１）に夫々代入
し、電界強度Ｅx とエネルギー準位εx,n との関係を求
めると、電界強度Ｅx の単位を〔ＭＶ／ｃｍ〕として、 ０．８２＋０．２６（Ｅx ｎ）2/3 ≦３．０−１．５５Ｅx （１２） が得られる。
【００４２】図４はこの式（１２）の左辺と右辺との大
小関係を示したグラフである。図４から明らかなよう
に、ｎ＝４を得る場合に式（１２）の左辺が右辺よりも
大きくなる電界強度Ｅx の範囲はＥx ≦１〔ＭＶ／ｃ
ｍ〕である。つまり、本実施形態のＥＥＰＲＯＭでは、
制御ゲート電圧Ｖcgを５〔Ｖ〕に固定した場合、シリコ
ン基板１の濃度やトンネル酸化膜６の膜厚を制御、具体
的には、シリコン基板１の不純物濃度を濃く（例えば１
０19／ｃｍ3 以上）、トンネル酸化膜６の膜厚を薄く
（例えば５ｎｍ以下）してＥx ≦１〔ＭＶ／ｃｍ〕の条
件を実現することにより、ｎ＝４を得ることが可能とな
り、４値の多値記憶を行うことができる。
小関係を示したグラフである。図４から明らかなよう
に、ｎ＝４を得る場合に式（１２）の左辺が右辺よりも
大きくなる電界強度Ｅx の範囲はＥx ≦１〔ＭＶ／ｃ
ｍ〕である。つまり、本実施形態のＥＥＰＲＯＭでは、
制御ゲート電圧Ｖcgを５〔Ｖ〕に固定した場合、シリコ
ン基板１の濃度やトンネル酸化膜６の膜厚を制御、具体
的には、シリコン基板１の不純物濃度を濃く（例えば１
０19／ｃｍ3 以上）、トンネル酸化膜６の膜厚を薄く
（例えば５ｎｍ以下）してＥx ≦１〔ＭＶ／ｃｍ〕の条
件を実現することにより、ｎ＝４を得ることが可能とな
り、４値の多値記憶を行うことができる。
【００４３】また、逆に、シリコン基板１の濃度やトン
ネル酸化膜６の膜厚が決まっている場合には、読み出し
時に制御ゲート電圧Ｖcgに印加する参照電圧を高くする
ことによりＥx ≦１〔ＭＶ／ｃｍ〕の条件を実現する。
ネル酸化膜６の膜厚が決まっている場合には、読み出し
時に制御ゲート電圧Ｖcgに印加する参照電圧を高くする
ことによりＥx ≦１〔ＭＶ／ｃｍ〕の条件を実現する。
【００４４】本発明の一実施形態によるメモリセルにお
いては、チャネル長を０．０９μｍ、ゲート絶縁膜の厚
みを５ｎｍ、基板不純物（リン）濃度を１０19／ｃｍ3
として、制御ゲートに５．０Ｖを印加した場合、図３に
示すような不連続点をもったドレイン電流−浮遊ゲート
電圧の関係を示す特性曲線が得られ、各不連続点におけ
るドレイン電流と浮遊ゲート電圧の関係は次の通りであ
った。 浮遊ゲート電圧の範囲 ドレイン電流の値 ０Ｖ〜０．９Ｖ ０〜２μＡ ０．９Ｖ〜１．８Ｖ ３〜１５μＡ １．８Ｖ〜２．６Ｖ １７．５〜５０．４μＡ ２．６Ｖ〜３．０Ｖ ６０〜６００μＡ
いては、チャネル長を０．０９μｍ、ゲート絶縁膜の厚
みを５ｎｍ、基板不純物（リン）濃度を１０19／ｃｍ3
として、制御ゲートに５．０Ｖを印加した場合、図３に
示すような不連続点をもったドレイン電流−浮遊ゲート
電圧の関係を示す特性曲線が得られ、各不連続点におけ
るドレイン電流と浮遊ゲート電圧の関係は次の通りであ
った。 浮遊ゲート電圧の範囲 ドレイン電流の値 ０Ｖ〜０．９Ｖ ０〜２μＡ ０．９Ｖ〜１．８Ｖ ３〜１５μＡ １．８Ｖ〜２．６Ｖ １７．５〜５０．４μＡ ２．６Ｖ〜３．０Ｖ ６０〜６００μＡ
【００４５】次に、本実施形態のＥＥＰＲＯＭを４値記
憶に用いる場合の書き込み方法について説明する。
憶に用いる場合の書き込み方法について説明する。
【００４６】図１に示すＥＥＰＲＯＭに情報を書き込む
場合、まず、ホットキャリア注入により浮遊ゲート４に
電子を注入しメモリセルを予め消去状態（“００”）に
する。そして、図５に示すように、書き込まれる４つの
情報（“００”、“０１”、“１０”、“１１”）に対
応する高さのパルス電圧Ｖd （３．０Ｖ、４Ｖ、５Ｖ、
６Ｖ）を選択メモリセルのドレイン３に印加するととも
に、制御ゲート電圧Ｖcgとして電圧ＶPP（例えば８．３
〔Ｖ〕）を所定のプログラム時間ＴPWだけ印加する。こ
のとき、シリコン基板１は接地状態とする。この結果、
トンネル酸化膜６にそれぞれ６〔ＭＶ／ｃｍ〕、８〔Ｍ
Ｖ／ｃｍ〕、１０〔ＭＶ／ｃｍ〕、１２〔ＭＶ／ｃｍ〕
の電界強度Ｅoxが生じ、ファウラー・ノルドハイム（Ｆ
Ｎ）トンネリングによって電子が浮遊ゲート４からドレ
イン３に引き抜かれる。
場合、まず、ホットキャリア注入により浮遊ゲート４に
電子を注入しメモリセルを予め消去状態（“００”）に
する。そして、図５に示すように、書き込まれる４つの
情報（“００”、“０１”、“１０”、“１１”）に対
応する高さのパルス電圧Ｖd （３．０Ｖ、４Ｖ、５Ｖ、
６Ｖ）を選択メモリセルのドレイン３に印加するととも
に、制御ゲート電圧Ｖcgとして電圧ＶPP（例えば８．３
〔Ｖ〕）を所定のプログラム時間ＴPWだけ印加する。こ
のとき、シリコン基板１は接地状態とする。この結果、
トンネル酸化膜６にそれぞれ６〔ＭＶ／ｃｍ〕、８〔Ｍ
Ｖ／ｃｍ〕、１０〔ＭＶ／ｃｍ〕、１２〔ＭＶ／ｃｍ〕
の電界強度Ｅoxが生じ、ファウラー・ノルドハイム（Ｆ
Ｎ）トンネリングによって電子が浮遊ゲート４からドレ
イン３に引き抜かれる。
【００４７】すると、図６に示すように、書き込み時間
が進行するに伴って、浮遊ゲート４内の蓄積電荷量に対
応する浮遊ゲート電圧Ｖfgが、書き込まれる４つの情報
に対応した電圧に変化して行く。最終的に、浮遊ゲート
電圧Ｖfgは、“００”に対応するＶ1 以下の電圧、“０
１”に対応するＶ1 〜Ｖ2 の電圧、“１０”に対応する
Ｖ2 〜Ｖ3 の電圧、“１１”に対応するＶ3 以上の電圧
の４つの状態のうちの１つに落ちつく。以上のようにし
て、ＥＥＰＲＯＭメモリセルに２ビット分の情報を記憶
させることができる。
が進行するに伴って、浮遊ゲート４内の蓄積電荷量に対
応する浮遊ゲート電圧Ｖfgが、書き込まれる４つの情報
に対応した電圧に変化して行く。最終的に、浮遊ゲート
電圧Ｖfgは、“００”に対応するＶ1 以下の電圧、“０
１”に対応するＶ1 〜Ｖ2 の電圧、“１０”に対応する
Ｖ2 〜Ｖ3 の電圧、“１１”に対応するＶ3 以上の電圧
の４つの状態のうちの１つに落ちつく。以上のようにし
て、ＥＥＰＲＯＭメモリセルに２ビット分の情報を記憶
させることができる。
【００４８】次に、本実施形態のＥＥＰＲＯＭの読み出
し方法について説明する。
し方法について説明する。
【００４９】図１に示すＥＥＰＲＯＭから情報を読み出
す場合、読み出し参照電圧として制御ゲート５に例えば
５〔Ｖ〕を印加する。このとき、浮遊ゲート４に蓄積さ
れた電荷量に応じて浮遊ゲート電圧ＶfgがＶ1 以下、Ｖ
1 〜Ｖ2 、Ｖ2 〜Ｖ3 、Ｖ3以上の４つに区分される。
従って、ドレイン電流Ｉdsもこれに対応して図３に示す
ような階段状の特性のものが得られる。このドレイン電
流Ｉdsをセンスアンプにおいて検出することにより、ド
レイン電流Ｉdsの大きさが０〜Ｉ1 −δＩのとき“０
０”、Ｉ1 ＋δＩ〜Ｉ2 −δＩのとき“０１”、Ｉ2 ＋
δＩ〜Ｉ3 −δＩのとき“１０”、Ｉ3 ＋δＩ以上のと
き“１１”と夫々判別し、メモリセルに記憶された４値
の情報を読み出す。
す場合、読み出し参照電圧として制御ゲート５に例えば
５〔Ｖ〕を印加する。このとき、浮遊ゲート４に蓄積さ
れた電荷量に応じて浮遊ゲート電圧ＶfgがＶ1 以下、Ｖ
1 〜Ｖ2 、Ｖ2 〜Ｖ3 、Ｖ3以上の４つに区分される。
従って、ドレイン電流Ｉdsもこれに対応して図３に示す
ような階段状の特性のものが得られる。このドレイン電
流Ｉdsをセンスアンプにおいて検出することにより、ド
レイン電流Ｉdsの大きさが０〜Ｉ1 −δＩのとき“０
０”、Ｉ1 ＋δＩ〜Ｉ2 −δＩのとき“０１”、Ｉ2 ＋
δＩ〜Ｉ3 −δＩのとき“１０”、Ｉ3 ＋δＩ以上のと
き“１１”と夫々判別し、メモリセルに記憶された４値
の情報を読み出す。
【００５０】尚、上述の実施形態では伝導キャリアが電
子の場合を説明したが、伝導キャリアが正孔の場合で
も、本発明は略同様にして適用が可能である。
子の場合を説明したが、伝導キャリアが正孔の場合で
も、本発明は略同様にして適用が可能である。
【００５１】本発明の一実施形態によるメモリセルにお
いては、チャネル長を０．０９μｍ、ゲート絶縁膜の厚
みを５ｎｍ、基板不純物（リン）濃度を１０19／ｃｍ3
として、制御ゲートに５．０Ｖを印加した場合、図７に
示すような階段状部分をもったドレイン電流−浮遊ゲー
ト電圧の関係を示す特性曲線が得られ、この特性曲線の
階段状部分は、メモリセルを低温（−４０℃）で駆動し
たとき顕著に現れる。常温で駆動したときは、量子効果
が低下する。図３は低温で駆動した場合に得られる特性
曲線を示し、図７は常温で駆動した場合の特性曲線を示
す。図７の特性曲線では、浮遊ゲート電圧Ｖ1 ＝１．６
Ｖで第１の階段状部分が現れ、そのときのドレイン電流
は９．８〜１８．０μｍである。さらに、浮遊ゲート電
圧Ｖ2 ＝２．５Ｖで第２の階段状部分が現れ、そのとき
のドレイン電流は８８〜１３５μｍである。
いては、チャネル長を０．０９μｍ、ゲート絶縁膜の厚
みを５ｎｍ、基板不純物（リン）濃度を１０19／ｃｍ3
として、制御ゲートに５．０Ｖを印加した場合、図７に
示すような階段状部分をもったドレイン電流−浮遊ゲー
ト電圧の関係を示す特性曲線が得られ、この特性曲線の
階段状部分は、メモリセルを低温（−４０℃）で駆動し
たとき顕著に現れる。常温で駆動したときは、量子効果
が低下する。図３は低温で駆動した場合に得られる特性
曲線を示し、図７は常温で駆動した場合の特性曲線を示
す。図７の特性曲線では、浮遊ゲート電圧Ｖ1 ＝１．６
Ｖで第１の階段状部分が現れ、そのときのドレイン電流
は９．８〜１８．０μｍである。さらに、浮遊ゲート電
圧Ｖ2 ＝２．５Ｖで第２の階段状部分が現れ、そのとき
のドレイン電流は８８〜１３５μｍである。
【００５２】以上、本発明を不揮発性半導体記憶装置の
メモリセルに適用した場合について説明したが、本発明
はさらに通常のＭＩＳトランジスタに適用することがで
きる。即ち、基板と、基板の表面に形成されたドレイン
及びソースとなる一対の離隔した不純物拡散領域、ドレ
インとソースの間の基板表面上にゲート絶縁膜を介して
設けられたゲート電極をもったＭＩＳトランジスタにお
いて、チャネル長さを基板の温度に依存して変化する基
板内の伝導キャリアの平均自由行程（シリコン基板の場
合、常温で０．０９μｍ）以下とし、ゲート絶縁膜の膜
厚と基板の不純物濃度を制御して、ゲートに所定の電位
を与えた場合、チャネル領域における電界強度の基板の
深さ方向成分が１ＭＶ／ｃｍ以下となるようにすること
により、ゲート電圧の変化に対するドレイン電流の変化
が離散的となり、ＭＩＳトランジスタのオンオフするゲ
ート電圧の動作点を従来のものより安定にすることがで
きる。
メモリセルに適用した場合について説明したが、本発明
はさらに通常のＭＩＳトランジスタに適用することがで
きる。即ち、基板と、基板の表面に形成されたドレイン
及びソースとなる一対の離隔した不純物拡散領域、ドレ
インとソースの間の基板表面上にゲート絶縁膜を介して
設けられたゲート電極をもったＭＩＳトランジスタにお
いて、チャネル長さを基板の温度に依存して変化する基
板内の伝導キャリアの平均自由行程（シリコン基板の場
合、常温で０．０９μｍ）以下とし、ゲート絶縁膜の膜
厚と基板の不純物濃度を制御して、ゲートに所定の電位
を与えた場合、チャネル領域における電界強度の基板の
深さ方向成分が１ＭＶ／ｃｍ以下となるようにすること
により、ゲート電圧の変化に対するドレイン電流の変化
が離散的となり、ＭＩＳトランジスタのオンオフするゲ
ート電圧の動作点を従来のものより安定にすることがで
きる。
【００５３】本実施形態のＭＩＳトランジスタを備えた
半導体装置は、通常の工程と実質的に同じ工程により製
造することができる。ただし、本実施形態のＭＩＳトラ
ンジスタはチャネル長が従来よりも非常に小さいので、
パターン形成のためのリソグラフィにおける露光エネル
ギーとしては例えば特開平３−２２０７７３号に開示さ
れているように電子ビームを用いることが好ましい。
半導体装置は、通常の工程と実質的に同じ工程により製
造することができる。ただし、本実施形態のＭＩＳトラ
ンジスタはチャネル長が従来よりも非常に小さいので、
パターン形成のためのリソグラフィにおける露光エネル
ギーとしては例えば特開平３−２２０７７３号に開示さ
れているように電子ビームを用いることが好ましい。
【００５４】次に、代表的に、ＭＩＳトランジスタの製
造工程を図８を参照して簡単に説明する。
造工程を図８を参照して簡単に説明する。
【００５５】まず、図８（ａ）に示すように、半導体基
板３１上に膜厚５ｎｍ程度の絶縁膜３２、多結晶シリコ
ン膜３３、シリコン酸化膜３４を順次形成する。そし
て、シリコン酸化膜３４上に電子ビーム露光用レジスト
３５を１μｍ程度塗布する。しかる後、図示しないマス
クを用いてレジスト３５に電子ビーム露光を施し、トラ
ンジスタのゲートを形成する部分３６以外のレジスト３
５を除去する。残ったレジスト３６はトランジスタのチ
ャネル長さに相当する長さ０．０９μｍをもつ。
板３１上に膜厚５ｎｍ程度の絶縁膜３２、多結晶シリコ
ン膜３３、シリコン酸化膜３４を順次形成する。そし
て、シリコン酸化膜３４上に電子ビーム露光用レジスト
３５を１μｍ程度塗布する。しかる後、図示しないマス
クを用いてレジスト３５に電子ビーム露光を施し、トラ
ンジスタのゲートを形成する部分３６以外のレジスト３
５を除去する。残ったレジスト３６はトランジスタのチ
ャネル長さに相当する長さ０．０９μｍをもつ。
【００５６】次に、レジスト３６をマスクとして異方性
エッチングにより、絶縁膜（シリコン酸化膜）３２、多
結晶シリコン膜３３、シリコン酸化膜３４を選択的に除
去し、図８（ｂ）に示すように、ゲート酸化膜３２、ゲ
ート電極３３、上壁酸化膜３４をもったゲート構造が基
板１上に形成される。次に、上壁酸化膜３４をマスクと
して基板表面にＰ型の不純物をイオン注入して一対の低
濃度の不純物拡散層３８を形成する。
エッチングにより、絶縁膜（シリコン酸化膜）３２、多
結晶シリコン膜３３、シリコン酸化膜３４を選択的に除
去し、図８（ｂ）に示すように、ゲート酸化膜３２、ゲ
ート電極３３、上壁酸化膜３４をもったゲート構造が基
板１上に形成される。次に、上壁酸化膜３４をマスクと
して基板表面にＰ型の不純物をイオン注入して一対の低
濃度の不純物拡散層３８を形成する。
【００５７】次に、図８（ｃ）に示すように、上壁酸化
膜３４とゲート電極３３をカバーするように半導体基板
３１の全面上に酸化膜４０をＣＶＤ法により形成する。
膜３４とゲート電極３３をカバーするように半導体基板
３１の全面上に酸化膜４０をＣＶＤ法により形成する。
【００５８】次に、図８（ｄ）に示すように、酸化膜４
０に異方性エッチングを施して上壁酸化膜３４とゲート
電極３３の側壁酸化膜４０のみを残すように、酸化膜４
０を選択的に除去する。ついで、上壁酸化膜３４、側壁
酸化膜４０をマスクとして基板３１にＰ型不純物をイオ
ン注入して、高濃度の不純物拡散層４２を形成し、ＭＩ
Ｓトランジスタが完成する。
０に異方性エッチングを施して上壁酸化膜３４とゲート
電極３３の側壁酸化膜４０のみを残すように、酸化膜４
０を選択的に除去する。ついで、上壁酸化膜３４、側壁
酸化膜４０をマスクとして基板３１にＰ型不純物をイオ
ン注入して、高濃度の不純物拡散層４２を形成し、ＭＩ
Ｓトランジスタが完成する。
【００５９】ＥＥＰＲＯＭの製造方法も、ＭＩＳトラン
ジスタのゲート電極３３に代えて、浮遊ゲート、層間絶
縁膜、制御ゲートの２重ゲート構造とする以外はＭＩＳ
トランジスタとほぼ同様である。なお、層間絶縁膜とし
ては、シリコン酸化膜の他、シリコン窒化膜やＯＮＯ膜
を用いることもできる。
ジスタのゲート電極３３に代えて、浮遊ゲート、層間絶
縁膜、制御ゲートの２重ゲート構造とする以外はＭＩＳ
トランジスタとほぼ同様である。なお、層間絶縁膜とし
ては、シリコン酸化膜の他、シリコン窒化膜やＯＮＯ膜
を用いることもできる。
【００６０】以上本発明を実施形態につき説明したが、
本発明は４値のデータを記憶する不揮発性半導体記憶装
置に限らず、ＭＩＳトランジスタや一般の２値記憶不揮
発性半導体記憶装置に適用できることはいうまでもな
い。
本発明は４値のデータを記憶する不揮発性半導体記憶装
置に限らず、ＭＩＳトランジスタや一般の２値記憶不揮
発性半導体記憶装置に適用できることはいうまでもな
い。
【００６１】
【発明の効果】本発明によると、ゲート電圧の変化に対
するドレイン電流の変化が離散的となり、トランジスタ
のオンオフするゲート電圧の動作点を従来のものより安
定にすることができる。また、本発明を不揮発性半導体
記憶装置に適用した場合には、多値メモリにおいて、ド
レイン電流Ｉdsに無感領域を設けて誤読み出しを確実に
防止するようにした場合でも、浮遊ゲート電圧Ｖfgには
無感領域を設ける必要がなくなり、各記憶状態における
浮遊ゲートの蓄積電荷量の分布範囲を従来の多値メモリ
よりも広く利用することができる。よって、書き換え時
に記憶状態を確認するためのベリファイアルゴリズムル
ープを従来の多値メモリよりも簡略化して行うことがで
き、この結果、書き換え時間を従来の多値メモリよりも
短くできる。また、浮遊ゲートからの電荷消失に対して
も余裕を増やすことができるので、記憶状態の信頼性を
高めることができる。さらに、浮遊ゲートの蓄積電荷量
の分布範囲を広く有効に利用できるので、１つのメモリ
セルで８値（３ビット）以上のさらなる多値記憶が比較
的容易に実現可能となる。
するドレイン電流の変化が離散的となり、トランジスタ
のオンオフするゲート電圧の動作点を従来のものより安
定にすることができる。また、本発明を不揮発性半導体
記憶装置に適用した場合には、多値メモリにおいて、ド
レイン電流Ｉdsに無感領域を設けて誤読み出しを確実に
防止するようにした場合でも、浮遊ゲート電圧Ｖfgには
無感領域を設ける必要がなくなり、各記憶状態における
浮遊ゲートの蓄積電荷量の分布範囲を従来の多値メモリ
よりも広く利用することができる。よって、書き換え時
に記憶状態を確認するためのベリファイアルゴリズムル
ープを従来の多値メモリよりも簡略化して行うことがで
き、この結果、書き換え時間を従来の多値メモリよりも
短くできる。また、浮遊ゲートからの電荷消失に対して
も余裕を増やすことができるので、記憶状態の信頼性を
高めることができる。さらに、浮遊ゲートの蓄積電荷量
の分布範囲を広く有効に利用できるので、１つのメモリ
セルで８値（３ビット）以上のさらなる多値記憶が比較
的容易に実現可能となる。
【図１】本発明の第１の実施形態による多値記憶ＥＥＰ
ＲＯＭメモリセルの概略的な断面図である。
ＲＯＭメモリセルの概略的な断面図である。
【図２】本発明の第１の実施形態による多値記憶ＥＥＰ
ＲＯＭメモリセルのエネルギーバンドダイヤグラムであ
る。
ＲＯＭメモリセルのエネルギーバンドダイヤグラムであ
る。
【図３】本発明の第１の実施形態による多値記憶ＥＥＰ
ＲＯＭメモリセルのドレイン電流Ｉdsと浮遊ゲート電圧
Ｖfgとの関係を示すグラフである。
ＲＯＭメモリセルのドレイン電流Ｉdsと浮遊ゲート電圧
Ｖfgとの関係を示すグラフである。
【図４】本発明の第１の実施形態による多値記憶ＥＥＰ
ＲＯＭメモリセルにおいて、ｎ＝４を得る場合に必要な
電界強度Ｅx の範囲を求めるためのグラフである。
ＲＯＭメモリセルにおいて、ｎ＝４を得る場合に必要な
電界強度Ｅx の範囲を求めるためのグラフである。
【図５】本発明の第１の実施形態による多値記憶ＥＥＰ
ＲＯＭメモリセルの書き込み動作を説明するための図で
ある。
ＲＯＭメモリセルの書き込み動作を説明するための図で
ある。
【図６】本発明の第１の実施形態による多値記憶ＥＥＰ
ＲＯＭメモリセルの書き込み動作を説明するための図で
ある。
ＲＯＭメモリセルの書き込み動作を説明するための図で
ある。
【図７】本発明の別の実施形態による多値記憶ＥＥＰＲ
ＯＭメモリセルのドレイン電流Ｉdsと浮遊ゲート電圧Ｖ
fgとの関係を示すグラフである。
ＯＭメモリセルのドレイン電流Ｉdsと浮遊ゲート電圧Ｖ
fgとの関係を示すグラフである。
【図８】本発明のさらに別の実施形態によるＭＩＳトラ
ンジスタの製造方法を工程順に示す断面図である。
ンジスタの製造方法を工程順に示す断面図である。
【図９】従来の多値記憶ＥＥＰＲＯＭメモリセルの概略
的な断面図である。
的な断面図である。
【図１０】従来の多値記憶ＥＥＰＲＯＭメモリセルのド
レイン電流Ｉdsと浮遊ゲート電圧Ｖfgとの関係を示すグ
ラフである。
レイン電流Ｉdsと浮遊ゲート電圧Ｖfgとの関係を示すグ
ラフである。
１ Ｐ型シリコン基板
２ ソース
３ ドレイン
４ 浮遊ゲート
５ 制御ゲート
６ トンネル酸化膜
７ ゲート間層間絶縁膜
８ 層間絶縁膜
９ ビットコンタクト
１０ ビット線
１１ チャネル領域
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/788
29/792
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/8247
H01L 27/115
H01L 29/06
H01L 29/66
H01L 29/788
H01L 29/792
Claims (4)
- 【請求項１】 半導体基板の表面に形成されたドレイン
及びソースと、前記ドレインと前記ソースの間を流れる
ドレイン電流を制御するため、前記ドレインと前記ソー
スの間の前記半導体基板表面上にゲート絶縁膜を介して
設けられたゲート構造をもったトランジスタを具備する
半導体装置において、 前記半導体基板の前記ドレインと前記ソースとの間に存
在する部分であるチャネルは、前記ドレイン及び前記ソ
ースに直接接しており、 前記チャネルの前記ドレインと前記ソースとの間の長さ
であるチャネル長は、温度に依存して変化する前記半導
体基板内の伝導キャリアの平均自由行程以下であり、 前記ゲート構造に印加するゲート電圧と、前記ドレイン
と前記ソースとの間を流れるドレイン電流との関係を表
す特性曲線は、前記チャネルにおける電界強度の前記半
導体基板の深さ方向成分に応じて前記ゲート電圧の変化
に対して前記ドレイン電流が階段状に変化する階段状部
分を少なくとも１つ含んでおり、 前記チャネルにおける不純物濃度及び前記ゲート絶縁膜
の厚さは、前記ゲート構造に所定の電圧を印加した状態
において、前記チャネルにおける電界強度の前記半導体
基板の深さ方向成分が１ＭＶ／ｃｍ以下となるように設
定されていることを特徴とする半導体装置。 - 【請求項２】 前記チャネル長が０．０９μｍであるこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記ゲート絶縁膜の厚みが５ｎｍ以下で
あることを特徴とする請求項１又は２に記載の半導体装
置。 - 【請求項４】 前記トランジスタがＭＩＳトランジスタ
であることを特徴とする請求項１〜３のいずれか１項に
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04050396A JP3523956B2 (ja) | 1995-02-10 | 1996-02-02 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4618795 | 1995-02-10 | ||
| JP7-46187 | 1995-02-10 | ||
| JP04050396A JP3523956B2 (ja) | 1995-02-10 | 1996-02-02 | 半導体装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002382182A Division JP2003243546A (ja) | 1995-02-10 | 2002-12-27 | 不揮発性半導体記憶装置 |
| JP2002382183A Division JP4224294B2 (ja) | 1995-02-10 | 2002-12-27 | 不揮発性半導体記憶装置の読み出し方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08279567A JPH08279567A (ja) | 1996-10-22 |
| JP3523956B2 true JP3523956B2 (ja) | 2004-04-26 |
Family
ID=26379966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04050396A Expired - Fee Related JP3523956B2 (ja) | 1995-02-10 | 1996-02-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3523956B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5096782B2 (ja) | 2007-04-19 | 2012-12-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1996
- 1996-02-02 JP JP04050396A patent/JP3523956B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08279567A (ja) | 1996-10-22 |
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| US20080031049A1 (en) | Operation of Nonvolatile Memory Having Modified Channel Region Interface |
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