JPH05326977A - 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法 - Google Patents
不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法Info
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- JPH05326977A JPH05326977A JP4127763A JP12776392A JPH05326977A JP H05326977 A JPH05326977 A JP H05326977A JP 4127763 A JP4127763 A JP 4127763A JP 12776392 A JP12776392 A JP 12776392A JP H05326977 A JPH05326977 A JP H05326977A
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Abstract
(57)【要約】
【構成】シリコン基板４３に、チャネル領域４０を挟ん
でソース領域４１およびドレイン領域４２を形成し、チ
ャネル領域４０上に強誘電体ゲート膜４４を形成し、強
誘電体ゲート膜４４上にゲート電極４５を形成し、ゲー
ト電極４５上にゲート配線４６を形成し、ゲート電極４
５のドレイン領域４２およびソース領域４１側に、導電
性物質からなるサイドウォール４９，５０を、ゲート電
極４５、強誘電体ゲート膜４４および半導体基板４３に
対して絶縁状態で形成し、サイドウォール４９にゲート
配線４６を接続して、ＭＦＳＦＥＴ３０を構成した。 【効果】ゲートに低電圧が、ドレインに書込禁止電圧が
印加されても、サイドウォール４９のトランジスタ部は
ＯＮせず、ドレインの書込禁止電圧は、ドレイン側のオ
フセット領域により遮断され、強誘電体ゲート膜４４の
分極が変化しない。
でソース領域４１およびドレイン領域４２を形成し、チ
ャネル領域４０上に強誘電体ゲート膜４４を形成し、強
誘電体ゲート膜４４上にゲート電極４５を形成し、ゲー
ト電極４５上にゲート配線４６を形成し、ゲート電極４
５のドレイン領域４２およびソース領域４１側に、導電
性物質からなるサイドウォール４９，５０を、ゲート電
極４５、強誘電体ゲート膜４４および半導体基板４３に
対して絶縁状態で形成し、サイドウォール４９にゲート
配線４６を接続して、ＭＦＳＦＥＴ３０を構成した。 【効果】ゲートに低電圧が、ドレインに書込禁止電圧が
印加されても、サイドウォール４９のトランジスタ部は
ＯＮせず、ドレインの書込禁止電圧は、ドレイン側のオ
フセット領域により遮断され、強誘電体ゲート膜４４の
分極が変化しない。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性記憶素子およ
びこれを利用した不揮発性記憶装置、ならびに不揮発性
記憶装置の駆動方法に関する。
びこれを利用した不揮発性記憶装置、ならびに不揮発性
記憶装置の駆動方法に関する。
【０００２】
【従来の技術】従来より、強誘電体を用いた不揮発性記
憶装置（以下、不揮発性メモリという）として、図７に
示されるような、１つの強誘電体キャパシタ１と、１つ
のスイッチング用ＭＯＳ型電界効果トランジスタ（以
下、ＭＯＳＦＥＴ(metal oxide semiconductor feild e
ffect transistor) という）２とを１つの不揮発性記憶
素子（以下、メモリセルとういう）とし、このメモリセ
ルをアレイ状に配置したものが提案されている( 「VLSI
SYSTEM DESIGN」1988 MAY PP117〜123 S.BAKEおよび特
開昭６３−２０１９９８号公報参照）。
憶装置（以下、不揮発性メモリという）として、図７に
示されるような、１つの強誘電体キャパシタ１と、１つ
のスイッチング用ＭＯＳ型電界効果トランジスタ（以
下、ＭＯＳＦＥＴ(metal oxide semiconductor feild e
ffect transistor) という）２とを１つの不揮発性記憶
素子（以下、メモリセルとういう）とし、このメモリセ
ルをアレイ状に配置したものが提案されている( 「VLSI
SYSTEM DESIGN」1988 MAY PP117〜123 S.BAKEおよび特
開昭６３−２０１９９８号公報参照）。
【０００３】上記不揮発性メモリでは、非破壊読み出し
ではなく破壊読み出しであるため、強誘電体の分極反転
が多く、強誘電体薄膜の疲労が大きくなり、書き換え可
能回数が減少する。また、センス用にＤＲＡＭと同等の
電荷量（約３０ｆＦ）が必要であり、ある程度大きな残
留分極が必要である。そのため、強誘電体材料の選択巾
が小さくなる上、微細化の適性にも限界があり、メモリ
の製造が困難であった。
ではなく破壊読み出しであるため、強誘電体の分極反転
が多く、強誘電体薄膜の疲労が大きくなり、書き換え可
能回数が減少する。また、センス用にＤＲＡＭと同等の
電荷量（約３０ｆＦ）が必要であり、ある程度大きな残
留分極が必要である。そのため、強誘電体材料の選択巾
が小さくなる上、微細化の適性にも限界があり、メモリ
の製造が困難であった。
【０００４】これに対処するために、メモリセルに強誘
電体ゲート膜を有する電界効果トランジスタ（以下、Ｍ
ＦＳ(metal ferroelectric semiconductor) ＦＥＴとい
う）を用いると、非破壊読み出しが可能となり、図７の
不揮発性メモリよりも書き換え可能回数が向上する。ま
た、センス用に必要になるのは残留分極による電荷量で
はなく電荷密度であるため、ＭＦＳＦＥＴの微細化が可
能である。さらに、センス用に必要とする残留分極は、
１μＣ／ｃｍ2 以下と比較的小くて済み、材料の選択巾
も大きくなってメモリの製造が簡単となる。
電体ゲート膜を有する電界効果トランジスタ（以下、Ｍ
ＦＳ(metal ferroelectric semiconductor) ＦＥＴとい
う）を用いると、非破壊読み出しが可能となり、図７の
不揮発性メモリよりも書き換え可能回数が向上する。ま
た、センス用に必要になるのは残留分極による電荷量で
はなく電荷密度であるため、ＭＦＳＦＥＴの微細化が可
能である。さらに、センス用に必要とする残留分極は、
１μＣ／ｃｍ2 以下と比較的小くて済み、材料の選択巾
も大きくなってメモリの製造が簡単となる。
【０００５】図８にＭＦＳＦＥＴの断面図を示す。図に
おいて、ＡはＰ型シリコン基板、ＳＤはＮ型のソース−
ドレイン拡散層、３はゲート電極となる導電性薄膜、４
は強誘電体ゲート膜、５は層間絶縁膜、６はソース−ド
レイン電極であって、導電性薄膜３と強誘電体ゲート膜
４とでＭＦＳ構造をとっている。強誘電体材料として
は、主にＰＺＴ、ＰＬＺＴ、ＰｂＴｉＯ3 、ＢａＴｉＯ
3 等のＡＢＯ3 型（Ａ，Ｂ：金属元素）であるペロブス
カイト構造のものが用いられているが、強誘電性を示す
材料であればその限りではない。他の材料としては、例
えば、ＢａＭｇＦ 4 、ＮａＣａＦ3 、Ｋ2 ＺｎＣｌ4 等
のハロゲン化合物、Ｚｎ1-X Ｃｄx Ｔｅ、ＧｅＴｅ、Ｓ
ｎ2 Ｐ2 Ｓ6 等のカルコゲン化合物等が考えられる。た
だし、導電性薄膜３と強誘電体ゲート膜４、または強誘
電体ゲート膜４とソース−ドレイン拡散層ＳＤとの間
に、バッファ層をはめこむことも可能である。
おいて、ＡはＰ型シリコン基板、ＳＤはＮ型のソース−
ドレイン拡散層、３はゲート電極となる導電性薄膜、４
は強誘電体ゲート膜、５は層間絶縁膜、６はソース−ド
レイン電極であって、導電性薄膜３と強誘電体ゲート膜
４とでＭＦＳ構造をとっている。強誘電体材料として
は、主にＰＺＴ、ＰＬＺＴ、ＰｂＴｉＯ3 、ＢａＴｉＯ
3 等のＡＢＯ3 型（Ａ，Ｂ：金属元素）であるペロブス
カイト構造のものが用いられているが、強誘電性を示す
材料であればその限りではない。他の材料としては、例
えば、ＢａＭｇＦ 4 、ＮａＣａＦ3 、Ｋ2 ＺｎＣｌ4 等
のハロゲン化合物、Ｚｎ1-X Ｃｄx Ｔｅ、ＧｅＴｅ、Ｓ
ｎ2 Ｐ2 Ｓ6 等のカルコゲン化合物等が考えられる。た
だし、導電性薄膜３と強誘電体ゲート膜４、または強誘
電体ゲート膜４とソース−ドレイン拡散層ＳＤとの間
に、バッファ層をはめこむことも可能である。
【０００６】上記ＭＦＳＦＥＴの強誘電体は、図９のよ
うなＰ−Ｅヒステリシス特性を持っている。図におい
て、強誘電体に電界Ｅsat 以上を与えるような電圧をＶ
max （＞０）とする。ゲートに＋Ｖmax の電圧を印加す
ると、Ａの状態まで分極しチャネルが形成される。この
後、ゲートの電圧を０にしても、Ｂの状態となり分極が
残留し、チャネルが形成されたままとなる。逆に、ゲー
トに−Ｖmax の電圧（または基板に＋Ｖmax の電圧）を
印加すると、Ｃの状態まで分極し、電圧を０とするとＤ
の状態となる。この過程においてはチャネルが形成され
ない。
うなＰ−Ｅヒステリシス特性を持っている。図におい
て、強誘電体に電界Ｅsat 以上を与えるような電圧をＶ
max （＞０）とする。ゲートに＋Ｖmax の電圧を印加す
ると、Ａの状態まで分極しチャネルが形成される。この
後、ゲートの電圧を０にしても、Ｂの状態となり分極が
残留し、チャネルが形成されたままとなる。逆に、ゲー
トに−Ｖmax の電圧（または基板に＋Ｖmax の電圧）を
印加すると、Ｃの状態まで分極し、電圧を０とするとＤ
の状態となる。この過程においてはチャネルが形成され
ない。
【０００７】図１０にＭＦＳＦＥＴを用いた不揮発性メ
モリの一例を示す。図１０はＭＦＳＦＥＴを用いた不揮
発性メモリの等価回路図である。この不揮発性メモリ
は、図１０の如く、ＭＦＳＦＥＴ１０Ａ，１０Ｂ，１０
Ｃ，１０Ｄのソース、ドレインに、スイッチング用ＭＯ
ＳＦＥＴ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄおよび１２
Ａ，１２Ｂ，１２Ｃ，１２Ｄをそれぞれ直列に接続して
なるメモリセル１３Ａ，１３Ｂ，１３Ｃ，１３Ｄが、所
定の容量（図においては４ビット）をもってマトリクス
状に配列されている。なお、以後の説明において、ＭＦ
ＳＦＥＴ１０Ａ，１０Ｂ，１０Ｃ，１０を総称するとき
は「ＭＦＳＦＥＴ１０」、ＭＯＳＦＥＴ１１Ａ，１１
Ｂ，１１Ｃ，１１Ｄを総称するときは「ＭＯＳＦＥＴ１
１」、ＭＯＳＦＥＴ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄを
総称するときは「ＭＯＳＦＥＴ１２」という。
モリの一例を示す。図１０はＭＦＳＦＥＴを用いた不揮
発性メモリの等価回路図である。この不揮発性メモリ
は、図１０の如く、ＭＦＳＦＥＴ１０Ａ，１０Ｂ，１０
Ｃ，１０Ｄのソース、ドレインに、スイッチング用ＭＯ
ＳＦＥＴ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄおよび１２
Ａ，１２Ｂ，１２Ｃ，１２Ｄをそれぞれ直列に接続して
なるメモリセル１３Ａ，１３Ｂ，１３Ｃ，１３Ｄが、所
定の容量（図においては４ビット）をもってマトリクス
状に配列されている。なお、以後の説明において、ＭＦ
ＳＦＥＴ１０Ａ，１０Ｂ，１０Ｃ，１０を総称するとき
は「ＭＦＳＦＥＴ１０」、ＭＯＳＦＥＴ１１Ａ，１１
Ｂ，１１Ｃ，１１Ｄを総称するときは「ＭＯＳＦＥＴ１
１」、ＭＯＳＦＥＴ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄを
総称するときは「ＭＯＳＦＥＴ１２」という。
【０００８】各ＭＦＳＦＥＴ１０およびＭＯＳＦＥＴ１
１，１２のゲートには、ゲートラインＧＬ１−１，ＧＬ
２−１，ＧＬ３−１およびＧＬ１−２，ＧＬ２−２，Ｇ
Ｌ３−２がそれぞれ接続されている。また、各ＭＯＳＦ
ＥＴ１１のドレインには、ビットラインＢＬ１，ＢＬ２
がそれぞれ接続されている。さらに、各ＭＯＳＦＥＴ１
２のソースは、グランドにそれぞれ接地されている。
１，１２のゲートには、ゲートラインＧＬ１−１，ＧＬ
２−１，ＧＬ３−１およびＧＬ１−２，ＧＬ２−２，Ｇ
Ｌ３−２がそれぞれ接続されている。また、各ＭＯＳＦ
ＥＴ１１のドレインには、ビットラインＢＬ１，ＢＬ２
がそれぞれ接続されている。さらに、各ＭＯＳＦＥＴ１
２のソースは、グランドにそれぞれ接地されている。
【０００９】上記不揮発性メモリにおいて、メモリセル
１３Ａに情報（データ）の書き込みを行う場合には、ゲ
ートラインＧＬ１−１，ＧＬ２−１に対して高電圧Ｈ
を、ゲートラインＧＬ３−１に対して低電圧Ｌをそれぞ
れ印加するとともに、ビットラインＢＬ１に対して低電
圧Ｌをを印加する。なお、ゲートラインＧＬ１−２，Ｇ
Ｌ２−２，ＧＬ３−２に対しては低電圧Ｌが、ビットラ
インＢＬ２に対しては高電圧Ｈがそれぞれ印加されてい
る。そうすると、メモリセル１３Ａ内のＭＦＳＦＥＴ１
０Ａの強誘電体ゲート膜が所定の電気分極状態になり、
データの書き込みが可能となる。
１３Ａに情報（データ）の書き込みを行う場合には、ゲ
ートラインＧＬ１−１，ＧＬ２−１に対して高電圧Ｈ
を、ゲートラインＧＬ３−１に対して低電圧Ｌをそれぞ
れ印加するとともに、ビットラインＢＬ１に対して低電
圧Ｌをを印加する。なお、ゲートラインＧＬ１−２，Ｇ
Ｌ２−２，ＧＬ３−２に対しては低電圧Ｌが、ビットラ
インＢＬ２に対しては高電圧Ｈがそれぞれ印加されてい
る。そうすると、メモリセル１３Ａ内のＭＦＳＦＥＴ１
０Ａの強誘電体ゲート膜が所定の電気分極状態になり、
データの書き込みが可能となる。
【００１０】
【発明が解決しようとする課題】近年、半導体産業の発
展に伴い、不揮発性メモリの集積化が要求されている。
この要求に応えるためには、メモリセルアレイ回路の集
積度を向上させることが考えられる。しかしながら、図
１０に示したメモリセルアレイ回路は３トランジスタ／
１セル構造であるため、不揮発性メモリの集積化にあま
り貢献できなかった。
展に伴い、不揮発性メモリの集積化が要求されている。
この要求に応えるためには、メモリセルアレイ回路の集
積度を向上させることが考えられる。しかしながら、図
１０に示したメモリセルアレイ回路は３トランジスタ／
１セル構造であるため、不揮発性メモリの集積化にあま
り貢献できなかった。
【００１１】そこで、図１１に示すような、１トランジ
スタ／１セル構造を有する不揮発性メモリが提案されて
いる。図１１は１トランジスタ／１セル構造を有する不
揮発性メモリの等価回路図である。この不揮発性メモリ
は、図１１の如く、ＭＦＳＦＥＴ２０Ａ，２０Ｂ，２０
Ｃ，２０Ｄ，２０Ｅ，２０Ｆからなるメモリセル２１
Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅ，２１Ｆが、所定
の容量（図においては６ビット）をもってマトリクス状
に配列されている。なお、以後の説明において、ＭＦＳ
ＦＥＴ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ，２０
Ｆを総称するときは「ＭＦＳＦＥＴ２０」という。
スタ／１セル構造を有する不揮発性メモリが提案されて
いる。図１１は１トランジスタ／１セル構造を有する不
揮発性メモリの等価回路図である。この不揮発性メモリ
は、図１１の如く、ＭＦＳＦＥＴ２０Ａ，２０Ｂ，２０
Ｃ，２０Ｄ，２０Ｅ，２０Ｆからなるメモリセル２１
Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅ，２１Ｆが、所定
の容量（図においては６ビット）をもってマトリクス状
に配列されている。なお、以後の説明において、ＭＦＳ
ＦＥＴ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ，２０
Ｆを総称するときは「ＭＦＳＦＥＴ２０」という。
【００１２】各ＭＦＳＦＥＴ２０のソースには、ワード
ラインＷＬ１，ＷＬ２がそれぞれ接続されている。そし
て、ワードライン毎に隣接するＭＦＳＦＥＴ２０のソー
スとドレインとが接続されており、ソース−ドレイン接
続中間点、両端のＭＦＳＦＥＴ２０Ａ，２０Ｃ，２０
Ｄ，２０Ｆのソース、ドレインに、ビットラインＢＬ
１，ＢＬ２，ＢＬ３，ＢＬ４がそれぞれ接続されてい
る。
ラインＷＬ１，ＷＬ２がそれぞれ接続されている。そし
て、ワードライン毎に隣接するＭＦＳＦＥＴ２０のソー
スとドレインとが接続されており、ソース−ドレイン接
続中間点、両端のＭＦＳＦＥＴ２０Ａ，２０Ｃ，２０
Ｄ，２０Ｆのソース、ドレインに、ビットラインＢＬ
１，ＢＬ２，ＢＬ３，ＢＬ４がそれぞれ接続されてい
る。
【００１３】上記不揮発性メモリにおいて、メモリセル
２１Ｄにデータの書き込みを行う場合には、ワードライ
ンＷＬ２に高電圧Ｈを印加するとともに、ビットライン
ＢＬ１，ＢＬ２に対して書込電圧Ｌを印加する。なお、
ワードラインＷＬ１に対しては低電圧Ｌが、ビットライ
ンＢＬ３に対しては書込禁止電圧Ｈがそれぞれ印加され
ており、ビットラインＢＬ４はオープン状態とされてい
る。
２１Ｄにデータの書き込みを行う場合には、ワードライ
ンＷＬ２に高電圧Ｈを印加するとともに、ビットライン
ＢＬ１，ＢＬ２に対して書込電圧Ｌを印加する。なお、
ワードラインＷＬ１に対しては低電圧Ｌが、ビットライ
ンＢＬ３に対しては書込禁止電圧Ｈがそれぞれ印加され
ており、ビットラインＢＬ４はオープン状態とされてい
る。
【００１４】そうすると、メモリセル２１Ｄ内のＭＦＳ
ＦＥＴ２０Ｄのゲート−ドレイン間に電位差が生じ、Ｍ
ＦＳＦＥＴ２０Ｄの強誘電体ゲート膜が分極するので、
データの書き込みが可能となる。一方、書き込みを行わ
ないメモリセル２１Ｅにあっては、ＭＦＳＦＥＴ２０Ｅ
のゲート−ドレイン間に電位差が生じず、ＭＦＳＦＥＴ
２０Ｅの強誘電体ゲート膜が分極しないので、データの
書き込みは行われない。
ＦＥＴ２０Ｄのゲート−ドレイン間に電位差が生じ、Ｍ
ＦＳＦＥＴ２０Ｄの強誘電体ゲート膜が分極するので、
データの書き込みが可能となる。一方、書き込みを行わ
ないメモリセル２１Ｅにあっては、ＭＦＳＦＥＴ２０Ｅ
のゲート−ドレイン間に電位差が生じず、ＭＦＳＦＥＴ
２０Ｅの強誘電体ゲート膜が分極しないので、データの
書き込みは行われない。
【００１５】しかしながら、図１１に示した不揮発性メ
モリにあっては、上記のように、メモリセル２１Ｄにデ
ータの書き込みを行う際、メモリセル２１Ｄとビットラ
インＢＬ１を共有しているメモリセル２１Ｂ内のＭＦＳ
ＦＥＴ２０Ｂのゲートに低電圧Ｌが、ドレインに書込禁
止電圧Ｈがそれぞれ印加されるため、ＭＦＳＦＥＴ２０
Ｂのゲート−ドレイン間にも電位差が生じてしまい、こ
の電位差により、ＭＦＳＦＥＴ２０Ｂの強誘電体ゲート
膜の分極状態に変化が生じる場合がある。そのため、メ
モリセル２１Ｂに記憶されているデータが破壊される恐
れがあった。
モリにあっては、上記のように、メモリセル２１Ｄにデ
ータの書き込みを行う際、メモリセル２１Ｄとビットラ
インＢＬ１を共有しているメモリセル２１Ｂ内のＭＦＳ
ＦＥＴ２０Ｂのゲートに低電圧Ｌが、ドレインに書込禁
止電圧Ｈがそれぞれ印加されるため、ＭＦＳＦＥＴ２０
Ｂのゲート−ドレイン間にも電位差が生じてしまい、こ
の電位差により、ＭＦＳＦＥＴ２０Ｂの強誘電体ゲート
膜の分極状態に変化が生じる場合がある。そのため、メ
モリセル２１Ｂに記憶されているデータが破壊される恐
れがあった。
【００１６】本発明は、上記に鑑み、高集積化を図りつ
つ、情報の書き込み時において、非選択の不揮発性記憶
素子に記憶されている情報を破壊しないで済む不揮発性
記憶素子およびこれを利用した不揮発性記憶装置、なら
びに不揮発性記憶装置の駆動方法の提供を目的とす
る。。
つ、情報の書き込み時において、非選択の不揮発性記憶
素子に記憶されている情報を破壊しないで済む不揮発性
記憶素子およびこれを利用した不揮発性記憶装置、なら
びに不揮発性記憶装置の駆動方法の提供を目的とす
る。。
【００１７】
【課題を解決するための手段および作用】上記目的を達
成するための本発明の不揮発性記憶素子は、チャネル領
域を挟んでソース領域およびドレイン領域が形成された
半導体基板と、上記チャネル領域上に形成された強誘電
体ゲート膜と、上記強誘電体ゲート膜上に形成されたゲ
ート電極と、上記ゲート電極上に形成されたゲート配線
と、上記ゲート電極のドレイン領域側に、ゲート電極、
強誘電体ゲート膜および半導体基板に対して絶縁状態で
形成された導電性物質からなる書込用サイドウォール
と、上記ゲート電極のソース領域側に、ゲート電極、強
誘電体ゲート膜および半導体基板に対して絶縁状態で形
成された導電性物質からなる読出用サイドウォールとを
備え、上記書込用サイドウォールは、ゲート配線に接続
されているものである。
成するための本発明の不揮発性記憶素子は、チャネル領
域を挟んでソース領域およびドレイン領域が形成された
半導体基板と、上記チャネル領域上に形成された強誘電
体ゲート膜と、上記強誘電体ゲート膜上に形成されたゲ
ート電極と、上記ゲート電極上に形成されたゲート配線
と、上記ゲート電極のドレイン領域側に、ゲート電極、
強誘電体ゲート膜および半導体基板に対して絶縁状態で
形成された導電性物質からなる書込用サイドウォール
と、上記ゲート電極のソース領域側に、ゲート電極、強
誘電体ゲート膜および半導体基板に対して絶縁状態で形
成された導電性物質からなる読出用サイドウォールとを
備え、上記書込用サイドウォールは、ゲート配線に接続
されているものである。
【００１８】そして、上記不揮発性記憶素子を利用した
不揮発性記憶装置は、上記不揮発性記憶素子がマトリク
ス状に配列され、上記各不揮発性記憶素子のゲートに、
ワードラインがそれぞれ接続され、上記ワードライン毎
に隣接する不揮発性記憶素子のソースとドレインとが接
続され、上記各ソース−ドレイン接続中間点、両端の不
揮発性記憶素子のソース、ドレインおよび各読出用サイ
ドウォールに、ビットラインがそれぞれ接続されている
ものである。
不揮発性記憶装置は、上記不揮発性記憶素子がマトリク
ス状に配列され、上記各不揮発性記憶素子のゲートに、
ワードラインがそれぞれ接続され、上記ワードライン毎
に隣接する不揮発性記憶素子のソースとドレインとが接
続され、上記各ソース−ドレイン接続中間点、両端の不
揮発性記憶素子のソース、ドレインおよび各読出用サイ
ドウォールに、ビットラインがそれぞれ接続されている
ものである。
【００１９】この不揮発性記憶装置は、１タランジスタ
／１セル構造を有しているので、高集積化に貢献する。
上記不揮発性記憶装置の駆動方法は、情報の書き込み時
に、書き込みを行う不揮発性記憶素子に接続されている
ワードラインに対して高電圧を印加し、書き込みを行う
不揮発性記憶素子を選択するため、当該不揮発性記憶素
子のドレインに接続されているビットラインに対して書
込電圧を印加し、非選択の不揮発性記憶素子のドレイン
に接続されているビットラインに対して書込禁止電圧を
印加し、他のワードラインおよびビットラインに対して
低電圧をそれぞれ印加し、情報の読み出し時に、読み出
しを行う不揮発性記憶素子に接続されているワードライ
ンに対して高電圧を印加し、読み出しを行う不揮発性記
憶素子を選択するため、当該不揮発性記憶素子の読出用
サイドウォールに接続されているビットラインに対して
読出電圧を印加し、ソースに接続されているビットライ
ンをグランドに接地し、ドレインに接続されているビッ
トラインに対して高電圧を印加し、情報の消去時に、半
導体基板に対して高電圧を印加し、消去を行う不揮発性
記憶素子に接続されているワードラインに対して低電圧
を印加するものである。
／１セル構造を有しているので、高集積化に貢献する。
上記不揮発性記憶装置の駆動方法は、情報の書き込み時
に、書き込みを行う不揮発性記憶素子に接続されている
ワードラインに対して高電圧を印加し、書き込みを行う
不揮発性記憶素子を選択するため、当該不揮発性記憶素
子のドレインに接続されているビットラインに対して書
込電圧を印加し、非選択の不揮発性記憶素子のドレイン
に接続されているビットラインに対して書込禁止電圧を
印加し、他のワードラインおよびビットラインに対して
低電圧をそれぞれ印加し、情報の読み出し時に、読み出
しを行う不揮発性記憶素子に接続されているワードライ
ンに対して高電圧を印加し、読み出しを行う不揮発性記
憶素子を選択するため、当該不揮発性記憶素子の読出用
サイドウォールに接続されているビットラインに対して
読出電圧を印加し、ソースに接続されているビットライ
ンをグランドに接地し、ドレインに接続されているビッ
トラインに対して高電圧を印加し、情報の消去時に、半
導体基板に対して高電圧を印加し、消去を行う不揮発性
記憶素子に接続されているワードラインに対して低電圧
を印加するものである。
【００２０】上記駆動方法において、情報の書き込み時
に選択された不揮発性記憶素子のゲート−ドレイン間に
電位差が生じ、強誘電体ゲート膜に分極が生じ、データ
が書き込まれる。このとき、読出用サイドウォールは、
ゲート電極、強誘電体ゲート膜および半導体基板に対し
て絶縁状態で形成されているため、当該サイドウォール
のトランジスタ部はＯＮせず、読出用サイドウォールの
下方は常にオフセット領域となっており、ソース側のオ
フセット領域を除くチャネル領域に電子が整列する。
に選択された不揮発性記憶素子のゲート−ドレイン間に
電位差が生じ、強誘電体ゲート膜に分極が生じ、データ
が書き込まれる。このとき、読出用サイドウォールは、
ゲート電極、強誘電体ゲート膜および半導体基板に対し
て絶縁状態で形成されているため、当該サイドウォール
のトランジスタ部はＯＮせず、読出用サイドウォールの
下方は常にオフセット領域となっており、ソース側のオ
フセット領域を除くチャネル領域に電子が整列する。
【００２１】一方、書き込み時において、ゲートに低電
圧が印加されている非選択の不揮発性記憶素子のドレイ
ンには、書込禁止電圧が印加されるが、書込用サイドウ
ォールは、ゲート電極、強誘電体ゲート膜および半導体
基板に対して絶縁状態で形成されているとともに、ゲー
ト配線に接続されているため、当該サイドウォールのト
ランジスタ部はＯＮせず、書込用サイドウォールの下方
は常にオフセット領域となっており、ドレインの書込禁
止電圧は、ドレイン側のオフセット領域により遮断され
るので、当該非選択の不揮発性記憶素子の強誘電体ゲー
ト膜の分極が変化しないで済み、情報が破壊されること
はない。
圧が印加されている非選択の不揮発性記憶素子のドレイ
ンには、書込禁止電圧が印加されるが、書込用サイドウ
ォールは、ゲート電極、強誘電体ゲート膜および半導体
基板に対して絶縁状態で形成されているとともに、ゲー
ト配線に接続されているため、当該サイドウォールのト
ランジスタ部はＯＮせず、書込用サイドウォールの下方
は常にオフセット領域となっており、ドレインの書込禁
止電圧は、ドレイン側のオフセット領域により遮断され
るので、当該非選択の不揮発性記憶素子の強誘電体ゲー
ト膜の分極が変化しないで済み、情報が破壊されること
はない。
【００２２】そして、情報の読み出し時には、読出用サ
イドウォールのトランジスタ部がＯＮする。このとき、
不揮発性記憶素子に情報が書き込まれていれば、ソース
領域とドレイン領域との間に電子が整列してチャネルが
形成され、情報が読み出される。また、情報の消去とき
には、書き込み時の逆バイアスがかかり、１つのワード
ラインに接続されている全ての不揮発性記憶素子の強誘
電体ゲート膜が分極反転するので、情報がライン一括消
去される。
イドウォールのトランジスタ部がＯＮする。このとき、
不揮発性記憶素子に情報が書き込まれていれば、ソース
領域とドレイン領域との間に電子が整列してチャネルが
形成され、情報が読み出される。また、情報の消去とき
には、書き込み時の逆バイアスがかかり、１つのワード
ラインに接続されている全ての不揮発性記憶素子の強誘
電体ゲート膜が分極反転するので、情報がライン一括消
去される。
【００２３】
【実施例】以下、本発明の一実施例を図１ないし図６に
基づいて詳述する。本実施例に係る不揮発性記憶装置
（以下、不揮発性メモリという）の電気的構成につい
て、図１を参照しつつ説明する。図１は本発明の一実施
例に係る不揮発性メモリの等価回路図である。
基づいて詳述する。本実施例に係る不揮発性記憶装置
（以下、不揮発性メモリという）の電気的構成につい
て、図１を参照しつつ説明する。図１は本発明の一実施
例に係る不揮発性メモリの等価回路図である。
【００２４】本実施例の不揮発性メモリは、図１の如
く、１トランジスタ／１セル構造を有しており、強誘電
体ゲート膜を備えた電界効果トランジスタ（以下、ＭＦ
ＳＦＥＴ(metal ferroelectric semiconductor field e
ffect transistor) という）３０Ａ，３０Ｂ，３０Ｃ，
３０Ｄ，３０Ｅ，３０Ｆ，３０Ｇ，３０Ｈからなる不揮
発性記憶素子（以下、不揮発性メモリセルという）３１
Ａ，３１Ｂ，３１Ｃ，３１Ｄ，３１Ｅ，３１Ｆ，３１
Ｇ，３１Ｈが、所定の容量（図において８ビット）でマ
トリクス状に配列されている。なお、以下の説明におい
て、ＭＦＳＦＥＴ３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，３
０Ｅ，３０Ｆ，３０Ｇ，３０Ｈを総称するときは「ＭＦ
ＳＦＥＴ３０」という。
く、１トランジスタ／１セル構造を有しており、強誘電
体ゲート膜を備えた電界効果トランジスタ（以下、ＭＦ
ＳＦＥＴ(metal ferroelectric semiconductor field e
ffect transistor) という）３０Ａ，３０Ｂ，３０Ｃ，
３０Ｄ，３０Ｅ，３０Ｆ，３０Ｇ，３０Ｈからなる不揮
発性記憶素子（以下、不揮発性メモリセルという）３１
Ａ，３１Ｂ，３１Ｃ，３１Ｄ，３１Ｅ，３１Ｆ，３１
Ｇ，３１Ｈが、所定の容量（図において８ビット）でマ
トリクス状に配列されている。なお、以下の説明におい
て、ＭＦＳＦＥＴ３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，３
０Ｅ，３０Ｆ，３０Ｇ，３０Ｈを総称するときは「ＭＦ
ＳＦＥＴ３０」という。
【００２５】そして、ＭＦＳＦＥＴ３０Ａ，３０Ｂ，３
０Ｃ，３０Ｄおよび３０Ｅ，３０Ｆ，３０Ｇ，３０Ｈの
ゲートに、ワードラインＷＬ１，ＷＬ２がそれぞれ接続
されており、ワードラインＷＬ１，ＷＬ２毎に隣接する
ＭＦＳＦＥＴ３０Ａ，３０Ｂ，３０Ｃ，３０Ｄおよび３
０Ｅ，３０Ｆ，３０Ｇ，３０Ｈのソースとドレインとが
接続されている。さらに、上記ソース−ドレイン接続中
間点、両端のＭＦＳＦＥＴ３０Ａ，３０Ｄおよび３０
Ｅ，３０Ｈのソース、ドレインおよび後述するＭＦＳＦ
ＥＴ３０の読出用サイドウォールに、ビットラインＢＬ
１，ＢＬ２，ＢＬ３，ＢＬ４，ＢＬ５，ＢＬ６，ＢＬ
７，ＢＬ８，ＢＬ９がそれぞれ接続されている。
０Ｃ，３０Ｄおよび３０Ｅ，３０Ｆ，３０Ｇ，３０Ｈの
ゲートに、ワードラインＷＬ１，ＷＬ２がそれぞれ接続
されており、ワードラインＷＬ１，ＷＬ２毎に隣接する
ＭＦＳＦＥＴ３０Ａ，３０Ｂ，３０Ｃ，３０Ｄおよび３
０Ｅ，３０Ｆ，３０Ｇ，３０Ｈのソースとドレインとが
接続されている。さらに、上記ソース−ドレイン接続中
間点、両端のＭＦＳＦＥＴ３０Ａ，３０Ｄおよび３０
Ｅ，３０Ｈのソース、ドレインおよび後述するＭＦＳＦ
ＥＴ３０の読出用サイドウォールに、ビットラインＢＬ
１，ＢＬ２，ＢＬ３，ＢＬ４，ＢＬ５，ＢＬ６，ＢＬ
７，ＢＬ８，ＢＬ９がそれぞれ接続されている。
【００２６】上記不揮発性メモリにおける情報（デー
タ）の書き込み、読み出し、消去の動作について説明す
る。 ＜書き込み＞データの書き込みは、ワードライン毎にシ
リアルに行われる。例えば、ワードラインＷＬ１が接続
されている不揮発性メモリセル３１Ａ，３１Ｂ，３１
Ｃ，３１Ｄにデータの書き込みを行うとする。
タ）の書き込み、読み出し、消去の動作について説明す
る。 ＜書き込み＞データの書き込みは、ワードライン毎にシ
リアルに行われる。例えば、ワードラインＷＬ１が接続
されている不揮発性メモリセル３１Ａ，３１Ｂ，３１
Ｃ，３１Ｄにデータの書き込みを行うとする。
【００２７】まず、ワードラインＷＬ１に対して高電圧
Ｈを印加し、不揮発性メモリセル３１Ａを選択するた
め、当該メモリセル３１ＡのＭＦＳＦＥＴ３０Ａのドレ
インに接続されているビットラインＢＬ３に対して書込
電圧Ｌを印加し、非選択の不揮発性メモリセル３１Ｂ，
３１Ｃ，３１ＤのＭＦＳＦＥＴ３０Ｂ，３０Ｃ，３０Ｄ
のドレインに接続されているビットラインＢＬ５，ＢＬ
７，ＢＬ９に対して書込禁止電圧Ｈを印加し、他のワー
ドラインＷＬ２およびビットラインＢＬ１，ＢＬ２，Ｂ
Ｌ４，ＢＬ６，ＢＬ８に対して低電圧Ｌをそれぞれ印加
する。
Ｈを印加し、不揮発性メモリセル３１Ａを選択するた
め、当該メモリセル３１ＡのＭＦＳＦＥＴ３０Ａのドレ
インに接続されているビットラインＢＬ３に対して書込
電圧Ｌを印加し、非選択の不揮発性メモリセル３１Ｂ，
３１Ｃ，３１ＤのＭＦＳＦＥＴ３０Ｂ，３０Ｃ，３０Ｄ
のドレインに接続されているビットラインＢＬ５，ＢＬ
７，ＢＬ９に対して書込禁止電圧Ｈを印加し、他のワー
ドラインＷＬ２およびビットラインＢＬ１，ＢＬ２，Ｂ
Ｌ４，ＢＬ６，ＢＬ８に対して低電圧Ｌをそれぞれ印加
する。
【００２８】そうすると、後述するＭＦＳＦＥＴ３０の
動作原理により、ＭＦＳＦＥＴ３０Ａのゲート−ドレイ
ン間に電位差が発生し、ＭＦＳＦＥＴ３０Ａの強誘電体
ゲート膜が分極するので、メモリセル３１Ａにデータが
書き込まれる。一方、ＭＦＳＦＥＴ３０Ｂ，３０Ｃ，３
０Ｄのゲート−ドレイン間に電位差が発生せず、ＭＦＳ
ＦＥＴ３０Ｂ，３０Ｃ，３０Ｄの強誘電体ゲート膜が分
極しないので、メモリセル３１Ｂ，３１Ｃ，３１Ｄにデ
ータの書き込みが行われない。
動作原理により、ＭＦＳＦＥＴ３０Ａのゲート−ドレイ
ン間に電位差が発生し、ＭＦＳＦＥＴ３０Ａの強誘電体
ゲート膜が分極するので、メモリセル３１Ａにデータが
書き込まれる。一方、ＭＦＳＦＥＴ３０Ｂ，３０Ｃ，３
０Ｄのゲート−ドレイン間に電位差が発生せず、ＭＦＳ
ＦＥＴ３０Ｂ，３０Ｃ，３０Ｄの強誘電体ゲート膜が分
極しないので、メモリセル３１Ｂ，３１Ｃ，３１Ｄにデ
ータの書き込みが行われない。
【００２９】次に、ビットラインＢＬ３に対しては低電
圧Ｌを印加し、不揮発性メモリセル３１Ｂを選択するた
め、当該メモリセル３１ＢのＭＦＳＦＥＴ３０Ｂのドレ
インに接続されているビットラインＢＬ５に対して書込
電圧Ｌを印加すると、メモリセル３１Ｂにデータが書き
込まれる。以後、順次図１に示す矢印Ｘ方向に向かっ
て、ビットラインＢＬ５およびＢＬ７に対しては低電圧
Ｌを印加し、書き込みを行う不揮発性メモリセル３１
Ｃ，３１Ｄを選択するため、当該メモリセル３１Ｃ，３
１ＤのＭＦＳＦＥＴ３０Ｃ，３０Ｄのドレインに接続さ
れているビットラインＢＬ７およびＢＬ９に対して書込
電圧Ｌをそれぞれ印加すれば、メモリセル３１Ｃ，３１
Ｄにそれぞれデータが書き込まれる。 ＜読み出し＞例えば、不揮発性メモリセル３１Ａに記憶
されているデータの読み出しを行うとする。メモリセル
３１Ａに接続されているワードラインＷＬ１に対して高
電圧Ｈを印加し、メモリセル３１Ａを選択するため、当
該メモリセル３１ＡのＭＦＳＦＥＴ３０Ａの読出用サイ
ドウォールに接続されているビットラインＢＬ２に対し
て読出禁止電圧Ｌまたは読出電圧Ｈを印加し、ソースに
接続されているビットラインＢＬ１をグランドに接地
し、ドレインに接続されているビットラインＢＬ３に対
して高電圧Ｈを印加する。
圧Ｌを印加し、不揮発性メモリセル３１Ｂを選択するた
め、当該メモリセル３１ＢのＭＦＳＦＥＴ３０Ｂのドレ
インに接続されているビットラインＢＬ５に対して書込
電圧Ｌを印加すると、メモリセル３１Ｂにデータが書き
込まれる。以後、順次図１に示す矢印Ｘ方向に向かっ
て、ビットラインＢＬ５およびＢＬ７に対しては低電圧
Ｌを印加し、書き込みを行う不揮発性メモリセル３１
Ｃ，３１Ｄを選択するため、当該メモリセル３１Ｃ，３
１ＤのＭＦＳＦＥＴ３０Ｃ，３０Ｄのドレインに接続さ
れているビットラインＢＬ７およびＢＬ９に対して書込
電圧Ｌをそれぞれ印加すれば、メモリセル３１Ｃ，３１
Ｄにそれぞれデータが書き込まれる。 ＜読み出し＞例えば、不揮発性メモリセル３１Ａに記憶
されているデータの読み出しを行うとする。メモリセル
３１Ａに接続されているワードラインＷＬ１に対して高
電圧Ｈを印加し、メモリセル３１Ａを選択するため、当
該メモリセル３１ＡのＭＦＳＦＥＴ３０Ａの読出用サイ
ドウォールに接続されているビットラインＢＬ２に対し
て読出禁止電圧Ｌまたは読出電圧Ｈを印加し、ソースに
接続されているビットラインＢＬ１をグランドに接地
し、ドレインに接続されているビットラインＢＬ３に対
して高電圧Ｈを印加する。
【００３０】ビットラインＢＬ２に対して読出禁止電圧
Ｌを印加すると、読出用サイドウォールのトランジスタ
部がＯＮせず、データの読み出しが禁止される。一方、
ビットラインＢＬ２に対して読出電圧Ｈを印加すると、
読出用サイドウォールのトランジスタ部がＯＮし、デー
タの読み出しが可能となる。このとき、メモリセル３１
Ａにデータが書き込まれておれば、ＭＦＳＦＥＴ３０Ａ
のソース−ドレイン間が導通し、チャネルが形成され
る。この状態を、外部に接続したデコーダおよびセンス
アンプ（図示せず）によってセンシングすることで、メ
モリセル３１Ａに記憶されているデータが読み出され
る。 ＜消去＞データの消去は、ワードライン毎にライン一括
消去される。例えば、ワードラインＷＬ１が接続されて
いる不揮発性メモリセル３１Ａ，３１Ｂ，３１Ｃ，３１
Ｄのデータの消去を行うとする。半導体基板に対して高
電圧Ｈを、ワードラインＷＬ１に対して低電圧Ｌをそれ
ぞれ印加する。そすると、メモリセル３１Ａ，３１Ｂ，
３１Ｃ，３１ＤのＭＦＳＦＥＴ３０Ａ，３０Ｂ，３０
Ｃ，３０Ｄのゲートに、データの書き込み時の逆バイア
スがかかり、ＭＦＳＦＥＴ３０Ａ，３０Ｂ，３０Ｃ，３
０Ｄの強誘電体ゲート膜が分極反転するので、メモリセ
ル３１Ａ，３１Ｂ，３１Ｃ，３１Ｄに記憶されているデ
ータがライン一括消去される。
Ｌを印加すると、読出用サイドウォールのトランジスタ
部がＯＮせず、データの読み出しが禁止される。一方、
ビットラインＢＬ２に対して読出電圧Ｈを印加すると、
読出用サイドウォールのトランジスタ部がＯＮし、デー
タの読み出しが可能となる。このとき、メモリセル３１
Ａにデータが書き込まれておれば、ＭＦＳＦＥＴ３０Ａ
のソース−ドレイン間が導通し、チャネルが形成され
る。この状態を、外部に接続したデコーダおよびセンス
アンプ（図示せず）によってセンシングすることで、メ
モリセル３１Ａに記憶されているデータが読み出され
る。 ＜消去＞データの消去は、ワードライン毎にライン一括
消去される。例えば、ワードラインＷＬ１が接続されて
いる不揮発性メモリセル３１Ａ，３１Ｂ，３１Ｃ，３１
Ｄのデータの消去を行うとする。半導体基板に対して高
電圧Ｈを、ワードラインＷＬ１に対して低電圧Ｌをそれ
ぞれ印加する。そすると、メモリセル３１Ａ，３１Ｂ，
３１Ｃ，３１ＤのＭＦＳＦＥＴ３０Ａ，３０Ｂ，３０
Ｃ，３０Ｄのゲートに、データの書き込み時の逆バイア
スがかかり、ＭＦＳＦＥＴ３０Ａ，３０Ｂ，３０Ｃ，３
０Ｄの強誘電体ゲート膜が分極反転するので、メモリセ
ル３１Ａ，３１Ｂ，３１Ｃ，３１Ｄに記憶されているデ
ータがライン一括消去される。
【００３１】ＭＦＳＦＥＴ３０の構造について、図２、
３を参照しつつ説明する。図２はＭＦＳＦＥＴの構造を
示す断面図、図３は同じくその平面図である。ＭＦＳＦ
ＥＴ３０は、図２の如く、チャネル領域４０を挟んでＮ
型ソース領域４１およびＮ型ドレイン領域４２が形成さ
れた面方位（１００）のＰ型シリコン基板４３と、チャ
ネル領域４０上に形成された強誘電体ゲート膜４４と、
強誘電体ゲート膜４４上に形成されたゲート電極４５
と、ゲート電極４５上に形成されたゲート配線４６とを
備え、いわゆるＭＦＳ構造を有している。
３を参照しつつ説明する。図２はＭＦＳＦＥＴの構造を
示す断面図、図３は同じくその平面図である。ＭＦＳＦ
ＥＴ３０は、図２の如く、チャネル領域４０を挟んでＮ
型ソース領域４１およびＮ型ドレイン領域４２が形成さ
れた面方位（１００）のＰ型シリコン基板４３と、チャ
ネル領域４０上に形成された強誘電体ゲート膜４４と、
強誘電体ゲート膜４４上に形成されたゲート電極４５
と、ゲート電極４５上に形成されたゲート配線４６とを
備え、いわゆるＭＦＳ構造を有している。
【００３２】ソース領域４１およびドレイン領域４２の
直上部には、ＬＯＣＯＳ(local oxidation of silicon)
法により厚膜に形成されたフィールド酸化膜４７が設け
られている。そして、フィールド酸化膜４７上には、Ｓ
ｉＯ2 膜４８が形成されている。ゲート電極４５のドレ
イン領域４２側には、ＳｉＯ2 膜４８を介して書込用サ
イドウォール４９が、ゲート電極４５、強誘電体ゲート
膜４４および半導体基板４３に対して絶縁状態で形成さ
れており、ソース領域４１側には、ＳｉＯ2 膜４８を介
して読出用サイドウォール５０が、ゲート電極４５、強
誘電体ゲート膜４４および半導体基板４３に対して絶縁
状態で形成されている。
直上部には、ＬＯＣＯＳ(local oxidation of silicon)
法により厚膜に形成されたフィールド酸化膜４７が設け
られている。そして、フィールド酸化膜４７上には、Ｓ
ｉＯ2 膜４８が形成されている。ゲート電極４５のドレ
イン領域４２側には、ＳｉＯ2 膜４８を介して書込用サ
イドウォール４９が、ゲート電極４５、強誘電体ゲート
膜４４および半導体基板４３に対して絶縁状態で形成さ
れており、ソース領域４１側には、ＳｉＯ2 膜４８を介
して読出用サイドウォール５０が、ゲート電極４５、強
誘電体ゲート膜４４および半導体基板４３に対して絶縁
状態で形成されている。
【００３３】サイドウォール４９，５０は、導電性物質
からなり、その幅Ｄは、０．２〜０．３μｍに設定され
ている。そして、書込用サイドウォール４９は、ゲート
配線４６に接続されており、読出用サイドウォール５０
は、ＳｉＯ2 膜４８で囲まれている。また、ゲート配線
４６は、図３の如く、読出用サイドウォール５０と直交
するかたちで引き回されている。
からなり、その幅Ｄは、０．２〜０．３μｍに設定され
ている。そして、書込用サイドウォール４９は、ゲート
配線４６に接続されており、読出用サイドウォール５０
は、ＳｉＯ2 膜４８で囲まれている。また、ゲート配線
４６は、図３の如く、読出用サイドウォール５０と直交
するかたちで引き回されている。
【００３４】ＭＦＳＦＥＴ３０の製造方法について、図
４を参照しつつ説明する。図４はＭＦＳＦＥＴの製造方
法を工程順に示す断面図である。図４（ａ）のように、
熱酸化により、Ｐ型シリコン基板４３上にＳｉＯ2 膜６
０を形成した後、ＳｉＯ2 膜６０上にＳｉ3 Ｎ4 膜６１
を形成する。図４（ｂ）のように、フォソリソグラフィ
ー技術により、Ｓｉ3 Ｎ4 膜６１上にレジストを塗布
し、エッチングにより、トランジスタ動作領域を残して
Ｓｉ3Ｎ4 膜６１を除去し、ＳｉＯ2 膜６０を露出させ
る。
４を参照しつつ説明する。図４はＭＦＳＦＥＴの製造方
法を工程順に示す断面図である。図４（ａ）のように、
熱酸化により、Ｐ型シリコン基板４３上にＳｉＯ2 膜６
０を形成した後、ＳｉＯ2 膜６０上にＳｉ3 Ｎ4 膜６１
を形成する。図４（ｂ）のように、フォソリソグラフィ
ー技術により、Ｓｉ3 Ｎ4 膜６１上にレジストを塗布
し、エッチングにより、トランジスタ動作領域を残して
Ｓｉ3Ｎ4 膜６１を除去し、ＳｉＯ2 膜６０を露出させ
る。
【００３５】図４（ｃ）のように、Ｓｉ3 Ｎ4 膜６１を
マスクとして、例えばインプラ(implant) により、リン
イオンをドーピングし、Ｐ型シリコン基板４３の表層部
にチャネル領域４０を挟んでＮ型ソース領域４１および
Ｎ型ドレイン領域４２を形成する。図４（ｄ）のよう
に、例えば水蒸気酸化等のＬＯＣＯＳ法により、ソース
領域４１、ドレイン領域４２上のＳｉＯ2 膜６０を成長
させて厚いフィールド酸化膜４７を形成する。このと
き、ソース領域４１、ドレイン領域４２の深さは、Ｓｉ
Ｏ2 膜６０の成長により浸食されて浅くなる。
マスクとして、例えばインプラ(implant) により、リン
イオンをドーピングし、Ｐ型シリコン基板４３の表層部
にチャネル領域４０を挟んでＮ型ソース領域４１および
Ｎ型ドレイン領域４２を形成する。図４（ｄ）のよう
に、例えば水蒸気酸化等のＬＯＣＯＳ法により、ソース
領域４１、ドレイン領域４２上のＳｉＯ2 膜６０を成長
させて厚いフィールド酸化膜４７を形成する。このと
き、ソース領域４１、ドレイン領域４２の深さは、Ｓｉ
Ｏ2 膜６０の成長により浸食されて浅くなる。
【００３６】図４（ｅ）のように、エッチングにより、
Ｓｉ3 Ｎ4 膜６１およびチャネル領域上のＳｉＯ2 膜を
除去した後、例えばＣＶＤ(chemical vapor depositio
n) 法により、全面に強誘電体６２、ポリシリコン６３
を順次堆積させる。図４（ｆ）のように、フォソリソグ
ラフィー技術により、ポリシリコン６３上にレジストを
塗布した後、エッチングにより、強誘電体６２、ポリシ
リコン６３の一部を除去して、強誘電体ゲート膜４４、
ゲート電極４５を形成する。
Ｓｉ3 Ｎ4 膜６１およびチャネル領域上のＳｉＯ2 膜を
除去した後、例えばＣＶＤ(chemical vapor depositio
n) 法により、全面に強誘電体６２、ポリシリコン６３
を順次堆積させる。図４（ｆ）のように、フォソリソグ
ラフィー技術により、ポリシリコン６３上にレジストを
塗布した後、エッチングにより、強誘電体６２、ポリシ
リコン６３の一部を除去して、強誘電体ゲート膜４４、
ゲート電極４５を形成する。
【００３７】図４（ｇ）のように、熱酸化により、全面
にＳｉＯ2 膜４８を形成する。図４（ｈ）のように、例
えばＣＶＤ法により、ＳｉＯ2 膜４８上に、例えばポリ
シリコン等の導電性物質６４を堆積させる。図４（ｉ）
のように、エッチングにより、ポリシリコン６４を除去
してゲート電極４５の両側（ソース領域４１、ドレイン
領域４２側）にそれぞれサイドウォール４９，５０を形
成する。。
にＳｉＯ2 膜４８を形成する。図４（ｈ）のように、例
えばＣＶＤ法により、ＳｉＯ2 膜４８上に、例えばポリ
シリコン等の導電性物質６４を堆積させる。図４（ｉ）
のように、エッチングにより、ポリシリコン６４を除去
してゲート電極４５の両側（ソース領域４１、ドレイン
領域４２側）にそれぞれサイドウォール４９，５０を形
成する。。
【００３８】図４（ｊ）のように、例えばＣＶＤ法によ
り、ＳｉＯ2 膜４８で全面を覆う。図４（ｋ）のよう
に、読出用サイドウォール５０を覆うよう、ＳｉＯ2 膜
４８上にレジスト６５を塗布してマスクを施した後、選
択的にＨＦエッチングにより、ＳｉＯ2 膜４８を除去
し、ゲート電極４５の一部および書込用サイドウォール
４９を露出させる。
り、ＳｉＯ2 膜４８で全面を覆う。図４（ｋ）のよう
に、読出用サイドウォール５０を覆うよう、ＳｉＯ2 膜
４８上にレジスト６５を塗布してマスクを施した後、選
択的にＨＦエッチングにより、ＳｉＯ2 膜４８を除去
し、ゲート電極４５の一部および書込用サイドウォール
４９を露出させる。
【００３９】図４（ｌ）のように、レジスト６５を除去
した後、ゲート電極４５上にポリシリコンを堆積して、
書込用サイドウォール４９と接続するよう、ゲート配線
４６を形成する。上記図４（ｉ）のサイドウォール形成
工程においては、ポリシリコン６４の膜厚とサイドウォ
ール４９，５０の幅とがほぼ等しくなるので、サイドウ
ォール４９，５０の幅の制御をポリシリコン６４の膜厚
を制御することで行える。よって、サイドウォール４
９，５０は、フォソリソグラフィー技術に関係なく、小
さいものが形成できるので、それほどゲート長を増大さ
せなくて済み、高集積化に対しては影響を与えない。
した後、ゲート電極４５上にポリシリコンを堆積して、
書込用サイドウォール４９と接続するよう、ゲート配線
４６を形成する。上記図４（ｉ）のサイドウォール形成
工程においては、ポリシリコン６４の膜厚とサイドウォ
ール４９，５０の幅とがほぼ等しくなるので、サイドウ
ォール４９，５０の幅の制御をポリシリコン６４の膜厚
を制御することで行える。よって、サイドウォール４
９，５０は、フォソリソグラフィー技術に関係なく、小
さいものが形成できるので、それほどゲート長を増大さ
せなくて済み、高集積化に対しては影響を与えない。
【００４０】ＦＥＴ３０の動作原理について、図５、６
を参照しつつ説明する。図５はＦＥＴの動作原理を示す
図、図６はＦＥＴの等価回路図であって、両図（ａ）は
書き込み状態を、両図（ｂ）は読み出し状態をそれぞれ
示している。 ＜書き込み＞図６（ａ）のように、データの書き込み時
に、ＭＦＳＦＥＴ３０のゲートに高電圧Ｈを、ソースお
よび書込用サイドウォールに低電圧Ｌを、ドレインに書
込電圧Ｌをそれぞれ印加すると、ゲート−ドレイン間に
電位差が生じ、図５（ａ）のように、強誘電体ゲート膜
に分極が生じ、データが書き込まれる。
を参照しつつ説明する。図５はＦＥＴの動作原理を示す
図、図６はＦＥＴの等価回路図であって、両図（ａ）は
書き込み状態を、両図（ｂ）は読み出し状態をそれぞれ
示している。 ＜書き込み＞図６（ａ）のように、データの書き込み時
に、ＭＦＳＦＥＴ３０のゲートに高電圧Ｈを、ソースお
よび書込用サイドウォールに低電圧Ｌを、ドレインに書
込電圧Ｌをそれぞれ印加すると、ゲート−ドレイン間に
電位差が生じ、図５（ａ）のように、強誘電体ゲート膜
に分極が生じ、データが書き込まれる。
【００４１】このとき、読出用サイドウォール５０は、
ゲート電極４５、強誘電体ゲート膜４４および半導体基
板４３に対して絶縁状態で形成されているので、読出用
サイドウォール５０のトランジスタ部はＯＮせず、読出
用サイドウォール５０の下方は常にオフセット領域ＯＳ
となる。したがって、このオフセット領域ＯＳを除くチ
ャネル領域に電子が整列する。
ゲート電極４５、強誘電体ゲート膜４４および半導体基
板４３に対して絶縁状態で形成されているので、読出用
サイドウォール５０のトランジスタ部はＯＮせず、読出
用サイドウォール５０の下方は常にオフセット領域ＯＳ
となる。したがって、このオフセット領域ＯＳを除くチ
ャネル領域に電子が整列する。
【００４２】一方、書き込み時において、ゲートに低電
圧Ｌが印加されているＭＦＳＦＥＴ（例えば、図１に示
すＭＦＳＦＥＴ３０Ａを選択した場合にはＭＦＳＦＥＴ
３０Ｆ，３０Ｇ，３０Ｈをいう）のドレインには、上述
の如く、書込禁止電圧Ｈが印加されているが、書込用サ
イドウォール４９は、ゲート電極４５、強誘電体ゲート
膜４４および半導体基板４３に対して絶縁状態で形成さ
れ、かつゲート配線４６に接続されているので、書込用
サイドウォール４９のトランジスタ部はＯＮせず、書込
用サイドウォール４９の下方は常にオフセット領域とな
る。
圧Ｌが印加されているＭＦＳＦＥＴ（例えば、図１に示
すＭＦＳＦＥＴ３０Ａを選択した場合にはＭＦＳＦＥＴ
３０Ｆ，３０Ｇ，３０Ｈをいう）のドレインには、上述
の如く、書込禁止電圧Ｈが印加されているが、書込用サ
イドウォール４９は、ゲート電極４５、強誘電体ゲート
膜４４および半導体基板４３に対して絶縁状態で形成さ
れ、かつゲート配線４６に接続されているので、書込用
サイドウォール４９のトランジスタ部はＯＮせず、書込
用サイドウォール４９の下方は常にオフセット領域とな
る。
【００４３】したがって、ドレインの書込禁止電圧Ｈ
は、ドレイン側のオフセット領域により遮断されるの
で、当該ＭＦＳＦＥＴの強誘電体ゲート膜の分極が変化
することはない。よって、当該ＭＦＳＦＥＴの情報が破
壊されることはない。 ＜読み出し＞図６（ｂ）のように、データの読み出し時
に、ＭＦＳＦＥＴＦＥＴ３０のゲートに高電圧Ｈを印加
し、ソースをグランドに接地し、ドレインに高電圧Ｈを
印加し、読出用サイドウォール５０に読出電圧Ｈを印加
すると、読出用サイドウォール５０のトランジスタ部が
ＯＮする。
は、ドレイン側のオフセット領域により遮断されるの
で、当該ＭＦＳＦＥＴの強誘電体ゲート膜の分極が変化
することはない。よって、当該ＭＦＳＦＥＴの情報が破
壊されることはない。 ＜読み出し＞図６（ｂ）のように、データの読み出し時
に、ＭＦＳＦＥＴＦＥＴ３０のゲートに高電圧Ｈを印加
し、ソースをグランドに接地し、ドレインに高電圧Ｈを
印加し、読出用サイドウォール５０に読出電圧Ｈを印加
すると、読出用サイドウォール５０のトランジスタ部が
ＯＮする。
【００４４】このとき、強誘電体ゲート膜が分極してい
ない、すなわちデータが書き込まれていなければ、ソー
ス領域４１とドレイン領域４２との間にチャネルが形成
されず、ＭＦＳＦＥＴＦＥＴ３０が導通しない。一方、
強誘電体ゲート膜が分極している、すなわちデータが書
き込まれていれば、図５（ｂ）のように、ソース領域４
１とドレイン領域４２との間に電子が整列してチャネル
が形成され、ＭＦＳＦＥＴＦＥＴ３０が導通しデータが
読み出される。
ない、すなわちデータが書き込まれていなければ、ソー
ス領域４１とドレイン領域４２との間にチャネルが形成
されず、ＭＦＳＦＥＴＦＥＴ３０が導通しない。一方、
強誘電体ゲート膜が分極している、すなわちデータが書
き込まれていれば、図５（ｂ）のように、ソース領域４
１とドレイン領域４２との間に電子が整列してチャネル
が形成され、ＭＦＳＦＥＴＦＥＴ３０が導通しデータが
読み出される。
【００４５】このように、本実施例によると、高集積化
に貢献するとともに、データの書き込み時において、非
選択のメモリセルに記憶されているデータ情報を破壊し
ないで済む。よって、ＦＡＣＥ(Flash Array Contactle
ss EPROM) に十分適用させることができる。なお、本発
明は上記実施例に限定されるものではなく、本発明の範
囲内で多くの修正および変更を加え得ることは勿論であ
る。
に貢献するとともに、データの書き込み時において、非
選択のメモリセルに記憶されているデータ情報を破壊し
ないで済む。よって、ＦＡＣＥ(Flash Array Contactle
ss EPROM) に十分適用させることができる。なお、本発
明は上記実施例に限定されるものではなく、本発明の範
囲内で多くの修正および変更を加え得ることは勿論であ
る。
【００４６】
【発明の効果】以上の説明から明らかな通り、本発明請
求項１ないし３によると、高集積化を図りつつ、情報の
書き込み時において、非選択の不揮発性記憶素子に記憶
されている情報を破壊しないで済むといった優れた効果
がある。
求項１ないし３によると、高集積化を図りつつ、情報の
書き込み時において、非選択の不揮発性記憶素子に記憶
されている情報を破壊しないで済むといった優れた効果
がある。
【図１】本発明の一実施例に係る不揮発性メモリの等価
回路図である。
回路図である。
【図２】ＭＦＳＦＥＴの構造を示す断面図である。
【図３】同じくその平面図である。
【図４】ＭＦＳＦＥＴの製造方法を工程順に示す断面図
である。
である。
【図５】ＭＦＳＦＥＴの動作原理を示す図である。
【図６】ＭＦＳＦＥＴの等価回路図である。
【図７】従来の強誘電体キャパシタを用いたメモリセル
の電気回路図である。
の電気回路図である。
【図８】従来のＭＦＳＦＥＴの断面図である。
【図９】強誘電体のＰ−Ｅヒステリシス特性を示す図で
ある。
ある。
【図１０】従来の３トランジスタ／１セル構造を有する
不揮発性メモリの等価回路図である。
不揮発性メモリの等価回路図である。
【図１１】従来の１トランジスタ／１セル構造を有する
不揮発性メモリの等価回路図である。
不揮発性メモリの等価回路図である。
３０，３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，３０Ｅ，３０
Ｆ，３０Ｇ，３０ＨＭＦＳＦＥＴ ３１，３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ，３１Ｅ，３１
Ｆ，３０Ｇ，３０Ｈメモリセル ４０ チャネル領域 ４１ ソース領域 ４２ ドレイン領域 ４３ シリコン基板 ４４ 強誘電体ゲート膜 ４５ ゲート電極 ４６ ゲート配線 ４９ 書込用サイドウォール ５０ 読出用サイドウォール ＷＬ１，ＷＬ２ ワードライン ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，ＢＬ５，ＢＬ６，Ｂ
Ｌ７，ＢＬ８，ＢＬ９ビットライン
Ｆ，３０Ｇ，３０ＨＭＦＳＦＥＴ ３１，３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ，３１Ｅ，３１
Ｆ，３０Ｇ，３０Ｈメモリセル ４０ チャネル領域 ４１ ソース領域 ４２ ドレイン領域 ４３ シリコン基板 ４４ 強誘電体ゲート膜 ４５ ゲート電極 ４６ ゲート配線 ４９ 書込用サイドウォール ５０ 読出用サイドウォール ＷＬ１，ＷＬ２ ワードライン ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，ＢＬ５，ＢＬ６，Ｂ
Ｌ７，ＢＬ８，ＢＬ９ビットライン
Claims (3)
- 【請求項１】チャネル領域を挟んでソース領域およびド
レイン領域が形成された半導体基板と、 上記チャネル領域上に形成された強誘電体ゲート膜と、 上記強誘電体ゲート膜上に形成されたゲート電極と、 上記ゲート電極上に形成されたゲート配線と、 上記ゲート電極のドレイン領域側に、ゲート電極、強誘
電体ゲート膜および半導体基板に対して絶縁状態で形成
された導電性物質からなる書込用サイドウォールと、 上記ゲート電極のソース領域側に、ゲート電極、強誘電
体ゲート膜および半導体基板に対して絶縁状態で形成さ
れた導電性物質からなる読出用サイドウォールとを備
え、 上記書込用サイドウォールは、ゲート配線に接続されて
いることを特徴とする不揮発性記憶素子。 - 【請求項２】請求項１記載の不揮発性記憶素子がマトリ
クス状に配列され、 上記各不揮発性記憶素子のゲートに、ワードラインがそ
れぞれ接続され、 上記ワードライン毎に隣接する不揮発性記憶素子のソー
スとドレインとが接続され、 上記各ソース−ドレイン接続中間点、両端の不揮発性記
憶素子のソース、ドレインおよび各読出用サイドウォー
ルに、ビットラインがそれぞれ接続されていることを特
徴とする不揮発性記憶装置。 - 【請求項３】請求項２記載の不揮発性記憶装置におい
て、 情報の書き込み時に、書き込みを行う不揮発性記憶素子
に接続されているワードラインに対して高電圧を印加
し、書き込みを行う不揮発性記憶素子を選択するため、
当該不揮発性記憶素子のドレインに接続されているビッ
トラインに対して書込電圧を印加し、非選択の不揮発性
記憶素子のドレインに接続されているビットラインに対
して書込禁止電圧を印加し、他のワードラインおよびビ
ットラインに対して低電圧をそれぞれ印加し、 情報の読み出し時に、読み出しを行う不揮発性記憶素子
に接続されているワードラインに対して高電圧を印加
し、読み出しを行う不揮発性記憶素子を選択するため、
当該不揮発性記憶素子の読出用サイドウォールに接続さ
れているビットラインに対して読出電圧を印加し、ソー
スに接続されているビットラインをグランドに接地し、
ドレインに接続されているビットラインに対して高電圧
を印加し、 情報の消去時に、半導体基板に対して高電圧を印加し、
消去を行う不揮発性記憶素子に接続されているワードラ
インに対して低電圧を印加することを特徴とする不揮発
性記憶装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12776392A JP3155816B2 (ja) | 1992-05-20 | 1992-05-20 | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12776392A JP3155816B2 (ja) | 1992-05-20 | 1992-05-20 | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326977A true JPH05326977A (ja) | 1993-12-10 |
| JP3155816B2 JP3155816B2 (ja) | 2001-04-16 |
Family
ID=14968095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12776392A Expired - Fee Related JP3155816B2 (ja) | 1992-05-20 | 1992-05-20 | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3155816B2 (ja) |
-
1992
- 1992-05-20 JP JP12776392A patent/JP3155816B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3155816B2 (ja) | 2001-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |