KR100328901B1 - ＢＥＯＬ 배선 제조를 위하여 작은 콘택트 비아에 행해지는 높은 양산 능력의 Ａｌ-Ｃｕ 박막 스퍼터링 공정 - Google Patents

ＢＥＯＬ 배선 제조를 위하여 작은 콘택트 비아에 행해지는 높은 양산 능력의 Ａｌ-Ｃｕ 박막 스퍼터링 공정 Download PDF

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Abstract

먼저 낮은 온도 및 낮은 스퍼터링 전력에서 비아 홀의 측벽들 상에 제1 Al-Cu 막을 피착시킨 다음 높은 온도 및 높은 스퍼터링 전력에서 제1 Al-Cu 막 상에 제2 Al-Cu 막을 피착시킴으로써 비아 홀을 충전시키는 금속 상호 접속층이 형성된다. 동일한 스퍼터링 체임버 내에서 낮은 온도 및 높은 온도에서 두 단계로 스퍼터링이 수행된다. 낮은 온도 및 낮은 스퍼터링 전력에서의 피착은 비아 홀 내에 양호한 피복율을 제공하고, 높은 온도 및 높은 스퍼터링 전력에서의 피착은 공정 시간을 단축시킨다.

Description

ＢＥＯＬ 배선 제조를 위하여 작은 콘택트 비아에 행해지는 높은 양산 능력의 Ａｌ-Ｃｕ 박막 스퍼터링 공정{HIGH THROUGHPUT Al-Cu THIN FILM SPUTTERING PROCESS ON SMALL CONTACT VIA FOR MANUFACTURABLE BEOL WIRING}
본 발명은 대규모 집적 반도체 장치를 제조하는 방법에 관한 것으로, 보다 구체적으로는, 높은 양산 능력으로 작은 비아 홀들 내에 Al-Cu 박막을 피착시키는 공정에 관한 것이다.
대규모 집적 반도체 장치들, 예를 들면, 현재의 256 Mb DRAM에서는, 다중 레벨 상호 접속의 제2 레벨(최상층)의 형성을 위해 극소 비아 홀을 충전시킬 필요가 있다. 제2 상호 접속 레벨 및 제1 및 제2 상호 접속 레벨들 간의 콘택트가 하나의 공정에서 형성될 수 있게 해주는 Al-Cu 스퍼터링 공정은 공정 시간과 비용 모두를 저감할 수 있으며 따라서 64-Mb DRAM 및 CMOS 논리 회로의 BEOL (Back End of Line) 배선 공정에서 이용되어 왔다.
그러나, 256-Mb DRAM에서는 비아 홀 사이즈가 0.8 ㎛ 이하로 축소된다. 그러므로, 종래의 Al-Cu 스퍼터링 공정으로는 공극(void)을 남기지 않고서 비아 홀을 완전히 충전시키는 것이 불가능하다. 공극은 금속 라인의 신뢰도를 상당히 떨어뜨린다. 제2 금속 레벨과 제1 및 제2 금속 레벨들 간의 콘택트에 전류와 온도가 인가되는 신뢰도 테스트에서 모든 하드웨어 상에 초기 불량이 관측된다. 특히 최상의 금속층 상에서는 높은 온도(450℃ 이상)의 핫 리플로 공정이 수행될 수 없기 때문에, 후처리(post-treatment)에 의해서도 공극을 제거하기가 곤란하다.
공극의 형성을 억제하면서 높은 종횡비의 작은 비아 홀들을 충전시켜서 상호 접속층을 형성하는 기술로서는, 롱 스로 스퍼터링(long throw sputtering) 및 콜리메이트 스퍼터링(collimated sputtering)이 공지되어 있다. 롱 스로 스퍼터링은타깃-웨이퍼간 거리를 멀게 하여 웨이퍼에 도달하는 금속 입자들의 수평 성분을 감소시킴으로써 깊은 비아 홀의 밑바닥에 금속막을 피착시키는 공정이다. 롱 스로 스퍼터링에 대해서는, 예를 들면, 1995년 Journal of Vacuum Science and Technology B Vol. 13(4) 1906페이지 엔. 모테기 등(N.Motegi et al.)의 논문에 기술되어 있다. 콜리메이트 스퍼터링 공정과 비교하여, 롱 스로 스퍼터링 공정은 상대적으로 높은 스퍼터링 레이트와 양호한 타깃 효율을 달성할 수 있는 이점이 있다.
한편, 콜리메이트 스퍼터링은 타깃과 웨이퍼간에 배치된 콜리메이터(collimator)를 이용하여 타깃으로부터의 금속 입자들의 수직 성분만이 콜리메이터를 통과하여 깊은 콘택트 홀의 밑바닥에 도달하게 해주는 공정이다. 이 콜리메이트 스퍼터링 공정에 대해서는, 예를 들면, 미국 특허 제4,724,060호, 1991년 Journal of Vacuum Science and Technology A Vol. 9(2) 261페이지 에스. 엠. 로스나겔 등(S.M.Rossnagel et al.)의 논문, 및 1994년 Thin Solid Films Vol. 247 104페이지 비. 볼머 등(B.Vollmer et al.)의 논문에 기술되어 있다. 콜리메이트 스퍼터링 공정은 양호한 중앙-단부 균일성(center-edge uniformity)이 있다.
256-Mb DRAM의 제2 금속 레벨을 피착시키는 공정에서는, 장시간 동안 약 150℃의 낮은 온도에서 Al-Cu 박막을 피착시키는 롱 스로 스퍼터링 또는 콜리메이트 스퍼터링이 이용된다. 롱 스로 스퍼터링 공정과 콜리메이트 스퍼터링 공정 모두 공극을 남기지 않고서 비아 홀을 충전시키고 신뢰도 테스트를 통과할 수 있다.
그러나, 롱 스로 스퍼터링 공정과 콜리메이트 스퍼터링 공정은 타깃으로부터방출되는 금속 입자들의 수직 성분만을 이용하므로 통상의 스퍼터링 공정과 비교하여 금속막을 피착시키는 데 장시간을 필요로 한다. 1 ㎛ 정도의 두께를 가진 Al-Cu 막을 피착시키기 위하여, 6 내지 7 분의 피착 시간이 요구된다. 이 때문에, 통상의 스퍼터링 공정이 이용되는 경우와 비교하여 웨이퍼 양산 능력이 저하되어, 제조 비용의 증대를 초래한다. 게다가, 콜리메이트 공정에서는, 금속이 콜리메이트 상에도 피착되므로, 콜리메이트가 종종 막힌다. 그런 경우에는, 콜리메이트를 새로운 것으로 교체해야 하고, 콜리메이트 교체에 따른 비가동 시간은 양산 능력을 더욱 저하시킨다.
따라서, 본 발명의 목적은 공극의 형성을 억제하면서도 양산 능력이 개선될 수 있게 하고 제조 비용이 저감될 수 있게 하는 반도체 장치 제조 방법을 제공하는 데 있다.
이 목적은, 반도체 기판의 표면 위에 절연막을 형성하는 제1 단계; 상기 절연막에 개구를 형성하는 제2 단계; 상기 반도체 기판을 스퍼터링 장비의 체임버 내에 두고서 제1 온도에서 상기 절연막 상에 그리고 상기 개구 내에 제1 금속층을 형성하는 제3 단계; 및 상기 반도체 기판을 상기 스퍼터링 장비의 체임버 내에 두고서 상기 제1 온도보다 높은 제2 온도에서 상기 제1 금속층 상에 제2 금속층을 형성하는 제4 단계를 포함하는 반도체 장치 제조 방법으로 달성된다.
이 제조 방법에 따르면, 제1 금속층은 작은 비아 홀의 양호한 피복율을 제공하기 위하여 제1 온도(낮은 온도)에서 형성되며, 제2 금속층은 높은 피착 속도를제공하기 위하여 제2 온도(높은 온도)에서 형성된다. 개구를 충전시키는 금속층은 공극의 형성을 억제하면서 단시간 내에 효율적으로 형성된다. 따라서, 금속층을 형성하는 데 종래의 스퍼터링 장비가 사용될 수 있기 때문에, 롱 스로 스퍼터링 및 콜리메이트 스퍼터링을 이용하는 데서 겪게 되는 문제점들이 제거될 수 있어서, 공극을 남기지 않으면서도 높은 양산 능력 및 낮은 비용이 보장된다.
이하의 설명에서는 본 발명의 부가적인 목적 및 이점들을 제시하는데, 일부는 설명으로부터 자명할 것이고, 더러는 본 발명의 실시에 의해 습득될 수 있다. 본 발명의 목적 및 이점들은 첨부된 특허청구범위에서 특별히 지적된 수단 및 조합에 의하여 구현 및 달성될 수 있다.
본원 명세서의 일부를 구성하는 첨부 도면은 본 발명의 양호한 실시예들을 도시하고 있으며, 이하의 일반적인 설명 및 양호한 실시예들에 대한 상세한 설명과 더불어서, 본 발명의 원리의 설명에 도움이 된다.
도 1a 내지 도 1d는 본 발명의 실시예에 따라서 제1 레벨 및 제2 레벨의 금속 상호 접속부를 형성하는 공정들을 순서대로 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판
12 : 절연층
13, 16, 22 : Ti 막
14, 17, 23, 25 : TiN 막
15, 24, 24-1, 24-2 : Al-Cu 막
18 : 제1 금속 상호 접속층
19 : 층간 절연막
20 : 개구(비아 홀)
21 : 제2 금속 상호 접속층
본 발명의 반도체 장치 제조 방법은 종래의 스퍼터링 장비를 사용하며 그 스퍼터링 공정은 3개의 중요한 파라미터: 체임버내 압력, 배면 Ar 가스의 유속, 및 스퍼터링 전력을 제어하면서 동일한 체임버 내에서 금속으로 이루어진 박막을 피착시키기 위한 1 이상의 공정에 의해 구현된다. 웨이퍼 온도는 배면 Ar 가스를 온 또는 오프시킴으로써 제어되고 피착 속도는 스퍼터링 전력을 변화시킴으로서 제어된다. 먼저, 배면 Ar 가스를 오프시키고서 150℃ 이하의 낮은 온도 및 낮은 스퍼터링 전력에서 두께가 수백 ㎚인 Al-Cu 막을 피착시킨다. 다음으로, 배면 Ar 가스를 공급하면서 350℃의 히터 온도로 웨어퍼를 가열한 다음 높은 스퍼터링 전력에 따른 높은 피착 속도로 Al-Cu 막을 피착시킨다. 그 결과, 낮은 온도 금속 입자 및 높은 온도 금속 입자로 이루어진 2가지 타입의 금속 박막이 순차적으로 형성된다. 낮은 온도, 낮은 스퍼터링 전력 공정은 비아 홀들 내에 양호한 피복율을 제공하지만 긴 피착 시간을 필요로 한다. 반면에, 높은 온도, 높은 스퍼터링 전력 공정은 피착 시간을 단축시킬 수 있지만 비아 홀들 내에 불량한 피복율을 제공한다. 따라서, 2개의 공정들을 조합하여 이용한다. 즉, 낮은 온도 낮은 스퍼터링 전력 공정을 먼저 수행하여 비아 홀의 일부를 충전시킨 다음 높은 온도 높은 스퍼터링 전력 공정을 수행하여 금속 박막을 형성함으로써, 비아 홀 내에 양호한 피복율이 보장되고 피착 시간이 단축된다. 더욱이, 작은 비아 홀을 충전시키는 256-Mb DRAM 요건을 충족시키고 충분한 신뢰도를 보장하기 위하여 종래의 스퍼터링 장비 내의 Al-Cu 피착 체임버가 사용될 수 있다. 따라서, 생산성과 제조 비용을 희생시키지 않으면서도 고품질의 BEOL 배선이 형성될 수 있다.
이하, 반도체 장치의 상호 접속부의 형성에 상술한 스퍼터링 공정을 적용한 예를 설명한다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 장치의 제조 공정들, 특히 제1 및 제2 레벨의 상호 접속부들을 형성하는 공정들을 도시하고 있다.
먼저, 도 1a에 도시된 바와 같이, 스퍼터링에 의하여, Ti 막(13), TiN 막(14), Al-Cu 막(15), Ti 막(16) 및 TiN 막(17)을 반도체 기판(11)의 표면 위에 형성된 절연층(12) 상에 순차적으로 형성한다. 리소그래피 및 RIE 기술에 의하여, 이들 막을 패터닝하여 제1 금속 상호 접속층(M1)(18)을 형성한다. 예를 들면, Ti 막(13), TiN 막(14), Al-Cu 막(15), Ti 막(16) 및 TiN 막(17)의 두께는 각각 10 ㎚, 10 ㎚, 230 ㎚, 5 ㎚, 40 ㎚이다. 그 후, 400℃에서 20 분 동안 성막 가스(forming gas) 내에서 소결 열처리(sinter annealing)를 수행한다.
다음으로, 도 1b에 도시된 바와 같이, 제1 금속 상호 접속층(18) 및 절연막(12) 상에 두께가 600 ㎚인 층간 절연막(19)을 형성한 다음 리소그래피 및 RIE 기술에 의하여 층간 절연막(19)에 개구(비아 홀)(20)를 형성한다.
다음으로, 도 1c에 도시된 바와 같이, 층간 절연층(19) 상에 그리고 비아 홀(20) 내에 제2 금속 상호 접속층(M2)(21)을 형성한다. 제2 금속 상호 접속층(21)을 형성하기 위하여, 먼저 Ti/TiN 스퍼터링 체임버 내에서 두께가 25 ㎚인 Ti 막(22) 및 두께가 25 ㎚인 TiN 막(23)을 순차적으로 형성한 다음, 히터 온도가 150℃로 설정된 Al 스퍼터링 체임버 내에서, 웨이퍼 배면 히팅 Ar 가스가 흐르지 않는 상태에서 3.2 ㎾의 낮은 스퍼터링 전력에서 55 초 동안 Al-Cu를 스퍼터링한다. 이 경우, 낮은 온도(150℃보다 훨씬 낮은 50℃ 또는 실내 온도일 수 있음)에서 두께가 300 ㎚인 Al-Cu 막(24-1)이 형성되었다. 이 경우, 히터 온도가 350℃로 설정되고도 배면 Ar 가스가 흐르지 않는 상태에서는, 히터와 웨이퍼간의 열전도성이 낮기 때문에 웨이퍼 온도는 150℃ 이하가 되어, 유사한 결과가 생긴다. 이 방법에 따르면, 히터 온도를 상승시키는 데 필요한 시간이 더욱 단축된다. 그 후, 히팅 Ar 가스를 45 초 동안 유입시켜서 웨이퍼를 350℃까지 가열한다. 그런 다음, 히팅 가스가 흐르는 상태에서 12.7 ㎾의 높은 스퍼터링 전력에서 에서 32초 동안Al-Cu를 스퍼터링한다. 따라서, 높은 온도에서 700 ㎚의 Al-Cu 막(24-2)이 형성된다. 그 결과, 총 두께가 1 ㎛인 Al-Cu 막(24)이 형성된다. 그 후, Ti/TiN 스퍼터링 체임버 내에서 TiN 막(25)을 37.5 ㎚의 두께로 형성한다.
다음으로, 도 1d에 도시된 바와 같이, 리소그래피 및 RIE 기술에 의하여 제2 금속 상호 접속층(21)을 패터닝하여, 다중 레벨 배선 공정을 완료한다.
상술한 제조 방법에 따르면, 비아 홀(20)은 양호한 피복율을 제공하기 위하여 낮은 온도에서 형성되는 Al-Cu 막(24-1)에 의해 충전되고, 그런 다음, 높은 피착 수율을 제공하기 위하여 높은 온도에서 Al-Cu 막(42-2)이 형성된다. 그러므로, 비아 홀(20) 내에 공극이 형성되는 것을 억제하면서도 단시간 내에 제2 금속 상호 접속층(21)이 형성될 수 있다. 따라서, 롱 스로 스퍼터링 또는 콜리메이트 스퍼터링을 이용하는 데서 겪게 되는 문제점들이 제거될 수 있어서, 높은 양산 능력 및 저비용이 보장된다. 보다 구체적으로는, 롱 스로 스퍼터링 및 콜리메이트 스퍼터링은 두께가 1 ㎛인 금속 상호 접속층을 형성하는 데 6 내지 7 분을 필요로 하는 반면에, 상술한 새로운 방법은 동일한 두께의 금속 상호 접속층을 3 분 이내에 형성할 수 있어서, 양산 능력을 상당히 향상시킨다. 더욱이, 콜리메이트 스퍼터링과 달리, 이 새로운 방법에 따르면 소모성 부품에 따른 비용 및 소모성 부품 교체에 따른 비가동 시간의 증가로 인한 문제를 겪지 않는다. 이러한 관점에서도, 이 새로운 방법은 비용을 감축하고 양산 능력을 향상시킬 수 있다.
본 발명자들은 다양한 제조 방법에 따라서 256-Mb DRAM BEOL 배선용의 제1 및 제2 상호 접속 레벨들 간에 비아 콘택트를 형성하여 응력 테스트를 수행하였다.제2 상호 접속 레벨은 두께가 25 ㎚인 Ti 막, 두께가 25 ㎚인 TiN 막, 두께가 1 ㎛인 Al-Cu 막, 및 두께가 37.5 ㎚인 TiN 막을 순서대로 적층시켜서 이루어진다. Al-Cu 막은 다음의 방법들에 따라서 형성되었다.
(a) 체임버 내의 온도를 350℃로 설정하고 표준 스퍼터링 장비를 이용하여 스퍼터링.
(b) 본 발명에 따라서 다중 단계로 스퍼터링.
(c) 체임버 내의 온도를 150℃로 설정하고 롱 스로 스퍼터링.
(d) 콜리메이트 스퍼터링.
테스트 온도가 245℃이고 제1 및 제2 상호 접속 레벨들 간에 흐르는 전류가 11.00 ㎃인 조건에서 어떤 칩의 콘택트 저항이 20% 증가한 경우에 그 칩은 불량으로 규정된다. (a) 방법에 따라서 제조된 비아 콘택트의 경우 50개의 칩 중 6개의 칩에서 (테스트를 시작하고서 5 시간 내에 발생하는) 초기 불량이 관찰되었다. (b), (c), (d) 방법들 각각에 따라서 제조된 50개 칩에서는 초기 불량이 관찰되지 않았다. (b) 방법은 소요된 공정 시간이 3 분 이하인 반면에, (c), (d) 방법들 각각은 Al-Cu 막 피착 속도가 느리기 때문에 6 내지 7 분이 소요된다.
본 발명에 따라서 반도체 장치를 제조하는 비용은 공정 시간을 단축시킴에 따라서 엄청나게 감축된다. 콜리메이트를 교체할 필요가 없고 더욱이 타깃 교체 빈도수가 적기 때문에 소모성 부품의 비용도 감축될 수 있다.
이상에서는, 배면 Ar 가스를 온 오프시켜 히터에 의해 발생되는 열의 전도성을 변화시키는 예에 의해서 본 발명의 실시예를 설명하였지만, 이에 국한되지는 않는다. 스퍼터링 장비의 정전기 척(electrostatic chuck)을 온 오프시킴으로써 마찬가지로 히터와 웨이퍼간의 열전도성을 변화시킬 수 있다. 또한, 이상에서는, 1 ㎛의 Al-Cu 막(24)을 형성하기 위하여, 먼저 낮은 온도 및 낮은 스퍼터링 전력에서 두께가 300 ㎚인 Al-Cu 막(24-1)을 피착시킨 다음에 보다 높은 온도 및 보다 높은 스퍼터링 전력에서 두께가 700 ㎚인 Al-Cu 막(24-2)을 피착시키는 실시예를 설명하였다. 그러나, 낮은 온도 및 낮은 스퍼터링 전력에서 형성되는 Al-Cu 막의 두께의 범위는 300 내지 700 ㎚일 수 있고, 높은 온도 및 높은 스퍼터링 전력에서 형성되는 Al-Cu 막의 두께의 범위는 700 내지 300 ㎚일 수 있다. 만일 낮은 온도 및 낮은 스퍼터링 전력에서 형성되는 Al-Cu 막의 두께가 300 ㎚ 이하라면, 공극 억제 효과가 줄어들 것이다. 반면에, 만일 그 두께가 700 ㎚ 이상이라면, 스퍼터링 시간이 증가할 것이다. 따라서, 비아 홀의 사이즈 및 깊이, 비아 홀 내에 필요한 피복율, 및 제조 시간을 고려하여 각각의 Al-Cu 막의 두께 및 스퍼터링 전력을 결정할 필요가 있다.
이상과 같이, 본 발명에 따르면, 공극의 형성을 억제하면서 양산 능력을 향상시키고 제조 비용을 감축시킬 수 있는 반도체 제조 방법이 제공된다.
본 기술 분야의 숙련자들에게는 부가적인 이점 및 변형이 용이할 것이다. 그러므로, 보다 넓은 국면에서의 본 발명은 이상에서 설명한 구체적인 사항들 및 대표적인 실시예들에 국한되지 않는다. 따라서, 첨부된 특허청구범위 및 그 등가물에 의해 한정되는 일반적인 발명의 개념의 사상 또는 범위를 벗어나지 않고서 다양한 변형이 이루어질 수 있다.

Claims (14)

  1. 반도체 장치 제조 방법에 있어서,
    반도체 기판의 표면 위에 절연막을 형성하는 제1 단계;
    상기 절연막에 개구를 형성하는 제2 단계;
    상기 반도체 기판을 스퍼터링 장비의 체임버 내에 두고서 제1 온도에서 상기 절연막 상에 그리고 상기 개구 내에 제1 금속층을 형성하는 제3 단계; 및
    상기 반도체 기판을 상기 스퍼터링 장비의 체임버 내에 두고서 상기 제1 온도보다 높은 제2 온도에서 상기 제1 금속층 상에 제2 금속층을 형성하는 제4 단계
    를 포함하되,
    상기 제3 단계는 낮은 스퍼터링 전력에서 수행되고, 상기 제4 단계는 높은 스퍼터링 전력에서 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 제1 온도와 상기 제2 온도간의 차이는 상기 스퍼터링 장비의 체임버 내에 구비된 히터에 의해 발생되는 열의 전도성을 변화시킴으로써 생기는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제3항에 있어서, 상기 히터에 의해 발생되는 열의 전도성은 상기 제3 단계중에는 상기 스퍼터링 장비 내의 히터 배면 Ar 가스(heater backside Ar gas)를 오프시키고 상기 제4 단계 중에는 상기 배면 Ar 가스를 온시킴으로써 변화되는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제3항에 있어서, 상기 히터에 의해 발생되는 열의 전도성은 상기 제3 단계 중에는 상기 스퍼터링 장비의 정전기 척(electrostatic chuck)을 오프시키고 상기 제4 단계 중에는 상기 정전기 척을 온시킴으로써 변화되는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제1항에 있어서, 상기 제1 온도는 150℃보다 낮고, 상기 제2 온도는 300℃ 내지 400℃인 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제1항에 있어서, 상기 제1 및 제2 금속층들 각각은 알루미늄 또는 구리를 주성분으로서 함유하는 재료로 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제1항에 있어서, 상기 제2 단계와 상기 제3 단계 사이에 제1 장벽 금속층을 형성하는 제5 단계 및 상기 제4 단계에 후속하여 상기 제2 금속층 상에 제2 장벽 금속층을 형성하는 제6 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제1항에 있어서, 상기 제1 단계에 선행하여 상기 반도체 기판 위에 상호 접속층을 형성하는 제7 단계를 더 포함하고, 상기 절연막은 상기 상호 접속층 상에 형성되고, 상기 개구는 상기 절연막 중 상기 상호 접속층 위에 위치하는 부분에 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제9항에 있어서, 상기 제7 단계는 상기 반도체 기판 상에 제3 장벽 금속층을 형성하는 단계, 상기 제3 장벽 금속층 상에 제3 금속층을 형성하는 단계, 상기 제3 금속층 상에 제4 장벽 금속층을 형성하는 단계, 및 상기 제3 장벽 금속층, 상기 제3 금속층, 및 상기 제4 장벽 금속층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제10항에 있어서, 상기 제4 장벽 금속층과 상기 제1 장벽 금속층 사이에 상기 개구 내에 제5 장벽 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반조체 장치 제조 방법.
  11. 제11항에 있어서, 상기 제1 내지 제5 장벽 금속층들 각각은 내열성 금속을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제10항에 있어서, 상기 제1 내지 제4 장벽 금속층들 각각은 질화 티탄을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 제10항에 있어서, 상기 제1 내지 제4 장벽 금속층들 각각은 적층된 티탄층 및 질화 티탄층을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제11항에 있어서, 상기 제5 장벽 금속층은 티탄을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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