KR100477812B1 - 구리를 사용한 금속 콘택 형성방법 - Google Patents

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 금속 콘택 형성 공정에 관한 것이며, 더 자세히는 구리(Cu)를 콘택 물질로 사용하는 콘택 형성 공정에 관한 것이다. 본 발명은 TiAlN을 기반으로 하는 장벽금속의 구리 확산방지 특성을 향상시킬 수 있는 구리를 사용한 금속 콘택 형성방법을 제공하는데 그 목적이 있다. 본 발명은 Ti1-xAlxN막을 증착하고 Ti1-xAlxN막의 결정립계에 산소(O)를 충진시킨 다음, Ti1-xAlxN막 상에 얇은 Ti1-xAlx막을 증착하는 기술이다. Ti1-xAlx막에 포함된 Al이 Ti1-xAlxN막의 결정립계를 따라 확산되면서 CuOx에 비해 상대적으로 높은 깁스 자유 에너지(Gibbs free energy)를 가지는 AlOx계 화합물을 형성하여 결정립계의 확산로를 차단하는 효과를 기대할 수 있다. 경우에 따라서는 Ti1-xAlxN막의 결정립계에 산소(O)를 충진시키는 공정을 생략하고 바로 Ti1-xAlx막을 증착할 수 있다.

Description

구리를 사용한 금속 콘택 형성방법{A method of forming metal contact using cooper}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 금속 콘택 형성 공정에 관한 것이며, 더 자세히는 구리(Cu)를 콘택 물질로 사용하는 콘택 형성 공정에 관한 것이다.
금속 콘택 형성 공정은 다층화된 반도체 소자를 제조하기 위해서는 필수적으로 도입되는 기술로, 상/하부 전도층 간의 수직배선의 근간이 된다. 한편, 반도체 소자의 고집적화에 따른 디자인 룰(design rule)의 축소에 따라 콘택홀의 에스펙트 비(aspect ratio)는 점차 증가하고 있으며, 이에 따라 금속 콘택 형성 공정의 난이도와 중요성이 증대되고 있다.
알루미늄(Al)은 콘택 매립 특성이 우수하지 못함에도 불구하고 비저항이 낮고 공정이 비교적 용이하기 때문에 금속 콘택 물질로서 가장 널리 사용되고 있다. 한편, 알루미늄의 열악한 콘택 매립 특성을 고려하여 비저항은 다소 높지만 콘택 매립 특성이 우수한 텅스텐 플러그를 알루미늄 배선과 함께 채용하는 기술도 사용되고 있다.
그러나, 이와 같이 알루미늄을 기반으로 하는 콘택 형성 기술로는 0.1 ㎛급의 디자인 룰을 가지는 차세대 초고집적 소자에서의 적용이 어렵기 때문에 비저항 특성과 매립 특성이 우수한 구리(Cu)를 도입할 예정에 있다.
한편, 콘택 형성 공정을 진행함에 있어서, 금속층과 실리콘 기판 간의 물질 상호 확산을 방지하기 위하여 통상적으로 TiN, TaN, TiSiN 등의 장벽금속을 사용하고 있다. 특히, TiN은 가장 널리 사용되고 있는 장벽금속 재료로써, 특유의 주상정 구조 때문에 결정립계에 산소(O)를 충진(stuffing)시켜 사용하고 있으며, 알루미늄이나 텅스텐을 콘택 매립 물질로 사용하는 경우에는 만족할 만한 베리어 특성을 보이고 있다. TiN의 결정립계에 충진된 산소와 확산된 알루미늄(Al)이 AlOx를 형성하여 결정립계를 통한 Al의 확산을 차단하는 것이다.
그러나, 콘택 매립 물질로 구리를 사용하는 경우에는 TiN의 베리어 특성이 열화되는 문제점이 있었다. 이는 TiN의 결정립계에 충진된 산소와 확산된 구리(Cu)가 CuOx를 형성하는데, CuOx가 상대적으로 낮은 깁스 자유 에너지(Gibbs free energy)를 가지기 때문에 TiN의 결정립계에 CuOx 충진이 어려워지는데 기인한다.
이러한 TiN의 열악한 구리 확산방지 특성을 고려하여 TiAlN(정확하게는 Ti1-xAlxN)을 장벽금속으로 사용하려는 시도가 있었다. TiAlN은 TiN에 비해 구리 확산방지 특성이 우수하기는 하지만, 기본적으로 TiN과 같은 주상적 구조를 가지기 때문에 산소 충진만으로는 결정립계를 통한 구리(Cu)의 확산을 저지하는데 한계가 있다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, TiAlN을 기반으로 하는 장벽금속의 구리 확산방지 특성을 향상시킬 수 있는 구리를 사용한 금속 콘택 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 구리를 사용한 금속 콘택 형성방법은, 소정의 하부층이 형성된 실리콘 기판 상부에 층간절연막을 형성하는 제1 단계; 상기 층간절연막을 선택 식각하여 상기 실리콘 기판의 소정 부분을 노출시키는 콘택홀을 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 표면을 따라 Ti1-xAlxN막(x=0.01∼0.99)을 증착하는 제3 단계; 상기 Ti1-xAl xN막 상에 Ti1-xAlx막(x=0.01∼0.99)을 증착하는 제4 단계; 및 구리막을 증착하여 상기 콘택홀을 매립하는 제5 단계를 포함하여 이루어진다.
바람직하게, 본 발명은 상기 제3 단계 수행 후, 상기 Ti1-xAlxN막 내에 산소를 충진시키는 제6 단계를 더 포함하여 이루어진다.
바람직하게, 상기 제3, 제4 및 제6 단계는 인-시츄로 수행한다.
즉, 본 발명은 Ti1-xAlxN막을 증착하고 Ti1-xAlxN막의 결정립계에 산소(O)를 충진시킨 다음, Ti1-xAlxN막 상에 얇은 Ti1-xAlx막을 증착하는 기술이다. Ti1-xAlx막에 포함된 Al이 Ti1-xAlxN막의 결정립계를 따라 확산되면서 CuOx에 비해 상대적으로 높은 깁스 자유 에너지(Gibbs free energy)를 가지는 AlOx계 화합물을 형성하여 결정립계의 확산로를 차단하는 효과를 기대할 수 있다. 경우에 따라서는 Ti1-xAlxN막의 결정립계에 산소(O)를 충진시키는 공정을 생략하고 바로 Ti1-xAlx막을 증착할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 금속 콘택 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따르면, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10)에 대해 소정의 하부층(도시되지 않음) 공정을 수행하고 평탄화된 층간절연막(11)이 형성된 상태에서, 금속 콘택 마스크를 사용한 마스크 공정을 통해 층간절연막(11) 상에 포토레지스트 패턴(도시되지 않음)을 형성하고, 이를 식각 마스크로 사용하여 층간절연막(11)을 건식 식각하여 콘택홀을 형성한다. 이어서, 사용된 포토레지스트 패턴을 제거한 다음, 전체 구조 표면을 따라 Ti1-xAlxN막(x=0.01∼0.99)(12)을 증착한다. 이때, Ti1-xAlxN막(12)은 TiAlx 혼합 타겟(composite target)을 사용한 반응성 스퍼터링법으로 증착할 수 있으며, 이온화된 금속 플라즈마(IMP) 증착법이나, 전자빔 증착법 등을 사용하여 증착할 수 있다. 또한, 콜리메이터(collimator)를 사용할 수도 있다. 한편, Ti1-xAlxN막(12)의 증착 온도는 0∼550 ℃가 바람직하며, 증착시 질소(N) 성분 함량을 전체 조성의 5∼90 % 정도로 조절한다. Ti1-xAlxN막(12)은 확대도에 나타난 바와 같이 주상정 구조를 이루고 있으며, 미설명 도면 부호 'A'는 결정립계를 나타낸 것이다.
다음으로, 도 1b에 도시된 바와 같이 O2 분위기 또는 O2+N2 분위기에서 급속 열처리를 실시하여 Ti1-xAlxN막(12)의 결정립계(A)에 산소(B)를 충진시킨다. 급속 열처리시 O2만을 플로우시키는 경우 다음과 같이 다양한 급속 열처리 공정을 진행할 수 있다. 첫째로, 승온(ramp-up)시에만 O2를 플로우시키는 경우이며, 이때 최고 승온 온도는 350∼900 ℃로, O2의 유량은 0.1∼5 SLPM로, 승온속도는 10∼150 ℃/초로 한다. 둘째로, 등온시에만 O2를 플로우시키는 경우이며, 이때 최고 승온 온도는 350∼900 ℃로, O2의 유량은 0.1∼5 SLPM로, 등온 유지시간은 5∼200초로 한다. 세째로, 승온시 및 등온시에 O2를 플로우시키는 경우로 위의 조건을 동일하게 적용한다. 한편, 급속 열처리시 O2 및 N2를 플로우시키는 경우 O2의 함유량을 전체 기체의 0.01∼99.5 %의 범위에서 조절할 수 있다.
이어서, 도 1c에 도시된 바와 같이 Ti1-xAlxN막(12) 상에 Ti1-xAlx막(x=0.01∼0.99)(13)을 10∼1000 Å 두께로 증착한다. Ti1-xAl x막(13)의 증착은 TiAlx 혼합 타겟을 사용하며 반응 가스 없이 Ar을 이용하여 Ti1-xAlxN막(12) 증착 장비 내에서 인-시츄(in-situ)로 진행할 수 있으며, 증착 온도는 0∼550 ℃가 바람직하다.
계속하여, 도 1d에 도시된 바와 같이 구리층(14)을 증착하여 콘택홀을 매립한다. 구리층(14) 증착 전에 Ti1-xAlx막(13) 상에 형성된 자연산화막(도시되지 않음)을 제거하기 위한 세정 공정(건식 또는 습식)을 실시하는 것이 바람직하다.
상기와 같은 공정을 실시하는 경우, Ti1-xAlx막에 포함된 Al이 Ti1-xAl xN막의 결정립계를 따라 확산되면서 CuOx에 비해 상대적으로 높은 깁스 자유 에너지를 가지는 AlOx계 화합물을 형성하여 결정립계의 확산로를 차단하는 효과를 기대할 수 있게 된다.
한편, 상기와 같은 공정을 진행함에 있어서 우려되는 AlOx계 화합물의 연속적인 형성에 따른 콘택 저항의 증가 문제를 우려할 수도 있을 것이나, Ti1-xAlx막은 Al에 못지 않게 산소와의 반응성이 좋은 Ti을 함유하고 있기 때문에 Ti1-xAlx막 내의 Al의 농도를 적절히 조절할 경우, 치밀(dense)하고 연속적인 AlOx계 화합물의 생성에 의한 콘택 저항의 증가 가능성은 거의 희박할 것이다. 그리고, AlOx계 화합물과 달리 결함(defect)도 많고 성긴(leaky) 막질을 가지는 TiOx의 내인성(intrinsic) 특성 또한 콘택 저항의 증가를 억제하는 요인으로 작용하게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 별도의 산소 충진 공정을 생략하고 Ti1-xAlxN막 증착후 바로 Ti1-xAlx막을 증착하는 경우에도 본 발명은 적용된다. 산소는 후속 공정(산소 분위기에서의 열공정)에 의해서도 Ti1-xAlxN막의 결정립계에 충진될 수 있기 때문이다.
전술한 본 발명은 구리(Cu)가 실리콘 기판 및 층간절연막으로 확산하는 것을 방지할 수 있는 효과가 있으며, 이로 인하여 구리에 의한 재결합 센터(recombination center) 제공을 방지하는 효과를 기대할 수 있다. 한편, 이러한 이유로 구리를 금속 콘택 재료로 사용할 수 있게 됨에 따라 차세대 초고집적 반도체 소자의 개발을 앞당길 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 금속 콘택 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판 11 : 층간절연막
12 : Ti1-xAlxN막 13 : Ti1-xAlx
14 : 구리층

Claims (8)

  1. 소정의 하부층이 형성된 실리콘 기판 상부에 층간절연막을 형성하는 제1 단계;
    상기 층간절연막을 선택 식각하여 상기 실리콘 기판의 소정 부분을 노출시키는 콘택홀을 형성하는 제2 단계;
    상기 제2 단계를 마친 전체 구조 표면을 따라 Ti1-xAlxN막(x=0.01∼0.99)을 증착하는 제3 단계;
    상기 Ti1-xAlxN막 상에 Ti1-xAlx막(x=0.01∼0.99)을 증착하는 제4 단계; 및
    구리막을 증착하여 상기 콘택홀을 매립하는 제5 단계
    를 포함하여 이루어진 구리를 사용한 금속 콘택 형성방법.
  2. 제1항에 있어서,
    상기 제3 단계 수행 후,
    상기 Ti1-xAlxN막 내에 산소를 충진시키는 제6 단계를 더 포함하여 이루어진 것을 특징으로 하는 구리를 사용한 금속 콘택 형성방법.
  3. 제2항에 있어서,
    상기 제6 단계에서,
    O2 분위기 또는 O2+N2 분위기에서 급속 열처리를 실시하여 상기 산소를 충진시키는 것을 특징으로 하는 구리를 사용한 금속 콘택 형성방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제4 단계 수행 후,
    상기 Ti1-xAlx막 표면에 형성된 자연산화막을 제거하는 제7 단계를 더 포함하여 이루어진 것을 특징으로 하는 구리를 사용한 금속 콘택 형성방법.
  5. 제2항 또는 제3항에 있어서,
    상기 제3, 제4 및 제6 단계는 인-시츄로 진행하는 것을 특징으로 하는 구리를 사용한 금속 콘택 형성방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 Ti1-xAlx막은 10∼1000 Å 두께로 증착하는 것을 특징으로 하는 구리를 사용한 금속 콘택 형성방법.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 Ti1-xAlxN막 및 상기 Ti1-xAlx막은 각각 0∼550 ℃의 증착 온도로 증착하는 것을 특징으로 하는 구리를 사용한 금속 콘택 형성방법.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 Ti1-xAlxN막 증착시 질소(N) 성분 함량을 전체 조성의 5∼90 % 범위에서 조절하는 것을 특징으로 하는 구리를 사용한 금속 콘택 형성방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1074707A (ja) * 1996-02-02 1998-03-17 Applied Materials Inc アルミニウム接触用チタニウム・アルミナイド湿潤層
JPH10150041A (ja) * 1996-11-13 1998-06-02 Applied Materials Inc 成膜方法
KR19990083367A (ko) * 1998-04-21 1999-11-25 피터 토마스 BEOL배선제조를위하여작은콘택트비아에행해지는높은양산능력의Al-Cu박막스퍼터링공정
KR100241506B1 (ko) * 1997-06-23 2000-03-02 김영환 반도체 소자의 금속 배선 형성 방법
KR20000043059A (ko) * 1998-12-28 2000-07-15 김영환 반도체 소자의 금속 배선 형성 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1074707A (ja) * 1996-02-02 1998-03-17 Applied Materials Inc アルミニウム接触用チタニウム・アルミナイド湿潤層
JPH10150041A (ja) * 1996-11-13 1998-06-02 Applied Materials Inc 成膜方法
KR100241506B1 (ko) * 1997-06-23 2000-03-02 김영환 반도체 소자의 금속 배선 형성 방법
KR19990083367A (ko) * 1998-04-21 1999-11-25 피터 토마스 BEOL배선제조를위하여작은콘택트비아에행해지는높은양산능력의Al-Cu박막스퍼터링공정
KR20000043059A (ko) * 1998-12-28 2000-07-15 김영환 반도체 소자의 금속 배선 형성 방법

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