JP3335931B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、高集積化された
半導体装置の製造方法に関するもので、特に、微細なビ
アホール内に高スループットでＡｌ−Ｃｕ薄膜をスパッ
タ形成する工程に関する。
【０００２】
【従来の技術】高集積化された半導体装置、例えば最新
の２５６ＭビットのＤＲＡＭにおける２層目配線（最上
層）の形成においては、微細なビアホールを埋め込むこ
とが要求される。２層目配線の形成と、１層目配線と２
層目配線とのコンタクト形成を１ステップで行うことが
できるＡｌ−Ｃｕスパッタ工程は、製造時間と製造コス
トを同時に低減できるので、６４ＭビットＤＲＡＭやＣ
ＭＯＳロジック回路等のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ
Ｏｆ Ｌｉｎｅ）配線工程で用いられてきた。
【０００３】しかしながら、２５６ＭビットＤＲＡＭで
は、ビアホールのサイズが０．８μｍ以下にまで縮小さ
れ、従来のＡｌ−Ｃｕスパッタ工程ではボイドを残すこ
となくビアホールを完全に埋め込むことができない。上
記ボイドの発生は、金属配線の信頼性を大幅に低下さ
せ、２層目配線と、１層目配線と２層目配線とのコンタ
クトにおける電流と温度を加えた信頼性試験で全てのハ
ードウェアで初期不良が観測される。特に、最上層の金
属層には、高温（４５０℃以上）のホットリフロー工程
を施すことができないため、後処理によるボイドの除去
も困難である。
【０００４】このようなボイドの発生を抑制しつつ、微
細で且つアスペクト比の高いビアホールを埋め込んで配
線層を形成する技術として、ロングスロースパッタ法と
コリメータスパッタ法が知られている。ロングスロース
パッタ法は、ターゲットからウェーハまでの距離を大き
く取ることにより、ターゲットからウェーハに到達する
金属粒子の水平成分を低減させて深いビアホールの底に
まで成膜するものである。このロングスロースパッタ法
については、例えばＪｏｕｒｎａｌ ｏｆ Ｖａｃｕｕ
ｎ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ
Ｂ Ｖｏｌ．１３（４）（１９９５）ｐ．１９０６
Ｎ．Ｍｏｔｅｇｉ ｅｔ ａｌに記載されている。上記
ロングスロースパッタ法は、コリメータスパッタ法に比
べ比較的高いスパッタレートと良好なターゲット効率が
得られるという利点を有している。
【０００５】一方、コリメータスパッタ法は、ターゲッ
トとウェーハとの間に穴の開いた板（コリメータ）を設
け、ターゲットから飛んでくる金属粒子の垂直成分だけ
を通すことによって、深いコンタクトホールの底にも成
膜する技術である。このコリメータスパッタ法について
は、例えばＵＳＰ．４．７２４，０６０、Ｊｏｕｒｎａ
ｌ ｏｆ Ｖａｃｕｕｎ Ｓｃｉｅｎｃｅ ａｎｄ Ｔ
ｅｃｈｎｏｌｏｇｙＡ Ｖｏｌ．９（２）（１９９１）
ｐ．２６１ Ｓ．Ｍ．Ｒｏｓｓｎａｇｅｌｅｔ ａｌ、
及びＴｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ Ｖｏｌ．２４
７（１９９４） ｐ．１０４ Ｂ．Ｖｏｌｌｍｅｒ ｅ
ｔ ａｌ等に記載されている。上記コリメータスパッタ
法は、センターエッジの均一性が良いという利点を有し
ている。
【０００６】２５６ＭビットＤＲＡＭにおける２層目金
属（最上層）の堆積工程においては、上記ロングスロー
スパッタ法を用いて１５０℃程度の低温で長時間をかけ
てＡｌ−Ｃｕ薄膜を形成するか、あるいはコリメータス
パッタ法を用いることにより、ボイドを生成することな
くビアホールを埋め込むことができ、信頼性テストをパ
スすることができる。
【０００７】しかしながら、長時間のロングスロースパ
ッタ法やコリメータスパッタ法では、いずれもターゲッ
トから飛んでくる金属粒子の垂直成分のみを利用するの
で、通常のスパッタ法に比べて成膜時間が長く必要にな
り、１μｍ程度の厚いＡｌ−Ｃｕ膜を堆積するためには
６〜７分の堆積時間が要求される。このため、通常のス
パッタ法を用いる場合に比べてウェーハスループットが
低く、製造コストの上昇を招くという問題がある。しか
も、コリメータスパッタ法では、堆積工程においてコリ
メータにも金属が蒸着し、コリメータの詰まりによって
スパッタリングレートが変動するため、コリメータの交
換が必要となり、中断時間が生じてますますスループッ
トが低下するという問題がある。
【０００８】
【発明が解決しようとする課題】上記のように従来の半
導体装置の製造方法は、微細なビアホールを埋め込んで
配線層を形成しようとするとボイドが発生し易くなり、
ボイドの発生を防止しようとすると配線層の形成時間が
長く必要となってスループットが低下し、製造コストが
高くなるという問題があった。
【０００９】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、ボイドの発生を
抑制しつつスループットを高めることができ、製造コス
トを低減できる半導体装置の製造方法を提供することに
ある。
【００１０】
【課題を解決するための手段】この発明の請求項１に記
載した半導体装置の製造方法は、半導体基体上に絶縁膜
を形成する第１の工程と、前記絶縁膜に開孔を形成する
第２の工程と、前記半導体基体をスパッタ装置のチャン
バー内に収容し、前記絶縁膜上及び前記開孔内に第１の
温度、且つ第１のスパッタリング電力で、第１の金属層
を第１の堆積レートで成膜する第３の工程と、前記スパ
ッタ装置の同一チャンバー内で、前記第１の金属層上に
前記第１の温度よりも高い第２の温度、且つ前記第１の
スパッタリング電力よりも高い第２のスパッタリング電
力で第２の金属層を前記第１の堆積レートよりも高い第
２の堆積レートで成膜する第４の工程とを具備すること
を特徴としている。
【００１１】請求項２に示すように、請求項１に記載の
半導体装置の製造方法において、前記第１の温度と前記
第２の温度との温度差は、前記スパッタ装置のチャンバ
ー内に設けたヒータの熱の伝導性を変化させることによ
り生成することを特徴とする。
【００１２】請求項３に示すように、請求項２に記載の
半導体装置の製造方法において、前記第３の工程で前記
スパッタ装置におけるヒータの裏面ガスをオフし、前記
第４の工程で前記スパッタ装置におけるヒータの裏面ガ
スをオンすることにより、前記ヒータの熱の伝導性を変
化させて前記第１の温度と前記第２の温度の温度差を生
成することを特徴とする。
【００１３】請求項４に示すように、請求項２に記載の
半導体装置の製造方法において、前記第３の工程で前記
スパッタ装置における静電チャックをオフし、前記第４
の工程で前記スパッタ装置における静電チャックをオン
することにより、前記ヒータからウェーハへの熱伝導を
変化させて前記第１の温度と前記第２の温度の温度差を
生成することを特徴とする。
【００１４】請求項５に示すように、請求項１ないし４
いずれか１つの項に記載の半導体装置の製造方法におい
て、前記第２の工程と前記第３の工程との間に、第１の
バリアメタル層を形成する第５の工程と、前記第４の工
程の後に前記第２の金属層上に第２のバリアメタル層を
形成する第６の工程とを更に具備することを特徴とす
る。
【００１５】請求項６に示すように、請求項１ないし５
いずれか１つの項に記載の半導体装置の製造方法におい
て、前記第１の工程の前に、前記半導体基体上に配線層
を形成する第７の工程を更に具備し、この配線層上に前
記絶縁膜を形成し、前記絶縁膜の上記配線層上に前記開
孔を形成することを特徴とする。
【００１６】請求項７に示すように、請求項６に記載の
半導体装置の製造方法において、前記第７の工程は、前
記半導体基体上に第３のバリアメタル層を形成する工程
と、この第３のバリアメタル層上に第３の金属層を形成
する工程と、この第３の金属層上に第４のバリアメタル
層を形成する工程と、前記第３のバリアメタル層、前記
第３の金属層、及び前記第４のバリアメタル層をパター
ニングする工程とを有することを特徴とする。
【００１７】請求項１のような製造方法によれば、微細
な開孔の被覆性が良い第１の温度（低温）で第１の金属
層を形成して開孔を埋め込み、堆積レートの高い第２の
温度（高温）で第２の金属層を形成するので、ボイドの
生成を抑制しつつ短時間で効率良く開孔を埋め込んで配
線層を形成できる。よって、従来のスパッタ装置を用い
て金属層を形成できるので、ロングスロースパッタ法や
コリメータスパッタ法で生じた問題を回避でき、ボイド
の発生を抑制しつつ高スループット化と低コスト化が図
れる。
【００１８】請求項２に記載したように、第１の温度と
第２の温度との温度差を、スパッタ装置のチャンバー内
に設けたヒータの熱の伝導性を変化させることにより生
成すれば、同一チャンバー内での低温と高温の連続した
スパッタ工程で第１及び第２の金属層を形成でき、高ス
ループット化が図れる。
【００１９】請求項３に記載したように、ヒータの熱の
伝導性は、ヒータの裏面ガスのオン／オフで変化させる
ことができる。また、請求項４に記載したように、静電
チャックのオン／オフでも変化させることができる。
【００２０】請求項５に記載したように、開孔と第１の
金属層との間に第１のバリアメタル層を設け、第２の金
属層の表面に第２のバリアメタル層を設ければ、エレク
トロマイグレーションやストレスマイグレーションを抑
制できる。
【００２１】請求項６に記載したように、多層の配線間
を接続するビアコンタクトの埋め込みと上層の配線の形
成に好適である。請求項７に記載したように、第３の金
属層を挟むように第３，第４のバリアメタル層を設けれ
ば、第３の金属層のエレクトロマイグレーションやスト
レスマイグレーションも抑制できる。
【００２２】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。この発明の半導体装置の
製造方法におけるスパッタ工程は、従来のスパッタ装置
を用いて、チャンバー内の圧力、裏面Ａｒガスの流速、
及びスパッタリング電力の３つの重要なパラメータをコ
ントロールしつつ、同一チャンバー内において複数ステ
ップで金属薄膜を堆積形成することによって実現され
る。裏面Ａｒガスのオン／オフによってウェーハの温度
を制御し、スパッタリング電力の高低によって堆積レー
トを制御する。まず、裏面Ａｒガスを供給せずに１５０
℃以下の低温且つ低スパッタリング電力で数百ｎｍのＡ
ｌ−Ｃｕ膜を堆積する。次に、裏面Ａｒガスを流して３
５０℃のヒータ温度でウェーハを加熱し、高スパッタリ
ング電力による高い堆積レートでＡｌ−Ｃｕ膜を堆積す
る。この結果、低温と高温の２種類の粒子形態の金属薄
膜が積層形成される。低温で低スパッタリング電力の工
程は、ビアホールの被覆性が良好であるが堆積時間が長
くなる。これに対し、高温で高スパッタリング電力の工
程は、堆積時間を短くできるが、ビアホールの被覆性は
低い。そこで、これら２つの工程を組み合わせ、低温且
つ低スパッタリング電力でビアホールの一部を埋め込ん
でから、引き続き高温且つ高スパッタリング電力で金属
薄膜を形成することにより、良好なビアホールの被覆性
を得つつ堆積時間の短縮が図れる。しかも、従来のスパ
ッタ装置によるＡｌ−Ｃｕ堆積チャンバーを用いて、２
５６ＭビットＤＲＡＭで用いられる微細なビアホールの
埋め込みを満足でき、十分な信頼性を確保できる。よっ
て、生産性や製造コストを犠牲にすることなく高品質な
ＢＥＯＬ配線を形成できる。
【００２３】次に、上述したスパッタ工程を半導体装置
における配線の形成工程に適用した例について説明す
る。図１ないし図４はそれぞれ、この発明の実施の形態
に係る半導体装置の製造方法について説明するためのも
ので、１層目配線と２層目配線の形成工程を示してい
る。
【００２４】まず、図１に示すように、半導体基体１１
の表面に形成された絶縁膜１２上にＴｉ膜１３、ＴｉＮ
膜１４、Ａｌ−Ｃｕ膜１５、Ｔｉ膜１６、及びＴｉＮ膜
１７をスパッタ法により順次成膜し、リソグラフィー技
術とＲＩＥによりパターニングして第１金属配線層（Ｍ
１）１８を形成する。例えば、上記Ｔｉ膜１３の厚さは
１０ｎｍ、ＴｉＮ膜１４の厚さは１０ｎｍ、Ａｌ−Ｃｕ
膜１５の厚さは２３０ｎｍ、Ｔｉ膜１６の厚さは５ｎ
ｍ、及びＴｉＮ膜１７の厚さは４０ｎｍである。その
後、フォーミングガス中で４００℃の温度で２０分間の
シンターアニールを行う。
【００２５】次いで、図２に示すように、上記第１金属
配線層１８上及び絶縁膜１２上に厚さ６００ｎｍの層間
絶縁膜１９を形成し、リソグラフィーとＲＩＥにより上
記第１金属配線層１８上の層間絶縁膜１９に開孔（ビア
ホール）２０を形成する。
【００２６】その後、図３に示すように、上記層間絶縁
膜１９上及び上記ビアホール２０内に第２金属配線層
（Ｍ２）２１を形成する。この第２金属配線層２１の形
成には、まずＴｉ／ＴｉＮスパッタ室で厚さ２５ｎｍの
Ｔｉ膜２２と厚さ２５ｎｍのＴｉＮ膜２３を形成し、次
いでヒータ温度を１５０℃に設定したＡｌスパッタ室
で、ウェーハ裏面のヒータ用Ａｒガスを流さない状態で
３．２ＫＷの低スパッタリング電力でＡｌ−Ｃｕを５５
秒間スパッタする。この時、厚さ３００ｎｍのＡｌ−Ｃ
ｕ膜２４−１が低温（１５０℃より低い、５０℃や室温
でも良い）で成膜された。この場合、ヒータ温度が３５
０℃のままでも裏面Ａｒガスを流さなければヒータとウ
ェーハ間の熱伝導が悪いため、ウェーハの実温度が１５
０℃以下であり、同様の効果が得られる。この方法によ
りヒータ温度上昇のための時間を更に短縮できる。その
後、ヒータ用Ａｒガスを４５秒間流し、ウェーハを３５
０℃まで加熱する。そして、ヒータ用Ａｒガスを流した
状態で１２．７ＫＷの高スパッタリング電力で３２秒間
Ａｌ−Ｃｕをスパッタ成膜する。これによって、厚さ７
００ｎｍのＡｌ−Ｃｕ膜２４−２が高温で成膜され、合
計の厚さが１μｍのＡｌ−Ｃｕ膜２４が形成された。次
いで、Ｔｉ／ＴｉＮスパッタ室内でＴｉＮ膜２５を３
７．５ｎｍの厚さに成膜する。
【００２７】次いで、図４に示すように、リソグラフィ
ーとＲＩＥにより上記第２金属配線層２１のパターニン
グを行い配線工程が完了する。上記のような製造方法に
よれば、ビアホール２０を被覆性が良い低温で形成した
Ａｌ−Ｃｕ膜２４−１で埋め込み、その後、堆積レート
の高い高温でＡｌ−Ｃｕ膜２４−２を形成するので、ボ
イドの生成を抑制しつつ短時間で効率良くビアホール２
０を埋め込んで第２金属配線２１を形成できる。よっ
て、ロングスロースパッタ法やコリメータスパッタ法を
用いることによって生ずる問題を回避でき、ボイドの生
成を抑制しつつ高スループット化と低コスト化が図れ
る。具体的には、ロングスロースパッタ法やコリメータ
スパッタ法では、厚さ１μｍの金属配線層を形成するの
に６〜７分の時間が必要であったが、上記製造方法によ
り３分よりも短い時間で同じ厚さの金属配線層を形成で
き、スループットを大幅に向上できる。しかも、コリメ
ータスパッタ法を用いる場合のように、消耗品によるコ
ストの増加やその交換による中断時間が生ずることもな
いので、この点からも低コスト化と高スループット化が
図れる。
【００２８】本発明者等は、２５６ＭビットＤＲＡＭの
ＢＥＯＬ配線を想定して、種々の製造方法で１層目配線
と２層目配線のビアコンタクトを形成し、ストレステス
トを行った。２層目配線は、下層から上層に厚さ２５ｎ
ｍのＴｉ膜、厚さ２５ｎｍのＴｉＮ膜、厚さ１μｍのＡ
ｌ−Ｃｕ膜、及び厚さ３７．５ｎｍのＴｉＮ膜を順次積
層した構造であり、上記Ａｌ−Ｃｕ膜を下記（ａ）〜
（ｄ）のような方法で形成した。
【００２９】（ａ）従来のスパッタ装置を用いて、チャ
ンバー内の温度が３５０℃でスパッタリング。 （ｂ）上述したこの発明による製造方法でスパッタリン
グ。
【００３０】（ｃ）ロングスロースパッタ法を用いて、
チャンバー内の温度が１５０℃でスパッタリング。 （ｄ）コリメータスパッタ法でスパッタリング。
【００３１】テスト温度２４５℃で、１層目配線と２層
目配線間に１１．００ｍＡの電流を流した時、コンタク
ト抵抗が２０％以上上昇したものを不良と定義すると、
上記（ａ）の方法で形成したビアコンタクトには５０チ
ップ中６チップの初期不良（テスト時間５時間以内で発
生）が観測され、（ｂ）〜（ｄ）の方法では５０チップ
中には初期不良は観測されなかった。また、（ｂ）の方
法は処理時間が３分間よりも短いのに対し、（ｃ），
（ｄ）の方法ではＡｌ−Ｃｕの堆積レートが低く６〜７
分間必要である。
【００３２】この発明の半導体装置の製造方法における
製造コストは、プロセス時間を低減することによって劇
的に低下し、コリメータを変える必要がなく、ターゲッ
トを変える頻度も低いので、消耗品のコストも低くでき
る。
【００３３】なお、上記実施の形態では、スパッタ装置
におけるヒータ用の裏面Ａｒガスをオン／オフすること
により、ヒータの熱の伝導性を変化させる場合を例にと
って説明したが、スパッタ装置における静電チャックを
オン／オフさせても同様にヒータからウェーハへの熱伝
導を変化させることができる。また、厚さ１μｍのＡｕ
−Ｃｕ膜２４を形成するために、低温、低スパッタリン
グ電力で厚さ３００ｎｍのＡｌ−Ｃｕ膜２４−１を形成
した後、高温、高スパッタリング電力で厚さ７００ｎｍ
のＡｌ−Ｃｕ膜２４−１を形成する場合を例にとって説
明したが、低温、低スパッタリング電力で形成するＡｌ
−Ｃｕ膜の厚さは３００ｎｍ〜７００ｎｍの範囲内であ
れば良く、高温、高スパッタリング電力で形成するＡｌ
−Ｃｕ膜の厚さは７００ｎｍ〜３００ｎｍの範囲内であ
れば十分な効果が得られる。低温、低スパッタリング電
力で形成するＡｌ−Ｃｕ膜の厚さが３００ｎｍ以下では
ボイドの抑制効果が低下し、７００ｎｍ以上になるとス
パッタリング時間が長くなる。よって、ビアホールのサ
イズや深さ、必要とするビアホールの被覆特性、製造時
間等を考慮して両Ａｌ−Ｃｕ膜の厚さとスパッタリング
電力を設定すれば良い。
【００３４】
【発明の効果】以上説明したように、この発明によれ
ば、ボイドの発生を抑制しつつスループットを高めるこ
とができ、製造コストを低減できる半導体装置の製造方
法が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る半導体装置の製造
方法について説明するためのもので、１層目配線と２層
目配線の第１の形成工程を示す断面図。
【図２】この発明の実施の形態に係る半導体装置の製造
方法について説明するためのもので、１層目配線と２層
目配線の第２の形成工程を示す断面図。
【図３】この発明の実施の形態に係る半導体装置の製造
方法について説明するためのもので、１層目配線と２層
目配線の第３の形成工程を示す断面図。
【図４】この発明の実施の形態に係る半導体装置の製造
方法について説明するためのもので、１層目配線と２層
目配線の第４の形成工程を示す断面図。
【符号の説明】
１１…半導体基体、１２…絶縁膜、１３…Ｔｉ膜、１４
…ＴｉＮ膜、１５…Ａｌ−Ｃｕ膜（第３の金属層）、１
６…Ｔｉ膜、１７…ＴｉＮ膜、１８…第１金属配線層、
１９…層間絶縁膜、２０…ビアホール（開孔）、２１…
第２金属配線層、２２…Ｔｉ膜、２３…ＴｉＮ膜、２４
−１…Ａｌ−Ｃｕ膜（第１の金属層）、２４−２…Ａｌ
−Ｃｕ膜（第２の金属層）、２５…ＴｉＮ膜。
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 591209109 シーメンス アクチェンゲゼルシャフト ＳＩＥＭＥＮＳ ＡＫＴＩＥＮＧＥＳＥ ＬＬＳＣＨＡＦＴ ドイツ連邦共和国 Ｄ−80333 ミュン ヘン ヴィッテルスバッハ−プラッツ ２ (73)特許権者 000003078 株式会社東芝 東京都港区芝浦一丁目１番１号 (72)発明者 ダリル・レステイノ アメリカ合衆国、 ニューヨーク州 12548、 モデナ、 スーシ・オーバル 14 (72)発明者 チ−ファ・ヤン アメリカ合衆国、 ニューヨーク州 10598、 ヨークタウン、 ファースン ド・コート 2666 (72)発明者 ハンス・ペーツルベルガー アメリカ合衆国、 ニューヨーク州 12590、 ワッピンガース・フォールス、 トップ・オー・ヒル・ロード 45 (72)発明者 堅田 富夫 神奈川県横浜市磯子区新杉田町８番地 株式会社東芝横浜事業所内 (72)発明者 青地 英明 東京都港区芝浦一丁目１番１号 株式会 社東芝本社事務所内 (56)参考文献 特開 平９−36112（ＪＰ，Ａ) 特開 平７−66205（ＪＰ，Ａ) 特開 平６−216133（ＪＰ，Ａ) 特開 平７−240412（ＪＰ，Ａ) 特開 平８−213322（ＪＰ，Ａ) 特開 平７−249681（ＪＰ，Ａ) 特開 平５−86466（ＪＰ，Ａ) 特開 昭61−153275（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 H01L 21/285 H01L 21/3205 H01L 21/768

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基体上に絶縁膜を形成する第１の
    工程と、 前記絶縁膜に開孔を形成する第２の工程と、 前記半導体基体をスパッタ装置のチャンバー内に収容
    し、前記絶縁膜上及び前記開孔内に第１の温度、且つ第
    １のスパッタリング電力で、第１の金属層を第１の堆積
    レートで成膜する第３の工程と、 前記スパッタ装置の同一チャンバー内で、前記第１の金
    属層上に前記第１の温度よりも高い第２の温度、且つ前
    記第１のスパッタリング電力よりも高い第２のスパッタ
    リング電力で第２の金属層を前記第１の堆積レートより
    も高い第２の堆積レートで成膜する第４の工程とを具備
    することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記第１の温度と前記第２の温度との温
    度差は、前記スパッタ装置のチャンバー内に設けたヒー
    タの熱の伝導性を変化させることにより生成することを
    特徴とする請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記第３の工程で前記スパッタ装置にお
    けるヒータの裏面ガスをオフし、前記第４の工程で前記
    スパッタ装置におけるヒータの裏面ガスをオンすること
    により、前記ヒータの熱の伝導性を変化させて前記第１
    の温度と前記第２の温度の温度差を生成することを特徴
    とする請求項２に記載の半導体装置の製造方法。
  4. 【請求項４】 前記第３の工程で前記スパッタ装置にお
    ける静電チャックをオフし、前記第４の工程で前記スパ
    ッタ装置における静電チャックをオンすることにより、
    前記ヒータからウェーハへの熱伝導を変化させて前記第
    １の温度と前記第２の温度の温度差を生成することを特
    徴とする請求項２に記載の半導体装置の製造方法。
  5. 【請求項５】 前記第２の工程と前記第３の工程との間
    に、第１のバリアメタル層を形成する第５の工程と、前
    記第４の工程の後に前記第２の金属層上に第２のバリア
    メタル層を形成する第６の工程とを更に具備することを
    特徴とする請求項１ないし４いずれか１つの項に記載の
    半導体装置の製造方法。
  6. 【請求項６】 前記第１の工程の前に、前記半導体基体
    上に配線層を形成する第７の工程を更に具備し、この配
    線層上に前記絶縁膜を形成し、前記絶縁膜の上記配線層
    上に前記開孔を形成することを特徴とする請求項１ない
    し５いずれか１つの項に記載の半導体装置の製造方法。
  7. 【請求項７】 前記第７の工程は、前記半導体基体上に
    第３のバリアメタル層を形成する工程と、この第３のバ
    リアメタル層上に第３の金属層を形成する工程と、この
    第３の金属層上に第４のバリアメタル層を形成する工程
    と、前記第３のバリアメタル層、前記第３の金属層、及
    び前記第４のバリアメタル層をパターニングする工程と
    を有することを特徴とする請求項６に記載の半導体装置
    の製造方法。
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