KR100307779B1 - 실리사이드응집퓨즈디바이스 - Google Patents

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피터 엔. 데트킨
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Abstract

임의의 전기 접속을 제공하기 위해서 반도체 기판(107)상에 설치되어 있는 가변 연결 디바이스(100)가 공개된다. 본 발명의 가변 연결 디바이스는 실리사이드 층(104)과 폴리실리콘 층(105)을 포함하고 있으며, 이때 상기 실리사이드 층은 상기 폴리실리콘 층상에 형성되어 있고 프로그래밍되지 않은 제1저항을 가지고 있다. 상기 실리사이드 층은 이 실리사이드 층을 가로질러 인가된 소정의 프로그래밍 전압에 응답하여 전기적 불연속을 형성하기 위해서 응집되며, 이에 따라 상기 가변 연결 디바이스의 저항은 프로그래밍된 제2저항까지 선택적으로 증가될 수 있다.

Description

실리사이드 응집 퓨즈 디바이스{A SILICIDE AGGLOMERATION FUSE DEVICE}
CMOS 집적 회로를 포함하고 있는 집적 회로에서는, 정보를 영구적으로 저장할 수 있으면, 즉 제조된 후에 상기 집적 회로상에 영구적 접속을 형성할 수 있으면 종종 바람직하다. 이를 위해서 가변 연결을 형성하고 있는 퓨즈 또는 디바이스가 자주 사용된다. 예컨대, 결함이 있는 동일한 소자를 대체하기 위해서 리던던트 소자를 프로그래밍하는데에 퓨즈가 사용될 수 있다. 다이(die) 식별 정보 또는 기타 다른 그러한 정보를 저장하는데에도, 즉 전류 경로의 저항을 조절함으로써 회로의 속도를 조절하는데에도 퓨즈가 사용될 수 있다.
어떤 경우에는, 퓨즈 디바이스의 임의의 접속 기능을 수행하기 위해서 전기적으로 소거가능하고 프로그래밍 가능한 판독 전용 메모리(EEPROM) 디바이스가 사용된다. 반도체 처리 기술은 지속적으로 보다 작은 반도체 구조를 제공하며, 그리고 보다 낮은 전압으로 동작한다. 상기 디바이스 구조가 작아짐에 따라 게이트 산화물 층의 두께도 얇아진다. EEPROM 퓨즈 디바이스는 높은 누설 전류를 방지하고 플로팅 노드상에 전하를 유지하기 위해서 비교적 두꺼운 게이트 산화물 층을 필요로 한다. 따라서, EEPROM 퓨즈 디바이스는 많은 최신 반도체 처리 기술에는 사용될 수 없다.
기타 다른 퓨즈 디바이스는 임의의 접속을 형성 또는 프로그래밍하기 위해서 별도의 반도체 처리 스텝을 필요로 한다. 예컨대, 한가지 종류의 퓨즈 디바이스는 이 반도체 디바이스가 처리되고 패시베이팅된 후에 연결을 개방시키기 위해서 레이저를 사용하여 "프로그래밍"된다. 이 종류의 퓨즈 디바이스는 원하는 경우에 이 퓨즈 디바이스를 프로그래밍하거나 "끊기" 위해서 별도의 처리 스텝을 필요로 할뿐만 아니라, 인접 디바이스의 파손을 회피하기 위해서 상기 퓨즈 디바이스상에서의 레이저의 정밀한 정렬을 필요로 한다. 이 방법 및 기타 다른 방법은 디바이스 패시베이션 층을 손상시킬 수 있으며, 따라서 신뢰성의 문제를 일으킨다. 일부 방법에서는 접속이 파손될 때 퓨즈 재료를 위한 공간을 제공하기 위해서 상기 퓨즈 디바이스를 프로그래밍하기 전에 상기 패시베이션 층이 실제적으로 제거되어야 한다. 다른 방법에서는, 상기 패시베이션 층이 의도적으로 제거되지 않은 경우에, 퓨즈 재료가 바뀔 때 상기 퓨즈를 끊는 처리에 의해서 상기 패시베이션 층내에 홀이 생긴다.
"옥사이드 앤티퓨즈(oxide antifuse)"라고 하는 또 다른 종류의 퓨즈 디바이스는 회로의 정상적인 동작 공급 전압보다 높은 전압을 사용하여 프로그래밍된다.그러므로, 이들 디바이스의 주변 회로는 일반적으로 집적 회로에서 정상적으로 이용할 수 있는 접합 브레이크다운 전압보다 높은 접합 브레이크다운 전압을 필요로 한다. 따라서, EEPROM 퓨즈 디바이스에 대해서 위에서 설명한 동일한 이유 때문에, 보다 새로운 처리 기술, 및 개발중인 처리 기술에서는 문제가 생긴다. 게이트 산화물 층의 두께를 줄이기 위해서는 보다 낮은 접합 브레이크다운 전압을 유발하는 보다 높은 웰 도핑이 필요하며, 따라서 옥사이드 앤티퓨즈 디바이스도 많은 최신 처리 기술과 함께 사용될 수 없다.
본 발명은 추가적인 처리 스텝 없이 제조될 수 있고, 그리고 최근의 보다 낮은 전압, 보다 얇은 게이트 산화물 층 처리 기술과 함께 확실히 사용될 수 있는 소형의 퓨즈 디바이스를 제공한다. 또한, 본 발명의 퓨즈 디바이스는 위에 놓인 절연층을 손상시키지 않고 비교적 낮은 전압을 이용하여 프로그래밍될 수 있다.
본 출원은 1995년, 9월 29일에 출원되고, 발명의 명칭이 "저전압, 고이득 퓨즈 감지 회로 및 방법"인 미국 특허 출원(대리인 관리 번호 42390.P3181)과 관련되어 있다.
본 발명은 집적 회로 디바이스 분야에 관한 것으로, 특히 반도체 집적 회로의 가변 연결(fusible link) 디바이스에 관한 것이다.
도 1a는 본 발명의 일실시예의 가변 연결 디바이스의 측면도.
도 1b는 본 발명의 일실시예의 가변 연결 디바이스의 평면도.
도 2a는 프로그래밍된 후의 본 발명의 일실시예의 가변 연결 디바이스의 측면도.
도 2b는 프로그래밍된 후의 본 발명의 다른 실시예의 가변 연결 디바이스의 측면도.
도 3은 본 발명의 일실시예의 프로그래밍 회로 및 가변 연결 디바이스를 나타낸 도면.
도 4는 본 발명의 일실시예의 감지 회로 및 가변 연결 디바이스를 나타낸 도면.
도 5는 본 발명의 일실시예의 리던던트 퓨즈 디바이스의 배열을 나타낸 도면.
도 6은 본 발명의 일실시예의 퓨즈 프로그래밍 및 감지 방법을 나타낸 도면.
반도체 기판상에 설치되어 임의의 전기 접속을 제공하는 가변 연결 디바이스에 대해 설명된다. 본 발명의 상기 가변 연결 디바이스는 프로그래밍되지 않은 제1저항을 가지고 있고, 그리고 폴리실리콘 층과 실리사이드 층을 포함하고 있다. 상기 실리사이드 층은 상기 폴리실리콘 층상에 형성되고 있고, 그리고 이 실리사이드 층을 가로질러 인가된 소정의 프로그래밍 전압에 응답하여 전기적 불연속을 형성하기 위해서 응집되며, 이에 따라 상기 가변 연결 디바이스의 저항은 프로그래밍된 제2저항까지 선택적으로 증가될 수 있다.
임의의 접속을 형성하기 위한 실리사이드 응집 퓨즈 디바이스가 공개된다. 이하의 설명에서는, 본 발명의 철저한 이해를 제공하기 위해서 특수 재료, 치수, 접촉부의 개수, 프로그래밍 및 감지 전압 및 전류와 같은 수많은 특정 사항이 설명된다. 하지만, 본 발명은 이들 특정 사항 없이도 이해될 수 있음을 당업자는 알 수 있다. 기타 다른 예에서는, 잘 알려진 구조, 회로 블록, 인터페이스, 및 구조적 기능이 본 발명이 모호해지는 것을 회피하기 위해서 상세히 설명하지 않는다.
발명의 일실시예의 퓨즈 디바이스의 개요
도 1A에는 본 발명의 실리사이드 응집 퓨즈 디바이스(100)의 일실시예의 측면도가 예시되어 있다. 상기 퓨즈 디바이스(100)는 반도체 기판(107)상에 설치되어 있고, 그리고 통상적으로 보다 큰 집적 회로 디바이스의 일부분이 된다. 일실시예에서, 폴리실리콘 층(105)은 p형으로 도핑되어 있다. 기타 다른 실시예들은 상기 폴리실리콘 층(105)에 p-n 접합을 형성하는 것 이외에, n형을 포함하고 있는 기타 다른 종류로 도핑하는 것을 포함하고 있을 수도 있다. 그러한 폴리실리콘 층을 포함하고 있는 퓨즈 디바이스(200)의 일예가 도 2B를 참조하여 후술된다. 옥사이드 층(106)은 일실시예에서 대략 3000-4000의 두께(112)를 가지고 있고, 그리고 상기 퓨즈 디바이스(100)와 상기 기판(107)사이에 형성되어 있다.
상기 퓨즈 디바이스(100)는 폴리실리콘 층(105)상에 설치되어 있는 실리사이드 층(104)을 포함하고 있다. 일실시예에서, 상기 퓨즈 디바이스(100)의 상기 실리사이드 층(104)과 폴리실리콘 층(105)은 상기 집적 회로 디바이스상에 기타 다른 디바이스의 폴리실리콘 게이트 층 및 실리사이드 게이트 층을 생성하는데에 사용되는 동일한 처리 스텝에 의해서 형성된다. 이러한 방법으로, 상기 퓨즈 디바이스(100)를 제조하는데에는 어떠한 추가적인 처리 스텝도 필요가 없다.
상기 폴리실리콘 층(105)은 상기 옥사이드 층(106)상에 형성되어 있고 그리고 일실시예에서 대략 2500 정도의 두께(114)를 가지고 있다. 상기 폴리실리콘 층(105)의 판 저항은 500 ohm/sq.보다 크고, 일실시예에서 대략 1000 ohm/sq.이지만, 본 발명의 기타 다른 실시예에서는 보다 클 수도 작을 수도 있다. 일실시예에서, 텅스텐, 탄탈 또는 백금 실리사이드와 같은 기타 다른 실리사이드도 본 발명에 따라 사용될 수 있지만, 상기 실리사이드 층(104)은 티타늄 실리사이드(TiSi2) 막이다. 상기 실리사이드 층(104)은 일실시예에서 대략 225-250 정도의 두께(110)를 가지고 있지만, 기타 다른 실시예에서는 보다 두꺼울 수도 얇을 수도 있다. 상기 실리사이드 층(104)의 판 저항은 정확한 구성물에 좌우되지만, 일실시예에서는 대략 1-10 ohm/sq.이다.
상기 퓨즈 디바이스(100)는 또한 이 퓨즈 디바이스(100)의 어느 한쪽 단부에 접촉부(101)를 포함하고 있다. 이 접촉부(101)는 동일한 집적 회로 디바이스에서 상기 퓨즈 디바이스와 외부 디바이스 또는 기타 다른 구성 요소사이에 전기 접속을 제공하기 위해서 상기 실리사이드 층(104)에 연결되어 있다. 일실시예에서, 접촉부(101)는 금속 상호 연결 라인(도시되지 않음)에 연결되어 있으며, 이에 따라 상기 퓨즈 디바이스(100)는 프로그래밍용, 감지용 또는 기타 다른 용도를 위해서 액세스될 수도 있다. 상기 접촉부(101)는 일실시예에서 텅스텐 플러그이지만, 기타 다른 재료로 형성될 수도 있다. 다른 실시예에서는, 상기 퓨즈 디바이스(100)가 형성되어 있는 집적 회로의 금속 상호 연결 라인이 동일한 기능을 제공하기 위해서 상기 실리사이드 층(104)에 직접 연결되어 있다.
본 발명의 상기 퓨즈 디바이스(100)는 일실시예의 디바이스(100)의 평면도를 보인 도 1B를 참조하여 보다 상세히 설명된다. 상기 퓨즈 디바이스(100)는 본 명세서에서 퓨즈 소자라고도 하는 퓨즈 영역(122)을 두 접촉 영역(120)사이에 포함하고 있다. 상기 퓨즈 디바이스(100)는 또한 상기 퓨즈 영역(122)의 어느 한쪽 단부와 각각의 접촉 영역(120)사이에 테이퍼된 천이 영역(116)을 포함하고 있을 수도 있다. 이 실시예에서, 각각의 천이 영역은 각각의 접촉 영역(120)과 상기 퓨즈 영역(122)사이에서 대략 45도 각을 형성하고 있으며, 이에 따라 상기 접촉 영역들사이에서 흐르는 전류는 프로그래밍 동안에 상기 퓨즈 영역(122)에 집중된다. 상기 천이 영역(116)의 구조는 보다 상세히 후술되는 상기 퓨즈 디바이스(100)의 필요한 프로그래밍 전압을 낮추어 주는 데에 기여할 수 있다. 다른 실시예에서, 상기 접촉 영역(120)은 원형, 정방형 또는 직사각형이다. 또한, 다른 실시예에서는, 상기 퓨즈 디바이스(100)가 상기 접촉 영역(120)과 상기 퓨즈 영역(122)사이에 천이 영역을 포함하고 있지 않을 수도 있다.
상기 퓨즈 영역(122)의 크기는 상이한 처리 기술, 공간 고려 사항, 및 기타 다른 요건에 따라 달라질 수 있다. 일실시예에서, 도 1B에 도시된 평면도로부터 상기 퓨즈 영역의 폭(117)은 퓨즈 디바이스(100)를 형성하는데에 사용되는 처리 기술의 하한치, 즉 일예에서 대략 .22 미크론에 가깝고, 그리고 길이(118)는 상기 퓨즈 영역(122)의 폭(117)의 4배 내지 25배사이이다. 특정 실시예에서, 상기 길이(118)는 상기 폭(117)의 10배 정도이지만, 기타 다른 실시예에서는 보다 길 수도 보다 짧을 수도 있다.
상기 접촉 영역(120)은 일실시예에서는 가능한 한 좁지만, 상기 퓨즈 디바이스(100)를 프로그래밍하는데에 필요한 크기, 구성물, 및 프로그래밍 전류 또는 전압을 기초로 접촉부(101)에 의해서 요구되는 최소 영역이 여전히 제공된다. 상기 퓨즈 디바이스(100)상의 접촉부(101)의 개수는 달라질 수도 있다. 두 접촉부(101)가 도 1B에서 퓨즈 디바이스(100)의 어느 한쪽 단부에 도시되어 있지만, 본 발명에 따라 보다 많거나 보다 적은 개수의 접촉부가 사용될 수도 있다. 일실시예에서는, 상기 퓨즈 디바이스(100)의 어느 한쪽 단부상의 각각의 상기 접촉 영역(120)이 9개의 접촉부(101)를 포함하고 있다. 상기 접촉부(101)를 과열시키지 않고 상기 퓨즈 디바이스(101)를 통해 필요한 프로그래밍 전류가 흐르는 것을 보장해 주기 위해서, 병렬로 동작하는 다수의 접촉부(101)가 사용될 수도 있다.
동작시에, 상기 퓨즈 디바이스(100)는 프로그래밍 또는 "끊기기" 전에 제1저항을 가지고 있고, 그리고 프로그래밍 후에는 상당히 높은 제2저항을 가지고 있다. 상기 퓨즈 디바이스(100)가 프로그래밍되기 전에, 상기 실리사이드 층(104)의 저항에 의해서 상기 디바이스(100)의 저항이 결정된다. 프로그래밍 동안에, 상기 실리사이드 층(104)에 불연속이 형성된다. 따라서 상기 퓨즈 디바이스의 저항은 상기 폴리실리콘 층(105)의 저항과 상기 실리사이드 층(104)의 저항의 비를 기초로 크게 증가한다.
상기 퓨즈 디바이스(100)의 프로그래밍 결과가 도 2A 및 도 2B를 참조하여 보다 상세히 설명된다. 도 2A에는 프로그래밍된 후의 본 발명의 상기 퓨즈 디바이스(100)의 측면도가 예시되어 있다. 접촉부(101)를 가로질러 인가된 프로그래밍 전압에 의해서 상기 실리사이드 막 층(104)을 통해 상기 퓨즈 디바이스(100)의 한쪽 단부로부터 다른쪽 단부로 전류가 흐른다. 이 전류에 의해서 상기 실리사이드층(104)이 가열되고, 그리고 실리사이드 자체가 실리사이드 응집 영역(204)에 의해서 지시된 바와 같이 응집된다. 따라서, 상기 폴리실리콘 층(105)을 덮고 있는 상기 실리사이드 층(104)에 불연속부(206)가 형성된다.
상기 실리사이드 층(104)은 상기 폴리실리콘 층(105)보다 훨씬 낮은 저항을 가지고 있기 때문에, 상기 퓨즈 디바이스(100)의 저항이 따라서 증가한다. 위에서 제공된 샘플 판 저항(실리사이드 층(104)인 경우에는 1-10 ohms/sq, 폴리실리콘 층인 경우에는 >500 ohms/sq)을 이용하면, 상기 퓨즈 디바이스의 저항은 프로그래밍 후에 적어도 10 배까지 증가한다. 도 2B를 참조하여 설명한 실시예와 같은 일부 실시예에서는, 저항의 증가가 훨씬 더 크다. 이때, 저항의 이러한 변화는 상기 퓨즈 디바이스(100)가 프로그래밍되어 있는지를 결정하기 위해서 감지 회로에 의해 검출된다. 본 발명의 프로그래밍 회로 및 감지 회로는 도 3 내지 도 6을 참조하여 보다 상세히 후술된다.
도 2B에는 본 발명의 또 다른 실시예에 따라 프로그래밍된 퓨즈 디바이스(200)의 측면도가 예시되어 있다. 상기 퓨즈 디바이스(200)는 위에서 설명한 퓨즈 디바이스(100)의 동일하게 명명된 구성 요소와 구성물, 배치 및 기능이 유사한 접촉부(201), 실리사이드 층(234), 옥사이드 층(236) 및 기판(237)을 포함하고 있다. 하지만, 상기 퓨즈 디바이스(200)의 폴리실리콘 층(205)은 상기 퓨즈 디바이스(100)의 폴리실리콘 층(105)과는 다르다. 상기 퓨즈 디바이스(200)의 폴리실리콘 층(205)은 n 형으로 도핑되어 있고, 그리고 p형으로 도핑된 하나 이상의 영역(208)을 포함하고 있다. p형으로 도핑되어 있는 상기 영역(208)은 상기 폴리실리콘 층의 n형 영역과 더불어, p-n 접합(210)과 같은 p-n 접합을 형성하고 있다.
상기 퓨즈 디바이스(200)는 낮은 프로그래밍 전압과 전류를 이용하여 퓨즈 디바이스(100)와 동일한 방식으로 프로그래밍된다. 상기 퓨즈를 프로그래밍하면, 불연속부(226)를 형성하기 위해서 상기 실리사이드 층(234)이 (실리사이드 응집(224)에 의해서 예시된 바와 같이) 응집된다. 상기 불연속부(226)가 p-n 접합(210)과 같은 p-n 접합상에 형성되면, 상기 접촉부(201)들사이에서의 전류 흐름은 폴리실리콘 층(205)을 통해, 그리고 이 경우에는 p-n 접합(210)을 통해 상기 불연속부(226)에서 상기 실리사이드 층(104)으로부터 이탈한다. 이 방식으로, 프로그래밍된 퓨즈(200)와 이 퓨즈(200)와 동일한 프로그래밍되지 않은 퓨즈의 저항 비는 상기 불연속부(226)가 프로그래밍 동안에 p-n 접합(210)상에 형성되는 경우에 크게 증가한다.
상기 퓨즈 디바이스(100)를 프로그래밍하는데에 필요한 프로그래밍 전압, 따라서 전류는 비교적 적다. 상기 퓨즈 디바이스(100)는 본 명세서에서는 예시를 위한 것임을 알아야 한다. 상기 퓨즈 디바이스(200)와 같은 기타 다른 유사한 퓨즈 디바이스들이 유사한 방법으로 프로그래밍 및 감지되고 동작한다. 일실시예에서, 상기 퓨즈 디바이스(100)는 대략 2.0볼트의 프로그래밍 전압을 이용하여 끊어질 수 있다. 기타 다른 실시예는 상기 실리사이드 층의 두께와 상기 퓨즈 디바이스(100)의 기타 다른 구조에 따라 좌우되는 상이한 프로그래밍 전압을 가지고 있다. 도 1B를 참조하여 위에서 설명한 바와 같이, 상기 접촉 영역(120)과 상기 퓨즈 영역(122)사이의 천이 영역(116)의 구조는 상기 퓨즈 디바이스(100)를 통해 상기퓨즈 영역(122)측으로 흐르는 전류 밀도를 집중시킴으로써 일실시예의 낮은 프로그래밍 전압에 기여한다. 상기 퓨즈 디바이스(100)의 낮은 프로그래밍 전압은 얇은 게이트 산화물 층, 따라서 낮은 접합 브레이크다운 전압을 가지고 있는 최신 처리 기술상에서 제조된 집적 회로 디바이스에 사용하기에 이상적이다.
본 발명의 상기 퓨즈 디바이스(100)에 의해서 실리콘 공간 측면에서 소형이라는 이점, 따라서 저렴하다는 이점이 제공된다. 또한, 본 발명에 따라 상기 퓨즈 디바이스(100)와 같은 퓨즈 디바이스를 형성하는 것은 추가적인 처리 스텝을 필요로 하지 않는다. 상기 퓨즈 디바이스(100)는 실리사이드 응집 퓨즈 디바이스가 구현되어 있는 집적 회로 디바이스의 기타 다른 구성을 생성하기 위해서 이미 수행된 표준 처리 스텝들을 이용하여 형성될 수도 있다. 추가적인 처리 스텝 없이 본 발명의 퓨즈 디바이스(100)를 구현하는 것은 낮은 제조 비용에 기여한다.
구현하기에 저렴하고 저전압 처리 기술에 사용될 수 있다는 것 이외에, 본 발명의 실리사이드 응집 퓨즈 디바이스는 위에 있는 절연층을 손상시키지 않고 프로그래밍될 수 있다. 또한, 본 발명의 퓨즈 디바이스는 프로그래밍되기 위해서 대기에 노출될 필요가 없고, 그리고 상기 프로그래밍 스텝 자체에 의해서는 일부 종래 퓨즈 디바이스의 경우와 마찬가지로 상기 퓨즈 디바이스를 둘러싸고 있는 패시베이션 층 또는 기타 다른 층에 홀이 생성되지 않는다.
발명의 일실시예의 프로그래밍 회로
이제, 도 3을 참조하면, 본 발명의 일실시예에 따른 프로그래밍 회로(300)가 예시되어 있다. 일실시예의 퓨즈 디바이스(320)는 위에서 설명한 퓨즈디바이스(100,200)와 유사하며, 그리고 도 3에서 점선내의 기호에 의해 표현되어 있다. 본 발명의 퓨즈 디바이스(320)의 한쪽 단부는 Vss 또는 접지에 연결되어 있고, 상기 퓨즈 디바이스(320)의 반대쪽 단부는 p채널 프로그래밍 디바이스(Tp)의 드레인에 연결되어 있다. 상기 트랜지스터(Tp)의 소오스는 Vcc에 연결되어 있다. 상기 프로그래밍 회로의 크기는 하나의 p 채널 트랜지스터만이 필요하도록 상기 퓨즈 디바이스(320)의 한쪽 단부를 접지에 연결함으로써 소형으로 유지된다. 다른 실시예에서, 본 발명의 프로그래밍 회로는 상기 n채널 트랜지스터가 턴온될 때 상기 퓨즈 디바이스(320)가 프로그래밍되도록 상보적인 신호들을 가지고 있는 n 채널 트랜지스터를 포함할 수 있다.
NAND 디바이스(301)와 같은 논리 회로가 본 발명의 일실시예의 프로그래밍 회로를 제어하기 위해서 상기 트랜지스터(Tp)의 게이트에 연결되어 있다. 일실시예에서, 상기 NAND 디바이스(301)는 이들이 형성되어 있는 집적 회로상의 상기 트랜지스터(Tp)에 매우 인접하여 위치되어 있다. 이 방식에서, 신호 라인 길이에 따라 증가하는 노이즈와 기타 다른 이형(anomalies)의 영향은 감소되고, 그리고 상기 프로그래밍 트랜지스터(Tp)를 잘못 턴온시킬 위험이 감소된다. 상기 퓨즈 디바이스(320)의 프로그래밍은 임의의 개수의 신호 라인을 포함하고 있을 수 있는 프로그래밍 입력 라인(303)을 통해 제어된다. 이 예에서, 상기 트랜지스터(Tp)의 게이트에 낮은 신호를 생기게 하는 프로그래밍 입력 라인(303)측에 수신된 입력은 트랜지스터(Tp)를 턴온시킨다. 트랜지스터(Tp)가 턴온되면, 퓨즈 디바이스(320)를 통해 전류가 흐를 수 있다. 이 방식에서, 상기 퓨즈 디바이스(320)는 선택적으로 프로그래밍될 수 있다. 일실시예에서, 상기 퓨즈 디바이스(320)는 상기 프로그래밍 회로(300)와 함께 프로브 디바이스를 사용하여 웨이퍼 레벨로 프로그래밍된다. 기타 다른 실시예에서, 상기 퓨즈 디바이스(320)는 상기 집적 회로 디바이스 제조 공정의 상이한 단계에서 또는 상기 퓨즈 디바이스(320)를 포함하고 있는 집적 회로 디바이스가 패키징된 후에 프로그래밍된다.
발명의 일실시예의 감지 회로
본 발명의 일실시예의 정적이고 자기 바이어스식인 고감도의 낮은 판독 전류 감지 회로(400)에 대해서 도 4를 참조하여 설명한다. 예시를 위해서, 상기 감지 회로(400)의 동작은 일실시예에서 도 1 및 도 2에 예시된 퓨즈 디바이스(100) 또는 퓨즈 디바이스(200)와 유사한 퓨즈 디바이스(450)와 더불어 설명된다. 하지만, 본 발명의 감지 회로(400)는 기타 다른 종류의 퓨즈 디바이스를 감지하는데에도 사용될 수 있음을 당업자는 알 수 있다. 상기 감지 회로(400)는 본 발명의 퓨즈 디바이스(450)와 같은 퓨즈 디바이스와 함께 사용하기에 매우 적합하다. 본 발명의 상기 퓨즈 디바이스(450)는 낮은 프로그래밍 전압, 따라서 낮은 프로그래밍 전류를 가지고 있다. 그러므로, 상기 퓨즈 디바이스(450)가 프로그래밍되어 있는지 끊어져 있는지를 감지하는데에 사용되는 감지 회로는 감지 공정에서 끊어지지 않은 퓨즈를 끊지 않는다는 점이 중요하다. 또한, 상기 퓨즈 디바이스(450)는 비프로그래밍 상태와 프로그래밍 상태간의 작은 저항 변화만을 나타낼 수도 있다. 그러므로, 상기 퓨즈 디바이스(450)를 감지하는데에 사용된 상기 감지 회로는 상기 퓨즈 디바이스(450)가 프로그래밍되어 있는지를 확실하게 결정하기 위해서 비교적 작은 저항변화를 검출할 수 있도록 충분히 민감해야 한다. 후술되는 바와 같이, 본 발명의 감지 회로(400)는 낮은 감지 전압 및 전류를 이용하여 퓨즈의 고감도의 확실한 감지를 제공한다. 상기 감지 회로(400)의 추가적인 이점에 대해서는 보다 상세히 후술된다.
본 발명의 일실시예의 감지 회로(400)는 도 4에 예시되어 있으며, 그리고 3개의 분기 회로, 즉 제1감지 분기 회로(401), 기준 분기 회로(403) 및 제2감지 분기 회로(405)를 포함하고 있다. 상기 제2감지 분기 회로(403)는 일실시예에서 미소 감지를 제공하고 리던던트 퓨즈 배열로 확장해 주는 상기 감지 회로(400)의 능력을 설명해 주기 위해서 도 4에 제공되어 있다. 상기 감지 회로(400)의 상기 감지 분기 회로(401,405)의 동작은 제1감지 회로(401)를 참조하여 여기에서 설명된다. 하지만, 상기 제2감지 분기 회로(405)는 상기 제1감지 분기 회로(401)와 유사한 방식으로 동작함을 알 수 있다. 본 발명의 미소 감지 능력에 관한 추가적인 상세 사항, 및 일실시예의 러던던트 퓨즈 배열에 대해서는 후술된다.
도 4에 예시되어 있는 바와 같이, 상기 퓨즈 디바이스(450)의 한쪽 단부는 접지에 연결되어 있고, 상기 퓨즈 디바이스(450)의 반대쪽 단부는 상기 퓨즈 디바이스(450)에 프로그래밍을 제공하기 위해서 프로그래밍 입력(418)측에 연결되어 있다. 상기 프로그래밍 입력(418)은 도 3을 참조하여 위에서 설명한 프로그래밍 회로(300)와 같은 프로그래밍 회로의 프로그래밍 디바이스(Tp)에 연결되어 있다. 상기 프로그래밍 회로의 Tp가 n 채널 디바이스인 실시예에서, 본 발명의 감지 회로(400)는 도 4에 예시되어 있는 것과 상보적인 디바이스와 신호를 포함하고 있음을 주의해야 한다. 바꾸어 말하면, 감지 인에이블 신호와 같은 신호들은 액티브 하이가 아니고 액티브 로우이며, p 채널 디바이스는 n 채널 디바이스로 대체된다. 기타 다른 측면에서, 상보적인 감지 회로의 동작은 도 4에 예시되어 있는 감지 회로(400)의 동작과 유사하다.
도 4를 다시 참조하면, 감지 디바이스(S1)가 또한 상기 퓨즈 디바이스(450)에 연결되어 있고, 그리고 제1감지 분기 회로(401)내에 포함되어 있다. 상기 감지 디바이스(S1)의 소오스는 상기 퓨즈 디바이스(450)에 연결되어 있고, 상기 감지 디바이스(S1)의 드레인은 감지 인에이블 디바이스(T1)를 통해 부하 디바이스(L1)의 드레인, 및 마진 테스트 디바이스(M1)에 연결되어 있다.
상기 기준 분기 회로(403)는 유사한 방식으로 감지 인에이블 디바이스(TR)를 통해 부하 디바이스(LR)와 마진 테스트 디바이스(MR)에 연결되어 있는 감지 디바이스(SR)를 포함하고 있다. 상기 기준 분기 회로(403)는 또한 보다 상세히 후술되는 기준 전압 노드 VREF(430), 및 기준 저항(420)을 포함하고 있다. 일실시예에서, 상기 기준 저항(420)은 직렬로 접속되어 있고 프로그래밍되지 않은 상태인 퓨즈 디바이스(450)와 동일한 하나 이상의 퓨즈 디바이스를 포함하고 있으며, 이에 따라 상기 기준 분기 회로의 기준 저항(420)은 프로그래밍되지 않은 퓨즈 디바이스(450,480)와 매칭될 수 있다. 다른 실시예에서, 상기 기준 저항(420)은 퓨즈(450,480)를 형성하는데에 사용되는 퓨즈 재료와 유사한 퓨즈 재료의 일부분으로부터 상기 기준 저항(420)을 형성함으로써 상기 퓨즈 디바이스(450,480)와 매칭되어 있다. 상기 제1감지 분기 회로(401)의 감지 디바이스(S1)의 게이트와 상기 기준 분기 회로(403)의 SR의 게이트는 감지 인에이블 입력(416)측에 연결되어 있는 감지 인에이블 트랜지스터(T1,TR)의 게이트인 경우와 마찬가지로, 함께 연결되어 있다. SR의 게이트는 상기 노드(430)에서 그 드레인에 연결되어 있으며, 이에 따라 디바이스(S1)와 디바이스(SR)사이에 전류 미러 구성이 형성될 수 있다.
부하 디바이스(L1,KR)는 트랜지스터로서 예시되어 있지만, 기타 다른 종류의 부하 디바이스를 구비하고 있을 수 있음에 주의해야 한다. 또한, L1 및 LR은 예컨대, 공정 변화, 온도 변화 및 전압 변화에 응답하여 동일한 방식으로 변동될 수 있도록 매칭되어 있다. 상기 감지 분기 회로(401,405)의 기타 다른 디바이스들은 또한, 이들이 유사한 조건에 응답하여 동일한 방식으로 변동될 수 있도록 상기 기준 분기 회로(405)의 대응하는 디바이스와 매칭되어 있다.
본 발명의 상기 감지 회로(405)의 전류 미리 구성은 퓨즈 디바이스(450)와 같은 퓨즈 디바이스의 상태를 감지할 때에 상기 감지 회로(400)의 낮은 감지 전류에 기여하는 하나의 인자이다. 상기 기준 분기 회로(403)가 낮은 전류에 대해 최적화됨에 따라, 상기 외부 감지 분기 회로(401,405)의 전류는 안전한 레벨로 유지된다. 상기 기준 분기 회로(403)가 낮은 전류에 대해 최적화되는 방법에 관한 상세한 사항에 대해서는 후술된다.
상기 감지 회로(400)내의 전류 미러 구성은 또한, S1 및 SR이 상기 소오스 저항의 변동에 매우 민감한 동작 영역으로 S1과 SR을 바이어스시킴으로써 상기 감지 회로(400)의 감도가 개선되도록 동작한다. 상기 전류 미러, 퓨즈디바이스(450) 및 기준 저항(420)을 구비하고 있는 상기 감지 회로(400)의 일부분은 "퇴보적 전류 미러"라고 할 수 있다. 동작시에, 끊기지 않은 상태의 퓨즈 디바이스(450,480)와 기준 저항(420)을 포함해서, 상기 퓨즈 감지 분기 회로(401,403)와 상기 퓨즈 감지 분기 회로(420)의 유사한 디바이스들이 매칭되어 있기 때문에, 퓨즈를 끊는 동작에 의해서 상기 감지 회로(400)의 출력(414,454)에 반영되는 전류 미러의 저항 오프셋이 생성된다. 상기 퓨즈 디바이스(450)는 이 퓨즈 디바이스의 상태가 변할 때 상기 감지 분기 회로의 전류를 변동시키는 소오스 변질 저항기로서 사용된다. 전류 변동에는 상기 출력(414)측에서의 전압 변동이 반영된다.
상기 감지 인에이블 입력(416)은 상기 감지 회로(400)의 감지 기능을 제어한다. 상기 감지 인에이블 신호 라인(416)이 Vss(접지) 상태이면, 상기 MOS 디바이스(T1,TR)가 턴오프된다. 감지 인에이블 디바이스(T1,TR)가 턴오프되면, 상기 부하 디바이스(L1,LR)가 상기 감지 디바이스(S1,SR)로부터 분리되며, 이에 따라, 상기 감지 분기 회로를 통해 전류 흐름은 존재하지 않는다. 또한, 상기 부하 디바이스(L1,LR)의 한쪽 단부는 Vcc에 연결되어 있으며, 따라서 출력 신호 라인(414)의 출력 전압이 상기 공급 전압까지 풀업된다. 이에 따라, 상기 감지 회로(400)의 출력(414,454)측에 연결되어 있는 입력을 가지고 있는 디바이스들은 이들 디바이스를 부분적으로 턴온시키게 되는 범위의 입력 전압을 수신할 수 없다. 이 방식으로, 상기 감지 회로(400)가 인에이블되지 않으면 이 감지 회로(400)에 연결되어 있는 디바이스에는 전력이 공급되지 않는다.
일실시예에서, 상기 감지 인에이블 입력 신호 라인(416)은 외부 신호원으로부터의 리세트 신호에 응답한다. 상기 감지 회로(400)의 감지 인에이블 입력(416)이 리세트시에 로우 상태에서 하이 상태로 천이되면, 상기 MOS 감지 인에이블 트랜지스터(T1,TR)가 턴온된다. 디바이스(TR)가 턴온되면, 상기 공급 전압(Vcc)과 기준 분기 회로(403)의 감지 디바이스(SR)사이에 전류 경로가 형성되며, 이에 따라 상기 감지 디바이스(SR)의 게이트가 풀업되어서 도통되게 된다. 상기 감지 디바이스(SR)가 턴온됨에 따라, 노드(440)의 전압과 VREF(430)의 전압이 Vss(접지)쪽으로 풀다운된다. 하지만, 상기 노드 VREF(430)의 전압이 지속적으로 접지측으로 풀다운되는 현상이 상기 MOS 부하 디바이스(LR)에 의해서 제한되며, 이에 따라, 노드 VREF(430)에 기준 전압이 생성된다. 이 방식으로, 상기 감지 회로(400)가 "자기 바이어스"된다.
노드(440)에서 생성된 전압에 의해서 상기 제1감지 분기 회로(401)의 출력(414)과 상기 제2감지 분기 회로(405)의 출력(454)에 대해서 추가적인 기준 전압이 형성된다. 노드(440)의 전압은 상기 감지 회로(400)의 출력(들)을 수신하는 논리 회로의 트립 포인트를 조절하는데에 사용될 수 있다. 일실시예에서, 위에서 설명한 바와 같이, 상기 기준 저항(420)은 프로그래밍되지 않은 상태에서 본 발명의 상기 퓨즈 디바이스(450)와 동일한 하나의 이상의 프로그래밍되지 않은 퓨즈 디바이스를 구비하고 있다. 이 방법으로, 상기 기준 저항(420)은 상기 퓨즈 디바이스(450)와 매칭되어 있다. 부가적으로, 감지 인에이블 디바이스(T1,TR)의 크기는 상기 감지 디바이스(S1,SR)에서와 같이 매칭되어 있다. 상기 감지 분기회로(401,405)의 디바이스의 저항을 상기 기준 분기 회로(403)의 대응하는 디바이스의 저항과 매칭시킴으로써, 상기 퓨즈 디바이스(450)의 저항의 매우 작은 변화도 보다 쉽게 검출된다.
발명의 퓨즈 감지 회로의 싱글 엔드 동작
본 발명의 퓨즈 감지 회로(400)는 상기 퓨즈 디바이스(450)의 상태가 싱글 엔드적으로 또는 미세하게 판단될 수 있도록 구성될 수 있다. 즉, 상기 퓨즈 디바이스(450)의 상태는 상기 출력(414)측의 전압을 상기 감지 회로(400)(싱글 엔드 감지라고 함)에 연결되어 있는 논리 회로의 트립 포인트 전압과 비교함으로써 결정될 수도 있고, 또는 상기 퓨즈 디바이스(450,480)는 반대 상태로 프로그래밍될 수도 있으며, 그리고 퓨즈 디바이스(450)의 상기 상태는 상기 출력 노드(414,454)상의 전압들을 비교함으로써 미소 검출될 수 있다. 일반적인 논리 회로의 트립 포인트 전압은 전압 레벨이 논리 "1"로 판단되는지 아니면 논리 "0"으로 판단되는지를 지시해 주며, 당업자에게는 잘 알려져 있다.
싱글 엔드 구성에서는, 상기 기준 저항(420)이 매칭되도록 선택되어 있지만, 프로그래밍되지 않은 퓨즈 디바이스(450)의 저항보다는 크다. 상기 퓨즈 디바이스(450)에 상기 기준 저항(420)을 매칭시키기 위해서 프로그래밍되지 않은 상태인 상기 퓨즈 디바이스(450)와 유사한, 프로그래밍되지 않은 퓨즈 디바이스를 사용함으로써, 제조 허용 오차, 온도 또는 기타 다른 이유로 인한 상기 기준 저항의 변동은 상기 퓨즈 디바이스(450)의 변동을 따른다. 일실시예에서, 상기 기준 저항(420)은 상기 프로그래밍되지 않은 퓨즈 디바이스(450)와 매칭된 5개의 끊기지않은 퓨즈 디바이스를 구비하고 있다. 따라서, 상기 기준 저항(420)은 상기 프로그래밍되지 않은 퓨즈 디바이스(450)의 저항의 5배이다. 기타 다른 실시예는 상기 기준 저항(420)을 형성하기 위해서 상이한 개수의 퓨즈 디바이스를 포함하고 있지만, 하나 이상의 퓨즈 디바이스를 포함하고 있다. 상기 기준 저항(420)과 프로그래밍되지 않은 상태인 상기 퓨즈 디바이스(450)의 저항의 비가 높을 수 있도록 상기 기준 저항(420)을 선택함으로써, 디폴트 오프셋 전압이 초기에 생성된다. 이 실시예에서, 상기 끊기지 않은 퓨즈 디바이스(450)의 저항보다 높은 상기 기준 저항(420)의 저항은 공통 논리 회로 트립 포인트 이하이기 때문에 "0"으로 판단될 수 있도록 충분히 낮은 출력 로우 전압을 생성한다. 일실시예에서, 퓨즈 디바이스(450)가 프로그래밍되지 않은 상태일 때, 출력(414)측의 출력 전압은 대략 100mV이다. 따라서, 끊기지 않은 퓨즈가 논리 "0"으로 판단될 수 있도록, 디폴트 오프셋을 포함한 디폴트 상태가 생성된다.
소오스 부하 디바이스들이 매칭되어 있기 때문에, 그리고 또한 기준 분기 회로와 퓨즈 분기 회로간의 전류 미러 접속 때문에, 퓨즈대 기준 부하 비는 제조 변동에 둔감하다. 또한, 상기 감지 회로(400)의 동작에 영향을 미치기 전에 Vt 및 Le의 변동이 극복되도록 하기 위해서, 높은 문턱 전압이 위에서 언급한 디폴트 오프셋에 의해서 생성된다. 감지 디바이스(S1)의 보다 낮은 소오스 부하(퓨즈 디바이스(450))에 의해서 상기 감지 디바이스(S1)를 가로질러 보다 높은 게이트-소오스(VGS) 전압이 생성된다. 상기 감지 디바이스(S1)의 보다 높은 VGS에 의해서 전류(SR)가 증가한다. 이 전류의 증가에 의해서 새로운 평형점이 형성될때까지 상기 부하 디바이스(L1)의 드레인이 드루핑(droop)된다.
일실시예에서, 퓨즈 디바이스(450)가 프로그래밍되어 있지 않으면, 상기 출력 노드(414)에 도달된 평형점은 대략 100-150 mV이다. 이 낮은 출력 전압은 상기 퓨즈 디바이스(450)의 끊기지 않은 상태가 검출될 수 있도록 외부 게이트에 의해서 판단될 수 있다.
퓨즈 디바이스(450)가 끊기면, 상기 퓨즈 디바이스(450)의 보다 높은 저항을 기초로 감지 디바이스(S1)의 소오스상에 보다 높은 전압이 생성된다. 감지 디바이스(S1)의 소오스측의 보다 높은 전압에 의해서 상기 소오스 전압과 게이트 전압간의 갭이 좁혀지거나, 상기 감지 디바이스(S1)의 VGS가 저하된다. 따라서, 상기 감지 디바이스(S1)를 통해 흐르는 전류도 감소된다. 이때, 상기 제1감지 분기 회로(401)의 수동 부하 디바이스(L1)에 의해서 상기 출력 노드(414)의 전압이 풀업된다. 프로그래밍될 때 상기 퓨즈 디바이스(450)의 저항이 상기 기준 저항(420)의 5배의 크기인 일실시예에서는, 상기 출력 노드(414)가 대략 1.7 볼트인 최소치까지 풀업되며, 이때 Vcc는 2.0볼트로 설정되어 있다. 프로그래밍될 때 상기 퓨즈 디바이스(450)의 저항과 상기 기준 저항(420)간의 매우 높은 비율에 의해서, 상기 Vcc 공급 전압에 훨씬 가까운 출력 노드(414)측의 출력 전압을 풀업된다. 일부 실시예에서는, 상기 퓨즈 디바이스(450)의 상태가 일단 검출되면, 상기 상태의 논리적 해석이 레지스터 또는 기타 다른 기억 디바이스(도시되지 않음)에 저장된다.
상기 퓨즈 디바이스(450)가 끊기면, 즉 프로그래밍되면, 상기 퓨즈 디바이스(450)의 저항이 증가한다. 위에서 설명한 바와 같이, 일실시예에서, 상기퓨즈 디바이스의 저항은 프로그래밍되지 않은 유사한 퓨즈 디바이스에 비해 적어도 10배 정도 증가되며, 그리고 10-1000배의 범위에서 증가될 수도 있다. 일부 실시예에서는 매우 높은 증가가 가능하다. 퓨즈 디바이스(450)와 같은 퓨즈 디바이스의 프로그래밍된 저항이 일부 경우에서 제조 변동을 기초로 넓게 변동될 수도 있지만, 본 발명의 감지 회로(400)에 의해서, 받아들일 수 있는, 매우 낮은 프로그래밍된 저항 값을 검출하는 능력이 퓨즈 디바이스(450)에 제공된다. 부가적으로, 본 발명의 상기 감지 회로(400)는, 상기 프로그래밍된 저항과 상기 프로그래밍되지 않은 저항의 비가 매우 작은 경우에도, 퓨즈 디바이스(450)의 프로그래밍된 상태와 퓨즈 디바이스(450)의 프로그래밍되지 않은 상태간을 확실히 구별할 수 있다.
프로그래밍되지 않은 상태의 상기 퓨즈 디바이스(450)와 상기 기준 저항(420)의 비를 추가로 증가시키기 위해서 상기 기준 저항(420)의 값, 즉 크기가 변동될 수도 있음을 주의해야 한다. 프로그래밍되지 않은 상기 퓨즈 디바이스 저항과 상기 기준 저항(420)의 비가 증가되면, 일부 실시예에서 노이즈, 오프셋 및 Vt와 Le에 대한 감지 회로(400)의 면역성이 증가될 수 있다.
일실시예의 미소 감지 능력
다른 실시예에서는 상기 퓨즈 디바이스(450)의 상태가 미소 감지될 수 있다. 이 실시예에서, 기준 저항(420)은 상기 퓨즈 디바이스(450,480)의 저항과 비슷하도록 선택된다. 일실시예에서, 상기 기준 저항은 상기 퓨즈 디바이스(450,480)와 매칭된 하나의 프로그래밍되지 않은 퓨즈 디바이스를 구비하고 있으며, 이에 따라 상기 퓨즈 디바이스(450,480)의 저항과 상기 기준 저항(420)은 가능한 한 서로 비슷해질 수 있다. 기타 다른 실시예에서는, 상기 감지 회로(400)의 감도가 증가되도록 상기 기준 저항(420)을 형성하기 위해서 다수의 퓨즈 디바이스가 직렬로 연결되어 있다.
이 구성에서의 감지 회로(400)의 동작은 위에서 설명한 회로의 동작과 유사하다. 하지만, 이 구성에서는 하나의 논리 상태가 필요한 경우에 상기 퓨즈 디바이스(450,480)중 하나의 퓨즈 디바이스가 프로그래밍되며, 그리고 반대되는 논리 상태가 필요한 경우에는 다른 하나의 퓨즈 디바이스가 프로그래밍된다. 프로그래밍 스텝이 일단 완료되면, 상기 감지 회로(400)가 인에이블되며, 그리고 상기 제1감지 분기 회로의 출력(414)측의 전압이 상기 제2감지 분기 회로의 출력(454)측의 전압과 비교된다. 일실시예에서, 상기 퓨즈 디바이스(450)는 프로그래밍되지 않고 상기 퓨즈 디바이스(480)가 프로그래밍되면, 상기 출력 노드(414)의 전압은 상기 출력 노드(454)의 전압보다 낮아지게 되며, 그리고 상기 회로는 논리 "0"인 것으로 해석되게 된다. 기타 다른 실시예에서는, 차동 증폭기(도시되지 않음)의 접속에 따라 반대의 경우가 성립될 수 있다. 두 노드간의 전압 차를 측정하기 위해서 차동 증폭기를 사용하는 것은 당업자에게 잘 알려져 있다.
일실시예에서, 상기 감지 회로(400)의 제1감지 분기 회로(401)의 전류는 이 구성에서 대략 300μA이다. 퓨즈 디바이스(450)가 대략 6 mA의 프로그래밍 전류를 가지고 있으면, 상기 300μA 전류는 프로그래밍하지 않고도 상기 끊기지 않은 퓨즈 디바이스(450)를 감지하기 위한 안전 범위에 속한다.
감지 회로의 일실시예의 마진 테스트 능력
본 발명의 감지 회로(400)의 일실시예에서는 또한 프로그래밍 검사를 행하는 능력을 제공한다. 바꾸어 말하면, 본 발명의 일실시예의 감지 회로(400)를 사용하여, 부분적으로 끊긴 퓨즈, 상기 퓨즈 디바이스(450)에서의 받아들일 수 없는 변동, 또는 사용하는데에 받아들일 수 없는 퓨즈 디바이스를 제조할 수 있는 기타 다른 마진 조건을 확인하기 위해서 상기 퓨즈 디바이스(450)의 마진을 테스트할 수 있다. 예컨대, 정상 조건하에서 상기 퓨즈 디바이스(450)의 감지에 의해서 상기 퓨즈 디바이스(450)의 정확한 상태가 생기면, 상기 조건들이 발생될 수 있지만, 노화 조건, 노이즈 조건, 온도 조건, 또는 기타 다른 환경 조건으로 인해 "판독 불량"이 생길 수 있다. 본 발명의 "마진 모드" 테스트 수단은 검사 공정 동안에 불량을 판독할 수 있도록 설계되어 있다. 이 방식으로, 그러한 문제로 인한 필드 실패(field failure)가 회피된다.
본 발명의 감지 회로(400)의 마진 모드 테스트 수단에 대해서 도 4를 계속적으로 참조하여 설명된다. 상기 제1감지 분기 회로(401)의 마진 모드 테스트 디바이스(M1)와 상기 기준 분기 회로(403)의 MR은 상기 제1감지 분기 회로(401)의 매칭된 p채널 수동 부하 디바이스(L1)와 상기 기준 분기 회로(403)의 LR간의 균형을 깨뜨림으로써 상기 퓨즈 디바이스(450)의 마진 테스트를 인에이블시킨다. p 채널 마진 모드 테스트 디바이스(M1)의 드레인은 디바이스(T1)의 드레인에 연결되어 있다. 이와 유사하게, p 채널 마진 모드 테스트 디바이스(MR)의 드레인은 디바이스(TR)의 드레인에 연결되어 있다. 상기 감지 회로(400)의 마진 모드 테스트 능력은, 마진 모드 테스트 디바이스(M1)와 상기 제2감지 분기 회로(405)의 대응하는 디바이스의게이트에 연결되어 있는 마진 테스트 0 입력(410), 및 마진 모드 테스트 디바이스(MR)의 게이트에 연결되어 있는 마진 테스트 1 입력(412)을 사용하여, 제어된다.
상기 제1마진 테스트 모드를 시작하기 위해서 마진 테스트 1 입력(412)의 낮은 신호에 의해서 마진 테스트 모드 디바이스(MR)가 턴온된다. 디바이스(MR)가 턴온되면, 상기 기준 분기 회로(403)에서의 전류 흐름이 약간 증가하며, 그리고 상기 전류 미러 접속 때문에, 상기 제1감지 분기 회로(401)에서의 전류 흐름도 증가한다. 이 방식으로, 상기 출력 노드(414)측의 출력 전압이 억제된다. 따라서, 상기 퓨즈 디바이스(450)가 프로그래밍된 것으로 감지 및 확인되고, 상기 디바이스(450)의 상기 프로그래밍 상태가 마진을 두고 있으면, 이 마진 테스트 모드에 의해서 상기 퓨즈 디바이스는 프로그래밍되지 않은 것으로 감지될 수 있다. 퓨즈 디바이스(450)와 같은 퓨즈 디바이스의 프로그래밍된 상태와 프로그래밍되지 않은 상태를 지시해 주는 출력 노드(414)측의 판독 전압은 상기 감지 회로(400)의 Vcc, 프로그래밍된 퓨즈 디바이스의 저항과 프로그래밍되지 않은 퓨즈 디바이스의 저항, 및 기타 다른 인자에 좌우된다.
프로그래밍되지 않은 것으로 확인되었지만 마진을 두고 있는 퓨즈 디바이스(450)는 또한 본 발명의 마진 테스트의 제2모드에 의해서 검출될 수 있다. 마진 테스트 0 입력(410)측의 낮은 신호에 의해서 마진 모드 테스트 디바이스(M1)가 턴온된다. 디바이스(M1)가 턴온되면 상기 디바이스의 저항이 감소되며, 이에 따라 출력 노드(414)측의 출력 전압이 풀업된다. 감지 동안에 상기 퓨즈디바이스(450)가 프로그래밍되지 않았지만 마진을 두고 있는 것으로 확인되면, 출력 노드(414)측의 출력 전압에 의해서 그렇게 지시되게 된다. 바꾸어 말하면, 상기 출력 노드(414)측의 출력 전압은 상기 판독 값의 확인으로 프로그래밍된 퓨즈 디바이스를 지시해 줄 수 있도록 충분히 증가하게 된다.
이 방식으로, 본 발명의 감지 회로(400)는 마진을 두고 프로그래밍된 퓨즈 디바이스 또는 프로그래밍되지 않은 퓨즈 디바이스로 인해 필드 실패의 가능성을 감소시킨다. 본 발명의 마진 모드 테스트 수단은 도 4에 예시된 제2감지 분기 회로(405)의 마진 퓨즈 디바이스를 검출하기 위해서 유사한 방식으로 동작한다. 따라서, 상기 제1 및 제2감지 분기 회로(401,405)의 퓨즈 디바이스들이 리던던트 퓨즈로서 사용되고 이들 디바이스가 원하는 상태로 존재함이 입증되면, 필드 실패의 가능성은 더욱 줄어든다.
발명의 일실시예의 리던던트 퓨즈 어레이
도 5에 예시된 바와 같이, 본 발명의 퓨즈 디바이스는 리던던트 어레이로 배열될 수도 있다. 특정 퓨즈 디바이스에 결함이 있거나 다소 손상된 것으로 프로브 테스트에 의해 검출되면, 유사한 퓨즈 디바이스가 그 자리를 차지할 수 있도록 리던던트 퓨즈 디바이스를 제공하는 것이 바람직하다.
도 5에는 본 발명의 일실시예에 따른 리던던트 어레이의 퓨즈 디바이스가 배열될 수 있는 방법에 대한 일예가 제공되어 있다. 도 5의 리던던트 퓨즈 디바이스의 어레이는 2개의 퓨즈 회로(501,503)를 포함하고 있으며, 이들 각각의 퓨즈 회로는 도 4의 감지 회로(400)의 것과 유사한 퓨즈 회로 및 기준 회로, 및 논리적 OR게이트(505)를 포함하고 있다. 퓨즈 회로(501)는 감지 분기 회로(520), 기준 분기 회로(521), 및 제2감지 분기 회로(522)를 포함하고 있다. 도 4의 출력(414)과 같은 감지 분기 회로(520,522)의 출력이 상기 OR 게이트(505)에 연결되어 있다. 이와 유사하게, 상기 퓨즈 회로(503)는 제3감지 분기 회로(507), 기준 분기 회로(509), 및 제4감지 분기 회로(511)를 포함하고 있다. 상기 감지 회로(503)의 각각의 감지 분기 회로들의 출력은 상기 OR 게이트(505)에 유사하게 연결되어 있다.
도 5의 리던던트 퓨즈 어레이에서, 감지 분기 회로(520,522,507,511)의 상기 퓨즈 디바이스중 어느 하나의 퓨즈 디바이스가 프로그래밍되어 있으면, OR 게이트(505)로부터의 출력 신호는 프로그래밍된 퓨즈 디바이스에 의해서 생성된 신호와 일치하게 된다. 따라서, 퓨즈 디바이스 프로그래머는 유사한 결과를 얻기 위해서 도 5의 리던던트 퓨즈 어레이의 퓨즈 디바이스들중 하나의 퓨즈 디바이스, 몇몇 퓨즈 디바이스 또는 모든 퓨즈 디바이스를 프로그래밍하도록 선택할 수 있다. 이 방법은 퓨즈 프로그래밍 시간과 검사 시간간의 수용가능한 절충을 결정할 수 있는 융통성을 상기 퓨즈 프로그래머측에 제공하고, 그리고 상기 퓨즈 디바이스를 프로그래밍할 수 있다는 확신을 제공한다. 예컨대, 퓨즈 프로그래머는 하나의 퓨즈 디바이스만을 프로그래밍하고, 그 퓨즈 디바이스를 검사하며, 그리고 위에서 설명한 마진 모드 테스트 시퀀스를 통과하면 거기서 정지하고, 그렇지 않으면 다른 퓨즈 디바이스를 프로그래밍하도록 선택할 수도 있다. 또한, 퓨즈 프로그래머는 퓨즈가 프로그래밍되는 것을 보장해 주기 위해서 도 5의 리던던트 어레이의 4개의 모든 퓨즈 디바이스를 프로그래밍하는 것을 결정할 수 있다.
일실시예에서, 상기 OR 게이트(505)는 NAND 게이트 앞에 설치되어 있는 상기 감지 분기 회로의 각각의 출력측에 연결되어 있는 인버터들로 구성되어 있다. 이 방식에서, 각각의 인버터는 턴온되는 동일한 트립 포인트, 즉 전압을 가지고 있다. 기타 다른 실시예에서, OR 게이트(505)는 인버터의 앞에 설치된 모든 출력측에 연결되어 있는 NOR 게이트를 사용하여 구성될 수도 있다. 하지만, 이 구성은 상기 OR 게이트(505)에 입력되는 상기 감지 분기 회로(520,522,507,511)로부터의 각각의 신호에 대해서 트립 포인트와 같은 문제를 일으킬 수 있다. 추가적인 최적화를 제공하기 위해서, 상기 OR 게이트(505)를 형성하고 있는 디바이스들의 크기는 상기 OR 게이트(505)내의 인버터의 트립 포인트가 최대 감도를 제공하는 상기 노드(440)측의 기준 전압과 매칭될 수 있도록 선택될 수 있다.
또 다른 실시예에서, 상기 OR 게이트(505)는 AND 게이트에 의해서 대체될 수도 있다. 프로그래밍되지 않은 퓨즈 디바이스를 보장하기 위해서는 이 구성이 바람직할 수도 있다. 이 실시예에서, 마진을 두고 프로그래밍되지 않은 퓨즈 디바이스는 OR 게이트(505)를 대신하여 사용된 상기 AND 게이트의 출력에 영향을 미치지 않는다. 또한, 기타 다른 실시예에서는 상기 OR 게이트(505)를 대신하여 XOR 게이트가 사용될 수도 있다. XOR 게이트를 사용하면, 예컨대 폴리실리콘 라인이 파손되어 있는 경우가 생기며, 그리고 퓨즈는 프로그래밍된 것처럼 보인다. XOR 게이트를 사용하면, 프로그래밍되지 않은 상태가 필요하더라도 상기 퓨즈 어레이가 유용할 수 있다. 이 방식에서는, 본 발명의 리던던트 퓨즈 어레이에 의해서 추가적인 융통성이 제공되고, 그리고 결함이 있는 퓨즈 디바이스, 결함이 있는 회로 배열, 또는 프로그래밍 오류가 보상될 수 있다.
일실시예에서는, 도 5의 퓨즈 어레이의 퓨즈 디바이스의 상태가 판독 및 래치될 수 있도록 추가적인 조합 논리 회로가 제공된다. 도 5를 계속 참조하면, OR 게이트(505)가 NAND 게이트(530)에 연결되어 있고, 그리고 인버터(535)를 통해 다른 NAND 게이트(540)에 연결되어 있다. NAND 게이트(530,540)의 다른쪽 입력들은 상기 감지 인에이블 입력(416)(도 4)에 의해서 제공되어 있다. 상기 제1NAND 게이트(530)의 출력은 프리세트(PRE#) 입력측에 연결되어 있고, 상기 제2NAND 게이트(540)의 출력은 에지 트리거형 플립플롭(550)의 클리어(CLR#) 입력측에 연결되어 있다. 상기 PRE# 입력과 CLR# 입력은 이 기술 분야에서 잘 알려진 바와 같이 신호 명칭의 뒤에 있는 '#'에 의해 표시된 바와 같이 액티브 로우이다. PRE# 입력과 CLR# 입력은 도 5에 예시되어 있는 실시예에서는 비동기적이지만, 기타 다른 실시예에서는 동기적일 수도 있다. 상기 플립 플롭(550)은 또한 클럭 입력을 수신하며, 그리고 퓨즈 어레이들이 종속 접속될 수 있고 각각의 퓨즈 어레이의 상태가 직렬로 판독될 수 있도록 상기 데이타 입력측으로 다른 어레이의 퓨즈 디바이스의 출력을 수신할 수도 있다.
상기 감지 회로의 리세트 신호에 의해서 상기 감지 인에이블 신호(416)가 공급된다. 상기 퓨즈 어레이의 상태는 신호 라인(532)측으로 상기 OR 게이트(505)의 출력측에 제공되며, 그리고 상기 두 신호는 상기 NAND 게이트(530,540)에 공급된다(상기 OR 게이트(505)로부터의 신호는 NAND 게이트(540)에 도달하기 전에반전됨). 상기 퓨즈 어레이의 상태가 논리 "1"이면, NAND 게이트(530)의 출력 신호는 로우이고, 그리고 상기 PRE# 신호가 공급된다. 반대로, 상기 퓨즈 어레이의 상태가 논리 "0"이면, NAND 게이트(540)의 출력 신호는 로우가 되며, 그리고 상기 CLR# 신호가 공급된다. 이 방식에서는, 퓨즈 회로(501,503)를 구비하고 있는 퓨즈 어레이의 상태가 상기 플립 플롭(550)에 저장될 수 있으며 그리고 추후에 스캐닝되거나 내부적으로 사용될 수 있다. 당업자는 플립 플롭(550)과 유사한 기능을 수행하기 위해서 기타 다른 종류의 래치 회로 또는 플립 플롭이 사용될 수 있음을 알 수 있다. 또한, OR 게이트(505), NAND 게이트(530,540), 및 플립 플롭(550)을 포함하고 있는 조합 및 기억 논리 회로가 퓨즈 어레이에 연결되어 있음이 도시되어 있지만, 본 발명의 조합 및 기억 논리 회로는 단일 퓨즈를 포함하고 있는 감지 회로에 따라 사용될 수도 있음을 알 수 있다.
따라서, 본 발명의 정적(static) 저전류 감지 회로에 의해서, 프로그래밍되지 않은 퓨즈 디바이스의 프로그램 오류가 방지되면서, 낮은 프로그래밍 전류를 가지고 있는 퓨즈의 상태를 확실하고 안전하게 감지하는 능력이 제공된다. 또한, 본 발명의 감지 회로의 정적 특성에 의해서 어떠한 특수 타이밍 회로도 필요 없다는 이점이 제공된다. 또한, 본 발명의 감지 회로는 자기 바이어스되며, 그리고 퓨즈 디바이스의 상태가 제조 허용 오차, 온도 및 전압의 변동이 있는 경우에도 확실하게 감지될 수 있도록 비교적 안정적이다. 본 발명의 감지 회로는 두 상태사이에서의 저항 변화가 비교적 작은 경우에도 퓨즈의 프로그래밍된 상태와 프로그래밍되지 않은 상태의 확실한 감지를 제공하기 위해서 저전류 및 고감도로 최적화되어 있다.또한, 본 발명의 마진 테스트 모드는 마진을 두고 프로그래밍된 퓨즈 또는 프로그래밍되지 않은 퓨즈로 인해 필드 실패의 기회를 감소시킨다. 본 발명의 퓨즈 디바이스와 감지 회로는 리던던트 퓨즈 어레이를 제공하기 위해서 쉽게 확장될 수 있고, 그리고 미소 감지 및 싱글 엔드형 감지를 제공할 수 있도록 구성될 수 있다.
본 발명의 퓨즈 감지 회로에 의해서 비교적 작은 감지 회로 크기가 유지되면서, 위에서 설명한 모든 이점이 제공된다. 상기 퓨즈 감지 회로의 기준 분기 회로는 일부 실시예에서 상기 두 퓨즈 감지 분기 회로에 인접하게 배치되어 있다. 집적 회로 디바이스상의 퓨즈 감지 회로의 기준 분기 회로와 감지 분기 회로를 인접 배치하면, 제조 변동으로 인한, 그리고 상기 감지 회로의 디바이스들사이에서의 비교적 짧은 상호 접속으로 인한 디바이스 미스매칭의 기회가 감소되며, 또한 전압 드루프(droop)와 노이즈의 영향도 감소된다.
발명의 퓨즈 프로그래밍 및 감지 방법의 일실시예
본 발명의 일실시예의 퓨즈 프로그래밍 및 감지 방법이 도 6에 예시되어 있다. 퓨즈 디바이스의 상태를 선택적으로 프로그래밍하고 감지하는 방법은 처리 블록(600)에서 시작된다. 결정 블록(601)에서, 상기 퓨즈 디바이스의 프로그래밍이 요구되는지의 여부가 결정된다. 프로그래밍이 요구되면, 처리 블록(605)에서 도 3을 참조하여 위에서 설명한 바와 같은 퓨즈 프로그래밍 회로로 상기 퓨즈가 프로그래밍된다. 처리 블록(607)에서는, 프로그래밍되어 있는지의 여부를 결정하기 위해서 감지 회로가 상기 퓨즈 디바이스의 상태를 감지한다. 결정 블록(617)에서, 상기 퓨즈 디바이스가 프로그래밍되어 있으면, 마진을 두고 프로그래밍되었는지 그리고 추후에 실패할 가능성이 있는지를 결정하기 위해서 스텝(619)에서 상기 퓨즈 디바이스가 테스트된다. 결정 블록(617)에서 상기 디바이스가 프로그래밍되어 있지 않으면, 본 발명의 방법은 리던던트 퓨즈 디바이스가 이용가능한 지를 결정 블록(625)에서 결정한다.
결정 블록(621)에서 상기 퓨즈 디바이스가 마진을 두고 있는 것으로 결정되고 리던던트 퓨즈 디바이스가 이용가능하면(결정 블록 625), 상기 리던던트 퓨즈는 처리 블록(605)에서 다시 시작하여 프로그래밍된다. 상기 디바이스가 마진을 두고 있는 것으로 결정되었지만 리던던트 퓨즈 디바이스가 이용가능하지 않으면, 처리 블록(624)에서 결함이 있는 디바이스가 지시된다. 선택적으로 프로그래밍될 기타 다른 퓨즈가 존재하면(처리 블록 625), 처리는 결정 블록(601)으로 복귀되며, 존재하지 않으면 처리는 블록(627)에서 종료된다.
결정 블록(621)을 다시 참조하면, 상기 퓨즈 디바이스가 마진을 두고 있지 않은 것으로 결정되면, 상기 디바이스는 양호한 것으로 스텝(623)에서 지시된다. 이때, 위에서 설명한 바와 같이, 선택적으로 프로그래밍될 추가적인 디바이스가 존재하면, 처리가 결정 블록(601)에서 다시 시작된다. 모든 디바이스들이 필요한 대로 선택적으로 프로그래밍되었으면, 블록(627)에서 처리가 종료된다.
결정 블록(601)으로 복귀하면, 상기 퓨즈 디바이스가 프로그래밍되지 않은 상태를 유지하는 것이 요구되면, 상기 디바이스의 상태가 블록(603)에서 감지된다. 결정 블록(609)에서 상기 디바이스가 프로그래밍되어 있으면 실패가 지시되고, 그리고 선택적으로 프로그래밍될 추가적인 디바이스가 존재하지 않으면 상기 처리는종료된다(스텝 625, 627). 다른 실시예에서는, 리던던트 퓨즈 디바이스의 어레이가 논리적 AND 게이트에 연결되어 있으며, 이에 따라 상기 어레이의 모든 퓨즈 소자가 프로그래밍되거나 마진을 두고 프로그래밍되지 않으면 실패가 지시되지 않을 수 있다. 결정 블록(609)으로 복귀하면, 상기 퓨즈 디바이스가 프로그래밍되어 있지 않으면, 상기 프로그래밍이 마진을 두고 있는지를 결정하기 위해서 처리 블록(611)에서 테스트가 행해진다. 상기 퓨즈 디바이스가 마진을 두고 있으면, (위에서 설명된 리던던트 어레이가 제공되지 않는 경우에) 실패가 지시되고, 선택적으로 프로그래밍될 다른 디바이스가 존재하지 않으면(처리 블록 623), 블록(627)에서 처리가 종료된다. 또한, 상기 퓨즈 디바이스가 프로그래밍되어 있지 않고 또한 마진을 두고 있지 않은 것으로 판정되면, 상기 디바이스는 통과되고, 그 상태가 적절한 장소에 저장되며, 그리고 추가적인 디바이스의 선택적인 프로그래밍이 요구되면 처리는 계속된다. 일실시예에서는 감지하는 스텝이 상기 퓨즈 디바이스를 프로그래밍하는 단계의 다음에 있지만, 다른 실시예에서는 상기 퓨즈 디바이스의 상태가 먼저 감지된 후에 필요한 경우에 프로그래밍될 수 있음을 주의해야 한다.
이와 같이, 본 발명은 최신의 저전압 저접합 브레이크다운 처리 기술에 사용될 수 있는 퓨즈 디바이스를 제공한다. 이상에서의 설명을 읽고 난 후에 당업자에 의해서 본 발명의 다수의 변형 및 수정이 행해질 수 있지만, 예로서 도시되고 설명된 상기 특정 실시예들은 한정되도록 의도된 것임 아님을 알 수 있다. 그러므로, 각종 실시예의 상세 사항의 참조는 본 발명에 필수적인 구성만을 열거하고 있는 청구의 범위를 한정하도록 의도된 것이 아니다.

Claims (35)

  1. 제1 저항 및 제1 두께를 가진 반도체층; 및
    상기 반도체층 위에 형성되고, 제1 저항보다 낮은 제2 저항 및 제1 두께보다 작은 제2 두께를 갖는 실리사이드층을 포함하며,
    상기 제1 및 제2 두께가 선택됨으로써, 상기 실리사이드층에 가로질러 인가되는 프로그래밍 전압에 응답하여 상기 실리사이드층이 응집되어 상기 실리사이드층 내에 전기적 불연속을 형성하는 것을 특징으로 하는 퓨즈.
  2. 제 1 항에 있어서, 상기 실리사이드 층의 반대쪽 단부에 전기적으로 연결되어 상기 프로그래밍 전압을 받는 제1 및 제2 접촉부를 더 포함하고 있는 것을 특징으로 하는 퓨즈.
  3. 제 2 항에 있어서, 상기 접촉부는 텅스텐 플러그를 포함하고 있는 것을 특징으로 하는 퓨즈.
  4. 제 1 항에 있어서, 상기 반도체층이 폴리실리콘을 포함하고 있는 것을 특징으로 하는 퓨즈.
  5. 제 1 항에 있어서, 상기 프로그래밍 전압은 대략 2볼트인 것을 특징으로 하는 퓨즈.
  6. 제 1 항에 있어서, 상기 실리사이드 층은 TiSi2를 포함하고 있는 것을 특징으로 하는 퓨즈.
  7. 제 6 항에 있어서, 상기 제2 두께는 대략 200 내지 400 옹스트롬인 것을 특징으로 하는 퓨즈.
  8. 제 1 항에 있어서, 상기 제1 두께는 대략 2500 옹스트롬인 것을 특징으로 하는 퓨즈.
  9. 제 1 항에 있어서, 상기 반도체층의 판 저항은 200 ohm/sq.보다 크고, 상기 실리사이드 층의 판 저항은 1 내지 10 ohm/sq.인 것을 특징으로 하는 퓨즈.
  10. 제 1 항에 있어서, 퓨즈 영역을 포함하고, 상기 퓨즈 영역은 이 퓨즈 영역의 폭의 4배 내지 25배의 길이를 갖는 것을 특징으로 하는 퓨즈.
  11. 제 1 항에 있어서, 상기 반도체층은 p 형으로 도핑되는 것을 특징으로 하는 퓨즈.
  12. 제 1 항에 있어서, 상기 반도체층은 n 형으로 도핑되는 것을 특징으로 하는 퓨즈.
  13. 제 1 항에 있어서, 상기 반도체층은 도핑되지 않는 것을 특징으로 하는 퓨즈.
  14. 제 1 항에 있어서, 상기 반도체층은 이 반도체층에 적어도 하나의 p-n 접합을 형성하기 위해서 n형으로 도핑된 제1 영역 및 적어도 하나의 p형으로 도핑된 제2 영역을 포함하고 있는 것을 특징으로 하는 퓨즈.
  15. 프로그래밍되지 않은 제1 저항을 가진 퓨즈에 있어서,
    제1 두께를 가진 반도체층; 및
    상기 반도체층 위에 형성되고 제2 두께를 갖는 실리사이드층을 포함하고,
    상기 제1 및 제2 두께가 선택됨으로써, 상기 퓨즈의 저항을 프로그래밍된 제2 저항까지 선택적으로 증가시키기 위해서 상기 실리사이드 층을 가로질러 인가되는 프로그래밍 전압에 응답하여 상기 실리사이드층이 응집되어 상기 실리사이드층 내에 전기적 불연속을 형성하는 것을 특징으로 하는 퓨즈.
  16. 제 15 항에 있어서, 상기 실리사이드 층의 단부에 전기적으로 연결되어 상기프로그래밍 전압을 수신하는 적어도 하나의 제1 접촉부를 더 포함하고 있는 것을 특징으로 하는 퓨즈.
  17. 제 15 항에 있어서, 상기 반도체층은 폴리실리콘을 포함하고 있는 것을 특징으로 하는 퓨즈.
  18. 제 15 항에 있어서, 상기 프로그래밍 전압은 대략 2볼트인 것을 특징으로 하는 퓨즈.
  19. 제 15 항에 있어서, 상기 실리사이드층은 니켈 실리사이드를 포함하고 있는 것을 특징으로 하는 퓨즈.
  20. 제 15 항에 있어서, 상기 제2 두께는 대략 200 내지 400 옹스트롬인 것을 특징으로 하는 퓨즈.
  21. 제 20 항에 있어서, 상기 제1 두께는 대략 2500 옹스트롬인 것을 특징으로 하는 퓨즈.
  22. 제 15 항에 있어서, 상기 프로그래밍된 제2 저항은 상기 프로그래밍되지 않은 제1 저항의 적어도 10배인 것을 특징으로 하는 퓨즈.
  23. 제 15 항에 있어서, 상기 반도체층은 상기 반도체층에 적어도 하나의 p-n 접합을 형성하기 위해서 n형으로 도핑된 제1 영역 및 p형으로 도핑된 적어도 하나의 제2 영역을 포함하고 있는 것을 특징으로 하는 퓨즈.
  24. 제 15 항에 있어서, 상기 반도체층의 판 저항은 500 ohm/sq.보다 크고, 상기 실리사이드층의 판 저항은 1 내지 10 ohm/sq.인 것을 특징으로 하는 퓨즈.
  25. 집적회로에서의 가변연결 디바이스에 있어서,
    제1 저항 및 제1 두께를 갖는 반도체층;
    상기 반도체층 위에 형성되고, 제1 저항보다 낮은 제2 저항 및 제1 두께보다 작은 제2 두께를 갖는 실리사이드층; 및
    집적회로의 다른 부분으로의 퓨즈 디바이스의 전기적 결합을 제공하기 위해 상기 실리사이드층의 단부에 있는 적어도 하나의 접촉부를 포함하며,
    상기 제1 및 제2 두께가 선택됨으로써, 상기 실리사이드층을 가로질러 인가되는 프로그래밍 전압에 응답하여 상기 실리사이드층이 응집되어 상기 실리사이드층 내에 전기적 불연속을 형성하는 것을 특징으로 하는 퓨즈.
  26. 퓨즈를 형성하는 방법에 있어서,
    제1 두께의 반도체층을 형성하는 단계; 및
    상기 반도체층 위에 제2 두께의 실리사이드층을 형성하는 단계를 포함하며,
    제1 두께 및 제2 두께가 선택됨으로써, 전기적으로 인가된 프로그래밍 전압에 응답하여 상기 실리사이드층이 응집되어 상기 실리사이드층 내에 전기적 불연속을 형성하는 것을 특징으로 하는 방법.
  27. 제 26 항에 있어서, 상기 반도체층을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  28. 제 26 항에 있어서, 상기 실리사이드층 위에 유전체층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  29. 제 26 항에 있어서, 상기 반도체층 내에 p형 및 n형 영역을 형성하는 단계를 더 포함하여, 상기 반도체층이 적어도 하나의 p-n 접합을 가지게 되는 것을 특징으로 하는 방법.
  30. 다층 집적회로에서의 가변연결 디바이스에 있어서,
    제1 저항 및 제1 두께를 갖는 반도체층;
    상기 반도체층 위에 형성되고, 제1 저항보다 낮은 제2 저항 및 제1 두께보다 작은 제2 두께를 갖는 실리사이드층; 및
    상기 실리사이드층 위에 형성된 유전체층을 포함하며,
    제1 두께 및 제2 두께가 선택됨으로써, 상기 실리사이드층을 가로질러 인가되는 프로그래밍 전압에 응답하여 상기 실리사이드층이 응집되어 상기 실리사이드층 내에 전기적 불연속을 형성하는 것을 특징으로 하는 가변연결 디바이스.
  31. 제 30 항에 있어서, 상기 실리사이드층의 한쪽 단부에 전기적으로 연결된 적어도 하나의 제1 접촉부를 더 포함하고, 상기 유전체층을 통해 뻗어있는 것을 특징으로 하는 가변연결 디바이스.
  32. 제 30 항에 있어서, 상기 반도체층은 이 반도체층 내에 적어도 하나의 p-n 접합을 형성하기 위해서 n형으로 도핑된 제1 영역 및 적어도 하나의 p형으로 도핑된 제2 영역을 포함하고 있는 것을 특징으로 하는 가변연결 디바이스.
  33. 제 30 항에 있어서, 상기 반도체 물질은 폴리실리콘을 포함하는 것을 특징으로 하는 가변연결 디바이스.
  34. 제 31 항에 있어서, 상기 실리사이드층의 반대쪽 단부에 전기적으로 연결된 적어도 하나의 제2 접촉부를 더 포함하는 것을 특징으로 하는 가변연결 디바이스.
  35. 제 30 항에 있어서, 상기 실리사이드층은 니켈 실리사이드를 포함하는 것을 특징으로 하는 가변연결 디바이스.
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