CN1324679C - 电气硅熔丝组件的使用方法 - Google Patents
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Abstract
一种电气硅熔丝组件的使用方法，该电气硅熔丝组件包含有一多晶硅熔丝，使其一端串接一MOS晶体管的漏极/源极，使其另一端则接一熔丝源极电压(VFS)；该MOS晶体管具有一栅极，使其承受一栅极脉冲电压(Vg)，其中该栅极脉冲电压是为两阶脉冲电压，包含有一在脉冲时间T1至Tp之间的预热脉冲电压Vp，以及在脉冲时间Tp至T2之间的最高脉冲电压VIH，其中该预热脉冲电压Vp须为小于该最高脉冲电压VIH的亚阈值电压，且该两阶脉冲电压在脉冲时间T1至T2之外的时间，为最小脉冲电压VIL，而脉冲时间T1至Tp至少大于5微秒。
Description
技术领域
本发明涉及一种电气硅熔丝(e-fuse)的使用方法，特别涉及一种以多阶脉冲电压(multi-level pulse voltage)烧断电气硅熔丝的方法。
背景技术
随着半导体内存组件集成度的增加，相对地，产品的良率即可能下降。这是由于半导体制造步骤的复杂化以及困难度提高，在工艺步骤或者后段封装过程中难免由于微粒等污染因素的导入使组件产生缺陷。而为了提升良率，现有技术是以一种称为冗余电路(redundancy circuit)的方法来取得想要的半导体内存组件的良率。
前述的冗余电路中包括有多个多晶硅熔丝(poly-fuse)，假如经测试主要存储器阵列后发现有缺陷存储器，即可藉由烧断冗余电路中相对应的多晶硅熔丝，并以多余的存储器来取代有缺陷存储器，藉此修补该半导体内存组件。现有技术烧断硅熔丝的方法可以用激光进行，而利用电气方式烧断多晶硅熔丝者又被称为电气硅熔丝(e-fuse)。
现有电气硅熔丝包括有一多晶硅熔丝以及一晶体管串接该多晶硅熔丝。该晶体管包括一栅极，其设于一沟道区上，以及设置于栅极两侧的漏极/源极区。一般，栅极包含有多晶硅层、硅化金属(silicide)层以及氮化硅盖层。多晶硅熔丝与晶体管的栅极结构相同，亦即由多晶硅层、硅化金属层以及氮化硅盖层堆栈而成。多晶硅熔丝一般呈细长条状图案，其一端外接一源极电压，其另一端则电连接于晶体管的漏极/源极区，而晶体管的另一漏极/源极区则通常为接地(GND)。晶体管的栅极是接至栅极电压(Vg)，并藉由控制栅极电压，可使一高电流在短时间内通过多晶硅熔丝，藉此烧断多晶硅熔丝。
然而，现有技术以电气烧断多晶硅熔丝的方法十分难以控制，因此造成修补良率(repair yield)的下降。请参照图1，其绘示的是现有用以烧断电气硅熔丝的脉冲电压示意图。现有用以烧断电气硅熔丝的脉冲电压为单一方形波，是由脉冲电压产生器产生。该单一方形波的最高电压值为VIH，而最低电压值为VIL，通常最低电压值VIL为0V，而最高电压值VIH为晶体管的启始电压(threshold voltage，VTH)。藉由控制总脉冲时间(T2-T1)可使多晶硅熔丝由最初的低电阻值(约100欧姆)提高至数千、数万倍的高电阻值(百万欧姆)。
由于现有用以烧断电气硅熔丝的脉冲电压，其最高电压值为VIH的工艺容许误差范围很小，通常需控制在5％范围以下，而超过此范围即会造成多晶硅熔丝的爆裂。此外，即使将最高电压值为VIH控制在前述的工艺容许误差范围内，仍然会有多晶硅熔丝被烧至爆裂的现象发生。由此可知，现有技术的电气硅熔丝的烧断方法仍有缺陷以及进一步改进的空间。而在该技术领域中，十分需要有一种改良的电气硅熔丝的烧断方法，可以克服前述问题，使其可靠度增加，并增加工艺容许误差范围，同时提升内存组件的修补良率。
发明内容
因此，本发明的目的即在提供一种烧断电气硅熔丝的方法，具有较宽裕的工艺容许误差范围，并具有较高的可靠度以及修补良率。
根据本发明的较佳实施例，本发明是提供一种电气硅熔丝组件的使用方法，该电气硅熔丝组件包含有一多晶硅熔丝，使其一端串接一MOS晶体管的漏极/源极，使其另一端则接一熔丝源极电压(VFS)；该MOS晶体管具有一栅极，使其承受一栅极脉冲电压(Vg)，其中该栅极脉冲电压是为两阶脉冲电压，包含有一在脉冲时间T1至Tp之间的预热脉冲电压Vp，以及在脉冲时间Tp至T2之间的最高脉冲电压VIH，其中该预热脉冲电压Vp小于该最高脉冲电压VIH的亚阈值电压(sub-threshold Voltage)，且该两阶脉冲电压在脉冲时间T1至T2之外的时间，为最小脉冲电压VIL。脉冲时间T1至Tp至少大于5微秒。
该多晶硅熔丝的阻值经过该脉冲时间T1至T2之后提高到至少百万欧姆，而不产生爆裂现象。该多晶硅熔丝至少包含有一多晶硅层以及一硅化金属层迭设于该多晶硅层上，且该预热脉冲电压Vp是可用以预热该多晶硅层，使其电阻值降低。
根据本发明的另一较佳实施例，本发明提供一种电气硅熔丝组件的使用方法，该电气硅熔丝组件包含有一多晶硅熔丝，该使用方法是采用一多阶电流通过该多晶硅熔丝，包含有至少一在时间T1至Tp之间的第一预热电流Ip以及在脉冲时间Tp至T2之间大于该第一预热电流Ip的第二电流IIH，使该多晶硅熔丝的电阻产生变化，其中T1至Tp约为200纳秒至400纳秒之间。
为了能更近一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而所附图式仅供参考与辅助说明用，并非用来对本发明加以限制者。
附图说明
图1是现有用以烧断电气硅熔丝的脉冲电压示意图。
图2是根据本发明的电气硅熔丝等效电路示意图。
图3是多晶硅熔丝的平面示意图。
图4是图3中的多晶硅熔丝沿着切线I-I的剖面示意图。
图5是根据本发明较佳实施例用以烧断电气硅熔丝的两阶脉冲电压示意图。
图6是根据本发明第二较佳实施例用以烧断电气硅熔丝的三阶脉冲电压示意图。
图7是根据本发明第三较佳实施例用通过电气硅熔丝的二阶电流示意图。
附图符号说明
10电气硅熔丝组件 12多晶硅熔丝
14MOS晶体管 40基底
41氧化层 42多晶硅层
44硅化金属层 46氮化硅层
48侧壁 141栅极
142漏极/源极
具体实施方式
请参照图2至图4，其中图2绘示的是根据本发明的电气硅熔丝组件10等效电路示意图；图3绘示的是多晶硅熔丝的平面示意图；图4绘示的是图3中的多晶硅熔丝沿着切线I-I的剖面示意图。如图2所示，电气硅熔丝组件10包括有一多晶硅熔丝12以及一晶体管14串接多晶硅熔丝12，其中MOS晶体管14，例如NMOS晶体管，包括一栅极141，其设于一沟道区上，以及两分开设置于栅极结构141两边的漏极/源极(S/D)区142。MOS晶体管14的栅极141是接至栅极脉冲电压(Vg)，并藉由控制栅极电压，可使一高电流Ids在短时间(小于1秒)内通过多晶硅熔丝12，藉此烧断多晶硅熔丝12。
如图3所示，多晶硅熔丝12一般呈细长条状图案，其一端为FS端点，外接一源极电压VFS，其另一端则电连接MOS晶体管14的漏极/源极区142。如图2所示，MOS晶体管14的另一漏极/源极区142则通常为接地(GND)。栅极141包含有多晶硅层、硅化金属(silicide)层以及氮化硅盖层。多晶硅熔丝12与MOS晶体管14的栅极141结构相同，如图4所示，亦即由多晶硅层42、硅化金属层44以及氮化硅盖层46堆栈而成，多晶硅层42可形成在一氧化层41上，氧化层41则形成在基底40表面上。在多晶硅熔丝12的堆栈结构的侧壁上，形成有侧壁48，如氮化硅侧壁。根据本发明的较佳实施例，硅化金属层44为钴硅化金属(cobalt silicide)所构成，多晶硅层42可为P型掺杂多晶硅，但不限于此。在其它实施例中，多晶硅层42亦可为N型掺杂多晶硅所构成，而硅化金属层44可能为镍金属硅化物。
请参照图5，其绘示的是根据本发明较佳实施例用以烧断电气硅熔丝的两阶脉冲电压示意图。根据本发明较佳实施例，用以烧断电气硅熔丝的脉冲电压为两阶方形波，其由脉冲电压产生器产生。该两阶方形波的最高脉冲电压值为VIH，而最低脉冲电压值为VIL，通常最低电压值VIL为0V，而最高脉冲电压值VIH为MOS晶体管14的启始电压(threshold voltage，VTH)，在最高脉冲电压值为VIH与最低脉冲电压值为VIL之间还有一预热脉冲电压Vp。藉由控制总脉冲时间(T2-T1)可使多晶硅熔丝12由最初的低电阻值(约100欧姆)提高至数百万(mega)欧姆的高电阻值，而不致于产生爆裂现象。该预热脉冲电压Vp介于70％VIH至90％VIH之间。
根据本发明的较佳实施例，最高脉冲电压值VIH约为2.0V，总脉冲时间(T2-T1)约为200微秒(μs)左右。在脉冲时间T1至Tp之间，预热脉冲电压Vp须为小于最高电压值VIH的亚阈值电压(sub-threshold voltage)，例如Vp介于70％VIH至90％VIH之间。根据本发明的较佳实施例，脉冲时间T1至Tp需至少大于5微秒(μs)，例如在5～10微秒(μs)之间，脉冲电压Vp约为1.7V。藉由将原本单一方形波，改由本发明的两阶方形波，结果显示最高脉冲电压值VIH的容许误差范围增加至±15％。
此外，由于本发明在脉冲时间T1至Tp(至少大于5微秒)先以小于最高电压值VIH的脉冲电压为Vp施加于晶体管14的栅极141，使相对较少量的电流预先通过多晶硅熔丝12的硅化金属层44，该通过的电流同时会使硅化金属层44下方的多晶硅层42预热。温度升高的结果使得多晶硅层42的电阻值下降。如此的好处是，当接着脉冲电压提升至最高电压值VIH时多晶硅层42可以分担多一点通过电流，避免硅化金属层44直接汽化，并产生爆裂现象。
请参照图6，其绘示的是根据本发明第二较佳实施例用以烧断电气硅熔丝的脉冲电压示意图。根据本发明第二较佳实施例，用以烧断电气硅熔丝的脉冲电压为三阶方形波，该三阶方形波的最高脉冲电压值为VIH，而最低脉冲电压值为VIL，通常最低电压值VIL为0V，而最高脉冲电压值VIH为晶体管14的启始电压。在最高脉冲电压值为VIH与最低脉冲电压值为VIL之间还有预热脉冲电压Vp1及Vp2。藉由控制总脉冲时间(T2-T1)可使多晶硅熔丝12由最初的低电阻值(约100欧姆)提高至数百万欧姆的高电阻值，而不致于产生爆裂现象。预热脉冲电压Vp1是在脉冲时间T1至Tp1(至少大于5微秒)，而预热脉冲电压Vp2是在脉冲时间Tp1至Tp2，最高脉冲电压值VIH是在脉冲时间Tp2至T2之间。其中预热脉冲电压Vp1须为小于最高脉冲电压值VIH的亚阈值电压，例如Vp1介于70％VIH至90％VIH之间。预热脉冲电压Vp2可以在亚阈值电压之下或之上，但仍须小于最高脉冲电压值VIH。
请参阅图7，其绘示的是根据本发明第三较佳实施例用以烧断电气硅熔丝的电流对时间的示意图。根据本发明第三较佳实施例，用以烧断电气硅熔丝的电流为二阶电流，在时间T1以前，通过图2中多晶硅熔丝12的电流值为IIL，在时间T1至Tp之间通过图2中多晶硅熔丝12的电流值为Ip。在时间Tp与T2之间，通过图2中多晶硅熔丝12的电流值则提高至IIH。藉由控制总脉冲时间(T2-T1)可使多晶硅熔丝12由最初的低电阻值(约100欧姆)提高至数百万欧姆的高电阻值，而不致于产生爆裂现象。在时间T1至Tp之间通过图2中多晶硅熔丝12的电流值为Ip，其电流值大小建议不要超过24毫安培(mA)，可约为20mA或更小的电流值。这样做的好处是可以让图2中硅化金属层44的金属原子能在极短时间内(小于1000微秒，更可以小于400纳秒)顺利地迁移到多晶硅层42中，而产生高阻抗，但是却不会因为瞬间承受过高的电流或电压而发生电气硅熔丝爆裂的现象。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
Claims (24)
1.一种电气硅熔丝组件的使用方法，该电气硅熔丝组件包含有一多晶硅熔丝，使其一端串接一MOS晶体管的漏极/源极，使其另一端则接一熔丝源极电压VFS；该MOS晶体管具有一栅极，使其承受一栅极脉冲电压Vg，其中该栅极脉冲电压是为两阶脉冲电压，包含有一在脉冲时间T1至Tp之间的预热脉冲电压Vp，以及在脉冲时间Tp至T2之间的最高脉冲电压VIH，其中，该预热脉冲电压Vp须为小于该最高脉冲电压VIH的亚阈值电压，且该两阶脉冲电压在脉冲时间T1至T2之外的时间，为最小脉冲电压VIL。
2.如权利要求1所述的电气硅熔丝组件的使用方法，其中，该两阶脉冲电压是两阶方形脉冲波。
3.如权利要求1所述的电气硅熔丝组件的使用方法，其中，该多晶硅熔丝的阻值经过该脉冲时间T1至T2之后提高至至少百万欧姆，而不产生爆裂现象。
4.如权利要求3所述的电气硅熔丝组件的使用方法，其中，该脉冲时间T1至T2约为200微秒。
5.如权利要求1所述的电气硅熔丝组件的使用方法，其中，脉冲时间T1至Tp至少大于5微秒。
6.如权利要求1所述的电气硅熔丝组件的使用方法，其中，该最小脉冲电压VIL为0伏特。
7.如权利要求1所述的电气硅熔丝组件的使用方法，其中，该MOS晶体管的另一漏极/源极为接地。
8.如权利要求1所述的电气硅熔丝组件的使用方法，其中，该预热脉冲电压Vp介于70％VIH至90％VIH之间。
9.如权利要求1所述的电气硅熔丝组件的使用方法，其中，该多晶硅熔丝至少包含有一多晶硅层以及一硅化金属层迭设于该多晶硅层上，且该预热脉冲电压Vp是可用以预热该多晶硅层，使其电阻值降低。
10.如权利要求9所述的电气硅熔丝组件的使用方法，其中，该多晶硅层为P型掺杂多晶硅层。
11.如权利要求9所述的电气硅熔丝组件的使用方法，其中，该硅化金属层为钴硅化金属层。
12.如权利要求1所述的电气硅熔丝组件的使用方法，其中，该熔丝源极电压VFS为一正电压。
13.一种电气硅熔丝组件的使用方法，该电气硅熔丝组件包含有一多晶硅熔丝，使其一端串接一MOS晶体管的漏极/源极，使其另一端则接一熔丝源极电压VFS；该MOS晶体管具有一栅极，使其承受一栅极脉冲电压，其中，该栅极脉冲电压是多阶脉冲电压，包含有至少一在脉冲时间T1至Tp1之间的第一预热脉冲电压Vp1，在脉冲时间Tp1至Tp2之间的第二预热脉冲电压Vp2，以及在脉冲时间Tp2至T2之间的最高脉冲电压VIH，其中，该预热脉冲电压Vp1须为小于该最高脉冲电压VIH的亚阈值电压，且该多阶脉冲电压在脉冲时间T1至T2之外的时间，为最小脉冲电压VIL。
14.如权利要求13所述的电气硅熔丝组件的使用方法，其中，脉冲时间T1至Tp1至少大于5微秒。
15.如权利要求13所述的电气硅熔丝组件的使用方法，其中，该MOS晶体管的另一漏极/源极为接地。
16.如权利要求13所述的电气硅熔丝组件的使用方法，其中，该最小脉冲电压VIL为0伏特。
17.如权利要求13所述的电气硅熔丝组件的使用方法，其中，该第一预热脉冲电压Vp1介于70％VIH至90％VIH之间。
18.如权利要求13所述的电气硅熔丝组件的使用方法，其中，该第二预热脉冲电压Vp2小于该最高脉冲电压VIH，大于该第一预热脉冲电压Vp1。
19.如权利要求13所述的电气硅熔丝组件的使用方法，其中，该脉冲时间T1至T2约为200微秒。
20.如权利要求13所述的电气硅熔丝组件的使用方法，其中，该多晶硅熔丝至少包含有一多晶硅层以及一硅化金属层迭设于该多晶硅层上，且该第一预热脉冲电压Vp1是可用以预热该多晶硅层，使其电阻值降低。
21.一种电气硅熔丝组件的使用方法，该电气硅熔丝组件包含有一多晶硅熔丝，该使用方法是采用一多阶电流通过该多晶硅熔丝，包含有至少一在时间T1至Tp之间的第一预热电流Ip以及在脉冲时间Tp至T2之间大于该第一预热电流Ip的第二电流IIH，使该多晶硅熔丝的电阻产生变化。
22.如权利要求21所述的电气硅熔丝组件的使用方法，其中，T1至Tp小于约1000微秒。
23.如权利要求21所述的电气硅熔丝组件的使用方法，其中T1至Tp约为200纳秒至400纳秒之间。
24.如权利要求21所述的电气硅熔丝组件的使用方法，其中，该第一预热电流Ip小于24毫安培。
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5969404A (en) * | 1995-09-29 | 1999-10-19 | Intel Corporation | Silicide agglomeration device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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